日本語版

2.5∼5.5V電源、230µA消費電流、デュアル、
レールtoレール電圧出力の8/10/12ビットD/Aコンバータ
AD5302/AD5312/AD5322
特長
概要
AD5302：1パッケージに8ビット・バッファ付きDACが2個
Aバージョン：±1LSB INL、Bバージョン：±0.5LSB INL
AD5312：1パッケージに10ビット・バッファ付きDACが2個
Aバージョン：±4LSB INL、Bバージョン：±2LSB INL
AD5322：1パッケージに12ビット・バッファ付きDACが2個
Aバージョン：±16LSB INL、Bバージョン：±8LSB INL
10ピンMSOP
マイクロパワー動作：300µA@5V（リファレンス電流を含む）
パワーダウン時の消費電流：200nA@5V、50nA@3V
電源：2.5∼5.5V
AD5302/AD5312/AD5322 は、 10 ピンMSOP のバッファ付き
デュアル8/10/12ビット電圧出力D/Aコンバータ（DAC）です。
2.5∼5.5Vの単電源で動作し、3V電源での消費電流は230µAで
す。オンチップの出力アンプは、レールtoレール出力振幅動作
が可能で、0.7V/µsのスルーレート性能を備えています。
AD5302/AD5312/AD5322は、最大30MHzのクロック・レート
で動作する多機能3 線式のシリアル・インターフェースを使用
しており、標準のSPI®、QSPITM、MICROWIRETM、DSPイン
ターフェース規格に適合しています。
2 つの DAC のリファレンスには、 2 本のリファレンス・ピン
（各 DAC に 1 本）を使用します。リファレンス入力は、バッ
ファ付き入力またはバッファなし入力に設定できます。両
DAC
______
の出力は、非同期のLDAC入力で同時に更新できます。パワー
オン・リセット回路を内蔵しているため、 DAC 出力はパワー
アップ時に0Vに設定され、デバイスへの有効な書込みが発生す
るまでその状態を維持します。パワーダウン機能もあり、消費
電流を5V時200nA（3V時50nA）まで低減できます。また、パ
ワーダウン・モード時の出力負荷をソフトウェアで選択できま
す。
ダブルバッファ入力ロジック
全コードにつき設計で単調増加性を保証
バッファ付き／バッファなしの電圧リファレンス入力オプション
出力電圧範囲：0∼VREF
0V
にパワーオン・リセット
_____
LDACピンによるDAC出力の同時更新
シュミット・トリガ入力との低消費電力シリアル・インター
フェース
レールtoレール動作の出力バッファ・アンプ内蔵
通常動作時の消費電力が低いため、バッテリ駆動の携帯用機器
に最適です。消費電力は5V時1.5mW、3V時0.7mWで、パワー
ダウン・モードでは1µWまで低減できます。
アプリケーション
携帯型バッテリ駆動の計測器
デジタル・ゲイン／オフセットの調整
プログラマブル電圧／電流源
プログラマブル減衰器
機能ブロック図
V DD
V REF A
AD5302/AD5312/AD5322
パワーオン・
リセット
入力
レジスタ
DAC
レジスタ
ストリング
DAC
V OUTA
バッファ
SYNC
SCLK
インター
フェース・
ロジック
パワーダウン・
ロジック
抵抗
ネットワーク
DIN
DAC
レジスタ
ストリング
DAC
V OUTB
バッファ
抵抗
ネットワーク
VREF B
LDAC
00928-001
入力
レジスタ
GND
図1
REV. C
アナログ・デバイセズ株式会社
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AD5302/AD5312/AD5322
目次
パワーダウン・モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
マイクロプロセッサとのインターフェース . . . . . . . . . . . . . . . . 17
ADSP-2101/ADSP-2103とAD5302/AD5312/AD5322との
インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
68HC11/68L11とAD5302/AD5312/AD5322との
インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
80C51/80L51とAD5302/AD5312/AD5322との
インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
MICROWIREとAD5302/AD5312/AD5322との
インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
アプリケーション情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
代表的なアプリケーション回路. . . . . . . . . . . . . . . . . . . . . . . 18
AD5302/AD5312/AD5322を使用したバイポーラ動作 . . . . . 18
プロセス制御アプリケーション用の光絶縁
インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
複数のAD5302/AD5312/AD5322のデコーディング . . . . . . . 19
デジタル・プログラマブルなウィンドウ検出器としての
AD5302/AD5312/AD5322 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
AD5302/AD5312/AD5322を使用した粗調整と微調整 . . . . . 20
電源のバイパスとグラウンディング. . . . . . . . . . . . . . . . . . . 20
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
AC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
タイミング特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
DAC部 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
抵抗ストリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
DACリファレンス入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
出力アンプ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
パワーオン・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
シリアル・インターフェース . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
入力シフト・レジスタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
低消費電力シリアル・インターフェース. . . . . . . . . . . . . . . 15
ダブルバッファ・インターフェース. . . . . . . . . . . . . . . . . . . 15
改訂履歴
4/06―Rev. B to REV. C
Updated Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Universal
Updated Outline Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Changes to Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
8/03―Rev. 0 to REV. A
Changes to Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Changes to Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
Changes to Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . 4
Changes to Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Updated Outline Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
12/05―Rev A to Rev. B
Updated Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Universal
Updated Outline Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Changes to Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
―2―
REV. C
AD5302/AD5312/AD5322
仕様
特に指定のない限り、VDD＝2.5∼5.5V、VREF＝2V、RL＝2kΩをGNDに接続 、CL＝200pFをGNDに接続、仕様はすべてTMIN∼TMAXで
規定。
表1
Aバージョン1
Min
パラメータ
2
Typ
Max
Bバージョン1
Min
Typ
Max
単位
テスト条件／備考
DC性能
3、4
AD5302
分解能
8
8
ビット
相対精度
±0.15 ±1
±0.15 ±0.5
LSB
微分非直線性
±0.02 ±0.25
±0.02 ±0.25 LSB
全コードについて設計で単調増加性を保証
AD5312
分解能
10
相対精度
±0.5
10
微分非直線性
±0.05 ±0.5
±4
±0.5
ビット
±2
±0.05 ±0.5
LSB
LSB
全コードについて設計で単調増加性を保証
AD5322
分解能
12
相対精度
±2
±16
±2
12
±8
LSB
ビット
微分非直線性
±0.2
±1
±0.2
±1
LSB
全コードについて設計で単調増加性を保証
オフセット誤差
±0.4
±3
±0.4
±3
FSRの％
図3と図4を参照
ゲイン誤差
±0.15 ±1
±0.15 ±1
FSRの％
図3と図4を参照
低不感帯
10
10
mV
図3と図4を参照
オフセット誤差ドリフト5
−12
−12
FSR/℃の
ppm
ゲイン誤差ドリフト5
−5
−5
FSR/℃の
ppm
電源電圧変動除去比5
−60
−60
dB
DCクロストーク5
30
30
µV
60
60
ΔVDD＝±10%
DACリファレンス入力5
VREF入力範囲
VREF入力インピーダンス
1
VDD
1
VDD
V
バッファ付きリファレンス・モード
0
VDD
0
VDD
V
非バッファ・リファレンス・モード
＞10
＞10
MΩ
バッファ付きリファレンス・モード
180
180
kΩ
非バッファ・リファレンス・モード、入力
インピーダンス＝RDAC
リファレンス・フィード
スルー
−90
−90
dB
周波数＝10kHz
チャンネル間絶縁
−80
−80
dB
周波数＝10kHz
0.001
0.001
V（min） 出力アンプの最小駆動能力
VDD−
VDD−
V（max） 出力アンプの最大駆動能力
0.001
0.001
5
出力特性
最小出力電圧6
最大出力電圧
6
DC出力インピーダンス
0.5
0.5
Ω
短絡電流
50
50
mA
VDD＝5V
20
20
mA
VDD＝3V
2.5
2.5
µs
パワーダウン・モードを終了、VDD＝5V
5
5
µs
パワーダウン・モードを終了、VDD＝3V
パワーアップ時間
REV. C
―3―
AD5302/AD5312/AD5322
Aバージョン1
Min
パラメータ
2
Typ
Max
Bバージョン1
Min
Typ
Max
単位
テスト条件／備考
5
ロジック入力
入力電流
±1
±1
µA
VIL（ローレベル入力電圧）
0.8
0.8
V
VDD＝5V±10%
0.6
0.6
V
VDD＝3V±10%
0.5
V
VDD＝2.5V
VIH（ハイレベル入力電圧） 2.4
0.5
2.4
V
VDD＝5V±10%
2.1
2.1
V
VDD＝3V±10%
2.0
2.0
V
VDD＝2.5V
2
ピン容量
3.5
2
3.5
pF
5.5
V
電源条件
VDD
2.5
5.5
2.5
IDD（ノーマル・モード）
IDD仕様はすべてのDACコードに対して有効
両DACがアクティブ状態（負荷電流を除く）
VDD＝4.5∼5.5V
300
450
300
450
µA
両DACが非バッファ・モード。VIH＝VDD
VDD＝2.5∼3.6V
230
350
230
350
µA
およびVIL＝GND。バッファ・モードでの
追加電流は1DACにつきxµA（typ）
（ここでx＝5µA＋VREF/RDAC）。
VDD＝4.5∼5.5V
0.2
1
0.2
1
µA
VDD＝2.5∼3.6V
0.05
1
0.05
1
µA
IDD（フルパワーダウン）
温度範囲（A、Bバージョン）：−40∼105℃
「用語の説明」を参照。
DC仕様は、出力無負荷でテストしています。
4
直線性のテストはコード範囲を限定して実施：AD5302（コード8∼248）、AD5312（コード28∼995）、AD5322（コード115∼3981）
5
これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。
6
アンプ出力を最小電圧にするには、オフセット誤差が負になる必要があります。また、アンプ出力を最大電圧にするには、VREF＝VDDで、オフセットとゲイン誤差の和が正にな
る必要があります。
1
2
3
AC仕様
特に指定のない限り、VDD＝2.5∼5.5V、RL＝2kΩをGNDに接続、CL＝200pFをGNDに接続、仕様はすべてTMIN∼TMAXで規定。1
表2
A、Bバージョン2
パラメータ3
Min
Typ
Max
単位
テスト条件／備考
VREF＝VDD＝5V
出力電圧セトリング時間
AD5302
6
8
µs
1/4スケールから3/4スケールへの変化（16進数値の0x40から0xC0）
AD5312
7
9
µs
1/4スケールから3/4スケールへの変化（16進数値の0x100から0x300）
8
10
µs
1/4スケールから3/4スケールへの変化（16進数値の0x400から0xC00）
AD5322
スルーレート
0.7
V/µs
メジャー・コード遷移時の
グリッチ・エネルギー
12
nV-s
デジタル・フィードスルー
0.10
nV-s
アナログ・クロストーク
0.01
nV-s
メジャー・キャリーを中心に1LSBの変化（011...11∼100...00）
DAC間クロストーク
0.01
nV-s
乗算帯域幅
200
kHz
VREF＝2V±0.1Vp-p、非バッファ・モード
全高調波歪み（THD）
−70
dB
VREF＝2.5V±0.1Vp-p、周波数＝10kHz
1
これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。
2
温度範囲（A、Bバージョン）：−40∼105℃
3
「用語の説明」を参照。
―4―
REV. C
AD5302/AD5312/AD5322
タイミング特性
特に指定のない限り、VDD＝2.5∼5.5V、仕様はすべてTMIN∼TMAXで規定。1、2、3
表3
TMIN、TMAX時の制限値
（A、Bバージョン）
パラメータ
1
2
3
単位
テスト条件／備考
t1
33
ns（min）
SCLKサイクル時間
t2
13
ns（min）
SCLKハイレベル時間
t3
13
ns（min）
t4
0
ns（min）
SCLKローレベル時間
______
SYNCからSCLKの有効エッジ までのセットアップ時間
t5
5
ns（min）
データ・セットアップ時間
t6
4.5
ns（min）
データ・ホールド時間
t7
0
ns（min）
t8
100
ns（min）
t9
20
ns（min）
t10
20
ns（min）
______
SCLKの立下がりエッジからSYNC立上がりまでの時間
______
最小のSYNCハイレベル時間
______
LDACパルス幅
______
SCLKの立下がりエッジからLDAC立上がりまでの時間
これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。
入力信号はすべてtr＝tf＝5ns（VDDの10∼90%）で規定し、（VIL＋VIH）/2の電圧レベルからタイミングを計測しています。
図2を参照。
t1
SCLK
t8
t3
t4
t2
t7
SYNC
t6
DIN1
t5
DB0
DB15
t9
LDAC
t10
00928-002
LDAC
1「入力シフト・レジスタ」の項を参照。
図2.
REV. C
シリアル・インターフェースのタイミング図
―5―
AD5302/AD5312/AD5322
ゲイン誤差と
オフセット
誤差
出力電圧
理想値
実測値
正の
オフセット
誤差
DACコード
不感帯
アンプの
フットルーム
（1mV）
図3.
02928-004
負の
オフセット
誤差
負のオフセットを含む伝達関数
ゲイン誤差と
オフセット
誤差
出力電圧
実測値
正の
オフセット
誤差
DAC コード
図4.
00928-005
理想値
正のオフセットを含む伝達関数
―6―
REV. C
AD5302/AD5312/AD5322
絶対最大定格
特に指定のない限り、TA＝25℃。1
表4
パラメータ
定格
GNDに対するVDD
−0.3∼＋7V
GNDに対するデジタル入力電圧
−0.3V∼VDD＋0.3V
GNDに対するリファレンス
−0.3V∼VDD＋0.3V
左記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
入力電圧
GNDに対するVOUTA、VOUTB
−0.3V∼VDD＋0.3V
動作温度範囲
工業用（A、Bバージョン）
−40∼＋105℃
保存温度範囲
−65∼＋150℃
ジャンクション温度（TJ max）
＋150℃
10ピンMSOP
消費電力
（TJ max−TA）/θJA
θJA熱抵抗
206℃/W
θJC熱抵抗
44℃/W
ピン温度、ハンダ処理
1
ベーキング時間（60秒）
215℃
赤外線（15秒）
220℃
100mAまでの過渡電流では、SCRラッチアップは発生しません。
注意
ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静
電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の
ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復
不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、
ESDに対する適切な予防措置を講じることをお勧めします。
REV. C
―7―
AD5302/AD5312/AD5322
ピン配置と機能の説明
1
V DD 2
V REF B 3
V REF A 4
V OUTA 5
AD5302/
AD5312/
AD5322
9
DIN
8
SCLK
上面図
7
SYNC
（実寸ではありません）
6
V OUTB
図5.
表5.
10 GND
00928-003
LDAC
ピン配置
ピン機能の説明
ピン番号
記号
1
______
LDAC
説明
2
VDD
電源入力。デバイスは2.5∼5.5Vの電源で動作しますが、電源をGNDにデカップリングする必要があ
ります。
3
VREFB
DAC B用リファレンス入力ピン。DAC B用のリファレンスであり、DAC Bのコントロール・ワード
のBUFビットの状態に応じて、バッファ入力または非バッファ入力に設定できます。入力電圧範囲は
非バッファ・モード時が0V∼VDD、バッファ・モード時が1V∼VDDです。
4
VREFA
DAC A用リファレンス入力ピン。DAC A用のリファレンスであり、DAC Aのコントロール・ワード
のBUFビットの状態に応じて、バッファ入力または非バッファ入力に設定できます。入力電圧範囲は
非バッファ・モード時が0V∼VDD、バッファ・モード時が1V∼VDDです。
5
VOUTA
DAC Aからのバッファ・アナログ出力電圧。出力アンプはレールtoレール動作を行います。
6
7
VOUTB
______
SYNC
DAC Bからのバッファ・アナログ出力電圧。出力アンプはレールtoレール動作を行います。
______
アクティブ・ローレベルの制御入力。入力データのフレーム同期信号です。SYNCがローレベルのと
きに、SCLKおよびDINバッファをパワーオンに設定し、入力シフト・レジスタをイネーブルにしま
す。データは、次の
16個のクロックの立下がりエッジで転送入力されます。
16番目の立下がりエッジ
______
______
の前にSYNCがハイレベルになると、SYNCの立上がりエッジが割込みになり、書込みシーケンスが
8
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジで入力シフト・レジ
スタにクロック入力されます。最大30MHzのクロック・レートでデータを転送できます。書込みサイ
クルが終了するごとに、SCLK入力バッファがパワーダウンします。
9
DIN
シリアル・データ入力。このデバイスには、16ビットの入力シフト・レジスタがあります。データは、
シリアル・クロック入力の立下がりエッジでレジスタにクロック入力されます。書込みサイクルが終
了するごとに、DIN入力バッファがパワーダウンします。
10
GND
デバイスの全回路のグラウンド基準ポイント。
アクティブ・ローレベルの制御入力。このピンで入力レジスタのデータ内容を該当する
DACレジスタ
______
に転送します。LDACにローレベルのパルスが入力されると、入力レジスタに新しいデータがある場
合DACレジスタのいずれか1つまたは両方を更新できます。これにより、2つのDAC出力の同時更新
が可能になります。
無視されます。
―8―
REV. C
AD5302/AD5312/AD5322
用語の説明
相対精度
DAC の場合、相対精度または積分非直線性（ INL ）とは、
DAC伝達関数の2つのエンドポイントを結ぶ直線からの最大偏
差（単位はLSB）を表します。代表的なコードとINLの関係を
図6に示します。
微分非直線性
隣接する2つのコード間における1LSB変化の測定値と理論値と
の差です。微分非直線性の仕様が±1LSB 以内の場合は、単調
増加性が保証されています。このDACは設計により単調増加性
を保証しています。代表的なコードとDNLの関係を図9に示し
DACのデジタル・コード変化とその後に続く出力変化に伴って
別のDACの出力に伝達されるグリッチ・インパルスです。これ
には、デジタルとアナログの両方のクロストークが含まれます。
______
これを測定するには、LDACをローレベルに保持している間に
コードのフルスケール変化（全ビット「0」から全ビット「1」、
または全ビット「1」から全ビット「0」の遷移）をDACの1つ
にロードし、別のDACの出力をモニタします。グリッチの面積
はnV-s単位で表します。
DCクロストーク
DACの出力変化に応じて別のDACで生じる出力レベルのDC変
動です。これを測定するには、DACのフルスケール出力を変化
させて、別のDACをモニタします。µV単位で表します。
ます。
オフセット誤差
DACと出力アンプのオフセット誤差です。フルスケール・レン
電源電圧変動除去比（PSRR）
電源電圧の変動がDACの出力に与える影響を示します。PSRR
は、DACのフルスケール出力に関するVOUTの変動とVDDの変動
の比を表します。 dB 単位で測定します。 V REFを 2V に保持し、
VDDを±10％のレンジで変動させます。
ジの％値で表します。
ゲイン誤差
DACのスパン誤差を表します。これはDAC伝達特性の理論値
からの実際の傾き偏差を示すもので、フルスケール・レンジ
の％値で表します。
リファレンス・フィードスルー ______
DACの出力が更新されていないとき（LDACがハイレベル）の
DAC出力とリファレンス入力の信号振幅の比です。dB単位で
オフセット誤差ドリフト
温度変化に伴うオフセット誤差の変動を表します。（フルス
ケール・レンジのppm）／℃で表します。
表します。
ゲイン誤差ドリフト
全高調波歪み（THD）
DACを使用するときの理想的なサイン波と減衰したサイン波と
の差です。サイン波は DAC のリファレンスとして使用され、
THDはDACの出力上に存在する高調波の測定値です。dB単位
温度変化に伴うゲイン誤差の変動を表します。（フルスケー
ル・レンジのppm）／℃で表します。
メジャー・コード遷移時のグリッチ・エネルギー
DACレジスタの入力コードが変化したときに、入力からアナロ
で測定します。
グ出力に注入されるインパルスを表します。一般に、グリッチ
の面積として規定され、nV-sで表します。メジャー・キャリー
遷移（011...11から100...00、または100...00から011...11）時に、
デジタル入力コードが1LSB変化したときの測定値です。
デジタル・フィードスルー
______
DACに書込みが行われていないとき（SYNCがハイレベル状態）
に、デバイスのデジタル入力ピンからDACのアナログ出力に注
入されるインパルスを表します。nV-sの単位で規定され、デジ
タル入力ピン上でのフルスケールのコード変化時、すなわち全
ビット「0」から全ビット「1」に変化したとき、または全ビッ
ト「1」から全ビット「0」にコードが遷移するときに測定しま
す。
アナログ・クロストーク
DACの出力変化によって別のDACの出力に伝達されるグリッ
______
チ・インパルスです。これを測定するには、LDACをハイレベ
ルに保持している間にコードのフルスケール変化（全ビット
「0」から全ビット「1」、または全ビット「1」から全ビット「
______ 0」
の遷移）を入力レジスタの 1 つにロードし、その後 LDAC に
ローパルスを出力し、デジタル・コードが変化しなかったDAC
の出力をモニタします。グリッチの面積は nV-s 単位で表しま
す。
REV. C
DAC間クロストーク
―9―
乗算帯域幅
DACに内蔵されているアンプの帯域幅は有限です。乗算帯域幅
はこの測定値です。リファレンス上のサイン波（フルスケー
ル・コードをDACにロードした状態）が出力上に現れます。乗
算帯域幅は、出力振幅が入力よりも3dB低くなるときの周波数
です。
チャンネル間アイソレーション
DACのリファレンス入力のサイン波と別のDACの出力の信号
の振幅比です。dB単位で測定します。
AD5302/AD5312/AD5322
代表的な性能特性
1.0
0.3
TA = 25°C
V DD = 5V
TA = 25°C
V DD = 5V
0.2
DNL 誤差（LSB）
INL 誤差（LSB）
0.5
0
0.1
0
–0.1
–0.5
–1.0
0
50
100
150
200
00928-009
00928-006
–0.2
–0.3
250
0
50
100
コード
図6.
代表的なINLプロット（AD5302）
図9.
0.6
3
250
200
0.4
1
0.2
DNL 誤差（LSB）
2
0
–1
代表的なDNLプロット（AD5302）
TA = 25°C
V DD = 5V
TA = 25°C
V DD = 5V
0
–0.2
–0.4
00928-007
–2
–3
0
200
400
600
800
00928-010
INL 誤差（LSB）
150
コード
–0.6
0
1000
200
400
図7.
3
600
800
1000
コード
コード
代表的なINLプロット（AD5312）
図10.
1.0
TA = 25°C
V DD = 5V
代表的なDNLプロット（AD5312）
TA = 25°C
V DD = 5V
2
DNL 誤差（LSB）
0
–4
0
–0.5
–12
0
1000
図8.
2000
コード
3000
00928-011
–8
00928-008
INL 誤差（LSB）
0.5
1
–1.0
4000
0
代表的なINLプロット（AD5322）
1000
図11.
― 10 ―
2000
コード
3000
4000
代表的なDNLプロット（AD5322）
REV. C
AD5302/AD5312/AD5322
1.00
TA = 25°C
V DD = 5V
0.75
V DD = 5V
V DD = 3V
0.25
最大INL
周波数
誤差（LSB）
0.50
最大DNL
0
最小INL
–0.25
最小DNL
00928-012
–0.75
–1.00
2
3
4
0
100
5
00928-015
–0.50
150
200
図12.
1.00
0.75
250
300
350
400
IDD（µA）
VREF（V）
VREF 対 INL誤差およびDNL誤差
（AD5302）
図15.
IDDヒストグラム
（VDD＝3VおよびVDD＝5V）
5
V DD = 5V
V REF = 3V
5Vソース
4
0.50
最大INL
0.25
VOUT（V）
誤差（LSB）
最大DNL
0
–0.25
最小INL
–0.50
3Vソース
3
2
最小DNL
3Vシンク
5Vシンク
00928-013
–0.75
–1.00
–40
0
図13.
40
温度（℃）
80
00928-016
1
–0
120
0
INL誤差およびDNL誤差の温度特性
（AD5302）
1
図16.
1.0
600
V DD = 5V
V REF =2V
2
3
4
シンク／ソース電流（mA）
5
6
ソース電流およびシンク電流の能力
TA = 25°C
V DD = 5V
500
0.5
IDD（µA）
誤差（%）
400
ゲイン誤差
0
300
200
–0.5
オフセット誤差
図14.
REV. C
0
40
温度（℃）
80
0
120
00928-017
00928-014
–1.0
–40
100
ゼロスケール
フルスケール
図17.
オフセット誤差およびゲイン誤差の温度
特性
― 11 ―
コード 対 電源電流
AD5302/AD5312/AD5322
600
V DD = 5V
TA = 25°C
両DACは2のゲイン・モード
リファレンス入力はバッファ付き
500
CH2
CLK
400
+25°C
IDD（µA）
–40°C
300
+105°C
200
V OUT
CH1
00928-018
00928-021
100
0
2.5
3.0
3.5
4.0
4.5
5.0
CH1 1V、CH2 5V、時間軸＝5µs/DIV
5.5
VDD（V）
図18.
1.0
図21.
電源電圧 対 電源電流
ハーフスケール・セトリング
（1/4から3/4スケールのコード変化）
TA = 25°C
両DACは
スリーステート状態
V DD
IDD（µA）
0.8
0.6
– 40°C
0.4
+25°C
CH1
0.2
V OUTA
3.2
3.7
4.2
4.7
00928-022
00928-019
+105°C
0
2.7
CH2
CH1 1V、CH2 1V、時間軸＝20µs/DIV
5.2
VDD（V）
図19.
700
図22.
電源電圧 対 パワーダウン電流
0Vへのパワーオン・リセット
TA = 25°C
TA = 25°C
600
V OUT
CH1
400
V DD = 5V
300
CH3
CLK
200
00928-023
V DD = 3V
00928-020
IDD（µA）
500
100
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
CH1 1V、CH3 5V、時間軸＝1µs/DIV
5.0
VLOGIC（V）
図20.
図23. パワーダウン終了でミッドスケールへ遷移
ロジック入力電圧 対 電源電流
― 12 ―
REV. C
AD5302/AD5312/AD5322
2.50
2mV /DIV
VOUT（V）
2.49
00928-024
00928-026
2.48
2.47
500ns/DIV
1µs/DIV
図24.
メジャー・コード遷移（AD5322）
図26.
10
1.0
DAC間クロストーク
TA = 25°C
V DD = 5V
0
0.5
フルスケール誤差（V）
–10
dB
–20
–30
–40
00928-025
100
1k
10k
100k
1M
–1.0
0
10M
周波数（Hz）
図25.
REV. C
00928-027
–0.5
–50
–60
10
0
1
2
3
4
5
VREF（V）
図27. VREF（バッファあり）対 フルスケール誤差
乗算帯域幅（小信号周波数応答）
― 13 ―
AD5302/AD5312/AD5322
機能の説明
AD5302/AD5312/AD5322 は、 CMOS プロセスで製造された
デュアル抵抗ストリングDACで、それぞれ8ビット、10ビット、
12ビットの分解能を備えています。リファレンス・バッファと
出力バッファ・アンプを内蔵しており、3 線式シリアル・イン
ターフェースによって書込みが行われます。2.5∼5.5Vの単電
源で動作し、出力バッファ・アンプは0.7V/µs のスルーレート
でレールtoレールの出力振幅動作が可能です。DACにはそれぞ
れリファレンス入力があり、入力をバッファしてリファレン
ス・ソースからの電流消費をほぼゼロにするか、またはバッ
ファせずにリファレンス入力範囲をGND∼VDDにすることがで
きます。3つのパワーダウン・モードがプログラム可能で、1個
または両方のDACをハイ・インピーダンス出力で完全にオフに
するか、あるいはオンチップ抵抗で出力をローレベルにプルダ
ウンすることができます。
DACリファレンス入力
DAC部
2 個のDAC には、それぞれ1 本のリファレンス入力ピンがあり
ます。2 つのリファレンス入力は、バッファまたは非バッファ
DACチャンネルのアーキテクチャは、リファレンス・バッファ、
抵抗ストリングDAC、その後段の出力バッファ・アンプで構成
されます。DACのリファレンス電圧は、VREFピンから供給され
ます。図 28 に、この DAC アーキテクチャのブロック図を示し
ます。DACの入力コーディングはストレート・バイナリである
ため、理想的な出力電圧は以下の式で求めることができます。
VOUT ＝
VREF×D
2
N
ここで、
制御ロジックで
スイッチを制御
抵抗
ストリング
V OUT A
出力バッファ・
アンプ
図28.
出力アンプへ
00928-029
R
R
図29.
抵抗ストリング
として設定できます。バッファ入力の利点は、駆動する電圧源
に対してハイ・インピーダンスが得られることです。
非バッファ・モードを利用する場合は、リファレンス・アンプ
のヘッドルームとフットルームによる制約がないので、リファ
レンス電圧をGNDまで低くしたり、VDDまで高くすることがで
きます。回路でバッファ・リファレンス（たとえば、REF192）
を使用する場合は、AD5302/AD5312/AD5322の内蔵バッファ
を使用する必要はありません。非バッファ・モードでも、かな
り高い入力インピーダンスが得られます（リファレンス入力あ
たり180kΩ）。
出力バッファ・アンプは、各電源レールの1mV以内までの出力
電圧を生成できます。出力範囲は、リファレンスがVDDのとき
に 0.001V ∼ V DD − 0.001V です。この出力アンプは、 GND と
VDDの間の500pFと並列の2kΩの負荷を駆動することができま
す。出力アンプのソースおよびシンク能力については、図16を
参照してください。
スルーレートは0.7V/µs で、ハーフスケール・セトリング時間
は±0.5LSB（8ビット）に対して6µsです。図21を参照してく
ださい。
00928-028
DAC
レジスタ
R
出力アンプ
V REF A
入力
レジスタ
R
バッファ／非バッファのオプションは、コントロール・ワード
のBUFビットで制御します（レジスタの内容については、「シ
リアル・インターフェース」を参照）。
D＝DACレジスタにロードされるバイナリ・コードの10進値
AD5302（8ビット）では0∼255
AD5312（10ビット）では0∼1023
AD5322（12ビット）では0∼4095
N＝DACの分解能
リファレンス・
バッファ
R
シングルDACチャンネルのアーキテクチャ
パワーオン・リセット
抵抗ストリング
AD5302/AD5312/AD5322には、定義済みの状態でパワーアッ
抵抗ストリングの構造を図29に示します。各値がRのシンプル
な抵抗のストリングになっています。ストリング上のどのノー
ドで電圧を分岐して出力アンプに供給するかは、DACレジスタ
にロードされるデジタル・コードによって決まります。ストリ
ングとアンプを接続しているスイッチの 1 つを閉じることで、
電圧が出力アンプに供給されます。これは複数の抵抗で構成さ
れる1本のストリングなので、単調増加性が保証されます。
プするためのパワーオン・リセット機能があります。パワーオ
ン状態は、以下のとおりです。
• 通常動作
• 非バッファのリファレンス入力
• 出力電圧を0Vに設定
入力レジスタと DAC レジスタにはオール「 0 」がロードされ、
デバイスに対して有効な書込みシーケンスが実行されるまで、
その状態が維持されます。この機能は、デバイスのパワーアッ
プ中にDAC出力の状態を把握しておかなければならないアプリ
ケーションに特に便利です。
― 14 ―
REV. C
AD5302/AD5312/AD5322
シリアル・インターフェース
______
AD5302/AD5312/AD5322は、多機能な3線式シリアル・イン
ターフェースを通して制御します。このインターフェースは、
最大30MHzのクロック・レートで動作し、SPI、QSPI、
MICROWIRE、DSPインターフェース規格に適合しています。
入力シフト・レジスタ
入力シフト・レジスタは 16 ビット幅です（図 30 ∼ 32 を参照）。
データは、シリアル・クロック入力 SCLK の制御によって 16
ビット・ワードでロードされます。この動作のタイミング図を
図 2 に示します。 16 ビット・ワードは、 4 つのコントロール・
ビットと、デバイスのタイプによって8ビット、10ビットまた
は 12 ビットの後続の DAC データで構成されます。最初にロー
ドされるビットは MSB （ビット 15 ）で、このビットによって
データがDAC A用かDAC B用かを決定します。ビット14は、
リファレンス入力がバッファか非バッファかを決定します。
ビット13と12は、DACの動作モードを制御します。
表6.
___
A/B
15
機能
パワーオン・
デフォルト
0： DAC Aに書き込まれる
なし
低消費電力シリアル・インターフェース
デバイスの消費電力をさらに低減するために、デバイスの書込
み動作が実行されるときのみインターフェースを完全にパワー
アップします。16ビットのコントロール・ワードがデバイスに
書き込まれるとすぐに、
SCLKとDIN入力バッファがパワーダ
______
ウンします。SYNCのパルス・エッジが立ち下がらないと、パ
ワーアップしません。
1： DAC Bに書き込まれる
データ
BUF
0：非バッファ・リファレンス 0
1：バッファ・リファレンス
13
PD1
モード・ビット
0
12
PD0
モード・ビット
0
ダブルバッファ・インターフェース
ビット15
AD5302/AD5312/AD5322の各DACはすべて、入力レジスタと
DACレジスタの2つのバンクで構成されるダブルバッファ・イ
ビット0
(LSB)
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
データ・ビット
図30.
入力シフト・レジスタの内容（AD5302）
ビット0
(MSB)
(LSB)
A/B BUF PD1 PD0
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
データ・ビット
入力シフト・レジスタの内容（AD5312）
ビット0
(MSB)
(LSB)
A/B BUF PD1 PD0 D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
データ・ビット
D0
送されます。
このダブルバッファ・インターフェースは、2つのDAC出力の
同時更新が必要な場合に便利です。
2つの入力レジスタに別々
______
に書込みを行い、その後LDAC入力をローレベルに設定するこ
とで、すべての出力を同時に更新することができます。
00928-032
ビット15
図32.
______
DAC レジスタへのアクセスは、 LDAC 機能で制御します。
______
LDAC がハイレベルになると、 DAC レジスタがラッチされ、
DACレジスタの内容はそのままで入力レジスタの状態を変更で
______
きます。LDACがローレベルになると、DACレジスタはトラン
スペアレントになり、入力レジスタの内容がDACレジスタに転
00928-031
ビット15
図31.
ンターフェースを備えています。入力レジスタは直接入力シフ
ト・レジスタに接続し、有効な書込みシーケンスが終了した時
点で該当する入力レジスタにデジタル・コードが転送されま
す。DACレジスタには、抵抗ストリングで使用するデジタル・
コードが格納されます。
00928-030
(MSB)
A/B BUF PD1 PD0
入力シフト・レジスタの内容（AD5322）
残りのビットはDACデータ・ビットで、MSBで始まりLSBで
終わります。AD5322はDACデータの全12ビットを使用します
が、 AD5312 は 2 つの LSB を無視して 10 ビットを使用します。
AD5302 は最後の4 ビットを無視して、8 ビットを使用します。
データ・フォーマットはストレート・バイナリで、全ビット
「0」が0V出力に相当し、全ビット「1」がフルスケール出力に
相当します（VREF−1LSB）。
______
SYNC 入力は、フレーム同期信号およびチップ・イネーブルと
して機能するレベル・トリガ入力です。デバイスにデータを転
______
送できるのは、SYNCがローレベルの間のみです。シリアル・
______
データ転送を開始するには SYNC をローレベルに設定します
REV. C
シリアル・データの転送が終了すると、データは入力シフト・
レジスタから、選択されたDACの入力レジスタに自動的に転送
16 番目の SCLK パルス・エッジが立ち下がる前に
されます。
______
SYNC をハイレベルに設定すると、データ転送が中止され、
DAC入力レジスタは更新されません。
データが両方の入力レジスタに転送された後LDACをローレベ
ルに設定することで2つのDACのレジスタを同時に更新できま
す。
データ。
14
______
16番目のSCLKパルス・エッジが立ち下がった後でSYNCをハ
イレベルに設定できます。このとき、
SCLKの立下がりエッジ
______
からSYNCの立上がりエッジまでの最小時間（t7）を守ります。
______
コントロール・ビット
ビット 記号
が、このとき SYNC から SCLK の立下がりエッジまでの最小
______
セットアップ時間（t 4）を守る必要があります。SYNC がロー
レベルになった後、16クロック・パルスに相当するSCLKの立
下がりエッジで、デバイスの入力シフト・レジスタにシリア
ル・データがシフト入力されます。 16 番目のパルスの後のク
______
ロック・パルスとデータはすべて無視され、SYNCがハイレベ
ルになって再度ローレベルになるまでシリアル・データは転送
されません。
______
LDACをローレベルにした後、入力レジスタがまったく更新さ
れていなければ、DAC
レジスタも更新されないという機能もあ
______
ります。通常は、LDACがローレベルのときに、入力レジスタ
の内容がDACレジスタにロードされます。AD5302/AD5312/
AD5322の場合、DACレジスタの最終更新の後に入力レジスタ
の内容が変更されたときのみDACレジスタが更新されるため、
不要なデジタル・クロストークがなくなります。
― 15 ―
AD5302/AD5312/AD5322
パワーダウン・モード
AD5302/AD5312/AD5322の消費電力はごくわずかで、3V電源
動作時に0.7mW、5V電源動作時で1.5mWです。DACを使用し
ないとき、3つのパワーダウン・モードの1つに設定することで
消費電力をさらに低減できます。パワーダウン・モードは、コ
ントロール・ワードのビット13とビット12（PD1とPD0）で選
択します。表7に、ビットの設定と対応するDACの動作モード
の関係を示します。
PD1/PD0動作モード
PD1 PD0
動作モード
0
0
通常動作
0
1
パワーダウン（GNDに対し1kΩ負荷）
1
0
パワーダウン（GNDに対し100kΩ負荷）
1
1
パワーダウン（高インピーダンス出力）
• 100kΩの抵抗を通して出力をGNDに内部接続します。
• 出力はオープン（スリーステート）のままです。
図33に出力段を示します。
パワーダウン・モードを起動すると、バイアス発生器、出力ア
ンプ、抵抗ストリングなどの関連するリニア回路がすべて
シャットダウンされます。ただし、パワーダウン・モード中は
レジスタの内容はまったく変わりません。パワーダウンからの
復帰時間は一般にVDD＝5V時で2.5µs、VDD＝3V時で5µsです。
図23を参照してください。
アンプ
抵抗ストリング
DAC
両ビットを0に設定すると、DACは5V時に300µAの消費電流で
通常の動作を実行します。しかし、 3 種類のパワーダウン・
モードでは、電源電流が5V時に200nA（3Vで50nA）に低下し
ます。電源電流が低下するだけでなく、出力段も内部的にアン
プの出力から切り離され、既知の値をもつ抵抗ネットワークに
接続されます。これは、デバイスがパワーダウン・モードの間、
デバイスの出力インピーダンスが既知であり、DACアンプの出
力に何が接続されようと、定義済みの入力条件が与えられる、
という利点があります。以下の3つのオプションがあります。
― 16 ―
V OUT
パワーダウン
回路
図33.
抵抗
ネットワーク
00928-033
表7.
• 1kΩの抵抗を通して出力をGNDに内部接続します。
パワーダウン時の出力段
REV. C
AD5302/AD5312/AD5322
マイクロプロセッサとのイン
ターフェース
ADSP-2101/ADSP-2103とAD5302/
AD5312/AD5322とのインターフェース
80C51/80L51とAD5302/AD5312/AD5322
AD5302/AD5312/AD5322とADSP-2101/ADSP-2103とのシリ
アル・インターフェースを図 34 に示します。 ADSP-2101/
ADSP-2103は、SPORT送信のオルタネート・フレーミング・
モードで動作するようにセットアップします。 ADSP-2101/
ADSP-2103のSPORTをSPORTコントロール・レジスタによっ
AD5302/AD5312/AD5322と80C51/80L51マイクロコントロー
ラとのシリアル・インターフェースを図36に示します。このイ
ンターフェースは、次のようにセットアップします。 80C51/
80L51のTXDでAD5302/AD5312/AD5322のSCLKを駆動し、
RXDで______
DACのシリアル・データ・ラインを駆動します。ここ
でも、SYNC 信号はポート上のビット・プログラマブル・ピン
から取ります。この場合、ポート・ラインP3.3 を使用します。
データがAD5302/AD5312/AD5322に送信されるときに、P3.3
はローレベルになります。80C51/80L51は8ビット・バイト単
位でのみデータを送信するため、送信サイクルは8 個の立下が
りクロック・エッジのみになります。データをDACにロードす
るには、最初の8 ビットが転送された後、P3.3をローレベルの
まま保持し、 2 回目の書込みサイクルを開始して 2 番目のデー
タ・バイトを送信します。このサイクルが終了した後で、P3.3
をハイレベルに戻します。80C51/80L51は、LSBファーストの
フォーマットでシリアル・データを出力します。 AD5302/
AD5312/AD5322は、最初に受信するビットとしてMSBのデー
タを要求します。80C51/80L51の送信ルーティンでは、この点
を考慮する必要があります。
とのインターフェース
DT
SCLK
SYNC
DIN
SCLK
1わかりやすくするために、他のピンは省略しています。
図34.
00928-034
TFS
80C51/80L511
AD5302/
AD5312/
AD5322 1
ADSP-2101/ADSP-2103とAD5302/AD5312/AD5322
とのインターフェース
68HC11/68L11とAD5302/AD5312/
AD5322とのインターフェース
AD5302/AD5312/AD5322 と 68HC11/68L11 マイクロコント
ローラとのシリアル・インターフェースを図 35 に示します。
68HC11/68L11のSCKでAD5302/AD5312/AD5322のSCLKを
駆動し、MOSI出力によって
DACのシリアル・データ・ライン
______
を駆動します。SYNC 信号は、ポート・ライン（PC7）から取
ります。このインターフェースが正しく動作するようにセット
アップするには、次のようにします。まず 68HC11/68L11 の
CPOLビットを0、次にCPHAビットを
1に設定します。データ
______
がDACに送信されているときに、SYNCラインをローレベルに
します（ PC7 ）。 68HC11/68L11 をこのように設定すると、
MOSI出力上に現れるデータはSCKの立下がりエッジで有効に
なります。 68HC11/68L11 からのシリアル・データは 8 ビッ
ト・バイト単位で送信され、送信サイクルは8 個の立下がりク
ロック・エッジのみになります。データはMSBファーストで送
信されます。データをAD5302/AD5312/AD5322にロードする
には、最初の 8 ビットが転送された後、 PC7 をローレベルのま
まにして、2回目のシリアル書込み動作をDACに対して実行し
ます。これが終了したら、PC7をハイレベルに戻します。
P3.3
SYNC
TXD
SCLK
RXD
DIN
1わかりやすくするために、他のピンは省略しています。
図36.
80C51/80L51とAD5302/AD5312/AD5322との
インターフェース
MICROWIREとAD5302/AD5312/AD5322
とのインターフェース
AD5302/AD5312/AD5322とMICROWIRE互換デバイスとの
インターフェースを図37に示します。シリアル・データはシリ
アル・クロックの立下がりエッジでシフト出力され、 SK の立
上がりエッジでAD5302/AD5312/AD5322にクロック入力され
ます。
MICROWIRE 1
AD5302/
AD5312/
AD5322 1
CS
SYNC
SK
SCLK
SO
DIN
1わかりやすくするために、他のピンは省略しています。
PC7
SYNC
SCK
SCLK
DIN
1わかりやすくするために、他のピンは省略しています。
図35.
68HC11/68L11とAD5302/AD5312/AD5322との
インターフェース
REV. C
MICROWIREとAD5302/AD5312/AD5322との
インターフェース
00928-035
MOSI
図37.
AD5302/
AD5312/
AD5322 1
68HC11/68L111
00928-036
AD5302/
AD5312/
AD5322 1
ADSP-2101/
ADSP-21031
― 17 ―
00928-037
てプログラムし、内部クロック動作、アクティブ・ローレベル
のフレーミング、16ビットのワード長に設定します。送信を開
始するには、 SPORT をイネーブルにした後で Tx レジスタに
ワードを書き込みます。データはDSPのシリアル・クロックの
立下がりエッジごとにクロック出力され、DSPのシリアル・ク
ロックの立上がりエッジでAD5302/AD5312/AD5322にクロッ
ク入力されます。これは、DACのSCLKの立下がりエッジに対
応しています。
AD5302/AD5312/AD5322
アプリケーション情報
6∼16V
V IN
代表的なアプリケーション回路
AD5302/AD5312/AD5322は広範なリファレンス電圧で使用で
V DD = 2.5∼5.5V
V REF A
VDD＝5V動作で
AD780/REF192
または
VDD＝2.5Vで
REF191
V REF B
AD5302/AD5312/
AD5322
SCLK
DIN
V OUT B
SYNC
00928-039
GND
シリアル・
インターフェース
図39.
REF195を電源およびリファレンスとして使用した
AD5302/AD5312/AD5322
ポーラ動作
AD5302/AD5312/AD5322は単電源動作用に設計されています
が、図40に示す回路を使用してバイポーラ動作に設定すること
も可能です。この回路の出力電圧範囲は、−5V＜VOUT＜＋5V
です。出力アンプにAD820またはOP295を使用すると、アンプ
のレールtoレール出力動作が可能になります。
V OUT A
V REF B
AD5302/AD5312/
AD5322
SCLK
DIN
V OUT B
SYNC
V DD = 5V
シリアル・
インターフェース
00928-038
6∼16V
GND
図38.
V OUT A
V REF A
0.1µF
R2
10kΩ
10µF
+5V
R1
10kΩ
V IN
外部リファレンスを使用した
±5V
REF195
AD5302/AD5312/AD5322
V DD
V OUT
リファレンス入力を非バッファに設定しているとき（たとえば、
0∼5Vの場合）に0V∼VDDの出力範囲が必要であれば、最も簡
単な方法はリファレンス入力をVDDに接続することです。この
電源がノイズを発生し、精度が問題になる場合は、リファレン
ス電圧（図 39 に示す REF195 などの 5V リファレンス）から
AD5302/AD5312/AD5322に電源を供給できます。REF195は、
AD5302/AD5312/AD5322に安定した電源電圧を出力します。
REF195に必要な電流は、300µAの電源電流と各リファレンス
入力に引き込まれる約30µAの電流です。これは、DAC出力が
無負荷時の電流値です。DAC出力に負荷が接続される場合には、
REF195はその負荷に対しても電流を供給する必要があります。
合計必要電流（10kΩ の負荷を各出力に接続する場合）は、次
式で求めることができます。
5V
360µA＋2 10kΩ ＝1.36mA
REF195 の負荷レギュレーションは一般に 2ppm/mA であるた
め、消費電流が1.36mAのときに2.7ppm（13.5µV）の誤差が発
生します。これは 8 ビットで 0.0007LSB の誤差、 12 ビットで
0.011LSBの誤差に相当します。
AD820/
OP295
V REF A/B
–5V
1µF
GND
AD5302/AD5312/
AD5322
SCLK
DIN
V OUT A/B
SYNC
GND
00928-040
1µF
V DD
1µF
GND
AD5302/AD5312/AD5322を使用したバイ
V DD
V OUT
10µF
V OUT
きますが、特にリファレンス電圧入力が非バッファに設定され
ている場合は、0V∼VDDのリファレンス範囲で完全な1象限乗
算能力を提供します。一般的には、固定の高精度電圧リファレ
ンスと使用できます。図38に、外部リファレンスを使用する場
合のAD5302/AD5312/AD5322の代表的なセットアップを示し
ます。リファレンス入力が非バッファの場合はリファレンス入
力範囲が 0V ∼ V DDになりますが、内蔵のリファレンス・バッ
ファを使用する場合はリファレンス範囲が狭くなります。5V動
作に適したリファレンスは、AD780とREF192（2.5Vリファレ
ンス）になります。 2.5V 動作の場合は、 REF191 （ 2.048V リ
ファレンス）の外部リファレンスが適しているでしょう。
EXT
REF
0.1µF
REF195
シリアル・
インターフェース
図40.
AD5302/AD5312/AD5322を使用したバイポーラ動作
入力コードに対応する出力電圧は、次式で求めることができま
す。
VOUT ＝
（VREF×D/2N）
×
（R1＋R2）
R1
（R2/R1）
−VREF×
ここで、
Dは、DACにロードされるコードと等価な10進値。
Nは、DACの分解能。
VREFは、リファレンス電圧入力。
VREF＝5V、R1＝R2＝1kΩ、VDD＝5Vの場合、以下の式を使用
します。
−5V
VOUT ＝（10×D/2N）
― 18 ―
REV. C
AD5302/AD5312/AD5322
プロセス制御アプリケーション用の光絶縁イ
ンターフェース
AD5302/AD5312/AD5322
SCLK
DIN
V DD
AD5302/AD5312/AD5322 は多機能な 3 線式シリアル・イン
V CC
ターフェースを備えているため、プロセス制御アプリケーショ
ンや産業用アプリケーションでの高精度電圧の生成に最適で
す。しかしノイズ、安全性要件、距離などのために、AD5302/
AD5312/AD5322をコントローラから絶縁しなければならない
場合があります。これは、3kVを超える絶縁能力を備えた光ア
イソレータを利用すれば、簡単に実現できます。 AD5302/
AD5312/AD5322は、シリアル・ロード構造であるため光絶縁
アプリケーションでの利用に適しています。図41に、AD5302/
AD5312/AD5322の光絶縁インターフェースを示します。ここ
______
では、DIN、SCLKおよびSYNCをフォトカプラから駆動しま
す。トランスを使用してデバイスの電源を絶縁する必要もあり
ます。トランスのDAC側に5Vレギュレータを接続することに
よって、AD5302/AD5312/AD5322の動作に必要な5V電源を供
給します。
0.1µF
10kΩ
V DD
SCLK
V REF A
V REF B
V DD
SYNC
AD5302/AD5312/AD5322
AD5302/AD5312/AD5322
図42.
システム内の複数のAD5302/AD5312/AD5322
デバイスのデコーディング
5V
0.1µF
10µF
V OUT B
V IN
SYNC
DIN
DIN
SCLK
V OUT B
SCLK
00928-041
図43.
― 19 ―
1/2
CMP04
合格／不合格
1/6 74HC05
AD5302/AD5312/AD5322を使用した
ウィンドウ検出器
AD5302/AD5312/AD5322 のSYNC ピンは、複数のDAC をデ
コーディングするアプリケーションに利用できます。このアプ
リケーションでは、システム内のすべての DAC が同じシリア
ル・クロックとシリアル・データを受信しますが、アクティブ
______
になる SYNC 入力は 1 個のデバイスに対するもののみであるた
め、8チャンネル・システムでは2チャンネルにアクセスするこ
とになります。 74HC139 を 2 対 4 ライン・デコーダとして、シ
ステム内の任意のDACのアドレスを指定します。タイミング誤
差が発生しないように、コード化アドレス入力の状態が変化し
ている間はイネーブル入力を非アクティブ状態に設定する必要
があります。図 42 に、 1 つのシステムの中で複数の AD5302/
AD5312/AD5322デバイスをデコーディングするための代表的
な回路図を示します。
合格
DIN
GND
複数のAD5302/AD5312/AD5322のデコー
ディング
______
不合格
1kΩ
V OUT A
SYNC
GND
AD5302/AD5312/AD5322の光絶縁インターフェース
1kΩ
V DD
V REF A
V REF B
AD5302/AD5312/
AD5322
V DD
REV. C
00928-042
SYNC
DIN
SCLK
10kΩ
図41.
SYNC
DIN
SCLK
SYNC
DIN
SCLK
V REF
DIN
1B
V OUT A
SYNC
AD5302/AD5312/AD5322
1Y1
1Y2
1Y3
DGND
AD5302/AD5312/
AD5322
10kΩ
1Y0
図43に、AD5302/AD5312/AD5322の2個のDACを使用したデ
ジタル・プログラマブルな上下限検出器を示します。テストす
る上限値と下限値をDAC AとDAC Bにロードすると、CMP04
の限界値が設定されます。 V IN入力での信号がプログラムされ
たウィンドウ内にない場合は、LEDが点灯して不合格を示しま
す。
V DD
SCLK
1A
コード化
アドレス
00928-043
電源
1G 74HC139
イネーブル
デジタル・プログラマブルなウィンドウ検出
器としてのAD5302/AD5312/AD5322
5V
レギュレータ
10µF
SYNC
DIN
SCLK
AD5302/AD5312/AD5322
AD5302/AD5312/AD5322を使用した粗調
電源のバイパスとグラウンディング
整と微調整
図44に示すように、AD5302/AD5312/AD5322の2個のDACを
ペアにして、粗調整と微調整の機能を構成できます。DAC Aは
粗調整、DAC Bは微調整に使用します。R1とR2の比率を変更
すると、粗調整と微調整の相対的効果が変わります。図に示す
抵抗値と外部リファレンスを使用すると、出力アンプにDAC A
出力に対するユニティ・ゲインがあるため、出力レンジは0V∼
（ 2.5V − 1LSB ）になります。 DAC B ではアンプのゲインが
7.6×10−3であるため、DAC Bのレンジは19mVになります。
この回路は2.5Vリファレンスの場合ですが、最高VDDまでのリ
ファレンス電圧を使用できます。ここに示すオペアンプで、
レールtoレール出力振幅が可能になります。
V DD = 5V
0.1µF
10µF
R3
R4
51.2k Ω
900 Ω
+5V
V IN
外部
リファ
レンス V OUT
V OUT
R1
V OUT A
1µF
390Ω
AD5302/AD5312/AD5322の電源ラインは、できるだけ太いパ
AD820/
OP295
AD5302/AD5312/
AD5322
R2
V REF B
V OUTB
51.2k Ω
GND
00928-044
GND
V DD
V REF A
図44.
粗調整と微調整
精度が重視される回路では、定格の性能を得るために電源とグ
ラウンド・リターンのレイアウトに注意してください。
AD5302/AD5312/AD5322 を実装するプリント回路ボードで
は、アナログ部とデジタル部を分離し、ボードの一定の場所に
まとめて配置するように設計してください。複数のデバイスが
AGND と DGND 間の接続を必要とするシステムで AD5302/
AD5312/AD5322を使用する場合は、必ず1ヵ所のみでこの接
続を行ってください。星型グラウンド・ポイントは AD5302/
AD5312/AD5322 のできるかぎり近くに配置してください。
10µFと0.1µFのコンデンサをできるだけパッケージの近く、理
想的にはデバイスの真上に並列接続し、電源に対して十分なバ
イパスをとる必要があります。10µFのコンデンサはタンタルの
ビード型を使います。0.1µFのコンデンサは、高周波でグラウ
ンドに対する低インピーダンス・パスを提供する一般的なセラ
ミック型の等化直列抵抗（ ESR ）や等化直列インダクタンス
（ ESL ）が小さいものを使用し、内部ロジックのスイッチング
による過渡電流を処理します。
ターンにしてインピーダンスを小さくし、電源ライン上のグ
リッチによる影響を抑えます。クロックなどの高速スイッチン
グ信号はデジタル・グラウンドでシールドして、ボード上の他
の部品へノイズを拡散しないようにします。絶対にリファレン
ス入力の近くを通さないようにしてください。デジタル信号と
アナログ信号は、交差しないようにします。ボードの反対側の
パターンは互いに直角になるように配置し、ボードを通過する
フイードスルーの影響を低減します。最適なボード・レイアウ
ト技術は、ボードの部品側をグラウンド・プレーン専用として
使い、信号パターンをハンダ面に配置するマイクロストリップ
技術ですが、両面ボードでは必ずしも使用できるとは限りませ
ん。
― 20 ―
REV. C
AD5302/AD5312/AD5322
外形寸法
3.10
3.00
2.90
3.10
3.00
2.90
10
1
6
5.15
4.90
4.65
5
C00928-0-4/06(C)-J
1番ピン
0.50 BSC
0.95
0.85
0.75
0.15
0.05
1.10（MAX）
0.33
0.17
実装面
0.23
0.08
8°
0°
0.80
0.60
0.40
平坦性
0.10
JEDEC規格MO-187-BAに準拠
図45.
10ピン・ミニ・スモール・アウトライン・パッケージ［MSOP］
(RM-10)
寸法単位：mm
オーダー・ガイド
1
モデル
温度範囲
パッケージ
パッケージ・オプション
マーキング
AD5302ARM
AD5302ARM-REEL
AD5302ARM-REEL7
AD5302ARMZ1
AD5302ARMZ-REEL1
AD5302ARMZ-REEL71
AD5302BRM
AD5302BRM-REEL
AD5302BRM-REEL7
AD5302BRMZ1
AD5302BRMZ-REEL1
AD5302BRMZ-REEL71
−40∼＋105℃
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
D5A
D5A
D5A
D5A#
D5A#
D5A#
D5B
D5B
D5B
D5B#
D5B#
D5B#
AD5312ARM
AD5312ARM-REEL7
AD5312ARMZ1
AD5312ARMZ-REEL71
AD5312BRM
AD5312BRM-REEL
AD5312BRM-REEL7
AD5312BRMZ1
AD5312BRMZ-REEL1
AD5312BRMZ-REEL71
−40∼＋105℃
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
D6A
D6A
D6A#
D6A#
D6B
D6B
D6B
D6B#
D6B#
D6B#
AD5322ARM
AD5322ARM-REEL7
AD5322ARMZ1
AD5322ARMZ-REEL71
AD5322BRM
AD5322BRM-REEL
AD5322BRM-REEL7
AD5322BRMZ1
AD5322BRMZ-REEL1
AD5322BRMZ-REEL71
−40∼＋105℃
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
10ピンMSOP
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
D7A
D7A
D6T
D6T
D7B
D7B
D7B
D7B#
D7B#
D7B#
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
−40∼＋105℃
Z＝鉛フリー製品。# 鉛フリーのマークが上面または底面に記されています。
REV. C
― 21 ―