日本語版

5ppm/℃のリファレンス電圧とI2C®インターフェースを
内蔵するクワッド、12/14/16ビットnanoDAC®
AD5625R/AD5645R/AD5665R, AD5625/AD5665
機能ブロック図
特長
低消費電力、最小サイズのピン互換クワッドnanoDAC
AD5625R/AD5645R/AD5665R
12/14/16ビット
1.25V/2.5V出力の5ppm/℃リファレンスを内蔵
AD5625/AD5665
12/16ビット
V DD
1.25V/2.5V REF
BUFFER
ADDR1
INPUT
REGISTER
DAC
REGISTER
STRING
DAC A
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
INPUT
REGISTER
DAC
REGISTER
STRING
DAC C
INPUT
REGISTER
DAC
REGISTER
STRING
DAC D
V OUT A
BUFFER
INT E RF A CE
L O G IC
ADDR2
SCL
V OUT C
BUFFER
POWER-ON RESET
V OUT D
POWER-DOWN LOGIC
06341-001
LDAC CLR
POR
NOTES
1. THE FOLLOWING PINS ARE AVAILABLE ONLY ON 14-LEAD PACKAGE:
ADDR2, LDAC, CLR, POR.
図1.
プロセス制御
データ・アクイジション・システム
携帯型のバッテリ駆動計測機器
ゲインとオフセットのデジタル調整
プログラマブルな電圧源と電流源
プログラマブルな減衰器
V OUT B
BUFFER
SDA
アプリケーション
AD5625R/AD5645R/AD5665R
V DD
GND
V REFIN
INPUT
REGISTER
DAC
REGISTER
STRING
DAC A
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
INPUT
REGISTER
DAC
REGISTER
STRING
DAC C
INPUT
REGISTER
DAC
REGISTER
STRING
DAC D
AD5625/AD5665
BUFFER
ADDR1
V OUT A
BUFFER
ファレンス電圧を使用する低消費電力クワッドのバッファ付き
電圧出力12/14/16ビットD/Aコンバータ（DAC）です。各デバ
イスは2.7∼5.5Vの単電源で動作し、設計によって単調性が保
証されており、 I 2 C 互換シリアル・インターフェースを備えて
います。
AD5625R/AD5645R/AD5665Rは、リファレンス電圧を内蔵し
ています。AD56x5RBCPZ（LFCSP）には2.5Vのフルスケー
ル出力電圧範囲を可能にする1.25V、5ppm/℃のリファレンス
電圧が、AD56x5RBRUZ（TSSOP）には5Vのフルスケール出
力電圧範囲を可能にする2.5V、5ppm/℃のリファレンス電圧が、
それぞれ内蔵されています。オンチップ・リファレンス電圧は
パワーアップ時にオフになるため、外部リファレンス電圧を使
用できます。内部リファレンス電圧は、ソフトウェア書込みで
イネーブルされます。AD5665/AD5625では、外部リファレン
ス電圧を使用してDACの出力範囲を設定します。
各デバイスは、パワーオン・リセット回路を内蔵しているため、
パワーアップ時にDACの出力が0V（POR＝GND）またはミッ
ドスケール（POR＝VDD）にリセットされ、有効な書込みが行
われるまでこの状態を維持します。オンチップの高精度出力ア
ンプにより、レールtoレールの出力振幅が可能です。
SCL
V OUT B
BUFFER
SDA
V OUT C
BUFFER
POWER-ON RESET
V OUT D
POWER-DOWN LOGIC
LDAC CLR
POR
NOTES
1. THE FOLLOWING PINS ARE AVAILABLE ONLY ON 14-LEAD PACKAGE:
ADDR2, LDAC, CLR, POR.
図2.
06341-002
nanoDACファミリー製品のAD5625R/AD5645R/AD5665Rお
よびAD5625/AD5665は、内部リファレンス電圧または外部リ
INTE RF A CE
L O G IC
ADDR2
概要
アナログ・デバイセズ株式会社
V REFIN /V REFOUT
AD5625R/AD5645R/AD5665R
外付けリファレンス電圧を使用
3mm×3mmの10ピンLFCSPまたは14ピンTSSOPを採用
電源電圧：2.7∼5.5V
設計により単調性を保証
パワーオン・リセットでDAC出力をゼロスケールに設定
チャンネルごとのパワーダウン
_____
____
LDACおよびCLRハードウェア機能
標準（ 100kHz ）、ファースト（ 400kHz ）、ハイスピード
（3.4MHz）の各モードをサポートするI2C互換シリアル・イン
ターフェース
REV. 0
GND
AD5625/AD5665
AD56x5R/AD56x5は、標準（100kHz）、ファースト（400kHz）、
ハイスピード（3.4MHz）のモードで動作する2線式I2C互換シ
リアル・インターフェースを使用します。
表1.
関連デバイス
Part No.
Description
AD5624R/AD5644R/AD5664R,
AD5624/AD5664
Quad SPI 12-/14-/16-bit DACs,
with/without internal reference.
AD5627R/AD5647R/AD5667R,
AD5627/AD5667
Dual I2C 12-/14-/16-bit DACs,
with/without internal reference.
AD5666
2.7 V to 5.5 V, quad 16-bit DAC,
internal reference, SPI interface
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので
もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有
に属します。
※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。
© 2007 Analog Devices, Inc. All rights reserved.
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電話03（5402）8200
大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号
電話06（6350）6868
AD5625R/AD5645R/AD5665R, AD5625/AD5665
目次
シリアル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 21
書込み動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
読出し動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
ハイスピード・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
入力シフト・レジスタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
複数バイト動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
ブロードキャスト・モード.
. . . . . . . . . . . . . . . . . . . . . . . . . . 25
_____
LDAC機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
パワーダウン・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
パワーオン・リセットとソフトウェア・リセット. . . . . . . 28
内部リファレンス電圧のセットアップ（Rバージョン）. . 28
アプリケーション情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
AD56x5R/AD56x5の電源としてリファレンス電圧を
使用する方法. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
AD56x5R/AD56x5を使用するバイポーラ動作 . . . . . . . . . . . 29
電源のバイパスとグラウンディング. . . . . . . . . . . . . . . . . . . 29
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
AC特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
I2Cタイミング仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ピン配置とピン機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
D/A部 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
抵抗ストリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
出力アンプ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
内部リファレンス電圧. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
外部リファレンス電圧. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
改訂履歴
3/07―Revision 0: Initial Version
―2―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
仕様
VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREFIN＝VDD、特に指定のない限り、すべての仕様はTMIN∼
TMAXで規定。
表2
Parameter
Min
Typ
Max
Unit
±8
±16
LSB
±1
LSB
Conditions/Comments1
STATIC PERFORMANCE2
AD5665R/AD5665
Resolution
16
Relative Accuracy
Bits
Differential Nonlinearity
Guaranteed monotonic by design
AD5645R
Resolution
14
Relative Accuracy
Bits
±2
Differential Nonlinearity
±4
LSB
±0.5
LSB
Guaranteed monotonic by design
AD5625R/AD5625
Resolution
12
Relative Accuracy
Bits
±0.5
Differential Nonlinearity
±1
LSB
±0.25
LSB
Guaranteed monotonic by design
All zeroes loaded to DAC register
Zero-Code Error
2
10
mV
Offset Error
±1
±10
mV
Full-Scale Error
–0.1
±0.5
% of FSR All ones loaded to DAC register
Gain Error
±0.1
±1
% of FSR
Zero-Code Error Drift
±2
µV/°C
Gain Temperature Coefficient
±2.5
ppm
Of FSR/°C
DC Power Supply Rejection Ratio
–100
dB
DAC code = midscale; VDD = 5 V ± 10%
DC Crosstalk (External Reference)
15
µV
Due to full-scale output change, RL = 2 kΩ to
GND or VDD
10
µV/mA
Due to load current change
8
µV
Due to powering down (per channel)
25
µV
Due to full-scale output change, RL = 2 kΩ to
GND or VDD
20
µV/mA
Due to load current change
10
µV
Due to powering down (per channel)
DC Crosstalk (Internal Reference)
OUTPUT CHARACTERISTICS
3
Output Voltage Range
0
VDD
V
2
nF
RL = ∞
10
nF
RL = 2 kΩ
DC Output Impedance
0.5
Ω
Short-Circuit Current
30
mA
VDD = 5 V
Power-Up Time
4
µs
Coming out of power-down mode; VDD = 5 V
260
µA
VREF = VDD = 5.5 V
VDD
V
Capacitive Load Stability
REFERENCE INPUTS
Reference Current
Reference Input Range
210
0.75
Reference Input Impedance
26
kΩ
REFERENCE OUTPUT (LFCSP)
Output Voltage
1.247
1.253
V
Reference TC3
±10
ppm/°C
Output Impedance
7.5
kΩ
REV. 0
―3―
At ambient
AD5625R/AD5645R/AD5665R, AD5625/AD5665
Parameter
Min
Typ
Max
Unit
Conditions/Comments1
2.505
V
At ambient
±10
ppm/°C
REFERENCE OUTPUT (TSSOP)
Output Voltage
2.495
Reference TC3
±5
Output Impedance
7.5
kΩ
LOGIC INPUTS
____ _____
(ADDRx, CLR, LDAC, POR)3
IIN, Input Current
±1
VINL, Input Low Voltage
0.15 x VDD V
0.85 x VDD
VINH, Input High Voltage
CIN, Pin Capacitance
V
2
pF
0.1 x VDD
VHYST, Input Hysteresis
µA
V
3
LOGIC INPUTS (SDA, SCL)
IIN, Input Current
±1
0.3 x VDD V
VINL, Input Low Voltage
VINH, Input High Voltage
0.7 x VDD
CIN, Pin Capacitance
V
2
VHYST, Input Hysteresis
µA
pF
0.1 x VDD
V
High speed mode
0.05 x VDD
V
Fast mode
0.4
V
ISINK = 3 mA
0.6
V
ISINK = 6 mA
±1
µA
3
LOGIC OUTPUTS (SDA)
VOL, Output Low Voltage
Floating-State Leakage Current
Floating-State Output Capacitance
2
pF
POWER REQUIREMENTS
VDD
2.7
5.5
V
4
IDD (Normal Mode)
VIH = VDD, VIL = GND, full-scale loaded
VDD = 4.5 V to 5.5 V
1.0
1.16
mA
Internal reference off
VDD = 2.7 V to 3.6 V
0.9
1.05
mA
Internal reference off
VDD = 4.5 V to 5.5 V
1.9
2.14
mA
Internal reference on
VDD = 2.7 V to 3.6 V
1.4
1.59
mA
Internal reference on
VDD = 2.7 V to 5.5 V
0.48
1
µA
VIH = VDD, VIL = GND (LFCSP)
VDD = 3.6 V to 5.5 V
0.48
1
µA
VIH = VDD, VIL = GND (TSSOP)
IDD (All Power-Down Modes)5
1
2
3
4
5
Bグレード温度範囲：−40∼＋105℃
直線性は狭いコード範囲（AD5665R：コード512∼65,024、AD5645R：コード128∼16,256、AD5625R：コード32∼4064）で計算しています。出力は無負荷。
これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。
インターフェースが非アクティブ、全DACがアクティブ、DAC出力が無負荷の条件を適用しています。
全内蔵DACがパワーダウン。14ピンTSSOPパッケージの製品でVDD＜3.6Vの場合は、パワーダウン機能は使用できません。
―4―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
AC特性
VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREFIN＝VDD、特に指定のない限り、すべての仕様はTMIN∼
TMAXで規定。1
表3
Parameter2
Min
Typ
Max
Unit
Conditions/Comments3
3
4.5
µs
1/4 to 3/4 scale settling to ±0.5 LSB
Output Voltage Settling Time
AD5625R/AD5625
AD5645R
3.5
5
µs
1/4 to 3/4 scale settling to ±0.5 LSB
AD5665R/AD5665
4
7
µs
1/4 to 3/4 scale settling to ±2 LSB
Slew Rate
1.8
V/µs
Digital-to-Analog Glitch Impulse
1 LSB change around major carry
15
nV-s
LFCSP
5
nV-s
TSSOP
Digital Feedthrough
0.1
nV-s
Reference Feedthrough
–90
dB
VREF = 2 V ± 0.1 V p-p, frequency 10 Hz to 20 MHz
Digital Crosstalk
0.1
nV-s
Analog Crosstalk
1
nV-s
External reference
4
nV-s
Internal reference
1
nV-s
External reference
4
nV-s
Internal reference
Multiplying Bandwidth
340
kHz
VREF = 2 V ± 0.1 V p-p
Total Harmonic Distortion
–80
dB
VREF = 2 V ± 0.1 V p-p, frequency = 10 kHz
Output Noise Spectral Density
120
nV/√Hz
DAC code = midscale, 1 kHz
100
nV√Hz
DAC code = midscale, 10 kHz
15
µV p-p
0.1 Hz to 10 Hz
DAC-to-DAC Crosstalk
Output Noise
1
これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証しています。
2
「用語の説明」を参照。
3
温度範囲は−40∼＋105℃、＋25℃（typ）で測定。
REV. 0
―5―
AD5625R/AD5645R/AD5665R, AD5625/AD5665
I2Cタイミング仕様
VDD＝2.7∼5.5V。特に指定のない限り、すべての仕様はTMIN∼TMAX、fSCL＝3.4MHzで規定。1
表4
Parameter
Conditions2
fSCL3
Min
Max
Unit
Description
Standard mode
100
kHz
Serial clock frequency
Fast mode
400
kHz
High speed mode, CB = 100 pF
3.4
MHz
High speed mode, CB = 400 pF
t1
t2
t3
t4
t5
t6
t7
t8
t9
t10
t11
1.7
MHz
Standard mode
4
µs
Fast mode
0.6
µs
High speed mode, CB = 100 pF
60
ns
High speed mode, CB = 400 pF
120
ns
Standard mode
4.7
µs
Fast mode
1.3
µs
High speed mode, CB = 100 pF
160
ns
High speed mode, CB = 400 pF
320
ns
Standard mode
250
ns
Fast mode
100
ns
High speed mode
10
Standard mode
0
3.45
µs
Fast mode
0
0.9
µs
High speed mode, CB = 100 pF
0
70
ns
High speed mode, CB = 400 pF
0
150
Standard mode
4.7
µs
Fast mode
0.6
µs
High speed mode
160
ns
Standard mode
4
µs
tHIGH, SCL high time
tLOW, SCL low time
tSU;DAT, data setup time
ns
tHD;DAT, data hold time
ns
Fast mode
0.6
µs
High speed mode
160
ns
Standard mode
4.7
µs
Fast mode
1.3
µs
Standard mode
4
µs
Fast mode
0.6
µs
High speed mode
160
tSU;STA, setup time for a repeated start condition
tHD;STA, hold time (repeated) start condition
tBUF, bus-free time between a stop and a start condition
tSU;STO, setup time for a stop condition
ns
Standard mode
1000
ns
Fast mode
300
ns
High speed mode, CB = 100 pF
10
80
ns
High speed mode, CB = 400 pF
20
160
ns
Standard mode
300
ns
Fast mode
300
ns
High speed mode, CB = 100 pF
10
80
ns
High speed mode, CB = 400 pF
20
160
ns
Standard mode
1000
ns
Fast mode
300
ns
High speed mode, CB = 100 pF
10
40
ns
High speed mode, CB = 400 pF
20
80
ns
―6―
tRDA, rise time of SDA signal
tFDA, fall time of SDA signal
tRCL, rise time of SCL signal
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
Parameter
Conditions2
t11A
t12
t13
t14
t15
tSP4
1
2
3
4
Min
Max
Unit
Description
Standard mode
1000
ns
tRCL1, rise time of SCL signal after a repeated start
condition and after an acknowledge bit
Fast mode
300
ns
High speed mode, CB = 100 pF
10
80
ns
High speed mode, CB = 400 pF
20
160
ns
Standard mode
300
ns
Fast mode
300
ns
High speed mode, CB = 100 pF
10
40
ns
High speed mode, CB = 400 pF
20
80
ns
Standard mode
10
ns
Fast mode
10
ns
High speed mode
10
ns
Standard mode
300
ns
Fast mode
300
ns
High speed mode
30
ns
Standard mode
20
ns
Fast mode
20
ns
High speed mode
20
ns
Fast mode
0
50
ns
High speed mode
0
10
ns
tFCL, fall time of SCL signal
_____
LDAC pulse width low
Falling edge of_____
ninth SCL clock pulse of last byte of a
valid write to LDAC falling edge
____
CLR pulse width low
Pulse width of spike suppressed
図3を参照。ハイスピード・モードのタイミング仕様は、AD5625RBRUZ-2/AD5625RBRUZ-2REEL7およびAD5665RBRUZ-2/AD5665RBRUZ-2REEL7のみに適用されます。
CBは、バス・ラインの容量です。
SDAとSCLのタイミングは、入力フィルタをイネーブルして測定。入力フィルタをオフにすると、転送速度は向上しますが、デバイスのEMC動作に悪影響があります。
SCL入力とSDA入力のフィルタ処理により、ファースト・モードでは50ns未満、ハイスピード・モードでは10ns未満のノイズ・スパイクを抑制できます。
t11
t12
t6
t2
SCL
t1
t6
t4
t5
t3
t8
t10
t9
SDA
t7
P
S
S
t15
CLR
*ASYNCHRONOUS LDAC UPDATE MODE.
図3.
2線式シリアル・インターフェースのタイミング図
―7―
06341-003
t13
LDAC*
REV. 0
P
t14
AD5625R/AD5645R/AD5665R, AD5625/AD5665
絶対最大定格
左記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
特に指定のない限り、TA＝25℃。
表5
Parameter
Rating
VDD to GND
–0.3 V to +7 V
VOUT to GND
–0.3 V to VDD + 0.3 V
VREFIN/VREFOUT to GND
–0.3 V to VDD + 0.3 V
Digital Input Voltage to GND
–0.3 V to VDD + 0.3 V
Operating Temperature Range,
Industrial
–40°C to +105°C
Storage Temperature Range
–65°C to +150°C
ESDに関する注意
ESD（静電放電）の影響を受けやすいデバイス
です。電荷を帯びたデバイスや回路ボードは、
検知されないまま放電することがあります。本
製品は当社独自の特許技術であるESD保護回路
を内蔵してはいますが、デバイスが高エネル
ギーの静電放電を被った場合、損傷を生じる可
能性があります。したがって、性能劣化や機能
低下を防止するため、ESDに対する適切な予防
措置を講じることをお勧めします。
Junction Temperature (TJ maximum) 150°C
Power Dissipation
(TJ max – TA)/θJA
θJA Thermal Impedance
LFCSP_WD (4-Layer Board)
61°C/W
TSSOP
150.4°C/W
Reflow Soldering Peak Temperature,
RoHS Compliant
260°C ± 5°C
―8―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
ピン配置とピン機能の説明
14
SCL
V OUTA
2
13
SDA
V OUTB 2
12
GND
GND 3
11
V OUTB
V OUTC 4
10
V OUTD
V OUTD 5
9
CLR
8
ADDR2
V OUTA
4
TOP VIEW
(Not to Scale)
V OUTC 5
POR 6
V REFIN /VREFOUT
7
TOP VIEW
(Not to Scale)
1
14
SCL
V OUTA
2
13
SDA
V OUTB 2
12
GND
GND 3
11
V OUTB
V OUTC 4
10
V OUTD
V OUTD 5
9
CLR
8
ADDR2
V OUTA
4
V OUTC 5
TOP VIEW
(Not to Scale)
POR 6
V REFIN
図5.
7
06341-121
LDAC
AD5625/
AD5665
V REFIN /VREFOUT
9
V DD
8
SDA
7
SCL
6
ADDR
図6. ピン配置（10ピンLFCSP）、製品番号末尾が
Rのバージョン
ADDR1
V DD 3
10
EXPOSED PAD TIED TO GND.
図4. ピン配置（14ピンTSSOP）、製品番号末尾が
Rのバージョン
表6.
AD5625R/
AD5645R/
AD5665R
1
AD5625/
AD5665
TOP VIEW
(Not to Scale)
10
V REFIN
9
V DD
8
SDA
7
SCL
6
ADDR
EXPOSED PAD TIED TO GND.
ピン配置（14ピンTSSOP）
図7.
06341-123
AD5625R/
AD5645R/
AD5665R
V DD 3
1
06341-122
1
06341-120
LDAC
ADDR1
ピン配置（10ピンLFCSP）
ピン機能の説明
ピン番号
14ピン
10ピン
記号
1
N/A
_____
LDAC
2
N/A
ADDR1
スリーステートのアドレス入力。7ビット・スレーブ・アドレスの下位2ビット（ビットA1、ビット
A0）を設定します（表7を参照）。
3
9
VDD
電源入力。デバイスは2.7∼5.5Vの電源で動作します。10µFと0.1µFのコンデンサをGNDとの間に並
列接続して、電源のデカップリングを行ってください。
4
5
6
1
4
N/A
VOUTA
VOUTC
POR
DAC Aからのアナログ出力電圧。出力アンプはレールtoレール動作が可能です。
DAC Cからのアナログ出力電圧。出力アンプはレールtoレール動作が可能です。
パワーオン・リセット・ピン。PORピンをGNDに接続すると、パワーアップ時にデバイスが0Vにリ
セットされます。PORピンをVDDに接続すると、パワーアップ時にデバイスがミッドスケールにリ
7
10
VREFIN/VREFOUT
AD56x5Rには、リファレンス電圧入出力用にコモン・ピンが1本あります。内部リファレンス電圧
説明
このピンをローレベルにすると、入力レジスタに新しいデータが存在する場合DACレジスタのいず
れかまたはすべてを更新できます。これによって、全DAC出力を同時に更新できます。また、この
ピンをローレベルに固定することも可能です。
セットされます。
を使用するときはリファレンス電圧出力ピンになり、外部リファレンス電圧を使用するときはリ
ファレンス電圧入力ピンになります。このピンのデフォルト設定は、リファレンス電圧入力です
（内部リファレンス電圧とリファレンス電圧出力があるのは製品番号の末尾にRがあるバージョンの
みです）。AD56x5は、リファレンス電圧入力ピンのみです。
8
N/A
ADDR2
9
N/A
____
CLR
10
11
12
13
5
2
3
8
VOUTD
VOUTB
GND
SDA
14
7
SCL
シリアル・クロック・ライン。SDAラインと組み合わせて使用して、データを16ビットの入力レジ
スタに入力するか、入力レジスタから出力します。
N/A
6
ADDR
スリーステートのアドレス入力。7ビット・スレーブ・アドレスの下位2ビット（ビットA1、ビット
A0）を設定します（表7を参照）。
REV. 0
スリーステートのアドレス入力。7ビット・スレーブ・アドレスのビットA3とビットA2を設定しま
す（表8を参照）。 ____
____
非同期クリア入力。CLR入力は、立下がりエッジでアクティブになります。
CLRがローレベルのと
____
きは、すべての LDAC パルスが無視されます。 CLR がアクティブになると、全入力レジスタと全
DACレジスタにゼロ・スケールがロードされます。これによって、出力が0Vにクリアされます。有
効な書込みの最終バイトの9番目のクロック・パルスの立下がりエッジで、デバイスはクリア・コー
____
CLRがアクティブになると、書込みがアボート
ド・モードを終了します。書込みシーケンスの間に
____
されます。ハイスピード・モード時にCLRがアクティブになると、ハイスピード・モードを終了し
ます。
DAC Dからのアナログ出力電圧。出力アンプはレールtoレール動作が可能です。
DAC Bからのアナログ出力電圧。出力アンプはレールtoレール動作が可能です。
デバイス上の全回路のグラウンド基準ポイント
シリアル・データ・ライン。SCLラインと組み合わせて使用して、16ビットの入力レジスタにデー
タを入力するか、入力レジスタから出力します。これは、外部プルアップ抵抗を使用して電源に接
続が必要な双方向のオープンドレイン・データ・ラインです。
―9―
AD5625R/AD5645R/AD5665R, AD5625/AD5665
代表的な性能特性
1.0
10
V DD = VREF = 5V
TA = 25°C
V DD = VREF = 5V
TA = 25°C
0.8
6
0.6
4
0.4
DNL E RRO R ( L SB)
2
0
–2
–4
0.2
0
–0.2
–0.4
–6
–0.6
–8
–0.8
0
5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k
CODE
図8.
4
–1.0
06341-005
–10
0
AD5665のINL（外部リファレンス電圧）
図11.
20k
30k
CODE
40k
50k
60k
AD5665のDNL（外部リファレンス電圧）
0.5
V DD = VREF = 5V
TA = 25°C
3
10k
06341-007
INL E RRO R ( L SB)
8
V DD = VREF = 5V
TA = 25°C
0.4
0.3
DNL E RRO R ( L SB)
INL E RROR ( L SB)
2
1
0
–1
0.2
0.1
0
–0.1
–0.2
–2
–0.3
–3
–0.4
2500
図9.
5000
7500
10000
CODE
12500
15000
–0.5
0
AD5645RのINL（外部リファレンス電圧）
2500
図12.
5000
7500
10000
CODE
12500
06341-008
0
06341-006
–4
15000
AD5645RのDNL（外部リファレンス電圧）
0.20
1.0
V DD = VREF = 5V
0.8 TA = 25°C
V DD = VREF = 5V
TA = 25°C
0.15
0.6
0.10
DNL E RRO R ( L SB)
0.2
0
–0.2
–0.4
0.05
0
–0.05
–0.10
–0.6
–1.0
0
500
図10.
1000
1500
2000
2500
CODE
3000
3500
4000
–0.20
0
AD5625のINL（外部リファレンス電圧）
500
図13.
― 10 ―
1000
1500
2000 2500
CODE
3000
3500
4000
06341-009
–0.15
–0.8
06341-100
INL E RROR ( L SB)
0.4
AD5625のDNL（外部リファレンス電圧）
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
1.0
4
0.4
65000
60000
55000
50000
40000
45000
0
CODE
AD5665RのINL
（2.5V内部リファレンス電圧）
図17.
4
6341-013
CODE
6341-010
60000
65000
55000
50000
45000
35000
15000
40000
–1.0
30000
–10
25000
–0.8
20000
–0.6
–8
10000
–6
5000
–0.4
30000
–0.2
–4
35000
–2
0
25000
0
0.2
15000
2
20000
DNL E RRO R ( L SB)
0.6
図14.
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
0.8
6
0
INL E RRO R ( L SB)
8
10000
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
5000
10
AD5665RのDNL
（2.5V内部リファレンス電圧）
0.5
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
3
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
0.4
0.3
DNL E RRO R ( L SB)
INL E RRO R ( L SB)
2
1
0
–1
0.2
0.1
0
–0.1
–0.2
–2
–0.3
–3
–0.4
CODE
AD5645RのINL
（2.5V内部リファレンス電圧）
図18.
06341-014
16250
15000
12500
13750
11250
10000
8750
7500
6250
3750
5000
2500
0
06341-011
16250
15000
13750
11250
12500
8750
10000
7500
6250
5000
3750
2500
1250
0
CODE
図15.
1250
–0.5
–4
AD5645RのDNL
（2.5V内部リファレンス電圧）
0.20
1.0
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
0.8
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
0.15
0.6
0.10
DNL E RRO R ( L SB)
INL E RRO R ( L SB)
0.4
0.2
0
–0.2
0.05
0
–0.05
–0.4
–0.10
–0.6
0
500
1000
図16.
REV. 0
1500
2000 2500
CODE
3000
3500
4000
06341-012
–1.0
AD5625RのINL
（2.5V内部リファレンス電圧）
–0.20
0
500
1000
図19.
― 11 ―
1500
2000 2500
CODE
3000
3500
AD5625RのDNL
（2.5V内部リファレンス電圧）
4000
06341-015
–0.15
–0.8
AD5625R/AD5645R/AD5665R, AD5625/AD5665
10
1.0
4
0.4
0
65000
60000
55000
45000
50000
40000
30000
35000
0
CODE
AD5665RのINL
（1.25V内部リファレンス電圧）
図23.
4
06341-019
CODE
06341-016
60000
65000
50000
55000
45000
40000
35000
30000
–1.0
20000
–0.8
25000
–8
–10
15000
–0.6
5000
–0.4
–6
10000
–4
25000
–0.2
20000
0
–2
0.2
15000
2
5000
DNL E RRO R ( L SB)
0.6
図20.
V DD = 3V
V REFOUT = 1.25V
TA = 25°C
0.8
6
0
INL ERRO R ( L SB)
8
10000
V DD = 3V
V REFOUT = 1.25V
TA = 25°C
AD5665RのDNL
（1.25V内部リファレンス電圧）
0.5
V DD = 3V
V REFOUT = 1.25V
TA = 25°C
3
V DD = 3V
V REFOUT = 1.25V
TA = 25°C
0.4
0.3
DNL E RRO R ( L SB)
INL ERRO R ( L SB)
2
1
0
–1
0.2
0.1
0
–0.1
–0.2
–2
–0.3
–3
–0.4
CODE
AD5645RのINL
（1.25V内部リファレンス電圧）
図24.
06341-020
16250
15000
13750
12500
11250
10000
8750
7500
6250
5000
3750
1250
0
06341-017
15000
16250
13750
12500
11250
8750
10000
7500
6250
5000
3750
2500
1250
0
CODE
図21.
2500
–0.5
–4
AD5645RのDNL
（1.25V内部リファレンス電圧）
0.20
1.0
V DD = 3V
V REFOUT = 1.25V
TA = 25°C
0.8
0.6
V DD = 3V
V REFOUT = 1.25V
TA = 25°C
0.15
0.10
DNL E RROR ( L SB)
0.2
0
–0.2
0.05
0
–0.05
–0.4
–0.10
–0.6
–1.0
0
500
1000
図22.
1500
2000 2500
CODE
3000
3500
4000
–0.20
0
AD5625RのINL
（1.25V内部リファレンス電圧）
500
1000
図25.
― 12 ―
1500
2000 2500
CODE
3000
3500
4000
06341-021
–0.15
–0.8
06341-018
INL ERROR ( L SB)
0.4
AD5625RのDNL
（1.25V内部リファレンス電圧）
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
8
0
V DD = 5V
–0.02
6
MAX INL
V DD = VREF = 5V
–0.04
GAIN ERROR
4
E RROR ( % FSR)
2
MAX DNL
0
MIN DNL
–2
–0.08
–0.10
–0.12
–0.14
FULL-SCALE ERROR
–4
–0.16
MIN INL
–6
–20
0
20
40
60
TEMPERATURE (°C)
80
100
図26.
INL誤差とDNL誤差の温度特性
–0.20
–40
06341-022
–8
–40
–0.18
–20
20
0
40
60
TEMPERATURE (°C)
図29.
10
80
100
06341-025
E RROR ( L SB)
–0.06
ゲイン誤差とフルスケール誤差の
温度特性
1.5
MAX INL
8
1.0
ZERO-SCALE ERROR
6
0.5
V DD = 5V
TA = 25°C
E RRO R ( m V )
E RRO R ( L S B)
4
2
MAX DNL
0
MIN DNL
–2
0
–0.5
–1.0
–4
–1.5
OFFSET ERROR
–6
MIN INL
–8
1.25
1.75
図27.
2.25
2.75
3.25
V REF (V)
3.75
4.25
4.75
–2.5
–40
06341-023
–10
0.75
VREF 対 INLおよびDNL誤差
0
図30.
8
20
40
60
TEMPERATURE (°C)
80
100
ゼロスケール誤差とオフセット誤差の
温度特性
1.0
6
MAX INL
0.5
TA = 25°C
4
GAIN ERROR
E RROR ( % F SR)
E RRO R ( L S B)
–20
06341-026
–2.0
2
MAX DNL
0
MIN DNL
–2
0
FULL-SCALE ERROR
–0.5
–1.0
–4
MIN INL
3.2
図28.
REV. 0
3.7
4.2
V DD (V)
4.7
5.2
–2.0
2.7
06341-024
–8
2.7
電源 対 INLおよびDNL誤差
3.2
図31.
― 13 ―
3.7
4.2
V DD (V)
4.7
電源 対 ゲイン誤差および
フルスケール誤差
5.2
06341-027
–1.5
–6
AD5625R/AD5645R/AD5665R, AD5625/AD5665
1.0
2.0
TA = 25°C
1.8 V DD = 5.5V
TA = 25°C
0.5
ZERO-SCALE ERROR
1.6
V REFOUT = 2.5V
1.4
IDD ( mA )
E RRO R ( m V )
0
–0.5
–1.0
1.2
V REFIN = 5V
1.0
0.8
0.6
–1.5
0.4
OFFSET ERROR
3.2
3.7
図32.
4.2
V DD (V)
4.7
5.2
0
512
06341-028
–2.5
2.7
0.2
10512
20512
図35.
電源 対 ゼロスケール誤差および
オフセット誤差
30512
40512
CODE
50512
60512
06341-060
–2.0
DACコード 対 電源
1.2
30
V DD = 3.6V
20
0.8
15
0.6
10
0.4
5
0.2
TA = 25°C
0
2.7
3.2
06341-029
0
3.7
4.2
V DD (V)
4.7
06341-061
IDD ( mA )
1.0
0.88
0.89
0.90
0.91
0.92
0.93
0.94
0.95
0.96
0.97
0.98
0.99
1.00
1.01
1.02
1.03
1.04
1.05
1.06
1.07
1.08
NUMBE R O F DEV ICE S
V DD = 5.5V
25
5.2
IDD (mA)
図33.
外部リファレンス電圧使用時のIDD
ヒストグラム
図36.
電源 対 電源電流
1.2
25
V DD = 3.6V
V DD = 5.5V
0.8
V REFOUT = 1.25V
IDD ( mA )
15
V REFOUT = 2.5V
10
V DD = VREF = 3V
0.6
0.4
5
図34.
–20
0
図37.
内部リファレンス電圧使用時の
IDDヒストグラム
― 14 ―
20
40
60
TEMPERATURE (°C)
80
100
06341-063
IDD (mA)
0
–40
06341-030
0
0.2
1.35
1.37
1.39
1.41
1.43
1.45
1.47
1.49
1.51
1.53
1.55
1.57
1.59
1.61
1.63
1.65
1.67
1.69
1.71
1.73
1.75
1.77
1.79
1.81
1.83
1.85
1.87
1.89
1.91
1.93
1.95
1.97
1.99
NUMBE R OF DE V ICE S
V DD = VREF = 5V
1.0
20
電源電流の温度特性
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
0.5
0.4
DAC LOADED WITH
FULL-SCALE
SOURCING CURRENT
DAC LOADED WITH
ZERO-SCALE
SINKING CURRENT
E RROR V O LTA G E ( V )
0.3
V DD = VREF = 5V
TA = 25°C
FULL-SCALE CODE CHANGE
0x0000 TO 0xFFFF
OUTPUT LOADED WITH 2kΩ
AND 200pF TO GND
0.2
0.1
V DD = 3V
V REFOUT = 1.25V
0
–0.1
–0.2
V OUT = 909mV/DIV
V DD = 5V
V REFOUT = 2.5V
–0.3
1
–8
–6
図38.
–4
–2
0
2
CURRENT (mA)
4
6
8
10
06341-048
–0.5
–10
06341-031
–0.4
TIME BASE = 4µs/DIV
図41.
ソースおよびシンク 対 電源レールの
ヘッドルーム
フルスケールのセトリング時間（5V）
6
5
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
3/4 SCALE
4
V O UT ( V )
V DD = VREF = 5V
TA = 25°C
FULL SCALE
3
MIDSCALE
V DD
2
1
1/4 SCALE
1
MAX(C2)
420.0mV
ZERO SCALE
–20
図39.
–10
0
10
CURRENT (mA)
20
V OUT
30
06341-046
–1
–30
2
CH1 2.0V
AD56x5Rのソースおよびシンク能力
（2.5Vリファレンス電圧）
図42.
4
3
M100µs 125MS/s
A CH1
1.28V
8.0ns/pt
パワーオン・リセット時の0V出力
SYNC
V DD = 3V
V REFOUT = 1.25V
TA = 25°C
1
SLCK
FULL SCALE
V O UT ( V )
CH2 500mV
06341-049
0
3
3/4 SCALE
2
MIDSCALE
1
1/4 SCALE
V OUT
0
ZERO SCALE
V DD = 5V
–20
図40
REV. 0
–10
0
10
CURRENT (mA)
20
30
CH1 5.0V
CH3 5.0V
AD56x5Rのソースおよびシンク能力
（1.25Vリファレンス電圧）
図43.
― 15 ―
CH2 500mV
M400ns
A CH1
1.4V
パワーダウン終了からミッドスケールまで
06341-050
–1
–30
06341-047
2
V DD = VREF = 5V
TA = 25°C
DAC LOADED WITH MIDSCALE
V DD = V REF = 5V
TA = 25°C
5ns/SAMPLE NUMBER
GLITCH IMPULSE = 9.494nV
1LSB CHANGE AROUND
MIDSCALE (0x8000 TO 0x7FFF)
0
50
100
図44.
150
200 250 300 350
SAMPLE NUMBER
400
450
512
1
4s/DIV
図47.
デジタル／アナログ・グリッチ・
インパルス（負側）
2.498
0.1∼10Hz出力ノイズのプロット
（外部リファレンス電圧）
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
DAC LOADED WITH MIDSCALE
V DD = VREF = 5V
TA = 25°C
5ns/SAMPLE NUMBER
ANALOG CROSSTALK = 0.424nV
2.497
06341-051
2µV /DIV
2.538
2.537
2.536
2.535
2.534
2.533
2.532
2.531
2.530
2.529
2.528
2.527
2.526
2.525
2.524
2.523
2.522
2.521
06341-058
V O UT ( V )
AD5625R/AD5645R/AD5665R, AD5625/AD5665
10µV /DIV
V O UT ( V )
2.496
2.495
2.494
1
2.493
50
100
400
450
512
5s/DIV
図48.
アナログ・クロストーク
（外部リファレンス電圧）
0.1∼10Hz出力ノイズのプロット
（2.5Vの内部リファレンス電圧）
V DD = 3V
V REFOUT = 1.25V
TA = 25°C
DAC LOADED WITH MIDSCALE
V DD = 5V
V REFOUT = 2.5V
TA = 25°C
5ns/SAMPLE NUMBER
ANALOG CROSSTALK = 4.462nV
0
50
100
図46.
150
200 250 300 350
SAMPLE NUMBER
400
450
512
1
4s/DIV
図49.
アナログ・クロストーク
（内部リファレンス電圧）
― 16 ―
06341-053
2.496
2.494
2.492
2.490
2.488
2.486
2.484
2.482
2.480
2.478
2.476
2.474
2.472
2.470
2.468
2.466
2.464
2.462
2.460
2.458
2.456
200 250 300 350
SAMPLE NUMBER
5µV /DIV
V O UT ( V )
図45.
150
06341-052
0
06341-062
2.491
06341-059
2.492
0.1∼10Hz出力ノイズのプロット
（1.25Vの内部リファレンス電圧）
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
16
800
TA = 25°C
MIDSCALE LOADED
700
V REF = VDD
TA = 25°C
V DD = 3V
12
500
TIME ( µs)
OUT PUT NOISE ( n V /√Hz)
14
600
400
10
300
200
V DD = 5V
8
V DD = 5V
V REFOUT = 2.5V
6
1k
図50.
10k
FREQUENCY (Hz)
100k
1M
4
06341-054
0
100
0
4
5
6
CAPACITANCE (nF)
7
8
9
10
容量負荷 対 セトリング時間
–5
–70
–10
–15
–20
–25
–80
–30
–90
–35
4k
6k
FREQUENCY (Hz)
図51.
8k
10k
–40
10k
06341-055
–100
100k
1M
FREQUENCY (Hz)
図53.
全高調波歪み
― 17 ―
乗算帯域幅
10M
06341-057
BA NDWIDT H ( dB)
–60
2k
V DD = 5V
TA = 25°C
0
–50
THD ( dB)
3
5
V DD = 5V
TA = 25°C
DAC LOADED WITH FULL SCALE
V REF = 2V ± 0.3V p-p
–40
REV. 0
2
図52.
ノイズ・スペクトル密度
（内部リファレンス電圧）
–20
–30
1
06341-056
V DD = 3V
V REFOUT = 1.25V
100
AD5625R/AD5645R/AD5665R, AD5625/AD5665
用語の説明
相対精度または積分非直線性（INL）
DAC の場合、相対精度または積分非直線性（ INL ）とは、
DAC伝達関数の2つのエンドポイントを結ぶ直線からの最大偏
差（単位はLSB）を表します。
微分非直線性（DNL）
隣接する2つのコード間における1LSB変化の測定値と理論値の
差です。微分非直線性の仕様が±1LSB 以内の場合は、単調性
が保証されています。このDACは設計により単調性を保証して
います。
ゼロスケール誤差
ゼロコード（0x0000）をDACレジスタにロードしたときの出
力誤差を表します。出力は理論上0Vになるはずです。
AD5665RではDAC出力が0Vよりも低くなることはないため、
ゼロコード誤差は常に正の値となります。この誤差は、DACの
オフセット誤差と出力アンプのオフセット誤差が原因で発生し
ます。ゼロコード誤差はmVの単位で表します。
出力電圧セトリング時間
入力がフルスケールの1/4から3/4に変化するときに、DACの出
力が規定のレベルにセトリングするまでの所要時間を表し、
SCLKの24番目の立下がりエッジから測定します。
デジタル／アナログ・グリッチ・インパルス
DACレジスタの入力コードが変化したときに、入力からアナロ
グ出力に注入されるインパルスを表します。通常、グリッチの
面積として規定され、nV-sで表します。メジャー・キャリーの
変化（ 0x7FFF から 0x8000 ）時に、デジタル入力コードが
1LSB変化したときの測定値です（図44を参照）。
デジタル・フィードスルー
DAC出力の更新が行われていないときに、DACのデジタル入
力から DAC のアナログ出力に出力されるインパルスを表しま
す。nV-sの単位で規定され、データ・バス上でのフルスケール
のコード変化時、すなわち全ビット「0」から全ビット「1」に
変化したとき、または全ビット「1」から全ビット「0」にコー
ドが変化するときに測定します。
フルスケール誤差
フルスケール・コード（0xFFFF）をDACレジスタにロードし
たときの出力誤差を表します。出力は理論上VDD−1LSBになる
はずです。フルスケール誤差は、フルスケール・レンジ（FSR）
の％値で表します。
リファレンス電圧フィードスルー
ゲイン誤差
DACのスパン誤差を表します。これはDAC伝達特性の理論値
からの実際の傾きの差を示すもので、FSRの％値で表します。
出力ノイズ・スペクトル密度
リファレンス電圧フィードスルーは、DAC出力の更新が行われ
ていないときのDAC出力の信号振幅とリファレンス電圧入力の
比を表します。dBの単位で表します。
温度変化にともなうゼロコード誤差の変化を表し、µV/℃の単
位で表します。
内部で発生したランダム・ノイズの測定値です。ランダム・ノ
イズは、スペクトル密度（ Hzを基準とする電圧）として特性
付けられます。この測定は、DACにミッドスケールをロードし、
そのときに出力で発生するノイズを計測する方法によって行い
ます。これはnV/ Hzの単位で測定します。ノイズ・スペクトル
密度のプロットを図50に示します。
ゲイン温度係数
DCクロストーク
ゼロコード誤差ドリフト
温度変化にともなうゲイン誤差の変化を表し、FSR/℃をppmで
表します。
オフセット誤差
伝達関数の直線領域におけるVOUT（測定値）とVOUT（理論値）
との差をmV単位で表します。AD5665Rのオフセット誤差は、
コード512をDACレジスタにロードして測定します。これは正
または負の値となります。
DC電源電圧変動除去比（PSRR）
電源電圧の変動がDACの出力に与える影響を示します。PSRR
は、DACのフルスケール出力でのVOUTの変動とVDDの変動の比
を表します。これはdBの単位で測定します。VREFを2Vに保持
し、VDDを±10％のレンジで変動させます。
DCクロストークは、1つのDACの出力変化に対応してもう1つ
の DAC に生じる出力レベルの DC 変化です。測定では、 1 つの
DAC でフルスケール出力を変化させて（あるいはソフト・パ
ワーダウンとパワーアップを行って）、ミッドスケールに維持
されているもう1つのDACをモニタリングします。µVの単位で
表します。
負荷電流の変化によって生じるDCクロストークは、DACの負
荷電流の変化がミッドスケールに維持されているもう 1 つの
DACに及ぼす影響を表します。これは、µV/mAの単位で表し
ます。
デジタル・クロストーク
1つのDACの入力レジスタで発生するフルスケール・コード変
化（全ビット「0」から全ビット「1」、または全ビット「1」か
ら全ビット「0 」へのコード変化）に対応して、ミッドスケー
ルでもう1つのDACの出力に出力されるグリッチ・インパルス
です。スタンドアロン・モードで測定し、 nV-s 単位で表しま
す。
― 18 ―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
アナログ・クロストーク
1つDACの出力変化に起因してもう1つのDAC出力に出力され
るグリッチ・インパルスです。フルスケールのコード変化（全
ビット「 0 」から全ビット「 1 」、または全ビット「 1 」から全
ビット「0」へのコード変化）を入力レジスタの1つにロードし、
ソフトウェア LDAC を実行し、デジタル・コード変化のない
DACの出力をモニタリングして測定します。グリッチの面積を
nV-s単位で表します。
DAC間クロストーク
1つのDACのデジタル・コード変化とこれに続くアナログ出力
変化に起因して、もう______
1 つの DAC の出力に出力されるグリッ
チ・インパルスです。LDACをローレベルにしてフルスケール
のコード変化（全ビット「 0 」から全ビット「 1 」、または全
ビット「1」から全ビット「0」へのコード変化）を影響を与え
る側のチャンネルにロードすると同時に、ミッドスケールを維
持している影響を受けるチャンネル側の出力をモニタリングし
ます。グリッチのエネルギーをnV-s単位で表します。
REV. 0
乗算帯域幅
乗算帯域幅はDAC内のアンプ帯域幅が有限であることを表しま
す。リファレンス電圧に正弦波を加えると（DACはフルスケー
ル・コードをロードした状態）、正弦波が出力に現れます。乗
算帯域幅は、この出力振幅が入力よりも3dB低くなるときの周
波数です。
全高調波歪み（THD）
DAC により減衰した正弦波と理論正弦波との差を表します。
DACのリファレンス電圧として正弦波を使用し、DACの出力
に現れる高調波成分を測定した値がTHD になります。dB の単
位で測定します。
― 19 ―
AD5625R/AD5645R/AD5665R, AD5625/AD5665
動作原理
R
D/A部
R
AD56x5R/AD56x5 DACは、CMOSプロセスで製造されていま
す。このアーキテクチャは、ストリングDACとその後段の出力
バッファ・アンプで構成されています。図 54 に DAC アーキテ
TO OUTPUT
AMPLIFIER
R
クチャのブロック図を示します。
DAC
REGISTER
OUTPUT
AMPLIFIER
GAIN = +2
RESISTOR
STRING
REF (–)
GND
図54.
R
V OUT
R
06341-033
REF (+)
06341-032
V DD
DACアーキテクチャ
図55.
抵抗ストリング
DACの入力コーディングはストレート・バイナリであるため、
外部リファレンス電圧を使用するときの理論出力電圧は、次式
で求めることができます。
VOUT＝VREFIN×
D
2N
内部リファレンス電圧を使用するときの理論出力電圧は、次式
で求めることができます。
VOUT＝2×VREFOUT×
D
2N
ここで、
DはDACレジスタにロードされるバイナリ・コードの10進値で
す。
AD5625R/AD5625（12ビット）は0∼4095
AD5645R（14ビット）は0∼16383
AD5665R/AD5665（16ビット）は0∼65535
N＝DACの分解能
抵抗ストリング
図55に抵抗ストリングを示します。これは、値Rの抵抗を単純
に縦続接続したものです。DACレジスタにロードされるコード
に基づいて、出力アンプに電圧を分割供給するストリングの
ノードが決定されます。ストリングとアンプを接続するスイッ
チの1 つが閉じると、電圧が分割供給されます。抵抗ストリン
グであるため、単調性は保証されます。
出力アンプ
内部リファレンス電圧
AD5625R/AD5645R/AD5665Rには、リファレンス電圧が内蔵
されています。製品番号末尾に R が付かないバージョンでは、
外部リファレンス電圧が必要です。内部リファレンス電圧はパ
ワーアップ時にオフになり、コントロール・レジスタへの書込
みによってイネーブルされます。詳細については、「内部リ
ファレンス電圧のセットアップ」を参照してください。
10ピンLFCSPパッケージのバージョンは、2.5Vのフルスケー
ル出力が可能な1.25Vリファレンス電圧を内蔵しています。こ
れらのデバイスは、2.7 ∼5.5V のV DD 電源動作が可能です。14
ピンTSSOPパッケージのバージョンは、5Vのフルスケール出
力が可能な2.5Vリファレンス電圧を内蔵しています。これらの
デバイスは、2.7∼5.5VのVDD電源で動作しますが、VDD電源が
5V以下の場合は出力がVDDにクランプされます。各モデルの詳
細については、「オーダー・ガイド」を参照してください。各
デバイスの内部リファレンス電圧は、 V REFOUT ピン（製品番号
末尾がRのバージョンの場合）に出力されます。
リファレンス電圧出力で外部負荷を駆動する場合はバッファが
必要です。内部リファレンス電圧を使用するときは、リファレ
ンス電圧の安定のために、リファレンス電圧出力と GND との
間に100nFコンデンサを接続することを推奨します。
外部リファレンス電圧
AD56x5R には V REFIN ピンが用意されているため、アプリケー
ションで必要な場合に外部リファレンス電圧を使用できます。
内蔵のリファレンス電圧は、デフォルト設定でパワーアップ時
にオフになっています。いずれのデバイスも2.7∼5.5Vの単電
源で動作します。
出力バッファ・アンプは、出力でレールtoレール電圧を発生で
きます。これによって、出力電圧範囲が0VからVDDになります。
このアンプは、GNDとの間に並列接続した1000pFコンデンサ
と2kΩの抵抗負荷を駆動できます。アンプ出力電流のソース能
力およびシンク能力を図38と図39に示します。スルーレートは
1.8V/µsで、フルスケールの1/4から3/4に変化するときのセトリ
ング時間は7µsです。
― 20 ―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
2線式シリアル・バス・プロトコルは、次のように動作します。
シリアル・インターフェース
2
AD56x5R/AD56x5には、2線式のI C互換シリアル・インター
フェースがあります（フィリップス・セミコンダクター社が提
供 し て い る 2 0 0 0 年 1 月 発 行 の 『 I 2 C バ ス 仕 様 書 』 を 参 照 ）。
AD56x5R/AD56x5をマスター・デバイスから制御するスレー
ブ・デバイスとして I 2 C バスに接続できます。代表的な書込み
シーケンスのタイミング図については、図3 を参照してくださ
い。
A D 5 6 x 5 R / A D 5 6 x 5 で は 、 標 準 （ 1 0 0 k H z ）、 フ ァ ー ス ト
（400kHz）、ハイスピード（3.4MHz）のデータ転送モードが可
能です。ハイスピード動作は特定のモデルでのみ提供していま
す。各モデルの詳細については、「オーダー・ガイド」を参照
してください。10ビットのアドレシングとゼネラル・コール・
アドレシングには対応していません。
AD56x5R/AD56x5には、それぞれ7ビットのスレーブ・アドレ
スがあります。10ピン・バージョンのデバイスのスレーブ・ア
ドレスは、上位5ビットが00011で、下位2ビットがADDRアド
レス・ピンの状態によって設定されて、A0とA1のアドレス・
ビットの状態が決まります。14ピン・バージョンのデバイスの
スレーブ・アドレスは、上位3ビットが001で、下位4ビットが
ADDR1とADDR2のアドレス・ピンによって設定されて、それ
ぞれ A0 、 A1 、 A2 、 A3 のアドレス・ビットの状態が決まりま
1. SCLがハイレベルの間にSDAラインがハイレベルからロー
レベルに変化するときにマスターがスタート条件を設定し
て、データ転送を開始します。7ビットのスレーブ・アドレ
スで構成されるアドレスバイトがこれに続きます。送信さ
れたアドレスと一致するスレーブ・アドレスは、9番目のク
ロック・パルス（アクノレッジ・ビットといいます）の間
にSDA をローレベルにすることによって応答します。この
時点では、選択されたデバイスがそのシフト・レジスタに
対するデータの書込みまたは読出しを行っている間、バス
上の他のすべてのデバイスはアイドル状態になります。
2. 9 個のクロック・パルスのシーケンス（8 個のデータ・ビッ
トとその後に続くアクノレッジ・ビット）で、データがシ
リアル・バスを介して送信されます。 SCL のローレベル期
間中にSDAラインのロジック・レベルが変化し、SCLのハ
イレベル期間中にSDA ラインが安定した状態を維持する必
要があります。
3. すべてのデータビットの読出しまたは書込みが終了した時
点で、ストップ条件が設定されます。書込みモード時には、
10番目のクロック・パルス時にマスターがSDAラインをハ
イレベルにしてストップ条件を設定します。読出しモード
では、 9 番目のクロック・パルスに対しマスターはアクノ
レッジを発行しません（すなわち、SDA ラインはハイレベ
ルのままです）。マスターは10番目のクロック・パルスの送
信前にSDAラインをローレベルに設定してから、10番目の
クロック・パルスの送信中にハイレベルに変化させること
により、ストップ条件を設定します。
す。
ADDRピンに対するハードワイヤ変更により、表7に示すよう
にこれらのデバイスを3個まで1つのバスに接続することができ
ます。
表7.
ADDRピンの設定（10ピン・パッケージ）
ADDR Pin Connection
A1
A0
VDD
0
0
NC
1
0
GND
1
1
書込み動作
ADDR1 と ADDR2 の各ピンに対するハードワイヤド変更によ
り、表8に示すようにこれらのデバイスを9個まで1つのバスに
接続することができます。
表8. ADDR1およびADDR2ピンの設定（14ピン・パッケージ）
ADDR2 Pin ADDR1 Pin
Connection Connection
A3
A2
A1
A0
VDD
VDD
0
0
0
0
VDD
NC
0
0
1
0
VDD
GND
0
0
1
1
NC
VDD
1
0
0
0
NC
NC
1
0
1
0
NC
GND
1
0
1
1
GND
VDD
1
1
0
0
GND
NC
1
1
1
0
GND
GND
1
1
1
1
REV. 0
AD56x5R/AD56x5に書込みを行う場合、まずスタート・コマ
__
ンド、次にアドレスバイト（R/W ＝0）を書き込みます。その
後、DAC がSDA をローレベルにし、データ受信の準備が完了
していることをアクノレッジします。AD5665には、DAC用の
2バイトのデータとさまざまなDAC機能を制御するコマンドバ
イトが1つ必要です。したがって、図56と図57に示すようにコ
マンドバイトの次に上位データバイトと下位データバイトの3
バイトのデータを DAC に書き込む必要があります。これらの
データバイトがAD56x5R/AD56x5によってアクノレッジされ
た後ストップ条件が発生します。
読出し動作
AD56x5R/AD56x5からデータを読み出す場合は、まずスター
__
ト・コマンド、次にアドレスバイト（R/W ＝1）を書き込みま
す。その後、DAC がSDA をローレベルにして、データ送信の
準備が完了していることをアクノレッジします。 2 バイトの
データがDAC から読み出されると、図58 と図59 に示すように
マスターによってアクノレッジされます。その後に、ストップ
条件が発生します。
― 21 ―
AD5625R/AD5645R/AD5665R, AD5625/AD5665
1
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
R/W
DB23
DB22 DB21 DB20 DB19 DB18
DB17
DB16
ACK. BY
AD56x5
START BY
MASTER
ACK. BY
AD56x5
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
(CONTINUED)
DB15 DB14
DB13 DB12
DB11 DB10
DB9
DB6
DB5
ACK. BY
AD56x5
FRAME 3
MOST SIGNIFICANT
DATA BYTE
図56.
DB7
DB8
DB4
DB3
DB2
DB1
DB0
ACK. BY
AD56x5
FRAME 4
LEAST SIGNIFICANT
DATA BYTE
STOP BY
MASTER
06341-103
SDA
(CONTINUED)
I2C書込み動作（10ピン・パッケージ）
1
9
1
9
SCL
0
SDA
0
1
A3
A2
A1
R/W
A0
DB23
DB22 DB21 DB20 DB19 DB18
DB17
DB16
ACK. BY
AD56x5
START BY
MASTER
ACK. BY
AD56x5
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
9
1
SCL
(CONTINUED)
DB15 DB14
DB13 DB12
DB11 DB10
DB9
DB6
DB5
ACK. BY
AD56x5
FRAME 3
MOST SIGNIFICANT
DATA BYTE
図57.
DB7
DB8
DB4
DB3
DB2
DB1
DB0
ACK. BY
AD56x5
FRAME 4
LEAST SIGNIFICANT
DATA BYTE
STOP BY
MASTER
06341-104
SDA
(CONTINUED)
I2C書込み動作（14ピン・パッケージ）
1
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
R/W
DB23
DB22 DB21 DB20 DB19 DB18
DB17
DB16
ACK. BY
AD56x5
START BY
MASTER
ACK. BY
MASTER
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
(CONTINUED)
DB15 DB14
DB13 DB12
DB11 DB10
FRAME 3
MOST SIGNIFICANT
DATA BYTE
図58.
DB9
DB8
ACK. BY
MASTER
DB7
DB6
DB5
DB4
DB3
DB2
FRAME 4
LEAST SIGNIFICANT
DATA BYTE
DB1
DB0
NO ACK. STOP BY
MASTER
06341-101
SDA
(CONTINUED)
I2C読出し動作（10ピン・パッケージ）
― 22 ―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
1
9
1
9
SCL
0
SDA
0
1
A3
A2
A1
R/W
A0
DB23
DB22 DB21 DB20 DB19 DB18
DB17
DB16
ACK. BY
AD56x5
START BY
MASTER
ACK. BY
MASTER
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
9
1
SCL
(CONTINUED)
DB15 DB14
DB13 DB12
DB11 DB10
DB9
DB6
DB5
DB4
ACK. BY
MASTER
FRAME 3
MOST SIGNIFICANT
DATA BYTE
図59.
DB7
DB8
DB3
DB2
DB1
DB0
NO ACK. STOP BY
MASTER
FRAME 4
LEAST SIGNIFICANT
DATA BYTE
06341-102
SDA
(CONTINUED)
I2C読出し動作（14ピン・パッケージ）
FAST MODE
HIGH-SPEED MODE
1
9
9
1
SCL
0
0
0
0
1
X
X
X
0
NO ACK.
START BY
MASTER
1
A3
A2
A1
A0
R/W
ACK. BY
AD56x5
HS-MODE
MASTER CODE
図60.
0
SR
SERIAL BUS
ADDRESS BYTE
06341-105
SDA
AD56x5RBRUZ-2/AD56x5RBRUZ-2REEL7のハイスピード・モード設定
ハイスピード・モード
入力シフト・レジスタ
モデルによっては、3.4MHzのクロック周波数で動作する高速
シリアル通信が可能です。各モデルの詳細については、「オー
ダー・ガイド」を参照してください。
マスターがバスに接続するすべてのデバイスのアドレスをマス
ター・コード00001XXXで指定し、ハイスピード・モード転送
の開始を指示すると、ハイスピード・モード通信が開始されま
す。バスに接続されているデバイスはいずれもハイスピードの
マスター・コードに対するアクノレッジができないため、コー
ドの後にはノー・アクノレッジが続きます。次いで、マスター
は繰り返しスタートを発行し、その後にデバイス・アドレスを
発行する必要があります。選択されたデバイスは、そのアドレ
スに対してアクノレッジを行います。マスターがストップ条件
を発行するまで、デバイスはすべてハイスピード・モードで動
作し続けます。ストップ条件が発行されると、各デバイスは標
準／ファースト・モードに戻ります。デバイスがハイスピー
____
ド・モードのときにCLRをアクティブにすることによっても、
標準／ファースト・モードに戻ります。
入力シフト・レジスタは、24ビット幅です。シリアル・クロッ
ク入力SCLの制御によって、データは24ビット・ワードでデバ
イスにロードされます。この動作のタイミング図を図3 に示し
ます。上位8ビットでコマンドバイトが構成されます。DB23は
予約済みであるため、デバイスの書込み動作時には必ず0 に設
定してください。複数バイト動作を選択するときは、DB22（S）
を使用します。この後ろに、デバイスの動作モードを制御する
コマンド・ビット（C2、C1、C0）が続きます。詳細について
は、表9を参照してください。最初のバイトの最後の3ビットは、
アドレス・ビット（A2、A1、A0）です。詳細については、表
10 を参照してください。残りのビットは、 16/14/12 ビットの
データワードです。データワードは、 16/14/12 ビットの入力
コードとその後に続く 2 ビット（ AD5645R ）または 4 ビット
（AD5625R/AD5625）のドント・ケア・ビットで構成されます
（図63∼65を参照）。
複数バイト動作
AD56x5R/AD56x5では、複数バイト動作が可能です。DACの
高速更新が必要で、コマンドバイトを変更しなくてもよいアプ
リケーションでは、2 バイト動作が役立ちます。コマンド・レ
ジスタのSビット（DB22）を1に設定することで、2バイト動作
モードになります（図62を参照）。標準の3バイト動作や4バイ
ト動作の場合は、コマンドバイトのSビット（DB22）を0に設
定してください（図61を参照）。
REV. 0
― 23 ―
AD5625R/AD5645R/AD5665R, AD5625/AD5665
BLOCK 2
BLOCK n
S=0
S=0
SLAVE
COMMAND MOST SIGNIFICANT LEAST SIGNIFICANT COMMAND MOST SIGNIFICANT LEAST SIGNIFICANT
ADDRESS
BYTE
DATA BYTE
DATA BYTE
BYTE
DATA BYTE
DATA BYTE
図61.
各ブロックのコマンドバイトによる複数ブロック書込み
BLOCK 2
BLOCK n
S=1
S=1
最初のコマンドバイトのみによる複数ブロック書込み（S＝1）
C1
C0
COMMAND
A2
A1
A0
D15
D14
D13
DAC ADDRESS
COMMAND BYTE
図63.
D12
D11
D10
S
RE S E RV E D
BY T E
SE L E CT IO N
C2
C1
C0
COMMAND
A2
A1
A0
D13
D12
D11
DAC ADDRESS
図64.
RE S E RV E D
BY T E
SEL E CTION
C2
C1
C0
COMMAND
A2
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D7
D6
D5
D4
D3
D2
D1
D0
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
D10
D9
D8
A1
A0
DAC ADDRESS
COMMAND BYTE
図65.
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D7
D6
D5
D4
D3
D2
D1
D0
X
X
DAC DATA
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
AD5645R入力シフト・レジスタ（14ビットDAC）
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
S
DB7
D8
AD5665R/AD5665の入力シフト・レジスタ（16ビットDAC）
COMMAND BYTE
R
DB8
D9
DAC DATA
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
R
DB9
06341-109
BYT E
SE L ECT ION
C2
D11
D10
D9
D8
D7
D6
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D5
D4
D3
D2
D1
D0
X
X
X
X
DAC DATA
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
06341-110
S
RE S E RV E D
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
06341-108
図62.
MOST SIGNIFICANT LEAST SIGNIFICANT STOP
DATA BYTE
DATA BYTE
06341-106
BLOCK 1
S=1
SLAVE
COMMAND MOST SIGNIFICANT LEAST SIGNIFICANT MOST SIGNIFICANT LEAST SIGNIFICANT
ADDRESS
BYTE
DATA BYTE
DATA BYTE
DATA BYTE
DATA BYTE
R
COMMAND MOST SIGNIFICANT LEAST SIGNIFICANT STOP
BYTE
DATA BYTE
DATA BYTE
06341-107
BLOCK 1
S=0
AD5625R/AD5625入力シフト・レジスタ（12ビットDAC）
― 24 ―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
ブロードキャスト・モード
_____
LDAC 機能
AD56x5R/AD56x5では書込みモードの場合に限り、ブロード
キャスト・アドレシングが可能です。ブロードキャスト・アド
レシングによって、複数のAD56x5R/AD56x5デバイスの同期
更新や同期パワーダウンが可能です。ブロードキャスト・アド
レシングを使用すると、AD56x5R/AD56x5はアドレス・ピン
の状態にかかわらず応答します。AD56x5R/AD56x5のブロー
ドキャスト・アドレスは、00010000です。
AD56x5R/AD56x5の各DACには、入力レジスタとDACレジス
タの2 つのバンクのレジスタで構成されるダブルバッファ・イ
ンターフェースがあります。入力レジスタは入力シフト・レジ
スタに直接接続し、有効な書込みシーケンスが終了するとデジ
タル・コードが該当する入力レジスタに転送されます。DACレ
ジスタに、抵抗ストリングで使用するデジタル・コードが格納
されます。
表9.
コマンドの定義
C2
C1
C0
Command
0
0
0
Write to input Register n
0
0
1
Update DAC Register n
0
1
0
Write to input
Register n, update all
______
(software LDAC)
0
1
1
Write to and update DAC Channel n
1
0
0
Power up/power down
1
0
1
1
1
0
Reset
______
LDAC register setup
1
1
1
Internal reference setup (on/off )
表10.
DACアドレス・コマンド
A2
A1
A0
ADDRESS (n)
0
0
0
DAC A
0
0
1
DAC B
0
1
0
DAC C
0
1
1
DAC D
1
1
1
All DACs
REV. 0
______
DAC
レジスタへのアクセスは、LDACピンによって制御します。
______
LDAC ピンがハイレベルのときに、 DAC レジスタがラッチさ
れ、入力レジスタはDACレジスタの内容を変えずに状態を変化
______
させることができます。これに対し、LDACがローレベルに設
定されると、DACレジスタを素通りして、入力レジスタの内容
がDACレジスタに転送されます。DAC出力をすべて同時に更
新しなければならない場合は、ダブルバッファ・インター
フェースが便利です。入力レジスタの1 つにデータを個別に書
き込み、その後別のDACの入力レジスタに書込みを行うときは
______
LDACをローレベルに設定することですべての出力を同時に更
新できます。
______
各デバイスには、LDACが最後にローレベルになってから入力
レジスタが更新されていないと、
DACレジスタが更新されない
______
機能も備わっています。通常は LDAC がローレベルのときに、
DAC レジスタには入力レジスタの内容がロードされます。
AD56x5R/AD56x5の場合、DACレジスタが更新されるのは、
DAC レジスタが最後に更新されてから入力レジスタに変更が
あった場合のみです。このため、不要なデジタル・クロストー
クが発生しなくなります。
______
ハードウェアLDACピンを使用すると、すべてのDACの出力を
同時に更新できます。
― 25 ―
AD5625R/AD5645R/AD5665R, AD5625/AD5665
_____
表11.
同期LDAC
新しいデータが読み出されると、
DACレジスタが更新されます。
______
LDACは常にローレベルに固定するか、またはパルスにするこ
_____
LDAC Bits
(DB3 to DB0)
とができます。
_____
非同期LDAC
_____
10ピンLFCSPデバイスのLDACレジスタ動作
モード（DACレジスタのロード）
______
出力は入力レジスタの書込みと同時に更新されません。LDAC
がローレベルになったときに、DACレジスタが入力レジスタの
内容で更新されます。
______
______
LDACレジスタにより、きわめて柔軟にハードウェア
LDACピ
______
ンを制御できます（ハードウェア
LDACピンがない10ピン・デ
______
バイスの場合はソフトウェアLDACで制御。表
______ 11を参照）。こ
のレジスタを使用して、ハードウェアLDACピンを実行すると
きにチャンネルを同時に更新する組み合わせを選択することが
______
できます。DACチャンネルに対しLDAC
レジスタのビットを0
______
に設定すると、このチャンネル更新がLDACピンによって制御
されます。このビットを1 に設定すると、このチャンネルは同
______
期更新されます。すなわち、 LDAC ピンの状態にかかわらず、
新しいデータが読み出されると
______ DACレジスタが更新されます。
この場合、デバイスは______
LDACピンがローレベルに設定されてい
るものとみなします。LDACレジスタの動作モードについては、
表12を参照してください。選択したチャンネルを同時に更新し、
_____
LDAC Mode of Operation
0
Normal operation (default), DAC register
update is controlled by write command.
1
The DAC registers are updated after new
data is read in.
表12.
_____
14ピンTSSOPデバイスのLDACレジスタ動作
モード（DACレジスタのロード）
_____
LDAC Bits
(DB3 to DB0)
_____
LDAC Pin
0
1/0
1
x = don’t
care
_____
LDAC Operation
_____
Determined by LDAC pin.
The DAC registers are
updated after new data is
read in.
残りのチャンネルも同期して更新する必要のあるアプリケー
ションで、このような高い柔軟性が役立ちます。
コマンド 110 を使用して DAC に書込みを行うと、 4 ビットの
______
LDACレジスタ［DB3:DB0］にデータがロードされます。各
______
チャンネルのデフォルト値は0 であり、LDAC
ピンは通常の動
______
作をします。このビットを1 に設定すると、LDAC
______ピンの状態
にかかわらずDACレジスタが更新されます。LDACレジスタ・
S
C2
C1
C0
A2
A1
A0
0
X
1
1
0
A2
A1
A0
DO N’T
CA RE
COMMAND
DB15 DB14 DB13 DB12 DB11 DB10
X
X
DAC ADDRESS
(DON’T CARE)
X
X
X
X
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
X
X
X
X
X
X
DAC D
DAC C
DAC B
DAC A
DON’T CARE
図66.
_____
LDACセットアップ・コマンド
― 26 ―
DON’T CARE
DAC SELECT
(0 = LDAC PIN ENABLED)
06341-115
R
RE SE RV E D
セットアップ・コマンド実行時の入力シフト・レジスタの内容
については、図66を参照してください。
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
表13.
パワーダウン・モード
コマンド 100 がパワーダウン用に用意されています。パワー
アップ／パワーダウン・モードは、ビットDB5とビットDB4を
セットして設定します。これによって、表 13 に示すように
DAC アンプの出力状態が決まります。ビット DB3 ∼ DB0 は、
パワーアップ／パワーダウン・コマンドの対象となるDACを指
定します。これらのビットのいずれかを1に設定すると、DB5
とDB4によって指定されたパワーアップ／パワーダウン状態が
該当するDACに適用されます。ビットが0の場合は、DACの状
態が変化しません。図68に、パワーアップ／パワーダウン・コ
マンドに対応する入力シフト・レジスタの内容を示します。
AD56x5R/AD56x5の動作モード
DB5 DB4
Operating Mode
0
Normal operation
0
Power-down modes
0
1
1 kΩ pull-down resistor to GND
1
0
100 kΩ pull-down resistor to GND
1
1
Three-state, high impedance
RESISTOR
STRING DAC
けでなく、出力段が内部的にアンプの出力から切り離されて既
知の値をもつ抵抗ネットワークに接続されます。これには、パ
ワーダウン・モード中のデバイスの出力インピーダンスが既知
になるという利点があります。図66に示すように、1kΩまたは
100kΩ の抵抗を介して出力を内部でGND に接続するか、オー
プン回路（スリーステート）にしておくことができます。
図67.
C2
C1
C0
A2
A1
A0
0
X
1
0
0
A2
A1
A0
RE SE RV E D
DO N’T
CA RE
COMMAND
DAC ADDRESS
(DON’T CARE)
X
X
X
DON’T CARE
図68.
REV. 0
X
パワーダウン時の出力段
パワーダウン・モードを起動すると、バイアス・ジェネレータ、
出力アンプ、抵抗ストリング、その他の関連するリニア回路が
シャットダウンします。ただし、パワーダウン中にDACレジス
タの内容が変わることはありません。パワーダウン・モードか
らの復帰時間は、 V DD ＝ 5V でも V DD ＝ 3V でも 4 µ s （ typ 値）で
す。
DB15 DB14 DB13 DB12 DB11 DB10
X
RESISTOR
NETWORK
X
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
X
X
X
X
PD1
PD0
DAC D
DAC C
DAC B
DAC A
DON’T CARE
パワーアップ／パワーダウン・コマンド
― 27 ―
POWERDOWN MODE
DAC SELECT
(1 = DAC SELECTED)
06341-116
S
V OUT
POWER-DOWN
CIRCUITRY
14ピンTSSOPモデルでは、3.6∼5.5VのVDDの動作時にパワー
ダウン機能を使用できます。10ピンLFCSPモデルでは、2.7∼
5.5VのVDDの動作時にパワーダウン機能を使用できます。
R
AMPLIFIER
06341-038
DB5 と DB4 のビットを 0 に設定すると、デバイスは 5V 電源で
1mAという通常の消費電力で通常の動作を行います。ただし、
3つのパワーダウン・モードでは、消費電流が5V電源で480nA
（3V電源時で200nA）まで減少します。電源電流が低くなるだ
AD5625R/AD5645R/AD5665R, AD5625/AD5665
表14. AD56x5R/AD56x5のソフトウェア・リセット・モード
パワーオン・リセットとソフトウェア・
リセット
AD56x5R/AD56x5には、パワーアップ時に出力電圧を制御す
るパワーオン・リセット回路が内蔵されています。 10 ピン・
バージョンのデバイスは、パワーアップ時にDAC出力が0Vに
リセットされます。14ピン・バージョンには、出力電圧を選択
できるパワーオン・リセット（POR）ピンが備わっています。
PORピンをGNDに接続すると、パワーアップ時に
AD56x5R/AD56x5の出力が0Vにリセットされます。PORピン
をV DD に接続すると、パワーアップ時にAD56x5R/AD56x5 の
出力がミッドスケールにリセットされます。DACに対する有効
Internal reference setup register
内部リファレンス電圧のセットアップ
（Rバージョン）
内部リファレンス電圧は、デフォルトでパワーアップ時にオフ
になります。リファレンス電圧セットアップ・コマンド（111）
を送信し、入力シフト・レジスタのDB0をセットすることで、
オンに設定できます。表15に、この動作モードに対応するビッ
トの状態を示します。
DB0
A1
A0
X
X
X
RE SE RV E D
DO N’T
CA RE
X
X
X
X
X
X
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
X
X
X
X
X
X
X
X
X
RST
DON’T CARE
R
S
C2
C1
C0
A2
A1
A0
0
X
1
1
1
X
X
X
RE SE RV E D
DO N’T
CA RE
図69.
COMMAND
Internal reference on
DB15 DB14 DB13 DB12 DB11 DB10
DAC ADDRESS
(DON’T CARE)
COMMAND
Internal reference off (default)
1
DON’T CARE
リセット・コマンド
DB15 DB14 DB13 DB12 DB11 DB10
X
DAC ADDRESS
(DON’T CARE)
X
X
X
X
X
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
X
X
X
X
X
X
X
X
X
REF
DON’T CARE
図70.
DON’T CARE
06341-114
A2
1
0
RE S E T
MO DE
C0
0
Action
REFE RENCE
MO DE
C1
1
リファレンス電圧セットアップ・コマンド
06341-113
表15.
表14に、デバイスのソフトウェア・リセット動作モードを設定
するビットの状態を示します。図 69 には、ソフトウェア・リ
セット動作モード時の入力シフト・レジスタの内容を示しま
す。
C2
DAC register
Power-down register
ほかに、ソフトウェア・リセット機能も用意されています。コ
マンド101がソフトウェア・リセット・コマンドです。このソ
フトウェア・リセット・コマンドには、入力シフト・レジスタ
のビット DB0 を設定することでソフトウェアから選択できる
2つのリセット・モードが含まれています。
X
DAC register
Input shift register
______
LDAC register
ントは、すべて無視されます。
S
0
1 (Power-On Reset)
______
____
パワーオン・リセット時にLDACまたはCLR上で発生するイベ
0
Registers Reset to Zero
Input shift register
な書込みシーケンスが実行されるまで、出力はパワーアップ時
のレベルを維持します。パワーアップの過程でDAC出力の状態
を把握しておかなければならないアプリケーションでは、この
機能が役立ちます。
X
DB0
リファレンス電圧セットアップ・コマンド
― 28 ―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
アプリケーション情報
R2 = 10kΩ
AD56x5R/AD56x5の電源としてリファレン
ス電圧を使用する方法
+5V
R1 = 10kΩ
AD820/
OP295
10µF
REF195
5V
V DD
SCL
SDA
AD5625R/
AD5645R/
AD5665R/
AD5625/
AD5665
V OUT = 0V TO 5V
GND
図71.
06341-043
2-WIRE
SERIAL
INTERFACE
AD56x5R/AD56x5の電源としてREF195を
使用する回路
AD56x5R/AD56x5を使用するバイポーラ動
作
AD56x5R/AD56x5は単電源の動作に設計されていますが、図
72の回路を使用してバイポーラ出力電圧範囲にすることも可能
です。この回路では、出力電圧範囲が±5Vとなります。出力ア
ンプにAD820またはOP295を使用すると、アンプ出力のレール
toレール動作が可能になります。
任意の入力コードに対応する出力電圧は、次式で計算できま
す。
VO＝ VDD×
D
R1＋R2
R2
×
−VDD×
65,536
R1
R1
ここで、Dは10進数値（0∼65535）で表した入力コードです。
VDD＝5V、R1＝R2＝10kΩのときは、次のようになります。
VO＝
–5V
SDA
AD56x5R/AD56x5を使用したバイポーラ動作
電源のバイパスとグラウンディング
精度が重視される回路では、ボード上の電源とグラウンド・リ
ターンのレイアウトに注意してください。AD56x5R/AD56x5
を実装するプリント回路ボードは、アナログ部とデジタル部を
分離し、ボード内でそれぞれをまとめて配置するようにデザイ
ンしてください。複数のデバイスが AGND と DGND 間の接続
を必要とするシステムでAD56x5R/AD56x5を使用する場合は、
必ず1 ヵ所のみでこの接続を行ってください。グラウンド・ポ
イントはAD56x5R/AD56x5のできるかぎり近くに配置してく
ださい。
AD56x5R/AD56x5の電源は、10µFと0.1µFのコンデンサを使用
してバイパスします。コンデンサはデバイスのできるだけ近く
に配置し、0.1 µF のコンデンサは理想的にはデバイスの真上に
配置してください。10µFのコンデンサはタンタルのビード型を
使います。0.1 µF のコンデンサは、セラミックの等価直列抵抗
（ESR）が小さく、かつ等価直列インダクタンス（ESI）が小さ
いものを使うことが重要です。この0.1 µF のコンデンサは、内
部ロジックのスイッチングによる過渡電流によって発生する高
周波に対して、グラウンドへの低インピーダンス・パスを提供
します。
電源ラインはできるだけ太いパターンにしてインピーダンスを
小さくし、電源ライン上のグリッチによる影響を減少させます。
クロックとその他の高速スイッチング・デジタル信号は、デジ
タル・グラウンドを用いてボード上の他の部分からシールドし
ます。デジタル信号とアナログ信号は、できるだけ交差しない
ようにしてください。ボードの反対側のパターンは、互いに直
角になるように配置し、ボードを通過するフィードスルーの影
響を削減します。最適なボード・レイアウト技術は、ボードの
部品側をグラウンド・プレーン専用として使い、信号パターン
をハンダ面に配置するマイクロストリップ技術ですが、 2 層
ボードでは必ずしも使用できるとは限りません。
10×D
−5 V
65,536
出力電圧範囲は± 5V となり、 0x0000 が− 5V 出力、 0xFFFF
が＋5V出力に相当します。
REV. 0
V OUT
AD5625R/
AD5645R/
AD5665R/
AD5625/
AD5665
2-WIRE
SERIAL
INTERFACE
図72.
15V
0.1µF
GND SCL
1 mA＋（5 V/5 kΩ）＝2 mA
通常、REF195の負荷レギュレーションは2ppm/mAであるため、
REF195から2mAの電流を供給すると4ppm（20µV）の誤差が
生じます。これは、0.263LSBの誤差に相当します。
V DD
+5V
VO
±5V
06341-044
AD56x5R/AD56x5 に必要な電源電流は非常に低いため、リ
ファレンス電圧を使用してデバイスに必要な電圧を供給するこ
とができます（図71を参照）。電源ノイズが大きい場合、ある
いはシステムの電源電圧が5Vまたは3V以外の電圧値（たとえ
ば15V）の場合は、この方法が特に便利です。リファレンス電
圧は、AD56x5R/AD56x5に定常の電源電圧を出力します。低
ドロップアウト電圧のREF195を使用する場合は、DACの出力
に負荷を接続していない状態でAD56x5R/AD56x5に450µAの
電流を供給する必要があります。DAC出力に負荷がある場合も、
REF195が負荷に電流を供給する必要があります。必要な電流
の合計値（DAC出力に5kΩの負荷を接続している場合）は、次
式のようになります。
― 29 ―
AD5625R/AD5645R/AD5665R, AD5625/AD5665
外形寸法
INDEX
AREA
PIN 1
INDICATOR
3.00
BSC SQ
10
1.50
BCS SQ
1
0.50
BSC
(BOTTOM VIEW)
6
0.80 MAX
0.55 TYP
0.80
0.75
0.70
図69.
5
0.50
0.40
0.30
1.74
1.64
1.49
0.05 MAX
0.02 NOM
SIDE VIEW
SEATING
PLANE
2.48
2.38
2.23
EXPOSED
PAD
TOP VIEW
0.30
0.23
0.18
0.20 REF
10ピン・リードフレーム・チップスケール・パッケージ［LFCSP_WD］
3mm×3mmボディ、超薄型、デュアル・リード
（CP-10-9）
単位寸法：mm
5.10
5.00
4.90
14
8
4.50
4.40
4.30
6.40
BSC
1
7
PIN 1
1.05
1.00
0.80
0.65
BSC
1.20
MAX
0.15
0.05
0.30
0.19
SEATING
PLANE
0.20
0.09
8°
0°
COPLANARITY
0.10
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB-1
図70.
14ピン薄型シュリンク・スモール・アウトライン・パッケージ［TSSOP］
（RU-14）
単位寸法：mm
― 30 ―
REV. 0
AD5625R/AD5645R/AD5665R, AD5625/AD5665
Model
AD5625BCPZ-R2
1
Accuracy
On-Chip
Reference
Maximum
I2C Speed
Package
Description
Package
Option
Branding
–40°C to +105°C
±1 LSB INL
None
400 kHz
10-Lead LFCSP_WD
CP-10 -9
D8V
AD5625BCPZ-REEL71
–40°C to +105°C
±1 LSB INL
None
400 kHz
10-Lead LFCSP_WD
CP-10-9
D8V
AD5625BRUZ1
–40°C to +105°C
±1 LSB INL
None
400 kHz
14-Lead TSSOP
RU-14
AD5625BRUZ-REEL71
–40°C to +105°C
±1 LSB INL
None
400 kHz
14-Lead TSSOP
RU-14
AD5625RBCPZ-R21
–40°C to +105°C
±1 LSB INL
1.25 V
400 kHz
10-Lead LFCSP_WD
CP-10-9
D8S
AD5625RBCPZ-REEL71
–40°C to +105°C
±1 LSB INL
1.25 V
400 kHz
10-Lead LFCSP_WD
CP-10-9
D8S
AD5625RBRUZ-11
–40°C to +105°C
±1 LSB INL
2.5 V
400 kHz
14-Lead TSSOP
RU-14
AD5625RBRUZ-1REEL71 –40°C to +105°C
±1 LSB INL
2.5 V
400 kHz
14-Lead TSSOP
RU-14
–40°C to +105°C
±1 LSB INL
2.5 V
3.4 MHz
14-Lead TSSOP
RU-14
AD5625RBRUZ-2REEL71 –40°C to +105°C
±1 LSB INL
2.5 V
3.4 MHz
14-Lead TSSOP
RU-14
1
AD5625RBRUZ-2
1
AD5645RBCPZ-R2
–40°C to +105°C
±4 LSB INL
1.25 V
400 kHz
10-Lead LFCSP_WD
RU-14
D89
AD5645RBCPZ-REEL71
–40°C to +105°C
±4 LSB INL
1.25 V
400 kHz
10-Lead LFCSP_WD
RU-14
D89
AD5645RBRUZ1
–40°C to +105°C
±4 LSB INL
2.5 V
400 kHz
14-Lead TSSOP
RU-14
AD5645RBRUZ-REEL71
–40°C to +105°C
±4 LSB INL
2.5 V
400 kHz
14-Lead TSSOP
RU-14
AD5665BCPZ-R21
–40°C to +105°C
±16 LSB INL
None
400 kHz
10-Lead LFCSP_WD
CP-10-9
D6U
D6U
AD5665BCPZ-REEL7
1
–40°C to +105°C
±16 LSB INL
None
400 kHz
10-Lead LFCSP_WD
CP-10-9
AD5665BRUZ1
–40°C to +105°C
±16 LSB INL
None
400 kHz
14-Lead TSSOP
RU-14
AD5665BRUZ-REEL71
–40°C to +105°C
±16 LSB INL
None
400 kHz
14-Lead TSSOP
RU-14
AD5665RBCPZ-R21
–40°C to +105°C
±16 LSB INL
1.25 V
400 kHz
10-Lead LFCSP_WD
CP-10-9
DA2
AD5665RBCPZ-REEL71
–40°C to +105°C
±16 LSB INL
1.25 V
400 kHz
10-Lead LFCSP_WD
CP-10-9
DA2
1
AD5665RBRUZ-1
1
Temperature
Range
–40°C to +105°C
±16 LSB INL
2.5 V
400 kHz
14-Lead TSSOP
RU-14
AD5665RBRUZ-1REEL71 –40°C to +105°C
±16 LSB INL
2.5 V
400 kHz
14-Lead TSSOP
RU-14
AD5665RBRUZ-21
–40°C to +105°C
±16 LSB INL
2.5 V
3.4 MHz
14-Lead TSSOP
RU-14
AD5665RBRUZ-2REEL71 –40°C to +105°C
±16 LSB INL
2.5 V
3.4 MHz
14-Lead TSSOP
RU-14
EVAL-AD5665REBZ11
Evaluation Board
EVAL-AD5665REBZ21
Evaluation Board
Z＝RoHS適合製品
アナログ・デバイセズ社またはその二次ライセンスを受けた関連会社からライセンスの対象となるI2Cコンポーネントを購入した場合、購入者にはこれらのコンポーネントをI2Cシ
ステムで使用するフィリップス社のI2Cの特許権に基づくライセンスが許諾されます。ただし、フィリップス社が規定するI2C規格仕様に準拠したシステムが必要です。
REV. 0
― 31 ―
D06341-0-3/07(0)-J
オーダー・ガイド