日本語版

5 ppm/°Cリファレンス電圧とSPI内蔵の
12/14/16ビット8チャンネル電圧出力denseDAC
AD5628/AD5648/AD5668
機能ブロック図
低消費電力、小型フットプリント、ピン・コンパチブルの 8 チャ
ンネル DAC
AD5668: 16 ビット
AD5648: 14 ビット
AD5628: 12 ビット
14 ピン/16 ピン TSSOP または 16 ピン LFCSP パッケージを採用
1.25/2.5 V、5 ppm/°C のリファレンス電圧を内蔵
パワーダウン: 5 V で 400 nA、3 V で 200 nA まで
電源電圧: 2.7 V～5.5 V
単調性をデザインにより保証
パワーオン・リセットでゼロスケールまたはミッドスケールに設
定
3 種類のパワーダウン機能
LDACおよびLDACのハードウェア優先機能
プログラマブルなコードに対するCLR機能
レール to レール動作
VREFIN/VREFOUT
VDD
AD5628/AD5648/AD5668
LDAC
INPUT
REGISTER
INPUT
REGISTER
INPUT
REGISTER
SCLK
INTERFACE
LOGIC
SYNC
DIN
1.25V/2.5V
REF
DAC
REGISTER
DAC
REGISTER
DAC
REGISTER
STRING
DAC B
STRING
DAC C
INPUT
REGISTER
DAC
REGISTER
STRING
DAC D
INPUT
REGISTER
DAC
REGISTER
STRING
DAC E
INPUT
REGISTER
DAC
REGISTER
STRING
DAC F
INPUT
REGISTER
DAC
REGISTER
STRING
DAC G
INPUT
REGISTER
DAC
REGISTER
STRING
DAC H
BUFFER
VOUTA
BUFFER
VOUTB
BUFFER
VOUTC
BUFFER
VOUTD
BUFFER
VOUTE
BUFFER
VOUTF
BUFFER
VOUTG
BUFFER
VOUTH
POWER-DOWN
LOGIC
POWER-ON
RESET
GND
LDAC1 CLR1
1RU-16
STRING
DAC A
PACKAGE ONLY
アプリケーション
05302-001
特長
図1.
プロセス制御
データ･アクイジション･システム
携帯型バッテリ駆動の計装機器
ゲインとオフセットのデジタル調整
プログラマブルな電圧源と電流源
プログラマブルな減衰器
概要
AD5628/AD5648/AD5668 デバイスは、8 チャンネル低消費電力
12/14/16 ビットのバッファ付き電圧出力 DAC です。すべてのデバ
イスは 2.7 V～5.5 V の単電源で動作 し、デザインにより単調性が保
証されています。AD5668/AD5628 は 4 mm × 4 mm LFCSP パッケー
ジまたは 16 ピン TSSOP パッケージを、AD5648 は 14 ピンまたは
16 ピン の TSSOP パッケージを、それぞれ採用しています。
AD5628/AD5648/AD5668 には、内部ゲイン = 2 のリファレンス電
圧も内蔵されています。AD5628-1/AD5648-1/AD5668-1 は 1.25 V、
5 ppm/°C のリファレンス電圧を内蔵しフルスケール出力は 2.5 V で
あり、AD5628-2/AD5648-2/AD5668-2/AD5668-3 は 2.5 V、5 ppm/°C
のリファレンス電圧を内蔵しフルスケール出力は 5 V です。内蔵
リファレンス電圧はパワーアップ時にオフであるため、外付けリ
ファレンス電圧を使用することができます。内蔵リファレンス電
圧は、ソフトウェア書込みによりイネーブルされます。
これらのデバイスはパワーオン・リセット回路を内蔵しているため、
DAC 出 力 は 0 V (AD5628-1/AD5648-1/AD5668-1 、 AD56282/AD5648-2/AD5668-2)で、またはミッドスケール (AD5668-3)でパ
ワーアップし、有効な書込みがあるまでこのレベルでパワーアッ
プを維持します。これらのデバイスはデバイス消費電流を 5 V で
400 nA へ削減するパワーダウン機能を内蔵しているため、任意ま
たはすべての DAC チャンネルに対して、パワーダウン・モード
Rev. E
中の出力負荷をソフトウェアから選択することができます。 すべ
ての DAC 出力は、LDAC機能を使い同時に更新することができ、
同時更新する DAC チャンネルを選択することができます。また、
ユーザー設定可能なコード(ゼロスケール、ミッドスケール、また
はフルスケール)へすべての DAC を更新する非同期のCLRも装備し
ています。
AD5628/AD5648/AD5668 は、最大 50 MHz のクロック・レートで
動作し、かつ SPI®、QSPITM、MICROWIRETM、DSP インターフェ
ースの各規格と互換性を持つ多機能の 3 線式シリアル・インター
フェースを内蔵しています。内蔵高精度出力アンプにより、レー
ル to レール出力振幅が可能になっています。
製品のハイライト
1.
2.
3.
4.
5.
12/14/16 ビットの 8 チャンネル DAC。
1.25 V/2.5 V、5 ppm/°C リファレンス電圧を内蔵。
14 ピン/16 ピン TSSOP または 16 ピン LFCSP パッケージを採
用。
0 V またはミッドスケールへのパワーオン・リセット。
パワーダウン機能を内蔵。パワーダウン時の DAC 消費電流
(typ): 3 V で 200 nA、5 V で 400 nA。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
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は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
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電話 06（6350）6868
本
AD5628/AD5648/AD5668
目次
特長......................................................................................................1
抵抗ストリング ............................................................................20
アプリケーション ..............................................................................1
内蔵リファレンス電圧 ................................................................20
機能ブロック図 ..................................................................................1
出力アンプ ....................................................................................21
概要......................................................................................................1
シリアル・インターフェース.....................................................21
製品のハイライト ..............................................................................1
入力シフトレジスタ ....................................................................22
改訂履歴..............................................................................................2
仕様......................................................................................................3
SYNC 割込み.................................................................................22
内蔵リファレンス・レジスタ.....................................................23
AC特性 ............................................................................................6
タイミング特性 ..............................................................................7
絶対最大定格 ......................................................................................8
ESDの注意 ......................................................................................8
ピン配置およびピン機能説明 ..........................................................9
パワーオン・リセット ................................................................23
パワーダウン・モード ................................................................23
クリア・コード・レジスタ.........................................................23
LDAC 機能 ....................................................................................25
電源のバイパスとグラウンド接続.............................................25
代表的な性能特性 ............................................................................10
用語....................................................................................................18
外形寸法 ............................................................................................26
動作原理............................................................................................20
オーダー・ガイド ........................................................................28
D/Aセクション .............................................................................20
改訂履歴
1/11—Rev. D to Rev. E
Changes to AD5628 Relative Accuracy, Zero-Code Error, Offset Error,
and Reference TC Parameters, Table 1.................................................3
Changes to AD5628 Relative Accuracy, Zero-Code Error, Offset Error,
and Reference TC Parameters, Table 2.................................................5
Changes to Output Voltage Settling Time, Table 3 ..............................6
Added Figure 53; Renumbered Sequentially ......................................17
Change to Output Amplifier Section ..................................................21
Changes to Ordering Guide ................................................................28
9/10—Rev. C to Rev. D
Change to Title .....................................................................................1
Added 16-Lead LFCSP Throughout....................................... Universal
Changes to Table 1 ...............................................................................3
Changes to Table 2 ...............................................................................5
Changes to Table 3 ...............................................................................6
Changes to Table 4 ...............................................................................7
Deleted SnPb from Table 5...................................................................8
Added Figure 5; Renumbered Sequentially ..........................................9
Changes to Table 6 ...............................................................................9
Replaced Typical Performance Characteristics Section......................10
Changes to Power-On Reset Section ..................................................23
Updated Outline Dimensions..............................................................26
Changes to Ordering Guide ................................................................28
Rev. E
1/10—Rev. B to Rev. C
Changes to Figure 3 ............................................................................10
Changes to Ordering Guide ................................................................28
2/09—Rev. A to Rev. B
Changes to Reference Current Parameter, Table 1 ...............................3
Changes to IDD (Normal Mode) Parameter, Table 1..............................4
Changes to Reference Current Parameter, Table 2 ...............................5
Changes to IDD (Normal Mode) Parameter, Table 2..............................6
11/05—Rev. 0 to Rev. A
Change to Specifications ......................................................................3
10/05—Revision 0: Initial Version
－ 2/28 －
AD5628/AD5648/AD5668
仕様
VDD = 4.5 V～5.5 V、RL = 2 kΩ (GND へ接続)、CL = 200 pF (GND へ接続)、VREFIN = VDD。特に指定のない限り、すべての仕様は TMIN～TMAX
で規定。
表1.
Parameter
STATIC PERFORMANCE 2
AD5628
Resolution
Relative Accuracy
Differential Nonlinearity
Min
A Grade 1
Typ
Max
12
12
±1
±0.25
Bits
LSB
LSB
±2
±4
±0.5
Bits
LSB
LSB
±32
±1
±8
±16
±1
Bits
LSB
LSB
19
6
±2
−0.2
19
±4
±0.25
±2
±8
±0.5
±8
Zero-Code Error
Zero-Code Error Drift
Full-Scale Error
6
±2
−0.2
Gain Error
Gain Temperature Coefficient
Offset Error
DC Power Supply Rejection Ratio
DC Crosstalk
(External Reference)
±2.5
±6
–80
10
AD5668
Resolution
Relative Accuracy
Differential Nonlinearity
14
OUTPUT CHARACTERISTICS 3
Output Voltage Range
Capacitive Load Stability
REFERENCE OUTPUT
Output Voltage
AD56x8-2, AD56x8-3
Reference TC3
Rev. E
−1
±1
±2.5
±6
–80
10
±19
±19
% FSR
ppm
mV
dB
µV
5
10
25
µV/mA
µV
µV
10
10
µV/mA
VDD
0
VDD
2
10
0.5
30
4
40
0
2
10
0.5
30
4
55
VDD
40
0
14.6
2.495
5
15
7.5
2.505
10
2.495
5
5
7.5
2
－ 3/28 －
V
nF
nF
Ω
mA
µs
Conditions/Comments
See Figure 8
Guaranteed monotonic by design
(see Figure 11)
See Figure 7
Guaranteed monotonic by design
(see Figure 10)
See Figure 6
Guaranteed monotonic by design
(see Figure 9)
All 0s loaded to DAC register (see Figure 25)
All 1s loaded to DAC register
(see Figure 26)
Of FSR/°C
VDD ± 10%
Due to full-scale output change,
RL = 2 kΩ to GND or VDD
Due to load current change
Due to powering down (per channel)
Due to full-scale output change,
RL = 2 kΩ to GND or VDD
Due to load current change
RL = ∞
RL = 2 kΩ
VDD = 5 V
Coming out of power-down mode, VDD = 5 V
55
VDD
µA
V
kΩ
VREF = VDD = 5.5 V (per DAC channel)
2.505
10
10
V
ppm/°C
ppm/°C
kΩ
At ambient
TSSOP
LFCSP
±3
0.8
µA
V
V
All digital inputs
VDD = 5 V
VDD = 5 V
14.6
±3
0.8
2
−1
mV
µV/°C
% FSR
5
10
25
0
Reference Output Impedance
LOGIC INPUTS3
Input Current
Input Low Voltage, VINL
Input High Voltage, VINH
16
±1
DC Output Impedance
Short-Circuit Current
Power-Up Time
REFERENCE INPUTS
Reference Current
Reference Input Range
Reference Input Impedance
14
16
DC Crosstalk
(Internal Reference)
Unit
±0.5
±0.5
AD5648
Resolution
Relative Accuracy
Differential Nonlinearity
Min
B Grade1
Typ
Max
AD5628/AD5648/AD5668
Parameter
Min
Pin Capacitance
POWER REQUIREMENTS
VDD
IDD (Normal Mode) 4
VDD = 4.5 V to 5.5 V
VDD = 4.5 V to 5.5 V
IDD (All Power-Down Modes) 5
VDD = 4.5 V to 5.5 V
A Grade 1
Typ
Max
Min
3
4.5
B Grade1
Typ
Max
3
5.5
4.5
Unit
Conditions/Comments
pF
5.5
V
1.0
1.8
1.5
2.25
1.0
1.7
1.5
2.25
mA
mA
All digital inputs at 0 or VDD,
DAC active, excludes load current
VIH = VDD and VIL = GND
Internal reference off
Internal reference on
0.4
1
0.4
1
µA
VIH = VDD and VIL = GND
1
温度範囲 (typ)は、25°C で-40°C～+105°C です。
直線性はコード範囲を縮小して計算(AD5628 ではコード 32 ～コード 4064、AD5648 ではコード 128～コード 16,256、AD5668 ではコード 512 ～コード 65,024)。 出力
は無負荷。
3
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
4
インターフェースは非アクティブ状態。 すべての DAC はアクティブ状態。 DAC 出力は無負荷。
5
8 個の DAC がすへてパワーダウンします。
2
Rev. E
－ 4/28 －
AD5628/AD5648/AD5668
VDD = 2.7 V～3.6 V、RL = 2 kΩ (GND へ接続)、CL = 200 pF (GND へ接続)、VREFIN = VDD。特に指定のない限り、すべての仕様は TMIN～TMAX
で規定。
表2.
Parameter
Min
STATIC PERFORMANCE 2
AD5628
Resolution
Relative Accuracy
Differential Nonlinearity
12
AD5648
Resolution
Relative Accuracy
Differential Nonlinearity
AD5668
Resolution
Relative Accuracy
Differential Nonlinearity
REFERENCE OUTPUT
Output Voltage
AD5628/AD5648/AD5668-1
Reference TC3
±2
±4
±0.5
Bits
LSB
LSB
±32
±1
±8
±16
±1
Bits
LSB
LSB
19
6
±2
−0.2
19
±8
6
±2
−0.2
14
16
−1
±1
±2.5
±6
–80
±19
−1
±1
±19
10
µV
5
10
25
5
10
25
µV/mA
µV
µV
10
10
µV/mA
VDD
0
40
0
55
VDD
40
0
14.6
1.247
5
15
7.5
VDD
2
10
0.5
30
4
14.6
1.253
15
1.247
5
5
7.5
±3
0.8
2
55
VDD
µA
See Figure 8
Guaranteed monotonic by design
(see Figure 11)
See Figure 7
Guaranteed monotonic by design
(see Figure 10)
See Figure 6
Guaranteed monotonic by design
(see Figure 9)
All 0s loaded to DAC register (see Figure 25)
All 1s loaded to DAC register (see Figure 26)
Of FSR/°C
VDD ± 10%
Due to full-scale output change,
RL = 2 kΩ to GND or VDD
Due to load current change
Due to powering down (per channel)
Due to full-scale output change,
RL = 2 kΩ to GND or VDD
Due to load current change
RL = ∞
RL = 2 kΩ
VDD = 3 V
Coming out of power-down mode, VDD = 3 V
VREF = VDD = 5.5 V (per DAC channel)
1.253
15
15
V
ppm/°C
ppm/°C
kΩ
At ambient
TSSOP
LFCSP
±3
0.8
µA
V
V
pF
All digital inputs
VDD = 3 V
VDD = 3 V
2
3
V
nF
nF
Ω
mA
µs
Conditions/Comments
kΩ
3
POWER REQUIREMENTS
Rev. E
mV
µV/°C
% FSR
% FSR
ppm
mV
dB
10
2
10
0.5
30
4
Reference Output Impedance
LOGIC INPUTS3
Input Current
Input Low Voltage, VINL
Input High Voltage, VINH
Pin Capacitance
Bits
LSB
LSB
±8
±0.5
0
DC Output Impedance
Short-Circuit Current
Power-Up Time
REFERENCE INPUTS
Reference Current
Reference Input Range
Reference Input Impedance
±1
±0.25
±2
±2.5
±6
–80
Unit
±0.5
±4
±0.25
16
DC Crosstalk 3
(Internal Reference)
Min
B Grade1
Typ
Max
12
±0.5
14
Zero-Code Error
Zero-Code Error Drift
Full-Scale Error
Gain Error
Gain Temperature Coefficient
Offset Error
DC Power Supply Rejection
Ratio3
DC Crosstalk 3
(External Reference)
OUTPUT CHARACTERISTICS 3
Output Voltage Range
Capacitive Load Stability
A Grade 1
Typ
Max
－ 5/28 －
AD5628/AD5648/AD5668
Parameter
Min
VDD
2.7
IDD (Normal Mode) 4
VDD = 2.7 V to 3.6 V
VDD = 2.7 V to 3.6 V
IDD (All Power-Down Modes) 5
VDD = 2.7 V to 3.6 V
A Grade 1
Typ
Max
Min
3.6
B Grade1
Typ
Max
2.7
Unit
Conditions/Comments
3.6
V
1.0
1.8
1.5
2.25
1.0
1.7
1.5
2.25
mA
mA
All digital inputs at 0 or VDD,
DAC active, excludes load current
VIH = VDD and VIL = GND
Internal reference off
Internal reference on
0.2
1
0.2
1
µA
VIH = VDD and VIL = GND
1
温度範囲 (typ)は、25°C で-40°C～+105°C です。
直線性はコード範囲を縮小して計算(AD5628 ではコード 32 ～コード 4064、AD5648 ではコード 128～コード 16256、AD5668 ではコード 512 ～コード 65024)。 出力は
無負荷。
3
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
4
インターフェースは非アクティブ状態。 すべての DAC はアクティブ状態。 DAC 出力は無負荷。
5
8 個の DAC がすべてパワーダウンします。
2
AC特性
VDD = 2.7 V～5.5 V、RL = 2 kΩ (GND へ接続)、CL = 200 pF (GND へ接続)、VREFIN = VDD。特に指定のない限り、すべての仕様は TMIN～TMAX
で規定。
表3.
Parameter 1, 2
Output Voltage Settling Time
Slew Rate
Digital-to-Analog Glitch Impulse
Digital Feedthrough
Digital Crosstalk
Analog Crosstalk
DAC-to-DAC Crosstalk
Multiplying Bandwidth
Total Harmonic Distortion
Output Noise Spectral Density
Output Noise
1
2
3
Min
Typ
Max
Unit
Conditions/Comments 3
2.5
1.2
4
7
µs
V/µs
nV-s
¼ to ¾ scale settling to ±2 LSB (16-bit resolution)
19
0.1
0.2
0.4
0.8
320
−80
120
100
12
nV-s
nV-s
nV-s
nV-s
nV-s
kHz
dB
nV/√Hz
nV/√Hz
μV p-p
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
用語のセクションを参照してください。
温度範囲 (typ)は、25°C で-40°C～+105°C です。
Rev. E
－ 6/28 －
1 LSB(16-bit resolution) change around major carry
(see Figure 41)
From code 0xEA00 to code 0xE9FF (16-bit resolution)
VREF = 2 V ± 0.2 V p-p
VREF = 2 V ± 0.1 V p-p, frequency = 10 kHz
DAC code = 0x8400(16-bit resolution), 1 kHz
DAC code = 0x8400(16-bit resolution), 10 kHz
0.1 Hz to 10 Hz, DAC code = 0x0000
AD5628/AD5648/AD5668
タイミング特性
すべての入力信号はtr = tf = 1 ns/V (VDDの 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。図 2を参照してくださ
い。VDD = 2.7 V～5.5 V。特に指定がない限り、すべての仕様はTMIN ～TMAXで規定。
表4.
Limit at TMIN, TMAX
VDD = 2.7 V to 5.5 V
Unit
Conditions/Comments
20
8
8
13
ns min
ns min
ns min
ns min
SCLK cycle time
SCLK high time
SCLK low time
SYNC to SCLK falling edge set-up time
t5
t6
t7
4
4
0
ns min
ns min
ns min
Data set-up time
Data hold time
SCLK falling edge to SYNC rising edge
t8
15
ns min
Minimum SYNC high time
t9
13
ns min
SYNC rising edge to SCLK fall ignore
t10
0
ns min
SCLK falling edge to SYNC fall ignore
t11
10
ns min
LDAC pulse width low
t12
15
ns min
SCLK falling edge to LDAC rising edge
t13
5
ns min
CLR pulse width low
t14
0
ns min
SCLK falling edge to LDAC falling edge
t15
300
ns typ
CLR pulse activation time
Parameter
t1
t2
t3
t4
1
1
VDD =2.7 V～5.5 V での最大 SCLK 周波数は 50 MHz。 デザインとキャラクタライゼーションで保証しますが、出荷テストは行いません。
t10
t1
t9
SCLK
t8
t3
t4
t2
t7
SYNC
t6
t5
DIN
DB31
DB0
t14
t11
LDAC1
t12
LDAC2
VOUT
t13
t15
05302-002
CLR
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
図 2.シリアル書込み動作
Rev. E
－ 7/28 －
AD5628/AD5648/AD5668
絶対最大定格
特に指定のない限り、TA = 25 °C。
表5.
Parameter
Rating
VDD to GND
Digital Input Voltage to GND
VOUT to GND
VREFIN/VREFOUT to GND
Operating Temperature Range
Industrial
Storage Temperature Range
Junction Temperature (TJ MAX)
TSSOP Package
Power Dissipation
θJA Thermal Impedance
Reflow Soldering Peak Temperature
Pb Free
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
Rev. E
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久
的な損傷を与えることがあります。この規定はストレス定格の規
定のみを目的とするものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼
性に影響を与えます。
ESDの注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知
されないまま放電することがあります。本製品は
当社独自の特許技術である ESD 保護回路を内蔵
してはいますが、デバイスが高エネルギーの静電
放電を被った場合、損傷を生じる可能性がありま
す。したがって、性能劣化や機能低下を防止する
ため、ESD に対する適切な予防措置を講じるこ
とをお勧めします。
−40°C to +105°C
−65°C to +150°C
150°C
(TJ MAX − TA)/θJA
150.4°C/W
260°C
－ 8/28 －
AD5628/AD5648/AD5668
ピン配置およびピン機能説明
13 DIN
14 SCLK
16 SYNC
15 LDAC
AD5628/AD5668
VDD 1
VOUTE
5
VOUTG
6
VREFIN/VREFOUT
7
TOP VIEW
(Not to Scale)
DIN
VOUTC 3
GND
VOUTE 4
VDD
13 DIN
3
AD5628/
AD5648/
AD5668
14
13
VOUTB
12
VOUTD
12 GND
VOUTA 4
11 VOUTB
VOUTC
10 VOUTD
VOUTE 6
11
VOUTF
9
VOUTF
VOUTG 7
10
VOUTH
8
VOUTH
8
9
VREFIN/VREFOUT
5
TOP VIEW
(Not to Scale)
CLR
図4.16 ピン TSSOP (RU-16)
図3.14 ピン TSSOP (RU-14)
11 VOUTB
10 VOUTD
9
VOUTF
NOTES
1. EXPOSED PAD MUST BE TIED TO GND.
05302-005
4
15
CLR 7
3
SYNC 2
12 GND
TOP VIEW
(Not to Scale)
VOUTH 8
VOUTA
VOUTC
AD5628/
AD5648/
VOUTA 2
VOUTG 5
2
SCLK
VREFIN/VREFOUT 6
VDD
16
05302-004
14 SCLK
1
05302-003
SYNC
LDAC 1
図5.16 ピン LFCSP (CP-16-17)
表6.ピン機能の説明
ピン番号
14 ピン
TSSOP
16 ピン
TSSOP
16 ピン
LFCSP
記号
説明
N/A
1
15
LDAC
入力レジスタに新しいデータがある場合、このピンにロー・レベルのパルスを入力する
と、すべての DAC レジスタが更新されます。この信号を使うと、全 DAC 出力を同時に更
新することができます。あるいは、このピンをロー・レベルに固定することができます。
1
2
16
SYNC
アクティブ・ローのコントロール入力。これは、入力データに対するフレーム同期信号で
す。SYNCがロー・レベルになると、SCLK バッファと DIN バッファが動作を開始し、入力
シフトレジスタがイネーブルされます。データは、次の 32 個のクロックの立下がりエッジ
で転送されます。32 個目の立下がりエッジの前にSYNCをハイ・レベルにすると、SYNCの
立上がりエッジは割込みとして機能するため、デバイスは書込みシーケンスを無視しま
す。
2
3
1
VDD
電源入力。これらのデバイスは 2.7 V～5.5 V で動作し、電源は 10 μF のコンデンサと 0.1 μF
のコンデンサとの並列接続により GND へデカップリングする必要があります。
3
4
2
VOUTA
DAC A のアナログ電圧出力。出力アンプはレール to レール動作。
11
13
11
VOUTB
DAC B のアナログ電圧出力。出力アンプはレール to レール動作。
4
5
3
VOUTC
DAC C のアナログ電圧出力。出力アンプはレール to レール動作。
10
12
10
VOUTD
DAC D のアナログ電圧出力。出力アンプはレール to レール動作。
7
8
6
VREFIN/VREFOUT
AD5628/AD5648/AD5668 には、リファレンス入力とリファレンス出力に対するコモン・ピ
ンがあります。内蔵リファレンス電圧を使用する場合、このピンがリファレンス出力ピン
になります。外付けリファレンスを使用する場合は、このピンはリファレンス入力ピンに
なります。デフォルトでは、このピンはリファレンス入力になっています。
N/A
9
7
CLR
非同期のクリア入力。CLR入力は、立下がりエッジ検出です。CLRがロー・レベルのとき
は、すべてのLDACパルスが無視されます。CLRが入力されると、入力レジスタと DAC レ
ジスタはCLRコード・レジスタの値(ゼロ、ミッドスケール、またはフルスケール)で更新さ
れます。デフォルト設定では、出力が 0 V にクリアされます。
5
6
4
VOUTE
DAC E のアナログ出力電圧。出力アンプはレール to レール動作。
9
11
9
VOUTF
DAC F のアナログ出力電圧。出力アンプはレール to レール動作。
6
7
5
VOUTG
DAC G のアナログ出力電圧。出力アンプはレール to レール動作。
8
10
8
VOUTH
DAC H のアナログ出力電圧。出力アンプはレール to レール動作。
12
14
12
GND
デバイス上の全回路に対するグラウンド基準電圧ポイント。
13
15
13
DIN
シリアル・データ入力。このデバイスは、32 ビットのシフトレジスタを内蔵しています。
データは、シリアル・クロック入力の立下がりエッジでレジスタに入力されます。
14
16
14
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフト
レジスタに入力されます。データは最大 50 MHz のレートで転送できます。
EPAD
EPAD
エクスポーズド・パッドはボードのグラウンド・プレーンにハンダ接続することが推奨さ
れます。
Rev. E
－ 9/28 －
AD5628/AD5648/AD5668
代表的な性能特性
6
0.6
4
0.4
2
0.2
0
–2
0
–0.2
–4
–0.4
–6
–0.6
–8
–0.8
0
10k
20k
30k
40k
50k
60k 65535
CODES
–1.0
05302-106
–10
VDD = 5V
EXT REF = 5V
TA = 25°C
0.8
DNL (LSB)
INL (LSB)
1.0
VDD = 5V
EXT REF = 5V
TA = 25°C
8
0
30k
40k
50k
60k 65535
図 9.DNL AD5668—外付けリファレンス電圧
0.5
VDD = 5V
EXT REF = 5V
TA = 25°C
3
20k
CODES
図 6.INL AD5668—外付けリファレンス電圧
4
10k
05302-109
10
VDD = 5V
0.4 EXT REF = 5V
TA = 25°C
0.3
2
0.2
INL (LSB)
INL (LSB)
1
0
–1
0.1
0
–0.1
–0.2
–2
–0.3
–3
5k
10k
15k 16384
CODES
–0.5
05302-107
0
0
15k 16384
図 10.DNL AD5648—外付けリファレンス電圧
0.20
VDD = 5V
EXT REF = 5V
TA = 25°C
0.8
10k
CODES
図 7.INL AD5648—外付けリファレンス電圧
1.0
5k
05302-110
–0.4
–4
VDD = 5V
EXT REF = 5V
0.15 TA = 25°C
0.6
0.10
0.2
DNL (LSB)
INL (LSB)
0.4
0
–0.2
0.05
0
–0.05
–0.4
–0.10
–0.6
0
500
1000
1500
2000
2500
3000
3500
CODES
4095
–0.20
05302-108
–1.0
0
1000
1500
2000
2500
3000
3500
CODES
図 8.INL AD5628—外付けリファレンス電圧
Rev. E
500
図 11.DNL AD5628—外付けリファレンス電圧
－ 10/28 －
4095
05302-111
–0.15
–0.8
AD5628/AD5648/AD5668
10
1.0
VDD = 5V
INT REF = 2.5V
TA = 25°C
0.5
DNL (LSB)
5
0
0
–0.5
–5
0
10k
20k
30k
40k
50k
60k 65535
CODES
–1.0
05302-112
–10
0
10k
20k
30k
40k
50k
60k 65535
CODES
図 12.INL AD5668-2/AD5668-3
05302-115
INL (LSB)
VDD = 5V
INT REF = 2.5V
TA = 25°C
図 15.DNL AD5668-2/AD5668-3
4
0.5
VDD = 5V
EXT REF = 5V
3 T = 25°C
A
VDD = 5V
0.4 EXT REF = 2.5V
TA = 25°C
0.3
2
0.2
DNL (LSB)
INL (LSB)
1
0
–1
0.1
0
–0.1
–0.2
–2
–0.3
–3
5k
10k
15k 16383
CODES
–0.5
05302-113
0
0
5k
図13.INL AD5648-2
15k 16383
図16.DNL AD5648-2
0.20
1.0
VDD = 5V
INT REF = 2.5V
0.15 TA = 25°C
VDD = 5V
INT REF = 2.5V
TA = 25°C
0.10
DNL (LSB)
0.5
INL (LSB)
10k
CODES
05302-116
–0.4
–4
0
0.05
0
–0.05
–0.10
–0.5
0
500
1000
1500
2000
2500
CODES
3000
3500
4095
–0.20
05302-114
–1.0
0
1000
1500
2000
2500
3000
CODES
図 17.DNL AD5628-2
図 14.INL AD5628-2
Rev. E
500
－ 11/28 －
3500
4095
05302-117
–0.15
AD5628/AD5648/AD5668
10
1.0
VDD = 3V
INT REF = 1.25V
TA = 25°C
8
VDD = 3V
INT REF = 1.25V
TA = 25°C
6
0.5
4
DNL (LSB)
INL (LSB)
2
0
–2
0
–4
–0.5
–6
10k
20k
30k
40k
50k
60k 65535
CODES
–1.0
05302-118
0
0
10k
20k
30k
40k
50k
60k 65535
CODES
図 18.INL AD5668-1
05302-121
–8
–10
図 21.DNL AD5668-1
4
0.5
VDD = 3V
EXT REF = 1.25V
3 T = 25°C
A
VDD = 3V
0.4 EXT REF = 1.25V
TA = 25°C
0.3
2
0.2
DNL (LSB)
INL (LSB)
1
0
–1
0.1
0
–0.1
–0.2
–2
–0.3
–3
5k
10k
15k 16383
CODES
–0.5
05302-119
0
0
5k
図19.INL AD5648-1
1.0
15k 16383
図22.DNL AD5648-1
0.20
VDD = 3V
INT REF = 1.25V
TA = 25°C
VDD = 3V
INT REF = 1.25V
TA = 25°C
0.15
0.5
0.10
DNL (LSB)
INL (LSB)
10k
CODES
05302-122
–0.4
–4
0
0.05
0
–0.05
–0.10
–0.5
0
500
1000
1500
2000
2500
CODES
3000
3500
4095
–0.20
05302-120
–1.0
0
1000
1500
2000
2500
3000
CODES
図 20.INL AD5628-1
Rev. E
500
図 23.DNL AD5628-1
－ 12/28 －
3500
4095
05302-123
–0.15
AD5628/AD5648/AD5668
0
1.95
VDD = 5V
TA = 25°C
1.90
–0.05
OFFSET ERROR
–0.10
ERROR (mV)
ERROR (% FSR)
1.85
FULL-SCALE ERROR
–0.15
1.80
1.75
1.70
ZERO-SCALE ERROR
–0.20
GAIN ERROR
1.65
–0.25
–25
–10
5
20
35
50
65
80
95
110
125
TEMPERATURE (°C)
1.55
2.7
05302-124
–0.30
–40
3.1
3.5
3.9
4.3
4.7
5.1
5.5
VDD (V)
図 24.ゲイン誤差とフルスケール誤差の温度特性
05302-127
1.60
図 27.電源電圧対ゼロスケール誤差およびオフセット誤差
21
6
VDD = 5V
18
5
OFFSET ERROR
15
NUMBER OF HITS
ERROR (mV)
4
ZERO-SCALE ERROR
3
2
12
9
6
1
–10
5
20
35
50
65
80
95
110
125
TEMPERATURE (°C)
0
0.85
0.90
0.95
1.00
IDD WITH EXTERNAL REFERENCE (mA)
1.05
図 25.ゼロスケール誤差とオフセット誤差の温度特性
図28.IDD ヒストグラム―外付けリファレンス電圧
–0.16
18
05302-128
–25
05302-125
0
–40
3
TA = 25°C
FULL-SCALE ERROR
–0.17
16
–0.18
14
NUMBER OF HITS
–0.20
–0.21
–0.22
–0.23
8
6
GAIN ERROR
2
–0.25
3.5
3.9
4.3
4.7
5.1
5.5
0
1.65
05302-126
3.1
VDD (V)
1.70
1.75
1.80
1.85
IDD WITH INTERNAL REFERENCE (mA)
1.190
図29.IDD ヒストグラム―内蔵リファレンス電圧
図 26.電源電圧対ゲイン誤差およびフルスケール誤差
Rev. E
10
4
–0.24
–0.26
2.7
12
－ 13/28 －
05302-129
ERROR (% FSR)
–0.19
AD5628/AD5648/AD5668
0.4
1.8
0.3
1.7
1.6
0.2
VDD = 5V
1.5
0.1
VDD = 3V, INT REF = 1.25V
0
IDD (mA)
–0.1
1.4
VDD = 3V
1.3
1.2
–0.2
1.1
–0.3
1.0
VDD = 5V, INT REF = 2.5V
–0.4
0.9
–8
–6
–4
–2
0
2
4
6
8
10
SOURCE/SINK CURRENT (mA)
0.8
05302-130
–0.5
–10
0
10k
20k
5
40k
50k
60k
DIGITAL CODES (Decimal)
図30.ソース/シンク対電源でのヘッドルーム
6
30k
05302-133
ERROR VOLTAGE (V)
TA = 25°C
図33.コード対電源電流
2.0
VDD = 5V
INT REF = 2.5V
TA = 25°C
FULL SCALE
1.9
1.8
3/4 SCALE
VOUT (V)
3
1.7
IDD (mA)
4
MIDSCALE
2
VDD = 5.5V
1.6
1.5
VDD = 3.6V
1.4
1/4 SCALE
1.3
1
1.2
0
ZERO SCALE
–0.01
0
0.01
0.02
0.03
CURRENT (mA)
1.0
–40
–25
–10
3.5
20
35
50
65
80
95
110
125
TEMPERATURE (°C)
図 31.AD5668-2/AD5668-3 ソース/シンク能力
4.0
5
05302-134
–0.02
1.1
05302-131
–1
–0.03
図34.電源電流の温度特性
1.48
VDD = 3V
INT REF = 1.25V
TA = 25°C
1.46
3.0
FULL SCALE
1.44
2.5
VOUT (V)
2.0
1.5
IDD (mA)
3/4 SCALE
MIDSCALE
1.0
1.42
1.40
1/4 SCALE
0.5
1.38
ZERO SCALE
0
1.36
–0.02
–0.01
0
0.01
0.02
CURRENT (mA)
0.03
1.34
2.7
05302-132
–1.0
–0.03
3.5
3.9
4.3
4.7
VDD (V)
図 32.AD5668-1 ソース/シンク能力
Rev. E
3.1
図35.電源電圧対電源電流
－ 14/28 －
5.1
5.5
05302-135
–0.5
AD5628/AD5648/AD5668
2.3
5.5
VDD = 5V
5.0 EXT REF = 5V
TA = 25°C
4.5
TA = 25°C
2.1
1.9
4.0
VDD
3.5
VOLTAGE (V)
IDD (mA)
1.7
VDD = 5V
1.5
1.3
3.0
2.5
VOUTA
2.0
1.5
1.1
1.0
VDD = 3V
0.9
0.5
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
VLOGIC (V)
05302-136
0
–0.5
–0.0010
5
–0.0002
0.0002
0.0006
0.0010
TIME (s)
図39.ミッドスケールへのパワーオン・リセット
図36.ロジック入力電圧対電源電流
6
–0.0006
05302-139
0
0.7
5.5
VDD = 5V
EXT REF = 5V
TA = 25°C
5.0
4.5
24TH CLK RISING EDGE
VDD = 5V
EXT REF = 5V
TA = 25°C
4.0
3.5
VOLTAGE (V)
VOUT (V)
4
3
3.0
2.5
VOUTA
2.0
2
1.5
1.0
1
0.5
2
4
6
8
TIME (µs)
05302-137
0
–0.5
–10
5.0
4.5
5
10
図 40.パワーダウン終了時のミドスケール出力
T
VDD = 5V
EXT REF = 5V
TA = 25°C
4.0
0
TIME (µs)
図37.フルスケール・セトリング・タイム、5 V
5.5
–5
05302-140
0
0
–2
VDD = 5V
EXT REF = 5V
TA = 25°C
VDD
VOLTAGE (V)
3.5
VOUTA
3.0
3
2.5
2.0
1.5
1.0
24TH CLK RISING EDGE
0.5
VOUTA
–0.0006
–0.0002
0.0002
0.0006
TIME (s)
図38.0 V へのパワーオン・リセット
Rev. E
0.0010
05302-138
4
CH3 10.0mV
B
W
CH4 5.0V
M400ns
T 17.0%
A CH4
1.50V
05302-141
0
–0.5
–0.0010
図 41.デジタルからアナログへのグリッチ・インパルス(負)
－ 15/28 －
AD5628/AD5648/AD5668
0.0010
0.20
VDD = 5V
EXT REF = 5V
TA = 25°C
EXT REF = 2.5V
0.15
0.10
OUTPUT NOISE (V)
GLITCH AMPLITUDE (V)
0.0005
0
–0.0005
0.05
0
–0.05
–0.10
–0.0010
0
1
2
3
4
5
6
7
8
9
TIME (µs)
–0.20
05302-142
–0.0015
0
4
5
6
7
8
9
10
INT REF = 1.25V
0.15
0.10
0.0010
OUTPUT NOISE (V)
0.0005
0
0.05
0
–0.05
–0.0005
–0.10
–0.15
0
1
2
3
4
5
6
7
8
TIME (µs)
–0.20
05302-143
–0.0015
0
2
3
4
5
6
7
8
9
10
TIME (s)
図46.0.1 Hz～10 Hz での出力ノイズ・プロット
内蔵リファレンス電圧
図43.DAC 間クロストーク
0.06
1
05302-146
GLITCH AMPLITUDE (V)
0.20
–0.0010
800
EXT REF = 5V
700
OUTPUT NOISE (nV/ Hz)
0.04
OUTPUT VOLTAGE (V)
3
図45.0.1 Hz～10 Hz での出力ノイズ・プロット
外付けリファレンス電圧
VDD = 5V
EXT REF = 5V
TA = 25°C
0.0015
2
TIME (s)
図42.アナログ・クロストーク
0.0020
1
05302-145
–0.15
0.02
0
–0.02
–0.04
–0.06
600
500
400
VREF = 2.5V
300
200
100
1
2
3
4
5
6
7
8
9
TIME (s)
10
05302-144
0
0
100
10k
100k
1M
FREQUENCY (Hz)
図44.0.1 Hz～10 Hz での出力ノイズ・プロット
外付けリファレンス電圧
Rev. E
1k
図47.ノイズ・スペクトル密度、内蔵リファレンス電圧
－ 16/28 －
05302-147
VREF = 1.25V
–0.08
AD5628/AD5648/AD5668
0
10
VDD = 5.5V
EXT REF = 5V
T
–20
A = 25°C
VREF = 2V ± 0.1V p-p
FREQUENCY = 10kHz
–40
0
–10
–80
–30
–40
–50
–100
–60
–120
–70
0
2000
4000
6000
8000
10,000
FREQUENCY (Hz)
–80
10
05302-148
–140
CH A
CH B
CH C
CH D
CH E
CH F
CH G
CH H
–3dB
100
VDD = 5.5V
EXT REF = 5V
TA = 25°C
VREF = 2V ± 0.2V p-p
1k
1k0
100k
1M
図48.総合高調波歪み
100M
図51.乗算帯域幅
1.2510
9
10M
FREQUENCY (Hz)
05302-151
VOUT (dBm)
THD (dB)
–20
–60
TA = 25°C
VDD = 5.5V
1.2508
8
VDD = EXTERNAL REFERENCE = 5V
1.2506
REFERENCE (ppm/°C)
6
5
4
3
VDD = EXTERNAL REFERENCE = 3V
1.2504
1.2502
1.2500
1.2498
1.2496
2
1.2494
1
1.2492
0
1
2
3
4
5
6
7
8
9
10
CAPACITIVE LOAD (nF)
05302-149
1.2490
0
–40
105
TEMPERATURE (°C)
図52.1.25 V リファレンス電圧温度係数の温度特性
図49.容量負荷対セトリング・タイム
5.5
25
05302-152
SETTLING TIME (µs)
7
2.503
EXT REF = 5V
5.0
2.502
4.5
4.0
REFERENCE (ppm/°C)
2.501
VOLTAGE (V)
3.5
3.0
VOUTA
2.5
2.0
1.5
CLR PULSE
1.0
2.500
2.499
2.498
2.497
0.5
–5
0
TIME (µs)
5
10
2.495
05302-150
–0.5
–10
105
図 50.ハードウェアCLR
Rev. E
25
–40
TEMPERATURE (°C)
図53.2.5 V リファレンス電圧温度係数の温度特性
－ 17/28 －
05302-154
2.496
0
AD5628/AD5648/AD5668
用語
相対精度
DACの場合、相対精度すなわち積分非直線性(INL)は、DAC伝達
関数の上下両端を結ぶ直線からの最大乖離(LSB数で表示)を表し
ます。図 6 ～図 8、図 12～図 14、図 18～図 20に、INL (typ)対コ
ードを示します。
9
微分非直線性
微分非直線性(DNL)は、隣接する 2 つのコードの間における測定
された変化と理論的な 1 LSB変化との差を表します。最大±1 LSB
の微分非直線性の仕様は、単調性を保証するものです。このDAC
はデザインにより単調性を保証しています。図 9 ～図 11、図 15
～図 17、図 21～図 23に、DNL (typ)対コードを示します。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mV で表示されます。オフセット誤差は、
AD5668 の DAC レジスタにコード 512 をロードして測定されてい
ます。mV で表され、正または負の値になります。
ゼロ・コード誤差
ゼロ・コード誤差は、ゼロ・コード(0x0000)をDACレジスタにロ
ードしたときの出力誤差として測定されます。理論的には出力は
0Vである必要があります。AD5628/AD5648/AD5668 ではDAC出力
が 0 Vを下回ることができないため、ゼロ・コード誤差は常に正
です。これは、DACと出力アンプのオフセット誤差の組み合わせ
によりゼロ・コード誤差が発生するためです。ゼロ・コード誤差
はmVで表します。図 27 にゼロ・コード誤差の温度特性を示しま
す。
ゲイン誤差
ゲイン誤差は DAC のスパン誤差を表します。理論値からの実際
の DAC 伝達特性の傾きの差をフルスケール範囲のパーセント値
で表したものです。
ゼロ・コード誤差ドリフト
ゼロ・コード誤差ドリフトは、温度変化によるゼロ・コード誤差
の変化を表し、µV/°C で表されます。
ゲイン誤差ドリフト
ゲイン誤差ドリフトは、温度変化によるゲイン誤差の変化を表し、
(フルスケール範囲の ppm)/°C で表示します。
フルスケール誤差
フルスケール誤差は、フルスケール・コード(0xFFFF)をDACレジ
スタにロードしたときの出力誤差として測定されます。理論的に
は出力はVDD － 1 LSBである必要があります。フルスケール誤差
はフルスケール範囲のパーセント値で表します。図 24 にフルス
ケール誤差の温度特性を示します。
Rev. E
デジタルからアナログへのグリッチ・インパルス
デジタルからアナログへのグリッチ・インパルスは、DACレジス
タ内の入力コードが変化したときに、アナログ出力に混入するイ
ンパルスを表します。通常、nV-secで表すグリッチの面積として
規定され、主要なキャリ変化時に(0x7FFFから 0x8000)、デジタル
入力コードが 1 LSBだけ変化したときに測定されます。図 41を参
照してください。
DC 電源除去比(PSRR)
PSRR は、電源電圧変化の DAC 出力に対する影響を表します。
PSRR は、DAC フルスケール出力での、VOUT 変化の VDD 変化に対
する比です。dB 値で表示します。VREF を 2 V に固定して、VDD を
±10%変化させます。
DC クロストーク
別の DAC 出力でのフルスケール変化に起因する 1 つの DAC の出
力レベルでの DC 変化。1 つのミッドスケールに維持した DAC を
モニタしながら、別の DAC 上でのフルスケール出力変化(または
ソフト・パワーダウンとパワーアップ)を使って測定し、μV で表
示します。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負荷
電流変化がミッドスケールに設定された別の DAC へ与える影響を
表し、μV/mA で表示します。
リファレンス・フィードスルー
DAC 出力に変化がないとき(すなわちLDACがハイ・レベル)の
DAC 出力における信号振幅のリファレンス入力に対する比を表し、
dB 値で表示します。
デジタル・フィードスルー
DAC 出力に書込みが行われていない(SYNCがハイ・レベル)とき
の、デバイスのデジタル入力ピンから DAC のアナログ出力に注
入されるインパルスを表し、nV-sec で規定され、デジタル入力ピ
ンでのフルスケール変化、たとえば全ビット 0 から全ビット 1 へ
の変化、またはその逆の変化のときに測定されます。
デジタル・クロストーク
1 の DAC の入力レジスタにおけるフルスケール・コード変化(全
ビット 0 から全ビット 1 への変化、およびその逆変化)から、ミッ
ドスケール・レベルにある別の DAC の出力に混入したグリッ
チ・インパルスを表し、スタンドアロン・モードで測定し、nV-s
で表されます。
アナログ・クロストーク
DAC の出力変化に起因して、別の DAC 出力に混入するグリッ
チ・インパルスを表し、LDACピンをハイ・レベルに設定して、
DAC の 1 つにフルスケール・コード変化(全ビット 0 から全ビッ
ト 1 への変化、およびその逆変化)をロードして、次にLDACピン
にロー・レベル・パルスを入力して、デジタル・コードに変化の
ない別の DAC 出力をモニタすることにより測定します。グリッ
チの面積は nV-sec で表示します。
－ 18/28 －
AD5628/AD5648/AD5668
DAC 間クロストーク
デジタル・コードの変化とそれに続く DAC の出力変化に起因し
て、別の DAC 出力に混入するグリッチ・インパルス。これには、
デジタル・クロストークとアナログ・クロストークの両方が含ま
れます。LDACピンをロー・レベルに設定して、DAC の 1 つにフ
ルスケール・コード変化(全ビット 0 から全ビット 1 への変化、お
よびその逆変化)をロードして、別の DAC 出力をモニタすること
により測定します。グリッチのエネルギーは nV-sec で表示します。
ードをロード)は、出力に現われます。乗算帯域幅は、出力振幅が
入力より 3 dB 小さくなる周波数で表します。
総合高調波歪み(THD)
理論正弦波と DAC を使ったために減衰したその正弦波との差。
DAC に対してリファレンスとして正弦波を使ったときに、DAC
出力に現われる高調波が THD になります。dB 値で表示します。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅はこ
れを表します。入力された基準正弦波(DAC にフルスケール・コ
Rev. E
－ 19/28 －
AD5628/AD5648/AD5668
動作原理
D/Aセクション
R
このAD5628/AD5648/AD5668 DACは、CMOSプロセスを使って製
造されています。このアーキテクチャは、ストリングDACとそれ
に続く出力バッファ・アンプから構成されています。各デバイス
は内部ゲイン = 2 の 1.25 V/2.5 V、5 ppm/°C リファレンス電圧を内
蔵しています。図 54 に、DACアーキテクチャのブロック図を示
します。
R
TO OUTPUT
AMPLIFIER
R
VDD
VREFIN
REF
OUTPUT
AMPLIFIER
(GAIN = ×2)
DAC
REGISTER
R
VOUT
R
05302-053
GND
05302-153
RESISTOR
STRING
図 54.DAC アーキテクチャ
DAC への入力コーディングはストレート・バイナリを使っている
ため、外部リファレンスを使う場合、理論出力電圧は次式で与え
られます。
D
VOUT  VREFIN   N 
2 
内蔵リファレンス電圧を使用する場合の理論出力電圧は次式で与
えられます。
D
VOUT  2  V REFOUT   N 
2 
ここで、
D =DAC レジスタにロードされるバイナリ・コードの 10 進数表示。
図 55.抵抗ストリング
内蔵リファレンス電圧
AD5628/AD5648/AD5668 には、内部ゲイン = 2 のリファレンス電
圧も内蔵されています。AD5628-1/AD5648-1/AD5668-1 は 1.25 V、
5 ppm/°Cのリファレンス電圧を内蔵しフルスケール出力は 2.5 Vで
あり、AD5628-2/AD5648-2/AD5668-2/AD5668-3 は 2.5 V、5 ppm/°C
のリファレンス電圧を内蔵しフルスケール出力は 5 Vです。内蔵リ
ファレンス電圧はパワーアップ時にオフであるため、外付けリフ
ァレンス電圧を使用することができます。コントロール・レジス
タへの書込みにより、内蔵リファレンス電圧をイネーブルします
(表 7参照)。
各デバイスの内蔵リファレンス電圧は VREFOUT ピンから出力され
ます。リファレンス出力を使って外部負荷を駆動するときはバッ
ファが必要です。内蔵リファレンス電圧を使用する場合、リファ
レンス電圧を安定させるため、リファレンス出力と GND の間に
100 nF のコンデンサを接続することが推奨されます。
12 ビット AD5628 の場合 0～4095。
14 ビット AD5648 の場合 0～16,383。
16 ビット AD5668 の場合 0～65,535。
N は DAC 分解能。
内蔵リファレンス電圧の使用中、個別のチャンネル・パワーダウ
ンはサポートされていません。
抵抗ストリング
抵抗ストリング・セクションを 図 55に示します。DACは各値がR
の抵抗ストリングから構成されています。DACレジスタにロード
されるコードにより、ストリングのどのノードから電圧を分割し
て出力アンプへ供給するかが指定されます。スイッチの内の 1 つ
が閉じてストリングがアンプに接続されて、電圧が取り出されま
す。抵抗のストリングであるため、単調整が保証されます。
Rev. E
－ 20/28 －
AD5628/AD5648/AD5668
表 7.コマンドの定義
出力アンプ
出力バッファアンプは、出力でレールtoレール電圧を発生するこ
とができ、0 V～VDDの出力範囲になります。GNDに接続された 2
kΩと、これに並列接続された 200 pFの負荷を駆動することができ
ます。図 31と 図 32に、出力アンプのソース能力とシンク能力を
示します。スルーレートは 1.5 V/μsであり、1/4 スケールから 3/4
スケールまでのセトリング・タイムは 7 μsです。
シリアル・インターフェース
AD5628/AD5648/AD5668 は、SPI、QSPI、MICROWIREの各イン
ターフェース規格や大部分のDSPと互換性のある 3 線式シリア
ル・インターフェース(SYNC、SCLK、DIN)を内蔵しています。
図 2に、代表的な書込みシーケンスのタイミング図を示します。
SYNCラインをロー・レベルにすると、書込みシーケンスが開始
されます。DIN ラインからのデータは、SCLK の立下がりエッジ
で 32 ビット・シフトレジスタに入力されます。シリアル・クロッ
ク 周 波 数 は 50 MHz ま で 上 げ る こ と が で き る の で 、
AD5628/AD5648/AD5668 は高速 DSP と互換性を持つことができま
す。32 番目の立下がりクロック・エッジで最後のデータビットが
入力されて、プログラムされた機能(DAC レジスタ値の変更およ
び/または動作モードの変更)が実行されます。この時点で、SYNC
ラインをロー・レベルに維持するか、ハイ・レベルにすることが
できます。いずれの場合でも、SYNCの立下がりエッジで次の書
込みシーケンスを確実に開始できるようにするため、次の書込み
シーケンスの前に最小 15 ns 間ハイ・レベルにする必要がありま
す。SYNC は、デバイスの低消費電力動作であっても、書込みシ
ーケンスの間でロー・レベルでアイドルする必要があります。た
だし、前述のように、次の書込みシーケンスの前に SYNC をハ
イ・レベルに戻す必要があります。
Rev. E
Command
C3
C2
C1
C0
Description
0
0
0
0
0
0
0
0
1
0
1
0
Write to Input Register n
Update DAC Register n
Write to Input Register n, update all (software
LDAC)
0
0
0
0
0
1
1
1
1
0
0
1
1
0
1
0
Write to and update DAC Channel n
Power down/power up DAC
Load clear code register
Load LDAC register
0
1
1
–
1
1
0
0
–
1
1
0
0
–
1
1
0
1
–
1
Reset (power-on reset)
Set up internal REF register
Reserved
Reserved
Reserved
表 8.アドレス・コマンド
Address (n)
A3
A2
A1
A0
Selected DAC Channel
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
1
DAC A
DAC B
DAC C
DAC D
DAC E
DAC F
DAC G
DAC H
All DACs
－ 21/28 －
AD5628/AD5648/AD5668
入力シフトレジスタ
SYNC 割込み
入力シフトレジスタは 32 ビット幅です。先頭の 4 ビットは無視さ
れます。次の 4 ビットはコマンド・ビットC3～C0 (表 7参照)で、
その次の 4 ビットはDACアドレス・ビットA3～A0 (表 8参照)、最
後は 16/14/12 ビットのデータワードです。データ・ワードは、
16/14/12 ビ ッ ト 入 力 コ ー ド と 、 そ れ に 続 く そ れ ぞ れ
AD5668/AD5648/AD5628 の 4/6/8 ビットの don’t care ビットから構
成されています(図 56～図 58参照)。これらのデータビットは、
SCLKの 32 番目の立下がりエッジでDACレジスタへ転送されます。
通常の書込みシーケンスでは、SYNCラインはSCLKの少なくとも
32 個の立下がりエッジ間ロー・レベルに維持され、DACは 32 番
目の立下がりエッジとSYNCの立上がりエッジで更新されます。
ただし、32 番目の立下がりエッジの前にSYNCをハイ・レベルに
すると、これは書込みシーケンスへの割込みとして機能します。
シフトレジスタがリセットされて、書込みシーケンスは無効と見
なされます。DACレジスタ値の更新も、動作モードの変更も行わ
れません(図 59参照)。
DB31 (MSB)
X
X
DB0 (LSB)
X
X
C3
C2
C1
C0
A3
A2
A1
A0
D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
COMMAND BITS
05302-054
DATA BITS
ADDRESS BITS
図 56.AD5668 入力レジスタ 値
DB31 (MSB)
X
X
DB0 (LSB)
X
X
C3
C2
C1
C0
A3
A2
A1
A0
D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
X
X
COMMAND BITS
05302-055
DATA BITS
ADDRESS BITS
図57.AD5648 入力レジスタ 値
DB31 (MSB)
X
X
DB0 (LSB)
X
X
C3
C2
C1
C0
A3
A2
A1
A0
D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
X
X
X
X
COMMAND BITS
05302-056
DATA BITS
ADDRESS BITS
図 58.AD5628 入力レジスタ 値
SCLK
SYNC
DB31
DB0
DB31
INVALID WRITE SEQUENCE:
SYNC HIGH BEFORE 32ND FALLING EDGE
VALID WRITE SEQUENCE, OUTPUT UPDATES
ON THE 32ND FALLING EDGE
図 59.SYNC 割込み機能
Rev. E
DB0
－ 22/28 －
05302-057
DIN
AD5628/AD5648/AD5668
内蔵リファレンス・レジスタ
内蔵リファレンスはパワーアップ時にデフォルトでオフにされて
います。この機能により、アプリケーションで必要な場合、外部
リファレンス電圧を使用することができます。内蔵リファレンス
は、ユーザ設定可能な内部 REF レジスタのビット DB0 をハイ・
レベルまたはロー・レベルに設定することにより、オン/オフする
ことができます (表 9参照)。コマンド 1000 は内部 REF レジスタ (
表 7参照)の設定用に予約されています。表 11に、入力シフトレジ
スタのビットの状態とデバイスの動作モードの対応を示します。
パワーオン・リセット
AD5628/AD5648/AD5668 ファミリーは、パワーアップ時に出力電
圧を制御するパワーオン・リセット回路を内蔵しています。
AD5628/AD5648/AD5668-1/AD5668-2 DAC 出力は 0 V でパワーア
ップし、AD5668-3 DAC 出力はミッドスケールでパワーアップし
ます。出力はこのレベルでパワーアップを維持し、DACに有効な
書込みシーケンスが実行されるまでこの状態が維持されます。こ
の機能は、デバイスのパワーアップ時のDAC出力状態が既知であ
る必要のあるアプリケーションで特に便利です。これらのデバイ
スには、DACをパワーオン・リセット・コードにリセットする、
ソフトウェアからのリセット機能もあります。コマンド 0111 はこ
のリセット機能に予約されています(表 7参照)。パワーオン・リセ
ット時のLDAC または CLR の動作はすべて無視されます。
パワーダウン・モード
AD5628/AD5648/AD5668 には、4 種類の動作モードがあります。
コマンド 0100 はパワーダウン機能として予約されています(表 7
参照)。これらのモードは、コントロール・レジスタの 2 ビット
(ビットDB9 とビットDB8)を設定することによりソフトウェアか
ら設定可能です。
表 11 に、ビットの状態と対応するデバイスの動作モードを示し
ます。1 つまたはすべてのDAC (DAC H～DAC A)は、対応する 8 ビ
ット(DB7～DB0)を 1 に設定することにより、選択されたモードに
パワーダウンすることができます。パワーダウン/パワーアップ動
作時の入力シフトレジスタ値については 表 12を参照してくださ
い。内蔵リファレンス電圧の使用中、選択されたモードへの全チ
ャンネル・パワーダウンのみがサポートされています。
両ビットを 0 に設定すると、デバイスは 5 Vで 1.3 mAのノーマル
消費電流で動作します。ただし、3 種類のパワーダウン・モード
では、電源電流が 5 Vで 0.4 µA(3 Vで 0.2 µA)に減少します。電源
電流が減少するだけでなく、出力ステージも内部的にアンプ出力
Rev. E
から切り離されて既知の値を持つ抵抗回路に接続されます。これ
は、デバイスの出力インピーダンスが既知であると同時にデバイ
スがパワーダウン・モードになるという利点を持っています。次
の 3 つのオプションがあります。すなわち、出力が内部で 1 kΩま
たは 100 kΩ抵抗を介してGNDに接続されるか、あるいはオープン
(スリー・ステート)になります。出力ステージを 図 60に示します。
パワーダウン・モードでは、選択されたDACのバイアス・ジェネ
レータ、出力アンプ、抵抗ストリング、その他の関連するリニア
回路がシャットダウンされます。すべてのチャンネルがパワーダ
ウンしたときのみ、内蔵リファレンス電圧がパワーダウンします。
ただし、DACレジスタの値はパワーダウン・モードで影響を受け
ることはありません。パワーダウン・モードから抜け出す時間は、
VDD =5 VおよびVDD = 3 Vのとき 4 μs (typ)です。図 40に、プロッ
トを示します。
PD1 = 0 と PD0 = 0 の設定(ノーマル動作)により、DAC の任意の組
み合わせをパワーアップさせることができます。出力は、入力レ
ジスタ値(LDAC =ロー・レベル)またはパワーダウン前の DAC レ
ジスタ値(LDAC =ハイ・レベル)でパワーアップします。
クリア・コード・レジスタ
AD5628/AD5648/AD5668 には、非同期クリア入力のハードウェア
CLRピンがあります。CLR入力は、立下がりエッジ検出です。
CLRラインをロー・レベルにすると、入力レジスタとDACレジス
タにユーザ設定可能なCLRレジスタ内のデータがロードされて、
この値に基づきアナログ出力が設定されます。この機能は、ゼロ
スケール、ミッドスケールまたはフルスケールを全チャンネルに
ロードするイン・システム・キャリブレーションで使うことがで
きます。これらのクリア・コード値は、CLRコントロール・レジ
スタのビットDB1 とビットDB0 を設定することにより、指定する
ことができます(表 13参照)。デフォルト設定では出力を 0 Vにク
リアします。コマンド 0101 はクリア・コード・レジスタのロード
に予約されています(表 7参照)。
デバイスは、デバイスへの次の書込みの 32 番目の立下がりエッジ
でクリア・コード・モードから抜け出します。書込みシーケンス
中にCLRが入力されると、書込みは中止されます。
CLRパルスのアクチベーション・タイム(CLRの立下がりエッジか
ら出力が変化を開始するまでの時間)は、280 ns (typ)です。ただし、
DAC リニア領域の外側では、出力が変化を開始するためには、
CLRを実行した後に 520 ns (typ)が必要です (図 50参照)。
クリア・コード・レジスタのロード動作時の入力シフトレジスタ
値については 表 14を参照してください。
－ 23/28 －
AD5628/AD5648/AD5668
表 9.内蔵リファレンス・レジスタ
Internal REF Register (DB0)
Action
0
1
Reference off (default)
Reference on
表10.リファレンス電圧セットアップ・コマンド用の 32 ビット入力シフトレジスタ値
MSB
LSB
DB31 to DB28
DB27
DB26
DB25
DB24
DB23
DB22
DB21
DB20
DB19 to DB1
X
1
0
0
0
X
X
X
X
X
1/0
Don’t cares
Internal REF
register
Don’t cares
Command bits (C3 to C0)
Address bits (A3 to A0)—don’t cares
DB0
表 11.パワーダウン動作モード
DB9
DB8
Operating Mode
0
0
0
1
1
1
0
1
Normal operation
Power-down modes
1 kΩ to GND
100 kΩ to GND
Three-state
表 12.パワーダウン/パワーアップ機能用の 32 ビット入力シフトレジスタ値
MSB
LSB
DB27
DB26
DB25
DB24
DB23
DB22
DB21
X
0
1
0
0
X
X
X
Command bits (C3 to C0)
Don’t
cares
DB20
DB19
to
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
X
X
PD1
PD0
DAC
H
DAC
G
DAC
F
DAC
E
DAC
D
DAC
C
DAC
B
DAC
A
Address bits (A3 to A0)—
don’t cares
RESISTOR
STRING DAC
Don’t
cares
Powerdown mode
AMPLIFIER
Power-down/power-up channel selection—set bit to 1 to select
VOUT
POWER-DOWN
CIRCUITRY
RESISTOR
NETWORK
05302-058
DB31
to
DB28
図 60.パワーダウン時の出力ステージ
表 13.クリア・コード・レジスタ
Clear Code Register
DB1
DB0
CR1
CR0
Clears to Code
0
0
1
1
0
1
0
1
0x0000
0x8000
0xFFFF
No operation
表 14.クリア・コード機能用の 32 ビット入力シフトレジスタ値
MSB
LSB
DB31 to DB28
DB27
DB26
DB25
DB24
DB23
DB22
DB21
DB20
DB19 to DB2
DB1
DB0
X
0
1
0
1
X
X
X
X
X
CR1
CR0
Don’t cares
Rev. E
Command bits (C3 to C0)
Address bits (A3 to A0)—don’t cares
－ 24/28 －
Don’t cares
Clear code register
AD5628/AD5648/AD5668
LDAC 機能
電源のバイパスとグラウンド接続
すべての DAC 出力は、ハードウェアLDACピンを使って同時に更
新することができます。
高精度が重要な回路では、ボード上の電源とグラウンド・リター
ンのレイアウトを注意深く行うことが役立ちます。
AD5628/AD5648/AD5668 を実装するプリント回路ボードでは、ア
ナログ部とデジタル部を分離する必要があります。複数のデバイ
ス が AGND と DGND の 接 続 を 必 要 と す る シ ス テ ム 内 で
AD5628/AD5648/AD5668 を使用する場合は、この接続は 1 ヵ所で
行 う 必 要 が あ り ま す 。 グ ラ ウ ン ド ・ ポ イ ン ト は
AD5628/AD5648/AD5668 のできるだけ近くに配置する必要があり
ます。
同期LDAC: 新しいデータが読込まれた後、SCLKパルスの 32 番目
の立下がりエッジでDACレジスタが更新されます。LDAC はロ
ー・レベルに固定するか、またはロー・レベル・パルスを入力す
ることができます(図 2参照)。
非同期 LDAC: 出力は入力レジスタへの書込みと同時に更新され
ません。LDACがロー・レベルになると、DAC レジスタが入力レ
ジスタ値で更新されます。
あるいは、入力レジスタ n に書込みを行ってすべての DAC レジ
スタを更新することにより、すべての DAC 出力をソフトウェア
LDAC機能を使って同時に更新することができます。コマンド
0011 は、このソフトウェアLDAC機能に予約されています。
このLDACレジスタを使うと、ハードウェアLDACピンを柔軟に制
御することができます。このレジスタを使うと、ハードウェア
LDACピンを実行したときに同時に更新するチャンネルの組み合
わせを選択することができます。あるDACチャンネルに対して
LDACビット・レジスタを 0 に設定することは、このチャンネル
の更新がLDACピンから制御されることを意味します。このビッ
トに 1 を設定すると、このチャンネルは非同期に更新されます。
すなわち、LDACピンの状態に無関係に、データが読み込まれた
後に、DACレジスタが更新されます。これは実質的にLDAC ピン
がロー・レベルに固定されていると見なします。LDACレジスタ
の動作モードについては 表 15を参照してください。この柔軟性
は、残りのチャンネルが同期して更新されているときに、選択し
たチャンネルを同時に更新することが必要なアプリケーションで
便利です。
コマンド 0110 を使ってDACに書込みを行うと、8 ビット LDAC
レジスタ (DB7～DB0)がロードされます。各チャンネルの デフォ
ルト値は 0、すなわちLDAC ピンは通常動作になります。このビ
ットに 1 を設定することは、LDAC ピンの状態に無関係にDAC チ
ャンネルが更新されることを意味します。ロード LDACレジスタ
動作モード時の入力シフトレジスタ値については、表 16を参照し
てください。
AD5628/AD5648/AD5668 の電源は、10 μF と 0.1 μF のコンデンサ
でバイパスする必要があります。コンデンサはデバイスのできる
だけ近くに配置し、0.1 μF のコンデンサは理想的にはデバイスの
近くに配置することが望まれます。10 μF のコンデンサはタンタ
ルのビーズ型を使います。0.1μF コンデンサは、セラミック型コ
ンデンサのような実効直列抵抗(ESR)が小さく、かつ実効直列イ
ンダクタンス(ESI)が小さいものを使う必要があります。この 0.1
µF のコンデンサは、内部ロジックのスイッチングにより発生する
過渡電流に起因する高周波に対してグラウンドへの低インピーダ
ンス・パスを提供します。
電源ラインはできるだけ太いパターンにしてインピーダンスを小
さくし、電源ライン上のグリッチによる影響を軽減させるように
します。クロックとその他の高速スイッチング・デジタル信号は、
デジタル・グラウンドを使ってボード上の他の部分からシールド
する必要があります。デジタル信号とアナログ信号の交差は、で
きるだけ回避する必要があります。ボードの反対側のパターンは、
互いに右角度となるように配置してボードを通過するフィードス
ルー効果を減少させます。最適なボード・レイアウト技術は、ボ
ードの部品側をグラウンド・プレーン専用として使い、信号パタ
ーンはハンダ面に配置するマイクロストリップ技術ですが、2 層
ボードでは常に可能とは限りません。
表 15.LDAC レジスタ
Load DAC Register
LDAC Bits (DB7 to DB0)
LDAC Pin
LDAC Operation
0
1/0
Determined by LDAC pin.
1
X—don’t care
DAC channels update, overriding the LDAC pin. DAC channels see LDAC as 0.
表 16.LDACレジスタ機能に対する 32 ビット入力シフトレジスタ値
MSB
LSB
DB31
to
DB28
DB27
DB26
DB25
DB24
DB23
DB22
DB21
DB20
DB19
to
DB8
X
0
1
1
0
X
X
X
X
X
Don’t
cares
Rev. E
Command bits (C3 to C0)
Address bits (A3 to A0)—
don’t cares
Don’t
cares
－ 25/28 －
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
DAC
H
DAC
G
DAC
F
DAC
E
DAC
D
DAC
C
DAC
B
DAC
A
Setting LDAC bit to 1 overrides LDAC pin
AD5628/AD5648/AD5668
外形寸法
5.10
5.00
4.90
14
8
4.50
4.40
4.30
6.40
BSC
1
7
PIN 1
0.65 BSC
1.20
MAX
0.15
0.05
COPLANARITY
0.10
0.20
0.09
SEATING
PLANE
0.30
0.19
8°
0°
0.75
0.60
0.45
061908-A
1.05
1.00
0.80
COMPLIANT TO JEDEC STANDARDS MO-153-AB-1
図61.14 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-14)
寸法: mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.65
BSC
0.30
0.19
COPLANARITY
0.10
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図62.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
Rev. E
－ 26/28 －
AD5628/AD5648/AD5668
PIN 1
INDICATOR
4.10
4.00 SQ
3.90
0.35
0.30
0.25
0.65
BSC
16
13
PIN 1
INDICATOR
12
1
EXPOSED
PAD
4
2.70
2.60 SQ
2.50
9
0.80
0.75
0.70
SEATING
PLANE
0.45
0.40
0.35
8
5
0.20 MIN
BOTTOM VIEW
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-WGGC.
図63.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
4 mm x 4 mm ボディ、極薄クワッド
(CP-16-17)
寸法: mm
Rev. E
－ 27/28 －
08-16-2010-C
TOP VIEW
AD5628/AD5648/AD5668
オーダー・ガイド
Package Description
14-Lead TSSOP
14-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
Package
Option
Power-On
Reset to Code
AD5628BRUZ-1
AD5628BRUZ-1REEL7
AD5628BRUZ-2
AD5628BRUZ-2REEL7
AD5628ARUZ-2
AD5628ARUZ-2REEL7
AD5628ACPZ-1-RL7
AD5628ACPZ-2-RL7
AD5628BCPZ-2-RL7
Temperature Range
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
RU-14
RU-14
RU-16
RU-16
RU-16
RU-16
CP-16-17
CP-16-17
CP-16-17
Zero
Zero
Zero
Zero
Zero
Zero
Zero
Zero
Zero
Accuracy
±1 LSB INL
±1 LSB INL
±1 LSB INL
±1 LSB INL
±2 LSB INL
±2 LSB INL
±2 LSB INL
±2 LSB INL
±1 LSB INL
AD5648BRUZ-1
AD5648BRUZ-1REEL7
AD5648BRUZ-2
AD5648BRUZ-2REEL7
AD5648ARUZ-2
AD5648ARUZ-2REEL7
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
14-Lead TSSOP
14-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
RU-14
RU-14
RU-16
RU-16
RU-16
RU-16
Zero
Zero
Zero
Zero
Zero
Zero
±4 LSB INL
±4 LSB INL
±4 LSB INL
±4 LSB INL
±8 LSB INL
±8 LSB INL
1.25 V
1.25 V
2.5 V
2.5 V
2.5 V
2.5 V
AD5668BRUZ-1
AD5668BRUZ-1REEL7
AD5668BRUZ-2
AD5668BRUZ-2REEL7
AD5668BRUZ-3
AD5668BRUZ-3REEL7
AD5668ARUZ-2
AD5668ARUZ-2REEL7
AD5668ARUZ-3
AD5668ARUZ-3REEL7
AD5668BCPZ-1-RL7
AD5668BCPZ-1500RL7
AD5668BCPZ-2-RL7
AD5668BCPZ-2500RL7
AD5668ACPZ-2-RL7
AD5668ACPZ-3-RL7
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
RU-16
RU-16
RU-16
RU-16
RU-16
RU-16
RU-16
RU-16
RU-16
RU-16
CP-16-17
CP-16-17
CP-16-17
CP-16-17
CP-16-17
CP-16-17
Zero
Zero
Zero
Zero
Midscale
Midscale
Zero
Zero
Midscale
Midscale
Zero
Zero
Zero
Zero
Zero
Midscale
±16 LSB INL
±16 LSB INL
±16 LSB INL
±16 LSB INL
±16 LSB INL
±16 LSB INL
±32 LSB INL
±32 LSB INL
±32 LSB INL
±32 LSB INL
±16 LSB INL
±16 LSB INL
±16 LSB INL
±16 LSB INL
±32 LSB INL
±32 LSB INL
1.25 V
1.25 V
2.5 V
2.5 V
2.5 V
2.5 V
2.5 V
2.5 V
2.5 V
2.5 V
1.25 V
1.25 V
2.5 V
2.5 V
2.5 V
2.5 V
Model 1
EVAL-AD5668EBCZ
EVAL-AD5668EBRZ
1
LFCSP Evaluation Board
TSSOP Evaluation Board
Z = RoHS 準拠製品。
Rev. E
－ 28/28 －
Internal
Reference
1.25 V
1.25 V
2.5 V
2.5 V
2.5 V
2.5 V
1.25 V
2.5 V
2.5 V