正誤表
この製品の英語データシートに間違いがありましたので、お詫びして訂正いたします。
この正誤表は、2011 年 10 月 12 日現在、アナログ・デバイセズ株式会社で確認した誤りを
記したものです。
英語データシートのリビジョンが改定された場合、これらの誤りが訂正される場合があり
ます。あらかじめご承知おきください。
正誤表作成年月日： 2011 年 10 月 12 日
製品名：AD7280A
対象となる英語データシートのリビジョン(Rev)：Rev.0
訂正箇所：
P.21
Figure 34 内
誤）SERIAL READ OPERATION PART2
正）INTERNAL ADC CONVERSIONS PART2
誤）SERIAL READ OPERATION PART3
正）INTERNAL ADC CONVERSIONS PART3
Figure 34 タイトル
誤）図 34. 3 つ使用した AD7280A チェーンについての ADC 変換と読み出し
正）図 34. 3 つ使用した AD7280A チェーンについての ADC 変換
TOTAL CONVERSION TIME =
((tACQ + tCONV) × (#CONVERSIONS PER PART)) – tACQ + ((N – 1) × tDELAY )
CNVST
tCONV
INTERNAL ADC
CONVERSIONS
PART 1
SERIAL READ
OPERATION
PART 3
tDELAY
tACQ + tCONV
VOLT 5
VOLT 4
AUX6
tDELAY
VOLT 12
VOLT 11
VOLT 10
AUX12
tACQ + tCONV
tDELAY
tDELAY
VOLT 18
VOLT 17
VOLT 16
AUX18
tACQ + tCONV
09435-015
SERIAL READ
OPERATION
PART 2
VOLT 6
図 34. 3 つ使用した AD7280A チェーンについての ADC 変換と読み出し
社／〒105-6891 東京都港区海岸 1-16-1
ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36
新大阪トラストタワー
電話 06（6350）6868
本
リチウム・イオン・バッテリ
モニター・システム
AD7280A
VDD
VIN6
VIN5
VIN4
VIN3
VIN2
VIN1
VIN0
AUX6
AUX5
AUX4
AUX3
AUX2
AUX1
HV
MUX
DAISY-CHAIN
INTERFACE
CELL
BALANCING
INTERFACE
AD7280A
REGULATOR
DGND
12-BIT ADC
CLOCK
VREF
REFGND
アプリケーション
VSS
AVCC
CONTROL LOGIC
AND SELF-TEST
LIMIT REG
SQN LOGIC
DATA MEMORY
SPI INTERFACE
2.5V
REF
CREF
DVCC
VDRIVE
LV
MUX
AUX TERM
リチウム・イオン・バッテリ・モニター
電気自動車やハイブリッド電気自動車
電源のバックアップ
電動工具
VREG
AGND
SCLK
SDI
SDO
ALERT
CS
PD
CNVST
MASTER
SDOlo ALERTlo
09435-001
12 ビット ADC、変換時間； 1CH 当たり 1 µs
6 アナログ入力チャンネル、同相電圧範囲；0.5 V ～ 27.5 V
6ADC 補助入力
±1.6 mV セル電圧精度
電圧レギュレータ内蔵
セル・バランシング・インターフェース
デイジーチェーン・インターフェース
内蔵リファレンス：±3 ppm/℃
パワーダウン電流；1.8 µA
高入力インピーダンス
警告機能付きシリアル・インターフェース
最大 48CH までを 1 SPI インターフェースで通信
読み出し/書き込みコマンドの CRC 保護
チャンネル・シーケンスに必要なレジスタを内蔵
VDD 動作範囲:8 V～30 V
温度範囲：-40℃～+105°C
48 ピン LQFP
車載アプリケーション用に認定
CB1
CB2
CB3
CB4
CB5
CB6
機能ブロック図
SCLKhi
SDIhi
SDOhi
ALERThi
CShi
PDhi
CNVSThi
特長
図 1.
概要
AD7280A1 はハイブリッド電気自動車、バッテリ・バックアッ
プ、電動工具で使われる直列接続されたリチウム・イオン・バ
ッテリの汎用モニターに必要なすべての機能を内蔵しています。
この製品はバッテリ管理用に 6 セルまでのマルチプレクスされ
たセル電圧測定用チャンネルと補助 ADC 測定用チャンネルを
備えています。±3 ppm/°C のリファレンスが内蔵されているの
で、セル電圧精度±1.6 mV が得られます。ADC の分解能は 12
ビットで、7 µs 以内に 48 セルまでの変換を行う事が出来ます。
AD7280A は内蔵レジスタを備えているので、アプリケーション
の必要に応じてチャンネル測定のシーケンスをプログラムする
事ができます。
AD7280A は１つの VDD 電源で動作し、その電源電圧範囲は 8
V ～ 30 V（絶対最大定格は 33 V）です。この製品は VDD 全体に
渡る大きな同相信号に対応できる、6 つの差動アナログ入力チ
ャンネルを備えています。各チャンネルの入力信号範囲
（VIN(+)− VIN(−)）は 1 V ～ 5 V です。入力ピンは直列接続の 6
セルを想定しています。さらにデバイスは温度測定あるいはシ
ステム診断に使用可能な 6 つの補助用 ADC 入力チャンネルを
備えています。
AD7280A は内部で既知の電圧を ADC 入力に供給する自己テス
ト機能を内蔵しています。
1
AD7280A はダイナミック警告機能も内蔵しており、セル電圧又
は補助の ADC 入力がユーザ設定の上限と下限を超えているか
どうかを検出する事ができます。AD7280A は各セルの放電用外
部 FET をコントロールする目的で設計されたセル・バランシン
グ・インターフェース出力を備えています。
デイジーチェーン・インターフェースにより各々のデバイス絶
縁の必要なしに最大 8 個までのデバイスを直列接続できます。
AD7280A は 1 MSPS で変換中に通常動作で 6.9 mA を許容する
わずか一本の電源ピンのみを必要とします。
これらすべての機能を 40°C～+105°C の温度範囲で動作する 48
ピン LQFP パッケージひとつで提供します。
特許申請中
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
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本
目次
特長 ..................................................................................................... 1
アプリケーション ............................................................................. 1
機能ブロック図 ................................................................................. 1
概要 ..................................................................................................... 1
改訂履歴 ............................................................................................. 2
仕様 ..................................................................................................... 3
電源仕様 ......................................................................................... 5
タイミング仕様 ............................................................................. 6
絶対最大定格 ..................................................................................... 7
熱抵抗 ............................................................................................. 7
ESD の注意..................................................................................... 7
ピン配置と機能の説明 ..................................................................... 8
代表的な性能特性 ............................................................................ 11
用語 ....................................................................................................14
動作原理 ............................................................................................15
回路説明 ........................................................................................15
コンバータの動作 ........................................................................15
アナログ入力構造 ........................................................................16
伝達関数 ........................................................................................16
レジスタ・マップ ............................................................................ 28
セル電圧レジスタ ........................................................................ 28
補助 ADC レジスタ ...................................................................... 28
自己テストレジスタ .................................................................... 28
コントロール・レジスタ ............................................................ 28
セル過大電圧レジスタ ................................................................ 29
セル不足電圧レジスタ ................................................................ 30
AUXADC 過大電圧レジスタ ...................................................... 30
AUXADC 不足電圧レジスタ ...................................................... 30
警告レジスタ ................................................................................ 30
セル・バランス・レジスタ ........................................................ 30
セル・バランス・タイマー・レジスタ .................................... 30
PD タイマー・レジスタ .............................................................. 31
リード・レジスタ ........................................................................ 31
CNVST コントロール・レジスタ .............................................. 31
シリアル・インターフェース ........................................................ 32
AD7280A への書き込み............................................................... 32
AD7280A からの読み出し ........................................................... 33
デイジーチェーン・インターフェース......................................... 34
代表的な接続図 ............................................................................17
変換データ又はレジスタ・データを読み出す時の AD7280A
をアドレッシング ........................................................................ 34
リファレンス電圧 ........................................................................19
AD7280A を初期化する............................................................... 34
セル電圧入力と補助 ADC 入力の変換 ......................................19
ライト・アクノレッジ ................................................................ 35
デイジーチェーンで接続された複数の AD7280A のセル電
圧入力と補助 ADC 入力の変換 ..................................................21
巡回冗長検査 ................................................................................ 35
変換ウインド ................................................................................22
自己テスト変換 ............................................................................22
セル数が 6 電圧セル以下の時の接続 .........................................22
補助 ADC 入力 ..............................................................................23
電源条件 ........................................................................................23
パワーダウン ................................................................................24
パワーアップ時間 ........................................................................25
セル・バランシング出力 ............................................................25
警告出力 ........................................................................................27
AD7280A とのインターフェースの例 ........................................... 38
変換と読み出しのルーチン ........................................................ 38
例 ................................................................................................... 38
EMC ガイドライン........................................................................... 44
回路とレイアウトのガイドライン ............................................ 44
ノイズの多い環境での動作 ........................................................ 44
ソフトウェア・フローチャート ................................................ 45
外形寸法 ............................................................................................ 47
オーダー・ガイド ........................................................................ 47
車載用製品 .................................................................................... 47
改訂履歴
4/11—Revision 0:初版
Rev.
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仕様
特に指定のない限り、VDD= 8 V～30 V、VSS = 0 V、DVCC = AVCC = VREG、VDRIVE = 2.7 V ～ 5.5 V、 TA = −40°C ～ +105°C。
表 1.
パラメータ
Min
Typ
Max
単位
テスト条件/コメント
ノーミス・コード
DC 精度(VIN0 ～ VIN6)1
12
分解能
積分非直線性
±1
ビット
LSB
微分非直線性
±0.8
LSB
オフセット誤差
±1
LSB
オフセット誤差のマッチング
1
LSB
ゲイン誤差
±1
LSB
ゲイン誤差のマッチング
1
LSB
ADC 未調整誤差2 3
±1.2
mV
総合未調整誤差4 5
±1.6
±9
mV
±10
mV
±14.5
mV
2 × VREF
VCM +
VREF
27.5
V
V
±70
nA
±3
nA
VIN 範囲 6 = 1 V ～ 4.1 V、 −10°C ～
+85°C
VIN 範囲6= 1 V ～ 4.1 V、-40°C ～
+85°C
VIN 範囲 6 = 1 V ～ 4.1 V、 -40°C ～
+105°C
セル電圧入力(VIN0 ～ VIN6)
疑似差動入力電圧
VIN(x) − VIN(x − 1)
絶対入力電圧
1
VCM −
VREF
0.5
同相入力電圧
スタティック・リーク電流
7
±5
7
ダイナミック・リーク電流
15
入力容量
V
100 ms 毎のCNVST パルス
pF
DC 精度(AUX1 TO AUX6)1 8
12
分解能
Bits
積分非直線性
±1
LSB
微分非直線性
±0.8
LSB
オフセット誤差
±2
LSB
オフセット誤差のマッチング
2
LSB
ゲイン誤差
±2
LSB
ゲイン誤差のマッチング
2
LSB
±1.2
mV
ADC 未調整誤差
9
10
総合未調整誤差
±1.6
ノーミス・コード
±20
mV
-40℃～+85°C
±22
mV
-40℃～+105°C
2 × VREF
V
補助 ADC 入力（AUX1 ～ AUX6）
入力電圧範囲
0
スタティック・リーク電流 7
±15
nA
ダイナミック・リーク電流 7
±3
nA
15
入力容量
100 ms 毎のCNVST
パルス
pF
リファレンス
リファレンス電圧
リファレンス電圧の温度係数
2.494
2.5
2.506
V
-40℃～+85°C
2.494
2.5
2.509
V
-40℃～+105°C
±3
±15
ppm/℃
-40℃～+85°C
ppm/℃
ppm
-40℃～+105°C
±11
出力電圧ヒステリシス
50
長時間ドリフト
150
ライン・レギュレーション
±5
ターンオン・セトリング・タイム11 12
5.5
Rev.
-40℃～+105°C
ppm/1000
hours
ppm/V
10
| Page
ms
of
VREG = 1 µF, VREF = 1 µF, CREF = 100 nF
Min
パラメータ
Typ
Max
単位
30
V
5.5
V
5
mA
テスト条件/コメント
レギュレータ出力(VREG)
入力電圧範囲
8
出力電圧、VREG13
14
4.9
5.2
出力電流
5 mA 外部負荷
ライン・レギュレーション
0.5
mV/V
負荷レギュレーション
2.5
mV/mA
内部短絡保護制限
25
mA
10 Ω 短絡の場合
V
ISOURCE = 415 nA
セル・バランシング出力15
出力ハイ・レベル電圧、VOH
VREG − 1
出力ロー・レベル電圧、VOL
0
5
VREG +
0.2
V
CB1 出力のランプアップ時間16
30
µs
負荷 80 pF
CB1 出力のランプダウン時間17
30
µs
負荷 80 pF
380
µs
負荷 80 pF
30
µs
負荷 80 pF
CB2～CB6 出力のランプアップ時間
16
CB2 ～ CB6 出力のランプダウン時間
17
ロジック入力
入力ハイ・レベル電圧、VINH
2.4
V
入力ロー・レベル電圧、VINL
0.4
V
入力電流、IIN
±10
µA
5
入力容量、CIN
pF
ロジック出力
出力ハイ・レベル電圧、VOH
VDRIVE ×
0.9
V
ISOURCE = 200 µA
ISINK = 200 µA
出力ロー・レベル電圧、VOL
0.4
V
フローティング状態リーク電流
±10
µA
フローティング状態出力容量
出力コーディング
5
pF
ストレート・バイナリ
DC 精度の仕様で、セル電圧測定の LSB サイズは(2 × VREF − 1 V)/4096 です。補助 ADC 入力電圧測定の LSB サイズは (2 × VREF)/4096 です。
ADC 未調整誤差は ADC の INL 誤差と入力チャンネル（VIN0 ～ VIN6）のオフセット誤差、ゲイン誤差を含みます。
3
セル・バランシングの最中の変換精度はセル・バランス回路が動作しているために低下します。ADC の未調整誤差は 4 倍増えます。
4
総合未調整誤差は リファレンス誤差（理想と実際のリファレンス電圧の差と 2.5 V リファレンスの温度係数）と同様に ADC の INL と入力チャンネル
（VIN0 ～ VIN6）の ゲイン誤差とオフセット誤差を含みます。
5
セル・バランシングの間の変換精度はセル・バランス回路が動作しているために低下します。総合未調整誤差は 4 倍増えます。
6
フル・アナログ入力範囲（すなわち 1 V ～ 2 × VREF）の場合、総合未調整誤差は 20%増えます。
7
変換中に入力ピンで測定される総合電流はスタティック・リーク電流とダイナミック・リーク電流の合計です。用語セクションを参照。
8
コントロール・レジスタの D3 ビットを"0"に設定（サーミスタ終端抵抗機能は使用しない）。
9
ADC 未調整誤差は ADC の INL と AUXx 入力チャンネルのゲイン誤差とオフセット誤差を含みます。
10
総合未調整誤差は リファレンス誤差（理想と実際のリファレンス電圧の差と 2.5 V リファレンスの温度係数）と同様に ADC の INL と AUXx 入力チ
ャンネルのゲイン誤差とオフセット誤差を含みます。
11
ターンオン・セトリング時間はPD信号の立ち上がりエッジから変換結果が規定された精度に安定するまでの時間です。これはレギュレータとリファ
レンスをパワーアップするために必要な時間を含みます。リファレンスをパワーアップすためにCNVST入力の立ち上がりエッジも又必要になる事に
注意してください。この立ち上がりエッジはPDの立ち上がりエッジの後に起こるようにする必要があります。
12
初期リリース時のサンプル・テストにより適合性を保証。
13
レギュレータ出力電圧は外部 5 mA 負荷に AD7280A の AVCC、DVCC、と VDRIVE の駆動に必要な電流を加えた電流を基に規定されています。
14
この仕様は外部使用可能な最大レギュレータ出力電流について述べています。
15
CBx 出力はバランスをとるセルの負端子を基準に 0V 又は VREG に設定する事ができます。
16
CB1 ～ CB6 出力のランプアップ時間はCSコマンドの立ち上がりエッジから、CB 出力がバランスを取ろうとするセルの負端子を基準に VREG − 1 V を
超えるまでと定義されます。
17
CB1 ～ CB6 出力のランプダウン時間はCS コマンドの立ち上がりエッジから CB 出力がバランスを取ろうとするセルの負端子を基準に 50 mV 低くな
るまでと定義されます。
2
Rev.
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of
電源仕様
特に指定のない限り、VDD= 8 V～30 V、VSS = 0 V、DVCC = AVCC = VREG、VDRIVE = 2.7 V ～ 5.5 V、 TA = −40°C ～ +105°C。
表 2.
パラメータ
電源条件
VDD
マスター・デバイス
Min
Typ
8
Max
単位
30
V
IDD(変換時)
5.6
7.3
mA
IDD(データ読み出し時)
5.3
7.0
mA
IDD(セル・バランシング時)
5.1
6.8
mA
IDD （ソフトウェア・パワーダウ
ン）
2.5
2.9
mA
IDD（フル・パワーダウン・モー
ド）
1.8
5
µA
IDD(変換時)
6.9
8.7
mA
IDD(データ読み出し時)
6.5
8.2
mA
IDD(セル・バランシング時)
6.4
8.0
mA
IDD （ソフトウェア・パワーダウ
ン）
3.8
4.2
mA
IDD（フル・パワーダウン・モー
ド）
1.8
5
µA
変換時
170
220
mW
データ読み出し時
160
210
mW
セル・バランシング時
155
205
mW
ソフトウェア・パワーダウン
75
90
mW
フル・パワーダウン・モード
54
150
µW
テスト条件/コメント
スレーブ・デバイス
消費電力
VDD = 30 V
マスター・デバイス
VDD = 30 V
スレーブ・デバイス
変換時
210
265
mW
データ読み出し時
195
250
mW
セル・バランシング時
192
240
mW
ソフトウェア・パワーダウン
115
130
mW
フル・パワーダウン・モード
54
150
µW
Rev.
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of
タイミング仕様
特に指定のない限り、VDD= 8 V～30 V、VSS = 0 V、DVCC = AVCC = VREG、VDRIVE = 2.7 V ～ 5.5 V、 TA = −40°C ～ +105°C。
表 3.
パラメータ1
tCONV
Min
Typ
Max
単位
425
560
695
ns
-40℃～+85°C
720
ns
-40℃～+105°C
ADC 変換時間
425
tACQ
ADC のアクイジション時間、コントロール・レジスタの[D6:D5]ビットを
"00" に設定
340
400
340
465
ns
-40℃～+85°C
470
ns
-40℃～+105°C
tACQ
ADC のアクイジション時間、コントロール・レジスタの[D6:D5]ビットを
"01"に設定
665
800
665
1010
ns
-40℃～+85°C
1030
ns
-40℃～+105°C
tACQ
ADC のアクイジション時間、コントロール・レジスタの[D6:D5]ビットを
"10"に設定
1005
1200
1005
1460
ns
-40℃～+85°C
1510
ns
-40℃～+105°C
tACQ
ADC のアクイジション時間、コントロール・レジスタの[D6:D5]ビットを
"11"に設定
1340
1600
1340
tDELAY
tWAIT
説明
200
1890
ns
-40℃～+85°C
1945
ns
-40℃～+105°C
250
ns
デイジーチェーンの隣接した 2 つのデバイスのCNVSTの立下りエッジの
間の伝搬遅延
μs
変換の終了と変換結果の読み出し開始の間で必要な時間
MHz
シリアル読み出しクロックの周波数
ns
µs
シリアル読み出しの終了と次の変換開始の間で必要な最小休止時間
CNVST のロー・パルス
ns
CS の立下りエッジから SCLK の立ち上がりエッジまで
ns
CSの立ち下がりエッジから SDO がスリーステート・ディスエーブルにな
るまでの遅延
5
fSCLK
1
tQUIET
200
t12
0.4
t2
10
t3
50
20
t4
5
ns
SCLK 立ち下がりエッジ前の SDI セットアップ・タイム
t5
4
ns
SCLK の立ち下がりエッジ後の SDI ホールド・タイム
ns
SCLK 立ち上がりエッジ後のデータ・アクセス時間
t63
28
t7
20
ns
SCLK からデータ有効までのホールド・タイム
t8
0.45 × tSCLK
ns
SCLK のハイ・パルス幅
t9
0.45 × tSCLK
ns
t104
100
ns
SCLK のロー・パルス幅
CS の立ち上がりエッジから SYNC の立ち上がりエッジまで
ns
CS の立ち上がりエッジから SDO が高インピーダンスになるまで
µs
各 32 ビット書き込み/読み込みコマンドの間で必要なCSハイ・レベルの
時間
t11
t12
10
3
初期リリース時のサンプル・テストにより適合性を保証。すべての入力信号は tR = tF = 5 ns (VDRIVE の 10%から 90%)で規定され、1.6V の電圧レベル
からの時間とします。与えられたすべてのタイミング仕様は 25 pF の負荷容量で規定。
2
CNVSTピンがゲートされない時、ソフトウェア・パワーダウン状態に入らない事を確実にするための最大許容CNVSTローパルス時間。
3
出力が 0.4 V または 2.4 V を横切るために要する時間。
4
t10 は連続した SCLK を使用する時適用。.設計上で保証します。
タイミング図
図 2.シリアル・インターフェースのタイミング図
Rev.
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of
絶対最大定格
上記の絶対最大定格を超えるストレスを加えるとデバイスに
恒久的な損傷を与えることがあります。この規定はストレス
定格の規定のみを目的とするものであり、仕様に記載する規
定値以上でのデバイス動作を定めたものではありません。デ
バイスを長時間絶対最大定格状態に晒すとデバイスの信頼性
に影響を与える可能性があります。
特に指定のない限り、TA = 25℃。
表 4.
Parameter
VDD to VSS, AGND
VSS to AGND, DGND
VIN0 to VIN5 Voltage to VSS,
AGND
VIN6 Voltage to VSS, AGND
CB1 Output to VSS, AGND
CBx Output to VIN(x − 1)1
AUX1 to AUX6 Voltage to VSS,
AGND
AUXTERM Voltage to VSS, AGND
AVCC to VSS, AGND, DGND
DVCC to AVCC
DVCC to VSS, DGND
VDRIVE to VSS, AGND
AGND to DGND
Digital Input Voltage to VSS, DGND
Digital Output Voltage to VSS,
DGND
Input Current to Any Pin Except
Supply Pins2
Operating Temperature Range
Storage Temperature Range
Junction Temperature
Pb-Free Temperature,
Soldering Reflow
ESD
1
2
Rating
−0.3 V to +33 V
−0.3 V to +0.3 V
VSS − 0.3 V to VDD + 0.3 V
IPC 2221 工業規格に準拠するためは、高電圧ピンに絶縁保護
コーティングを使用することが推奨されます。
VDD − 0.3 V to VDD + 1 V
−0.3 V to DVCC + 0.3 V
−0.3 V to VIN(x − 1)1 + 7 V
−0.3 V to AVCC + 0.3 V
熱抵抗
θJA はワーストケース条件、つまり表面実装型パッケージの場
合、デバイスを回路基板にハンダ付けした状態で規定されま
す。
−0.3 V to AVCC + 0.3 V
−0.3 V to +7 V
−0.3 V to +0.3 V
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to +0.3 V
−0.3 V to VDRIVE + 0.3 V
−0.3 V to VDRIVE + 0.3 V
表 5.熱抵抗
パッケージ・タイプ
48-Lead LQFP (ST-48)
θJC
17
単位
°C/W
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能务化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
±10 mA
−40°C to +105°C
−65°C to +150°C
150°C
260(+0)°C
2 kV
x = 2 ～6。
最大 100 mA までの過渡電流では SCR ラッチ・アップは生じません。
Rev.
θJA
76.2
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of
AUX2
AUX1
CREF
VREF
REFGND
ALERThi
SDIhi
CNVSThi
SDOhi
SCLKhi
CShi
PDhi
ピン配置と機能の説明
48 47 46 45 44 43 42 41 40 39 38 37
VIN6 1
CB6
36 AUX3
PIN 1
2
35 AUX4
34 AUX5
VIN5 3
CB5 4
33 AUX6
VIN4 5
32 AUX TERM
AD7280A
CB4 6
31 AGND
TOP VIEW
(Not to Scale)
VIN3 7
30 AVCC
CB3 8
29 VDRIVE
VIN2 9
28 ALERTlo
CB2 10
27 ALERT
SDO
VIN1 11
26
CB1 12
25 SDOlo
09435-003
CNVST
SDI
SCLK
CS
DGND
DVCC
VREG
VSS
VDD
PD
VIN0
MASTER
13 14 15 16 17 18 19 20 21 22 23 24
図 3.ピン配置
表 6.ピン機能の説明
ピン番号
記号
1, 3, 5, 7, 9, VIN6 ～
11, 13
VIN0
説明
アナログ入力 6～アナログ入力 0。VIN0 を直列に接続されたバッテリ・セルの底部に接続する必要があ
ります。VIN1 をセル 1 のトップに、VIN2 をセル 2 のトップに接続し、その他も同じように接続します
（図 28. と図 29.を参照）。
2, 4, 6, 8,
10, 12
CB6 ～ CB1
セル・バランス出力 6～セル・バランス出力 1。これらのピンは、外付けセル・バランシング用トラン
ジスタのゲート駆動に使用する事ができる電圧を出力します。各 CBx 出力はバランスをとろうとする
バッテリ・セルの負端子の絶対的な電圧を基準に 0 V 又は 5 V の電圧出力を供給します。
14
MASTER
電圧入力。DSP/マイクロプロセッサに直接接続する AD7280A のマスター・ピンを 10 kΩ 抵抗を通して
VDD 電源ピンに接続してください。2 つ以上の AD7280A をデイジーチェーン接続するアプリケーショ
ンでは、デイジーチェーンの残りの AD7280A のマスター・ピンを 10 kΩ 抵抗を通して各々の VSS 電源
ピンに接続する必要があります。
15
PD
パワーダウン入力。このピンは AD7280A をパワーダウンするために使用されます。AD7280A がマスタ
ーとして動作する時、PD 入力は DSP/マイクロプロセッサから供給されます。AD7280A がデイジーチ
ェーンのスレーブとして動作する時は、PD入力をデイジーチェーン接続のすぐ下の電位の AD7280A の
PDhi 出力に接続する必要があります。
16
VDD
AD7280A の高電圧アナログ入力回路の正電源電圧。電源は最低電圧の 8V より大きい必要があります。
VDD は AD7280A がモニタする 4 セル、5 セル又は 6 セルのバッテリ・スタックの最高電位でセルから直
接供給できます。VDD と VSS の間に印加できる最大電圧は 30V です。VDD ピンには 10 µF と 100 nF のデ
カップリング・コンデンサを接続してください。
17
VSS
AD7280A の高電圧アナログ入力回路の負電源電圧。この入力は AGND/DGND 電圧と同じ電位にする必
要があります。
18
VREG
アナログ電圧出力：5.2 V。 内部的に生成された VREG 電圧は ADC コア回路に電源を供給しますが、
このピンから出力できますので、AD7280A の外部で利用できます。VREG ピンにデカップリング用コン
デンサ 1 µF と 100 nF を接続してください。
19
DVCC
デジタル電源電圧：4.9 V ～ 5.5 V。理想的には DVCC 電圧と AVCC 電圧を同じ電位にする必要がありま
す。
最高の性能を得るために、DVCC ピンと AVCC ピンの電圧差が過度状態でも確実に 0.3 V を超えないよう
に、それらを共に短絡する事をお勧めします。この電源は DGND に対してデカップリングする必要が
あります。DVCC ピンにデカップリング用コンデンサ 100 nF を接続してください。DVCC 電源ピンを
VREG 出力に接続する必要があります。
20
DGND
デジタル・グラウンド。AD7280A の全デジタル回路のグラウンド基準点。DGND 電圧と AGND 電圧は
理想的には同電位である必要があり、例え過渡状態でも違いが 0.3 V 以上にならないようにする必要が
あります。
Rev.
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of
ピン番号
21
記号
CS
説明
22
SCLK
シリアル・データ入力。マスターの AD7280A デバイスの場合、SCLK 入力は DSP/マイクロプロセッサ
から供給されます。AD7280A がデイジーチェーンでスレーブとして動作する時は、この入力をデイジ
ーチェーン接続のすぐ下の電位の AD7280A の SCLKhi 出力に接続する必要があります。
23
SDI
シリアル・データ入力。内蔵レジスタに書き込むデータはこの入力ピンに供給され、SCLK 入力の立下
りエッジで AD7280A に入力されます。マスターの AD7280A デバイスの場合、SDI は SDI インターフ
ェースのデータ入力です。AD7280A がデイジーチェーンでスレーブとして動作する時は、この入力は
デイジーチェーン接続のすぐ下の電位の AD7280A の SDOhi 出力からデータを受信します。
24
CNVST
変換開始入力。CNVSTの立ち下がりエッジで変換が開始されます。マスターAD7280A については、
CNVST パルスが DSP/マイクロプロセッサから供給されます；この入力を DVCC に接続し、シリアル・
インターフェースを使って変換を開始する事もできます。AD7280A がデイジーチェーン接続のスレー
ブとして動作する時は、この入力をデイジーチェーンのすぐ下の電位の AD7280A のCNVSThi出力に接
続する必要があります。
25
SDOlo
デイジーチェーン・モードでのシリアル・データ出力。マスターの AD7280A デバイスについては、こ
の出力を直接又は 1 kΩ プルダウン抵抗を通して VSS に接続する必要があります。AD7280A がデイジー
チェーンでスレーブとして動作する時は、この出力をデイジーチェーン接続のすぐ下の電位の
AD7280A の SDIhi 入力に接続する必要があります。
26
SDO
シリアル・データ出力。変換出力データ又はレジスタ出力データがシリアル・データ・ストリームとし
てこのピンに供給されます。ビットは SCLK 入力の立ち上がりエッジでクロック駆動により出力されま
す；データをアクセスするには 32SCLK が必要です。マスターAD7280A については、SDO 出力を DSP/
マイクロプロセッサに接続する必要があります。デイジーチェーンのその他の AD7280A の SDO 出力
を、直接又は 1 kΩ プルダウン抵抗を通して VSS に接続する必要があります。
27
警告
デジタル出力。このフラグはセル入力又は補助 ADC 入力の過電圧又は不足電圧を表示します。マスタ
ーAD7280A の警告出力は DSP/マイクロプロセッサに接続してください。デイジーチェーン接続の他の
AD7280A の警告出力は、直接又は 1 kΩ プルダウン抵抗を通して VSS に接続してください。
28
ALERTlo
デイジーチェーン・モードでの警告出力。マスターAD7280A については、その出力を直接又は 1 kΩ プ
ルダウン抵抗を通して VSS に接続する必要があります。AD7280A がデイジーチェーンでスレーブとし
て動作する時は、この出力をデイジーチェーン接続のすぐ下の電位の AD7280A の ALERThi 入力に接
続する必要があります。
29
VDRIVE
ロジック電源入力。このピンに印加された電圧は、 SPI インターフェースが動作する電圧を決めます。
このピンを DGND にデカップリングする必要があります。マスターの AD7280A デバイスの場合、この
ピンの電圧範囲は 2.7 V～5.5 V です。VDRIVE 電圧を AVCC と DVCC の電圧とは異なる電圧にする事はで
きますが、どちらからも 0.3 以上超えないようにする必要があります。デイジーチェーン接続のその他
の AD7280A の VDRIVE は VREG に接続する必要があります。
30
AVCC
ADC コア回路のアナログ電源電圧：4.9 V ～ 5.5 V。理想的には AVCC 電圧と DVCC 電圧を同じ電位にす
る必要があります。最高の性能を得るために、 AVCC ピンと DVCC ピンの電圧差が例え過度状態でも絶
対に 0.3 V を超えないように、それらをいっしょに短絡する事をお勧めします。この電源は AGND にデ
カップリングする必要があります。AVCC ピンに 100 n F のデカップリング用コンデンサを接続してくだ
さい。AVCC 電源ピンを VREG 出力に接続する必要があります。
31
AGND
アナログ・グラウンド。このピンは全 AD7280A の全アナログ回路のグラウンド・リファレンス点で
す。この入力は直列に接続されたバッテリ・セルの底部と同じ電位にする必要があります。AGND 電圧
と DGND 電圧は理想的には同電位である必要があり、たとえ過渡状態でも違いが 0.3 V 以上にならない
ようにする必要があります。
32
AUXTERM
サーミスタ終端抵抗入力。もしこの機能がアプリケーションで必要ない場合には、このピンを 10 kΩ 抵
抗を通して VREG に接続する事をお勧めします。
33～38
AUX6 ～
AUX1
補助、シングル・エンド 5VADC 入力。アプリケーション上でこれらのどの入力も必要ない場合には、
このピンを 10 kΩ 抵抗を通して VREG に接続する事をお勧めします。
39
CREF
リファレンス電圧コンデンサ。このピンに REFGND に対する 100 nF のカップリング・コンデンサを接
続する必要があります。
40
VREF
リファレンス出力：2.5 V。内部リファレンスは AD7280A の外部使用にこのピンから出力可能です。
このピンには REFGND に対して 1 µF のカップリング・コンデンサをお勧めします。
41
REFGND
リファレンス・グラウンド。このピンは内部バンドギャップ・リファレンス回路のグラウンド・リファ
レンス点です。REFGND 電圧は AGND 電圧と同じ電位である必要があります。
42
ALERThi
デイジーチェーン・モードでの警告入力。デイジーチェーン接続の各 AD7280A からの警告信号はチェ
ーンの各 AD7280A の ALERTlo 出力と ALERThi 入力を通して渡され、マスターAD7280A の警告出力か
ら DSP/マイクロプロセサに供給されます。この入力をデイジーチェーン接続のすぐ上の電位の
チップ・セレクト入力。CS入力は SPI とデイジーチェーン・インターフェースの入力データと出力デ
ータをフレーム化するために使用されます。 マスターの AD7280A デバイスには、CS入力は DSP/マイ
クロプロセッサから供給されます。 AD7280A がデイジーチェーンでスレーブとして動作する時は、こ
の入力をデイジーチェーン接続のすぐ下の電位にある AD7280A のCShi出力に接続する必要がありま
す。
Rev.
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of
ピン番号
記号
説明
AD7280A の ALERTlo 出力に接続する必要があります。スタックのもっとも高い電位に接続されている
AD7280A は警告入力（ALERThi）を必要としません。 この場合、このピンを 1 kΩ 抵抗を通して VDD
に接続してください。
43
SDIhi
デイジーチェーン・モードでのシリアル・データ入力。デイジーチェーン接続の各 AD7280A からのデ
ータはチェーンの各 AD7280A の SDOlo 出力と SDIhi 入力を通して渡され、マスターAD7280A の SDO
出力から DSP/マイクロプロセサに供給されます。この入力をデイジーチェーンのすぐ上の電位の
AD7280A の SDOlo 出力に接続する必要があります。スタックのもっとも高い電位に接続されている
AD7280A はデイジーチェーン・モードではシリアル・データ入力を必要としません; この場合、このピ
ンを 1 kΩ 抵抗を通して VDD に接続する必要があります。
44
CNVSThi
デイジーチェーン・モードでの変換開始出力。DSP/マイクロプロセッサからマスターAD7280A の
CNVST入力へ供給される変換開始信号はCNVST 入力と CNVSThi出力によって各 AD7280A に渡されま
す。この出力をデイジーチェーンのすぐ上の電位に接続されている AD7280A のCNVSTピンに接続する
必要があります。スタックのもっとも高い電位に接続されている AD7280A はデイジーチェーン変換開
始出力を必要としません; この場合、このピンを VDD に接続する必要があります。
45
SDOhi
デイジーチェーン・モードでのシリアル・データ出力。DSP/マイクロプロセッサからマスター
AD7280A の SDI 入力に供給されるシリアル・データ入力は SDI 入力と SDOhi 出力によって各
AD7280A に渡されます。この出力をデイジーチェーンのすぐ上の電位に接続されている AD7280A の
SDl 入力に接続する必要があります。スタックのもっとも高い電位に接続されている AD7280A はデイ
ジーチェーン・シリアル・データ出力（SDOhi）を必要としません; この場合、このピンを VDD に接続
する必要があります。
46
SCLKhi
デイジーチェーン・モードでのシリアル・クロック出力。DSP/マイクロプロセッサからマスター
AD7280A の SCLK 入力へ供給されるクロック信号は SCLK 入力と SCLKhi 出力によって各 AD7280A に
渡されます。この出力をデイジーチェーンのすぐ上の電位に接続されている AD7280A の SCLK 入力に
接続する必要があります。スタックのもっとも高い電位に接続されている AD7280A はデイジーチェー
ン・シリアル・クロック出力（SCLKhi）を必要としません; この場合には、このピンを VDD に接続する
必要があります。
47
CShi
デイジーチェーン・モードでのチップ・セレクト出力。DSP/マイクロプロセッサからマスター
AD7280A のCS入力へ供給されるチップ・セレクト信号はCS入力とCShi 出力により各 AD7280A に渡さ
れます。この出力をデイジーチェーンのすぐ上の電位に接続されている AD7280A のCS入力に接続する
必要があります。スタックのもっとも高い電位に接続されている AD7280A はデイジーチェーン・チッ
プ・セレクト出力を必要としません; この場合、このピンを VDD に接続する必要があります。
48
PDhi
デイジーチェーン・モードでのパワーダウン出力。DSP/マイクロプロセッサからマスターAD7280A の
PD入力へ供給されるパワーダウン信号はPD入力とPDhi出力により各 AD7280A に渡されます。この出
力をデイジーチェーンのすぐ上の電位に接続されている AD7280A のPD入力に接続する必要がありま
す。スタックのもっとも高い電位に接続されている AD7280A はデイジーチェーン・パワーダウン出力
を必要としません; この場合、このピンを VDD に接続する必要があります。
Rev.
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of
代表的な性能特性
8
= 8V
= 10V
= 22.5V
= 29.9V
7
MASTER CURRENTS
5.1
0
20
40
60
80
100
1
–40
09435-102
–20
60
80
100
SLAVE, VDD = 8V
SLAVE, VDD = 10V
SLAVE, VDD = 29.9V
MASTER, VDD = 8V
MASTER, VDD = 10V
MASTER, VDD = 29.9V
6
IDD (mA)
5.2
5.1
5
SLAVE CURRENTS
4
3
MASTER CURRENTS
2
0
20
40
60
80
100
TEMPERATURE (°C)
1
–40
09435-103
–20
–20
0
20
図 5.各種電源電圧の VREG 対 温度
8
10,000
NUMBER OF OCCURRENCES
MASTER CURRENTS
5
4
SLAVE, VDD = 8V
SLAVE, VDD = 10V
SLAVE, VDD = 29.9V
MASTER, VDD = 8V
MASTER, VDD = 10V
MASTER, VDD = 29.9V
2
–20
0
20
40
60
80
100
100
TEMPERATURE (°C)
8000
6000
4000
2000
0
09435-104
3
80
9149
SLAVE CURRENTS
6
60
図 8.各種電源電圧におけるソフトウェア・パワーダウン時の
IDD 対 温度
VREG を AVCC と DVCC,に接続、外部負荷 5 mA
7
40
TEMPERATURE (°C)
09435-106
VREG VOLTAGE (V)
40
7
5.0
IDD (mA)
20
8
= 8V
= 10V
= 22.5V
= 29.9V
5.3
1
–40
0
図 7.各種電源電圧におけるセル・バランシング時の IDD 対 温度
VREG を AVCC と DVCC に接続
VDD
VDD
VDD
VDD
–20
TEMPERATURE (°C)
図 4.各種電源電圧の VREG 対 温度
4.9
–40
SLAVE, VDD = 8V
SLAVE, VDD = 10V
SLAVE, VDD = 29.9V
MASTER, VDD = 8V
MASTER, VDD = 10V
MASTER, VDD = 29.9V
2
TEMPERATURE (°C)
5.4
4
3
5.0
5.5
5
09435-105
5.2
4.9
–40
SLAVE CURRENTS
6
5.3
IDD (mA)
VREG VOLTAGE (V)
5.4
VDD
VDD
VDD
VDD
5
2660
2661
2662
460
2663
386
2664
2665
2666
2667
2668
CODE
図 6.各種電源電圧における変換中の IDD 対 温度
図 9.10,000 サンプルのコードのヒストグラム、
奇数セル電圧チャンネル
Rev.
| Page
of
09435-107
5.5
10,000
2.508
8000
2.506
VREF VOLTAGE (V)
6000
4000
2000
2663
2664
2665
2666
2667
2668
CODE
2.500
20
TOTAL UNADJUSTED ERROR (mV)
8000
6000
4000
2000
236
2942 2943 2944 2945 2946 2947 2948 2949 2950 2951 2952
CODE
2.505
2.504
2.501
2.500
2.499
2.498
2.497
20
40
60
80
TEMPERATURE (°C)
100
100
= 8V
= 10V
= 16.8V
= 22.5V
= 29.9V
3.0
1.5
0
–1.5
–3.0
–20
0
20
40
VDD
VDD
VDD
VDD
VDD
6.0
4.5
60
80
100
= 8V
= 10V
= 16.8V
= 22.5V
= 29.9V
3.0
1.5
0
–1.5
–3.0
–4.5
–40
09435-212
0
4.5
7.5
= 8V
= 10V
= 16.8V
= 22.5V
= 29.9V
2.502
–20
80
図 14.各種電源電圧における偶数セル電圧チャンネルの合計未
調整誤差（絶対値） 対 温度
2.503
2.496
–40
60
TEMPERATURE (°C)
TOTAL UNADJUSTED ERROR (mV)
2.506
VDD
VDD
VDD
VDD
VDD
6.0
–4.5
–40
図 11.10,000 サンプルのコードのヒストグラム、
補助チャンネル
VDD
VDD
VDD
VDD
VDD
40
図 13.デバイス別の VREG 対 温度
09435-109
NUMBER OF OCCURRENCES
0
7.5
692
VREF VOLTAGE (V)
–20
TEMPERATURE (°C)
9072
2.507
3
6
9
12
2.502
2.496
–40
10,000
2.508
PART
PART
PART
PART
2.504
図 10.10,000 サンプルのコードのヒストグラム、
偶数セル電圧チャンネル
0
2
5
8
11
09435-214
2662
09435-108
2661
PART
PART
PART
PART
09435-111
167
7
2660
1
4
7
10
2.498
956
0
PART
PART
PART
PART
–20
0
20
40
60
TEMPERATURE (°C)
図 12.各種電源電圧の VREG 対 温度
80
100
09435-215
NUMBER OF OCCURRENCES
8870
図 15.各種電源電圧における奇数セル電圧チャンネルの総合未
調整誤差（絶対値） 対 温度
Rev.
| Page
of
5
4
1.5
0
–1.5
3
2
1
PD
VREG
VREF
–3.0
–4.5
–40
–20
0
20
40
60
80
100
0
TEMPERATURE (°C)
0
VOLTAGE (V)
4
3
2
4
6
8
10
TIME (ms)
10
PD
VREG
VREF
3
2
1
PD
VREG
VREF
0
09435-115
VOLTAGE (V)
4
2
8
VREG ピンと VREF ピンに 10 µF コンデンサを接続
5
0
6
図 19.パワーアップ時間
5
0
4
TIME (ms)
図 16.各種電源電圧における補助チャンネルの総合未調整誤差
（絶対値） 対 温度
1
2
09435-117
VOLTAGE (V)
3.0
0
2
4
6
8
10
09435-118
4.5
= 8V
= 10V
= 16.8V
= 22.5V
= 29.9V
800
09435-119
VDD
VDD
VDD
VDD
VDD
6.0
09435-216
TOTAL UNADJUSTED ERROR (mV)
7.5
TIME (ms)
図 17.パワーアップ時間
図 20.パワーダウン時間
VREG ピンと VREF ピンに 1 µF コンデンサを接続
VREG ピンと VREF ピンに 10 µF コンデンサを接続
5.2
5
3
2
1
0
0
2
4
6
8
TIME (ms)
10
4.8
4.4
4.0
3.6
3.2
09435-116
VOLTAGE (V)
4
CBx OUTPUT VOLTAGE (V)
PD
VREG
VREF
0
100
200
300
400
500
600
LOAD CURRENT (nA)
図 18.パワーダウン時間
図 21.CBx 出力電圧 対 負荷電流
VREG ピンと VREF ピンに 1 µF コンデンサを接続
Rev.
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of
700
用語
微分非直線性(DNL)
DNL は ADC の 2 つの隣接コード間における 1LSB 変化の測定
値と理論値の差です。
積分非直線性(INL)
INL は ADC 伝達関数の両端を結ぶ直線からの最大偏差です。
伝達関数の両端とは、ゼロ・スケール(最初のコード遷移より
1 LSB 下の点)とフル・スケール(最後のコード遷移より 1 LSB
上の点)を指します。
オフセット誤差
オフセット誤差はストレート・バイナリ出力コーディングに
関する誤差です。オフセット誤差は、最初のコード遷移
（"00...000" から "00...001"）と理論値（すなわち AUX1 ～
AUX6 の場合は AGND + 1 LSB、そして VIN0 ～ VIN6 の場合
は 1 V + AGND + 1 LSB)との偏差です。
オフセット誤差のマッチング
オフセット誤差のマッチングは 6 チャンネルの間のゼロ・コ
ード誤差の差です。
ゲイン誤差
ゲイン誤差はストレート・バイナリ出力コーディングに関す
る誤差です。ゲイン誤差はオフセット誤差調整後の最後のコ
ード遷移("111 ... 110" から "111 ...111")と理論値（すなわち 2
× VREF − 1 LSB）との偏差です。
ゲイン誤差のマッチング
ゲイン誤差のマッチングは 6 チャンネルの間のゲイン誤差の
差です。
ADC 未調整誤差
ADC 未調整誤差には ADC と測定チャンネルの INL 誤差、オ
フセット誤差、ゲイン誤差が含まれます。
総合未調整誤差(TUE)
TUE は出力コードの理論値からの最大偏差です。総合未調整
誤差には INL 誤差、オフセット誤差、ゲイン誤差、リファレ
ンス誤差が含まれます。リファレンス誤差には実際のリファ
レンス電圧と理想的なリファレンス電圧（すなわち 2.5 V）の
差とリファレンス電圧温度係数が含まれます。
リファレンス電圧の温度係数
リファレンス電圧の温度係数は TMIN と TMAX 間で測定された
最大/最小リファレンス出力電圧(VREF) から導き出されます。
それは次の式を使い、ppm/℃で表されます。
出力電圧ヒステリシス
出力電圧ヒステリシス、又は温度ヒステリシスは デバイスの
温度を T_HYS+ 又は T_HYS− のいずれかに従って変化させ
た後のリファレンス出力電圧の絶対最大変化として定義され
ます。
T_HYS+ = +25°C to TMAX to +25°C
T_HYS− = +25°C to TMIN to +25°C
出力電圧ヒステリシスは次の式を使って計算され、ppm で表
されます:
ここで:
VREF(25°C) = VREF at 25°C.
VREF(T_HYS) は T_HYS+ 又は T_HYS−での VREF の最大変化で
す。。
スタティック・リーク電流
スタティック・リーク電流はデバイスがスタティック時（す
なわ変換してない時）にセル電圧入力そして/又は補助 ADC
入力で測定される電流です。
ダイナミック・リーク電流
ダイナミック・リーク電流はデバイスが変換している時にセ
ル電圧入力そして/又は補助 ADC 入力で測定される電流で、
スタティック・リーク電流を減算します。ダイナミック・リ
ーク電流は 10 Hz の変換開始パルス周波数（すなわち 100 ms
毎）で仕様化されています。変換レートが異なる場合のダイ
ナミック・リーク電流は次の式を使って計算する事ができま
す。
ここで:
IDYN(A)は変換開始周波数（fCNVST(A) ）でのダイナミック・リー
ク電流です（表 1 を参照）。
IDYN(B)は希望の変換開始周波数（fCNVST(B)）でのダイナミッ
ク・リーク電流です。
ここで、
VREF(Max)は TMIN ～ TMAX 間の最大 VREF です。
VREF(Min)は TMIN ～ TMAX 間の最小 VREF です。
TMAX = +85°C 又は +105°C。
TMIN = −40°C。
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動作原理
回路説明
AD7280A は 4 個、5 個又は 6 個を直列に接続したリチウム・
イオン(Li-Ion)バッテリ・セルの電圧と温度をモニターできる
リチウムイオン・バッテリ・モニタリング用のチップです。
AD7280A には又セル・バランシングに必要な外部トランジス
タを制御するために使用できるインターフェースがあります。
AD7280A に必要な電源の VDD と VSS はその AD7280A がモニ
ターするバッテリ・セルから取ります。ADC や内部インター
フェース回路に必要な電源を供給するために内部 VREG 電圧が
生成されます。この VREG 電圧はこのピンから出力するので、
AD7280A の外部で使用することができます。
AD7280A は高電圧入力マルチプレクサ、低電圧入力マルチプ
レクサと SAR ADC で構成されます。高電圧マルチプレクサ
により 4 個、5 個又は 6 個を直列接続した Li-Ion バッテリ・
セルを測定する事ができます。低電圧マルチプレクサと、外
部サーミスタとの組み合わせで、各バッテリ・セルの温度を
測定できる 6 種類のシングル・エンド補助 ADC 入力がありま
す。補助 ADC 入力は又アプリケ―ションで外部診断に使用す
る事もできます。全 12 チャンネル（すなわち 6 セル電圧チャ
ンネルと 6 補助 ADC チャンネル）の変換を１つのCNVSTパ
ルスで開始する事ができます。あるいはCSの立ち上がりエッ
ジによって変換を開始する事ができます。各変換結果はそれ
ぞれの結果レジスタ（表 13 を参照）に格納されます。
各個別のセル電圧測定と補助 ADC 測定にはデータを取得して
変換を完了するまで最小 1 µs 必要です。AD7280A のアナログ
入力に接続される外付け部品によっては、さらにアクイジシ
ョン時間が必要となる場合があります。コントロール・レジ
スタを使ってより高速のアクイジション時間を選ぶ事ができ
ます。AD7280A は又変換結果の平均化を選択する事ができま
すが、この選択はコントロール・レジスタによって行われま
す。この平均化の選択により、各セル電圧と各補助 ADC 測定
値の 2 個、4 個又は 8 個の平均をとる事ができます。平均化さ
れた変換結果は結果レジスタに格納されます。パワーアップ
時、平均化レジスタは"0"にセット（すなわち 1 チャンネルあ
たり一回の変換）され、デフォルトのアクイジションと変換
を合わせた時間は 1 µs です。
AD7280A にはセル・バランシング回路の一部の外部トランジ
スタを制御するために使用できる 6 つのアナログ電圧出力が
あります。各セル・バランス出力は外付けセル・バランシン
グ・トランジスタのゲートに印加する事ができる 0 V 又は 5
V 電圧（各セルの下の電位を基準）を出力します。
AD7280A はデイジーチェーン・インターフェースを備えてい
ます。個々の AD7280A デバイスは 6 セルのセル電圧と温度を
モニターする事ができます。より多くのセルのセル電圧と温
度のモニターするために AD7280A チェーンを使う事ができ
ます。チェーン接続の各 AD7280A からの変換データは１つ
の SPI インターフェースを介してシステム・コントローラへ
送られます。同じようにコントロール・データを SPI 経由で
チェーン接続された上位電位の各個別の AD7280A に渡す事
ができます。
AD7280A は 2.5V リファレンスを内蔵しています。リファレ
ンス電圧は AD7280A の外部で使用することができます。
AD7280A には、シリアル・インターフェースが駆動する電圧
を制御する VDRIVE 機能もあります。VDRIVE を使うと、ADC は
3 V と 5 V の両方のプロセッサに容易にインターフェースする
ことができます。たとえば、推奨回路では、AD7280A は電源
5 V で駆動されます；しかし VDRIVE ピンに 3 V 電源を供給す
ることができるので、低い電圧のデジタル・プロセッサ対し
て十分なダイナミック・レンジを得る事ができます。
コンバータの動作
AD7280A の変換経路は高電圧入力マルチプレクサ又は低電圧
入力マルチプレクサと SAR ADC で構成されています。高電
圧マルチプレクサは変換するアナログ入力（VIN0 ～ VIN6）
のペアを選択します。各セルの電圧は隣接した 2 つのアナロ
グ入力の差（すなわち VIN1 − VIN0、 VIN2 − VIN1 など）を
変換することにより測定されます（図 22. と 図 23.を参照）。
低電圧マルチプレクサは変換する補助 ADC 入力（AUX1 ～
AUX6）を選択します。各セル電圧入力と補助 ADC 入力の変
換結果は設定した変換シーケンスが完了してから tWAIT 後にア
クセスする事ができます。
セル電圧と補助 ADC の変換結果は 4 線シリアル・ぺリフェラ
ル・インターフェース（SPI)を介して読みだされます。SPI は
又内部レジスタへの書き込みと内部レジスタからの読み出し
にも使用されます。
AD7280A は電圧の変換結果又は補助 ADC の変換結果が、ユ
ーザによって選択された最大/最小電圧しきい値を超えたらト
リガーされる警告機能を備えています。警告モードとしきい
値レベルは内部レジスタに書きこむ事により選択されます。
図 22.VIN1 ～VIN0 をサンプリングしている時の Mux 回路
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of
アナログ入力構造
図 26.に、AD7280A のアナログ入力構造の等価回路を示しま
す。ダイオードは ESD 保護の役目をします。抵抗は入力マル
チプレクサのオン抵抗、内部パターン抵抗、他の内部スイッ
チで構成される集中定数成分です。これらの抵抗の値は約
300 Ω typ です。コンデンサ C1 はピン容量、ESD ダイオード、
スイッチ容量で構成される集中定数成分です。総合集中定数
容量の C1 と C2 は約 15 pF です。
VDD
D
VIN+
C1
図 23.VIN2 ～ VIN1 をサンプリングしている時の Mux 回路
CS
A SW1
A SW2
B
SW3
図 24.ADC のアクイジション・フェーズ時の ADC 回路
ADC が変換を開始すると、SW3 が開いて、SW1 と SW2 が位
置 B に移動して、コンパレータが不平衡状態になります（図
25.を参照）。コントロール・ロジックと容量 DAC を使って、
一定量の電荷を加算および減算して、コンパレータを平衡状
態に戻すようにします。コンパレータが平衡状態に戻ると、
変換が完了します。コントロール・ロジックは ADC の出力コ
ードを発生します。次にこの出力コードは変換された入力に
対応するレジスタに保存されます。
CS
A SW1
A SW2
B
VREF
COMPARATOR
SW3
09435-008
AD7280A の出力コーディングはストレート・バイナリです。
設計上のコード変化は LSB の連続する整数の LSB 値(1 LSB、
2 LSB など)で起こります。LSB の大きさはセル電圧又は補助
ADC 入力のどちらが測定されるかによって変わります。電圧
入力のアナログ入力範囲は 1 V ～ 5 V で、補助 ADC 入力のア
ナログ入力範囲は 0 V ～ 5 V です。 理想的な伝達特性を図
27.に示します。
表 7.各アナログ入力範囲の LSB の大きさ
フルスケ
選択された入力
入力範囲
ール範囲
4 V/4096
セル電圧
1 V～5 V
補助 ADC 入力
0 V～5 V
5 V/4096
LSB の大
きさ
976 µV
1.22 mV
111...111
111...110
CAPACITIVE
DAC
ADC CODE
VIN–
B
D
VSS
CONTROL
LOGIC
111...000
011...111
CS
CAPACITIVE
DAC
09435-007
VIN+
C1
伝達関数
CONTROL
LOGIC
CAPACITIVE
DAC
VREF
C2
図 26.等価アナログ入力回路
CS
VREF
D
VIN–
000...010
000...001
000...000
図 25.ADC の変換フェーズ中の ADC 回路構成
1V + 1LSB
AGND + 1LSB
5V – 1LSB
5V – 1LSB
ANALOG INPUT
図 27.理想的な伝達特性
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of
4V INPUT RANGE
5V INPUT RANGE
09435-009
VIN–
B
R1
D
VDD
CAPACITIVE
DAC
09435-006
VIN+
COMPARATOR
C2
VSS
ADC は逐次比較型レジスタ A/D コンバータ(SAR ADC)です。
コンバータは、コンパレータ、SAR、コントロール・ロジッ
ク、2 個の容量型 DAC から構成されています。図 24.に、コ
ンバータの簡略化した回路図を示します。アクイジション・
フェーズの間は、SW1、SW2、SW3 のスイッチが閉じます。
サンプリング・コンデンサ・アレイはこのフェーズの間に入
力信号を取り込みます。
VREF
R1
代表的な接続図
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10kΩ
10µF
VIN6
10kΩ
VDD
MASTER
VREG
CB6
DVCC
VIN5
AVCC
CB5
VDRIVE
VIN4
VREF
CB4
AD7280A
CREF
VIN3
0.1µF
0.1µF
1µF
0.1µF
OPTIONAL INTERFACE PINS
CB3
ALERT
VIN2
CNVST
DSP/MICROPROCESSOR
PD
CB2
SDO
VIN1
SCLK
SDI
CB1
VIN0
1µF
CS
VSS
4-WIRE SPI INTERFACE
09435-010
0.1µF
図 28. 6 バッテリ・セルの AD7280A 回路構成図
AD7280A は 4 個、5 個 又は 6 個を直列に接続したバッテリ・セ
ルをモニターするために使用する事ができます。6 セル・バッ
テリ・モニタリング・アプリケーションの代表的な回路を図 28.
に示します。しかしリチウムイオン・バッテリ・アプリケーシ
ョンでは希望の出力電圧を得るために、多数のセルを必要とし
ます。より多くのバッテリ・スタックをモニターする AD7280A
チェーンの推奨回路を図 29.に示します。 AD7280A のデイジー
チェーン・インターフェースにより各個別の AD7280A はその
すぐ上と下の AD7280A と通信する事ができます。デイジーチ
ェーン・インターフェースにより、各 AD7280A 間ごとの絶縁
デバイスなしに AD7280A をバッテリ管理チップに電気的に接
続する事ができます。
図 29.に示すように、各 AD7280A の上下電源の間にツェナ―・
ダイオードを接続する事をお勧めします。このツェナ―ダイオ
ードはデイジーチェーンの AD7280A をバッテリ・スタックに
最初に接続する間、各 AD7280A の上下電源に渡る過電圧を防
ぎます。このツェナ―・ダイオードには 30 V の電圧定格をお勧
めしますが、アプリケーションに応じて低い値も使用できます。
| Page
入力に直列の抵抗 10 kΩ と隣接した差動入力間に接続されたコ
ンデンサ 100nF の組み合わせはローパス・フィルタとしての役
割を果たします。抵抗 10 kΩ はアナログ入力に過電圧、不足電
圧（たとえばいずれかのセル電圧入力が間違って VDD 又は VSS
に短絡した場合）が起こった場合にこれらの入力を保護します。
この抵抗は又デイジーチェーンの AD7280A をバッテリ・パッ
クに最初に接続する間、各 AD7280A を保護します。デイジー
チェーン・インターフェースに関するさらに詳しい情報はデイ
ジーチェーン・インターフェースのセクションを参照してくだ
さい。
安全のためバッテリ・スタックの直列接続を開放するように設
計された回路を含むようなアプリケーションでは、ブレークポ
イントより上の AD7280A とバッテリ管理チップとの間に追加
の絶縁が必要です。
外付けセル・バランシング回路の推奨回路を図 28.に示します。
この回路では又セル・バランス出力と直列に 10 kΩ 抵抗を接続
しています。この抵抗はセル・バランス出力の保護用で、これ
らの入力に過電圧、不足電圧が起こった場合の備えです。詳細
については、セル・バランシング出力のセクションを参照して
ください。
of
1kΩ
VDDn
10kΩ
100nF
SDIhi
CShi
PDhi
ALERThi
100nF
SDO
VIN2
MASTER
VIN1
0.1µF
1µF
1kΩ
1kΩ
10kΩ
1µF
VIN0
PD
VREF
ALERTlo
10kΩ
AVCC
ALERT
AD7280A
VIN3
SDOlo
100nF
SDOhi
10kΩ
CNVSThi
100nF
VREG
DVCC
VDRIVE
VIN4
CNVST
10kΩ
VIN5
SDI
100nF
SCLKhi
10kΩ
VIN6
SCLK
10kΩ
100nF
CS
10kΩ
VDD
VDD(n – 1)
VDDn
100nF
VSS
100nF
10µF
CREF
0.1µF
VDD(n – 1)
22pF
22pF
22pF
22pF
22pF
7
FERRITE
100nF
SDIhi
ALERT
AD7280A
VIN3
SDO
VIN2
MASTER
VIN1
0.1µF
1kΩ
1kΩ
10kΩ
1µF
VIN0
3
PD
VREF
22pF
CREF
VDD0
4
22pF
0.1µF
22pF
6
22pF
10kΩ
100nF
10kΩ
100nF
SDIhi
SDOhi
CShi
ALERThi
100nF
VIN4
OPTIONAL INTERFACE PINS
PD
SDO
VIN1
VSS0
1µF
0.1µF
CNVST
VIN2
VIN0
AVCC
ALERT
AD7280A
VIN3
0.1µF
1µF
SCLK
ALERTlo
10kΩ
CNVSThi
100nF
VREG
DVCC
VDRIVE
SDOlo
10kΩ
VIN5
VREF
100nF
CREF
100nF
VSS
10kΩ
10kΩ
VIN6
PDhi
MASTER
VDD
100nF
10kΩ
5
10kΩ
100nF
SCLKhi
VDD0
10µF
④ ROUTE
デイジーチェーンのラインは
の内部レイヤーに
DAISY-CHAIN TRACKS ON AN
INNER
入れてください。
PCB
LAYER.
4
DEVICE
EXTENDED DOWN OVER AND UNDER
デイジーチェーンのシールドになるように引き延ば
THE
DAISY CHAIN TO ACT AS A SHIELD FOR
してください。
THE DAISY CHAIN.
⑥ 可能な限りデイジーチェーンのラインが最短になる
6 PLACE AD7280A PARTS AS CLOSE TOGETHER
をレイアウトしてください。
ASように、各
POSSIBLE ON THE BOARD
TO MINIMIZE
THE LENGTH OF THE DAISY-CHAIN TRACKS.
⑦
ライン上のフェライト・ビーズは、
以外は
Ωの抵抗と置き換えることが可能です。
の場
FERRITES
ON THE VDD LINES CAN BE REPLACED
7
合は、
WITH
20Ω Ωの抵抗に置き換えてください。
RESISTORS EXCEPT IN THE CASE OF THE
VSS0 CONNECTION. IN THIS CASE, THE 20Ω RESISTOR
SHOULD BE REPLACED WITH A 0Ω RESISTOR.
22pF
22pF
NOTES
1 ALL AD7280A DEVICES ON THE DAISY CHAIN
① SHOULD
同じデイジーチェーンに接続されているすべての
BE LOCATED ON THE SAME PCB.
はどういつ
上に実装すること。
2 PLACE 22pF DAISY-CHAIN CAPACITORS
② ASデイジーチェーンに接続する
CLOSE AS POSSIBLE TO THEIR は、可能な限り各
TERMINATING
PINS, THAT IS, CLOSE TO
信号ラインの終端近くに実装してください。基準は
THE
PIN THAT HAS THE ARROW POINTING
信号ラインの向きになります。
TO IT ON THE DIAGRAM.
③
と
の接続はできる限り低インピーダンスに
VDD AND VSS TRACES TO ENSURE
3 ROUTE
なるように設計してください。
A LOW IMPEDANCE CONNECTION BETWEEN THEM.
A V SS PLANE FROM THE UPPER SLAVE
5⑤ ADD
加えて上位のスレーブ・デバイスの
プレーンを
22pF
2
1µF
SDI
CS
1kΩ
4-WIRE SPI INTERFACE
図 29.AD7280A デイジーチェーン回路構成
Rev.
DSP/MICROPROCESSOR
| Page
of
09435-011
10kΩ
ALERThi
100nF
AVCC
ALERTlo
10kΩ
VREG
DVCC
VDRIVE
VIN4
SDOlo
100nF
SDOhi
10kΩ
CNVSThi
10kΩ
100nF
CNVST
100nF
VIN5
SDI
10kΩ
SCLKhi
100nF
SCLK
10kΩ
VIN6
CS
10kΩ
CShi
PDhi
100nF
VDD
10µF
VDD0
22pF
VSS
100nF
22pF
VDD1
リファレンス電圧
変換シーケンス（すなわちセル電圧入力と補助 ADC 入力が変
換される順番）を図 31. と図 32.に示します。セル電圧入力は逆
順（すなわちセル 6 の次はセル 5 というように）に変換されま
す。しかし補助 ADC 入力は数字順（すなわち AUX1 の次に
AUX2 というように）で変換されます。たとえば変換する入力
に 12 入力全部が選択された場合、セル 1（つまり VIN1 ～
VIN0）の変換の後に AUX1 入力の変換が行われます。
内部リファレンスは 2.5V になるように温度補正されています。
リファレンスは又標準ドリフトが±3 ppm/°Ctyp になるように調
整されています。図 30.に示すように内部リファレンス回路は、
1.2 V バンドギャップ・リファレンスとリファレンス・バッファ
で構成されています。2.5 V リファレンスは VREF ピンから出力
されます。VREF ピンは 1 µF 以上のセラミック・コンデンサで
REFGND に対してデカップリングする必要があります。 CREF ピ
ンは 0.1 µF 以上のセラミック・コンデンサで REFGND へデカ
ップリングする必要があります。2.5 V リファレンスは 10 kΩ ま
での外付け負荷を駆動することができます。
REFGND
変換するセル電圧入力と補助 ADC 入力はコントロール・レジ
スタの[D15:D14]ビットにより選択されます。4 つのオプション
があります（表 8 を参照）。
BAND GAP
1.2V
ADC SELF-TEST
VOLTAGE
09435-012
VREF
CREF
AVCC
選択された全部の変換が完了した時、次の変換要求に備えて、
VIN6 電圧入力 と VIN5 電圧入力が再びマルチプレクサによって
選択され、セル 6 両端の電圧が取り込まれます。 これはマルチ
プレクサのデフォルト状態です。
表 8.セル電圧と補助 ADC 入力の選択
[D15:D14]ビッ
ト
電圧入力
00
6～1
図 30.AD7280A の内蔵リファレンス
セル電圧入力と補助 ADC 入力の変換
AD7280A の変換はCNVST 入力又はシリアル・インターフェー
スを使って開始する事ができます（変換開始フォーマットのセ
クションを参照）１つの変換コマンドが AD7280A の選択した
すべてのチャンネルの変換を開始します。コンバータの動作セ
クションで述べたように、各々のバッテリ・セルの電圧は 2 つ
の隣接したアナログ入力の差を変換する事により測定されます。
変換開始コマンドに従って変換される初めのセルはセル 6 で、
これは VIN6 と VIN5 の差の電圧です。最初の変換が終わった
時点で、AD7820A は内部の変換終了信号(EOC)を発生します。
この内部 EOC は測定する次のセル電圧入力をマルチプレクサに
よって選択します（すなわち VIN5 と VIN4 の差）。新しい入
力が取り込まれ、2 番目の内部変換開始信号が生成され、それ
が変換を開始します。このプロセスは選択したすべての電圧入
力と補助 ADC 入力が変換されるまで繰り返されます。
補助 ADC 入力
01
6～1
1～6
1, 3, and 5
10
6～1
None
11
ADC 自己テスト
None
各電圧入力と補助 ADC 入力の変換にはセル電圧又は補助 ADC
入力電圧を取り込んで変換するのに最小 1 µs 必要です。例えば
[D15:D14]ビットを ”00”に設定すると、CNVST の立下りエッジ
が一連の 12 変換をトリガーします。１個の AD7280A の選択さ
れたすべての測定を変換するには最小 12 µs 必要です。もし補
助 ADC 入力変換が全く必要ない場合には、[D15:D14]ビットを
"10"に設定します。この場合、変換要求は一連の 6 変換をトリ
ガーし、変換に必要な最小時間は 6 µs になります。
t1
INTERNAL ADC
CONVERSIONS
tACQ
tCONV
VOLT 6
VOLT 5
tCONV
VOLT 4
AUX6
09435-013
CNVST
図 31.AD7280A の ADC 変換
CONVERSION WINDOW
t1
CNVST
tWAIT
VOLT VOLT VOLT
6
5
4
tQUIET
VOLT VOLT
6
5
AUX6
SERIAL READ
OPERATION
DATA READBACK — ALL DEVICES
図 32.AD7280A の ADC 変換と読み出し
Rev.
| Page
of
09435-014
INTERNAL ADC
CONVERSIONS
[D15:D14]ビットを変更した後は、変換を開始する前に 90 μs
必要となる事に注意してください。この時間は選択した変換
を変更するためのコントロール・レジスタへの書き込みと最
初の変換開始との間に必要とされます。CSピンの立ち上がり
エッジで開始される変換の場合は、コントロール・レジスタ
に対して 2 つの別々の書き込みコマンドが必要です。一番目
のコマンドは AD7280A の希望のアクイジション時間を設定
します; 90 μs の遅延後の 2 番目のコマンドはCSの立ち上がり
エッジで変換を開始します。
要求したすべての変換が完了した後、SPI とデイジーチェー
ン・インターフェースを使って、１個のデバイス又はデイジ
ーチェーンの全デバイスからの結果を読み出す事ができます。
詳細については、シリアル・インターフェースのセクション
とデイジーチェーン・インターフェースのセクションを参照
してください。
図 32.に示すように、変換完了と読み出し開始の間にウエイト
時間（tWAIT）が必要です。この時間は他のすべての AD7280A
の動作に使用される高速変換クロックと低速クロックを同期
させるために必要となります。tWAIT の最小値は 5 μs です。
アクイジション時間
入力信号を取り込むために要する時間は、サンプリング・コ
ンデンサがどのくらい早く充電するかに依存します。これは
つまり、入力インピーダンスとアナログ入力に接続されるす
べての外付け部品に依存する事になります。最初のパワーア
ップ時の AD7280A のデフォルトのアクイジション時間は 400
ns です。アナログ入力に外付けする部品の選択に柔軟性を持
たせるために、この時間を 400 ns のステップで 1.6 µs まで増
やす事ができます。コントロール・レジスタの[D6:D5]ビット
に書き込む事によりアクイジション時間を選択できます（表
9 を参照）。
変換の平均化
AD7280A には各セル入力の取り込みと変換を繰り返し、それ
らの平均化した変換結果を各々のレジスタに保存するオプシ
ョンがあります。平均化された変換結果は標準的な変換結果
と同じ方法で SPI インターフェースを使って読み出す事がで
きます。 AD7280A はコントロール・レジスタの[D10:D9]ビッ
トを使って、１回、2 回、4 回又は８回の変換の平均化を設定
できます。パワーアップ時のデフォルトでは 1 チャンネル当
たり１回の変換（すなわち平均化なし）です。
コントロール・レジスタにより 2 回,4 回,8 回のいずれかの平
均化を選択すると、それに伴う追加のアクイジションと変換
が完了できるように、高電圧入力マルチプレクサと低電圧入
力マルチプレクサのコントロール・シーケンスが再設定され
ます。それぞれのケースで、次のチャンネルの一連の取り込
みと変換が始まる前に、各チャンネルで希望の数の変換が完
了します。例えば 2 回の変換の平均を指定した場合、新しい
順番は電圧チャンネル 6、電圧チャンネル 6、電圧チャンネル
5、電圧チャンネル 5、電圧チャンネル 4 などのようになりま
す。
高電圧マルチプレクサが再設定された時は、 どの変換でも開
始する前に 90 μs 必要とされる事にも注意してください。こ
の時間は平均化を選択するためのコントロールへの書みと初
めの変換開始との間で必要です。CSピンの立ち上がりエッジ
で開始する変換の場合は、コントロール・レジスタに対して
2 つの別々の書き込みコマンドが必要です。一番目のコマン
ドは希望の平均化の設定を行います。そして 90 μs の遅延後
の２番目のコマンドはCSの立ち上がりエッジで変換を開始し
ます。
推奨するアナログ入力の外付け部品回路
アクイジション時間セクションで述べたように、AD7280A の
アクイジション時間はコントロール・レジスタの[D6:D5] ビ
ットのステータスによって選択されます。これはアナログ入
力に接続する外付け部品の選択に柔軟性をもたらします。
AD7280A のアナログ入力に外付け部品を接続する推奨回路を
図 33.に示します。
表 9.アナログ入力のアクイジション時間
[D6:D5]ビット
アクイジション時間
00
400 ns
01
800 ns
10
1.2 µs
11
1.6 µs
必要とされるアクイジション時間は次式で計算されます：
tACQ = 10 × ((RSOURCE + R) × C)
ここで:
RSOURCE は外付けコンデンサ(100 nF)と入力ピン間のアナログ
入力での追加のすべてのソース・インピーダンスを含む必要
があります。それはバッテリ・セルと外付けコンデンサ間の
追加のどのソース・インピーダンス（例えば 10 kΩ 直列抵
抗）も含みません。
R はトラック＆ホールド・アンプから入力を見た抵抗で 300
Ω です。
C はサンプリング・コンデンサで、その値は 15 pF です。
図 33.外付け直列抵抗とシャント・キャパシタンス
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入力に直列の 10 kΩ 抵抗はアナログ入力に過電圧又は不足電
圧が加わった場合に、これらの入力を保護します。差動入力
両端に接続されている 100 nF コンデンサは 10 kΩ との組み合
わせでローパス・フィルタの役割を果たします。ローパス・
フィルタのカットオフ周波数は 80 Hz です。これらの外付け
部品を使った場合、デフォルトのアクイジション時間 400 ns
を使用する事ができ、この場合の取り込み時間と変換時間の
合計は 1 µs です。
マスターAD7280A の変換開始とチェーンの最後のデバイス
AD7280A の間の最大遅延は tDELAY にデイジーチェーンのスレ
ーブ AD7280A の数を乗算する事によって求められます。セ
ル電圧入力の変換と補助 ADC 入力の変換の合計変換時間は次
の式を使って計算できます：
Total Conversion Time = ((tACQ + tCONV) × (Number of
Conversions per Part)) − tACQ + ((N − 1) × tDELAY)
ここで:
tACQ は AD7280A のアナログ入力のアクイジション時間です
（表 9 を参照）。
tCONV は表 3 に規定されているように、AD7280A の変換時間で
す。
1 デバイスあたりの変換数は変換に選んだ入力チャンネルの
数（表 8 にリストしたように 6、9 又は 12）に各入力で選ん
だ平均化の数(1、 2、 4 又は 8)を乗算した値です。
N はデイジーチェーンに接続した AD7280A の数です。
tCONV は表 3 に規定されているように、変換開始コマンドを転
送する時間の隣接する AD7280A 間での遅延時間です。
デイジーチェーン接続の AD7280A のセル電圧
入力と補助 ADC 入力を変換
AD7280A には個々に絶縁する事なしに 8 個のデバイスまでス
タックする事ができるデイジーチェーン・インターフェース
が内蔵されています。デイジーチェーン・インターフェース
の特徴の１つはデイジーチェーンに接続されている全デバイ
スの変換を１つの変換開始コマンドで開始できる事です。変
換開始コマンドはデイジーチェーンを順にマスター・デバイ
スから上位の各 AD7280A に転送されます。図 34.に示すよう
に、各 AD7280A 間の遅延時間は tDELAY です。
AD7280A の 3 つの可能な設定について計算した合計変換時間
を表 10 に示します。
TOTAL CONVERSION TIME =
((tACQ + tCONV) × (#CONVERSIONS PER PART)) – tACQ + ((N – 1) × tDELAY )
CNVST
tCONV
INTERNAL ADC
CONVERSIONS
PART 1
VOLT 6
tDELAY
SERIAL READ
OPERATION
PART 2
tACQ + tCONV
VOLT 5
VOLT 4
AUX6
tDELAY
VOLT 12
VOLT 11
VOLT 10
AUX12
tACQ + tCONV
tDELAY
VOLT 18
VOLT 17
VOLT 16
AUX18
tACQ + tCONV
09435-015
tDELAY
SERIAL READ
OPERATION
PART 3
図 34. 3 つ使用した AD7280A チェーンについての ADC 変換と読み出し
表 10. 3 種類の AD7280A の設定例について計算した変換時間、 TA = −40°C ～ +85°C
[D15:D14]
ビット
00
[D10:D9]
ビット
00
10
00
00
11
[D6:D5]
ビット
00
01
10
11
00
01
10
11
00
01
10
11
コンフィギュレーション
12 channels; tCONV = 695 ns; tACQ = 465 ns; average = 0
12 channels; tCONV = 695 ns; tACQ = 1.01 µs; average = 0
12 channels; tCONV = 695 ns; tACQ = 1.46 µs; average = 0
12 channels; tCONV = 695 ns; tACQ = 1.89 µs; average = 0
6 channels; tCONV = 695 ns; tACQ = 465 ns; average = 0
6 channels; tCONV = 695 ns; tACQ = 1.01 µs; average = 0
6 channels; tCONV = 695 ns; tACQ = 1.46 µs; average = 0
6 channels; tCONV = 695 ns; tACQ = 1.89 µs; average = 0
12 channels; tCONV = 695 ns; tACQ = 465 ns; average = 8
12 channels; tCONV = 695 ns; tACQ = 1.01 µs; average = 8
12 channels; tCONV = 695 ns; tACQ = 1.46 µs; average = 8
12 channels; tCONV = 695 ns; tACQ = 1.89 µs; average = 8
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１デバイス毎
の変換時間
13.46 µs
19.45 µs
24.4 µs
29.13 µs
6.5 µs
9.22 µs
11.47 µs
13.62 µs
110.9 µs
162.67 µs
205.42 µs
246.27 µs
48 チャンネル・スタッ
ク毎の合計変換時間
15.2 µs
21.2 µs
26.15 µs
30.9 µs
8.23 µs
10.97 µs
13.22 µs
15.37 µs
112.65 µs
164.42 µs
207.17 µs
248.02 µs
変換ウインド
6 電圧セル以下の数の接続
セル電圧入力と補助 ADC 入力の変換セクションで述べたよう
に、AD7280A は選択したセル電圧入力と補助 ADC 入力を規定
された順番で変換します。（図 31.を参照）回路説明セクショ
ンで述べたように、AD7280A は高電圧入力マルチプレクサ、低
電圧入力マルチプレクサと SAR ADC で構成されています。6 つ
のセル電圧チャンネルは高電圧マルチプレクサによって順に
ADC に入力します。次に 6 つの補助 ADC チャンネルの変換を
する事ができる低電圧マルチプレクサにコントロールが渡され
ます。全ての選択された変換が完了したら、コントロールが高
電圧マルチプレクサに戻され、AD7280A は次の有効な変換開始
コマンドの受信に備えます。
AD7280A にはバッテリ・セル電圧測定用に 6 つの入力チャンネ
ルがあります。また、AD7280A は電圧測定数が 6 つ以下のアプ
リケーションにも使用可能です。これらのアプリケーションで
は、各々のセル電圧の合計が常に必ず最小 VDD 電源電圧以上に
なっているように注意が必要です。この理由から、各 AD7280A
に接続するバッテリ・セルの推奨最小数は 4 になります。VIN6
入力の電圧が常に VDD 電源ピンの電圧より大きいか等しくなる
ように注意する必要があります。 例えば、5 個のバッテリ・セ
ルを AD7280A に接続するアプリケーションでは、セル 5 のセ
ル電圧を VIN6 と VIN5 の両端に印加し、VIN4 と VIN5 入力を
共に短絡する必要があります。図 35.に 4 セル・バッテリ・モニ
ター・アプリケーションでの AD7280A に対するバッテリ接続
の例を示します。
AD7280A の変換ウインドには選択されたチャンネルの実際の変
換時間（表 10 を参照）と共に、コントロールを高電圧マルチプ
レクサに戻し、VIN6～VIN5 間のセル電圧の取り込み開始を設
定する追加の時間も含まれます。変換ウインドは連続した 2 つ
の変換開始コマンドの間で要求される最小時間を規定します。
AD7280A の変換ウインドは次式を使って計算する事ができます。
Conversion Window = Total Conversion Time + 80 µs
ここでセル電圧入力と補助 ADC 入力の変換セクションで述べ
たように、単一デバイスの場合又はデバイス・チェーンの場合
について合計変換時間を計算する事ができます。
自己テスト変換
AD7280A で（ADC とリファレンス・バッファの動作を検証で
きる）自己テスト変換を開始する事ができます。自己テスト変
換は内蔵 1.2V バンドギャップ・リファレンス電圧で行われ、変
換の電圧範囲は 0V～5V です。 自己テスト変換を単一
AD7280A か又はデイジーチェーン接続の全 AD7280A について
同時に開始する事ができます。
変換結果をシリアル・インターフェースセクションに規定され
た読み出しプロトコールを使って読み出す事ができます。自己
テスト変換結果は標準的にコード 970 と コード 990 の間で.変動
します。
自己テスト変換は又警告出力セクションで述べたように、警告
出力の動作を検証するために使用する事もできます。
図 35.4 セル・アプリケーションの代表的な接続
ユーザのアプリケーションで必要となるセル電圧測定の数に関
わらず、AD7280A は 6 個すべてのセル電圧入力チャンネルの電
圧を取り込み、変換します。6 個すべての電圧チャンネルの変
換データは SPI/デイジーチェーン・インターフェースを使用し
て DSP/マイクロプロセッサに供給されます。ユーザはアプリケ
ーション上必要のない変換データは無視する必要があります。
デイジーチェーン接続の各デバイスから単一セル電圧変換結果
を読み出す事もできます。これは、希望の変換結果を読み出す
各デバイスのリード・レジスタを設定する事により行う事がで
きます（AD7280A とのインターフェースの例セクションの例 4
を参照）。しかし前に述べたように、6 個すべてのセル電圧チ
ャンネルは変換されます。デバイスをこのモードで使用する時、
全体の変換サンプル・レートを、コントロール・レジスタの
[D15:D14]ビットで選択するチャンネル数に必要な変換ウインド
によって制限する必要があります。
警告機能を使用する時、短絡されたチャンネルが間違って警告
出力をトリガーしないように、ユーザは警告レジスタを設定す
る必要があります。（警告出力のセクションを参照）
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補助 ADC 入力
AD7280A
AD7280A は 6 個のシングル・エンド・アナログ入力（AUX1
～ AUX6）を ADC に供給しますが、これらの入力をサーミス
タ温度測定回路の電圧出力を変換するために使用する事がで
きます。温度測定が必要ないか又は個別のセル温度の測定が
必要ない場合は、補助 ADC 入力を他の任意の 0 V ～ 5 V 入力
信号の変換に使用する事ができます。
警告機能が使用されるが１チャンネルか２チャンネルの補助
ADC 入力しか必要でないアプリケーションでは、始めコント
ロール・レジスタの[D15:D12]ビットを"0101"に設定する事に
よって 3 つのみの補助 ADC 変換が行われ、読み出されるよう
に AD7280A を設定する必要があります。警告レジスタの
[D1:D0] ビットに書き込む事によりチャンネル AUX5 と チャ
ンネル AUX3 を警告ディテクタから取り除く事ができます
（警告出力セクションの表 12 を参照してください）
サーミスタ終端入力
各々のセル温度の測定にサーミスタ回路を使用する場合、各
補助 ADC 入力測定のサーミスタ入力を終端するために各サー
ミスタ終端ピン、AUXTERM を使用する事ができます。これに
より必要な終端抵抗を 6 つの抵抗から 1 つに削減できます。
AUXTERM 入力を使用する時には、コントロール・レジスタの
D3 ビットを"1"に設定する必要があります。
セトリング時間に対する要求から、AD7280A のアクイジショ
ン時間がその最高の値すなわち 1.6 µs（すなわち[D6:D5] ビッ
トを"11"に設定）に設定されている時のみ、サーミスタ終端
抵抗オプションが使用できます。アクイジション時間はコン
トロール・レジスタの[D6:D5]ビットを設定する事により設定
されます（表 9 を参照）。
図 36.に示すように、終端抵抗は VSS と AUXTERM との間に接
続します。サーミスタ入力をサーミスタ回路の高電圧または
低電圧に終端するために AUXTERM 入力を使用する事ができま
す。
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RTERM
AUX1
AUX2
AUX3
AUX4
AUX5
VREG
図
AUX6
09435-018
AD7280A は補助 ADC 入力チャンネルの変換について、6 チ
ャンネルすべてを実行するか、3 チャンネル（AUX1、 AUX3、
AUX5)のみを実行するか又は全く変換しないかのいずれかに
設定できます。変換の数はコントロール・レジスタの
[D15:D14] ビットを使って設定します。DSP/マイクロプロセ
ッサの読み出しに応じて AD7280A が供給する変換結果の数
はコントロール・レジスタの[D13:D12]ビットで設定されます。
デイジーチェーン接続の各デバイスから単一の補助 ADC の変
換結果を読み出す事もできます。これは、希望の変換結果を
読み出す各デバイスのリード・レジスタを設定する事により
行う事ができます（AD7280A とのインターフェースの例のセ
クションの例 4 を参照）。このモードでデバイスを使用する
場合は、全体の変換サンプル・レートを、コントロール・レ
ジスタの[D15:D14]ビットで選択するチャンネル数に必要な変
換ウインドによって制限する必要があります。
VSS
AUXTERM
.サーミスタ終端抵抗を使用する標準的な回路
電源条件
AD7280A が通常動作（すなわちパワーダウン・モードではな
い時）で消費する電流はデバイスが動作しているモードによ
って違います。3 つの異なる動作モードを次のように述べる
事ができます：
電圧入力と補助 ADC 入力の変換
AD7280A の設定とデータ読み出し
セル・バランシング
AD7280A は電圧入力そして/又は補助 ADC 入力をデジタル出
力に変換している間にその最大レベルの電流を消費します。
AD7280A の設定によっては、変換時間を 6 µs 程度に尐なくで
きます。AD7280A が変換中に必要とする標準的な電流は 6.9
mA です。（表 2 を参照）
AD7280A チェーンを設定する時、又は AD7280A チェーンか
ら電圧変換結果そして/又は補助 ADC 変換結果を読み出する
時に、各 AD7280A が必要とする電流は 6.5 mAtyp です（表 2
を参照）。48 個のリチウムイオン・セルから電圧変換結果を
読み出すために必要な時間は使用するインターフェース・ク
ロック（すなわち、SCLK、しかしそれは 1.54ms 程度に低く
する事ができます）の速度に依存します。
セル・バランス出力がスイッチ・オンの時、AD7280A によっ
て消費される標準的な電流は 6.4 mA です（表 2 を参照）。セ
ル・バランス出力がスイッチ・オンしている時間の長さはユ
ーザが指定します。
AD7280A が前述のどの動作モードにも使用されない時には、
パワーダウンセクションで述べるようにデバイスをパワーダ
ウンする事を推奨します。パワーダウンする事によりチェー
ンの各 AD7280A で流れる電流を大幅に減らす事ができ、リ
チウムイオン・セルの不必要な流出を防ぎ、フル・バッテ
リ・スタック全体のデバイス間の電流マッチングに役立ちま
す。
of
VDD
0.1µF
AD7280A には 2 つのパワーダウンのオプションがあります。
フル・パワーダウン(ハードウエア)
ソフトウェア・パワーダウン
10kΩ
VDD MASTER
VREG
1µF
DVCC
フル・パワーダウン(ハードウエア)
AVCC
PDピンをロー・レベルにする事により AD7280A をパワーダ
ウン・モード（最大消費電流が 5 µA のみ）にする事ができま
す。PD ピンの立下りエッジによりすべてのアナログ回路とデ
ジタル回路がパワーダウンします。
AD7280A
VREF
CREF
AUX TERM
1µF
0.1µF
ALERT
AUX6
SDO
AUX5
DSP/MICROPROCESSOR
SDI
AUX4
SCLK
AUX3
CS
AUX2
PD
AUX1
VSS
CNVST
MUST GO TO 0V IN
フル・パワーダウン・モード
HARDWARE
POWER-DOWN
の時は
にしてください
AD7280A をフル・パワーダウン・モードにした時、AVCC と
DVCC は 0 V に下がらなければなりません。 そしていかなる
外部的な方法によってもハイ・レベルにならないようにしな
ければなりません。補助 ADC 入力が内部 ESD 保護用ダイオ
ードの順方向バイアスよりも大きい場合、AVCC と DVCC が意
図せずにハイ・レベルに維持される可能性があります。この
ため、デバイスをフル・パワーモードにする時には、補助
ADC 入力を 0 V に戻す事を推奨します。
図 37.VDRIVE の電源を VREG から供給
VDD
0.1µF
10µF
10kΩ
VDD MASTER VREG
1µF
DVCC
さらに、デバイスをフル・パワーダウン・モードにする時は、
AD7280A マスター・デバイスの全デジタル入力は 0 V に戻っ
ていなければなりません（図 37.を参照）。しかし、もし外部
VDRIVE 電源が使用されている場合（すなわち VDRIVE が VREG に
接続されていない場合）は、CNVSTラインのみがロー・レベ
ルに戻っていなければなりません（図 38.を参照）。
AVCC
AD7280A
フル・パワー
ダウン・モー
ドの時は
にしてくださ
MUST
GO TO 0V
INいHARDWARE
POWER-DOWN
AD7280A をフル・パワーダウン・モードにする時、VREG ピ
ンと VREF ピンが 1 μF でデカップリングされている場合は、デ
バイスを最小 2 ms の間フル・パワーダウンを維持しなければ
なりません。これにより確実に VREG と VREF のデカップリン
グ用コンデンサの電荷が十分に放電し、AD7280A の電源を復
帰する時、内部パワー・オン・リセット回路が駆動できるよ
うになります。
VDRIVE
VREF
CREF
AUX TERM
0.1µF
0.1µF
2.7V TO 5.5V SUPPLY
0.1µF
10µF
1µF
0.1µF
ALERT
AUX6
SDO
AUX5
SDI
AUX4
SCLK
AUX3
DSP/MICROPROCESSOR
CS
AUX2
PD
AUX1
この時間はPD ピンの立下りエッジから測定されます。図 18
は AD7280A がパワーダウンした時の VREG ピンと VREF ピンの
電圧のグラフを示します（これらのピンのデカップリング用
コンデンサは 1 μF）。図 20 は同じようなグラフですが VREG
ピンと VREF ピンのデカップリング用コンデンサは 10 μF です。
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0.1µF
VDRIVE
フル・パワー
ダウン・モー
ドの時は
MUST
GO TO 0V
にしてくださ
INいHARDWARE
POWER-DOWN
AD7280A にはPDピンにデジタル遅延フィルタが内蔵されて
います。 このフィルタはハードウエアのPDピンに加わるノ
イズ又はグリッジによりパワーダウンが開始されないように
保護します。PDピンが約 130 μs の間ロー・レベルを保つまで
ハードウエア・パワーダウンは開始しません。同様に、PDピ
ンが約 130 μs の間ハイ・レベルを保たなければ AD7280A は
パワーダウン・モードから抜け出ません。デジタル遅延フィ
ルタは初めのパワーアップ時には適応されません。パワー・
オン要求はPDの立ち上がりエッジ後約 5 μs で AD7280A に受
け入れられます。
0.1µF
VSS
CNVST
MUST GO TO 0V IN
フル・パワーダウン・モード
HARDWARE
POWER-DOWN
の時は
にしてください
図 38.VDRIVE の電源を DSP/マイクロプロセッサから供給
of
09435-024
10µF
09435-023
パワーダウン
ソフトウェア・パワーダウン
シリアル・インターフェースを通してコントロール・レジス
タの D8 ビットを設定する事により、AD7280A をソフトウェ
ア・パワーダウン・モード（消費電流は 3.8mA）にする事が
できます。ソフトウェア・パワーダウンを行う前にCNVSTピ
ンをゲート・アウトする必要があります（CNVSTコントロー
ルレジスタのセクションを参照）。AD7280A をシリアル・イ
ンターフェースを通してパワーダウンした時、レギュレータ
回路、リファレンス回路そしてデイジーチェーン回路はパワ
ーアップされたままですが、残りのアナログ回路とデジタル
回路はパワーダウンします。この場合、デバイス（又はデバ
イス・チェーン）をパワー・オンする信号を間違いなく得ら
れるようにする必要があります。
の負端子の絶対的な電圧を基準に 0V 又は 5V を出力するよう
に設定する事ができます。例えば、CB6 出力は VIN5 アナロ
グ入力の電圧を基準に 0 V 又は 5V を出力します。6 つの CBx
出力はセル・バランス・レジスタに書き込む事により設定さ
れます。パワーアップ時のセル・バランス・レジスタのデフ
ォルト値は”0x00”です。
VIN6
10kΩ
CB6
VIN5
10kΩ
CB5
VIN4
パワーダウン・タイマー
もしカウンタがスタートした後に PD タイマー・レジスタが
書き込まれた場合、カウンタは"0"にリセットされます。次に
（ユーザからさらに入力がなければ）カウンタは自動的に再
スタートします。そして PD タイマー・レジスタの新しい値
に対してカウントします。PD タイマー・レジスタの新しい時
間が"0"の場合、デバイスはPDピンの状態をチェックし、PD
ピンがロー・レベルであればパワーダウンします。PD タイマ
ーが動作している時には（例えばPDピンの立下りエッジによ
り）、次のPDピンの立ち上がりエッジは動作中の PD タイマ
ーをディスエーブルしない事に注意してください。動作中の
PD タイマーが終了するまでPDピンをロー・レベルに保つ事
をお勧めします。
パワーアップ時間
パワーダウンセクションで述べたように、AD7280A のフル・
パワーダウン（PD入力のアクテブ・ロー）はすべてのアナロ
グ回路とデジタル回路をパワーダウンします。ハードウエ
ア・パワーダウンからの推奨パワーアップ時間は（内部リフ
ァレンスが 1 µF コンデンサでデカップリングされている時）
5.5 ms です。パワーアップ時間 5.5 ms が経過するまで変換を
開始させない事をお勧めします。なぜならその間の変換は不
正確なデータになる可能性があるからです。
10kΩ
AD7280A
VIN3
10kΩ
CB3
VIN2
10kΩ
CB2
VIN1
10kΩ
CB1
VIN0
図 39.セル・バランシング回路
パワーダウン・タイマーセクションに説明されているように、
AD7280A はパワーダウン・タイマーを設定する事ができます。
このタイマーを使う事により AD7280A がパワーダウンする
前のセット時間の間にセル・バランシングを行う事ができま
す。パワーダウン・タイマーはセル・バランス・タイマーと
は無関係です。パワーダウン・タイマーが設定されていない
場合（すなわち PD タイマー・レジスタがデフォルト
値 ”0x00”の場合）、PD ピンの立下りエッジは CBx 出力をオ
フにして、AD7280A をパワーダウンします。パワーダウン・
タイマーがセットされている場合、設定したパワーダウン・
タイマーが経過し、AD7280A がパワーダウンした時、CBx 出
力はパワーダウンします。
2 個以上の AD7280A デバイスをデイジーチェーン接続するア
プリケーションでは、AD7280A の CBx 出力と外部セル・バ
ランシング・トランジスタのゲートとの間に直列抵抗を接続
する事をお勧めします。モニター回路をバッテリ・スタック
に最初に接続する間に、外部セル・バランシング・トランジ
スタが破損する事故に備え、AD7280A を保護するためにこれ
らの抵抗をお勧めします。モニター回路をバッテリ・スタッ
クに最初に接続する間のこれらの外部トランジスタの保護に
関して又検討しなければならない内容もあります。
ソフトウェア・パワーダウンはレギュレータ、1.2 V バンドギ
ャップ・リファレンス、デイジーチェーン回路を除き、
AD7280A のすべてのアナログ回路とデジタル回路をパワーダ
ウンします。ソフトウェア・パワーダウンからの推奨パワー
アップ時間は（VREF ピンが 1 µF コンデンサでデカップリング
されている場合）1 ms です。
セル・バランシング出力
AD7280A はセル・バランシング回路の一部である外部トラン
ジスタのゲート駆動に使用できる 6 つのセル・バランス電圧
を出力します。各 CBx 出力はバランスをとるバッテリ・セル
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CB4
09435-019
PD タイマー・レジスタを使う事により AD7280A が自動的に
パワーダウンするまでの時間を設定する事ができます。この
タイマーはPD入力の立下りエッジ（又はコントロール・レジ
スタの D8 ビットの設定）と AD7280A がパワーダウンする間
の時間遅延として機能します。PD タイマーは 0 分から 36.9
分までの値に設定できます。分解能は 71.5 秒です。 ユーザは
初めに希望の遅延時間を指定するために PD タイマー・レジ
スタに書き込む必要があります。後続のどのPD入力の立下り
エッジでも又はコントロール・レジスタの D8 ビットを設定
する事により PD タイマーがスタートします。設定された時
間が経過した時、AD7280A はPD ピンの状態をチェックしま
す。PDピンがロー・レベルの場合、AD7280A はパワーダウ
ンします。PD ピンがハイ・レベルの場合、デバイスはパワー
ダウンせず通常通り動作を続けます。パワーアップ時、PD タ
イマー・レジスタのデフォルト値は”0x00”です。
of
外部トランジスタに対する損傷がどのように起こるかの例に
接続の順番がありますが、最初にシステム・グラウンド（デ
イジーチェーン接続のマスターAD7280A のグランド電源）に
接続し、次にセル・バランシング・トランジスタの VGS を十
分に超えるような高い電位（例えば 40 V）で任意のバッテ
リ・セルに接続する場合です。 もしこれら 2 つの接続がシ
ステムで初めてのバッテリ接続ならば、AD7280A の VINx ピ
ンの１つに直列抵抗を通して 40V が印加される結果になりま
す。40 V のバッテリ接続は又セル・バランシング・トランジ
スタの１つのソース入力に直接印加されます。しかし
AD7280A の VDD ピンには電源が供給されていないので、すべ
ての CBx 出力は 0 V です。この場合外部トランジスタの VGS
の両端に 40 V の逆電圧が加わる結果になり、デバイスを破損
させる可能性があります。
セル・バランス・タイマー
AD7280A には各 CBx 出力のオン時間を設定できる 6 つのセ
ル・バランス・タイマー・レジスタがあります。CBx タイマ
ーは 0 分から 36.9 分までの値に設定できます。 CBx タイマー
の分解能は 71.5 秒です。 CBx タイマー・レジスタの値"0x00"
は、タイマーが駆動しない事を意味します。CBx タイマー・
レジスタにプログラムされる非ゼロ値は使用目的に CBx タイ
マーを設定しますが、CBx 出力と CBx タイマーはセル・バラ
ンス・レジスタが書き込まれるまで駆動しません。個々にプ
ログラムされた CBx 時間の終了時に、それぞれの CBx 出力は
バランスを取っているバッテリ・セルの負端子の絶対的な電
圧を基準にそのデフォルト状態の 0 V 出力に戻ります。この
時間に又、セル・バランス・レジスタはリセットされ、CBx
タイマー・レジスタはそれらの設定値を保ち続けます。パワ
ーアップ時、CBx タイマー・レジスタのデフォルト値
は”0x00”です。
セル・バランス・タイマー機能を使用する時は、各セル・バ
ランス出力のタイマーが１つの CB カウンタで動作する事に
注意してください。非ゼロ値が任意の CBx タイマー・レジス
タにプログラムされる時、このカウンタはセル・バランス・
レジスタに非ゼロ値を書き込む事により駆動されます。カウ
ンタの現在の値は 4.5 秒間隔(71.5 秒/16)で各 CBx タイマー・
レジスタに設定された値と比較されます。カウンタの値が
CBx タイマー・レジスタの値に到達した時、その CBx タイマ
ー・レジスタに対応するセル・バランス出力がオフになりま
す。セル・バランス・レジスタが CBx タイマー・レジスタよ
り優先順位が高い事に注意してください。たとえそれぞれの
CBx タイマー・レジスタに設定された値が終了していなくて
も、セル・バランス・レジスタに書き込む事により CBx 出力
をオフにする事が出来ます。
クテブな CBx タイマー・レジスタへの書き込みはカウンタを
リセットします。
セル・バランス・タイマー例 1
次の一連のステップで 214.5 秒の値を CB1 と CB2 のタイマ
ー・レジスタにプログラムします。
1.
2.
3.
4.
5.
この例では、CB1 出力と CB2 出力はオンになり、セル・バラ
ンス・カウンタが起動します。60 秒の待機後、214.5 秒の値
が CB3 タイマー・レジスタに書き込まれ、CB3 出力がオンに
なり、CB1 と CB2 の出力はオン状態を維持します。この例で
は 3 つのすべての CB 出力が同時にオフになります。(214.5
秒)これは CB3 タイマー・レジスタをプログラムし、CB3 出
力を選択する前に CB カウンタがすでにアクティブになって
いたからです。
セル・バランス・タイマー例 2
この例では、セル・バランス・タイマー例 1 のセクションで
述べた同じ一連のステップに従ってください。しかし待機ス
テップを 60 秒から 214.5 秒以上の任意の値に増やしてくださ
い。
初めのステップは CB1 と CB2 タイマーをセットアップし、
CB1 出力と CB2 出力をアクティブにします。しかし、ここで
待機状態は CB1 と CB2 のタイマーに設定した時間より長くな
るので、CB1 と CB2 のタイマーは CB3 を設定するための追加
の書き込みをする前に終了します。CB1 出力と CB2 出力はオ
フになり、 "0"がセル・バランス・レジスタの[D3:D2]ビット
に書き込まれ、CB3 タイマーをプログラムして CB3 出力をオ
ンするコマンドを受信する前に CB カウンタが"0x00"にリセッ
トされます。
この例ではセル・バランス・レジスタへの 2 番目の書き込み
（CB1, CB2 と CB3 出力を選択する）は CB カウンタの新しい
起動と考えられます。CB1, CB2 と CB3 出力はオンになり、
もし AD7280A にそれ以上のコマンドが書き込まれなければ、
3 つのすべての出力は CB カウンタのこの 2 番目の起動後
214.5 分経つとオフになります。
アクティブな CBx タイマー・レジスタ（対応する CB 出力が
オンになっている）にゼロ値又は非ゼロ値を書き込む事によ
り、セル・バランス・カウンタがリセットされ、自動的に再
スタートします。CBx タイマーを”0”で上書きする事によりカ
ウンタが再スタートしますが、タイマー値が現在”0”であるた
め、対応する CB 出力はオフになる事に注意してください。
非アクティブな CBx タイマー・レジスタ（対応する CB 出力
はオンに切り替わっていない）へのいかなる書き込みもセ
ル・バランス・カウンタには影響ありません。
セル・バランス・タイマーの設定
CB カウンタをアクティブにする前に希望の CBx タイマー値
を個々の CBx タイマー・レジスタに設定する事をお勧めしま
す。カウンタが動作中に CBx 値を変更する事は可能です;しか
しセル・バランス・タイマーのセクションで述べたようにア
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CB1 タイマー・レジスタと CB2 タイマー・レジスタの
[D4:D3] ビットをハイ・レベルに設定する。
セル・バランス・レジスタの[D3:D2]ビットをハイ・レベ
ルに設定する。
60 秒間待機する。
CB3 タイマー・レジスタの[D4:D3] ビットをハイ・レベ
ルに設定する。
セル・バランス・レジスタの[D4:D2]ビットをハイ・レベ
ルに設定する。
of
警告出力
表 12.警告レジスタ設定, [D3:D0]]ビット 1
[D3:D2]ビ
[D1:D0]ビ
ット
ット
動作
00
XX
警告検出に 6 電圧チャンネルす
べてを含む（デフォルト）
01
XX
VIN5 を警告検出から取り除く
次のどれかの異常が発生したかどうかを表示するために、
AD7280A の警告出力を使うことができます。
セル 過大電圧
セル 不足電圧
補助 ADC 過大電圧
補助 ADC 不足電圧
各々の変換が完了した後、セル電圧と補助 ADC の測定結果は
警告しきい値と比較されます。警告しきい値はセル過大電圧、
セル不足電圧、AUX ADC 過大電圧そして AUX ADC 不足電
圧の各レジスタに書き込む事により設定します。警告出力は、
セル電圧の結果そして/又は補助 ADC の結果が設定した警告
しきい値の外になると発生します。
10
XX
VIN5 と VIN4 を警告検出から取
り除く
11
XX
予約済み
XX
00
警告検出に変換を選択したすべ
ての AUX ADC を含む 2（デフォ
ルト）
警告レジスタに書き込む事により警告出力をスタティック出
力又はダイナミック出力のいずれかに設定できます。スタテ
ィック警告出力はハイ・レベル信号ですが、セル電圧又は補
助 ADC 入力の変換に過大電圧又は不足電圧のイベントが生じ
た時にはロー・レベルになります。ダイナミック警告は矩形
波で、周波数は 100 Hz、1 kHz 又は 10 kHz に設定できます。
警告出力をデイジーチェーンの一部として使用する事ができ
ます。この場合チェーンのトップの AD7280A（すなわち
DSP/マイクロプロセッサからもっとも遠い）を最初の警告出
力が発生するように設定し、チェーンの他のすべてのデバイ
スを警告信号が通過するように設定する必要があります。も
し変換結果が（最初の警告信号を発生するデバイスか又はチ
ェーンの任意のデバイスのいずれかで）設定したしきい値の
外になった場合、、警告状態が発生した事を示すために警告
信号がロー・レベルになります。（DSP/マイクロプロセッサ
に接続されている）マスターの AD7280A は、デイジーチェ
ーンの最後にチェーンから警告信号を受け取り、それを標準
デジタル電圧形式で DSP/マイクロプロセッサに送ります。警
告レジスタのコンフィギュレーション設定を表 11 と表 12 に
示します。
XX
01
AUX5 を警告検出から取り除く
XX
10
AUX5 と AUX3 を警告検出から
取り除く 3
XX
11
予約済み
X は don’t care。
コントロール・レジスタで 6 補助 ADC チャンネルの変換を
選択した場合は、警告検出に 6 補助 ADC チャンネルを含み
ます；コントロール・レジスタで 3 つの補助 ADC チャンネ
ルの変換を選択した場合は、警告検出に 3 つの補助 ADC チ
ャンネルを含みます。
3
警告検出から AUX5 又は AUX5 と AUX3 を取り除くために
は、コントロール・レジスタで 3 つの補助 ADC 入力チャン
ネルのみの変換を選択する必要があります。
表 11.警告レジスタ設定, [D7:D4]ビット 1
[D7:D6]ビッ [D5:D4]ビッ
ト
ト
動作
00
XX
警告信号の発生又は送信は無
し（デフォルト）
01
XX
デイジーチェーンを下に渡さ
れるスタティック（ハイ・レ
ベル）警告信号を発生
10
00
デイジーチェーンのを下に渡
される 100 Hz 矩形波警告信号
を発生
10
01
デイジーチェーンのを下に渡
される 1 kHz 矩形波警告信号を
発生
10
10
デイジーチェーンのを下に渡
される 10 kHz 矩形波警告信号
を発生
10
11
予約済み
警告出力の動作は自己テストの変換を開始する事により検証
できます。自己テストの変換はバンドギャップ・リファレン
ス電圧 1.2 V を変換しますが、もしセル不足電圧のしきい値
が 1.2 V よりも高ければ警告出力をトリガーします。警告出
力をテストするために、自己テストの変換を DSP/マイクロプ
ロセッサから最も遠い AD7280A で開始する必要があります。
11
XX
デイジーチェーンでより高い
電位の AD7280A から警告信号
を渡す
1 X は don’t care。
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1
2
あるアプリケーションでは 6 つの電圧測定を必要としません。
（6 電圧セル以下の数の接続のセクションを参照）。図 35.に
示すように、AD7280A で使用しないチャンネルはその下のチ
ャンネルに短絡する事をお勧めします。このようなアプリケ
ーションで警告出力が間違ってトリガーされるのを防ぐため
に、AD7280A では 2 電圧チャンネルまでを選択して、過大電
圧/不足電圧検出回路を取り除く事ができます。この選択は警
告レジスタの[D3:D2]ビットを使って設定されます。ユーザは
又検出回路から補助 ADC チャンネルの全部又は選択したチャ
ンネルを取り除く事ができます。これはコントロール・レジ
スタの[D15:D14] ビットとの組み合わせで、警告レジスタの
[D1:D0]ビットによって設定されます。
又警告出力の動作は、既知の入力電圧のあたりで、しきい値
を上げたり、下げたりして警告状態をトリガーする事により
検証できます。デイジーチェーン接続の AD7280A の各デバ
イスの警告動作は、例えばそのデバイスのセル過大電圧のし
きい値をセルの入力電圧の値よりも下げる事により検証でき
ます。デイジーチェーン接続の全デバイスの変換を開始する
と、警告信号はそのデバイスに渡された時、ロー・レベルに
なります。次にそのデバイスの該当するしきい値を前の値に
戻し、デイジーチェーン接続の次のデバイスで同じ事を繰り
返します。
of
表 14.コントロール・レジスタの設定
レジスタ・マップ
ビット数
[D15:D14]
表 13.
セル電圧 1
レジス
タ・アド
レス
0x00
レジス
タ・デー
タ
D11 to D0
リード/ライ
ト・レジス
タ
Read only
セル電圧 2
0x01
D11 to D0
Read only
セル電圧 3
0x02
D11 to D0
Read only
セル電圧 4
0x03
D11 to D0
Read only
セル電圧 5
0x04
D11 to D0
Read only
セル電圧 6
0x05
D11 to D0
Read only
補助 ADC 1
0x06
D11 to D0
Read only
補助 ADC 2
0x07
D11 to D0
Read only
補助 ADC 3
0x08
D11 to D0
Read only
補助 ADC 4
0x09
D11 to D0
Read only
補助 ADC 5
0x0A
D11 to D0
Read only
補助 ADC 6
0x0B
D11 to D0
Read only
自己テスト
0x0C
D11 to D0
Read only
コントロール
0x0D
D15 to D8
Read/write
セル
過大電圧
0x0E
0x0F
D7 to D0
D7 to D0
Read/write
Read/write
セル
不足電圧
0x10
D7 to D0
Read/write
補助 ADC 過大電圧
0x11
D7 to D0
Read/write
補助 ADC 不足電圧
0x12
D7 to D0
Read/write
警告
0x13
D7 to D0
Read/write
0x14
D7 to D0
Read/write
CB1 タイマー
0x15
D7 to D0
Read/write
CB2 タイマー
0x16
D7 to D0
Read/write
CB3 タイマー
0x17
D7 to D0
Read/write
CB4 タイマー
0x18
D7 to D0
Read/write
CB5 タイマー
0x19
D7 to D0
Read/write
CB6 タイマー
0x1A
D7 to D0
Read/write
PD タイマー
0x1B
D7 to D0
Read/write
リード
0x1C
D7 to D0
Read/write
CNVST コントロール
0x1D
D7 to D0
Read/write
レジスタ名
セル
バランス
説明
変換する入力の選択
00 = 6 セル電圧と 6 補助 ADC（デフォルト）
01 = 6 セル電圧と AUX1、 AUX3、 AUX5
10 = 6 セル電圧のみ
11 = ADC 自己テスト
[D13:D12]
変換結果の読み出し
00 = 6 電圧と 6 補助 ADC （デフォルト）
01 = 6 電圧と AUX1、AUX3、 AUX5
10 = 6 セル電圧のみ
11 = 読み出し動作なし
D11
変換開始フォーマット
0 = CNVST入力の立下りエッジ（デフォルト）
1 =CSの立ち上がりエッジ
[D10:D9]
変換の平均化
00 = 1 回の変換のみ（デフォルト）
01 = 2 回の平均
10 = 4 回の平均
11 = 8 回の平均
D8
パワーダウン・フォーマット
0 = PD入力の立下りエッジ（デフォルト）
1 = ソフトウェア・パワーダウン
D7
ソフトウェア・リセット
0 = リセットを解除する（デフォルト）
1 = AD7280 をリセット
[D6:D5]
アクイジション時間の設定
D4
00 = 400 ns （デフォルト）
01 = 800 ns
10 = 1.2 µs
11 = 1.6 µs
予約済み；1 にセット
D3
サーミスタ終端抵抗
0 = 機能は使用されない（デフォルト）
1 = 終端抵抗を接続する
セル電圧レジスタ
D2
デバイス・アドレスのロック
セル電圧レジスタは各セル入力からの変換結果を保存します。
変換結果のフォーマットは 12 ビット・ストレート・バイナリ
です。
0 = 新しいデバイス・アドレスにロックしな
い；デバイス・アドレス”0x00”で動作し続ける
（デフォルト）
補助 ADC 入力
1 =デバイスは送られてくる新しいデバイス・
アドレスにロックする
補助 ADC レジスタは各補助 ADC 入力からの変換結果を保存
します。変換結果のフォーマットは 12 ビット・ストレート・
バイナリです。
D1
0 = データをデイジーチェーンの上に転送する
時、デバイス・アドレスをインクリメントし
ない
自己テスト・レジスタ
自己テスト・レジスタは ADC 自己テストの変換結果を保存し
ます。変換結果のフォーマットは 12 ビット・ストレート・バ
イナリです。
1 = データをデイジーチェーンの上に転送する
時、デバイス・アドレスをインクリメントす
る（デフォルト）
コントロール・レジスタ
D0
ディジーチェーン・レジスタ・リードバック
0 = 機能は使用されない；レジスタは１つのレ
ジスタ読み出しモードで読み出される
コントロール・レジスタは AD7280A を設定するために使用
される 16 ビット・レジスタです。表 14 はコントロール・レ
ジスタの各ビットの機能の説明です。
Rev.
デバイス・アドレスのインクリメント
1 = デイジーチェーンをレジスタ読み出しに設
定（デフォルト）
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of
変換する入力の選択
サーミスタ終端抵抗
変換開始コマンドの後に、どのセル電圧入力と補助 ADC 入力
を変換するかを、コントロール・レジスタの[D15:D14]ビット
で選択します。パワーアップ時の D15 と D14 のデフォルト値
は”00”です。
AUXTERM ピンに１つのサーミスタ終端抵抗を接続する事を希
望する場合は、コントロール・レジスタの D3 ビットをセッ
トする必要があります。セトリング時間に対する要求により、
AD7280A のアクイジション時間をその最高の値、1.6 µs（す
なわち[D6:D5] ビットを"11"にセット）に設定した時のみにサ
ーミスタ終端抵抗オプションを利用できます。D3 のデフォル
ト値は"0"です。
変換結果の読み出し
どのセル電圧変換結果と補助 ADC 変換結果を、読み出しのた
めにシリアル・データ出力ピン又はデイジーチェーン・デー
タ出力ピンに供給するかをコントロール・レジスタの
[D13:D12] ビットで決めます。パワーアップ時の D13 と D12
のデフォルト値は”00”です。
デバイス・アドレスのロック
AD7280A の変換はハードウエアCNVST ピンを使うか又はソ
フトウェア変換開始コマンドを発行する事により開始する事
ができます。コントロール・レジスタの D11 ビットは変換が
CNVST入力の立下りエッジで開始されるか、CS入力の立ち上
がりで開始されるかを決めます。パワーアップ時のデフォル
ト・フォーマットは、CNVSTピンすなわち"0"です。変換開始
にCS入力の立ち上がりエッジを使用した時、変換開始に従っ
て D11 ビットは”0”にリセットされます。
コントロール・レジスタの D2 ビットを D1 ビットと共に使用
して、デイジーチェーン接続の各 AD7280A の個別のデバイ
ス・アドレスを指定し、そのデバイスにロックする事ができ
ます。D1 ビットはデイジーチェーンの各 AD7280A に書き込
みコマンドの形で送られる個々のデバイス・アドレスを生成
するために使用されます。D2 ビットがハイ・レベルの時、
AD7280A はそのデバイスに送られたデバイス・アドレスにロ
ックします。この新しいデバイス・アドレスはその後のすべ
て CRC 計算に使用されます。D2 ビットがロー・レベルの時、
AD7280A のデバイス・アドレスはロックされません。この場
合、CRC の計算には 0x00 のデバイス・アドレスが使用され
ます。D2 のデフォルト値は"0"です。
変換の平均化
デバイス・アドレスのインクリメント
コントロール・レジスタの[D10:D9]ビットによって各入力で
実行される変換の数が決定され、平均化された結果は該当す
る結果レジスタに保存されます。ユーザは 1 回の変換のみか
又は 2 回、4 回又は 8 回の変換の平均かを選択できます。パワ
ーアップ時の[D10:D9]ビットのデフォルト値は”00”（すなわ
ち 1 回変換のみ）です。
コントロール・レジスタの D8 ビットをセットすると、
AD7280A がソフトウェア・パワーダウンになります。詳細に
ついては、パワーダウンのセクションを参照してください。
パワーアップ時の D8 ビットのデフォルト値は”0”です。
コントロール・レジスタの D1 ビットは、書き込みコマンド
をデイジーチェーンの上に転送する時、AD7280A が書き込み
コマンドの一部として受け取るデバイス・アドレスを
AD7280A がインクリメントするかどうかを決めます。D1 ビ
ットが"1"に設定されている時、デバイス・アドレスはコマン
ドがチェーンを上に渡されるとインクリメントされます。こ
の動作モードは初期のパワーアップ時とハードウエアのパワ
ーダウンから抜け出る時に使用され、デイジーチェーン・ス
タックの各 AD7280A の個別のデバイス・アドレスを指定し
ます。D1 がロー・レベルの時は、コマンドがチェーンの上に
渡されてもデバイス・アドレスは変化しません。D1 のデフォ
ルト値は"1"です。
ソフトウェア・リセット
デイジーチェーン・レジスタの読み出し
コントロール・レジスタの D7 ビットにより AD7280A のソフ
トウェア・リセットを開始する事ができます。リセット動作
を実行するには 2 つの書き込みコマンドが必要です。
AD7280A をリセットするには D7 ビットをハイ・レベルに設
定する必要があります。次に AD7280A をリセットから抜け
出させるには D7 ビットをロー・レベルに設定する必要があ
ります。ソフトウェア・リセットはコントロール・レジスタ
の下位バイト（アドレス 0x0E）を除いて、すべてのユーザ設
定可能なレジスタをそれらのデフォルト値にリセットします。
ソフトウェア・リセットを実行する時、[D6:D0] ビットが間
違って上書きされないように注意が必要です。
コントロール・レジスタの D0 ビットはデイジーチェーン接
続の各 AD7280A から個々のレジスタの読み出しを可能にし
ます。D0 ビットがハイ・レベルの時、クロックが十分あれば、
リード・レジスタによって識別されたレジスタ・アドレスに
保存されているデータを各 AD7280A から順に出力させる事
ができます。このデータはデイジーチェーンの下に渡され
DSP/マイクロプロセッサによって読み出されます。D0 ビット
がロー・レベルの時、デイジーチェーンの読み出しはディス
エーブルです。デイジーチェーン・インターフェースセクシ
ョンと AD7280A とのインターフェースの例のセクションを
参照してください。D0 のデフォルト値は"1"です。
アクイジション時間の設定
セル過大電圧レジスタ
変換開始フォーマット
パワーダウン・フォーマット
コントロール・レジスタの[D6:D5]ビットは ADC のアクイジ
ション時間を決めます。詳細については、アクイジション時
間のセクションを参照してください。アクイジション時間の
デフォルト値は 400 ns、すなわち”00”です。
Rev.
セル過大電圧レジスタは AD7280A の高電圧しきい値を決め
ます。過大電圧しきい値を超えるセル電圧変換結果は、警告
出力をトリガーします。AD7280A を使えば、過大電圧しきい
値を 1 V から 5 V までの値に設定する事ができます。 過電
圧しきい値の分解能は 8 ビット（すなわち 16 mV）です。パ
ワーアップ時の過大電圧しきい値のデフォルト値は”0xFF”
(5 V)です。
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of
セル不足電圧レジスタ
セル不足電圧レジスタは AD7280A の低電圧しきい値を決め
ます。不足電圧しきい値より低いセル電圧変換結果は、警告
出力をトリガーします。AD7280A を使えば、不足電圧しきい
値を 1 V から 5 V までの値に設定する事ができます。 不足
電圧しきい値の分解能は 8 ビット（すなわち 16 mV）です。
パワーアップ時の不足電圧しきい値のデフォルト値は”0x00”
(1 V)です。
セル・バランス・レジスタ
セル・バランス・レジスタは 6 セル・バランス出力のステー
タスを決めます。6 つの CBx 出力はセル・バランス・レジス
タの[D7:D2] ビットに書き込む事により設定されます。セ
ル・バランス・レジスタはソフトウェア・リセットによって
又はハードウエア・パワーダウン後にリセットされます。パ
ワーアップ時のセル・バランス・レジスタのデフォルト値
は”0x00”です。
AUXADC 過大電圧レジスタ
AUX ADC 過大電圧レジスタは AD7280A の補助 ADC 入力の
高電圧しきい値を決めます。このしきい値を超える変換結果
は、警告出力をトリガーします。AD7280A を使えば、しきい
値を 0 V から 5 V までの値に設定する事ができます。 分解
能は 8 ビット（すなわち 19 mV）です。パワーアップ時の補
助 ADC の過大電圧しきい値のデフォルト値は”0xFF” (5 V)で
す。
表 15.セル・バランス・レジスタの設定
ビット数
説明
D7
CB6 出力を設定する
0 = 出力 オフ
1 = 出力 オン
D6
0 = 出力 オフ
AUXADC 不足電圧レジスタ
1 = 出力 オン
AUX ADC 不足電圧レジスタは AD7280A の補助 ADC 入力の
低電圧しきい値を決めます。このしきい値より低い変換結果
は、警告出力をトリガーします。AD7280A を使えば、しきい
値を 0 V から 5 V までの値に設定する事ができます。 分解
能は 8 ビット（すなわち 19 mV）です。パワーアップ時の不
足電圧しきい値のデフォルト値は”0x00” (0 V)です。
D5
1 = 出力 オン
D4
CB3 出力を設定する
0 = 出力 オフ
1 = 出力 オン
警告レジスタは警告機能の設定をします。警告を、スタティ
ック信号又はダイナミック信号として設定する事ができます。
CB4 出力を設定する
0 = 出力 オフ
警告レジスタ
CB5 出力を設定する
D3
CB2 出力を設定する
0 = 出力 オフ
1 = 出力 オン
スタティック信号はハイ・レベル信号ですが、セル又は
補助 ADC で過大電圧又は不足電圧が生じた時はその事
を表示するためにロー・レベルになります。
ダイナミック信号は矩形波で、その矩形波の周波数は
100 Hz、 1 kHz、又は 10 kHz に設定できます。
D2
CB1 出力を設定する
0 = 出力 オフ
1 = 出力 オン
[D1:D0]
複数の AD7280A がデイジーチェーン・モードで動作してい
る場合、スタティック警告又はダイナミック警告の選択はチ
ェーンのもっとも高い電位の AD7280A でのみ行われます。
デイジーチェーンの残りの AD7280A の警告レジスタはチェ
ーンを通じて警告信号を渡すように設定する必要があります。
各デバイスはチェーンを通じてスタティック又はダイナミッ
ク警告信号を渡すか又はセル又は補助 ADC で過大電圧又は不
足電圧が生じた事を表示するために信号をロー・レベルにし
ます。
警告レジスタ設定の詳細については表 11 と表 12 を参照して
ください。パワーアップ時の警告レジスタのデフォルト値
は”0x00”です。
予約済み；0 にセット
セル・バランス・タイマー・レジスタ
CBx タイマー・レジスタにより、各セル・バランス出力のた
めに個々の時間を設定する事ができます。AD7280A を使えば、
CBx タイマーを 0 分 から 36.9 分までの値に設定する事ができ
ます。 CBx タイマーの分解能は 71.5 秒です。 パワーアッ
プ時の CBx タイマー・レジスタのデフォルト値は”0x00”です。
CBx タイマー値を”0x00”にセットした時、CBx タイマーはア
クティブになりません；すなわち CBx 出力はすべてセル・バ
ランス・レジスタのみによってコントロールされます。詳細
については、セル・バランシング出力のセクションを参照し
てください。
表 16.CBx タイマー・レジスタの設定
ビット数
説明
[D7:D3]
CB タイマーを 0 分 から 36.9 分までの間の値
に設定する 5 ビットバイナリー・コード
[D2:D0]
予約済み；"000"にセット
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PD タイマー・レジスタ
コントロール・レジスタ
PD タイマー・レジスタにより AD7280A が自動的にパワーダ
ウンするまでのセット時間を設定できます。 AD7280A によ
り PD タイマーを 0 分 から 36.9 分までの間の値に設定する事
ができます。PD タイマーの分解能は 71.5 秒です。CBx タイ
マーといっしょに PD タイマーを使用する時、PD タイマーに
設定する値は CBx タイマーに設定する値より尐なくても 71.5
秒長い必要があります。なぜなら PD タイマーは CBx タイマ
ーより優先するからです。パワーアップ時、PD タイマー・レ
ジスタのデフォルト値は”0x00”です。
コントロール・レジスタにより
の入力信号をゲートできます。
コントロール・レジスタの D0 ビットにより
ピンの外部ノイズやグリッジに関係なく、内部
信号をハイ・レベルに保つ事ができます。この
設定はノイズのある環境下で使用する事ができ、誤っ
た変換開始を防ぎます。ソフトウェア変換開始を行う
ために の立ち上がりエッジを使用する時、D0 ビット
表 17.PD タイマー・レジスタの設定
ビット数
説明
[D7:D3]
PD タイマーを 0 分から 36.9 分までの間の値
に設定する 5 ビット・バイナリー・コード
[D2:D0]
予約済み；000 にセット
をハイ・レベルに設定して
ピンをゲート・アウ
トする事をお勧めします（変換開始フォーマットのセ
クションを参照）
コントロール・レジスタの D1 ビットにより単一
パルスのみ通す
ゲートのウインドを開
く事ができます。ウインドは
ピンの立下りエッ
ジの後に自動的に閉まります。この機能を使用するた
めには、各変換開始要求の直前に
コントロール
レジスタの[D1:D0]ビットに"10"を書き込む必要があり
ます。
リード・レジスタ
リード・レジスタはコントロール・レジスタの[D13:D12]ビッ
トと D0 ビットとの組み合わせで、AD7280A の読み出し動作
を規定します。単一 AD7280A 又は AD7280A デバイス・チェ
ーンから１つのレジスタを読み出すには、最初に希望のレジ
スタ・アドレスをリード・レジスタに書き込む必要がありま
す。単一の AD7280A 又は AD7280A デバイス・チェーンから
一連の変換結果を読み出すためには、アドレス”0x00”をリー
ド・レジスタに書き込む必要があります。パワーアップ時の
リード・レジスタのデフォルト値は”0x00”です。
パワーアップ時の
コントロールレジスタのデフ
ォルト値は”0x00”です。
表 19.CNVSTコントロール・レジスタの設定
D1
D0
ビッ ビッ
[D7:D2]
ビット
ト
ト
説明
000000
0
0
CNVST 入力はゲートされない(デ
フォルト).
000000
X
1
CNVST 入力はゲートされる.
表 18.リード・レジスタの設定
ビット数
説明
[D7:D2]
読み出すレジスタの 6 ビット・バイナリ・ア
ドレス
[D1:D0]
予約済み；00 にセット
000000
Rev.
ピンから
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1
0
単一CNVSTパルスを許可追加の
CNVSTパルスはゲートされる
シリアル・インターフェース
そこで、このデバイス・アドレスを AD7280A にロックでき、
一連の読み込みと書き込みコマンドで使用する事ができます。
デバイス・アドレスは逆順（すなわち LSB ファースト）で
AD7280A スタックに書き込み又は AD7280A スタックから読
み出しされます。
AD7280A のシリアル・インターフェースは Mode 1 SPI 準拠で
す（すなわち、クロック極性(CPOL)は"0"でクロック位相
(CPHA)は"1"です）。インターフェースは 4 個の信号から構成
されています：CS、 SCLK、 SDI、SDO。SDI ラインは内蔵
レジスタにデータを転送する時に、SDO ラインは内蔵レジス
タと変換結果レジスタからデータを読み出す時に、それぞれ
使います。SCLK はデバイスのシリアル・クロック入力であ
り、すべてのデータ転送(SDI 、又は SDO）は、この SCLK 信
号に基づいて行われます。データは、SCLK の立ち下がりエ
ッジで AD7280A に入力されます。データは、SCLK の立ち上
がりエッジで AD7280A から出力されます。CS入力はデバイ
スに又はデバイスから転送されるシリアル・データをフレー
ム化するために使用されます。
レジスタ・アドレス
AD7280A のレジスタ・マップを表 13 に示します。各レジス
タ・アドレスは 6 ビット長で AD7280A の内蔵レジスタへの書
き込み時又は内蔵レジスタからの読み出し時に使用されます。
レジスタ・データ
書き込みコマンドを AD7280A デバイス・スタックの１つ
AD7280A に対して発行する時、書き込むデータは 8 ビットワ
ードです。表 13 に示すように、全ての読み出し/書き込みレ
ジスタは 8 ビット長です。各レジスタの正しい設定について
の詳しい情報はレジスタ・マップのセクションを参照してく
ださい。
AD7280A は 32 ビットデータ転送のみ可能で、AD7280A が確
実に各CSの立下りエッジで自動的に DSP/マイクロプロセッサ
に再同期するようにCS の立ち上がりエッジでカウンタをリセ
ットします。個別の 8 ビット又は 16 ビットワードを使用して
32 ビットコマンドを構成する事ができますが、32 ビット・コ
マンドの集りを正しく構成するためには単一の 32 ビット幅の
CS フレームが必要です。
アドレス・オール・パーツ
又コントロール・レジスタの上位バイトに書き込む事により、
変換シーケンスを開始するためにCSの立ち上がりエッジを使
用する事もできます。図 2. に、AD7298A のシリアル・イン
ターフェースの詳しいタイミング図を示します。デイジーチ
ェーン・インターフェースの詳細については、デイジーチェ
ーン・インターフェースセクションを参照してください。
AD7280A への書き込み
バッテリ・モニター・アプリケーションで、AD7280A を 8 個
までデイジーチェーン接続でき、48 個までの各リチウムイオ
ン・セル電圧をモニターする事ができます。従って各書き込
み動作は、書き込むデータだけでなく、デバイス・アドレス、
レジスタ・アドレスを含まなければなりません。デイジーチ
ェーン接続のすべての AD7280A をアドレス指定する時は、
追加の識別マーク・ビットも必要になります。AD7280A の
SPI インターフェース（とデイジーチェーン・インターフェ
ースとの組み合わせ）により、１つの 32 ビット書き込みサイ
クルで直列接続した 8 個の AD7280A の任意のレジスタを更新
する事ができます。32 ビット書き込みシーケンスを表 20 に
示します。AD7280A は又各書き込みコマンドに 8 ビット CRC
を含む事を要求します。
デバイス・アドレスは 5 ビット・アドレスで、これによりバ
ッテリ・モニタリング・スタックの中で個々の AD7280A を
独自に認識する事ができます。初めのパワーアップで、各
AD7280A はデフォルトのアドレス”0x00”に設定されます。簡
単な一連のコマンドにより、各 AD7280A はスタックの中の
その個別のデバイス・アドレスを認識する事ができます。
（AD7280A を初期化するセクションを参照）
1
レジスタ・
データ
D20 to D13
8 ビット CRC
AD7280A は個別デバイス又は一連の AD7280A に対するすべ
ての書き込みコマンドに 8 ビット巡回冗長検査(CRC)を含み
ます。書き込みコマンドに無効な CRC が含まれていると、そ
れを受信した AD7280A はコマンドを実行しません。 書き込
みコマンドの CRC は書き込みコマンドの[D31:D11] ビットを
基に計算されます。これらのビットにはデバイス・アドレス、
レジスタ・アドレス、書き込まれるデータ、アドレス・オー
ル・パーツ・ビットと D11 ビットが含まれます。CRC に関す
るさらに詳しい情報は巡回冗長検査のセクションを参照して
ください。
ビット・パターン(010)
AD7280A の 32 ビット書き込みコマンドの[D2:D0]ビットに必
要な固定ビット・パターンは２つ目の検証を提供します。
AD7280A が受け取る各書き込みコマンドについて、このビッ
ト・パターンの正しい位置が検証されます。AD7280A は受信
した書き込みコマンドに誤ったビット・パターンがあるとコ
マンドを実行しません。
デバイス・アドレス
表 20. 32 ビット・ライト・サイクル
デバイス・
レジスタ・
アドレス 1
アドレス
D31 to D27
D26 to D21
AD7280A は個別の AD7280A に対する書き込みコマンドと同
様に、デイジーチェーン接続の全デバイスに対して同時に書
き込みコマンドを発行できます。デイジーチェーン接続の全
デバイスに対する書き込みは、書き込みコマンドの D12 ビッ
トを"1"にセットする事によって行われます。ライト・オー
ル ・コマンドを発行する時には、デバイス・アドレスを
"0x00"に設定する必要があります。このデバイス・アドレス
は又ライト・オール・コマンドと共に送信の 8 ビット CRC を
計算するために使用されます。
アドレス・
オール・パーツ
D12
予約済み
（0 ビット）
D11
8 ビット
CRC
D10 to D3
ビット・パターン
(010)
D2 to D0
デバイス・アドレスは LSB ファーストで設定されます。たとえばスタックの 2 番目のデバイス（すなわち最初のスレーブ・デバイス）をアドレス指
定する場合、AD7280A へのビット入力のシーケンスは 10000 となります。レジスタ・アドレス、データ・ビットそして CRC ビットは MSB ファース
ト入力です。
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AD7280A からの読み出し
レジスタ・アドレス
AD7280A には 2 つのタイプの読み出し動作があります。
AD7280A のレジスタ・マップを表 13 に示します。各レジス
タ・アドレスは 6 ビット長で、 AD7280A の内蔵レジスタへの
書き込み時又は内蔵レジスタからの読み出し時に使用されま
す。
変換結果の読み出し
レジスタ・データの読み出し
変換結果の読み出し動作から戻されたデータは、12 ビット変
換データに加え、デバイス・アドレス、チャンネル・アドレ
ス、ライト・アクノレッジ・ビット、8 ビット CRC 情報を含
みます。表 21 に変換結果読み出しの 32 ビット読み出しサイ
クルを示します。
レジスタ・データ
レジスタ・データは前の書き込みコマンドで要求された 8 ビ
ット・レジスタ・データです。
レジスタ・データ読み出し動作から戻されたデータは 8 ビッ
ト・レジスタ・データに加え、デバイス・アドレス、レジス
タ・アドレス、ライト・アクノレッジ・ビット、8 ビット
CRC 情報を含みます。表 22 にレジスタ・データ読み出しの
32 ビット読み出しサイクルを示します。
変換データ
AD7280A の SPI インターフェース（とデイジーチェーン・イ
ンターフェースとの組み合わせ）により 8 個の AD7280A スタ
ックの任意の AD7280A の変換結果を N × 8 × 32 ビット読み出
しサイクルを使って読み出す事ができます。ここで N はその
デバイスで行なわれる変換の数（すなわち 12, 9, 又は 6）とし
て定義されます。 (表 8 を参照してください)。
AD7280A への書き込みセクションで述べたように、8 ビット
CRC が AD7280A に送信される書き込みコマンドに含まれま
す。CRC は[D31:D11]ビットに基づいて計算されます。デバイ
スで書き込みコマンドが実行される前に CRC 検査を行います。
変換データはセル電圧入力、補助 ADC 入力又は ADC 自己テ
スト変換の 12 ビット変換結果です。
ライト・アクノレッジ・ビット
AD7280A は同じ CRC アルゴリズムを使用して CRC を計算し、
それを送信された書き込みコマンドの中の AD7280A が受信
した CRC と比較します。もし 2 つの CRC 値が一致したら、
コマンドは実行され、デバイスからの次のデータ送信の中の
ライト・アクノレッジ・ビットがセットされます。もし転送
された CRC と計算した CRC が一致しない場合、書き込みコ
マンドは実行されずにライト・アクノレッジ・ビットは"0"に
設定されます。ライト・アクノレッジ・ビットの使用の例に
つしてはライト・アクノレッジのセクションを参照してくだ
さい。
デバイス・アドレス
デバイス・アドレスは AD7280A への書き込みセクションに
述べられています。デイジーチェーン読み出しモードを使用
してデバイスからレジスタ又は変換データを読み出す時は、
特定のアドレスへ書き込みをするように SDI ラインが設定さ
れていなければなりません。つまり、SDI ラインはアイド
ル・ハイ又はアイドル・ローにはならないようにする必要が
あり、アドレス・オール・パーツ・ビットは"0"に設定する必
要があります。アドレスは AD7280A デバイス・チェーンの
トップ・デバイス又はチェーンのトップ・デバイスのアドレ
スより高い値のアドレスでなければなりません。可能な最も
高いアドレス（アドレス 0x1F）を書き込み、アドレス・オー
ル・パーツ・ビットを"0"に設定する事をお勧めします。32 ビ
ット書き込みコマンドは 0xF800030A です。
8 ビット CRC
AD7280A はデバイスからのすべてのデータ読み出しに 8 ビッ
ト巡回冗長検査(CRC)を含みます。AD7280A から変換データ
を読み出す時、8 ビット CRC はデバイス・アドレス、チャン
ネル・アドレス、変換データ、ライト・アクノレッジ・ビッ
トを含みます。AD7280A からレジスタ・データを読み出す時、
8 ビット CRC はデバイス・アドレス、レジスタ・アドレス、
レジスタ・データ、2 つの予約済み"0"ビット、ライト・アク
ノレッジ・ビットを含みます。両方のケースで、CRC は 32
ビット読み出しサイクルの[D31:D10]ビットを基に生成され、
同じ読み出しサイクルの[D9:D2]ビットを使って送信されます。
CRC に関するさらに詳しい情報については巡回冗長検査のセ
クションを参照してください。
チャンネル・アドレス
チャンネル・アドレスにより各々の電圧入力、補助入力の結
果を独自に識別できます。各チャンネル・アドレスは 4 ビッ
ト幅です。各チャンネルのアドレスをレジスタ・マップに示
します（表 13 を参照）。
表 21.変換結果の 32 ビット読み出しサイクル
デバイス・
チャンネル・
アドレス 1
アドレス
D31 to D27
D26 to D23
1
変換データ
D22 to D11
8 ビット
CRC
D9 to D2
予約済み
（0 ビット）
D1 to D0
デバイス・アドレスは LSB ファーストで設定されます。たとえばスタックの 2 番目のデバイス（すなわち最初のスレーブ・デバイス）をアドレス指
定する場合、AD7280A へのビット入力のシーケンスは 10000 となります。レジスタ・アドレス、チャンネル・アドレス、データ・ビット、CRC ビッ
トは MSB ファースト入力です。
表 22.レジスタ・データの 32 ビット読み出しサイクル
デバイス・
レジスタ・
レジスタ・
アドレス 1
アドレス
データ
D31 to D27
D26 to D21
D20 to D13
1
ライト・アクノレッジ
D10
予約済み
（0 ビット）
D12 to D11
ライト・
アクノレッジ
D10
8 ビット
CRC
D9 to D2
予約済み
（0 ビット）
D1 to D0
デバイス・アドレスは LSB ファーストで設定されます。たとえばスタックの 2 番目のデバイス（すなわち最初のスレーブ・デバイス）をアドレス指
定する場合、AD7280A へのビット入力のシーケンスは 10000 となります。レジスタ・アドレス、データ・ビット、CRC ビットは MSB ファースト入
力です。
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of
デイジーチェーン・インターフェース
バッテリ・モニター・アプリケーションで、AD7280A を 8 個ま
でデイジーチェーン接続でき、48 個までの各リチウムイオン・
セル電圧をモニターする事ができます。各 AD7280A は 6 個ま
でのリチウムイオン・セルをモニターする事ができ、その電源
は 6 個のリチウムイオン・セルのトップ電圧とボトム電圧から
供給されます。その結果、各 AD7280A の電源電圧はチェーン
接続の隣の AD7280A から最大 30 V まオフセットします。この
ため、標準のシリアル・インターフェースのデイジーチェーン
方法は使用できません。
AD7280A は標準 SPI インターフェースから分離したデイジーチ
ェーン・インターフェースを内蔵しています。このデイジーチ
ェーン・インターフェースによりチェーン接続の AD7280A は
その隣接の AD7280A とデータのやり取りができます。
シリアル・インターフェースセクションに説明されているよう
に、SPI インターフェースは 4 個の信号から構成されていま
す：CS, SCLK, SDI, SDO。これらのピンに加え、3 つのオプシ
ョンのインターフェース・ピンがあります。ALERT、 CNVST 、
PD。デイジーチェーンの隣のデバイスとの通信を可能にするた
め、これら 7 つのインターフェース信号はデイジーチェーン・
インターフェースでミラーになっています。例えば、各
AD7280A のシリアル・クロックは SCLK ピンで受信され、
SCLKhi ピンを使って、デイジーチェーンのその上のデバイス
に渡されます。
デイジーチェーンを上にデータを渡すCSピン、SCLK ピン、
SDI ピン、CNVSTピンそして PDピンは AD7280A がマスター・
デバイスとして構成される時は、これらのピンは 3 V 又は 5 V
ロジック・インターフェース・ピンとして動作します；
AD7280A がスレーブ・デバイスとして構成される時、これらの
ピンはデイジーチェーン・インターフェース・ピンとして動作
します。
SDO ピンと ALERT ピンは、AD7280A がマスター・デバイスと
して設定される時、3 V 又は 5 V ロジック・インターフェー
ス・ピンとして動作します。これらのピンは、AD7280A がスレ
ーブ・デバイスとして設定される時にはトライステートになり
ます。2 つの追加のピン（SDOlo と ALERTlo）はデイジーチェ
ーンを下にデータを渡す事が要求されます。
シリアル・インターフェースセクションで述べたように、8 個
の AD7280A スタックの任意のレジスタに書き込むために必要
となる 32 ビット書き込みサイクルは１つだけです。バッテリ・
スタックをモニターしている全チャンネルから変換データを読
み出すには、N × 8 × 32 ビット読み出しサイクルが必要です。
ここで N はそのデバイスで行われる変換の数（すなわち 12, 9,
又は 6）として定義されます。デイジーチェーン・インターフ
ェースの正常動作を確実にする推奨 SCLK 周波数は 1 MHz です。
1 MHz SCLK で、48 チャンネルの電圧変換を読み出すためには
約 1.54ms かかります。
スタック構成の AD7280A デバイスの中の１つのデバイスから
の読み出す場合、（デイジーチェーン・レジスタ・リードバッ
クはディスエーブルです；コントロール・レジスタの D0 ビッ
ト=0)、AD7280A のチェーンの上位のデバイスからレジスタ・
データを読み出すために、SCLK 周波数は 1 MHz 以下である必
要があります。 これはデイジーチェーンの隣接する 2 つのデバ
イス間での伝搬遅延に起因します。（表 3 の tDELAY を参照）も
しデバイスがデイジーチェーン・モードでレジスタ・データ又
は変換データを読み出していればこの遅延は起こりません；す
なわちデイジーチェーン・モードであれば常に 1 MHz の最大
SCLK を使う事ができます。
Rev.
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変換データ又はレジスタ・データを読み出して
いる間に AD7280A をアドレス指定する
SPI インターフェースはデータの読み出しとデータの書き込み
を同時に行えます。：デバイスは１つのコマンドで読み出して
いる時、同じ読み出し/書き込みサイクルで SDO ピンにデータ
を出力します。デイジーチェーン・リードバック・モードを使
用して AD7280A からレジスタ・データと変換データの両方を
読み出す時、SDI ラインはアイドル・ハイあるいはアイドル・
ローであってはいけません；SDI ラインをデイジーチェーンで
使用されているトップ・デバイス又はデイジーチェーンで使用
されているトップ・デバイスより高いアドレスのデバイスにア
ドレス指定し、書き込むように設定する必要があります。いず
れの場合も、アドレス・オール・パーツ・ビット（書き込みコ
マンドの D12 ビット）を"0"に設定し、有効な CRC を入れる必
要があります。可能なもっとも高いアドレス（すなわち 0x1F）
に書き込み、アドレス・オール・パーツ・ビットを"0"にセット
する事を推奨します。32 ビット書き込みコマンドは
0xF800030A です。
AD7280A を初期化する
初めのパワーアップ時とパワーダウンから抜け出る時、すべて
の AD7280A はデバイス・アドレスがデフォルト値の"0x00"にな
ります。デイジーチェーン接続の各 AD7280A がチェーンの中
での個別の位置を識別できるようにするには、次のコマンド・
シーケンスに従う必要があります。次のシーケンスにより、デ
イジーチェーン・リードバックを使って、チェーンの全デバイ
スのデバイス・アドレスを設定し、確認する事ができます。又、
これらのコマンドの一部を使用して読み出しの確認なしに、デ
バイス・アドレスを設定する事もできます。
1.
2.
3.
4.
チェーンの全てのデバイスに１つのコマンドを送り、ロッ
ク・デバイス・アドレス・ビット（D2）をアサートし、イ
ンクリメント・デバイス・アドレス・ビット(D1)のアサー
ト解除を行い、デイジーチェーン・レジスタ・リードバッ
ク・ビット（D0）をアサートします。32 ビット書き込み
コマンドは 0x01C2B6E2 です。
2 番目のコマンドをチェーンの全デバイスに送り、全デバ
イスのリード・レジスタにコントロール・レジスタの下位
バイトのアドレス（0x0E）を書き込みます。32 ビット書き
込みコマンドは 0x038716CA です。
チェーン接続の全 AD7280A がそれらの個別のデバイス・
アドレスを受信して、ロックした事を確認するために、全
デバイスからデイジーチェーン・レジスタ・リードを要求
する必要があります。これは、デイジーチェーン接続の各
デバイスのコントロール・レジスタの下位バイトが読み出
されるまで、CS でフレーム化した 32 SCLK のセットを供
給し続ける事により行う事ができます。ユーザはすべての
デバイス・アドレスが順番になっている事を確認する必要
があります。32 ビット書き込みコマンドは 0xF800030A で
す。
コントロール・レジスタのデータがデイジーチェーンの全
デバイスから読み出されるまで、このコマンドを繰り返す
必要があります。
of
ライト・アクノレッジ
例えばチェーン接続のデバイス 1 のレジスタに書き込んだ後
に、そのデバイス 1 からライト・アクノレッジ・ビットを読
み出すためには、デバイス 0（マスター・デバイス）の読み
出し動作をオフにしなければなりません。又、このモードで、
チェーンでマスター・デバイスより高位のデバイスからライ
ト・アクノレッジ・ビットを読み出す時、SCLK 周波数は
1 MHz よりも低くなければなりません。
AD7280A が受信するすべての書き込みコマンドについて、デ
バイスは受信したデータの[D31:D11]ビットの CRC 計算を内
部で行い、DSP/マイクロプロセッサから送られてくる CRC に
対してこの CRC を検証します。もし内部で生成された CRC
と、DSP/マイクロプロセッサから受信した CRC の間に違いが
あれば、AD7280A は書き込み動作を行いません。又シリア
ル・インターフェースセクションに述べたように、AD7280A
は書き込みコマンドのビット・パターン”010”の正しい位置を
検証します。もし期待する”010”パターンと DSP/マイクロプ
ロセッサから受信したパターンに違いがあれば、AD7280A は
書き込み動作を行いません。
巡回冗長検査
AD7280A 32 ビット SPI インターフェースは読み出しサイクル
と書き込みサイクルに 8 ビット巡回冗長検査(CRC)を含みま
す。CRC は AD7280A との通信の間のデータの変化を検出す
るために使用できます。巡回冗長検査の原理は送信データを
固定の多項式で割算する事です。次にこの数学的な操作の余
りをデータに添付して通信の一部を形成します。受信側で、
受信したデータについて同じ数学的な操作を行う必要があり
ます。この操作は受信したデータがもともと送信されたデー
タと同じである事を確認します。
もし次のCSパルスによってフレーム化された 32 SCLK サイク
ルが AD7280A に供給されたならば、SDO の D10（ライト・
アクノレッジ・ビット）がデバイスに対する最後の書き込み
が成功したかどうかをプロセッサに知らせます（書き込みが
成功した場合、ライト・アクノレッジがセットされます）。
読み出しサイクルの 8 ビット CRC にライト・アクノレッジ・
ビットが含まれます。ライト・アクノレッジ・ビットが正し
く AD7280A デバイス・チェーンの下に渡されるように、リ
ード・レジスタに"0x00 "以外の任意の値をロードする必要が
ある事に注意してください。
CRC ビットを計算するために AD7280A によって使用される
多項式は x8 + x5 + x3 + x2 + x + 1 です。この CRC 多項式は 22
ビットまでのデータの計算に対するハミング距離は 4 です。
割算は図 40.に示すようにデジタル回路を使用して実行されま
す。
次に示すのはスタック構成の AD7280A デバイスに書き込み
を行い設定する時、ライト・アクノレッジ・ビットをどのよ
うに使用する事ができるかの例です。この例では 8 個の
AD7280A スタックの全デバイスに、コントロール・レジスタ
の上位バイトを設定します。
2.
3.
AD7280A へ書き込みを行う場合、CRC は DSP/マイクロプロ
セッサで計算し、書き込みコマンドの一部として送信しなけ
ればなりません。CRC は書き込みコマンドの[D31:D11]ビット
（すなわちデバイス・アドレス、レジスタ・アドレス、書き
込むデータ、アドレス・オール・パーツ・ビットと予約済み
"0"入力ビットの D11 ビット）について計算する必要がありま
す。データは CRC 多項式で除算され、除算の後の 8 ビットの
余りが CRC ビット（CRC_7 to CRC_0）になります。
リード・レジスタに”0x0E”をロードするために”ライト・
オール”コマンドを実行する。（コントロール・レジスタ
の下位バイトをアドレス指定する）
コントロール・レジスタの上位バイト（アドレス 0x0D）
を希望の値に設定するために”ライト・オール”コマンド
を実行する。
マスター・デバイスに各々CSによってフレーム化された
追加の 8 セットの 32 SCLK を印加する。各 32 SCLK フレ
ームはデバイス・アドレス・ビット（ D31 to D27）を
"0x1F"に設定する必要があります。32 ビット書き込みコ
マンドは 0xF800030A です。最初の 32 SCLK フレームで
マスター・デバイスから読み出されたデータはマスタ
ー・デバイスへのコントロール・レジスタの上位バイト
の書き込みに対するライト・アクノレッジを含みます。
2 番目の 32 SCLK フレームで読み出されたデータはスタ
ックの初めのスレーブ・デバイスへのコントロール・レ
ジスタ上位バイトの書き込みに対するライト・アクノレ
ッジ・ビットを含みます。以下同様です。
もしユーザが（アドレス・オール・パーツ・ビットの D12 を
アサートする事により）スタック構成の AD7280A の全デバ
イスをアドレス指定している場合、CRC はデバイス・アドレ
ス”0x00”を使用して計算する必要があります。デバイスに書
き込むデータは”0x00”のデバイス・アドレスを持っていなけ
ればなりません。AD7280A は受信データの[D31:D11]ビット
について同じ CRC 計算を行い、この CRC を DSP/マイクロプ
ロセッサによって送信される CRC に対して検証します。
AD7280A 内部で生成された CRC と、DSP/マイクロプロセッ
サから受信した CRC の間に違いがあれば、AD7280A は書き
込み動作を行いません。スタック構成の AD7280A によって
コマンドが受信され、実行された事をユーザが確認できるよ
うに、ライト・アクノレッジ・ビットも 32 ビット読み込みサ
イクルに含まれます。ライト・アクノレッジ・ビットに関す
るさらに詳しい情報はライト・アクノレッジのセクションを
参照してください。
１つのレジスタに書き込む時、デイジーチェーンのスレーブ
AD7280A からライト・アクノレッジを読み出すためには、チ
ェーンのより下のデバイスのコントロール・レジスタの
[D13:D12] ビットを”1”に設定する必要があります（これらの
デバイスについては読み出し動作無し）。
DATA_IN
D
Q
D
CRC_0
Q
D
CRC_1
Q
D
CRC_2
Q
D
CRC_3
SCLK
図 40.CRC の回路構成
| Page
of
Q
D
CRC_4
Q
D
CRC_5
Q
D
CRC_6
Q
CRC_7
09435-021
1.
書込み動作の CRC
読み出し動作の CRC
CRC の計算例 1
AD7280A からの読み出しのために、8 ビット CRC は 32 ビッ
ト読み出しサイクルの[D31:D10]ビットを基に AD7280A によ
って生成され、同じ読み出しサイクルの[D9:D2]ビットを使っ
て送信されます。受信したデータは CRC 多項式で除算され、
除算の後の 8 ビットの余りが CRC ビット（CRC_7 to
CRC_0）になります。ユーザは AD7280A が送信したデータ
に変化がない事を確認するために、計算した CRC ビットと
AD7280A から受信した CRC を比較する事ができます。
この例は マスターデバイス(Device 0)のコントロール・レジス
タの上位バイトに対する（CRC 計算を含んだ）32 ビット書き
込みコマンドがどのように組み立てられるかを示します。書
き込むデータは”0x0C”です。
デイジーチェーン接続で動作している時、各 AD7280A はデ
イジーチェーン接続でその上のデバイスから変換データ又は
レジスタ・データを受け取り、受信データについて CRC 計算
を実施します。もし内部で生成された CRC と、デイジーチェ
ーンのその上のデバイスから受け取った CRC の間に違いがあ
った場合、AD7280A は受信した CRC を内部的に生成された
CRC の反転で置き換えます。
CRC 擬似コード
CRC の計算に次の疑似コードを使用する事ができます。
初めに次の変数を宣言する必要があります；
Num_Bits は CRC 結果を計算するために使用される
データ・ビットの数です：AD7280A へのデータ書
き込みに 21、 そして AD7280A からのデータ読み
込みに 22。
i は整数の変数です。
xor_1, xor_2, xor_3, xor_4, and xor_5 は整数の変数で
す。これらの XOR ゲートの出力は回路構成で一番
左の XOR ゲートからスタートします（図 40.を参
照）
data_in は CRC を計算するために使用するデータ・
ビットを表します：書き込み動作には[D31:D11] ビ
ット、そして読み出し動作には[D31:D10]ビットこ
のデータは最初の XOR ゲートに入力します。
CRC_0, CRC_1, CRC_2, CRC_3, CRC_4, CRC_5,
CRC_6, and CRC_7 は整数の変数です。シフトレジ
スタの出力は回路構成の一番左のシフトレジスタ
から開始します（図 40.を参照）。
”data_in”を除き、他のすべての変数を"0"に初期化する
必要があります。図 40.に示すように次のコードは
CRC 計算を実施します。
CRC は[D31:D11]ビット（すなわちデバイス・アドレス、レジ
スタ・アドレス、レジスタに書き込むデータ、アドレス・オ
ール・パーツ・ビット、予約済みビット）に基づいて DSP/マ
イクロプロセッサで計算されます。
従って、CRC アルゴリズムへのデータ入力は
000000011010000110000 (0x003430)になります。
計算した後の”CRC_7 to CRC_0” の値は"01010001"(0x51)にな
ります。従って、このシリアル書き込みで AD7280A に送ら
れるデータは”0000 0001 1010 0001 1000 0010 1000 1010”
(0x01A1828A)となります。
CRC の計算例 2
この例は Device 1 のコントロール・レジスタの上位バイトに
対する（CRC 計算を含んだ）32 ビット書き込みコマンドがど
のように組み立てられるかを示します。書き込むデータ
は”0x0C”です。
CRC は[D31:D11]ビット（すなわちデバイス・アドレス、レジ
スタ・アドレス、レジスタに書き込むデータ、アドレス・オ
ール・パーツ・ビット、予約済みビット）に基づいて DSP/マ
イクロプロセッサで計算されます。
デバイス・アドレス（LSB ファーストで書き込まれ
る）：10000 (0x10)
レジスタ・アドレス 001101 (0x0D)
データ：00001100 (0x0C)
アドレス・オール・パーツ・ビット：0 (0x0)
予約済みビット：0 (0x0)
従って、CRC アルゴリズムへのデータ入力は
100000011010000110000 (0x103430)になります。
計算した後の”CRC_7 to CRC_0” の値は 01110100 (0x74）にな
ります。従って、このシリアル書き込みで AD7280A に送ら
れるデータは”1000 0001 1010 0001 1000 0011 1010 0010”
(0x81A183A2)となります。
for (i=Num_Bits; i>=0; i--)
{
xor_5 = CRC_4 ^ CRC_7;
xor_4 = CRC_2 ^ CRC_7;
xor_3 = CRC_1 ^ CRC_7;
xor_2 = CRC_0 ^ CRC_7;
xor_1 = data_in[i] ^ CRC_7;
CRC_7 = CRC_6;
CRC_6 = CRC_5;
CRC_5 = xor_5;
CRC_4 = CRC_3;
CRC_3 = xor_4;
CRC_2 = xor_3;
CRC_1 = xor_2;
CRC_0 = xor_1;
}
| Page
デバイス・アドレス：00000 (0x00)
レジスタ・アドレス 001101 (0x0D)
データ：00001100 (0x0C)
アドレス・オール・パーツ・ビット：0 (0x0)
予約済みビット：0 (0x0)
of
CRC の計算例 3
この例はマスターデバイス（すなわち Device 0）のコントロ
ール・レジスタの下位バイトからの 32 ビットレジスタ読み出
しの内訳を示します。
CRC の計算例 4
CRC は[D31:D10]ビット（すなわちデバイス・アドレス、レジ
スタ・アドレス、レジスタ・データ、2 つの予約済み"0"ビッ
ト、ライト・アクノレッジ・ビット）に基づいて AD7280A
で計算されます。計算された CRC は[D31:D10]ビットと
[D1:D0]ビットと共に DSP/マイクロプロセッサに送られます。
CRC は[D31:D10]ビット（すなわちデバイス・アドレス、チャ
ンネル・アドレス、変換データ、ライト・アクノレッジ・ビ
ット）に基づいて AD7280A で計算されます。計算された
CRC は[D31:D10]ビットと[D1:D0]ビットと共に DSP/マイクロ
プロセッサに送られます。
AD7280A から受信したデータを次に示します。
0000 0001 1100 0010 1000 0110 0110 1000 (0x01C28668)。
AD7280A から受信したデータを次に示します。
1000 0001 0100 1100 1101 0101 0001 1000 (0x814CD518)。
デバイス・アドレス：00000 (0x00)
レジスタ・アドレス 001110 (0x0E)
レジスタ・データ：00010100 (0x14)
予約済み"0"：0 (0x0)
ライト・アクノレッジ：1 (0x1)
CRC：10011010 (0x9A)
予約済み"0"：0 (0x0)
この例は Device 1 のセル電圧 3 の変換結果レジスタからの 32
ビット・レジスタ読み出しの内訳を示します。
デバイス・アドレス（LSB ファーストで読み出し）：
10000 (0x10)
チャンネル・アドレス：0010 (0x2)
変換データ：100110011010 (0x99A)
ライト・アクノレッジ：1 (0x1)
CRC：01000110 (0x46)
予約済み"0"：0 (0x0)
CRC ビットは再び DSP/マイクロプロセッサで、AD7280A か
ら読み出されたデータの[D31:D10]ビットに基づいて計算され
ます。 従って、CRC アルゴリズムへのデータ入力は
0000000111000010100001 (0x0070A1)になります。
CRC ビットは再び DSP/マイクロプロセッサで、AD7280A か
ら読み出されたデータの[D31:D10]ビットに基づいて計算され
ます。従って、CRC アルゴリズムへのデータ入力は
1000000101001100110101 (0x205335)になります。
計算した後の”CRC_7 to CRC_0” の値”10011010” (0x9A)になり
ます。この結果は AD7280A から送られた CRC に一致しま
す；従ってこのデータ通信は有効です。
計算した後の”CRC_7 to CRC_0” の値は”01000110” (0x46)にな
ります。この結果は AD7280A から送られた CRC に一致しま
す；従ってこのデータ通信は有効です。
| Page
of
AD7280A とのインターフェースの例
AD7280A は複数の読み出しオプションに対応しています。ユー
ザは下記の結果を読み出す事ができます。
チェーン接続の全デバイスについて完了した全ての変換
チェーン接続の全デバイスの個別のレジスタ
チェーン接続の中で選択したデバイスの個別のレジスタ
各ケースで、正しいデータが出力するようにそのデバイスを設
定するために、初めに選択したデバイスのリード・レジスタに
書き込む必要があります。個別のレジスタを読み出す時、選択
したデバイスのリード・レジスタにそのレジスタのアドレスを
書き込む必要があります。任意のデバイス又は全デバイスから
変換結果を読み出す時は、選択したデバイスのリード・レジス
タに、アドレス ”0x00”を書き込む必要があります。
リード・レジスタに書き込まれたアドレスが"0x00"の時、読み
出す変換結果はコントロール・レジスタの[D13:D12]ビットを設
定することにより選択できます（表 14 を参照）これらのビット
を使って 4 種類の異なる読み出しオプションの中から１つを選
ぶ事ができます：
12 個の変換結果を読み出す： 6 電圧と 6 補助。
9 個の変換結果を読み出す： 6 電圧と 3 補助。
6 個の変換結果を読み出す： 6 電圧結果のみ。
このデバイスの読み出し動作をオフにする。
2.
デイジーチェーン接続の任意の又はすべての AD7280A から変
換データを読み出す時、AD7280A から帰ってくる変換結果はそ
のデバイスで最後に行われた変換のセットです。ユーザは読み
出し動作の一部として、各デバイスで変換を行う数を選択する
コントロール・レジスタの[D15:D14] ビットを設定して、
CNVSTピン又はCSの立ち上がりエッジを使い変換を開始する
事をお勧めします。この方法により、ユーザは 32 ビット書き込
み/読み出し動作の最も効率的な数で、簡単な変換と読み出しル
ーチンを実行できます。
下記はこのルーチン（デイジーチェーン接続の AD7280A の全
デバイスの変換と読み出しを行う）の一般的な例です。
1.
2.
3.
デイジーチェーン接続の１つの AD7280A から個別のレジスタ
を読み出すためには次のステップに従ってください：
1.
変換と読み出しのルーチン
チェーン接続のその他のすべてのデバイスについて、コン
トロール・レジスタの[D13:D12]ビットを"11"に設定し
て、”読み出し動作無し”を選択します。
対象のデバイスに関しては、読み出し動作をオンするため
にコントロール・レジスタの[D13:D12]ビットを設定しま
す。
32 ビット書き込みサイクルに関しては、初めにデイジーチェー
ン接続の全 AD7280A の読み出し動作をオフにする事がより効
率的である事に注意してください。これはチェーン接続の全デ
バイスをアドレス指定する書き込みコマンドの D12 ビットを使
う事により１回の書き込みサイクルで達成されます。次にユー
ザは個別のデバイスをアドレス指定し、読み出し動作をオンに
するために、そのデバイスのコントロール・レジスタの
[D13:D12]ビットを設定します。
| Page
4.
5.
デイジーチェーン接続の全デバイスのリード・レジスタ
に”0x00”を書き込む。”0x00”はこのレジスタのデフォルト
値であることに注意してください。
全デバイスのコントロール・レジスタに書き込む。希望す
る変換を選択するために[D15:D14]ビットを設定する。読
み出しを希望する変換結果を選択するために[D13:D12]ビ
ットを設定する。
CNVSTの立下りエッジ又はCSの立ち上がりエッジで変換
を開始する（変換開始フォーマットを選ぶためにコントロ
ール・レジスタの D11 ビットを設定する）。
各変換の完了と tWAIT に十分な時間を取る。セル電圧入力と
補助 ADC 入力の変換のセクションを参照。
各変換結果を読み出すために 32 SCLK をフレーム化する
CSローパルスを印加する。
例
リチウムイオン・バッテリ・スタックに接続した AD7280A の
電圧入力そして/又は補助 ADC 入力をモニターする AD7280A デ
バイス・チェーンを施すアプリケーションで下記の変換そして/
又は読み出しルーチンの例を使用する事ができます。
of
例 2:全デバイス、全電圧入力、全補助 ADC 入力の
変換と読み出し
例 1:最初のパワーアップとパワーダウンから抜け出
る時にデイジーチェーン接続の全デバイスを初期化
する。
この例では、デイジーチェーン接続の全 AD7280A はそれら
の正しいデバイス・アドレスに初期化されていると仮定しま
す。
例１は標準的なデバイスの初期化ルーチンを示します。
1.
2.
3.
全デバイス・アドレスを初期化するために、チェーンの
全デバイスについて、コントロール・レジスタの D2 ビ
ットと D0 ビットを"1"に設定し、コントロール・レジス
タの D1 を"0"に設定する。32 ビット書き込みコマンド
は”0x01C2B6E2”です（表 23 を参照、Write 1）。
コントロール・レジスタの下位バイトに対応するレジス
タ・アドレスを全デバイスのリード・レジスタに書き込
む。32 ビット書き込みコマンドは”0x038716CA”です（表
23 を参照、Write 2）。
チェーンの各デバイスを読み出すために 32 SCLK をフレ
ーム化するCSロー・パルスを供給シリアル・インターフ
ェースセクションで述べたように、すべての変換の読み
出しは同時に 32 ビットコマンド 0xF800030A を書き込み
ます。（表 23 を参照、Write 3）。この読み出しはデイジ
ーチェーン接続の全 AD7280A がそれら個別のデバイ
ス・アドレスを受信し、ロックした事を検証するために
使用されます。すべてのデバイス・アドレスが順番にな
っている事を確認する。
1.
全デバイスのリード・レジスタにレジスタ・アドレ
ス”0x00”を書き込む。全デバイスに書き込むコマンドの
CRC を計算する時、デバイス・アドレス"0x00"を使用す
る。32 ビット書き込みコマンドは"0x38011CA"です（表
24 を参照、Write 1）。
”0x00”はパワーアップ時とソフトウェア・リセット後の
リード・レジスタのデフォルト値であることに注意して
ください；従って、この書き込み動作は必要ないかもし
れません。
2.
全デバイスについて、コントロール・レジスタの
[D15:D12]ビットを"0"に設定する。32 ビット書き込みコ
マンドは”0x01A0131A” です（表 24 を参照、Write 2）。
これはパワーアップ時とソフトウェア・リセット後のコ
ントロール・レジスタの[D15:D12] ビットのデフォルト
値であることに注意してください；従って、この書き込
み動作は必要ないかもしれません。
CNVSTピンを使用して変換を開始できるように、全デバ
イスのCNVSTコントロール・レジスタを”0x02”に設定す
る。32 ビット書き込みコマンドは”0x03A0546A”です
（表 24 を参照、Write 3）。
CNVSTの立ち下がりエッジで変換を開始する。
各変換の完了と tWAIT に十分な時間を取る。すべての変換
の完了の後に、各変換結果を読み出すために 32 SCLK を
フレーム化するCSローパルスを供給する。シリアル・イ
ンターフェースセクションに述べたように、32 ビット書
き込みコマンドは”0xF800030A”です（表 24 を参照、
Write 4）。
3.
4.
5.
表 23.例 1:デイジーチェーンの全 AD7280A デバイスを初期化する。
D11
0
0
0
8 ビット
CRC
11011100
11011001
01100001
D2 to D0
010
010
010
32 ビット書
込み
コマンド
0x01C2B6E2
0x038716CA
0xF800030A
表 24.例 2:全 AD7280A デバイスからの全電圧入力と全補助 ADC 入力を変換し読み出す
デバイス・
レジスタ・
ライト・
書込みコマンド
アドレス
アドレス
データ
オール
D11
Write 1
00000
011100
00000000 1
0
Write 2
00000
001101
00000000 1
0
Write 3
00000
011101
00000010 1
0
Write 4
11111
000000
00000000 0
0
8 ビット
CRC
00111001
01100011
10000101
01100001
D2 to D0
010
010
010
010
32 ビット書
込みコマンド
0x038011CA
0x01A0131A
0x03A0546A
0xF800030A
書込みコマンド
Write 1
Write 2
Write 3
デバイス・
アドレス
00000
00000
11111
レジスタ・
アドレス
001110
011100
000000
データ
00010101
00111000
00000000
Rev.
| Page
ライト・
オール
1
1
0
of
例 3:全デバイス、全電圧、1 デバイスあたり 3 つの補
助 ADC 入力の変換と読み出し
3.
この例では、デイジーチェーン接続の全 AD7280A はそれらの
正しいデバイス・アドレスに初期化されていると仮定します。
1.
全デバイスのリード・レジスタにレジスタ・アドレ
ス”0x00”を書き込む。全デバイスに書き込むコマンドの
CRC を計算する時、デバイス・アドレス”0x00”を使用する。
32 ビット書き込みコマンドは 0x38011CA です（表 25 を参
照、Write 1）。
”0x00”はパワーアップ時とソフトウェア・リセット後のリ
ード・レジスタのデフォルト値であることに注意してくだ
さい；従って、この書き込み動作は必要ないかもしれませ
ん。
2.
4.
5.
CNVSTピンを使用して変換が開始できるように、全デバイ
スについてCNVSTコントロール・レジスタを”0x02”に設定
する。32 ビット書き込みコマンドは”0x03A0546A”です
（表 25 を参照、Write 3）。
CNVSTの立ち下がりエッジで変換を開始する。
各変換の完了と tWAIT に十分な時間を取る。すべての変換の
完了後に、各変換結果を読み出すために 32 SCLK をフレー
ム化するCSローパルスを供給する。シリアル・インターフ
ェースセクションに述べたように、32 ビット書き込みコマ
ンドは”0xF800030A”です（表 25 を参照、Write 4）。
全デバイスについて、コントロール・レジスタの D15 ビッ
トと D13 ビットを"0"に設定する。全デバイスについて、
コントロール・レジスタの D14 ビットと D12 ビットを"1"
に設定する。32 ビット書き込みコマンドは”0x01AA1062”
です（表 25 を参照、、Write 2）。
表 25.例 3:全 AD7280A からの全電圧入力と 3 つの補助 ADC 入力を変換し読み出す
デバイス・
レジスタ・
ライト・
書込みコマンド
アドレス
アドレス
データ
オール
Write 1
00000
011100
00000000 1
Write 2
00000
001101
01010000 1
Write 3
00000
011101
00000010 1
Write 4
11111
000000
00000000 0
Rev.
| Page
of
D11
0
0
0
0
8 ビット
CRC
00111001
00001100
10000101
01100001
D2 to D0
010
010
010
010
32 ビット書
込みコマンド
0x038011CA
0x01AA1062
0x03A0546A
0xF800030A
例 4: 1 デバイスから１つの電圧入力又は１つの補助
ADC 入力結果を変換し、読み出す
4.
この例では、デイジーチェーン接続の全 AD7280A はそれら
の正しいデバイス・アドレスに初期化されていると仮定しま
す。
1.
2.
3.
5.
6.
読み出す電圧入力又は補助 ADC 入力の結果に対応する
レジスタ・アドレスを読み出すデバイスのリード・レジ
スタに書き込む必要があります（レジスタ・アドレスに
ついては表 13 を参照してください）。この例では、スタ
ック構成のデバイス 3 からセル電圧 6 レジスタの結果を
読み出します。32 ビット書き込みコマンドは
"0xC382865A"です（表 26 を参照、Write 1）。
全デバイスについて、コントロール・レジスタの
[D13:D12]ビットを"1"に設定する。この設定は全デバイ
スの読み出し動作をオフにします。32 ビット書き込みコ
マンドは"0x01B617EA"です（表 26 を参照、Write 2）。
希望の電圧が読み出されるように、読み出すデバイスの
コントロール・レジスタの[D13:D12]ビットを設定する。
自己テスト変換を除き、１つのチャンネルについて変換
する事はできません；6、9 又は 12 の変換が完了しなけ
ればなりません。この例ではスタック構成のデバイス 3
から電圧変換を読み出します； 従ってデバイス 3 のコ
ントロール・レジスタの D14 ビット と D12 ビットを"0"
に設定し、 D15 ビットと D13 ビットを"1"に設定する必
要があります。32 ビット書き込みコマンド
は”0xC1B400FA”です（表 26 を参照、Write 3）。
7.
8.
そのデバイスのCNVSTピンを使用して変換が開始できる
ように、デバイス 3 のCNVSTコントロール・レジスタ
を”0x02”に設定する。32 ビット書き込みコマンド
は”0xC3A0417A”です（表 26 を参照、Write 4）。
CNVSTの立ち下がりエッジで変換を開始する。
すべての実行されるすべての変換と tWAIT に十分な時間を
取る。
全デバイスのCNVST信号をゲートするためにCNVSTコ
ントロール・レジスタを設定する。32 ビット書き込みコ
マンドは”0x03A0340A”です（表 26 を参照、Write 5）。
この書き込みはCNVSTピンのノイズ又はグリッジで意図
しない変換が始まるのを防ぎます。この書き込みは又デ
イジーチェーン接続の全デバイスの内蔵出力レジスタを
更新します。
希望の電圧又は補助 ADC の結果を読み出すための 32
SCLK をフレーム化するCSローパルスを供給する。シリ
アル・インターフェースセクションに述べたように、こ
のフレームは同時に 32 ビット・コマンド”0xF800030A”
を書き込みます。（表 26 を参照、Write 6）。
AD7280A スタックの１つのデバイスから読み出す時、デ
イジーチェーン接続のマスター・デバイスより上位のデ
バイスからレジスタのデータを読み出すためには、
SCLK 周波数が 1 MHz より低くなければいけない事に注
意してください。
表 26.例 4:１つの AD7280A デバイスから１つの電圧又は補助 ADC の結果を変換し読み出す
デバイス・
レジスタ・
ライト・
アドレス
アドレス
オール
書込みコマンド
データ
D11
Write 1
11000
011100
00010100 0
0
Write 2
00000
001101
10110000 1
0
Write 3
11000
001101
10100000 0
0
Write 4
11000
011101
00000010 0
0
Write 5
00000
011101
00000001 1
0
Write 6
11111
000000
00000000 0
0
Rev.
| Page
of
8 ビット
CRC
11001011
11111101
00011111
10000111
10000001
01100001
D2 to D0
010
010
010
010
010
010
32 ビット書
込みコマンド
0xC382865A
0x01B617EA
0xC1B400FA
0xC3A0417A
0x03A0340A
0xF800030A
例 5:全デバイスの１つのコンフィギュレーション・
レジスタに書き込む
例 6:１つのデバイスから１つのコンフィギュレーシ
ョン・レジスタを読み出す
この例では、デイジーチェーン接続の全 AD7280A はそれら
の正しいデバイス・アドレスに初期化されていると仮定しま
す。
この例では、デイジーチェーン接続の全 AD7280A はそれら
の正しいデバイス・アドレスに初期化されていると仮定しま
す。
1.
1.
2.
3.
全デバイスについて、コントロール・レジスタの D0 ビ
ットを"1"に設定する。この書き込みは全デバイスについ
てデイジーチェーン・レジスタ読み出し動作を可能にし
ます。32 ビット書き込みコマンドは”0x01C2B6E2”です
（表 27 を参照、Write 1）。
読み出すコンフィギュレーション・レジスタに対応する
レジスタ・アドレスを、全デバイスのリード・レジスタ
に書き込む必要があります（レジスタ・アドレスについ
ては表 13 を参照してください）。この例では、全デバイ
スからセル・バランス・レジスタが読み出されます。32
ビット書き込みコマンドは”0x038A12B2”です（表 27 を
参照、Write 2）。
スタック接続の各デバイスが全デバイスから希望のレジ
スタ内容を読み出すために 32 SCLK をフレーム化するCS
ロー・パルスを供給する。シリアル・インターフェース
セクションに述べたように、このフレームは同時に 32 ビ
ット・コマンド”0xF800030A”を書き込む必要があります。
（表 27 を参照、Write 3）。
全デバイスについて、コントロール・レジスタの
[D13:D12]ビットを"1"に設定する。この設定は全デバイ
スの読み出し動作をオフにします。32 ビット書き込みコ
マンドは”0x01A6151A” です（表 28 を参照、Write 1）。
読み出すデバイスのコントロール・レジスタの[D13:D12]
ビットを"0"に設定する。この例では、スタックの Device
1 から読み出す事になっています。32 ビット書き込みコ
マンドは”0x81A00222”です（表 28 を参照、Write 2）。
読み出すコンフィギュレーション・レジスタに対応する
レジスタ・アドレスを読み出すデバイスのリード・レジ
スタに書き込む必要があります（レジスタ・アドレスに
ついては表 13 を参照してください）。この例では、スタ
ック構成のデバイス 1 から警告レジスタを読み出します。
32 ビット書き込みコマンドは”0x8389800A”です（表 28
を参照、Write 3）。
希望のレジスタの内容を読み出すための 32 SCLK をフレ
ーム化するCSローパルスを供給する。シリアル・インタ
ーフェースセクションに述べたように、このフレームは
同時に 32 ビット・コマンド”0xF800030A”を書き込みま
す。（表 28 を参照、Write 4）。AD7280A スタックの１
つのデバイスから読み出す時、デイジーチェーン接続で
マスター・デバイスより上位のデバイスからレジスタの
データを読み出すためには、SCLK 周波数は 1 MHz より
低くなければなりません。
2.
3.
4.
表 27.例 5:全 AD7280A デバイスから１つのコンフィギュレーション・レジスタを読み出す
書込みコマンド
Write 1
Write 2
Write 3
デバイス・
アドレス
00000
00000
11111
レジスタ・
アドレス
001110
011100
000000
データ
00010101
01010000
00000000
ライト・
オール
1
1
0
D11
0
0
0
8 ビット
CRC
11011100
01010110
01100001
D2 to D0
010
010
010
32 ビット書
き込みコマン
ド
0x01C2B6E2
0x038A12B2
0xF800030A
D2 to D0
010
010
010
010
32 ビット書
き込みコマン
ド
0x01A6151A
0x81A00222
0x8389800A
0xF800030A
表 28.例 6:１つの AD7280A デバイスから１つのコンフィギュレーション・レジスタを読み出す
書込みコマンド
Write 1
Write 2
Write 3
Write 4
デバイス・
アドレス
00000
10000
10000
11111
レジスタ・
アドレス
001101
001101
011100
000000
データ
00110000
00000000
01001100
00000000
Rev.
| Page
ライト・
オール
1
0
0
0
of
D11
0
0
0
0
8 ビット
CRC
10100011
01000100
00000001
01100001
例 7:全デバイスの自己テスト変換
7.
例 7 はデイジーチェーン接続の全デバイスの自己テスト変換
ルーチンを示します。
1.
2.
3.
4.
5.
6.
自己テスト変換を選択するために、全デバイスについて、
コントロール・レジスタの[D15:D14]ビットを"1"に設定
し、コントロール・レジスタの[D13:D12]ビットを"0"に
設定する。32 ビット書き込みコマンドは” 0x01B81092”
です（表 29 を参照、Write 1）。
全デバイスについて、コントロール・レジスタの D0 ビ
ットを"1"に設定する。この設定は全デバイスについてデ
イジーチェーン・レジスタ読み出し動作を可能にします。
32 ビット書き込みコマンドは”0x01C2B6E2”です（表 29
を参照、Write 2）。
自己テスト変換に対応するレジスタ・アドレスを、全デ
バイスのリード・レジスタに書き込む必要があります
（レジスタ・アドレスについては表 13 を参照してくださ
い）。32 ビット書き込みコマンドは”0x038617CA”です
（表 29 を参照、Write 3）。
CNVSTピンを使用して変換が開始できるように、全デバ
イスについてCNVSTコントロール・レジスタを”0x02”に
設定する。32 ビット書き込みコマンドは”0x03A0546A”
です（表 29 を参照、Write 4）。
CNVSTの立ち下がりエッジで変換を開始する。
自己テスト変換の完了と tWAIT に十分な時間を取る。
8.
全デバイスのCNVST信号をゲートするためにCNVSTコ
ントロール・レジスタを設定する必要があります。32 ビ
ット書き込みコマンドは”0x03A0340A”です（表 29 を参
照、Write 5）。この書き込みはCNVSTピンのノイズ又は
グリッジで意図しない変換が始まるのを防ぎます。この
書き込みは又デイジーチェーン接続の全デバイスの内蔵
出力レジスタを更新します。
希望の電圧を読み出す 32 SCLK をフレーム化するCSロー
パルスを供給する。シリアル・インターフェースセクシ
ョンに述べたように、このフレームは同時に 32 ビット・
コマンド”0xF800030A”を書き込みます。（表 29 を参照、
Write 6）。
例 8:全デバイスのソフトウェア・リセット
例 8 はデイジーチェーン接続の全デバイスのソフトウェア・
リセット・ルーチンを示します。
1.
2.
AD7280A をソフトウェア・リセットするために全デバイ
スのコントロール・レジスタの D7 ビットを"1"に設定す
る。32 ビット書き込みコマンドは”0x01D2B412”です（表
30 を参照、Write 1）。
AD7280A をソフトウェア・リセットから抜け出させるた
めに、全デバイスについて、コントロール・レジスタの
D7 ビットを"0"に設定する。32 ビット書き込みコマンド
は”0x01C2B6E2”です（表 30 を参照、Write 2）。
表 29.例 7:全 AD7280A デバイスの自己テスト変換
書込みコマンド
Write 1
Write 2
Write 3
Write 4
Write 5
Write 6
デバイス・
アドレス
00000
00000
00000
00000
00000
11111
レジスタ・
アドレス
001101
001110
011100
011101
011101
000000
データ
11000000
00010101
00110000
00000010
00000001
00000000
ライト・
オール
1
1
1
1
1
0
D11
0
0
0
0
0
0
8 ビット
CRC
00010010
11011100
11111001
10000101
10000001
01100001
D11
0
0
8 ビット
CRC
10000010
11011100
D2 to D0
010
010
010
010
010
010
32 ビット書
込みコマン
ド
0x01B81092
0x01C2B6E2
0x038617CA
0x03A0546A
0x03A0340A
0xF800030A
D2 to D0
010
010
32 ビット書
込みコマン
ド
0x01D2B412
0x01C2B6E2
表 30.例 8:全 AD7280A デバイスのソフトウェア・リセット
書込みコマンド
Write 1
Write 2
デバイス・
アドレス
00000
00000
レジスタ・
アドレス
001110
001110
データ
10010101
00010101
Rev.
| Page
ライト・
オール
1
1
of
EMC ガイドライン
これらのフェライト・ビーズを小さな値の抵抗に置き換え
る事ができます。使用できる抵抗の最大値は 20Ω です。マ
スター・チップへ行く VSS ラインには抵抗があってはいけ
ません。バッテリ・セル・コネクタから VSS ピンへは直接
接続してください。
回路とレイアウトのガイドライン
ノイズが多い環境下（例えば 電磁干渉が生じた時）で
AD7280A チェーンの性能を最適化するためには、次の回路とレ
イアウトのガイドラインが必要です（図 29.を参照）。
1.
2.
3.
4.
5.
6.
7.
デイジーチェーン接続の全 AD7280A は物理的に一枚のプ
リント回路基板(PCB)に配置する必要があります。PCB 間
でのデイジーチェーン接続はお勧めしません。分離された
デイジーチェーンには各々の PCB を使用する事ができます。
しかしこの場合、PCB 間の通信は SPI 又は CAN のような
通信プロトコールを介して行われます。
各デイジーチェーン接続にはそれぞれ 22μF のコンデンサ
を接続する必要があります。コンデンサはデータがデイジ
ーチェーンを進む方向により、上位デバイスの VSS ピンか
又は下位デバイスの VDD に終端する必要があります。PD、
CS、 SCLK、SDI、 CNVSTのデイジーチェーン接続はデー
タをチェーンの上方に渡します。 これらのピンの 22 pF コ
ンデンサはチェーンの上位デバイスの VSS に終端する必要
があります。SDOlo と ALERTlo のデイジーチェーン接続は
データをチェーンの下方に渡します。これらのピンの 22
pF コンデンサはチェーンの下位デバイスの VDD ピンに終端
する必要があります。
下位のデバイスの VDD ピンを、直接の低インピーダンスの
パターンで上位デバイスの VSS ピンに接続してください。
AD7280A のデイジーチェーン接続は隣接の AD7280A の
VDD/VSS 電圧で動作します。電源間での低インピーダンス
経路を確実にする事によりデイジーチェーン通信の性能が
最適化されます。
アプリケーション PCB には最低 4 層必要です。AD7280A
デイジーチェーン接続の配線は PCB の内部層を使用してく
ださい。
AD7280A デイジーチェーン接続をチェーンの上位デバイス
の VSS に接続された VSS 電源プレーンで上と下をシールド
する必要があります。シールドは VSS や上位デバイスのデ
イジーチェーン・ロー・ピン（15 ピン、 17 ピン、そして
21 ピン ～ 28 ピン)から拡張され、VDD ピンへの低インピー
ダンス・パターンと共に、下位デバイスのデイジーチェー
ン・ハイ・ピン（42 ピン ～ 48 ピン)を覆う必要があります。
このシールドはノイズの多い環境で動作する時、デイジー
チェーン接続に対する最大の保護になります。
PCB 上でデイジーチェーン接続の長さを最小にするために、
AD7280A デバイスを互いにできるだけ近くに配置する必要
があります。
AD7280A の VDD/VSS ピンに入るノイズを最小にするために、
バッテリから来る VDD と VSS の電源パタ―ンにフェライ
ト・ビーズを挿入する必要があります。これらのビーズは
PCB のバッテリ・セル接続と各々の電源ピンとの間の PCB
パターンに挿入する事ができます。
| Page
アナログ・デバイセズ社は又下記の事を推奨します：
AD7280A がモニターする 6 個の個別のセル全体に渡る 100
nF コンデンサの接続。このコンデンサを PCB のバッテ
リ・セル・コネクタのできるだけ近くに接続する必要があ
ります。
デバイスのすべての未使用のピンの正しい終端。未使用ピ
ンの正しい終端についての詳細は、ピン配置と機能の説明
セクションに記載されています。
ノイズの多い環境での動作
AD7280A がノイズの多い環境（例えば電磁干渉が生じた時）で
動作する時は、SPI 又はデイジーチェーンの入力と出力でグリ
ッジが起こる可能性があります。そのようなグリッジが
AD7280A の動作に与える可能性のある影響を制限するために、
各デイジーチェーン入力がデバイス内に供給される前にフィル
タを通します。PD ピンのフィルタは 130 µs 幅です (詳細は パワ
ーダウンのセクションを参照してください）。その他のデイジ
ーチェーン入力（CS、 SCLK、 SDI、 CNVST、SDIhi、
ALERThi)は 150 ns 幅です。どのピンでもこれらの値より幅の広
いグリッジがあると AD7280A に影響を与える可能性がありま
す。
SCLK とCSピンに生じるグリッジは AD7280A が DSP/マイクロ
プロセッサと同期がとれなくなる結果を招く可能性があります。
しかし、そのような同期喪失はグリッジが生じた間の 32 ビット
ワードだけに影響を与えます。シリアル・インターフェースセ
クションで述べたように、デバイスが確実に再度同期をとるよ
うに、AD7280A のインタフェースはCSの立ち上がりエッジで
リセットされます。
SDI ピン 又は SDOhi ピンで生じるグリッジは、AD7280A チェ
ーンへ書き込む又は AD7280A チェーンから読み出す 32 ビッ
ト・ワードのいずれかのビットの状態を変化させる可能性があ
ります。 このイベントが起こった時、AD7280A 又は DSP/マイ
クロプロセッサが受信した 8 ビット CRC は、送信された 32 ビ
ットワードに基づいて計算された CRC に一致しません。
ALERThi ピンに生じるグリッジは、マスター・デバイスから出
力する時に警告信号に現れます。警告応答のソフトウェア又は
ハードウエアを設計する時には、このようなグリッジがシステ
ムで適切に取り扱われるように注意が必要です。
CNVST ピンで生じるグリッジは変換開始要求と認識される可能
性があります。もしこれが読み出し動作中に生じた場合、
AD7280A から間違ったデータが読み出される可能性があります。
of
変換結果を読み出している最中に AD7280A が 2 番目の変換開始
信号を受け取った場合、デバイス、又はデバイス・チェーンか
ら読みだされるデータは壊れている可能性があります。データ
の破壊は 2 番目の変換開始信号が導入された時点で生じます。2
番目の変換開始信号の前のすべてのデータ読み出しは正しいで
すが、2 番目の変換開始信号後のデータ読み出しは壊れている
可能性があります。
ている可能性があります。変換開始信号をゲートするために
CNVSTコントロール・レジスタを使用する必要があります。こ
れはCNVSTピンで生じたグリッジが、AD7280A の内部回路に
直接侵入するのを防ぎます。
ソフトウェア・フローチャート
ノイズの多い環境で AD7280A を駆動する場合の検討すべき一
連の推奨ステップのソフトウェア・フローチャートは図 41.を参
照してください。
データの破壊は変換結果に限らない事に注意してください。デ
バイス・アドレス、チャンネル・アドレス、CRC データも壊れ
AD7280A チェーンのデ
バイスをパワーアップ
全デバイスが完全にパワーアップするまで
最低 5.5ms 待つ
コントロール・レジスタに書き込み
DB1/DB2 をデフォルト値に戻す
チェーン接続の全デバイスの
デバイス ID を初期化する
NO
全デバイ
スからコントロール
・レジスタの下位バイトを
読み出す事によりチェーン初
期化の一貫性をチェ
ックする
NOT
OK
チェーン
接続の中でコント
ロール・レジスタから
全“０”の結果が戻った
デバイスがあり
ますか？
YES
チェーンをパワーダウン・モードにして、最低
待ち REG と VREF のキャパシタンスの電荷
を放電させる
OK
必要に応じてコンフィギュレー
ション・レジスタを設定する。
単一CNVSTパルスの入力可能にするた
めにCNVSTコントロール・レジスタに
書き込む
変換を開始する
フル変換時間の経過に
を加えた時間待つ
デイジーチェーン読み出しモードで全デバイス
からの変換結果を読み出す
各々の
ビットフレー
ムを無視する
NO
全データ
フレームの読み出し
の
は正しい
ですか？
YES
データ検証の完了
NO
必要な回数
の変換が行われま
したか？
YES
チェーン・デバイス
をパワーダウンする
09435-028
| Page
of
図 41.ノイズの多い環境下で動作させる時のための推奨ソフトウェア・フローチャート
Rev.
| Page
of
外形寸法
9.20
9.00 SQ
8.80
1.60
MAX
1
37
48
36
PIN 1
1.45
1.40
1.35
0.15
0.05
SEATING
PLANE
0.20
0.09
7°
3.5°
0°
0.08
COPLANARITY
7.20
7.00 SQ
6.80
TOP VIEW
(PINS DOWN)
12
13
VIEW A
0.50
BSC
LEAD PITCH
VIEW A
ROTATED 90° CCW
COMPLIANT TO JEDEC STANDARDS MS-026-BBC
24
25
0.27
0.22
0.17
051706-A
0.75
0.60
0.45
図 42.48 ピン・ロー・プロファイル・クワッド・フラット・パッケージ[LQFP]
(ST-48)
寸法: mm
オーダー・ガイド
Model1, 2
AD7280ABSTZ
AD7280ABSTZ-RL
AD7280AWBSTZ
AD7280AWBSTZ-RL
2
Temperature Range
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
Package Description
48-Lead LQFP
48-Lead LQFP
48-Lead LQFP
48-Lead LQFP
Package Option
ST-48
ST-48
ST-48
ST-48
Z = RoHS 準拠製品
W =車載用に認定
車載用製品
AD7280AW モデルの製造は車載用アプリケーションの品質、信頼性要求に対応するために管理されています。これらの車載用モデルの仕
様は民生用モデルと異なる場合があります；従って設計者はこのデータシートの仕様セクションを注意深く確認する必要があります。記
載されている車載グレード製品のみ車載アプリケーションに使用可能です。特定の製品に関する注文方法とこれらモデルの車載用信頼性
レポートの取得に関しては最寄りのアナログ・デバイセズ社の代理店にお問い合わせください。
Rev.
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NOTES
Rev.
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ノート
20XX
商標および登録商標は各社の所有に属します。
Rev.
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of