CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A EZ-USB® FX2LP ™ USB 微控制器高速 USB 外设控制器 EZ-USB FX2LP ™ USB 微控制器高速 USB 外设控制器 特性 ■ 已验证的 USB 2.0 USB IF 高速模式 (TID # 40460272) ■ 3.3 V 工作电压，5 V 容限输入 ■ 单一芯片集成式 USB 2.0 收发器、智能 SIE 和增强型 8051 微处理器 ■ 矢量式 USB 中断和 GPIF/FIFO 中断 CONTROL 传输设置和数据部分的单独数据缓冲区 适用性、外观和功能与 FX2 兼容 ❐ 可兼容引脚 ❐ 可兼容对象代码 ❐ 可兼容功能 （FX2LP 是超集） ■ ■ ■ 集成式 I2C 控制器，运行频率达 100 或 400 kHz ■ 4 个集成式 FIFO ❐ 集成式胶连逻辑和 FIFO 较低系统成本 ❐ 16 位总线自动切换 ❐ 主控或从器件操作 ❐ 使用外部时钟或异步探针 ❐ 易于连接到 ASIC 和 DSP IC 接口 ■ 超低功耗： ICC 在任何模式下均不超过 85 mA 适用于总线和电池供电应用 ❐ ■ 软件： 8051 代码从以下部件中运行： 内部 RAM，8051 代码通过 USB 下载 ❐ 内部 RAM，从 EEPROM 加载 8051 代码 ❐ 外部存储器器件 （128 引脚封装） ❐ ■ 可在商业级和工具级温度下使用 （除 VFBGA 以外的所有封装） 特性 （仅限 CY7C68013A/14A） ■ 16 KB 的片上代码 / 数据 RAM ■ 4 个可编程 BULK、INTERRUPT 和 ISOCHRONOUS 端点 ❐ 缓冲选项： 双重、三重和四立体 ■ CY7C68014A： 适用于电池供电应用 ❐ 暂停电流： 100 μA （典型） ■ 其他可编程 (BULK/INTERRUPT) 64 字节端点 ■ ■ 8 位或 16 位外部数据接口 CY7C68013A： 适用于非电池供电应用 ❐ 暂停电流： 300 μA （典型） ■ 智能媒体标准 ECC 生成 ■ ■ GPIF （通用可编程接口） ❐ 直接连接到大多数并行接口 ❐ 可编程波形描述符和配置 寄存器以用来定义波形 ❐ 支持多种就绪 (RDY) 输入和控制 (CTL) 输出 适用于 5 个高达 40 GPIO 的无铅封装 ❐ 128 引脚 TQFP (40 GPIO)、100 引脚 TQFP (40 GPIO)、56 引脚 QFN (24 GPIO)、56 引脚 SSOP (24 GPIO) 和 56 引脚 VFBGA (24 GPIO) ■ 集成式工业级标准的增强型 8051 48 MHz、24 MHz 或 12 MHz CPU 工作频率 ❐ 每个指令周期有 4 个时钟 ❐ 2 个 USART ❐ 3 个计数器 / 定时器 ❐ 扩展的中断系统 ❐ 2 个数据指针 特性 （仅限 CY7C68015A/16A） ■ CY7C68016A： 适用于电池供电应用 ❐ 暂停电流： 100 μA （典型） ■ CY7C68015A： 适用于非电池供电应用 ❐ 暂停电流： 300 μA （典型） ■ 适用于无铅 56 引脚 QFN 封装 (26 GPIO) ■ 比 CY7C68013A/14A 多 2 个 GPIO ❐ Cypress Semiconductor Corporation Document #: 001-78668 Rev. ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 Revised：April 25, 2012 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 逻辑框图 高性能微控制器 使用标准工具 （带有较低功耗选项） 地址 (16) 数据 (8) FX2LP x20 PLL VCC /0.5 /1.0 /2.0 I2C 8051 内核 12/24/48 MHz， 4 个时钟 / 周期 主控 1.5k 全速 连接 D+ D– USB 2.0 XCVR 集成 全速和 高速 XCVR CY 智能 USB 1.1/2.0 引擎 16 KB 随机访问内存 地址 (16)/ 数据总线 (8) 24 MHz 外部 XTAL ADDR (9) GPIF RDY (6) CTL (6) ECC 4 kB FIFO 增强型 USB 内核 简化 8051 代码 “ 软配置 ” 易改变固件 赛普拉斯 EZ-USB® FX2LP™ (CY7C68013A/14A) 是 EZ-USB FX2™ (CY7C68013) 低功耗版本，它是高度集成、低功耗 USB 2.0 的微 控制器。 通过在单个芯片上集成 USB 2.0 收发器、串行接口引 擎 (SIE)、增强型 8051 微控制器和可编程外设接口， 赛普拉斯已创建成本效益解决方案，具有迅速投放市场这一优 势，低功耗可以实现总线供电应用。 技术精湛的 FX2LP 架构提供每秒 53 兆字节以上的数据传输速 率，支持最大为 USB 2.0 的带宽，而仍然使用低成本的 8051 型 微控制器，其封装大小为 56 VFBGA (5 mm x 5 mm)。 由于它采 用了 USB 2.0 收发器，因此 FX2LP 更经济，体积小于 USB 2.0 SIE 或外部操作的收发器。通过 EZ-USB FX2LP，赛普拉斯智能 SIE (CSS) 可以处理大多数 USB 1.1 和 2.0 硬件协议，解除应 Document #: 001-78668 Rev. ** 丰富的 I/O 包括两个 USART 另外增加的 I/O (24) 8/16 一般 可编程 I/F 至 ASIC/DSP 或总线 标准（如 ATAPI、EPP 等） 高达 96 兆字节 / 秒 突发速率 FIFO 和端点存储器 （主控或从器件操作） 用特定功能的嵌入式微控制器的限制，缩短开发时间以确保 USB 的兼容性。 通用可编程接口 (GPIF) 和主控 / 从器件端点 FIFO（8 位或 16 位数据总线）提供简易的无缝接口，可以与其他通用接口连接， 例如， ATA、UTOPIA、EPP、PCMCIA 和许多 DSP/ 处理器。 FX2LP 消耗的电流低于 FX2 (CY7C68013)，具有双倍片上代码 / 数据 RAM，在适用性、外观和功能上与 56、100 和 128 引脚 FX2 一致。 该系列定义了 5 个封装： 56 VFBGA、56 SSOP、56 QFN、100 TQFP 和 128 TQFP。 page 2 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 目录 应用 .............................................. 4 功能概述.......................................... 4 USB 信号速度 ...................................4 8051 微处理器 ..................................4 I2C 总线 ........................................4 总线 ...........................................4 USB 引导方法 ...................................5 ReNumeration ...................................5 总线供电应用 ...................................5 中断系统 .......................................5 复位和唤醒 .....................................7 程序 / 数据 RAM .................................8 寄存器地址 ....................................10 端点 RAM ......................................11 外部 FIFO 接口 ................................12 GPIF ..........................................13 ECC 生成 [7] ........................................... 13 USB 上载和下载 ................................13 自动指针访问 ..................................13 I2C 控制器 ....................................14 与上一代 EZ-USB FX2 兼容 ......................14 CY7C68013A/14A 与 CY7C68015A/16A 的区别 14 引脚分配 ......................................... 15 CY7C68013A/15A 引脚描述 .......................22 寄存器摘要 ....................................... 30 绝对最大额定值 ................................... 37 工作条件 ......................................... 37 热特性 ........................................... 37 直流特性 ......................................... 38 USB 收发器 ....................................38 交流电气特性 ..................................... 39 USB 收发器 ....................................39 程序存储器读取 ................................39 Document #: 001-78668 Rev. ** 数据存储器读取 ...............................40 数据存储器写入 ...............................41 PORTC 探针特性时序 ...........................42 GPIF 同步信号 ................................43 从器件 FIFO 同步读取 .........................44 从器件 FIFO 异步读取 .........................45 从器件 FIFO 同步写入 .........................46 从器件 FIFO 异步写入 .........................47 从器件 FIFO 同步数据包结束探针 ...............47 从器件 FIFO 异步数据包结束探针 ...............48 从器件 FIFO 输出使能 .........................49 从器件 FIFO 标志 / 数据地址 ...................49 从器件 FIFO 同步地址 .........................49 从器件 FIFO 异步地址 .........................50 序列图 .......................................50 订购信息 ......................................... 55 订购代码定义 .................................55 封装图........................................... 56 PCB 布局建议 .................................... 61 四方扁平封装无引脚器件 (QFN) 封装 设计说明 ......................................... 62 缩略语 ........................................... 63 文档规范 ......................................... 63 测量单位 .....................................63 文档修订记录页 ................................... 64 销售、解决方案和法律信息 ......................... 64 全球销售和设计支持 ...........................64 产品 .........................................64 PSoC 解决方案 ...............................64 page 3 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 1. 应用 ■ 便携式视频记录仪 ■ MPEG/TV 转换 ■ DSL 调制解调器 ■ ATA 接口 ■ 存储器读卡器 ■ 传统的转换器件 ■ 摄相机 ■ 扫描仪 ■ 无线局域网 ■ MP3 播放器 ■ 网络 钟。 8051 时钟频率默认值为 12 MHz。 8051 时钟频率可能由 8051 通过 CPUCS 寄存器完成动态更改。 图 2-1. 晶振配置 C1 24 MHz 12 pf C2 12 pf 20 × PLL 12 pF 电容假设 4 层 FR4 PCA 每边 3 pF 走线电容 CLKOUT 引脚，三态，使用内部控制位反转，输入 50% 占空比 8051 时钟 （选定的 8051 时钟频率）： 48 MHz、24 MHz 或 12 MHz。 USART 赛普拉斯网站 “ 参考设计 ” 这一节提供典型 USB 2.0 应用的 其他工具。每种参考设计附带固件源和目标代码、原理图和文 档。 有关更多信息，请访问网站 www.cypress.com。 FX2LP 包含两个标准的 8051 USART，通过特殊功能寄存器 (SFR) 位来寻址 USART 接口引脚可以用于单独的 I/O 引脚，但不是带 有端口引脚的复用式接口。 2. 功能概述 2.1 USB 信号速度 UART0 和 UART1 使用内部时钟以 230 KBaud 的频率运行，波特 率误差不超过 1%。 由内部洐生的时钟源实现 230 KBaud 的运 行频率，这一时钟源适时生成溢出脉冲。 内部时钟根据 8051 时 钟频率来调整频率 （48 MHz、24 MHz 和 12 MHz），这样，它便始终以正确频率 230 KBaud 来运行。 [1] FX2LP 以两种速率 （共 3 种）运行，在 USB 规范 2.0 版本 （2000 年 4 月 27 日）中定义了这两种速率： ■ 全速，信号位速率为 12 Mbps ■ 高速，信号位速率为 480 Mbps FX2LP 不支持低速信号模式 1.5 Mbps。 2.2 8051 微处理器 FX2LP 系列内嵌式 8051 微处理器包含 256 字节的寄存器 RAM、 扩展的中断系统、3 个定时器 / 计数器和 2 个 USART。 2.2.1 8051 时钟频率 FX2LP 具有片上振荡器电路，该电路使用 24 MHz (±100 ppm) 外部晶振，其特征如下： 2.0.1 特殊功能寄存器 包含某些 8051 SFR 地址，以便快速访问关键的 FX2LP 功能。 这 些新增的 SFR 地址如第 第 5 页的表 1 页的表 所示。 粗体字 表示非标准的增强型 8051 寄存器。 以 “0” 和 “8” 结尾的 两行 SFR 包含位寻址寄存器。 4 个 I/O 端口 A-D 使用 SFR 地 址，这是在端口 0-3 的标准 8051 中使用的地址，而尚未在 FX2LP 中实现。 由于 SFR 寻址模式不但较快，而且更加有效， 因此 FX2LP I/O 端口不在外部 RAM 空间（使用 MOVX 指令）中 寻址。 2.1 I2C 总线 ■ 并联谐振 FX2LP 仅在 100/400 KHz 时才支持作为主控的 I2C 总线。 SCL 和 SDA 引脚具有开漏输出和迟滞输入。 即使未连接 I2C 器件， 这些信号也应必须上拉到 3.3V。 ■ 基本模式 2.2 ■ 500 μW 驱动电平 ■ 12 pF (5% 容差 ) 负载的电容 所有封装、8 位或 16 位双向数据总线、复用式 I/O 端口 B 和 D。128 引脚封装：添加 16 位仅输出 8051 地址总线、8 位双向 数据总线。 总线 按照收发器 /PHY 的要求，片上 PLL 成倍数增加 24 MHz 振荡 器，最高达到 480 MHz，并且，内部计数器分频使用 8051 时 注 1. 通过编程将 8051 SMOD0 或 SMOD1 位设为供 UART0、UART1 同时使用或分别使用的 “1” 位，则可能实现 115 KB 波特的操作。 Document #: 001-78668 Rev. ** page 4 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 1. 特殊功能寄存器 x 0 1 8x IOA SP 9x IOB EXIF 2 3 4 5 6 7 8 9 A B C D E F DPL0 DPH0 DPL1 DPH1 MPAGE – – – – – SCON0 SBUF0 AUTOPTRH1 AUTOPTRL1 保留 AUTOPTRH2 AUTOPTRL2 保留 2.3 DPS PCON TCON TMOD TL0 TL1 TH0 TH1 CKCON – Ax IOC Bx IOD Cx SCON1 Dx PSW Ex ACC Fx B INT2CLR INT4CLR – – – – – IE – EP2468STAT EP24FIFOFLGS EP68FIFOFLGS – – AUTOPTRSET-UP IOE OEA OEB OEC OED SBUF1 – – – – – – T2CON – RCAP2L RCAP2H TL2 TH2 – – – – – – – – – EICON – – – – – – – – – – – – – – EIE – – – – – – – – – – – – – – EIP – – – – – – – FX2LP ID 默认值 供货商 ID 产品 ID 器件释放 2.4 – IP – EP01STAT GPIFTRIG GPIFSGLDATH GPIFSGLDATLX GPIFSGLDATLNOX USB 引导方法 在加电顺序中，内部逻辑检查 EEPROM 连接的 I2C 端口 ，其首 个字节为 0xC0 或 0xC2。 若找到，则使用 EEPROM 中的 VID/PID/DID 值来替换内部存储值 (0xC0)，或使用引导方法加 载 EEPROM 内容到 RAM (0xC2) 中。 如果未检测到 EEPROM，则 FX2LP 使用内部存储的描述符进行枚举。 FX2LP ID 默认值为 VID/PID/DID （0x04B4、0x8613、0xAxxx，其中，xxx = 芯片修 订版）。 [2] 表 2. OEE 默认 0x04B4 0x8613 0xAnnn VID/PID/DID 赛普拉斯半导体 EZ-USB FX2LP 根据芯片修订版 （nnn = 芯片修订版，其中，首个 芯片 = 001） ReNumeration USBCS 中的两个控制位 （USB 控制和状态）寄存器控制 ReNumeration 流程： DISCON 和 RENUM。 要模拟 USB 断开，该 固件将 DISCON 设置为 1。 要重新连接，该固件将 DISCON 清除 为 0。 重新连接前，该固件设置或清除 RENUM 位以表示该固件或默认 USB 器件是否处理端点 0 上的器件请求：若 RENUM = 0，默认 USB 器件处理器件请求；若 RENUM = 1，固件处理该请求。 2.5 总线供电应用 FX2LP 可以按照 USB 2.0 规范的要求使用低于 100 mA 的电流进 行枚举，从而全面支持总线供电设计。 2.6 中断系统 2.6.1 INT2 中断请求和使能寄存器 FX2LP 实现了 INT2 和 INT4 自动矢量特性。 共有 27 个 INT2 (USB) 矢量和 14 个 INT4 (FIFO/GPIF) 矢量。 更多信息，请参 见 《EZ-USB 技术参考手册》(TRM)。 由于 FX2LP 为软配置，一个芯片具有多个不同 USB 器件的特 征。 2.6.2 USB 中断自动矢量 第一次插入 USB 时，FX2LP 自动枚举并通过 USB 电缆下载固件 和 USB 描述符表。 第二次，FX2LP 再次枚举，这次作为下载信 息定义的器件。 这个专有的两步流程称作 ReNumeration™，在 器件插入时即时发生，不提示初始下载步骤是否发生。 27 个中断源共同占用 USB 主中断。 要保存代码和用来识别单个 USB 中断源所需的处理时间，FX2LP 提供第二级中断矢量，称为 自动矢量化。 激活 USB 中断时，FX2LP 将程序计数器推至堆栈， 然后跳转到地址 0x0043 上，在此期望找到 “ 跳转 ” 至 USB 中 断服务例程的指令。 注 2. I2C 总线 SCL 和 SDA 引脚必须上拉，即使 EEPROM 未连接也如此。 否则，这种检测方法不会正常工作。 Document #: 001-78668 Rev. ** page 5 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A FX2LP 跳转指令编码如下所示： 表 3. INT2 USB 中断 INT2 的 USB 中断表 优先级 INT2VEC 值 Source （源） 注 1 00 SUDAV 设置数据可用 2 04 SOF 启动帧 （或微帧） 3 08 SUTOK 已接收设置令牌 4 0C SUSPEND USB 暂停请求 5 10 USB 复位 总线复位 6 14 HISPEED 输入高速操作 7 18 EP0ACK FX2LP ACK’d 同步交换控制 8 1C 9 20 EP0-IN EP0-IN 准备加载数据 10 24 EP0-OUT EP0-OUT 包含 USB 数据 11 28 EP1-IN EP1-IN 准备加载数据 12 2C EP1-OUT EP1-OUT 包含 USB 数据 13 30 EP2 IN：缓冲区可用 OUT：缓冲区包含数据 14 34 EP4 IN：缓冲区可用 OUT：缓冲区包含数据 15 38 EP6 IN：缓冲区可用 OUT：缓冲区包含数据 16 3C EP8 IN：缓冲区可用 OUT：缓冲区包含数据 17 40 IBN IN-Bulk-NAK （任何 IN 端点） 18 44 19 48 EP0PING EP0 OUT 已发送但已被拒绝 20 4C EP1PING EP1 OUT 已发送但已被拒绝 21 50 EP2PING EP2 OUT 已发送但已被拒绝 22 54 EP4PING EP4 OUT 已发送但已被拒绝 23 58 EP6PING EP6 OUT 已发送但已被拒绝 24 5C EP8PING EP8 OUT 已发送但已被拒绝 25 60 ERRLIMIT 总线错误率超出程序设定的限制 26 64 – – 27 68 – 已保留 28 6C – 已保留 29 70 EP2ISOERR ISO EP2 OUT PID 序列错误 30 74 EP4ISOERR ISO EP4 OUT PID 序列错误 31 78 EP6ISOERR ISO EP6 OUT PID 序列错误 32 7C EP8ISOERR ISO EP8 OUT PID 序列错误 已保留 已保留 如果启用自动矢量化 （在 INTSET-UP 寄存器中 AV2EN = 1），FX2LP 替换 INT2VEC 字节。 因此，如果在位置 0x0044 预加载跳转表 地址的高字节 （“ 页 ”），则在 0x0045 自动插入的 INT2VEC 字节将跳转表发送到本页中的正确地址 （共有 27 个地址）。 2.6.3 FIFO/GPIF 中断 (INT4) 正如 27 个单独 USB 中断源共享一个 USB 中断一样，FIFO/GPIF 中断由 14 个单独的 FIFO/GPIF 中断源所共享。 FIFO/GPIF 中断 类似于 USB 中断，可以应用自动矢量化。第 7 页的表 4 显示 14 个 FIFO/GPIF 中断源的优先级和 INT4VEC 值。 Document #: 001-78668 Rev. ** page 6 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 4. 单个 FIFO/GPIF 中断源 优先级 1 INT4VEC 值 80 2 84 Source （源） 注 EP2PF 端点 2 可编程标志 EP4PF 端点 4 可编程标志 3 88 EP6PF 端点 6 可编程标志 4 8C EP8PF 端点 8 可编程标志 5 90 EP2EF 端点 2 空标志 6 94 EP4EF 端点 4 空标志 7 98 EP6EF 端点 6 空标志 8 9C EP8EF 端点 8 空标志 9 A0 EP2FF 端点 2 满标志 10 A4 EP4FF 端点 4 满标志 EP6FF 端点 6 满标志 11 A8 12 AC EP8FF 端点 8 满标志 13 B0 GPIFDONE GPIF 操作已完成 14 B4 GPIFWF GPIF 波形 如果启用自动矢量化（在 INTSET-UP 寄存器中 AV4EN = 1），FX 2LP 替换 INT4VEC 字节。 因此，如果在位置 0x0054 预加载跳 转表地址的高字节 （“ 页 ”），则在 0x0055 自动插入的 INT4VEC 字节将跳转表发送到本页中的正确地址 （共 14 个地 址）。 当触发 ISR 时，FX2LP 将程序计数器推至堆栈，然后跳转 到地址 0x0053 上，在此希望找到 “ 跳转 ” 至 ISR 中断服务例 程的指令。 2.7 复位和唤醒 2.7.1 复位引脚 晶振和 PLL 保持稳定。 当 VCC 达到 3.0V 后，此复位周期必须 约为 5 ms。如果晶振输入引脚由时钟信号予以驱动，则在 VCC 达到 3.0V 后，内部 PLL 将在 200 μs 上保持稳定。[3] 第 8 页的图 2-2 显示复位条件上的功耗和工作期间所应用的复 位。 复位功耗定义如下：当电路正在消耗电量时所激活的时间 复位。 供电复位是指 FX2LP 加电，操作和激活 RESET# 引脚。 赛普拉斯提供应用程序笔记，其中包含描述和建议加电复位实现 方法。 有关 FX2 产品系列复位实现方法的更多信息，请访问网 站 http://www.cypress.com。 输入引脚 RESET# 在激活时复位 FX2LP。 该引脚具有迟滞现象， 低电平有效。 当通过 CY7C680xxA 使用晶振时，复位周期必须使 注 3. 如果随 CY7C680xxA 一起同时为外部时钟供电，并且外部时钟具有稳定等待周期，则复位周期必须增加到 200 μs。 Document #: 001-78668 Rev. ** page 7 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 2-2. RESET# 复位时序图 RESET# VIL VIL 3.3 V 3.0 V 3.3 V VCC VCC 0V 0V TRESET TRESET 加电复位 表 2-1. 供电复位 复位时序值 2.10 条件 TRESET 加电复位晶振 5 ms 加电复位外部时钟 200 μs + 时钟稳定性时间 供电复位 200 μs 程序 / 数据 RAM 2.10.1 大小 FX2LP 包含 16 KB 的内部程序 / 数据 RAM，其中，PSEN#/RD# 信 号是内部 ORed，该 ORed 使能 8051 将其作为程序和数据存储器 进行访问。 在此空间不显示 USB 控制寄存器。 下图显示两个存储器映射： 2.9.2 唤醒引脚 第 9 页的图 2-3 显示内部代码存储器，EA = 0 8051 通过设置 PCON.0 = 1 将自身和其他芯片置于断电模式。 这 关闭了振荡器和 PLL。 当通过外部逻辑激活 WAKEUP （唤醒） 时，PLL 保持移动后，振荡器重新启动，然后 8051 收到唤醒中 断。 无论 FX2LP 是否与 USB 连接，这种情况均适用。 第 10 页的图 2-4 显示外部代码存储器，EA = 1。 FX2LP 使用下列一种方法退出断电 （USB 暂停）状态： ■ USB 总线活动 （若 D+/D&tA; 线保持悬空，这些线上的噪声表 示 FX2LP 活动已开始唤醒） ■ 外部逻辑激活 WAKEUP （唤醒）引脚 ■ 外部逻辑激活 PA3/WU2 引脚 此外，第二个唤醒引脚 WU2 还配置为通用 I/O 引脚。 这样便可 以使用简单的外部 R-C 作为定期唤醒源。 默认情况下，WAKEUP （唤醒）为有效的低电平。 2.10.2 内部代码存储器，EA = 0 此模式实现了内部 16 KB 的 RAM 模块（以 0 开头），作为组合 代码和数据存储器。 当增加外部 RAM 或 ROM 时，芯片内部存在 的存储器空间将禁用外部读取和写入探针。 这使用户能够连接 64 KB 的存储器，无需地址解码来清除内部存储器空间。 只有内部 16 KB 和暂存器 0.5 KB 的 RAM 空间具有以下访问权 限： ■ USB 下载 ■ USB 上载 ■ 设置数据指针 ■ I2C 接口引导加载。 2.10.3 外部代码存储器，EA = 1 底部 16 KB 程序存储器为外部存储器，因此底部 16 KB 的内部 RAM 仅作为数据存储器予以访问。 Document #: 001-78668 Rev. ** page 8 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 2-3. 内部 FX2LP 内部代码存储器，EA = 0 外部 FX2LP FFFF 7.5 KB USB 寄存器和 4K FIFO 缓冲区 (RD#,WR#) E200 E1FF 0.5 KB RAM E000 数据 (RD#,WR#)* （OK（确定）以在 此填充数据存储 here—RD#/WR# 探针无 效） 40 KB 外部 Data 存储器 (RD#,WR#) 48 KB 外部 代码 存储器 (PSEN#) 3FFF 16 KB RAM 代码和数据 (PSEN#,RD#,WR#)* （OK（确定）以在 此填充数据存储 here—RD#/WR# 探针无 效） （OK（确定）以在 此填充程序 存储 — PSEN# 探针 无效） 0000 Data 代码 *SUDPTR、USB 上载 / 下载、I2C 接口引导访问 Document #: 001-78668 Rev. ** page 9 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 2-4. 内部 FX2LP 外部代码存储器，EA = 1 外部 FX2LP FFFF 7.5 KB USB 寄存器和 4K FIFO 缓冲区 (RD#,WR#) （OK（确定）以在 此填充数据存储 here—RD#/WR# 探针无 效） E200 E1FF 0.5 KB RAM E000 数据 (RD#,WR#)* 40 KB 外部 Data 存储器 (RD#,WR#) 64 KB 外部 代码 存储器 (PSEN#) 3FFF 16 KB 随机访问内存 Data (RD#,WR#)* （OK（确定）以在 此填充数据存储 here—RD#/WR# 探针无 效） 0000 Data 代码 *SUDPTR、USB 上载 / 下载、I2C 接口引导访问 2.11 寄存器地址 FFFF 4 字节 EP2-EP8 缓冲器 (8 x 512) F000 EFFF 2 KB 已保留 E800 E7FF E7C0 E7BF E780 E77F E740 E73F E700 E6FF E500 E4FF E480 E47F E400 E3FF E200 E1FF 64 字节 EP1IN 64 字节 EP1OUT 64 字节 EP0 IN/OUT 64 字节 已保留 8051 可寻址寄存器 (512) 已保留 (128) 128 字节 GPIF 波形 已保留 (512) 512 字节 8051 xdata RAM E000 Document #: 001-78668 Rev. ** page 10 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 2.12 2.12.3 设置数据缓冲区 端点 RAM 在 0xE6B8-0xE6BF 上的单独的 8 字节缓冲区保持 ONTROL 传输 的设置数据。 2.12.1 大小 ■ 3 × 64 字节 （端点 0 和 1） ■ 8 × 512 字节 （端点 2、4、6、8） 2.12.4 端点配置 （高速模式） 每个配置的端点 0 和 1 相同。 端点 0 是唯一的 CONTROL （控 制）端点，端点 1 既可以是 BULK（批量传输）端点，也可以是 INTERRUPT （中断传输）端点。 2.12.2 组织 ■ EP0 ■ 双向端点 0、64 字节缓冲区 ■ EP1IN、EP1OUT ■ 64 字节缓冲区、批量传输或中断传输 ■ EP2、4、6、8 ■ 8 个 512 字节的缓冲区、批量传输、中断传输或同步传输。 EP4 和 EP8 是双缓冲； EP2 和 6 是双缓冲、三重或四立体缓 冲。 有关高速端点配置选项，请参见 图 2-5。 图 2-5. 端点缓冲区可以配置为竖直列中显示的 12 个配置中的任何一个 配置。 当在 BULK （批量传输）全速模式下操作时，仅使用每个 缓冲区首个 64 位字节。 例如，在高速模式下，最大数据包大小 为 512 字节，但在全速模式下，最大数据包为 64 字节。 即使 缓冲区配置为 512 字节的缓冲区，在全速模式下仍然仅使用第 一个 64 位字节。 未使用的端点缓冲区空间不可以用于其他操 作。 示例端点配置为 EP2–1024 双缓冲； EP6–512 是四立体缓 冲 （第 8 列）。 端点配置 EP0 IN&OUT 64 64 64 64 64 64 64 64 64 64 64 64 EP1 IN 64 64 64 64 64 64 64 64 64 64 64 64 EP1 OUT 64 64 64 64 64 64 64 64 64 64 64 64 EP2 EP2 EP2 EP2 EP2 EP2 EP2 EP2 EP2 EP2 512 512 512 512 512 512 512 512 512 512 512 512 EP4 EP4 512 512 512 512 512 512 512 512 512 512 512 512 EP6 EP6 EP6 EP6 EP6 EP6 512 512 512 512 512 512 EP8 512 512 512 1 2 Document #: 001-78668 Rev. ** 512 512 1024 1024 3 1024 1024 512 1024 1024 1024 1024 1024 512 512 512 512 4 5 1024 6 EP6 1024 1024 512 EP6 EP6 512 512 512 512 EP6 512 1024 512 EP8 EP8 512 1024 512 EP4 1024 EP2 EP2 512 512 512 512 512 7 8 1024 9 1024 1024 EP8 EP8 512 512 512 512 10 11 1024 1024 12 page 11 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 2.12.5 默认全速备用设置 表 5. 默认全速备用设置 [4, 5] 备用设置 0 1 2 3 ep0 64 64 64 64 ep1out 0 64 批量传输 64 int 64 int ep1in 0 64 批量传输 64 int 64 int ep2 0 64 批量输出 (2×) 64 int out (2×) 64 iso out (2×) ep4 0 64 批量输出 (2×) 64 批量输出 (2×) 64 批量输出 (2×) ep6 0 64 批量输入 (2×) 64 int in (2×) 64 iso in (2×) ep8 0 64 批量输入 (2×) 64 批量输入 (2×) 64 批量输入 (2×) 2.12.6 默认全速备用设置 表 6. 默认全速备用设置 [4, 5] 备用设置 0 1 2 3 ep0 64 ep1out 0 64 512 批量传输 [6] ep1in 0 512 批量传输 [6] 64 int 64 int ep2 0 512 批量输出 (2×) 512 int out (2×) 512 iso out (2×) ep4 0 512 批量输出 (2×) 512 批量输出 (2×) 512 批量输出 (2×) ep6 0 512 批量输入 (2×) 512 int in (2×) 512 iso in (2×) ep8 0 512 批量输入 (2×) 512 批量输入 (2×) 512 批量输入 (2×) 2.13 外部 FIFO 接口 2.13.1 架构 FX2LP 从器件 FIFO 架构在端点 RAM 中有 8 个 512 字节的模 块，可直接用作 FIFO 存储器，这些模块受控于 FIFO 控制信号 （例如，IFCLK、SLCS#、SLRD、SLWR、SLOE、PKTEND 和标志）。 在操作中，这 8 个 RAM 模块中的某些模块由 SIE 填满或保留为 空，而其他模块连接到 I/O 传输逻辑。 传输逻辑采用两种形 式，分别为 GPIF （用于内部生成控制信号）和从器件 FIFO 接 口 （用于控制传输）。 2.13.2 主控 / 从器件控制信号 FX2LP 端点 FIFOS 可以实现为 8 个物理上截然不同的 256x16 RAM 模块。 8051/SIE 可以在 USB (SIE) 域和 8051-I/O 单元域 之间切换到任意 RAM 模块。 此切换实际上在瞬间即可完 成，“USB FIFOS” 与 “ 从器件 FIFOS” 之间的传输时间基本 上为零，因为他们实际上是同一个存储器，在两个缓冲区之间并 未发生任何字节传输。 无论何时，某些 RAM 模块均可以使用 SIE 控制下的 USB 数据进 行填充 / 清空，而其他 RAM 模块可用于 8051、I/O 控制单元或 同时用于二者。 RAM 模块在 USB 域中作为单个端口运行，而在 64 64 64 int 64 int 8051-I/O 域中作为双端口运行。 这些模块可以配置为单缓冲、 双缓冲、三重缓冲或四立体缓冲，如上所述。 I/O 控制单元实现了内部掩模 （用于主控的 M）或外部掩模 （用于从器件的 S）接口。 在主控 (M) 模式下，GPIF 在内部控制 FIFOADR[1..0]，用以选 择 FIFO。 RDY 引脚（56 引脚封装中有 2 个、100 引脚和 128 引脚封装中有 6 个）可以用作自外部 FIFO 或其他逻辑 （若需 要）的标志输入。 GPIF 可以从内部派生的时钟或外部供应的时 钟 (IFCLK) 中运行，传输数据的速率高达 96 MB/s（16 位接口 48 MHz IFCLK）。 在从器件 (S) 模式下，FX2LP 从外部逻辑中接受内部派生的时 钟或外部供应的时钟 （IFCLK，最大频率为 48 MHz）及 SLCS#、 SLRD、SLWR、SLOE、PKTEND 信号。 使用外部 IFCLK 时，要在切 换到 IFCLKSRC 位的外部时钟之前提供外部时钟。 通过内部配置 位单独选择字节或文字操作的各个端点。从器件 FIFO 输出使能 信号 SLOE 使数据达到所选宽度。 外部逻辑必须确保输出使能信 号在将数据写入从器件 FIFO 时未激活。 此外，从器件接口也可 以异步运行，其中，SLRD 和 SLWR 信号直接充当探针，而非同 步模式下的时钟限定符。 信号 SLRD、SLWR、SLOE 和 PKTEND 由 信号 SLCS# 来关断。 注 4. “0” 表示 “ 未实施 ”。 5. “2×” 表示 “ 双缓冲 ”。 6. 即使这些缓冲区为 64 字节，也报告为符合 512 字节的 USB 2.0 规范。 用户禁止向 EP1 传输大于 64 字节的数据包。 Document #: 001-78668 Rev. ** page 12 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 2.13.3 GPIF 和 FIFO 时钟频率 2.15 8051 寄存器位从 内部供应的接口时钟中选择其中一个频率（共 2 个）： 30 MHz 和 48 MHz。 当 GPIF 和 FIFO 由内部时钟驱动时，IFCLK 可以 配置为输出时钟的功能。 IFCONFIG 寄存器中的输出使能位关闭 此时钟输出 （若需要）。 IFCONFIG 寄存器中的另一个位反转 IFCLK 信号，无论是内部源还是外部源，无一例外。 EZ-USB 可以对跨跃 GPIF 或从器件 FIFO 接口传递的数据计算 ECC （错误修正代码）。 共有两种 ECC 配置： 这两种 ECC 各自 的计算值超出 256 字节（SmartMedia 标准）；其中一种 ECC 的 计算值超出 512 字节。 2.14 GPIF GPIF 是灵活的 8 位或 16 位并行接口，由用户可编辑有限状态 机来驱动。 该接口使能 CY7C68013A/15A 执行本地总线主控，并 可以实施多种协议，例如，ATA 接口、打印机并行端口和 Utopia。 ECC 生成 [7] ECC 可以修正任何一位误差或检测任何两位误差。 2.15.1 GCC 实现 通过 ECCM 位来选择这两个 ECC 配置： ECCM = 0 两个 3 字节 ECC，各自的计算值超出 256 字节的数据模块。 这 种配置符合 SmartMedia 的标准。 GPIF 有 6 个可编程控制输出 (CTL)、9 个地址输出 (GPIFADRx) 和 6 个通用就绪输入 (RDY) 接口。 数据总线宽度可以是 8 位 或 16 位。 各个 GPIF 矢量定义了控制输出状态，并确定就绪输 入 （多重输入）在继续执行之前的状态。 GPIF 矢量需要程序 化，从而可以使 FIFO 进入下一个数据值，进入一个地址等。 GPIF 矢量序列组成单独的波形，运行该波形时，可以在 FX2LP 与外部器件之间随意移动数据。 将任意值写入 ECCRESET，然后将数据传递到 GPIF 或从器件 FIFO 接口。 计算第一个 256 字节数据的 ECC，然后将其存储在 ECC1 中。 计算下一个 256 字节数据的 ECC，然后存储在 ECC2 中。 第二个 ECC 计算完成后，ECCx 寄存器中的值保持不变，直 到再次写入 ECCRESET 时为上，即使有更多数据序列传递到该接 口也一样。 2.14.1 6 个控制输出信号 其中一个 3 字节 ECC 的计算值超出 512 字节的数据模块。 100 引脚和 128 引脚封装生成所有这 6 种控制输出引脚 (CTL0-CTL5)。 8051 程序化 GPIF 单元，以用来定义 CTL 波形。 56 引脚封装生成这些信号中所包含的其中 3 种信号 CTL0–CTL2。 CTLx 波形边沿可以被程序化，从而一次性快速切 换到每个时钟 （使用 48 MHz 时钟为 20.8 ns）。 将任意值写入 ECCRESET，然后将数据传递到 GPIF 或从器件 FIFO 接口。 计算第一个 512 字节数据的 ECC，然后将其存储于 ECC1 ； ECC2 尚未使用。 ECC 计算完成后，ECC1 中的值保持不 变，即使有更多数据序列传递到该接口也如此，直到再次写入 ECCRESET 时为上。 2.14.2 6 个就绪 IN 信号 2.16 100 引脚和 128 引脚封装生成所有这 6 个就绪输入信号 (RDY0–RDY5)。 8051 程序化 GPIF 单元以用来测试 GPIF 分支 的 RDY 引脚。 56 引脚封装生成这些信号中所包含的其中 2 种 信号。 该内核可以通过供应商特定的命令直接编辑内部 16 KB RAM 和内 部 512 字节暂存器 RAM 的数据内容。 通常，在软下载用户代码 时使用该功能，但仅限于从内部 RAM 中读取和写入，仅在 8051 保持复位时方可。 RAM 可用空间为 16 KB 0x0000–0x3FFF （代 码 / 数据）和 512 字节 0xE000–0xE1FF （暂存器数据 RAM）。 2.14.3 9 个 GPIF 地址 OUT 信号 9 个 GPIF 地址行可用于 100 引脚和 128 引脚的封装 GPIFADR[8..0]。 GPIF 地址行能够完成高达 512 字节 RAM 模块 的索引编制。 如果需要更多地址行，则使用 I/O 端口引脚。 2.14.4 远程传输模式 在主控模式下，8051 为多达 232 种任务的无伴随传输设置了相 应的 GPIF 任务计数寄存器 (GPIFTCB3、GPIFTCB2、GPIFTCB1 或 GPIFTCB0）。GPIF 自动抑制数据流，以便防止数据流下溢或溢 出，直到全部请求的任务完成时为止。GPIF 递减这些寄存器中 的值，从而表示该任务的当前状态。 ECCM = 1 USB 上载和下载 [8] 2.17 自动指针访问 FX2LP 提供两个相同的自动指针。 这两个指针类似于内部 8051 数据指针，但具有额外特性：每次访问存储器后，指针递增 （可选）。 此功能可用于从内部和外部 RAM 读取和写入。 这两个 自动指名可用于受控于模式位的 FX2LP 寄存器 (AUTOPTRSET-UP.0)。 使用外部 FX2LP 自动指针访问 （在 0xE67B – 0xE67C 上）可以实现自动指针对该部件所有的内部 和外部 RAM 的访问。 此外，自动指针还可以指向任何 FX2LP 寄存器或端点缓冲区空 间。 当自动指针访问外部存储器时，无法使用 XDATA 中的位存 0xE67B 和 0xE67C 及代码空间。 注 7. 要使用 ECC 逻辑，GPIF 或从器件 FIFO 接口必须针对字节宽度操作进行配置。 8. 从主机下载数据完成后，“ 加载器 ” 可能从内部 RAM 运行以将下载数据传输到外部存储器。 Document #: 001-78668 Rev. ** page 13 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 2.18 I2C 控制器 FX2LP 具有一个 I2C 端口，它由两个内部控制器来驱动，其中一 个控制器可以在启动时自动加载 VID/PID/DID 和配置信息，另 一个由 8051 在运行时用来控制外部 I2C 器件。 I2C 端口仅运 行在主控模式下。 表 8. 部件编号转换表 2.18.1 I2C 端口引脚 即使 EEPROM 未与 FX2LP 连接，I2C 引脚 SCL 和 SDA 也必须具 有 2.2 kΩ 外部上拉电阻。 外部 EEPROM 器件地址引脚配置必 须正确。 有关器件地址引脚的更多信息，请参见 表 7。 表 7. 引导这些值的 EEPROM 地址行 字节 示例 EEPROM A2 A1 EZ-USB FX2 部件编号 24LC00[9] 不可用 不可用 不可用 128 24LC01 0 0 0 256 24LC02 0 0 0 4K 24LC32 0 0 1 8 K 24LC64 0 0 1 16 K 24LC128 0 0 1 2.18.2 I2C 接口引导加载访问 在加电复位时，I2C 接口引导加载程序加载 VID/PID/DID 配置字 节，高达 16 KB 的程序 / 数据。 RAM 可用空间是 16 KB 0x0000–0x3FFF 和 512 字节 0xE000–0xE1FF。 8051 处于复位 状态。 I2C 接口引导加载仅在加电复位后发生。 2.18.3 I2C 接口通用访问 8051 使用 I2CTL 和 I2DAT 寄存器控制连接至 I2C 总线的外设。 FX2LP 仅提供 I2C 主控，但从不提供 I2C 从器件。 与上一代 EZ-USB FX2 兼容 EZ-USB FX2LP 的外观、适用性及其功能 （异常情况极少）均与 上一代 EZ-USB FX2 完全兼容。 这样，设计者便可以轻松转换以 将其系统从 FX2 升级至 FX2LP。 在 FX2LP 中，引脚分布和封装 选项是过去针对 FX2 功能开发的类似的大多数固件。 EZ-USB FX2LP 部件编号 封装 描述 CY7C68013-56PVC CY7C68013A-56PVXC 或 CY7C68014A-56PVXC 56 引脚 SSOP CY7C68013-56PVCT CY7C68013A-56PVXCT 或 CY7C68014A-56PVXCT 56 引脚 SSOP – 盘 带封装 CY7C68013-56LFC CY7C68013A-56LFXC 或 CY7C68014A-56LFXC 56 引脚 QFN CY7C68013-100AC CY7C68013A-100AXC 或 CY7C68014A-100AXC 100 引脚 TQFP CY7C68013-128AC CY7C68013A-128AXC 或 CY7C68014A-128AXC 128 引脚 TQFP A0 16 2.19 对于从 FX2 迁移至 FX2LP 的设计者而言，此迁移要求变更材料 单和评估存储器的分配 （因为内部存储器日益增加）。 有关从 EZ-USB FX2 迁移至 EZ-USB FX2LP 的更多信息，请参考标题为 “Migrating from EZ-USB FX2 to EZ-USB FX2LP” 的应用笔记， 这可以在赛普拉斯网站上获得。 2.20 CY7C68013A/14A 和 CY7C68015A/16A 的区别 CY7C68013A 在外观、适用性和功能上与 CY7C68014A 类似。 CY7C68015A 在外观、适用性和功能上与 CY7C68016A 类似。 CY7C68014A 和 CY7C68016A 的暂停电流分别低于 CY7C68013A 和 CY7C68015A，对电量敏感的蓄电池应用而言是非常理想的。 CY7C68015A 和 CY7C68016A 仅可以用于 56 引脚 QFN 封装。 在 CY7C68015A 和 CY7C68016A 上可以获得两个额外信号，当 56 引 脚的封装中既不需要 IFCLK，也不需要 CLKOUT 时，这两种信号 可以提供超高的灵活性。 USB 开发人员期望将 FX2 56 引脚应用转换成总线供电系统，由 此直接从这些额外信号中获益。 这两个 GPIO 为开发人员提供总 线供电式应用耗电控制电路所需的信号，而无需升级到较高引脚 数目的 FX2LP 版本。 CY7C68015A 仅用于 56 引脚的 QFN 封装 表 9. CY7C68013A/14A 和 CY7C68015A/16A 引脚区别 CY7C68013A/CY7C68014A CY7C68015A/CY7C68016A IFCLK PE0 CLKOUT PE1 注 9. 此 EEPROM 不包含地址引脚。 Document #: 001-78668 Rev. ** page 14 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 3. 引脚分配 第 16 页的图 3-1 识别 5 种封装类型的所有信号。 后续页面给 出单个引脚图和组合图，用来阐明所有信号中的哪一个信号可以 用于 128 引脚、100 引脚和 56 引脚的封装。 在 第 16 页的图 3-1 中，56 引脚封装左边沿上的信号对 FX2LP 系列中的所有版本通用，包含 CY7C68013A/14A 和 CY7C68015A/16A 之间区别的说明。 128 引脚的封装负责添加 8051 地址和数据总线加控制信号。 注：在 100 引脚的版本中提供 2 个所需信号、RD# 和 WR#。 在 100 引脚和 128 引脚的版本中，当 8051 读取 / 写入 PORTC 时，可以设置 8051 控制位来驱动 RD# 和 WR# 引脚。 此功能通 过在 CPUCS 寄存器中设置 PORTCSTB 来得以实现。 节 9.5 显示访问 PORTC 时读取和写入探针函数的时序图。 所有封装版本均可以使用的模式有三种： 端口、GPIF 主控和从 器件 FIFO。 这些模式定义了该图右侧的信号。 8051 使用 IFCONFIG[1:0] 寄存器位选择接口模式。 端口模式是加电默认配 置。 100 引脚的封装通过添加这些引脚将功能添加到 56 引脚的封装 中： ■ PORTC 或 GPIFADR[7:0] 备用地址信号 ■ PORTE 或 GPIFADR[8] 备用地址信号和 7 个额外的 8051 信号 ■ 3 个 GPIF 控制信号 ■ 4 个 GPIF 就绪信号 ■ 9 个 8051 信号 （2 个 USART、3 个定时器输入、INT4 和 INT5#） ■ BKPT、RD#、WR#。 Document #: 001-78668 Rev. ** page 15 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 端口 XTALIN XTALOUT RESET# WAKEUP# SCL SDA 56 **PE0 替换 IFCLK 和 PE1 替换 CLKOUT 在 CY7C68015A/16A 上 **PE0 **PE1 IFCLK CLKOUT DPLUS DMINUS 图 3-1. 信号 GPIF 主控 PD7 PD6 PD5 PD4 PD3 PD2 PD1 PD0 PB7 PB6 PB5 PB4 PB3 PB2 PB1 PB0 INT0#/PA0 INT1#/PA1 PA2 WU2/PA3 PA4 PA5 PA6 PA7 FD[15] FD[14] FD[13] FD[12] FD[11] FD[10] FD[9] FD[8] FD[7] FD[6] FD[5] FD[4] FD[3] FD[2] FD[1] FD[0] 从器件 FIFO FD[15] FD[14] FD[13] FD[12] FD[11] FD[10] FD[9] FD[8] FD[7] FD[6] FD[5] FD[4] FD[3] FD[2] FD[1] FD[0] RDY0 RDY1 SLRD SLWR CTL0 CTL1 CTL2 FLAGA FLAGB FLAGC INT0#/PA0 INT1#/PA1 PA2 WU2/PA3 PA4 PA5 PA6 PA7 INT0#/ PA0 INT1#/ PA1 SLOE WU2/PA3 FIFOADR0 FIFOADR1 PKTEND PA7/FLAGD/SLCS# CTL3 CTL4 CTL5 RDY2 RDY3 RDY4 RDY5 100 BKPT PORTC7/GPIFADR7 PORTC6/GPIFADR6 PORTC5/GPIFADR5 PORTC4/GPIFADR4 PORTC3/GPIFADR3 PORTC2/GPIFADR2 PORTC1/GPIFADR1 PORTC0/GPIFADR0 PE7/GPIFADR8 PE6/T2EX PE5/INT6 PE4/RxD1OUT PE3/RxD0OUT PE2/T2OUT PE1/T1OUT PE0/T0OUT 128 Document #: 001-78668 Rev. ** RD# WR# CS# OE# PSEN# D7 D6 D5 D4 D3 D2 D1 D0 EA RxD0 TxD0 RxD1 TxD1 INT4 INT5# T2 T1 T0 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 page 16 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 27 28 29 30 31 32 33 34 35 36 37 38 103 26 104 25 105 24 106 23 107 22 108 21 109 20 110 19 111 18 112 17 113 16 114 15 115 14 116 13 117 12 118 11 119 10 120 9 121 8 122 7 123 6 124 5 125 4 126 3 CY7C68013A/CY7C68014A 128 引脚 TQFP 的引脚分配 PD1/FD9 PD2/FD10 PD3/FD11 INT5# VCC PE0/T0OUT PE1/T1OUT PE2/T2OUT PE3/RXD0OUT PE4/RXD1OUT PE5/INT6 PE6/T2EX PE7/GPIFADR8 GND A4 A5 A6 A7 PD4/FD12 PD5/FD13 PD6/FD14 PD7/FD15 GND A8 A9 A10 2 127 128 1 图 3-2. CLKOUT VCC GND RDY0/*SLRD RDY1/*SLWR RDY2 RDY3 RDY4 RDY5 AVCC XTALOUT XTALIN AGND NC NC NC AVCC DPLUS DMINUS AGND A11 A12 A13 A14 A15 VCC GND INT4 T0 T1 T2 *IFCLK RESERVED BKPT EA SCL SDA OE# PD0/FD8 *WAKEUP VCC RESET# CTL5 A3 A2 A1 A0 GND PA7/*FLAGD/SLCS# PA6/*PKTEND PA5/FIFOADR1 PA4/FIFOADR0 D7 D6 D5 PA3/*WU2 PA2/*SLOE PA1/INT1# PA0/INT0# VCC GND PC7/GPIFADR7 PC6/GPIFADR6 PC5/GPIFADR5 PC4/GPIFADR4 PC3/GPIFADR3 PC2/GPIFADR2 PC1/GPIFADR1 PC0/GPIFADR0 CTL2/*FLAGC CTL1/*FLAGB CTL0/*FLAGA VCC CTL4 CTL3 GND CY7C68013A/CY7C68014A 128 引脚 TQFP 102 101 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 VCC D4 D3 D2 D1 D0 GND PB7/FD7 PB6/FD6 PB5/FD5 PB4/FD4 RXD1 TXD1 RXD0 TXD0 GND VCC PB3/FD3 PB2/FD2 PB1/FD1 PB0/FD0 VCC CS# WR# RD# PSEN# 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 Document #: 001-78668 Rev. ** 47 46 45 44 43 42 41 40 39 * 表示可编程极性 page 17 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 3-3. CY7C68013A/CY7C68014A 100 引脚 TQFP 的引脚分配 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 PD1/FD9 PD2/FD10 PD3/FD11 INT5# VCC PE0/T0OUT PE1/T1OUT PE2/T2OUT PE3/RXD0OUT PE4/RXD1OUT PE5/INT6 PE6/T2EX PE7/GPIFADR8 GND PD4/FD12 PD5/FD13 PD6/FD14 PD7/FD15 GND CLKOUT 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 VCC GND RDY0/*SLRD RDY1/*SLWR RDY2 RDY3 RDY4 RDY5 AVCC XTALOUT XTALIN AGND NC NC NC AVCC DPLUS DMINUS AGND VCC GND INT4 T0 T1 T2 *IFCLK RESERVED BKPT SCL SDA CY7C68013A/CY7C68014A 100 引脚 TQFP PD0/FD8 *WAKEUP VCC RESET# CTL5 GND PA7/*FLAGD/SLCS# PA6/*PKTEND PA5/FIFOADR1 PA4/FIFOADR0 PA3/*WU2 PA2/*SLOE PA1/INT1# PA0/INT0# VCC GND PC7/GPIFADR7 PC6/GPIFADR6 PC5/GPIFADR5 PC4/GPIFADR4 PC3/GPIFADR3 PC2/GPIFADR2 PC1/GPIFADR1 PC0/GPIFADR0 CTL2/*FLAGC CTL1/*FLAGB CTL0/*FLAGA VCC CTL4 CTL3 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 GND VCC GND PB7/FD7 PB6/FD6 PB5/FD5 PB4/FD4 RXD1 TXD1 RXD0 TXD0 GND VCC PB3/FD3 PB2/FD2 PB1/FD1 PB0/FD0 VCC WR# RD# 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 * 表示可编程极性 Document #: 001-78668 Rev. ** page 18 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 3-4. CY7C68013A/CY7C68014A 56 引脚 SSOP 的引脚分配 CY7C68013A/CY7C68014A 56 引脚 SSOP 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 PD5/FD13 PD6/FD14 PD7/FD15 GND CLKOUT VCC GND RDY0/*SLRD RDY1/*SLWR AVCC XTALOUT XTALIN AGND AVCC DPLUS DMINUS AGND VCC GND *IFCLK RESERVED SCL SDA VCC PB0/FD0 PB1/FD1 PB2/FD2 PB3/FD3 PD4/FD12 PD3/FD11 PD2/FD10 PD1/FD9 PD0/FD8 *WAKEUP VCC RESET# GND PA7/*FLAGD/SLCS# PA6/PKTEND PA5/FIFOADR1 PA4/FIFOADR0 PA3/*WU2 PA2/*SLOE PA1/INT1# PA0/INT0# VCC CTL2/*FLAGC CTL1/*FLAGB CTL0/*FLAGA GND VCC GND PB7/FD7 PB6/FD6 PB5/FD5 PB4/FD4 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 * 表示可编程极性 Document #: 001-78668 Rev. ** page 19 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 3-5. CY7C68013A/14A/15A/16A 56 引脚 QFN 的引脚分配 GND VCC CLKOUT/**PE1 GND PD7/FD15 PD6/FD14 PD5/FD13 PD4/FD12 PD3/FD11 PD2/FD10 PD1/FD9 PD0/FD8 *WAKEUP VCC 56 55 54 53 52 51 50 49 48 47 46 45 44 43 RDY0/*SLRD 1 42 RESET# RDY1/*SLWR 2 41 GND AVCC 3 40 PA7/*FLAGD/SLCS# XTALOUT 4 39 PA6/*PKTEND XTALIN 5 38 PA5/FIFOADR1 AGND 6 37 PA4/FIFOADR0 AVCC 7 36 PA3/*WU2 DPLUS 8 35 PA2/*SLOE DMINUS 9 34 PA1/INT1# AGND 10 33 PA0/INT0# VCC 11 32 VCC GND 12 31 CTL2/*FLAGC *IFCLK/**PE0 13 30 CTL1/*FLAGB RESERVED 14 29 CTL0/*FLAGA CY7C68013A/CY7C68014A & CY7C68015A/CY7C68016A 56 引脚 QFN 18 19 20 21 22 23 24 25 26 27 28 PB0/FD0 PB1/FD1 PB2/FD2 PB3/FD3 PB4/FD4 PB5/FD5 PB6/FD6 PB7/FD7 GND VCC GND SDA VCC 16 SCL 17 15 * 表示可编程极性 ** 表示 CY7C68015A/CY7C68016A 引脚分布 Document #: 001-78668 Rev. ** page 20 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 3-6. CY7C68013A 56 引脚 VFBGA 的引脚分配 – 上视图 1 2 3 4 5 6 7 8 A 1A 2A 3A 4A 5A 6A 7A 8A B 1B 2B 3B 4B 5B 6B 7B 8B C 1C 2C 3C 4C 5C 6C 7C 8C D 1D 2D 7D 8D E 1E 2E 7E 8E F 1F 2F 3F 4F 5F 6F 7F 8F G 1G 2G 3G 4G 5G 6G 7G 8G H 1H 2H 3H 4H 5H 6H 7H 8H Document #: 001-78668 Rev. ** page 21 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 3.1 CY7C68013A/15A 引脚描述 FX2LP 引脚说明如下。[10] 表 10. 128 TQFP 10 引脚描述 100 TQFP 56 SSOP 56 QFN 56 VFBGA 名称 类型 默认值 说明 9 10 3 2D AVCC 功耗 不可用 模拟 VCC。 连接此引脚至 3.3V 的电源。 此信号提供芯 片模拟部分的功耗。 17 16 14 7 1D AVCC 功耗 不可用 模拟 VCC。 连接此引脚至 3.3V 的电源。 此信号提供芯 片模拟部分的功耗。 13 12 13 6 2F AGND 接地 不可用 模拟接地。 通过最短路径连接至接地。 20 19 17 10 1F AGND 接地 不可用 模拟接地。 通过最短路径连接至接地。 19 18 16 9 1E DMINUS I/O/Z Z USB D – 信号 . 连接至 USB D– 信号 . 18 17 15 8 2E DPLUS I/O/Z Z USB D+ 信号。 连接至 USB D+ 信号。 94 – – – – A0 输出 L 95 – – – – A1 输出 L 8051 地址总线。 此总线可以在全天候下驱动。 当 8051 寻址内部 RAM 时，它可以反回内部地址。 96 – – – – A2 输出 L 97 – – – – A3 输出 L 117 – – – – A4 输出 L 118 – – – – A5 输出 L 119 – – – – A6 输出 L 120 – – – – A7 输出 L 126 – – – – A8 输出 L 127 – – – – A9 输出 L 128 – – – – A10 输出 L 21 – – – – A11 输出 L 22 – – – – A12 输出 L 23 – – – – A13 输出 L 24 – – – – A14 输出 L 25 – – – – A15 输出 L 59 – – – – D0 I/O/Z Z 60 – – – – D1 I/O/Z Z 61 – – – – D2 I/O/Z Z 62 – – – – D3 I/O/Z Z 63 – – – – D4 I/O/Z Z 86 – – – – D5 I/O/Z Z 87 – – – – D6 I/O/Z Z 88 – – – – D7 I/O/Z Z 39 – – – – PSEN# 输出 H 8051 数据总线。 此双向总线在静态、总线读取输入和 总线写入输出时处于高阻抗状态。 该数据总线用于外 部 8051 程序和数据存储器。 该数据总线仅对外部总线 访问有效，并在暂停时以低电平驱动。 程序存储使能。 此低电平有效信号表示自外部存储器 的 8051 代码提取。 它仅对以下程序存储器提取源有 效：0x4000–0xFFFF （EA 引脚为低电平）或 0x0000–0xFFFF （EA 引脚为高电平）。 注 10.未使用的输入不必保留为悬空。 按需绑定高电平与低电平。 输出应仅为上拉式或下拉式，从而确保信号处于加电和待机模式。 注：器件电源关闭时，不应驱动任 何引脚。 Document #: 001-78668 Rev. ** page 22 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 10. 引脚描述 ( 续 ) 128 TQFP 100 TQFP 56 SSOP 56 QFN 34 28 – – 99 77 49 42 35 – – 12 11 11 1 56 VFBGA 名称 类型 默认值 说明 BKPT 输出 L 断点。 此引脚在 8051 地址总线与 BPADDRH/L 寄存器 匹配并在 BREAKPT 寄存器 (BPEN = 1) 中启用断点时有 效（高电平）。 如果 BREAKPT 寄存器中的 BPPULSE 位 为 HIGH （高），则此信号以高脉冲驱动 8 个频率为 12-/24-/48 MHz 的时钟。 如果 BPPULSE 位为 LOW （低），则该信号仍然保持 HIGH （高脉冲），直到 8051 清除 BREAKPT 寄存器中的 BREAK 位时为止。 8B RESET# 输入 不可用 有效的 LOW （低电平）复位。 复位整个芯片。 更多信 息，请参见第 2.7 ” 复位和唤醒 ” on page 7 节。 – – EA 输入 不可用 外部访问。 此引脚确定 8051 在 0x0000 与 0x3FFF 地 址之间提取代码的位置。 如果 EA = 0，则 8051 从内 部 RAM 中提取此代码。 如果 EA = 1，则 8051 从外部 存储器中提取此代码。 12 5 1C XTALIN 输入 不可用 晶振输入。 连接此信号至 24 MHz 的并联谐振电路，连 接主模晶振和负载电容至 GND。 此外，它还可以正确驱动从另一个时钟源衍生的具有 24- MHz 方波的 XTALIN。 当从外部源驱动时，驱动信号 应为 3.3V 方波。 10 11 4 2C XTALOUT 输出 不可用 晶振输出。 连接此信号至 24 MHz 的并联谐振电路，连 接主模晶振和负载电容至 GND。 如果外部时钟用于驱动 XTALIN，则此引脚保持为开路。 100 5 54 2B 在 CY7C68013A 上的 CLKOUT 和 CY7C68014A ---------在 CY7C68015A 和 CY7C68016A 上的 PE1 O/Z 12 MHz CLKOUT： 12、24 或 48 MHz 时钟，相位锁定到 24 MHz 的输入时钟 8051 默认为 12 MHz 操作。 8051 通过设 置 CPUCS.1 = 1 来使此输出具有三种状态。 ------------------------PE1 是双向 I/O 端口引脚。 -------- ------I/O/Z I 端口 A 82 67 40 33 8G PA0 或 INT0# I/O/Z I (PA0) 通过 PORTACFG.0 来选择函数的复用式引脚 PA0 是双向 I/O 端口引脚。 INT0# 是有效低电平 8051 INT0 中断输入信号，其触发 模式即可以是边沿触发 (IT0 = 1)，也可以是电平触发 (IT0 = 0)。 83 68 41 34 6G PA1 或 INT1# I/O/Z I (PA1) 通过以下方式选择函数的复用式引脚： PORTACFG.1 PA1 是双向 I/O 端口引脚。 INT1# 是有效低电平 8051 INT1 中断输入信号，其触发 模式即可以是边沿触发 (IT1 = 1)，也可以是电平触发 (IT1 = 0)。 84 69 42 35 8F PA2 或 SLOE 或 I/O/Z I (PA2) 通过两个位来选择函数的复用式引脚： IFCONFIG[1:0]。 PA2 是双向 I/O 端口引脚。 SLOE 是仅输入 / 输出使能，带有与 FD[7..0] or FD[15..0] 连接的从器件 FIFO 可编程极性 (FIFOPINPOLAR.4) 。 Document #: 001-78668 Rev. ** page 23 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 10. 128 TQFP 引脚描述 ( 续 ) 100 TQFP 56 SSOP 56 QFN 56 VFBGA 名称 类型 默认值 说明 85 70 43 36 7F PA3 或 WU2 I/O/Z I (PA3) 通过以下方式选择函数的复用式引脚： WAKEUP.7 和 OEA.3 PA3 是双向 I/O 端口引脚。 WU2 是备用的 USB 唤醒源，通过 WU2POL (WAKEUP.4) 设置的 WU2EN 位 (WAKEUP.1) 和极性得以实现。 如果 8051 处于暂停模式，并且 WU2EN = 1，则在此引脚上切 换将启动振荡器，并中断 8051 以使其退出暂停模式。 如果 WU2EN = 1，激活此引脚将禁止芯片暂停。 89 71 44 37 6F PA4 或 FIFOADR0 I/O/Z I (PA4) 通过以下方式选择函数的复用式引脚： IFCONFIG[1..0]。 PA4 是双向 I/O 端口引脚。 FIFOADR0 是针对连接至 FD[7..0] 或 FD[15..0] 的从 器件 FIFO 选择的仅输入地址。 90 72 45 38 8C PA5 或 FIFOADR1 I/O/Z I (PA5) 通过以下方式选择函数的复用式引脚： IFCONFIG[1..0]。 PA5 是双向 I/O 端口引脚。 FIFOADR1 是针对连接至 FD[7..0] 或 FD[15..0] 的从 器件 FIFO 选择的仅输入地址。 91 73 46 39 7C PA6 或 PKTEND I/O/Z I (PA6) 通过 IFCONFIG[1:0] 位来选择函数的复用式引脚。 PA6 是双向 I/O 端口引脚。 PKTEND 是用于提交 FIFO 数据包到端点的输入接口，其 极性可以通过 FIFOPINPOLAR.5 来编程。 92 74 47 40 6C PA7 或 FLAGD 或 SLCS# I/O/Z I (PA7) 通过 IFCONFIG[1:0] 和 PORTACFG.7 位来选择函数的复 用式引脚。 PA7 是双向 I/O 端口引脚。 FLAGD 是可编程的从器件 FIFO 输出状态标志信号。 SLCS# 传送其他所有从器件 FIFO 使能 / 探针。 端口 B 44 34 25 18 3H PB0 或 FD[0] I/O/Z I (PB0) 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 PB0 是双向 I/O 端口引脚。 FD[0] 是双向 FIFO/GPIF 数据总线。 45 35 26 19 4F PB1 或 FD[1] I/O/Z I (PB1) 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 PB1 是双向 I/O 端口引脚。 FD[1] 是双向 FIFO/GPIF 数据总线。 46 36 27 20 4H PB2 或 FD[2] I/O/Z I (PB2) 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 PB2 是双向 I/O 端口引脚。 FD[2] 是双向 FIFO/GPIF 数据总线。 47 37 28 21 4G PB3 或 FD[3] I/O/Z I (PB3) 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 PB3 是双向 I/O 端口引脚。 FD[3] 是双向 FIFO/GPIF 数据总线。 54 44 29 22 5H PB4 或 FD[4] I/O/Z I (PB4) 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 PB4 是双向 I/O 端口引脚。 FD[4] 是双向 FIFO/GPIF 数据总线。 55 45 30 23 5G PB5 或 FD[5] I/O/Z I (PB5) 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 PB5 是双向 I/O 端口引脚。 FD[5] 是双向 FIFO/GPIF 数据总线。 Document #: 001-78668 Rev. ** page 24 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 10. 引脚描述 ( 续 ) 128 TQFP 100 TQFP 56 SSOP 56 QFN 56 VFBGA 名称 类型 默认值 说明 56 46 31 24 5F PB6 或 FD[6] I/O/Z I (PB6) 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 PB6 是双向 I/O 端口引脚。 FD[6] 是双向 FIFO/GPIF 数据总线。 57 47 32 25 6H PB7 或 FD[7] I/O/Z I (PB7) 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 PB7 是双向 I/O 端口引脚。 FD[7] 是双向 FIFO/GPIF 数据总线。 端口 C 72 57 – – – PC0 或 GPIFADR0 I/O/Z I (PC0) 通过 PORTCCFG.0 来选择函数的复用式引脚 PC0 是双向 I/O 端口引脚。 GPIFADR0 是 GPIF 地址输出引脚。 73 58 – – – PC1 或 GPIFADR1 I/O/Z I (PC1) 通过 PORTCCFG.1 来选择函数的复用式引脚 PC1 是双向 I/O 端口引脚。 GPIFADR1 是 GPIF 地址输出引脚。 74 59 – – – PC2 或 GPIFADR2 I/O/Z I (PC2) 通过 PORTCCFG.2 选择函数的复用式引脚 PC2 是双向 I/O 端口引脚。 GPIFADR2 是 GPIF 地址输出引脚。 75 60 – – – PC3 或 GPIFADR3 I/O/Z I (PC3) 通过 PORTCCFG.3 选择函数的复用式引脚 PC3 是双向 I/O 端口引脚。 GPIFADR3 是 GPIF 地址输出引脚。 76 61 – – – PC4 或 GPIFADR4 I/O/Z I (PC4) 通过 PORTCCFG.4 选择函数的复用式引脚 PC4 是双向 I/O 端口引脚。 GPIFADR4 是 GPIF 地址输出引脚。 77 62 – – – PC5 或 GPIFADR5 I/O/Z I (PC5) 通过 PORTCCFG.5 选择函数的复用式引脚 PC5 是双向 I/O 端口引脚。 GPIFADR5 是 GPIF 地址输出引脚。 78 63 – – – PC6 或 GPIFADR6 I/O/Z I (PC6) 通过 PORTCCFG.6 选择函数的复用式引脚 PC6 是双向 I/O 端口引脚。 GPIFADR6 是 GPIF 地址输出引脚。 79 64 – – – PC7 或 GPIFADR7 I/O/Z I (PC7) 通过 PORTCCFG.7 选择函数的复用式引脚 PC7 是双向 I/O 端口引脚。 GPIFADR7 是 GPIF 地址输出引脚。 端口 D 102 80 52 45 8A PD0 或 FD[8] I/O/Z I (PD0) 通过 IFCONFIG[1..0] 和 EPxFIFOCFG.0 （全局）位来 选择函数的复用式引脚。 FD[8] 是双向 FIFO/GPIF 数据总线。 103 81 53 46 7A PD1 或 FD[9] I/O/Z I (PD1) 通过 IFCONFIG[1..0] 和 EPxFIFOCFG.0 （全局）位来 选择函数的复用式引脚。 FD[9] 是双向 FIFO/GPIF 数据总线。 104 82 54 47 6B PD2 或 FD[10] I/O/Z I (PD2) 通过 IFCONFIG[1..0] 和 EPxFIFOCFG.0 （全局）位来 选择函数的复用式引脚。 FD[10] 是双向 FIFO/GPIF 数据总线。 105 83 55 48 6A PD3 或 FD[11] I/O/Z I (PD3) 通过 IFCONFIG[1..0] 和 EPxFIFOCFG.0 （全局）位来 选择函数的复用式引脚。 FD[11] 是双向 FIFO/GPIF 数据总线。 Document #: 001-78668 Rev. ** page 25 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 10. 引脚描述 ( 续 ) 128 TQFP 100 TQFP 56 SSOP 56 QFN 56 VFBGA 名称 类型 默认值 说明 121 95 56 49 3B PD4 或 FD[12] I/O/Z I (PD4) 通过 IFCONFIG[1..0] 和 EPxFIFOCFG.0 （全局）位来 选择函数的复用式引脚。 FD[12] 是双向 FIFO/GPIF 数据总线。 122 96 1 50 3A PD5 或 FD[13] I/O/Z I (PD5) 通过 IFCONFIG[1..0] 和 EPxFIFOCFG.0 （全局）位来 选择函数的复用式引脚。 FD[13] 是双向 FIFO/GPIF 数据总线。 123 97 2 51 3C PD6 或 FD[14] I/O/Z I (PD6) 通过 IFCONFIG[1..0] 和 EPxFIFOCFG.0 （全局）位来 选择函数的复用式引脚。 FD[14] 是双向 FIFO/GPIF 数据总线。 124 98 3 52 2A PD7 或 FD[15] I/O/Z I (PD7) 通过 IFCONFIG[1..0] 和 EPxFIFOCFG.0 （全局）位来 选择函数的复用式引脚。 FD[15] 是双向 FIFO/GPIF 数据总线。 端口 E 108 86 – – – PE0 或 T0OUT I/O/Z I (PE0) 通过 PORTECFG.0 位来选择函数的复用式引脚。 PE0 是双向 I/O 端口引脚。 T0OUT 是源自 8051 定时器 - 计数器 0 的高电平有效信 号。 T0OUT 在定时器 0 溢出时的一个 CLKOUT 时钟周 期输出高电平。 如果在模式 3 （两个单独的定时器 / 计数器）下运行定时器 0，则 T0OUT 在低位字节定时器 / 计数器溢出时有效。 109 87 – – – PE1 或 T1OUT I/O/Z I (PE1) 通过 PORTECFG.1 位来选择函数的复用式引脚。 PE1 是双向 I/O 端口引脚。 T1OUT 是源自 8051 定时器 - 计数器 1 的高电平有效信 号。 T1OUT 在 Timer1 溢出时的一个 CLKOUT 时钟周期 输出高电平。 如果在模式 3 （两个单独的定时器 / 计 数器）下运行定时器 1，则 T1OUT 在低位字节定时器 / 计数器溢出时有效。 110 88 – – – PE2 或 T2OUT I/O/Z I (PE2) 通过 PORTECFG.2 位来选择函数的复用式引脚。 PE2 是双向 I/O 端口引脚。 T2OUT 是源自 8051 定时器 2 的高电平有效输出信号。 T2OUT 对定时器 / 计数器 2 溢出时的一个时钟周期有效 （高电平）。 111 89 – – – PE3 或 RXD0OUT I/O/Z I (PE3) 通过 PORTECFG.3 位来选择函数的复用式引脚。 PE3 是双向 I/O 端口引脚。 RXD0OUT 是源自 8051 UART0 的高电平有效信号。 如果 选择 RXD0OUT，并且 UART0 处于模式 0 下，则该引脚 仅在处于同步模式时才为 UART0 提供输出数据。 否则 它处于 1 模式。 112 90 – – – PE4 或 RXD1OUT I/O/Z I (PE4) 通过 PORTECFG.4 位来选择函数的复用式引脚。 PE4 是双向 I/O 端口引脚。 RXD1OUT 是源自 8051 UART1 的高电平有效输出。 如果 选择 RXD1OUT，并且 UART1 处于模式 0 下，则该引脚 仅在处于同步模式时才为 UART1 提供输出数据。 在模 式 1、2 和 3 下，该下引脚为高电平。 113 91 – – – PE5 或 INT6 I/O/Z I (PE5) 通过 PORTECFG.5 位来选择函数的复用式引脚。 PE5 是双向 I/O 端口引脚。 INT6 是 8051 INT6 中断请求输入信号。 INT6 引脚是 边沿敏感型、有效的高电平。 Document #: 001-78668 Rev. ** page 26 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 10. 128 TQFP 引脚描述 ( 续 ) 100 TQFP 56 SSOP 56 QFN 56 VFBGA 名称 类型 默认值 说明 114 92 – – – PE6 或 T2EX I/O/Z I (PE6) 通过 PORTECFG.6 位来选择函数的复用式引脚。 PE6 是双向 I/O 端口引脚。 T2EX 是输入到 8051 定时器 2 的高电平有效输入信号。 T2EX 在其下降沿上重载定时器 2。 只有 EXEN2 位设置 在 T2CON 中时，T2EX 才有效。 115 93 – – – PE7 或 GPIFADR8 I/O/Z I (PE7) 通过 PORTECFG.7 位来选择函数的复用式引脚。 PE7 是双向 I/O 端口引脚。 GPIFADR8 是 GPIF 地址输出引脚。 4 3 8 1 1A RDY0 或 SLRD 输入 不可用 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 RDY0 是 GPIF 输入信号。 SLRD 是仅输入读取探针，带有与 FD[7..0] 或 FD[15..0] 连接的从器件 FIFO 可编程极性 (FIFOPINPOLAR.3)。 5 4 9 2 1B RDY1 或 SLWR 输入 不可用 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 RDY1 是 GPIF 输入信号。 SLWR 是仅输入写入探针，带有与 FD[7..0] 或 FD[15..0] 连接的从器件 FIFO 可编程极性 (FIFOPINPOLAR.2)。 6 5 – – – RDY2 输入 不可用 RDY2 是 GPIF 输入信号。 7 6 – – – RDY3 输入 不可用 RDY3 是 GPIF 输入信号。 8 7 – – – RDY4 输入 不可用 RDY4 是 GPIF 输入信号。 9 8 – – – RDY5 输入 不可用 RDY5 是 GPIF 输入信号。 69 54 36 29 7H CTL0 或 FLAGA O/Z H 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 CTL0 是 GPIF 控制输出。 FLAGA 是可编程的从器件 FIFO 输出状态标志信号。 通过 FIFOADR[1:0] 引脚选择的 FIFO 默认为可编程。 70 55 37 30 7G CTL1 或 FLAGB O/Z H 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 CTL1 是 GPIF 控制输出。 FLAGB 是可编程的从器件 FIFO 输出状态标志信号。 通过 FIFOADR[1:0] 引脚选择的 FIFO 默认为 FULL（全 速）。 71 56 38 31 8H CTL2 或 FLAGC O/Z H 通过以下位来选择函数的复用式引脚： IFCONFIG[1..0]。 CTL2 是 GPIF 控制输出。 FLAGC 是可编程的从器件 FIFO 输出状态标志信号。 通过 FIFOADR[1:0] 引脚选择的 FIFO 默认为 EMPTY （空）。 66 51 – – – CTL3 O/Z H CTL3 是 GPIF 控制输出。 67 52 – – – CTL4 输出 H CTL4 是 GPIF 控制输出。 98 76 – – – CTL5 输出 H CTL5 是 GPIF 控制输出。 Document #: 001-78668 Rev. ** page 27 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 10. 128 TQFP 引脚描述 ( 续 ) 100 TQFP 56 SSOP 56 QFN 56 VFBGA 名称 类型 默认值 说明 32 26 20 13 2G 在 CY7C68013A 上的 IFCLK 和 CY7C68014A I/O/Z Z 28 22 – – – INT4 输入 不可用 INT4 是 8051 INT4 中断请求输入信号。 INT4 引脚是 边沿敏感型、有效高电平。 106 84 – – – INT5# 输入 不可用 INT5# 是 8051 INT5 中断请求输入信号。 INT5 引脚是 边沿敏感型、有效的低电平。 31 25 – – – T2 输入 不可用 T2 是输入到 8051 定时器 2 的有效高电平 T2，当 C/T2 = 1 时，它对定时器 2 提供输入。 当 C/T2 = 0 时， 定时器 2 不予使用此引脚。 30 24 – – – T1 输入 不可用 T1 是 8051 定时器 1 的有效高电平 T1，当 C/T1 = 1 时，它对定时器 1 提供输入。 当 C/T1 = 0 时，定时 器 1 不予使用该位。 29 23 – – – T0 输入 不可用 T0 是 8051 定时器 0 的有效高电平 T0，当 C/T0 = 1 时，它对定时器 0 提供输入。 当 C/T0 = 0 时，定时 器 0 不予使用该位。 53 43 – – – RXD1 输入 不可用 RXD1 是 8051 UART1 的有效高电平输入信号，在所有模 式下，它均可以向 UART 提供数据。 52 42 – – – TXD1 输出 H 51 41 – – – RXD0 输入 不可用 RXD0 是输入到 8051 UART0 的有效高电平 RXD0 输入， 在所有模式下，它均可以向 UART 提供数据。 50 40 – – – TXD0 输出 H TXD0 是源自 8051 UART0 的有效高电平 TXD0 输出，它 可以在同步模式下提供输出时钟，在异步模式下提供输 出数据。 42 接口时钟，用于脉冲进入或输出从器件 FIFO 的同步时 钟数据。 IFCLK 还用作所有从器件 FIFO 控制信号和 GPIF 的时序参考。 使用内部时钟 (IFCONFIG.7 = 1) 时，IFCLK 引脚可以通过 IFCONFIG.5 和 IFCONFIG.6 位配置到输出 (30/48 MHz)。 IFCLK 可以通过设置 IFCONFIG.4 =1 位进行反转，无论是内部源还是外部源 均如此。 ------------------------------------------------------- ------- PE0 是双向 I/O 端口引脚。 ------------ I/O/Z I PE0 在 CY7C68015A 和 CY7C68016A TXD1 是源自 8051 UART1 的有效高电平输出引脚，它可 以在同步模式下提供输出时钟，在异步模式下提供输出 数据。 – – – CS# 输出 H CS# 是针对外部存储器选择的有效低电平芯片。 41 32 – – – WR# 输出 H WR# 是针对外部存储器的有效低电平写入探针输出。 40 31 – – – RD# 输出 H RD# 是针对外部存储器的有效低电平读取探针输出。 – – – OE# 输出 H OE# 是针对外部存储器的有效低电平输出使能。 38 33 27 21 14 2H 已保留 输入 不可用 已保留。 连接至接地。 101 79 51 44 7B WAKEUP （唤 醒） 输入 不可用 USB 唤醒。 如果 8051 处于暂停模式，则激活此引脚可 以启动振荡器，并中断 8051 以使其退出暂停模式。 保 持 WAKEUP（唤醒）为激活状态，这样将阻止 EZ-USB® 芯片暂停。 此引脚具有可编程极性 (WAKEUP.4)。 Document #: 001-78668 Rev. ** page 28 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 10. 128 TQFP 引脚描述 ( 续 ) 100 TQFP 56 SSOP 56 QFN 56 VFBGA 名称 类型 默认值 说明 I2 36 29 22 15 3F SCL OD Z C 接口的时钟。 连接至 VCC，电阻为 2.2K，不考虑 是否安装 I2C 外设。 37 30 23 16 3G SDA OD Z I2C 兼容接口的数据。 连接至 VCC，电阻为 2.2K，不 考虑是否安装 I2C 兼容外设。 2 1 6 55 5A VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 26 20 18 11 1G VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 43 33 24 17 7E VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 48 38 – – – VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 64 49 34 27 8E VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 68 53 – – – VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 81 66 39 32 5C VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 100 78 50 43 5B VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 107 85 – – – VCC 功耗 不可用 VCC。 连接至 3.3 V 电源。 3 2 7 56 4B GND 接地 不可用 接地。 27 21 19 12 1H GND 接地 不可用 接地。 49 39 – – – GND 接地 不可用 接地。 58 48 33 26 7D GND 接地 不可用 接地。 65 50 35 28 8D GND 接地 不可用 接地。 80 65 – – – GND 接地 不可用 接地。 93 75 48 41 4C GND 接地 不可用 接地。 116 94 – – – GND 接地 不可用 接地。 125 99 4 53 4A GND 接地 不可用 接地。 14 13 – – – NC 不可用 不可用 未连接。 此引脚必须保持为开路。 15 14 – – – NC 不可用 不可用 未连接。 此引脚必须保持为开路。 16 15 – – – NC 不可用 不可用 未连接。 此引脚必须保持为开路。 Document #: 001-78668 Rev. ** page 29 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 4. 寄存器摘要 在 FX2LP TRM 中非常详细地描述了 FX2LP 寄存器位的定义。 表 11. Hex 大小 FX2LP 寄存器摘要 名称 GPIF 波形存储器 WAVEDATA 说明 b7 b6 b5 b4 E400 128 D6 D5 D4 128 GPIF 波形 描述符 0、1、2、3 数据 已保留 GENERAL CONFIGURATION （通用配置） GPCR2 通用配置寄存器 2 D7 E480 已保留 已保留 已保留 E600 E601 1 1 CPUCS IFCONFIG 0 IFCLKSRC 0 3048MHZ PORTCSTB IFCLKOE E602 1 PINFLAGSAB[11] FLAGB3 FLAGB2 1 PINFLAGSCD[11] FLAGD3 E50D b3 D3 b2 b1 b0 默认值 访问 D2 D1 D0 xxxxxxxx RW FULL_SPEED_ 已保留 ONLY CLKSPD1 CLKSPD0 IFCLKPOL ASYNC 已保留 已保留 已保留 00000000 R CLKINV GSTATE CLKOE IFCFG1 8051RES IFCFG0 00000010 rrbbbbbr 10000000 RW FLAGB1 FLAGB0 FLAGA3 FLAGA2 FLAGA1 FLAGA0 00000000 RW FLAGD2 FLAGD1 FLAGD0 FLAGC3 FLAGC2 FLAGC1 FLAGC0 00000000 RW E604 1 FIFORESET CPU 控制与状态 接口配置 （端口、GPIF、 从器件 FIFO） 从器件 FIFO FLAGA 和 FLAGB 引脚配置 从器件 FIFO FLAGC 和 FLAGD 引脚配置 恢复 FIFOS 到默认状态 NAKALL 0 0 0 EP3 EP2 EP1 EP0 xxxxxxxx W E605 1 BREAKPT 断点控制 0 0 0 0 BPPULSE BPEN 0 00000000 rrrrbbbr E606 E607 E608 1 1 1 BPADDRH BPADDRL UART230 A15 A7 0 A14 A6 0 A13 A5 0 A12 A4 0 A10 A2 0 A9 A1 230UART1 A8 A0 230UART0 xxxxxxxx RW xxxxxxxx RW 00000000 rrrrrrbb E609 1 FIFOPINPOLAR[11] 0 0 PKTEND SLOE SLRD SLWR EF FF 00000000 rrbbbbbb E60A 1 REVID 断点地址 H 断点地址 L 内部生 成的参考时钟 230 Kbaud 从器件 FIFO 接口引脚 极性 芯片修订版 BREAK （断 点） A11 A3 0 rv7 rv6 rv5 rv4 rv3 rv2 rv1 rv0 E60B 1 芯片修订版控制 0 0 0 0 0 0 dyn_out enh_pkt RevA R 00000001 00000000 rrrrrrbb E60C 1 REVCTL[11] UDMA GPIFHOLDAMOUNT 0 0 0 0 0 0 HOLDTIME1 HOLDTIME0 00000000 rrrrrrbb VALID （有效 期） VALID （有效 期） VALID （有效 期） VALID （有效 期） VALID （有效 期） VALID （有效 期） 0 TYPE1 （型号 1） TYPE1 （型号 1） TYPE1 （型号 1） TYPE1 （型号 1） TYPE1 （型号 1） TYPE1 （型号 1） TYPE0（型号 0） TYPE0（型号 0） TYPE0（型号 0） TYPE0（型号 0） TYPE0（型号 0） TYPE0（型号 0） 0 0 0 0 10100000 brbbrrrr 0 0 0 0 10100000 brbbrrrr SIZE 0 BUF1 BUF0 10100010 bbbbbrbb 0 0 0 0 10100000 bbbbrrrr SIZE 0 BUF1 BUF0 11100010 bbbbbrbb 0 0 0 0 11100000 bbbbrrrr INFM1 INFM1 INFM1 INFM1 OEP1 OEP1 OEP1 OEP1 AUTOOUT AUTOOUT AUTOOUT AUTOOUT AUTOIN AUTOIN AUTOIN AUTOIN ZEROLENIN ZEROLENIN ZEROLENIN ZEROLENIN 0 0 0 0 WORDWIDE WORDWIDE WORDWIDE WORDWIDE 00000101 00000101 00000101 00000101 0 0 0 0 0 PL10 PL9 PL8 00000010 rrrrrbbb PL7 PL6 PL5 PL4 PL3 PL2 PL1 PL0 00000000 RW 0 0 0 0 0 0 PL9 PL8 00000010 rrrrrrbb PL7 PL6 PL5 PL4 PL3 PL2 PL1 PL0 00000000 RW 0 0 0 0 0 PL10 PL9 PL8 00000010 rrrrrbbb PL7 PL6 PL5 PL4 PL3 PL2 PL1 PL0 00000000 RW 0 0 0 0 0 0 PL9 PL8 00000010 rrrrrrbb PL7 PL6 PL5 PL4 PL3 PL2 PL1 PL0 00000000 RW 0 x LINE15 （行 15） 0 x LINE14 （行 14） 0 x LINE13 （行 13） 0 x LINE12 （行 12） 0 x LINE11 （行 11） 0 x LINE10 （行 10） 0 x LINE9 （行 9） ECCM x LINE8 （行 8） 00000000 rrrrrrrb 00000000 W 00000000 R E603 [11] E610 1 E611 1 E612 1 MSTB 保持时间 （针对 UDMA） 已保留 ENDPOINT CONFIGURATION （断点配置） EP1OUTCFG 端点 1-OUT 配置 EP1INCFG 端点 1-IN 配置 EP2CFG 端点 2 配置 E613 1 EP4CFG 端点 4 配置 E614 1 EP6CFG 端点 6 配置 E615 1 EP8CFG 端点 8 配置 E618 E619 E61A E61B E61C E620 2 1 1 1 1 4 1 已保留 EP2FIFOCFG[11] EP4FIFOCFG[11] EP6FIFOCFG[11] EP8FIFOCFG[11] 已保留 EP2AUTOINLENH[11 E621 1 EP2AUTOINLENL[11] 1 EP4AUTOINLENH [11] E623 1 EP4AUTOINLENL[11] E624 1 EP6AUTOINLENH[11] 1 [11] 3 E622 E625 EP6AUTOINLENL [11] E626 1 EP8AUTOINLENH E627 1 EP8AUTOINLENL[11] E628 E629 E62A 1 1 1 ECCCFG ECCRESET ECC1B0 端点 端点 端点 端点 2/ 从器件 4/ 从器件 6/ 从器件 8/ 从器件 FIFO FIFO FIFO FIFO 端点 2 AUTOIN 数据包长度 H 端点 2 AUTOIN 数据包长度 L 端点 4 AUTOIN 数据包长度 H 端点 4 AUTOIN 数据包长度 L 端点 6 AUTOIN 数据包长度 H 端点 6 AUTOIN 数据包长度 L 端点 8 AUTOIN 数据包长度 H 端点 8 AUTOIN 数据包长度 L ECC 配置 ECC 复位 ECC1 字节 0 地址 配置 0 配置 0 配置 0 配置 0 0 DIR DIR DIR DIR rbbbbbrb rbbbbbrb rbbbbbrb rbbbbbrb 注 11.读取和写入这些寄存器时，可能要求同步延迟。有关 “ 同步延迟 ” 的详细信息，请参见 《技术参考手册》。 Document #: 001-78668 Rev. ** page 30 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 寄存器摘要 (续) Hex 大小 名称 E62B 1 ECC1B1 说明 ECC1 字节 1 地址 E62C 1 ECC1B2 ECC1 字节 2 地址 E62D 1 ECC2B0 ECC2 字节 0 地址 E62E 1 ECC2B1 E62F E630 H.S. E630 F.S. E631 H.S. E631 F.S E632 H.S. E632 F.S E633 H.S. E633 F.S E634 H.S. E634 F.S E635 H.S. E635 F.S E636 H.S. E636 F.S E637 H.S. E637 F.S 1 1 ECC2B2 EP2FIFOPFH[11] 1 EP2FIFOPFH[11] 1 EP2FIFOPFL[11] 1 EP2FIFOPFL[11] 1 EP4FIFOPFH [11] 1 EP4FIFOPFH[11] 1 EP4FIFOPFL [11] 1 EP4FIFOPFL[11] 1 EP6FIFOPFH[11] 1 [11] EP6FIFOPFH [11] b7 LINE7 （行 7） COL5 b6 LINE6 （行 6） COL4 b5 LINE5 （行 5） COL3 LINE15 （行 15） ECC2 字节 1 地址 LINE7 （行 7） ECC2 字节 2 地址 COL5 端点 2/ 从器件 FIFO 可编 DECIS 程标志 H 端点 2/ 从器件 FIFO 可编 DECIS 程标志 H 端点 2/ 从器件 FIFO 可编 PFC7 程标志 L 端点 2/ 从器件 FIFO 可编 IN:PKTS[1] 程标志 L OUT:PFC7 端点 4/ 从器件 FIFO 可编 DECIS 程标志 H 端点 4/ 从器件 FIFO 可编 DECIS 程标志 H 端点 4/ 从器件 FIFO 可编 PFC7 程标志 L 端点 4/ 从器件 FIFO 可编 IN： PKTS[1] 程标志 L OUT:PFC7 端点 6/ 从器件 FIFO 可编 DECIS 程标志 H 端点 6/ 从器件 FIFO 可编 DECIS 程标志 H 端点 6/ 从器件 FIFO 可编 PFC7 程标志 L 端点 6/ 从器件 FIFO 可编 IN:PKTS[1] 程标志 L OUT:PFC7 端点 8/ 从器件 FIFO 可编 DECIS 程标志 H 端点 8/ 从器件 FIFO 可编 DECIS 程标志 H 端点 8/ 从器件 FIFO 可编 PFC7 程标志 L 端点 8/ 从器件 FIFO 可编 IN： PKTS[1] 程标志 L OUT:PFC7 LINE14 （行 14） LINE6 （行 6） COL4 PKTSTAT PKTSTAT LINE13 （行 13） LINE5 （行 5） COL3 IN:PKTS[2] OUT:PFC12 OUT:PFC12 b1 LINE1 （行 1） LINE17 （行 17） LINE12 （行 LINE11 （行 LINE10 （行 LINE9 （行 12） 11） 10） 9） LINE4 （行 LINE3 （行 LINE2 （行 LINE1 （行 4） 3） 2） 1） COL2 COL1 COL0 0 IN:PKTS[1] IN:PKTS[0] 0 PFC9 OUT:PFC11 OUT:PFC10 OUT:PFC11 OUT:PFC10 0 PFC9 b0 LINE0 （行 0） LINE16 （行 16） LINE8 （行 8） LINE0 （行 0） 0 PFC8 默认值 访问 00000000 R PFC6 PFC5 PFC4 PFC3 PFC2 IN:PKTS[2] OUT:PFC8 PFC0 10001000 bbbbbrbb PFC1 IN:PKTS[0] OUT:PFC6 PKTSTAT PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW 0 PKTSTAT 0 IN： PKTS[1] IN： PKTS[0] 0 OUT:PFC10 OUT:PFC9 OUT:PFC10 OUT:PFC9 0 0 PFC8 10001000 bbrbbrrb 0 PFC8 10001000 bbrbbrrb PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW IN： PKTS[0] PFC5 OUT:PFC6 PKTSTAT IN:PKTS[2] OUT:PFC12 PKTSTAT OUT:PFC12 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW IN:PKTS[1] OUT:PFC11 OUT:PFC11 IN:PKTS[0] 0 OUT:PFC10 OUT:PFC10 0 PFC9 PFC8 00001000 bbbbbrbb PFC9 00001000 bbbbbrbb PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 IN:PKTS[2] OUT:PFC8 PFC0 IN:PKTS[0] OUT:PFC6 PKTSTAT PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW 0 0 PFC8 00001000 bbrbbrrb PKTSTAT 0 IN： PKTS[1] IN： PKTS[0] 0 OUT:PFC10 OUT:PFC9 OUT:PFC10 OUT:PFC9 0 0 PFC8 00001000 bbrbbrrb PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW IN： PKTS[0] PFC5 OUT:PFC6 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW 每个帧 (1-3) EP2 （若 ISO）IN 数据包 每个帧 (1-3) EP4 （若 ISO）IN 数据包 每个帧 (1-3) EP6 （若 ISO）IN 数据包 每个帧 (1-3) EP8 （若 ISO）IN 数据包 AADJ 0 0 0 0 0 INPPF1 INPPF0 00000001 brrrrrbb AADJ 0 0 0 0 0 INPPF1 INPPF0 00000001 brrrrrrr AADJ 0 0 0 0 0 INPPF1 INPPF0 00000001 brrrrrbb AADJ 0 0 0 0 0 INPPF1 INPPF0 00000001 brrrrrrr 0 0 0 0 0 0 EP3 EP3 EP2 EP2 EP1 EP1 EP0 EP0 xxxxxxxx W xxxxxxxx W 0 0 0 EDGEPF PF EF FF 00000000 RW 0 0 0 0 PF EF FF 00000000 rrrrrbbb 0 0 0 EDGEPF PF EF FF 00000000 RW 0 0 0 0 PF EF FF 00000000 rrrrrbbb 0 0 0 EDGEPF PF EF FF 00000000 RW 0 0 0 0 PF EF FF 00000000 rrrrrbbb 0 0 0 EDGEPF PF EF FF 00000000 RW 0 0 0 0 PF EF FF 00000000 rrrrrbbb 0 0 EP6 EP8 EP8 EP4 EP6 EP6 EP2 EP4 EP4 EP1 EP2 EP2 EP0 EP1 EP1 0 EP0 EP0 IBN 00000000 RW 00xxxxxx rrbbbbbb 00000000 RW EP6 EP4 EP2 EP1 EP0 0 IBN xxxxxx0x bbbbbbrb EP0ACK HSGRANT URES SUSP SUTOK SOF SUDAV 00000000 RW 1 EP6FIFOPFL 1 EP6FIFOPFL[11] 1 EP8FIFOPFH[11] 1 EP8FIFOPFH[11] 1 EP8FIFOPFL[11] 1 EP8FIFOPFL [11] E640 8 1 已保留 EP2ISOINPKTS E641 1 EP4ISOINPKTS E642 1 EP6ISOINPKTS E643 1 EP8ISOINPKTS E644 E648 E649 4 1 7 E650 1 E651 1 E652 1 E653 1 E654 1 E655 1 E656 1 E657 1 E658 E659 E65A 1 1 1 E65B 1 E65C 1 已保留 INPKTEND[11] 强制 IN 数据包结束 跳过 OUTPKTEND[11] 强制 OUT 数据包结束 跳过 INTERRUPTS （中断） EP2FIFOIE[11] 端点 2/ 从器件 FIFO 标志 0 中断使能 [11,12] EP2FIFOIRQ 端点 2/ 从器件 FIFO 标志 0 中断请求 [11] EP4FIFOIE 端点 4/ 从器件 FIFO 标志 0 中断使能 EP4FIFOIRQ[11,12] 端点 4/ 从器件 FIFO 标志 0 中断请求 [11] EP6FIFOIE 端点 6/ 从器件 FIFO 标志 0 中断使能 [11,12] EP6FIFOIRQ 端点 6/ 从器件 FIFO 标志 0 中断请求 EP8FIFOIE[11] 端点 8/ 从器件 FIFO 标志 0 中断使能 [11,12] EP8FIFOIRQ 端点 8/ 从器件 FIFO 标志 0 中断请求 IBNIE IN-BULK-NAK 中断使能 0 IBNIRQ[12] IN-BULK-NAK 中断请求 0 NAKIE 端点 Ping-NAK/IBN 中断使 EP8 能 NAKIRQ[12] 端点 Ping-NAK/IBN 中断请 EP8 求 USBIE USB 中断使能 0 b4 LINE4 （行 4） COL2 b3 LINE3 （行 3） COL1 b2 LINE2 （行 2） COL0 00000000 R 00000000 R 00000000 R 00000000 R 10001000 bbbbbrbb 00000000 RW 00000000 RW 注 12.仅可以复位寄存器，而无法设置。 Document #: 001-78668 Rev. ** page 31 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 寄存器摘要 Hex 大小 名称 E65D 1 USBIRQ[12] E65E 1 EPIE (续) 说明 USB 中断请求 端点中断 使能 端点中断 请求 GPIF 中断使能 GPIF 中断请求 USB 错误中断 使能 USB 错误中断 请求 USB 错误计数器和限值 0 EP8 b6 EP0ACK EP6 b5 HSGRANT EP4 URES EP2 b3 SUSP EP1OUT SUTOK EP1IN b1 SOF EP0OUT SUDAV EP0IN 默认值 访问 0xxxxxxx rbbbbbbb 00000000 RW EP8 EP6 EP4 EP2 EP1OUT EP1IN EP0OUT EP0IN 0 0 0 ISOEP8 0 0 ISOEP6 0 0 ISOEP4 0 0 ISOEP2 0 0 0 0 0 0 GPIFWF GPIFWF 0 GPIFDONE GPIFDONE ERRLIMIT 00000000 RW 000000xx RW 00000000 RW ISOEP8 ISOEP6 ISOEP4 ISOEP2 0 0 0 ERRLIMIT 0000000x bbbbrrrb EC3 EC2 EC1 EC0 x I2V4 x I2V3 x I2V2 LIMIT2 （限 值 2） x I2V0 LIMIT1 （限 值 1） x 0 LIMIT0 （限 值 0） x 0 xxxx0100 rrrrbbbb x 0 LIMIT3 （限 值 3） x I2V1 1 0 I4V3 I4V2 I4V1 I4V0 0 0 10000000 R 0 0 0 0 AV2EN 0 INT4SRC AV4EN 00000000 RW FLAGD SLCS 0 0 0 0 INT1 INT0 00000000 RW GPIFA7 GPIFA6 GPIFA5 GPIFA4 GPIFA3 GPIFA2 GPIFA1 GPIFA0 00000000 RW GPIFA8 T2EX INT6 RXD1OUT RXD0OUT T2OUT T1OUT T0OUT 00000000 RW START STOP （停止）LASTRD ID1 ID0 BERR ACK DONE （完成）000xx000 bbbrrrrr d7 d6 d5 d4 d3 d2 d1 d0 xxxxxxxx RW 0 0 0 0 0 0 STOPIE 400KHZ 00000000 RW D7 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW D7 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW CRC15 CRC7 QENABLE CRC14 CRC6 0 CRC13 CRC5 0 CRC12 CRC4 0 CRC11 CRC3 QSTATE CRC10 CRC2 QSIGNAL2 CRC9 CRC1 QSIGNAL1 CRC8 CRC0 QSIGNAL0 01001010 RW 10111010 RW 00000000 brrrbbbb HSM x WU2 Q 0 FC7 0 0 0 x WU S 0 FC6 0 FA6 0 x WU2POL R 0 FC5 0 FA5 0 x WUPOL I/O 0 FC4 0 FA4 DISCON x 0 EP3 0 FC3 0 FA3 NOSYNSOF x DPEN EP2 FC10 FC2 MF2 FA2 RENUM x WU2EN EP1 FC9 FC1 MF1 FA1 SIGRSUME x WUEN EP0 FC8 FC0 MF0 FA0 x0000000 xxxxxxxx xx000101 x0000000 00000xxx xxxxxxxx 00000xxx 0xxxxxxx (BC15) (BC7) (BC14) BC6 (BC13) BC5 (BC12) BC4 (BC11) BC3 (BC10) BC2 (BC9) BC1 (BC8) BC0 xxxxxxxx RW xxxxxxxx RW 端点 1 OUT （输出）字节 0 计数 BC6 BC5 BC4 BC3 BC2 BC1 BC0 0xxxxxxx RW 端点 1 IN 字节计数 端点 2 字节计数 H 端点 2 字节计数 L 0 0 BC7/SKIP BC6 0 BC6 BC5 0 BC5 BC4 0 BC4 BC3 0 BC3 BC2 BC10 BC2 BC1 BC9 BC1 BC0 BC8 BC0 0xxxxxxx RW 00000xxx RW xxxxxxxx RW 端点 4 字节计数 H 端点 4 字节计数 L 0 BC7/SKIP 0 BC6 0 BC5 0 BC4 0 BC3 0 BC2 BC9 BC1 BC8 BC0 000000xx RW xxxxxxxx RW 端点 6 字节计数 H 端点 6 字节计数 L 0 BC7/SKIP 0 BC6 0 BC5 0 BC4 0 BC3 BC10 BC2 BC9 BC1 BC8 BC0 00000xxx RW xxxxxxxx RW 端点 8 字节计数 H 端点 8 字节计数 L 0 BC7/SKIP 0 BC6 0 BC5 0 BC4 0 BC3 0 BC2 BC9 BC1 BC8 BC0 000000xx RW xxxxxxxx RW E65F 1 EPIRQ[12] E660 E661 E662 1 1 1 GPIFIE[11] GPIFIRQ[11] USBERRIE E663 1 USBERRIRQ[12] E664 1 ERRCNTLIM E665 E666 1 1 CLRERRCNT INT2IVEC E667 1 INT4IVEC E668 E669 1 7 E670 1 E671 1 E672 1 E673 E677 E678 4 1 1 E679 1 E67A 1 E67B 1 E67C 1 E67D E67E E67F 1 1 1 E680 E681 E682 E683 E684 E685 E686 E687 E688 1 1 1 1 1 1 1 1 2 INTSET-UP 已保留 INPUT/OUTPUT （输入 / 输出） PORTACFG I/O PORTA 备用 配置 PORTCCFG I/O PORTC 备用 配置 PORTECFG I/O PORTE 备用 配置 已保留 已保留 I2CS I²C 总线 控制与状态 I2DAT I²C 总线 Data 2 I CTL I²C 总线 控制 XAUTODAT1 当 APTREN=1 时，Autoptr1 MOVX 访问 XAUTODAT2 当 APTREN=1 时，Autoptr2 MOVX 访问 UDMA CRC UDMACRCH[11] UDMA CRC MSB UDMACRCL[11] UDMA CRC LSB UDMACRCUDMA CRC 限定符 QUALIFIER USB CONTROL （USB 控 制） USBCS USB 控制与状态 SUSPEND 将芯片置于暂停 WAKEUPCS 唤醒控制与状态 TOGCTL 切换控制 USBFRAMEH USB 帧计数 H USBFRAMEL USB 帧计数 L MICROFRAME 微帧计数，0-7 FNADDR USB 函数地址 保留 E68A E68B E68C E68D 1 1 1 1 ENDPOINTS （端点） EP0BCH[11] EP0BCL[11] 保留 EP1OUTBC E68E E68F E690 E691 E692 E694 E695 E696 E698 E699 E69A E69C E69D E69E 1 1 1 1 2 1 1 2 1 1 2 1 1 2 保留 EP1INBC EP2BCH[11] EP2BCL[11] 保留 EP4BCH[11] EP4BCL[11] 保留 EP6BCH[11] EP6BCL[11] 保留 EP8BCH[11] EP8BCL[11] 保留 清除错误计数器 EC3:0 中断 2 (USB) 自动矢量 中断 4 （从器件 FIFO 和 GPIF）自动矢量 中断 2 和 4 设置 端点 0 字节计数 H 端点 0 字节计数 L Document #: 001-78668 Rev. ** b7 b4 b2 b0 RW xxxxxxxx W 00000000 R rrrrbbbb W bbbbrbbb rrrbbbbb R R R R page 32 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 寄存器摘要 Hex E6A0 E6A1 E6A2 E6A3 E6A4 E6A5 E6A6 E6A7 E6A8 E6A9 E6AA E6AB 大小 1 1 1 1 1 1 1 1 1 1 1 1 EP0CS EP1OUTCS EP1INCS EP2CS EP4CS EP6CS EP8CS EP2FIFOFLGS EP4FIFOFLGS EP6FIFOFLGS EP8FIFOFLGS EP2FIFOBCH E6AC 1 EP2FIFOBCL E6AD 1 EP4FIFOBCH E6AE 1 EP4FIFOBCL E6AF 1 EP6FIFOBCH E6B0 1 EP6FIFOBCL E6B1 1 EP8FIFOBCH E6B2 1 EP8FIFOBCL E6B3 E6B4 E6B5 E6B8 1 1 1 2 8 SUDPTRH SUDPTRL SUDPTRCTL 保留 SET-UPDAT E6C0 E6C1 1 1 GPIF GPIFWFSELECT GPIFIDLECS E6C2 E6C3 E6C4 E6C5 1 1 1 1 E6C6 1 E6C7 E6C8 1 1 E6C9 1 E6CA E6CB 1 1 E6CC 1 E6CD E6CE E6CF E6D0 E6D1 1 1 1 1 1 2 E6D2 E6D3 E6D4 (续) 0 0 0 NPAK2 0 NPAK2 0 0 0 0 0 0 0 0 0 NPAK1 NPAK1 NPAK1 NPAK1 0 0 0 0 0 b4 0 0 0 NPAK0 NPAK0 NPAK0 NPAK0 0 0 0 0 BC12 b3 0 0 0 FULL （满） FULL （满） FULL （满） FULL （满） 0 0 0 0 BC11 b2 0 0 0 EMPTY （空） EMPTY （空） EMPTY （空） EMPTY （空） PF PF PF PF BC10 BUSY BUSY BUSY 0 0 0 0 EF EF EF EF BC9 STALL STALL STALL STALL STALL STALL STALL FF FF FF FF BC8 默认值 10000000 00000000 00000000 00101000 00101000 00000100 00000100 00000010 00000010 00000110 00000110 00000000 BC6 BC5 BC4 BC3 BC2 BC1 BC0 00000000 R 0 0 0 0 BC10 BC9 BC8 00000000 R BC6 BC5 BC4 BC3 BC2 BC1 BC0 00000000 R 0 0 0 BC11 BC10 BC9 BC8 00000000 R BC6 BC5 BC4 BC3 BC2 BC1 BC0 00000000 R 0 0 0 0 BC10 BC9 BC8 00000000 R BC6 BC5 BC4 BC3 BC2 BC1 BC0 00000000 R A14 A6 0 A13 A5 0 A12 A4 0 A11 A3 0 A10 A2 0 A9 A1 0 A8 0 SDPAUTO xxxxxxxx RW xxxxxxx0 bbbbbbbr 00000001 RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx R SINGLEWR1 SINGLEWR0 DONE （完成） 0 SINGLERD1 0 SINGLERD0 0 FIFOWR1 0 FIFOWR0 0 FIFORD1 0 FIFORD0 IDLEDRV 11100100 RW 10000000 RW 0 TRICTL 0 GPIFA7 0 0 0 GPIFA6 CTL5 CTL5 0 GPIFA5 CTL4 CTL4 0 GPIFA4 CTL3 CTL3 0 GPIFA3 CTL2 CTL2 0 GPIFA2 CTL1 CTL1 0 GPIFA1 CTL0 CTL0 GPIFA8 GPIFA0 11111111 00000000 00000000 00000000 流态使能和 选择器 FLOWLOGIC （流逻辑） 流态逻辑 FLOWEQ0CTL 在 流态中的 CTL 引脚状态 （当逻辑 = 0 时） FLOWEQ1CTL 在流态中的 CTL 引脚状态 （当逻辑 = 1 时） FLOWHOLDOFF 触发抑制配置 FLOWSTB 触发抑制探针 配置 FLOWSTBEDGE 流态上升 / 下降沿配置 FSE 0 0 0 0 FS2 FS1 FS0 00000000 brrrrbbb LFUNC1 CTL0E3 LFUNC0 CTL0E2 TERMA2 CTL0E1/ CTL5 TERMA1 CTL0E0/ CTL4 TERMA0 CTL3 TERMB2 CTL2 TERMB1 CTL1 TERMB0 CTL0 00000000 RW 00000000 RW CTL0E3 CTL0E2 CTL0E1/ CTL5 HOPERIOD1 CTLTOGL CTL3 CTL2 CTL1 CTL0 00000000 RW HOSTATE 0 HOCTL2 MSTB2 HOCTL1 MSTB1 HOCTL0 MSTB0 00010010 RW 00100000 RW 0 CTL0E0/ CTL4 HOPERIOD0 SUSTAIN （维 持） 0 0 0 D7 TC31 TC23 TC15 TC7 D6 TC30 TC22 TC14 TC6 D5 TC29 TC21 TC13 TC5 D4 TC28 TC20 TC12 TC4 D3 TC27 TC19 TC11 TC3 D2 TC26 TC18 TC10 TC2 RISING （上 升） D0 TC24 TC16 TC8 TC0 00000001 rrrrrrbb 1 FLOWSTBPERIOD GPIFTCB3[11] GPIFTCB2[11] GPIFTCB1[11] GPIFTCB0[11] 保留 保留 保留 EP2GPIFFLGSEL[11] FALLING （下 降） D1 TC25 TC17 TC9 TC1 0 0 0 0 0 FS1 FS0 00000000 RW 1 EP2GPIFPFSTOP 0 0 0 0 0 0 FIFO2FLAG 00000000 RW x x x x x x x xxxxxxxx W 1 3 名称 说明 b7 端点 0 控制和状态 HSNAK 端点 1 OUT 控制和状态 0 端点 1 IN 控制和状态 0 端点 2 控制和状态 0 端点 4 控制和状态 0 端点 6 控制和状态 0 端点 8 控制和状态 0 端点 2/ 从器件 FIFO 标志 0 端点 4/ 从器件 FIFO 标志 0 端点 6/ 从器件 FIFO 标志 0 端点 8/ 从器件 FIFO 标志 0 端点 2/ 从器件 FIFO 0 总字节计数 H 端点 2/ 从器件 FIFO BC7 总字节计数 L 端点 4/ 从器件 FIFO 0 总字节计数 H 端点 4/ 从器件 FIFO BC7 总字节计数 L 端点 6/ 从器件 FIFO 0 总字节计数 H 端点 6/ 从器件 FIFO BC7 总字节计数 L 端点 8/ 从器件 FIFO 0 总字节计数 H 端点 8/ 从器件 FIFO BC7 总字节计数 L 设置数据指针地址高字节 A15 设置数据指针地址低字节 A7 设置数据指针自动模式 0 8 个字节的设置数据 D7 SET-UPDAT[0] = bmRequestType SET-UPDAT[1] = bmRequest SET-UPDAT[2:3] = wValue SET-UPDAT[4:5] = wIndex SET-UPDAT[6:7] = wLength GPIFIDLECTL GPIFCTLCFG GPIFADRH[11] GPIFADRL[11] FLOWSTATE （流态） FLOWSTATE （流态） EP2GPIFTRIG 保留 [11] 波形选择器 GPIF 已完成，GPIF IDLE 驱动模式 静态总线，CTL 状态 CTL 驱动类型 GPIF 地址 H GPIF 地址 L 主控 - 探针半周期 GPIF 任务计数字节 GPIF 任务计数字节 GPIF 任务计数字节 GPIF 任务计数字节 3 2 1 0 HOPERIOD3 HOPERIOD2 SLAVE （从器 RDYASYNC 件） 0 0 端点 2 GPIF 标志 0 选择 端点 2 GPIF 在传输标志上 0 停止操作 端点 2 GPIF 触发器 x Document #: 001-78668 Rev. ** b6 b5 b1 b0 00000010 00000000 00000000 00000000 00000001 00000000 访问 bbbbbbrb bbbbbbrb bbbbbbrb rrrrrrrb rrrrrrrb rrrrrrrb rrrrrrrb R R R R R RW RW RW RW RW RW RW RW RW RW page 33 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. Hex 大小 FX2LP 寄存器摘要 名称 E6DA 1 保留 保留 EP4GPIFFLGSEL[11] E6DB 1 EP4GPIFPFSTOP [11] E6DC 1 3 E6E2 1 EP4GPIFTRIG 保留 保留 保留 EP6GPIFFLGSEL[11] E6E3 1 EP6GPIFPFSTOP [11] E6E4 1 3 E6EA 1 EP6GPIFTRIG 保留 保留 保留 EP8GPIFFLGSEL[11] E6EB 1 EP8GPIFPFSTOP E6EC [11] E6F0 1 3 1 EP8GPIFTRIG 保留 XGPIFSGLDATH E6F1 1 XGPIFSGLDATLX E6F2 1 XGPIFSGLDATLNOX E6F3 1 GPIFREADYCFG E6F4 E6F5 E6F6 1 1 2 E740 E780 E7C0 E800 F000 F400 F600 F800 FC00 FE00 (续) 说明 b7 b6 b5 b4 b3 b2 b1 b0 默认值 访问 端点 4 GPIF 标志 0 选择 端点 4 GPIF 在 GPIF 标志 0 上停止操作 端点 4 GPIF 触发器 x 0 0 0 0 0 FS1 FS0 00000000 RW 0 0 0 0 0 0 FIFO4FLAG 00000000 RW x x x x x x x xxxxxxxx W 端点 6 GPIF 标志 0 选择 端点 6 GPIF 在传输标志上 0 停止操作 端点 6 GPIF 触发器 x 0 0 0 0 0 FS1 FS0 00000000 RW 0 0 0 0 0 0 FIFO6FLAG 00000000 RW x x x x x x x xxxxxxxx W 端点 8 GPIF 标志 0 选择 端点 8 GPIF 在传输标志上 0 停止操作 端点 8 GPIF 触发器 x 0 0 0 0 0 FS1 FS0 00000000 RW 0 0 0 0 0 0 FIFO8FLAG 00000000 RW x x x x x x x xxxxxxxx W GPIF 数据 H D15 （仅限 16 位模式） 读取 / 写入 GPIF 数据 L 和 D7 操作触发 读取 / 写入 GPIF 数据 L 和 D7 触发操作 内部 RDY、同步 / 异步、 INTRDY RDY 引脚状态 D14 D13 D12 D11 D10 D9 D8 xxxxxxxx RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx R SAS TCXRDY5 0 0 0 0 0 00000000 bbbrrrrr 0 x RDY5 x RDY4 x RDY3 x RDY2 x RDY1 x RDY0 x 00xxxxxx R xxxxxxxx W D6 D6 D6 D5 D5 D5 D4 D4 D4 D3 D3 D3 D2 D2 D2 D1 D1 D1 D0 D0 D0 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW xxxxxxxx RW xxxxxxxx RW RW xxxxxxxx RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW GPIFREADYSTAT GPIF 就绪状态 0 GPIFABORT 中止 GPIF 波形 x 保留 ENDPOINT BUFFERS （端点缓冲区） 64 EP0BUF EP0-IN/-OUT 缓冲区 D7 64 EP10UTBUF EP1-OUT 缓冲区 D7 64 EP1INBUF EP1-IN 缓冲区 D7 2048 保留 1024 EP2FIFOBUF 512/1024 字节 EP 2/ 从器 D7 件 FIFO 缓冲区 （输入或 输出） 512 EP4FIFOBUF 512 字节 EP 4/ 从器件 D7 FIFO 缓冲区 （输入或输 出） 512 保留 1024 EP6FIFOBUF 512/1024 字节 EP 6/ 从器 D7 件 FIFO 缓冲区 （输入或 输出） 512 EP8FIFOBUF 512 字节 EP 8/ 从器件 D7 FIFO 缓冲区 （输入或输 出） 512 保留 Document #: 001-78668 Rev. ** page 34 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 寄存器摘要 Hex xxxx 大小 名称 I²C 配置字节 80 81 82 83 84 85 86 87 88 1 1 1 1 1 1 1 1 1 89 1 8A 8B 8C 8D 8E 8F 90 91 92 1 1 1 1 1 1 1 1 1 93 98 5 1 99 9A 9B 9C 9D 9E 9F A0 A1 A2 A3 A8 1 1 1 1 1 1 1 1 1 1 5 1 A9 AA AB 1 1 1 AC 1 AD AF B0 B1 2 1 1 1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB 1 1 1 1 1 1 1 1 1 1 BC BD 1 1 (续) 说明 b7 0 b6 DISCON 特殊功能寄存器 (SFRs) IOA[13] 端口 A （位寻址） D7 D6 SP 堆栈指针 D7 D6 DPL0 数据指针 0 L A7 A6 DPH0 数据指针 0 H A15 A14 DPL1[13] 数据指针 1 L A7 A6 DPH1[13] 数据指针 1 H A15 A14 [13] DPS 数据指针 0/1 选择 0 0 PCON 电源控制 SMOD0 x TCON 定时器 / 计数器控制 TF1 TR1 （位寻址） TMOD 定时器 / 计数器模式 GATE CT 控制 TL0 定时器 0 重载 L D7 D6 TL1 定时器 1 重载 L D7 D6 TH0 定时器 0 重载 H D15 D14 TH1 定时器 1 重载 H D15 D14 CKCON[13] 时钟控制 x x 保留 IOB[13] 端口 B （位寻址） D7 D6 EXIF[13] 外部中断标志 IE5 IE4 [13] MPAGE 使用 @R0 / @R1 MOVX 上位 A15 A14 地址字节 保留 SCON0 串行端口 0 控制 SM0_0 SM1_0 （位寻址） SBUF0 串行端口 0 数据缓冲区 D7 D6 AUTOPTRH1[13] 自动指针 1 地址 H A15 A14 AUTOPTRL1[13] 自动指针 1 地址 L A7 A6 保留 AUTOPTRH2[13] 自动指针 2 地址 H A15 A14 AUTOPTRL2[13] 自动指针 2 地址 L A7 A6 保留 IOC[13] 端口 C （位寻址） D7 D6 INT2CLR[13] 中断 2 清除 x x [13] INT4CLR 中断 4 清除 x x 保留 IE 中断使能 EA ES1 （位寻址） 保留 EP2468STAT[13] 端点 2、4、6、8 状态标志 EP8F EP8E EP24FIFOFLGS 端点 2、4/ 从器件 FIFO 状 0 EP4PF [13] 态标志 EP68FIFOFLGS 端点 6、8/ 从器件 FIFO 状 0 EP8PF [13] 态标志 保留 AUTOPTRSETUP[13] 自动指针 1 和 2 设置 0 0 IOD[13] 端口 D （位寻址） D7 D6 IOE[13] 端口 E D7 D6 （无位寻址） [13] OEA 端口 A 输出使能 D7 D6 OEB[13] 端口 B 输出使能 D7 D6 OEC[13] 端口 C 输出使能 D7 D6 OED[13] 端口 D 输出使能 D7 D6 OEE[13] 端口 E 输出使能 D7 D6 保留 IP 中断优先级 （位寻址） 1 PS1 保留 EP01STAT[13] 端点 0 和 1 的状态 0 0 GPIFTRIG[13, 11] 端点 2、4、6、8 GPIF 从 DONE （完成） 0 器件 FIFO 触发器 保留 GPIFSGLDATH[13] GPIF 数据 H （仅限 16 位 D15 D14 模式） 0 b5 0 b4 0 b3 0 b2 0 b1 b0 400KHZ 默认值 访问 xxxxxxxx n/a （不 [14] 适用） D5 D5 A5 A13 A5 A13 0 1 TF0 D4 D4 A4 A12 A4 A12 0 1 TR0 D3 D3 A3 A11 A3 A11 0 x IE1 D2 D2 A2 A10 A2 A10 0 x IT1 D1 D1 A1 A9 A1 A9 0 x IE0 D0 D0 A0 A8 A0 A8 SEL IDLE IT0 xxxxxxxx 00000111 00000000 00000000 00000000 00000000 00000000 00110000 00000000 M1 M0 GATE CT M1 M0 00000000 RW D5 D5 D13 D13 T2M D4 D4 D12 D12 T1M D3 D3 D11 D11 T0M D2 D2 D10 D10 MD2 D1 D1 D9 D9 MD1 D0 D0 D8 D8 MD0 00000000 00000000 00000000 00000000 00000001 D5 I²CINT A13 D4 USBNT A12 D3 1 A11 D2 0 A10 D1 0 A9 D0 0 A8 xxxxxxxx RW 00001000 RW 00000000 RW SM2_0 REN_0 TB8_0 RB8_0 TI_0 RI_0 00000000 RW D5 A13 A5 D4 A12 A4 D3 A11 A3 D2 A10 A2 D1 A9 A1 D0 A8 A0 00000000 RW 00000000 RW 00000000 RW A13 A5 A12 A4 A11 A3 A10 A2 A9 A1 A8 A0 00000000 RW 00000000 RW D5 x x D4 x x D3 x x D2 x x D1 x x D0 x x xxxxxxxx RW xxxxxxxx W xxxxxxxx W ET2 ES0 ET1 EX1 ET0 EX0 00000000 RW EP6F EP4EF EP6E EP4FF EP4F 0 EP4E EP2PF EP2F EP2EF EP2E EP2FF 01011010 R 00100010 R EP8EF EP8FF 0 EP6PF EP6EF EP6FF 01100110 R 0 D5 D5 0 D4 D4 0 D3 D3 APTR2INC D2 D2 APTR1INC D1 D1 APTREN D0 D0 00000110 RW xxxxxxxx RW xxxxxxxx RW D5 D5 D5 D5 D5 D4 D4 D4 D4 D4 D3 D3 D3 D3 D3 D2 D2 D2 D2 D2 D1 D1 D1 D1 D1 D0 D0 D0 D0 D0 00000000 00000000 00000000 00000000 00000000 PT2 PS0 PT1 PX1 PT0 PX0 10000000 RW 0 0 0 0 0 0 EP1INBSY RW EP1OUTBSY EP1 EP0BSY EP0 00000000 R 10000xxx brrrrbbb D13 D12 D11 D10 D9 D8 xxxxxxxx RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW 注 13.SFR 不是标准的 8051 架构部件。 14.如果未通过 SIE 检测 EEPROM，那么默认值为 00000000。 Document #: 001-78668 Rev. ** page 35 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 寄存器摘要 Hex 大小 名称 BE 1 GPIFSGLDATLX[13] BF 1 GPIFSGLDATLNOX[13] C0 1 SCON1[13] C1 C2 C8 1 6 1 SBUF1[13] C9 CA 1 1 保留 RCAP2L CB 1 RCAP2H CC CD CE D0 D1 D8 D9 E0 E1 E8 E9 F0 F1 F8 F9 1 1 2 1 7 1 7 1 7 1 7 1 7 1 7 TL2 TH2 保留 PSW 保留 EICON[13] 保留 ACC 保留 EIE[13] 保留 B 保留 EIP[13] 保留 保留 T2CON (续) 说明 b7 GPIF 数据 L （带有触发 D7 器） GPIF 数据 L （不带有触发 D7 器） 串行端口 1 控制 （位寻 SM0_1 址） 串行端口 1 数据缓冲区 D7 D6 D5 D4 D3 D2 D1 D0 默认值 访问 xxxxxxxx RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx R SM1_1 SM2_1 REN_1 TB8_1 RB8_1 TI_1 RI_1 00000000 RW D6 D5 D4 D3 D2 D1 D0 00000000 RW EXF2 RCLK TCLK EXEN2 TR2 CT2 CPRL2 00000000 RW 捕捉定时器 2，自动重新加 D7 载，计数器增加 捕捉定时器 2，自动重新加 D7 载，计数器增加 定时器 2 重载 L D7 定时器 2 重载 H D15 D6 D5 D4 D3 D2 D1 D0 00000000 RW D6 D5 D4 D3 D2 D1 D0 00000000 RW D6 D14 D5 D13 D4 D12 D3 D11 D2 D10 D1 D9 D0 D8 00000000 RW 00000000 RW 程序状态字 （位寻址） CY AC F0 RS1 RS0 OV F1 P 00000000 RW 外部中断控制 SMOD1 1 ERESI RESI INT6 0 0 0 01000000 RW 累加器 （位寻址） D7 D6 D5 D4 D3 D2 D1 D0 00000000 RW 外部中断使能 1 1 1 EX6 EX5 EX4 EI²C EUSB 11100000 RW B （位寻址） D7 D6 D5 D4 D3 D2 D1 D0 00000000 RW 外部中断优先级控制 1 1 1 PX6 PX5 PX4 PI²C PUSB 11100000 RW 定时器 / 计数器 2 控制 （位寻址） TF2 b6 b5 b4 b3 b2 b1 b0 R = 所有只读位 W = 所有只写位 r = 只读位 w = 只写位 b = 读 / 写位 Document #: 001-78668 Rev. ** page 36 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 5. 绝对最大额定值 6. 超过最大额定值可能会缩短器件的使用寿命。 用户指导未经过 测试。 TA （偏压环境温度） （商业级） ........................... 0 °C 到 +70 °C 存储温度 .......................... –65 °C 到 +150 °C TA （偏压环境温度） （工业级） ....................... –40 °C 到 +105 °C 供电 （商业级） 环境温度 ............................ 0 °C 到 +70 °C 供电 （工业级） 环境温度 ......................... –40 °C 到 + 105 °C 接地潜能的供电电压.................... 0.5 V 到 +4.0 V 运行条件 供电电压 ......................... +3.00 V 到 +3.60 V 接电电压 ........................................ 0 V FOSC （震荡器或晶振频率） ......... 24 MHz ± 100 ppm， 并行谐振 任何输入引脚的直流输入电压 [15] ................ 5.25 V 在高 Z 状态下用来输出的直流电压 0.5 V 到 VCC + 0.5 V 功率耗散 ...................................... 300 mW 静态放电电压... ...............................>2000 V 最大输出电流，每个 I/O 端口 .................... 10 mA 最大输出电流，所有 5 个 I/O 端口 （128 引脚和 100 引脚的封装）.................... 50 mA 7. 热特性 下表显示了各种封装的热特性： 表 12. 热特性 θJc 壳温 热电阻 (°C/W) 环境 温度 (°C) 工具包 θJa 结温热电阻 (°C/W) 56 SSOP 70 24.4 47.7 100 TQFP 70 11.9 45.9 128 TQFP 70 15.5 43.2 56 QFN 70 10.6 25.2 56 VFBGA 70 30.9 58.6 使用下列公式，可以计算结温 θj：θj = P*θJa + θa 其中： P = 功耗 θJa = 结温 (θJc + θCa) θa = 环境温度 (70 °C) 使用下列公式，可以计壳温 θc ：θc = P*θCa + θa 其中： P = 功耗 θCa = 壳温 θa = 环境温度 (70 °C) 注 15.芯片断电时，不为 I/O 供电。 Document #: 001-78668 Rev. ** page 37 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 8. 直流电特性 表 13. 直流特性 参数 VCC 说明 条件 最小值 典型值 最大值 单位 供电电压 – 3.00 3.3 3.60 V VCC 上升 0 - 3.3 V – 200 – – ?s VIH 输入高电平电压 – 2 – 5.25 V VIL 输入低电平电压 – –0.5 – 0.8 V VIH_X 晶振输入高电压 – 2 – 5.25 V VIL_X 晶振输入低电压 – –0.5 – 0.8 V II 输入漏电流 0< VIN < VCC – – ±10 ?A VOH 输出电压高电平 IOUT = 4 mA 2.4 – – V VOL 输出低电平电压 IOUT = –4 mA – – 0.4 V IOH 输出电流偏高 – – – 4 mA IOL 输出电流偏低 – – – 4 mA CIN 输入引脚电容 D+/D– 除外 – – 10 pF D+/D– – – 15 pF ?A ISUSP ICC TRESET 暂停电流 已连接 – 300 380[16] CY7C68014/CY7C68016 已断开 – 100 150[16] ?A μA 暂停电流 已连接 – 0.5 1.2[16] CY7C68013/CY7C68015 已断开 – 0.3 1.0[16] μA 供电电流 8051 运行，连接至 USB HS – 50 85 mA 8051 运行，连接至 USB FS – 35 65 mA VCC min = 3.0 V 5.0 – – mS 200 – – μS 有效功耗后的复位时间 引脚加电后复位 8.1 USB 收发器 USB 2.0 支持全速或高速模式。 注 16.在 25 °C 及 VCC 电压最大时测得。 Document #: 001-78668 Rev. ** page 38 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9. 交流电气特性 9.1 USB 收发器 USB 2.0 支持全速或高速模式。 9.2 程序存储器读取 图 9-1. 程序存储器读取时序图 tCL CLKOUT[17] tAV tAV A[15..0] tSTBH tSTBL PSEN# [18] tACC1 D[7..0] tDH 数据输入 tSOEL OE# tSCSL CS# 表 14. 程序存储器读取参数 参数 tCL 说明 1/CLKOUT 频率 最小值 典型值 最大值 单位 注 – 20.83 – ns 48 MHz – 41.66 – ns 24 MHz – 83.2 – ns 12 MHz tAV 从时钟到有效地址的延迟 0 – 10.7 ns – tSTBL 从时钟到 PSEN 低电平 0 – 8 ns – tSTBH 从时钟到 PSEN 高电平 0 – 8 ns – tSOEL 从时钟到 OE 低电平 – – 11.1 ns – tSCSL 从时钟到 CS 低电平 – – 13 ns – tDSU 从数据设置到时钟 9.6 – – ns – tDH 数据保持时间 0 – – ns – 注 17.CLKOUT 显示为正极性。 18.根据以下这些参数计算 tACC1: tACC1(24 MHz) = 3*tCL – tAV – tDSU = 106 ns. tACC1(48 MHz) = 3*tCL – tAV – tDSU = 43 ns. Document #: 001-78668 Rev. ** page 39 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.3 数据存储器读取 图 9-2. tCL 数据存储器读取时序图 延长 = 0 CLKOUT[17] tAV tAV A[15..0] tSTBH tSTBL RD# tSCSL CS# tSOEL OE# [19] tDSU tDH tACC1 D[7..0] 数据输入 延长 = 1 tCL CLKOUT[17] tAV A[15..0] RD# CS# 表 15. tDH 数据输入 数据存储器读取参数 参数 tCL tDSU tACC1[19] D[7..0] 说明 1/CLKOUT 频率 最小值 典型值 最大值 单位 注 – 20.83 – ns 48 MHz – 41.66 – ns 24 MHz – 83.2 – ns 12 MHz tAV 从时钟到有效地址的延迟 – – 10.7 ns – tSTBL 从时钟到 RD 低电平 – – 11 ns – tSTBH 从时钟 RD HIGH – – 11 ns – tSCSL 从时钟到 CS 低电平 – – 13 ns – tSOEL 从时钟到 OE 低电平 – – 11.1 ns – tDSU 从数据设置到时钟 9.6 – – ns – tDH 数据保留时间 0 – – ns – 使用 AUTPOPTR1 或 AUTOPTR2 来寻址外部存储器时，AUTOPTR1 地址仅在 RD# 或 WR# 为活动时才有效。 AUTOPTR2 地址在整个 周期内均有效，并满足基于延长值的地址有效时间 注 19.根据以下这些参数计算 tACC2(24 MHz) = 3*tCL tACC2(48 MHz) = 3*tCL tACC3(24 MHz) = 5*tCL tACC3(48 MHz) = 5*tCL tACC2 和 tACC3: – tAV –tDSU = 106 – tAV – tDSU = 43 – tAV –tDSU = 190 – tAV – tDSU = 86 Document #: 001-78668 Rev. ** ns. ns. ns. ns. page 40 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.4 数据存储器写入 图 9-3. 数据存储器写入时序图 tCL CLKOUT tAV tSTBL tSTBH tAV A[15..0] WR# tSCSL CS# tON1 tOFF1 数据输出 D[7..0] 延长 = 1 tCL CLKOUT tAV A[15..0] WR# CS# tON1 tOFF1 数据输出 D[7..0] 表 16. 数据存储器写入参数 参数 说明 最小值 最大值 单位 注 tAV 从时钟到有效地址的延迟 0 10.7 ns – tSTBL 从时钟到 WR 脉冲低电平 0 11.2 ns – tSTBH 从时钟到 WR 脉冲高电平 0 11.2 ns – tSCSL 从时钟到 CS 脉冲低电平 – 13.0 ns – tON1 从时钟到数据启用 0 13.1 ns – tOFF1 从时钟到数据保持时间 0 13.1 ns – 使用 AUTPOPTR1 或 AUTOPTR2 来寻址外部存储器时，AUTOPTR1 地址仅在 RD# 或 WR# 为活动时才有效。 AUTOPTR2 地址在整个周期 内均有效，并满足基于延长值的地址有效时间。 Document #: 001-78668 Rev. ** page 41 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.5 PORTC 探针特性时序 在 100 引脚版本和 128 引脚封装中提供 RD# 和 WR#。 在 100 引脚和 128 引脚版本中，当 8051 读取 / 写入 PORTC 时，可以 设置 8051 控制位来触发 RD# 和 WR# 引脚。 此功能通过在 CPUCS 寄存器中设置 PORTCSTB 来得以实现。 RD# 信号负责提示外部逻辑准备下一个数据字节。 激活 RD# 信 号本身时，内部并无任何采样，它仅仅是一个用来获取下一个字 节准备数据的预提取式信号。 因此，使用该信号时要考虑是否 满足延续到下一次读取的设置时间。 RD# 和 WR# 探针在访问 PORTC 时的两个 CLKOUT 周期内激活。 此 RD# 脉冲的目的是通知外设 8051 在激活 RD# 前的 3 个 CLKOUT 周期内是否完成读取 PORTC 及数据是否被锁存到 PORTC。 脉动 RD# 后，外部逻辑可以更新 PORTC 上的数据。 在 PORTC 更新之后的两个时钟周期内激活 WR# 探针，因此，该 探针在这两个时钟周期内保持有效，如 图 9-4 所示。 就读取来说，在激活 RD# 之前的 3 个时钟周期内，PORTC 的值 是 8051 读取输入的值。 当 8051 已完成读取 PORTC 函数时， 从这一点开始算起，在 3 个时钟周期后的 2 个时钟周期内触发 RD#。 图 9-4. 下面是访问 PORTC 时读取和写入 探针函数的时序图。 有关 RD# 和 WR# 信号传输延迟的详细信息，请参考 节 9.3 和 节 9.4。 通过 8051 访问 PORTC 时的 WR# 探针函数 tCLKOUT CLKOUT PORTC IS UPDATED?PORTC 已更新） tSTBL tSTBH WR# 图 9-5. 通过 8051 访问 PORTC 时的 RD# 探针函数 tCLKOUT CLKOUT 8051 READS PORTC DATA MUST BE HELD FOR 3 CLK CYLCES（数据必须保持 3 个时钟周期） DATA CAN BE UPDATED BY EXTERNAL LOGIC（数据可以通过外部逻辑进行更新） tSTBL tSTBH RD# Document #: 001-78668 Rev. ** page 42 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.6 GPIF 同步信号 GPIF 同步信号时序图 [20] 图 9-6. tIFCLK IFCLK tSGA GPIFADR[8:0] RDYX tSRY tRYH DATA(input) valid tSGD tDAH CTLX tXCTL DATA(output) N N+1 tXGD 表 17. GPIF 同步信号参数 （包含内部源 IFCLK） [20?21] 参数 IFCLK 周期 从 RDYX 到时钟设置时间 从时钟到 RDYX 从 GPIF 数据到时钟设置时间 GPIF 数据保持时间 从时钟到 GPIF 地址的传输延迟 从时钟到 GPIF 数据输出传输延迟 从时钟到 CTLX 输出传输延迟 IFCLK 上升时间 IFCLK 下降时间 IFCLK 输出占空比 IFCLK 抖动 （峰值到峰值） tIFCLK tSRY tRYH tSGD tDAH tSGA tXGD tXCTL tIFCLKR tIFCLKF tIFCLKOD tIFCLKJ 表 18. 最小值 20.83 8.9 0 9.2 0 – – – – – – – 最大值 – – – – – 7.5 11 6.7 – – – – 典型值 最小值 最大值 – – – – – – – – – – – – – – – – – 900 – 900 49 51 – 300 单位 ns ns ns ns ns ns ns ns ps ps % ps GPIF 同步信号参数 （包含内部源 IFCLK） [21] 参数 tIFCLK tSRY tRYH tSGD tDAH tSGA tXGD tXCTL 说明 说明 IFCLK 周期 [22] 从 RDYX 到时钟设置时间 从时钟到 RDYX 从 GPIF 数据到时钟设置时间 GPIF 数据保持时间 从时钟到 GPIF 地址的传输延迟 从时钟到 GPIF 数据输出传输延迟 从时钟到 CTLX 输出传输延迟 最小值 20.83 2.9 3.7 3.2 4.5 – – – 最大值 200 – – – – 11.5 15 10.7 单位 ns ns ns ns ns ns ns ns 注 20.短划线表示带有可编程极性的信号。 21.使用内部 48 MHz IFCLK 时，GPIF 异步 RDYx 最低设置时间为 50 ns。 22.IFCLK 必须不超过 48 MHz。 Document #: 001-78668 Rev. ** page 43 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.1 从器件 FIFO 同步读取 图 9-7. 从器件 FIFO 同步读取时序图 [20] tIFCLK IFCLK tSRD tRDH SLRD tXFLG FLAGS DATA N+1 N tOEon tXFD tOEoff SLOE 表 19. 从器件 FIFO 同步读取参数 （包含内部源 IFCLK） [21] 参数 说明 最小值 最大值 典型值 最小值 单位 最大值 tIFCLK IFCLK 周期 20.83 – – – ns tSRD 从 SLRD 到时钟设置时间 18.7 – – – ns tRDH 从时钟到 SLRD 保持时间 0 – – – ns tOEon 从 SLOE 启用到 FIFO 数据生效 – 10.5 – – ns tOEoff 从 SLOE 关闭到 FIFO 数据保持 – 10.5 – – ns tXFLG 从时钟到 FLAGS 输出传输延迟 – 9.5 – – ns tXFD 从时钟到 FIFO 数据输出传输延迟 – 11 – – ns tIFCLKR IFCLK 上升时间 – – – 900 ps tIFCLKF IFCLK 下降时间 – – – 900 ps tIFCLKOD IFCLK 输出占空比 – – 49 51 % tIFCLKJ IFCLK 抖动 （峰值到峰值） – – – 300 ps Document #: 001-78668 Rev. ** page 44 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 20. 从器件 FIFO 同步读取参数 （包含内部源 IFCLK） [21] 参数 说明 最小值 最大值 单位 tIFCLK IFCLK 周期 20.83 200 ns tSRD 从 SLRD 到时钟设置时间 12.7 – ns tRDH 从时钟到 SLRD 保持时间 3.7 – ns tOEon 从 SLOE 启用到 FIFO 数据生效 – 10.5 ns tOEoff 从 SLOE 关闭到 FIFO 数据保持 – 10.5 ns tXFLG 从时钟到 FLAGS 输出传输延迟 – 13.5 ns tXFD 从时钟到 FIFO 数据输出传输延迟 – 15 ns 9.8 从器件 FIFO 异步读取 图 9-8. 从器件 FIFO 异步读取时序图 [20] tRDpwh SLRD tRDpwl FLAGS tXFD tXFLG DATA N tOEon N+1 tOEoff SLOE 表 21. 从器件 FIFO 异步读取参数 [23] 参数 说明 最小值 50 最大值 – 单位 tRDpwl SLRD 脉冲宽度偏低 ns tRDpwh SLRD 脉冲宽度偏高 50 – ns tXFLG 从 SLRD 到 FLAGS 输出传输延迟 – 70 ns tXFD 从 SLRD 到 FIFO 数据输出传输延迟 – 15 ns tOEon 从 SLOE 启用到 FIFO 数据生效 – 10.5 ns tOEoff 从 SLOE 关闭到 FIFO 数据保持 – 10.5 ns 注 23.从器件 FIFO 异步参数值在 48 MHz 时使用内部 IFCLK 设置。 Document #: 001-78668 Rev. ** page 45 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.9 从器件 FIFO 同步写入 图 9-9. 从器件 FIFO 同步写入时序图 [20] tIFCLK IFCLK SLWR DATA tSWR tWRH N Z tSFD Z tFDH FLAGS tXFLG 表 22. 从器件 FIFO 同步写入参数 （包含内部源 IFCLK） [21] 参数 说明 最小值 最大值 单位 tIFCLK IFCLK 周期 20.83 – ns tSWR 从 SLWR 到时钟设置时间 10.4 – ns tWRH 从时钟到 SLWR 保持时间 0 – ns tSFD 从 FIFO 数据到时钟设置时间 9.2 – ns tFDH 从时钟到 FIFO 数据保持时间 0 – ns tXFLG 从时钟到 FLAGS 输出传输时间 – 9.5 ns 表 23. 从器件 FIFO 同步写入参数 （包含内部源 IFCLK） [21] 参数 说明 最小值 最大值 单位 tIFCLK IFCLK 周期 20.83 200 ns tSWR 从 SLWR 到时钟设置时间 12.1 – ns tWRH 从时钟到 SLWR 保持时间 3.6 – ns tSFD 从 FIFO 数据到时钟设置时间 3.2 – ns tFDH 从时钟到 FIFO 数据保持时间 4.5 – ns tXFLG 从时钟到 FLAGS 输出传输时间 – 13.5 ns Document #: 001-78668 Rev. ** page 46 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.10 从器件 FIFO 异步写入 图 9-10. 从器件 FIFO 异步写入时序图 [20] tWRpwh SLWR SLWR/SLCS# tWRpwl tSFD tFDH DATA tXFD FLAGS 表 24. 从器件 FIFO 异步写入参数 （包含内部源 IFCLK） [23] 参数 说明 最小值 最大值 单位 tWRpwl SLWR 脉冲偏低 50 – ns tWRpwh SLWR 脉冲偏高 70 – ns tSFD 从 SLWR 到 FIFO DATA 数据设置时间 10 – ns tFDH 从 FIFO 数据到 SLWR 的保持时间 10 – ns tXFD 从 SLWR 到 FLAGS 输出的传输时间延迟 – 70 ns 9.11 从器件 FIFO 同步数据包结束探针 图 9-11. 从器件 FIFO 同步数据包结束探针时序图 [20] IFCLK tPEH PKTEND tSPE FLAGS tXFLG 表 25. 从器件 FIFO 同步数据包结束探针参数与 IFCLK 内部源 [21] 参数 说明 最小值 最大值 单位 tIFCLK IFCLK 周期 20.83 – ns tSPE PKTEND 至时钟设置时间 14.6 – ns tPEH 从时钟到 PKTEND 的保持时间 0 – ns tXFLG 从时钟到 FLAGS 输出传输延迟 – 9.5 ns 表 26. 从器件 FIFO 同步数据包结束探针参数与 IFCLK 外部源 [21] 参数 说明 最小值 最大值 单位 tIFCLK IFCLK 周期 20.83 200 ns tSPE PKTEND 至时钟设置时间 8.6 – ns tPEH 从时钟到 PKTEND 的保持时间 2.5 – ns tXFLG 从时钟到 FLAGS 输出传输延迟 – 13.5 ns Document #: 001-78668 Rev. ** page 47 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 从激活 PKTEND 引脚到激活 SLWR 的时间不满足任何特定时序要 求。 可以激活 PKTEND，包含时钟脉冲打入 FIFO 或 FIFO 之后 的最终数据值。 设置时间 tSPE 和保持时间 tPEH 必须满足条件。 后发生，即最后字节或文字的时钟脉冲打入上一个自动 提交的 数据包中。图 9-12 X 是 AUTOINLEN 寄存器在 IN 端点配置为自 动模式时所设置的值。 虽然激活 PKTEND 没有特定的时序要求，但是，在使用 PKTEND 来提交一个字节或文字数据包时，需要注意特定边界的条件。 当配置 FIFO 以实现在自动模式下运行时，需要满足额外的时序 要求，即背对背发送两个数据包：完整数据包 （FIFO 满足 AUTOINLEN 寄存器中设置的级别时全部定义为多字节数据包）自 动提交，然后再使用 PKTEND 引脚手动提交一个字节或文字的简 短数据包。 在这种情况下，用户必须确保在最小时钟周期内激 活一个 PKTEND，并且，该周期须接在触发以下事件的上升沿之 图 9-12 显示两个数据包的提交情况。 当 FIFO 中的大量字节达 到 X （在 AUTOINLEN 寄存器中设置的值）时，自动提交首个数 据包，使用 PKTEND 手动提交第二个包含一个字节 / 文字的简短 数据包。 注：在激活 PKTEND 与时钟打入上一个数据包的最终字节 （导致 自动提交该数据包）之间至少有一个 IFCLK 时钟时序。 未遵守 该时序会导致 FX2 发送一个字节或一个文字的简短数据包失败。 从器件 FIFO 同步写入序列和时序图 [20] 图 9-12. tIFCLK IFCLK tSFA tFAH FIFOADR >= tWRH >= tSWR SLWR tFDH tSFD X-4 DATA tSFD tFDH tFDH tSFD X-3 X-2 tFDH tSFD tSFD X-1 tFDH tSFD tFDH 1 X At least one IFCLK cycle tSPE tPEH PKTEND 9.12 从器件 FIFO 异步数据包结束探针 图 9-13. 从器件 FIFO 异步数据包结束探针时序图 [20] tPEpwh PKTEND tPEpwl FLAGS tXFLG 表 27. 从器件 FIFO 异步数据包结束探针参数 [23] 参数 说明 最小值 最大值 单位 tPEpwl PKTEND 脉冲宽度偏低 tPWpwh PKTEND 脉冲宽度偏高 50 – ns tXFLG 从 PKTEND 到 FLAGS 输出传输时间延迟 – 115 ns Document #: 001-78668 Rev. ** 50 – ns page 48 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.13 从器件 FIFO 输出使能 图 9-14. 从器件 FIFO 输出使能时序图 [20] SLOE 表 28. tOEoff tOEon DATA 从器件 FIFO 输出使能参数 参数 说明 最小值 最大值 单位 tOEon 激活 SLOE 至 FIFO DATA 数据输出 10.5 ns tOEoff 取消激活 SLOE 至 FIFO DATA 数据保持 10.5 ns 9.14 从器件 FIFO 标志 / 数据寻址 从器件 FIFO 标志 / 数据时序图寻址 [20] 图 9-15. FIFOADR [1.0] tXFLG FLAGS tXFD DATA 表 29. N N+1 从器件 FIFO 标志 / 数据参数寻址 参数 说明 最小值 最大值 单位 tXFLG 从 FIFOADR[1:0] 至 FLAGS 输出传输时间延迟 – 10.7 ns tXFD 从 FIFOADR[1:0] 至 FIFODATA 输出的传输时间延迟 – 14.3 ns 9.15 从器件 FIFO 同步地址 图 9-16. 从器件 FIFO 同步地址时序图 [20] IFCLK SLCS/FIFOADR [1:0] tSFA 表 30. tFAH 从器件 FIFO 同步地址参数 [21] 参数 说明 最小值 最大值 单位 tIFCLK 接口时钟周期 20.83 200 ns tSFA 从 FIFOADR[1:0] 到时钟设置时间 25 – ns tFAH 从时钟到 FIFOADR[1:0] 的保持时间 10 – ns Document #: 001-78668 Rev. ** page 49 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.16 从器件 FIFO 异步地址 从器件 FIFO 异步地址时序图 [20] 图 9-17. SLCS/FIFOADR [1:0] tFAH tSFA SLRD/SLWR/PKTEND 从器件 FIFO 异步地址参数 [23] 表 31. 参数 说明 最小值 最大值 单位 tSFA 从 FIFOADR[1:0] 到 SLRD/SLWR/PKTEND 设置时间 10 – ns tFAH 从 RD/WR/PKTEND 到 FIFOADR[1:0] 的保持时间 10 – ns 9.17 序列图 9.17.1 单独的和突发的同步读取示例 图 9-18. 从器件 FIFO 同步读取序列和时序图 [20] tIFCLK IFCLK tSFA tSFA tFAH tFAH FIFOADR t=0 tSRD T=0 tRDH >= tSRD >= tRDH SLRD t=3 t=2 T=3 T=2 SLCS tXFLG FLAGS tXFD tXFD Data Driven: N DATA N+1 N+2 N+1 N+3 tOEon tOEoff tOEon tXFD tXFD N+4 tOEoff SLOE t=4 T=4 T=1 t=1 图 9-19. IFCLK FIFO POINTER N IFCLK IFCLK N N+1 FIFO DATA BUS 未驱动 Document #: 001-78668 Rev. ** 已驱动： N N+1 IFCLK IFCLK N+1 SLOE SLRD SLRD SLOE 从器件 FIFO 同步事件时序图 N+1 IFCLK N+3 IFCLK N+4 SLRD SLOE 未驱动 IFCLK N+2 N+1 IFCLK N+4 SLRD N+2 N+3 N+4 IFCLK N+4 SLOE N+4 未驱动 page 50 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 第 50 页的图9-18 显示使用 IFCLK 作为同步化时钟来执行 FIFO 同步读取过程中从器件 FIFO 信号之间的时序关系。 该框图阐明 了突发读取之前的单个读取。 ■ At t = 0 时，FIFO 地址是稳定的，信号 SLCS 已激活（SLCS 可以连接到某些低电平应用中）。 注：tSFA 最低为 25 ns。 这 意味着 IFCLK 以 48 MHz 运行，FIFO 地址设置时间超出一个 IFCLK 周期。 ■ At t = 1 时，SLOE 激活。 SLOE 仅是输入使能，其唯一功能 是驱动数据总线。 总线上驱动的数据是内部 FIFO 指针当前指 向的数据。 在此示例中，该数据是 FIFO 中的首个数据值。 注：激活 SLOE 时，在总线上驱动和预提取数据。 ■ At t = 2 时，SLRD 激活。 SLRD 必须满足 tSRD 设置时间（从 激活 SLRD 信号到 IFCLK 上升沿之间的时间）的要求，并维持 tRDH 最低保持时间 （从 IFCLK 沿到取消激活 SLRD 信号之间 的时间）。 如果使用 SLCS 信号，则必须在激活 SLRD 前予以 激活该信号 （要同时激活 SLCS 和 SLRD 信号以启动有效读取 条件）。 ■ FIFO 指针在 IFCLK 上升沿时得以更新，同时 SLRD 被激活。 这会启动从新寻址位置到数据总线之间的数据传输。 tXFD 传输 延迟 （从 IFCLK 的上升沿测得）后即可显示新数据值。 N 是 自 FIFO 读取的首个数据值。 要在 FIFO 数据总线上保留数 据，还必须同时激活 SLOE。 显示突发读取事件的相同序列，用 T = 0 - 5 来标记该序列。 注 ：对于突发模式而言，SLRD 和 SLOE 会留待读取的完整期间 内激活。 在突发模式下，激活 SLOE 时，由 FIFO 指针索引的数 据位于数据总线上。 在第一个读循环中，更新时钟上升沿上的 FIFO 指针，并增加 FIFO 指针，使其指向地址 N+1。 对于每个 IFCLK 序列上升沿而言，当 SLRD 被激活时，FIFO 指针会递增， 而下一个数据值会置于数据总线上。 9.17.2 单个和突发的同步写入 图 9-20. 从器件 FIFO 同步写入序列和时序图 [20] tIFCLK IFCLK tSFA tSFA tFAH tFAH FIFOADR t=0 tSWR tWRH >= tWRH >= tSWR T=0 SLWR t=2 T=2 t=3 T=5 SLCS tXFLG tXFLG FLAGS tFDH tSFD tSFD N+1 N DATA t=1 tFDH T=1 tSFD tSFD tFDH N+3 N+2 T=3 tFDH T=4 tSPE tPEH PKTEND Document #: 001-78668 Rev. ** page 51 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 9-20 显示使用 IFCLK 作为同步化时钟来执行同步写入过程 中从器件 FIFO 信号之间的时序关系。 该图阐明了后接 3 个字 节的突发写入的单个写入，并使用 PKTEND 引脚将这 4 个字节作 为一个简短数据包来提交。 ■ At t = 0 时，FIFO 地址是稳定的，并且，SLCS 已激活。 （SLCS 可能连接至某些低电平的应用中）注：tSFA 最低为 25 ns。 这意味着 IFCLK 以 48 MHz 运行，FIFO 地址设置时间超 出一个 IFCLK 周期。 ■ At t = 1，外部主控 / 外设必须在 IFCLK 升高沿之前，将数据 值输出到数据总线上，最低设置时间为 tSFD。 ■ At t = 2 时，SLWR 激活。 SLWR 必须满足 tSWR 设置时间（从 激活 SLWR 信号到 IFCLK 上升沿之间的时间）的要求，并维持 tWRH 最低保持时间 （从 IFCLK 边沿到取消激活 SLWR 信号之 间的时间）。 如果使用 SLCS 信号，则必须与 SLWR 同时激活 或在激活 SLWR 前予以激活该信号（要同时激活 SLCS 和 SLWR 信号以启动有效写入条件）。 ■ 当 SLWR 被激活时，数据写至 FIFO 和 IFCLK 的上升沿上， FIFO 指针递增。 此外，FIFO 标志也在 tXFLG 从时钟上升沿开 始延迟之后更新。 由于激活 PKTEND 信号与激活 SLWR 信号相关联，因此这不满足 任何特定时序要求。 可以激活 PKTEND，包含最终数据值或后续 值。 设置时间 tSPE 和保持时间 tPEH 必须满足唯一条件。 在 图 9-20 的情况下，提交的数据值数量中包含写入 FIFO 的最终 值。 在此示例中，在 IFCLK 上升沿是打入数据值与 PKTEND 信 号的时钟脉冲。 此外，在后续时钟周期中，可以激活 PKTEND。 FIFOADDR 线必须在 PKTEND 激活期间保持不变。 虽然激活 PKTEND 没有特定的时序要求，但是，在使用 PKTEND 来提交一个字节或文字数据包时，需要注意特定边界的条件。 当配置 FIFO 以实现在自动模式下运行时，需要满足额外的时序 要求，即要发送两个数据包：完整数据包 （FIFO 满足 AUTOINLEN 寄存器中设置的级别时全部定义为多字节）自动提 交，然后再使用 PKTEND 引脚手动提交一个字节或文字的简短数 据包。 在此情况下，外部主控必须确保在最小时钟周期内激活 PKTEND，该周期要在触发以下条件的上升沿之后，即触发最终字 节或文字的时钟脉冲打入 上一个自动提交的数据包 （该数据包 的字节数等于 AUTOINLEN 寄存器中设置的字节数）。 有关此时序 的更多信息，请参考 第 48 页的图 9-12。 显示突发写入事件的相同序列，用时间指示符 T = 0 - 5 来标记 该序列。 注：对于突发模式，SLWR 和 SLCS 会留待写入所有所需数据值 的完整期间内激活。 在突发写入模式中，SLWR 被激活后，FIFO 数据总线上的数据会写入 IFCLK 的每个上升沿的 FIFO 中。 FIFO 指针在 IFCLK 的每个上升沿上更新。 在 图 9-20 中，将这 4 个 字节写入 FIFO 后，取消激活 SLWR。 通过激活 PKTEND 信号， 将这个包含 4 个字节的简短数据提交至主机。 Document #: 001-78668 Rev. ** page 52 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.17.3 单个或突发异步读取的序列包 从器件 FIFO 异步读取序列和时序图 [20] 图 9-21. tSFA tFAH tSFA tFAH FIFOADR t=0 tRDpwl tRDpwh tRDpwl T=0 tRDpwl tRDpwh tRDpwl tRDpwh tRDpwh SLRD t=3 t=2 T=3 T=2 T=5 T=4 T=6 SLCS tXFLG tXFLG FLAGS tXFD Data (X) Driven DATA tXFD tXFD N N N+3 N+2 tOEon tOEoff tOEon tXFD N+1 tOEoff SLOE t=4 t=1 图 9-22. SLOE FIFO POINTER SLRD N FIFO DATA BUS 未驱动 T=7 T=1 从器件 FIFO 异步读取事件序列图 SLRD SLOE N N N+1 已驱动： X N N SLOE N+1 未驱动 图 9-21 显示 FIFO 异步读取过程中 从器件 FIFO 信号之间的时 序关系。 该图显示突发读取之前的单个读取。 ■ At t = 0 时，FIFO 地址是稳定的，并且，SLCS 信号已激活。 ■ At t = 1 时，SLOE 激活。 这使得数据总线被驱动。 在总线上 驱动的数据是上一个数据，该数据位于上一个读循环的 FIFO 中。 ■ At t = 2 时，SLRD 激活。 SLRD 必须满足 tRDpwl 的最低活动 脉冲和 tRDpwh 的最低去活脉冲宽度的要求。 如果使用 SLCS 信 号，那么，在激活 SLRD 前必须激活 SLCS（要同时激活 SLCS 和 SLRD 信号以启动有效读取条件）。 Document #: 001-78668 Rev. ** ■ SLRD SLRD SLRD SLRD SLOE N+1 N+1 N+2 N+2 N+3 N+3 N N+1 N+1 N+2 N+2 未驱动 激活 SLRD 后被驱动的数据是源自 FIFO 的更新数据。 该数据 将在 SLRD 激活沿的 tXFD 产生传输延迟后生效。 在图 9-21 中，数据 N 是自 FIFO 读取的首个有效数据。 对于读循环 （SLRD 被激活）数据总线上出现的数据而言，SLOE 必须处于 激活状态。 SLRD 和 SLOE 也可绑定在一起。 显示突发读取事件的相同序列，用 T = 0 - 5 来标记。 注：在突发读取模式中，激活 SLOE 期间，数据总线处于驱动状 态，并输出上一个数据。 SLRD 激活后，在数据总线上驱动 FIFO 的数据 （SLOE 也必须被激活），然后，FIFO 指针递增。 page 53 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9.17.4 单个或突发异步写入的序列图 从器件 FIFO 异步写入序列和时序图 [20] 图 9-23. tSFA tFAH tSFA tFAH FIFOADR t=0 tWRpwl tWRpwh T=0 tWRpwl tWRpwl tWRpwh tWRpwl tWRpwh tWRpwh SLWR t=3 t =1 T=1 T=3 T=4 T=6 T=7 T=9 SLCS tXFLG tXFLG FLAGS tSFD tFDH tSFD tFDH tSFD tFDH tSFD tFDH N+1 N+2 N+3 N DATA t=2 T=2 T=5 T=8 tPEpwl tPEpwh PKTEND 图 9-23 显示异步模式下从器件 FIFO 写入的时序关系。 该图阐 明了后而接 3 个字节突发写入的单个写入，并使用 PKTEND 提交 这 4 个字节简短数据包。 ■ At t = 0 时，FIFO 地址被应用，确保其满足 tSFA 设置时间 的要求。 如果使用 SLCS，也要激活 SLCS （SLCS 可以连接至 某些低电平的应用中）。 ■ At t = 1 时，SLWR 被激活。 SLWR 必须满足 tWRpwl 的最低活 动脉冲和 tWRpwh 的最低去活脉冲宽度的要求。 如果使用 SLCS，则必须与 SLWR 同时激活，或先于 SLWR 激活。 ■ At t = 2 时，在取消激活 SLWR 边沿之前，数据必须显示在 tSFD 总线上。 ■ At t = 3 时，解除激活 SLWR 会使数据从数据总线写入 FIFO， 然后 FIFO 指针递增。 此外，FIFO 标志也在 tXFLG 从 SLWR 解 除激活沿开始之后更新。 Document #: 001-78668 Rev. ** 显示突发写入事件的相同序列，用时序标志 T = 0 - 5 来表示该 序列。 注：在突发写入模式中，SLWR 解除激活后，该数据被写入 FIFO，然后 FIFO 指针递增到 FIFO 中的下一个字节。 FIFO 指 针后递增。 在图 9-23 中，当这 4 个字节写入 FIFO 并解除激活 SLWR 后， 可以使用 PKTEND 将这 4 字节的简短数据包提交至主机。 设计 外部器件，以便无法同时激活 SLWR 和 PKTEND 信号。 该器件的 设计原理应是在解除激活 SLWR 之后再行激活 PKTEND，并满足 最低解除激活的脉冲宽度。 FIFOADDR 线必须在 PKTEND 激活期 间保持不变。 page 54 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10. 订购信息 表 32. 订购信息 订购代码 封装类型 可编程 I/O 编号 RAM 大小 8051 地址 / 数 据总线 串行调试 [24] 适用于电池供电应用 CY7C68014A-128AXC 128 TQFP – 无铅 16 K 40 16/8 位 Y CY7C68014A-100AXC 100 TQFP – 无铅 16 K 40 – Y CY7C68014A-56PVXC 56 SSOP – 无铅 16 K 24 – N CY7C68014A-56LTXC 56 QFN - 无铅 16 K 24 – N CY7C68016A-56LTXC 56 QFN - 无铅 16 K 26 – N CY7C68016A-56LTXCT 56 QFN - 无铅 16 K 26 – N CY7C68013A-128AXC 128 TQFP – 无铅 16 K 40 16/8 位 Y CY7C68013A-128AXI 128 TQFP – 无铅 （工业级） 16 K 40 16/8 位 Y CY7C68013A-100AXC 100 TQFP – 无铅 16 K 40 – Y CY7C68013A-100AXI 100 TQFP – 无铅 （工业级） 16 K 40 – Y CY7C68013A-56PVXC 56 SSOP – 无铅 16 K 24 – N CY7C68013A-56PVXCT 56 SSOP – 无铅 16 K 24 – N CY7C68013A-56PVXI 56 SSOP – 无铅 （工业级） 16 K 24 – N CY7C68013A-56BAXC 56 VFBGA – 无铅 16 K 24 – N CY7C68013A-56BAXCT 56 VFBGA – 无铅 16 K 24 – N CY7C68013A-56LTXC 56 QFN – 无铅 16 K 24 – N CY7C68013A-56LTXCT 56 QFN – 无铅 16 K 24 – N CY7C68013A-56LTXI 56 QFN – 无铅 （工业级） 16 K 24 – N CY7C68015A-56LTXC 56 QFN – 无铅 16 K 26 – N 适用于非电池供电应用 开发工具包 CY3684 EZ-USB FX2LP 开发套件 参考设计套件 CY4611B USB 2.0 至 ATA/ATAPI 参考设计 （使用 EZ-USB FX2LP） 订购代码定义 CY 7 C 68 XXXX - XXXXX (C, I) (T) Tape and Reel Thermal Rating: C = Commercial I = Industrial Package Type: LTX = QFN (Saw Type) Pb-free LFX = QFN (Punch Type) Pb-free Part Number Family Code: 68 = USB Technology Code: C = CMOS Marketing Code: 7 = Cypress Products Company ID: CY = Cypress 注 24.由于 UART 不适用于 CY7C68013A 56 引脚封装，因此使用 Keil 监测器调试的串行端口无法实现。 Document #: 001-78668 Rev. ** page 55 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 11. 封装图 FX2LP 可用于 5 个封装： ■ 56 引脚 SSOP ■ 56 引脚 QFN ■ 100 引脚 TQFP ■ 128 引脚 TQFP ■ 56 脚 VFBGA 图 11-1. 56 引脚紧缩小外形封装 O56 (51-85062) 51-85062 *E Document #: 001-78668 Rev. ** page 56 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 11-2. 56 引脚 QFN 8 × 8 mm Sawn 版本 (001-53450) 001-53450 *B Document #: 001-78668 Rev. ** page 57 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 11-3. 100 引脚纤薄四方扁平塑料封装 (14 × 20 × 1.4 mm) A100RA (51-85050) 51-85050 *D Document #: 001-78668 Rev. ** page 58 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 11-4. 128 引脚纤薄四方扁平塑料封装 (14 × 20 × 1.4 mm) A128 (51-85101) 51-85101 *E Document #: 001-78668 Rev. ** page 59 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 11-5. 56 引脚 VFBGA (5 × 5 × 1.0 mm) 0.50 间距，0.30 脚 BZ56 (001-03901) 001-03901 *E Document #: 001-78668 Rev. ** page 60 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 12. PCB 布局建议 采纳这些建议以确保可靠的高性能操作：[25] ■ 4 层阻抗控制电路板需要用来维持信号质量。 ■ 指定阻抗目标 （询问您的电路板供应商能实现什么）。 ■ 要控制阻抗，保持走线宽度和走线空间。 ■ 最小化端点，以便最小化反射信号。 ■ USB 连接器外壳与信号接地之间的连接必须靠近 USB 连接器。 ■ VBus 上的旁路和反激式电容靠近连接器，遵从建议设计。 ■ DPLUS 和 DMINUS 走线长度差应保持在 2 mm 以内，最适宜的长度应为 20 - 30 mm。 ■ 保持 DPLUS 和 DMINUS 下面的接地层坚固。 不允许开裂这两 条走线下面的接地层。 ■ 请勿在 DPLUS 或 DMINUS 走线路由上放置过孔。 ■ DPLUS 和 DMINUS 走线要远离其他所有的信号走线，距离至少 为 10 mm。 注 25.建议源： EZ-USB FX2 ™ PCB 设计建议，http://www.cypress.com and 高速 USB 平台设计指南，http://www.usb.org/developers/docs/hs_usb_pdg_r1_0.pdf。 Document #: 001-78668 Rev. ** page 61 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 13. 四方扁平封装无引脚 (QFN) 封装设计说明 通过将封装下表面的引脚焊接到印刷电路板 (PCB) 上，可以完 成 PCB 局部电气接触。 因此，要特别注意封装下面的中心传输 区域，以便为电路板提供良好的热量结合。 在封装下面，将 PCB 中填充的铜 (Cu) 设计为热焊盘。 在封装底侧，中心热量从 FX2LP 传输到器件的金属焊盘上。 中心热量从此处传到热焊盘上 的 PCB。 然后通过 5 × 5 的过孔阵列从热焊盘导入 PCB 内部 接地层。 过孔镀压穿透 PCB 成孔，直径为 13 mil。 QFN 金属中 心焊盘必须焊接到 PCB 的热焊盘上。 焊接掩模置于电路板顶侧 每个过孔上面，从而抵制焊接流入过孔。 此外，顶侧掩模还在 回流焊过程中最大程度地减少放气率。 有关此封装设计的更多信息，请参考应用笔记 “Application Notes for Surface Mount Assembly of Amkor's MicroLeadFrame 图 13-1. (MLF) Packages”。 这可以在 Amkor 网站 http://www.amkor.com 上找到。 该应用笔记提供了有关电路板安装指南、流焊和返工流程等的详 细信息。 图 13-1 显示封装底部的横截面积。 该横截面仅是一个过孔的横 截面积。 设计焊膏模板，以允许至少 50% 焊接面积。 焊膏模板 的厚度应为 5 mil。 使用免清洗焊膏类型 3 安装该部件。 在回 流过程序中建议进行氮气吹洗。 图 13-2 是焊接掩模模式曲线图，图 13-3 显示该装配的 X 射线 图 （阴影部分表示焊接区）。 QFN 封装底部区域的横截面 0.017” dia 焊接掩模 铜填充 铜填充 0.013” dia PCB 材料 通过加热将连接至电路板接志层的导通孔 图 13-2. 此图只显示电路板的最高 3 层： 顶部焊接，PCB 绝缘材料和接地层 焊接掩模曲线图 （白色区域） 图 13-3. Document #: 001-78668 Rev. ** PCB 材料 封装的 X 射线图像 page 62 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 缩略语 文档规范 缩略语 缩略语 说明 说明 SIE 串行接口引擎 帧起始 ASIC 应用程序特定的集成电路 SOF ATA 先进技术附件 SSOP 超小型封装 DID 器件标识符 TQFP 纤薄四方扁平封装 DSL 数据服务线路 USARTS 通用串行异步接收器 / 发射器 DSP 数据信号处理器 USB 通用串行总线 ECC 错误更正代码 UTOPIA 通用测试和操作物理层接口 EEPROM 电可擦可编程只读存储器 VFBGA 超细间距 BGA EPP 增强型并行端口 VID 供应商标识符 FIFO 先进先出 GPIF 通用编程接口 文档规范 GPIO 通用输入 / 输出 I/O 输入 / 输出 LAN 局域网 MPEG 移动图像专家组 PCMCIA 个人计算机内存卡国际联盟 PID 产品标识符 PLL 锁相环 QFN 四方扁平无引脚器件 随机访问内 存 随机存取存储器 Document #: 001-78668 Rev. ** 测量单位 符号 测量单位 KHz 千赫兹 mA 毫安 Mbps 每秒兆位数 MB 每秒兆字节 MHz 兆赫兹 uA 微安 V 伏特 page 63 of 64 CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 文档修订记录页 文档标题： CY7C68013A、CY7C68014A、CY7C68015A、CY7C68016A、EZ-USB® FX2LP ™ USB 微控制器高速 USB 外设控制器 文档编号： 001-78668 修订 ECN 编号 变更人 提交日期 变更说明 版本 ** 3598306 VCS 04/24/2012 新增了数据表 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂和经销商组成的全球性网络。 要找到距您最近的办事处，请访问赛普拉斯所 在地。 产品 汽车用产品 cypress.com/go/automotive 时钟与缓冲器 cypress.com/go/clocks 接口 cypress.com/go/interface 照明与电源控制 cypress.com/go/powerpsoc PSoC 解决方案 psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 5 cypress.com/go/plc 存储器 cypress.com/go/memory 光学与图像传感器 cypress.com/go/image PSoC cypress.com/go/psoc 触摸感应产品 cypress.com/go/touch USB 控制器 无线 /RF 产品 cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司，2012。 此处所包含的信息可能会随时更改，恕不另行通知。 除赛普拉斯产品的内嵌电路之外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任， 也不根据专利或 其他权利以明示或暗示的方式授予任何许可。 除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。 此外，赛普拉斯不 授权将其产品用作生命支持系统的关键组件 , 如该关键组件之运转异常和故障将会对用户造成严重伤害。 若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险， 并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。 赛普拉斯据此向获许 可者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以 支持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。 除上述指定的用途之外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译 或演示。 免责声明： 赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。 赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改 的权利。 赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。 赛普拉斯不授权将其产品用作生命支持系统的关键组件 , 如该关键组件之运转异常和故障将会对用户造成严重伤害。 若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用的赛普拉斯软件许可协议限制。 Document #: 001-78668 Rev. ** Revised：April 25, 2012 Page 64 of 64 > FX2LP 是赛普拉斯半导体公司的商标，EZ-USB 是赛普拉斯半导体公司的注册商标。 从赛普拉斯或其获得分许可的其中一个联营公司处购买 I2C 组件，即可根据 Philips I2C 专利权获得一份许可，以便在 I2C 系统中使用这些组件，但前提是该系统符合 Philips 定义的 I2C 标准规 范。 自 2006 年 10 月 1 日起，飞利浦半导体就采用一个新的商标名称 - NXP 半导体。 本文件中提及的所有产品和公司名称均为其商标各自所有者拥有。