CY7C1370KV25/CY7C1372KV25, 18-Mbit (512 K × 36/1 M × 18) Pipelined SRAM with NoBL™ Architecture Datasheet (Japanese).pdf

CY7C1370KV25
CY7C1372KV25
NoBL™ アーキテ ク チ ャの 18M ビ ッ ト
(512K × 36/1M × 18) パイ プ ラ イ ン SRAM
NoBL™ ア ーキテ ク チ ャ の 18M ビ ッ ト (512K × 36/1M × 18) パイ プ ラ イ ン SRAM
特長
■
■
機能の詳細
ZBT™ と ピ ン互換で、 機能的に ZBT™ と 同等
待ち状態な し の 200MHz バス動作
速度グ レー ド 200MHz、 167MHz
❐
■
内部セルフ タ イム出力バ ッ フ ァ 制御 (非同期OE信号の使用が
不要 )
■
パイ プ ラ イ ン動作用の入出力レ ジ ス タ が完全に装備 さ れる
■
バイ ト 書き込み機能
■
単一の 2.5V コ ア電源 (VDD)
■
2.5V I/O 電源 (VDDQ)
■
CY7C1370KV25 と CY7C1372KV25 は、2.5V 動作の 512K ビ ッ
ト ×36 と 1M ビ ッ ト ×18 の No Bus Latency™ (NoBL™) 論理付
き同期パイ プ ラ イ ン バース ト SRAM です。 こ れら のデバイ ス
は、 待ち状態な し の真の無制限連続読み書き動作に対応する よ
う 設計 さ れています。
CY7C1370KV25 と CY7C1372KV25 は、 デー タ がク ロ ッ ク サ
イ ク ル毎に転送 さ れ る 連続的読み書 き 処理 を 実現す る 高度な
NoBL 論理を備え ています。 こ の機能は、 頻繁な読み書き遷移
が必要な シ ス テム内でのデー タ スループ ッ ト を大幅に向上 さ
せます。 CY7C1370KV25 と CY7C1372KV25 は、 ZBT デバイ
ス と ピ ン互換で、 機能も同 じ です。
全ての同期入力は、 ク ロ ッ クの立ち上が り エ ッ ジ で制御 さ れる
入力レ ジ ス タ を通過 し ます。 全てのデー タ 出力は、 ク ロ ッ ク の
立 ち 上が り エ ッ ジ に よ り 制御 さ れ る 出力 レ ジ ス タ を 通過 し ま
す。 ク ロ ッ ク入力が ク ロ ッ ク イ ネーブル (CEN) 信号によ り 有
効に さ れます。 この信号は、 デアサー ト さ れる と 、 動作を停止
し 、 前の ク ロ ッ ク サイ クルを延長 し ます。
高速な ク ロ ッ ク →出力時間
3.2ns ( デバイ ス速度が 200MHz の場合 )
❐
■
動作停止用ク ロ ッ ク イ ネーブル (CEN) ピ ン
■
セルフ タ イム同期書き込み
■
JEDEC 標準の鉛 フ リ ー 100 ピ ン TQFP、鉛 フ リ ーでない 165
ボール FBGA パ ッ ケージ で出荷
■
IEEE 1149.1 JTAG 準拠のバウン ダ リ スキ ャ ン
■
バース ト 機能 — リ ニア／イ ン タ ー リ ーブ バース ト シーケ ン
ス
■
「ZZ」 ス リ ープ モー ド オプ シ ョ ン と ス ト ッ プ ク ロ ッ ク オプ
ション
書き込み動作は、 バイ ト 書き込み選択信号 (CY7C1370KV25 の
場合は BWa–BWd、 CY7C1372KV25 の場合は BWa–BWb) と 書
き込みイ ネーブル (WE) 入力によ り 制御 さ れます。 全ての書き
込みは、内蔵のセルフ タ イム同期書き込み回路で制御 さ れます。
3 つの同期チ ッ プ セ レ ク ト (CE1、 CE2、 CE3) と 非同期出力イ
ネーブル (OE) は、 バン ク を容易に選択 し 、 出力ピ ンの ト ラ イ
ス テー ト を制御する ために提供 さ れます。 バス競合を回避する
ために、 出力 ド ラ イバーは、 書き込みシーケ ン スのデー タ 転送
の間同時に ト ラ イ ス テー ト にな り ます。
選択ガ イ ド
説明
最大ア ク セス時間
最大動作電流
Cypress Semiconductor Corporation
文書番号 : 001-98233 Rev. *A
×18
×36
•
198 Champion Court
•
200MHz
167MHz
3.2
158
178
3.4
143
163
単位
ns
mA
San Jose, CA 95134-1709
•
408-943-2600
改訂日 2015 年 11 月 19 日
CY7C1370KV25
CY7C1372KV25
論理ブ ロ ッ ク図 – CY7C1370KV25
ADDRESS
REGISTER 0
A0, A1, A
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
LOGIC
MODE
CLK
CEN
ADV/LD
C
C
WRITE ADDRESS
REGISTER 1
WRITE ADDRESS
REGISTER 2
S
E
N
S
E
ADV/LD
WRITE REGISTRY
AND DATA COHERENCY
CONTROL LOGIC
BWa
BWb
BWc
BWd
WRITE
DRIVERS
MEMORY
ARRAY
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
A
M
P
S
WE
E
INPUT
REGISTER 1
OE
CE1
CE2
CE3
S
T
E
E
R
I
N
G
INPUT
REGISTER 0
E
O
U
T
P
U
T
D
A
T
A
B
U
F
F
E
R
S
DQs
DQPa
DQPb
DQPc
DQPd
E
E
READ LOGIC
SLEEP
CONTROL
ZZ
論理ブ ロ ッ ク図 – CY7C1372KV25
ADDRESS
REGISTER 0
A0, A1, A
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
LOGIC
MODE
CLK
CEN
ADV/LD
C
C
WRITE ADDRESS
REGISTER 1
WRITE ADDRESS
REGISTER 2
ADV/LD
BWa
WRITE REGISTRY
AND DATA COHERENCY
CONTROL LOGIC
WRITE
DRIVERS
MEMORY
ARRAY
BWb
WE
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
E
INPUT
REGISTER 1 E
OE
CE1
CE2
CE3
ZZ
文書番号 : 001-98233 Rev. *A
O
U
T
P
U
T
B
U
F
F
E
R
S
DQs
DQPa
DQPb
E
INPUT
REGISTER 0 E
READ LOGIC
Sleep
Control
ページ 2/31
CY7C1370KV25
CY7C1372KV25
目次
ピ ン配置 ............................................................................. 4
ピ ン機能 ............................................................................. 6
機能概要 ............................................................................. 8
シ ングル読み出 し ア ク セス ......................................... 8
バース ト 読み出 し ア ク セス ......................................... 8
シ ングル書き込みア ク セス ......................................... 8
バース ト 書き込みア ク セス ......................................... 9
ス リ ープ モー ド .......................................................... 9
イ ン タ ー リ ーブ バース ト ア ド レ ス表 ......................... 9
リ ニア バース ト ア ド レ ス表 ....................................... 9
ZZ モー ド 電気的特性 .................................................. 9
真理値表 ........................................................................... 10
書き込み／読み出 し の部分真理値表 ................................ 11
書き込み／読み出 し の部分真理値表 ................................ 11
IEEE 1149.1 シ リ アル バウン ダ リ スキ ャ ン (JTAG) ....... 12
JTAG 機能の無効化 ................................................... 12
テ ス ト ア ク セス ポー ト (TAP) .................................. 12
TAP リ セ ッ ト の実行 ................................................. 12
TAP レ ジ ス タ ............................................................ 12
TAP 命令セ ッ ト ........................................................ 13
TAP コ ン ト ロー ラ ー状態遷移図 ...................................... 14
TAP コ ン ト ロー ラ ーのブ ロ ッ ク図 ................................... 15
TAP タ イ ミ ング ............................................................... 15
TAP AC ス イ ッ チ ング特性 .............................................. 16
2.5V TAP AC テス ト 条件 ................................................. 17
2.5V TAP AC 出力負荷の等価回路 .................................. 17
TAP DC 電気的特性 と 動作条件 ....................................... 17
文書番号 : 001-98233 Rev. *A
スキ ャ ン レ ジ ス タ サイ ズ ................................................ 18
ID レ ジ ス タ の定義 ............................................................ 18
命令 コ ー ド ........................................................................ 18
バウン ダ リ スキ ャ ン順序 ................................................. 19
最大定格 ........................................................................... 20
動作範囲 ........................................................................... 20
中性子ソ フ ト エ ラ ー耐性 ................................................. 20
電気的特性 ........................................................................ 20
容量 .................................................................................. 22
熱抵抗 ............................................................................... 22
AC テ ス ト の負荷 と 波形 ................................................... 22
ス イ ッ チ ング特性 ............................................................. 23
ス イ ッ チ ング波形 ............................................................. 24
注文情報 ........................................................................... 26
注文コ ー ド の定義 ...................................................... 26
パ ッ ケージ図 .................................................................... 27
略語 .................................................................................. 29
本書の表記法 .................................................................... 29
測定単位 .................................................................... 29
改訂履歴 ........................................................................... 30
セールス、 ソ リ ュ ーシ ョ ンおよび法律情報 ..................... 31
ワール ド ワ イ ド 販売 と 設計サポー ト ......................... 31
製品 ........................................................................... 31
PSoC® ソ リ ュ ーシ ョ ン ............................................ 31
サイ プ レ ス開発者コ ミ ュ ニ テ ィ ................................ 31
テ ク ニ カル サポー ト ................................................. 31
ページ 3/31
CY7C1370KV25
CY7C1372KV25
ピ ン配置
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
CY7C1372KV25
(1M × 18)
A
NC
NC
VDDQ
VSS
NC
DQPa
DQa
DQa
VSS
VDDQ
DQa
DQa
VSS
NC
VDD
ZZ
DQa
DQa
VDDQ
VSS
DQa
DQa
NC
NC
VSS
VDDQ
NC
NC
NC
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A
A
A
A
A
A
A
DQb
DQb
DQb
DQb
VSS
VDDQ
DQb
DQb
DQb
DQb
NC
VSS
VDD
NC
NC
VDD
VSS
ZZ
DQb
DQa
DQa
DQb
VDDQ VDDQ
VSS
VSS
DQa
DQb
DQa
DQb
DQa DQPb
NC
DQa
VSS
VSS
VDDQ VDDQ
NC
DQa
DQa
NC
DQPa
NC
NC(36)
VDDQ
VSS
NC
NC
DQb
DQb
VSS
VDDQ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
NC(72)
NC
NC
NC
VSS
VDD
A
A
A
A
A
A
A
NC(36)
NC(72)
VSS
VDD
NC(288)
NC(144)
MODE
A
A
A
A
A1
A0
文書番号 : 001-98233 Rev. *A
DQPb
DQb
DQb
VDDQ
VSS
NC(288)
NC(144)
CY7C1370KV25
(512K × 36)
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
DQc
DQc
NC
VDD
NC
VSS
DQd
DQd
VDDQ
VSS
DQd
DQd
DQd
DQd
VSS
VDDQ
DQd
DQd
DQPd
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
VSS
DQc
DQc
DQc
DQc
VSS
VDDQ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
MODE
A
A
A
A
A1
A0
DQPc
DQc
DQc
VDDQ
A
A
A
A
CE1
CE2
NC
NC
BWb
BWa
CE3
VDD
VSS
CLK
WE
CEN
OE
ADV/LD
A
A
A
A
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
A
A
CE1
CE2
BWd
BWc
BWb
BWa
CE3
VDD
VSS
CLK
WE
CEN
OE
ADV/LD
A
A
図 1. 100 ピ ン TQFP (14 × 20 × 1.4 mm) ピ ン配置
ページ 4/31
CY7C1370KV25
CY7C1372KV25
ピ ン配置 ( 続き )
図 2. CY7C1370KV25 (512K x 36)- 165 ボール FBGA (13 × 15 × 1.4mm) ピ ン配置
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
NC/288M
R
2
A
3
4
5
6
7
8
9
10
11
CE1
BWC
BWB
CE3
BWE
ADSC
ADV
A
NC
BWD
BWA
CLK
ADSP
A
NC/576M
VSS
VDD
VDDQ
VSS
VSS
VSS
GW
VSS
VSS
OE
VSS
NC/1G
DQB
DQPB
DQB
NC/144M
A
CE2
DQPC
DQC
NC
DQC
VDDQ
VDDQ
VSS
VDD
VDDQ
DQC
DQC
VDDQ
VDD
VSS
VSS
VSS
VDD
VDDQ
DQB
DQB
DQC
DQC
NC
DQD
DQC
VDD
VDDQ
DQB
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VDD
VDD
VDD
VDD
VSS
VSS
VSS
VSS
VSS
DQC
NC
DQD
VDDQ
VDDQ
NC
VDDQ
VDD
VDD
VDD
VDDQ
NC
VDDQ
DQB
NC
DQA
DQB
DQB
ZZ
DQA
DQD
DQD
VDDQ
VDD
VSS
VSS
VSS
VDD
VDDQ
DQA
DQA
DQD
DQD
VDDQ
VDD
VSS
VSS
VSS
VDD
VDDQ
DQA
DQA
DQD
DQPD
DQD
NC
VDDQ
VDDQ
VDD
VSS
VSS
NC
VSS
A
VSS
NC
VDD
VSS
VDDQ
VDDQ
DQA
NC
DQA
DQPA
NC
NC/72M
A
A
TDI
A1
TDO
A
A
A
A
MODE
NC/36M
A
A
TMS
TCK
A
A
A
A
文書番号 : 001-98233 Rev. *A
A0
ページ 5/31
CY7C1370KV25
CY7C1372KV25
ピ ン機能
ピ ン名
I/O 形式
ピ ンの説明
A0、 A1、 A
入力 同期
ア ド レ ス位置の 1 つ を選択する ために使用 さ れる ア ド レ ス入力。CLK の立ち上が り エ ッ ジ でサン プ
リ ング
BWa、 BWb、
BWc、 BWd
入力 同期
バイ ト 書き込み選択入力、 ア ク テ ィ ブ LOW。 SRAM へバイ ト 書き込みを駆動する ために WE で有
効に さ れる。 CLK の立ち上が り エ ッ ジ でサン プ リ ング さ れる。 BWa は DQa と DQPa、 BWb は DQb
と DQPb、 BWc は DQc と DQPc、 BWd は DQd と DQPd を制御
WE
入力 同期
書き込みイ ネーブル入力、 ア ク テ ィ ブ LOW。 CEN がア ク テ ィ ブ LOW の場合、 CLK の立ち上が り
エ ッ ジ でサン プ リ ング さ れる。 書き込みシーケ ン ス を開始する ために こ の信号を LOW にアサー ト
する こ と が必要
ADV/LD
入力 同期
オ ン チ ッ プのア ド レ ス カ ウン タ ーを進める、 または新 し いア ド レ ス を ロー ド する ために使用 さ れる
ア ド バン ス／ロー ド 入力。 こ の入力が HIGH にな り 、 CEN が LOW にアサー ト さ れる と 、 内部バー
ス ト カ ウン タ ーが進む。 LOW の場合、 ア ク セスの度に新 し いア ド レ ス をデバイ スにロー ド する こ
と が可能。 選択解除 し た後、 新 し いア ド レ ス を ロー ド する ために、 ADV/LD を LOW に駆動する必
要がある
CLK
入力 クロッ ク
ク ロ ッ ク入力。 デバイ スへの全ての同期入力を取 り 込むために使用。 CLK は CEN によ り 有効に さ
れる。 CLK は、 CEN がア ク テ ィ ブ LOW の場合のみに有効にな る
CE1
入力 同期
チ ッ プ イ ネーブル 1 入力、 ア ク テ ィ ブ LOW。 CLK の立ち上が り エ ッ ジ でサン プ リ ング さ れる。 デ
バイ ス を選択／選択解除する ために CE2 と CE3 と 併用
CE2
入力 同期
チ ッ プ イ ネーブル 2 入力、 ア ク テ ィ ブ HIGH。 CLK の立ち上が り エ ッ ジでサン プ リ ング さ れる。 デ
バイ ス を選択／選択解除する ために CE1 と CE3 と 併用
CE3
入力 同期
チ ッ プ イ ネーブル 3 入力、 ア ク テ ィ ブ LOW。 CLK の立ち上が り エ ッ ジ でサン プ リ ング さ れる。 デ
バイ ス を選択／選択解除する ために CE1 と CE2 と 併用
OE
入力 非同期
出力イ ネーブル、 ア ク テ ィ ブ LOW。 I/O ピ ンの方向を制御する ために、 デバイ スに内臓 さ れた同期
論理ブ ロ ッ ク と 組み合わせら れる。 こ の入力が LOW の場合、I/O ピ ンは出力 と し て動作可能。HIGH
にデアサー ト さ れた時、 I/O ピ ンは ト ラ イ ス テー ト にな り 、 入力デー タ ピ ン と し て機能。 OE は、 書
き込みシーケ ン スのデー タ 転送の間、選択解除の状態から 復帰 し てから 最初のク ロ ッ ク サイ クルの
間、 およびデバイ スが選択解除 さ れた時にマス ク さ れる
CEN
入力 同期
ク ロ ッ ク イ ネーブル入力、 ア ク テ ィ ブ LOW。 LOW にアサー ト さ れる と 、 ク ロ ッ ク 信号が SRAM
に よ り 認識 さ れる。 HIGH にデアサー ト さ れた場合、 ク ロ ッ ク 信号がマ ス ク さ れる。 CEN をデア
サー ト する と デバイ スが選択解除 さ れないため、 CEN は、 必要に応 じ て以前のサイ クルを延長する
ために使用可能
DQS
I/O同期
双方向デー タ I/O ラ イ ン。 入力 と し て機能 し てい る場合、 こ れらの IO ラ イ ンはデー タ を オ ン チ ッ プ
デー タ レ ジ ス タ に供給。 こ のデー タ 供給は CLK の立ち上が り エ ッ ジ で ト リ ガ さ れる。 出力 と し て
機能 し ている場合、 読み出 し サイ ク ルの前回のク ロ ッ ク 立ち上が り 中に A[17:0] によ り 指定 さ れた メ
モ リ 位置に保存 さ れたデー タ を転送。 こ れらのピ ンの方向は、 OE と 内部制御論理に よ り 制御 さ れ
る。 OE が LOW にアサー ト さ れた時、 こ れら ピ ンは出力 と し て動作可能。 こ の信号が HIGH の場
合、 DQa–DQd は、 ト ラ イ ス テー ト 状態に移行。 出力は、 OE の状態に関わら ず、 書き込みシーケ ン
スのデー タ 転送の間、 または選択解除状態から 復帰 し た時から 最初のク ロ ッ ク サイ クルの間、 また
はデバイ スが選択解除 さ れた時に自動的に ト ラ イ ス テー ト 状態に移行
DQPX
I/O同期
双方向デー タ パ リ テ ィ I/O ラ イ ン。 機能的には、 こ れら信号は DQs と 同一。 書き込みシーケ ン ス
の間、 DQPa は BWa、 DQPb は BWb、 DQPc は BWc、 および DQPd は BWd によ り 制御 さ れる
MODE
入力
スト ラップ
ピン
モー ド 入力。デバイ スのバース ト 順序を選択。HIGH の場合は、イ ン タ ー リ ーブ バース ト 順序。LOW
の場合は、 リ ニア バース ト 順序。 MODE ピ ンの状態は動作中に変更不可。 開放 さ れる場合、 MODE
ピ ンはデ フ ォル ト で HIGH にな り 、 よ っ てバース ト 順序はイ ン タ ー リ ーブ バース ト 順序
文書番号 : 001-98233 Rev. *A
ページ 6/31
CY7C1370KV25
CY7C1372KV25
ピ ン機能 ( 続き )
ピ ン名
I/O 形式
ピ ンの説明
TDO
JTAG シ リ アル JTAG 回路へのシ リ アル デー タ 出力。 TCK のネガテ ィ ブ エ ッ ジでデー タ を送信
デー タ
同期出力
TDI
JTAG シ リ アル JTAG 回路へのシ リ アル デー タ 入力。 TCK の立ち上が り エ ッ ジ でサン プ リ ング さ れる
デー タ
同期入力
TMS
テ ス ト モー ド
同期選択
TCK
JTAG
クロッ ク
JTAG 回路へ ク ロ ッ ク入力
VDD
電源
デバイ スの コ アへ電源供給
このピ ンは、 テ ス ト ア ク セス ポー ト ス テー ト マ シ ン を制御。 TCK の立ち上が り エ ッ ジ でサン プ リ
ング さ れる
VDDQ
I/O 電源
I/O 回路へ電源供給
VSS
NC
グラ ン ド
–
–
デバイ スのグ ラ ン ド 。 シ ス テムのグ ラ ン ド に接続する必要がある
未接続。 こ のピ ンはダ イ に接続 さ れていない
これ らのピ ンは接続 さ れない。 36M、 72M、 144M、 288M、 576M および 1G の容量に拡張する ため
に使用 さ れる
入力 非同期
ZZ 「ス リ ープ」 入力。 ア ク テ ィ ブ HIGH 入力によ り 、 デバイ スはデー タ の統合性が保持 さ れている
非 タ イム ク リ テ ィ カルな 「ス リ ープ」 状態に入る。 通常動作では、 こ のピ ン を LOW にする、 また
は フ ローテ ィ ング状態のま まにする こ と が必要。 ZZ ピ ンは内部プルダウン抵抗に接続
NC/36M、
NC/72M、
NC/144M、
NC/288M、
NC/576M、
NC/1G
ZZ
文書番号 : 001-98233 Rev. *A
ページ 7/31
CY7C1370KV25
CY7C1372KV25
機能概要
CY7C1370KV25 と CY7C1372KV25 は、読み書き処理中に待ち
状態を除去す る ために設計 さ れてい る同期パ イ プ ラ イ ン バー
ス ト NoBL SRAM です。 全ての同期入力は、 ク ロ ッ ク の立ち上
が り エ ッ ジ で制御 さ れる入力レ ジ ス タ を通過 し ます。 ク ロ ッ ク
信号は、 ク ロ ッ ク イ ネーブル入力信号 (CEN) によ り 有効に さ
れます。 CEN が HIGH の場合、 ク ロ ッ ク信号は有効に さ れず、
すべての内部状態は保持 さ れます。 すべての同期動作は、 CEN
に よ り 可能にな り ます。 全てのデー タ 出力は、 ク ロ ッ ク の立ち
上が り エ ッ ジ で制御 さ れる出力レ ジ ス タ を通過 し ます。 ク ロ ッ
ク立ち上が り か らの最大ア ク セス遅延 (tCO) は 3.2ns ( デバイ ス
速度が 200MHz の場合 ) です。
ク ロ ッ クの立ち上が り エ ッ ジ で全ての 3 つのチ ッ プ イ ネーブル
(CE1、 CE2、 CE3) を ア ク テ ィ ブにアサー ト する こ と でア ク セス
を開始する こ と がで き ます。 ク ロ ッ ク イ ネーブル (CEN) がア
ク テ ィ ブ LOW であ り 、 ADV/LD が LOW にアサー ト さ れた時、
デバイ スに送信 さ れたア ド レ スは ラ ッ チ さ れます。ア ク セスは、
書き込みイ ネーブル (WE) の状態に応 じ て、 読み出 し または書
き込み動作が行われます。BWX はバイ ト 書き込み動作を行 う た
めに使用で き ます。
書き込み動作は書き込みイ ネーブル (WE) によ り 有効に さ れま
す。 すべての書き込みは、 内蔵のセル フ タ イム同期書き込み回
路で単純化 さ れています。
3 つの同期チ ッ プ イ ネーブル (CE1、 CE2、 CE3) および非同期
出力イ ネーブル (OE) は動作深度の拡大を簡単に し ます。 全て
の動作 ( 読み出 し 、 書き込み、 選択解除 ) はパイ プ ラ イ ン化 さ
れています。次の動作用に新 し いア ド レ ス を ロー ド する ために、
デバイ スが選択解除 さ れる と 、 ADV/LD を LOW に駆動する必
要があ り ます。
シ ン グル読み出 し ア ク セス
ク ロ ッ クの立ち上が り で次の要件が満た さ れる と 、 読み出 し ア
ク セスが開始 さ れます : (1) CEN が LOW にアサー ト 、(2) CE1、
CE2、 CE3 はすべてア ク テ ィ ブにアサー ト 、 (3) 書き込みイ ネー
ブル入力信号 WE が HIGH にデアサー ト 、 (4) ADV/LD が LOW
にアサー ト さ れる。 ア ド レ ス入力に供給 さ れたア ド レ スはア ド
レ ス レ ジ ス タ に ラ ッ チ さ れ、 メ モ リ コ アお よび制御論理回路
に送信 さ れます。 制御論理回路は読み出 し ア ク セスが実行中で
ある と 判定 し 、 要求 さ れたデー タ が出力レ ジ ス タ の入力に伝播
する こ と を可能に し ます。 次の ク ロ ッ クの立ち上が り エ ッ ジ で
は、OE がア ク テ ィ ブ LOW であれば、要求 さ れたデー タ は 3.2ns
( デバイ ス速度が 200MHz の場合 ) 以内に出力レ ジ ス タ を介 し
てデー タ バスに伝播する こ と がで き ます。読み出 し ア ク セスの
最初の ク ロ ッ クの後、 出力バ ッ フ ァ は OE および内部制御論理
回路によ っ て制御 さ れます。 デバイ スが要求 さ れたデー タ を出
力する ためには、 OE を LOW に駆動する必要があ り ます。 2 番
目のク ロ ッ クの間、 後続の動作 ( 読み出 し ／書き込み／選択解
除 ) を開始で き ます。 デバイ スの選択解除動作も パイ プ ラ イ ン
化 さ れています。 そのため、 ク ロ ッ ク 立ち上が り 時に SRAM が
チ ッ プ イ ネーブル信号のいずれかによ り 選択解除 さ れる と 、そ
文書番号 : 001-98233 Rev. *A
の出力は次の ク ロ ッ ク 立 ち 上が り に ト ラ イ ス テ ー ト に な り ま
す。
バース ト 読み出 し ア ク セス
CY7C1370KV25 と CY7C1372KV25 は、 バース ト カ ウン タ ー
を内蔵 し てお り 、 単一のア ド レ ス を送信 し ア ド レ ス入力を再ア
サー ト せずに最大 4 回の読み出 し を行 う こ と を可能に し ます。
シ ングル読み出 し ア ク セスで説明 し た よ う に、 新 し いア ド レ ス
を SRAM にロー ド する ために ADV/LD を LOW に駆動する必要
があ り ます。 バース ト カ ウン タ ーのシーケ ン スは MODE 入力
信号で決ま り ます。 MODE 入力信号は、 LOW にする と リ ニア
バース ト モー ド を選択 し 、HIGH にする と イ ン タ ー リ ーブ バー
ス ト シーケ ン ス を選択 し ます。 両方のバース ト カ ウン タ ーは
バース ト シーケ ン スに A0 と A1 ビ ッ ト を使用 し 、 上限ま で イ
ン ク リ メ ン ト さ れた ら ラ ッ プ ア ラ ウン ド し ます。 ADV/LD 入力
信号を HIGH にする と 、チ ッ プ イ ネーブルまたは WE の状態に
かかわら ず内部バース ト カ ウン タ ーはイ ン ク リ メ ン ト し ます。
WE はバース ト サイ ク ルの始ま り に ラ ッ チ さ れます。そのため、
ア ク セス タ イ プ ( 読み出 し か書き込み ) はバース ト シーケ ン ス
の間変わ り ません。
シ ン グル書き込みア ク セス
ク ロ ッ ク の立ち上が り で次の要件が満た さ れる と 、 書き込みア
ク セスは開始 さ れます : (1) CEN が LOW にアサー ト 、(2) CE1、
CE2、 CE3 がすべて ア ク テ ィ ブ にアサー ト 、 (3) 書き込み信号
WE が LOW にアサー ト さ れる。送信 さ れたア ド レ スはア ド レ ス
レ ジ ス タ に ロ ー ド さ れま す。 書 き 込み信号は制御論理回路に
ラ ッ チ さ れます。
次のク ロ ッ ク 立ち上が り 時に、 OE 入力信号の状態にかかわら
ずデー タ ラ イ ンは自動的に ト ラ イ ス テー ト にな り ます。 こ れに
よ り 、外部論理回路はデー タ を DQ と DQP (CY7C1370KV25 で
は DQa,b,c,d ／ DQPa,b,c,dCY7C1372KV25 では DQa,b ／ DQPa,b)
に出す こ と がで き ます。 さ ら に、 適切な制御信号がアサー ト さ
れていれば、 後続のア ク セス ( 読み出 し ／書き込み／選択解
除 ) 用のア ド レ スはア ド レ ス レ ジ ス タ に ラ ッ チ さ れます。
次のク ロ ッ ク 立ち上が り では、DQ と DQP (CY7C1370KV25 で
はDQa,b,c,d ／DQPa,b,c,d、CY7C1372KV25 ではDQa,b ／DQPa,b)
( または書き込み動作用のサブ セ ッ ト ( 詳細は真理値表を参照 ))
入力に送信 さ れたデー タ はデバイ スに ラ ッ チ さ れ、 書き込みが
完了 し ます。
書き込み動作中に書き込まれたデー タ は、BW (CY7C1370KV25
では BWa,b,c,d、CY7C1372KV25 では BWa,b) 信号によ り 制御 さ
れます。 CY7C1370KV25 ／ CY7C1372KV25 は、 書き込みサイ
ク ル説明表で説明 さ れたバ イ ト 書き込み機能を備え てい ます。
選択 し たバイ ト 書き込みセ レ ク ト (BW) 入力 と 書き込みイ ネー
ブル入力 (WE) を アサー ト する と 、 所望のバイ ト のみが選択的
に書き込まれます。 バイ ト 書き込み動作中に選択 さ れないバイ
ト は、 不変のま ま です。 書き込み動作を簡素化する ためにセル
フ タ イム同期書き込み メ カ ニズムが提供 さ れています。 読み出
し ／変更／書き込み (read-modify-write) シーケ ン ス を大幅に単
純化する よ う バイ ト 書き込み機能が含まれてお り 、 こ れを単な
るバイ ト 書き込み操作に単純化 し ています。
ページ 8/31
CY7C1370KV25
CY7C1372KV25
CY7C1370KV25 と CY7C1372KV25 は共通 I/O デバイ スである
ため、 出力がア ク テ ィ ブ な時にデー タ をデバイ スに駆動 し ては
な り ません。
デ ー タ を DQ 、 DQP (CY7C1370KV25 で は DQa,b,c,d ／
DQPa,b,c,d、CY7C1372KV25 では DQa,b ／ DQPa,b) 入力に送信
する前に、 出力イ ネーブル (OE) を HIGH にデアサー ト する こ
と がで き ます。 この場合、 出力 ド ラ イバーが ト ラ イ ス テー ト に
な り ます。 安全対策 と し ては、 DQ 、 DQP (CY7C1370KV25 で
はDQa,b,c,d ／DQPa,b,c,d、CY7C1372KV25 ではDQa,b ／DQPa,b)
は、OE の状態に関係な く 、書き込みサイ クルのデー タ 転送中に
自動的に ト ラ イ ス テー ト にな り ます。
ス リ ープ モー ド
ZZ 入力ピ ンは非同期入力です。 ZZ を アサー ト する と 、 SRAM
は省電力 「ス リ ープ」 モー ド に入 り ます。 こ のス リ ープ モー ド
への移行およびそ こ から の復帰には 2 ク ロ ッ ク サイ ク ルかか り
ます。 こ のモー ド では、デー タ の統合性が保証 さ れます。ス リ ー
プ モー ド に入 っ た時に保留中のア ク セ スは有効 と し て見な さ
れず、 動作完了も 保証 さ れません。 デバイ スはス リ ープ モー ド
に入る前に、 選択解除する必要があ り ます。 ZZ 入力が LOW に
戻っ た後、 CE1、 CE2 および CE3 は tZZREC の間非ア ク テ ィ ブ
のま まにする必要があ り ます。
イ ン タ ー リ ーブ バース ト ア ド レ ス表
(MODE = 開放または VDD)
バース ト 書き込みア ク セス
CY7C1370KV25 ／ CY7C1372KV25 は、 バース ト カ ウン タ ー
を内蔵 し てお り 、 単一のア ド レ ス を送信 し ア ド レ ス入力を再ア
サー ト せずに最大 4 回の書き込みを行 う こ と を可能に し ます。
8 ページの 「シ ン グル書 き込みア ク セ ス」 で説明 し た よ う に、
初期ア ド レ ス を ロー ド する ために ADV/LD を LOW に駆動する
必要があ り ます。 次の ク ロ ッ ク立ち上が り で ADV/LD が HIGH
に駆動 さ れる と 、 チ ッ プ イ ネーブル (CE1、 CE2、 CE3) および
WE 入力は無視 さ れ、 バース ト カ ウン タ ーはイ ン ク リ メ ン ト さ
れます。 正 し いデー タ バイ ト を書き込むために、 バース ト 書き
込みの各サイ クルで正 し いBW (CY7C1370KV25ではBWa,b,c,d、
CY7C1372KV25 では BWa,b) 入力を駆動する必要があ り ます。
1 番目の
ア ド レス
A1:A0
2 番目の
ア ド レス
A1:A0
3 番目の
ア ド レス
A1:A0
4 番目の
ア ド レス
A1:A0
00
01
10
11
01
00
11
10
10
11
00
01
11
10
01
00
リ ニア バース ト ア ド レ ス表
( モー ド = GND)
1 番目の
ア ド レス
A1:A0
2 番目の
ア ド レス
A1:A0
3 番目の
ア ド レス
A1:A0
4 番目の
ア ド レス
A1:A0
00
01
10
11
01
10
11
00
10
11
00
01
11
00
01
10
ZZ モー ド 電気的特性
パラ メ ー タ ー
IDDZZ
説明
テ ス ト 条件
–
65
単位
mA
–
2tCYC
ns
2tCYC
–
ns
こ のパラ メ ー タ ーはサン プ リ ング さ れた値
–
2tCYC
ns
こ のパラ メ ー タ ーはサン プ リ ング さ れた値
0
–
ns
ス リ ープ モー ド ス タ ンバイ電流 ZZ > VDD - 0.2V
ZZ > VDD - 0.2V
tZZS
デバイ スの動作か ら ZZ ま で
の時間
tZZREC
ZZ 復帰時間
ZZ < 0.2V
tZZI
ZZ ア ク テ ィ ブから ス リ ープ
電流ま での時間
tRZZI
ス リ ープ電流ま での ZZ 非
ア ク テ ィ ブ時間
文書番号 : 001-98233 Rev. *A
Min
Max
ページ 9/31
CY7C1370KV25
CY7C1372KV25
真理値表
以下は CY7C1370KV25 ／ CY7C1372KV25 の真理値表です。 [1、 2、 3、 4、 5、 6、 7、 8]
動作
使用 さ れる
ア ド レス
CE ZZ ADV/LD WE BWx OE CEN CLK
DQ
デ ィ セ レ ク ト サイ クル
無し
H
L
L
X
X
X
L
L–H
ト ラ イ ス テー ト
デ ィ セ レ ク ト サイ クル継続
無し
X
L
H
X
X
X
L
L–H
ト ラ イ ス テー ト
読み出 し サイ ク ル ( バース ト 開始 )
外部
L
L
L
H
X
L
L
L–H
デー タ 出力 (Q)
読み出 し サイ ク ル ( バース ト 継続 )
後続
X
L
H
X
X
L
L
L–H
デー タ 出力 (Q)
NOP ／ダ ミ ー読み出 し ( バース ト 開始 )
外部
L
L
L
H
X
H
L
L–H
ト ラ イ ス テー ト
ダ ミ ー読み出 し ( バース ト 継続 )
後続
X
L
H
X
X
H
L
L–H
ト ラ イ ス テー ト
書き込みサイ ク ル ( バース ト 開始 )
外部
L
L
L
L
L
X
L
L–H
デー タ 入力 (D)
書き込みサイ ク ル ( バース ト 継続 )
後続
X
L
H
X
L
X
L
L–H
デー タ 入力 (D)
NOP ／書き込み中止 ( バース ト 開始 )
無し
L
L
L
L
H
X
L
L–H
ト ラ イ ス テー ト
書き込み中止 ( バース ト 継続 )
後続
X
L
H
X
H
X
L
L–H
ト ラ イ ス テー ト
ク ロ ッ ク エ ッ ジの無視 ( ス ト ール )
電流
X
L
X
X
X
X
H
L–H
–
ス リ ープ モー ド
無し
X
H
X
X
X
X
X
X
ト ラ イ ス テー ト
注:
1. X = 「 ド ン ト ケア」、 H = 論理 HIGH、 L = 論理 LOW、 CE はすべてのチ ッ プ イ ネーブルがア ク テ ィ ブにな っ てい る こ と を示 し ます。 「BWx = L」 は、 少な く と も 1
つのバイ ト 書き込み選択信号がア ク テ ィ ブにな っ ている こ と を示 し 、 「BWx = valid」 は、 対象のバイ ト 書き込み選択信号がアサー ト さ れた こ と を示 し ます。 詳細
については、 書き込みサイ ク ル説明表を参照 し て く だ さ い。
2. 書き込みは、 WE と BWX を使 っ て定義 さ れます。 詳細については、 書き込みサイ ク ル説明表を参照 し て く だ さ い。
3. 書き込みサイ ク ルが検出 さ れた場合、 バイ ト 書き込み中で も 、 すべての I/O は ト ラ イ ス テー ト にな り ます。
4. DQ ピ ン と DQP ピ ンは現行のサイ ク ル と OE 信号に よ っ て制御 さ れます。
5. CEN = H の場合は、 待ち状態が挿入 さ れます。
6. デバイ スの電源投入時は、 OE に関わ ら ず、 各ピ ンは選択解除の状態で、 I/O は ト ラ イ ス テー ト の状態です。
7. OE は非同期で、 ク ロ ッ ク 立ち上が り と 同期 し てサン プ リ ン グ さ れません。 書き込みサイ ク ル中にマ スキン グ さ れます。 読み出 し サイ ク ルでは、 OE が非ア ク
テ ィ ブ、 ま たはデバイ スが選択解除 さ れた場合、 DQs と DQPX は ト ラ イ ス テー ト にな り 、 OE がア ク テ ィ ブの場合は、 DQs はデー タ を格納 し ます。
8. こ の表では、 バイ ト 書き込みの組み合わせの一部を示 し ます。 どの BWX の組み合わせ も 有効です。 ア ク テ ィ ブにな るバイ ト 書き込み信号に応 じ て、 適切な書き
込みが行われます。
文書番号 : 001-98233 Rev. *A
ページ 10/31
CY7C1370KV25
CY7C1372KV25
書き込み／読み出 し の部分真理値表
以下は CY7C1370KV25 の書き込み／読み出 し の部分真理値表です。 [9、 10、 11、 12]
CY7C1370KV25
WE
BWd
BWc
BWb
BWa
読み出 し
H
X
X
X
X
書き込み – バイ ト 書き込みな し
L
H
H
H
H
バイ ト a 書き込み – (DQa 、 DQPa)
L
H
H
H
L
バイ ト b 書き込み – (DQb 、 DQPb)
L
H
H
L
H
バイ ト b、 a 書き込み
L
H
H
L
L
バイ ト c 書き込み – (DQc 、 DQPc)
L
H
L
H
H
バイ ト c、 a 書き込み
L
H
L
H
L
バイ ト c、 b 書き込み
L
H
L
L
H
バイ ト c、 b、 a 書き込み
L
H
L
L
L
バイ ト d 書き込み – (DQd 、 DQPd)
L
L
H
H
H
バイ ト d、 a 書き込み
L
L
H
H
L
バイ ト d、 b 書き込み
L
L
H
L
H
バイ ト d、 b、 a 書き込み
L
L
H
L
L
バイ ト d、 c 書き込み
L
L
L
H
H
バイ ト d、 c、 a 書き込み
L
L
L
H
L
バイ ト d、 c、 b 書き込み
L
L
L
L
H
すべてのバイ ト 書き込み
L
L
L
L
L
書き込み／読み出 し の部分真理値表
以下は CY7C1372KV25 の書き込み／読み出 し の部分真理値表です。 [9、 10、 11、 12]
CY7C1372KV25
WE
BWB
BWa
読み出 し
H
x
x
書き込み – バイ ト 書き込みな し
L
H
H
バイ ト a 書き込み – (DQa 、 DQPa)
L
H
L
バイ ト b 書き込み – (DQb 、 DQPb)
L
L
H
両バイ ト 書き込み
L
L
L
注:
9. X = 「 ド ン ト ケア」、 H = 論理 HIGH、 L = 論理 LOW、 CE はすべてのチ ッ プ イ ネーブルがア ク テ ィ ブにな っ てい る こ と を示 し ます。 「BWx = L」 は、 少な く と も 1
つのバイ ト 書き込み選択信号がア ク テ ィ ブにな っ ている こ と を示 し 、 「BWx = valid」 は、 対象のバイ ト 書き込み選択信号がアサー ト さ れた こ と を示 し ます。 詳細
については、 書き込みサイ ク ル説明表を参照 し て く だ さ い。
10. 書き込みは、 WE と BWX を使 っ て定義 さ れます。 詳細は、 10 ページの 「真理値表」 を参照 し て く だ さ い。
11. 書き込みサイ ク ルが検出 さ れた場合、 バイ ト 書き込み中で も 、 すべての I/O は ト ラ イ ス テー ト にな り ます。
12. こ の表では、 バイ ト 書き込みの組み合わせの一部を示 し ます。 どの BWX の組み合わせ も 有効です。 ア ク テ ィ ブにな るバイ ト 書き込み信号に応 じ て、 適切な書き
込みが行われます。
文書番号 : 001-98233 Rev. *A
ページ 11/31
CY7C1370KV25
CY7C1372KV25
IEEE 1149.1 シ リ アル バウン ダ リ スキ ャ ン
(JTAG)
CY7C1370KV25 は、 シ リ アル バウン ダ リ スキ ャ ン テ ス ト ア
ク セス ポー ト (TAP) を組み込んでいます。 こ の製品は 1149.1
に完全に準拠 し ています。 TAP は、 JEDEC 標準の 2.5V または
2.5V I/O 論理レ ベルを使用 し て動作 し ます。
CY7C1370KV25 は、 TAP コ ン ト ロー ラ ー、 命令レ ジ ス タ 、 バ
ウ ン ダ リ スキ ャ ン レ ジ ス タ 、 バイパス レ ジ ス タ 、 および ID レ
ジ ス タ を含んでいます。
JTAG 機能の無効化
JTAG 機能を使用せず、 SRAM を動作 さ せる こ と がで き ます。
TAP コ ン ト ロー ラ ーを無効にする ためには、TCK を LOW (VSS)
に接続 し てデバ イ スへの ク ロ ッ ク 供給を防 ぐ 必要があ り ます。
TDI と TMS は内部で プルア ッ プ さ れてお り 、未接続にする こ と
がで き ます。 かわ り に、 プルア ッ プ抵抗を介 し て VDD に接続す
る こ と も で き ます。 TDO は未接続にする必要があ り ます。 電源
投入時にデバイ スは、 デバイ ス動作を妨げない リ セ ッ ト 状態に
入 り ます。
電源投入時に、 TDO が必ず HIGH Z 状態 と な る よ う 、 TAP を内
部で リ セ ッ ト し ます。
TAP レ ジ ス タ
SRAM テ ス ト 回路の入力 と 出力デー タ を スキ ャ ンする こ と を可
能にする ために、 TDI と TDO の間に レ ジ ス タ が接続 さ れます。
命令レ ジ ス タ を介 し て、 一度に選択 さ れる レ ジ ス タ は 1 つのみ
です。 デー タ は TCK の立ち上が り エ ッ ジ で TDI ボールに順次
にロー ド さ れます。 デー タ は TCK の立ち下が り エ ッ ジ で TDO
ボールに出力 さ れます。
命令レ ジ ス タ
3 ビ ッ ト の命令を命令レ ジ ス タ に順次にロー ド する こ と がで き
ます。 15 ページの 「TAP コ ン ト ロー ラ ーのブ ロ ッ ク 図」 に示す
よ う に、 こ のレ ジ ス タ は TDI と TDO ボール間に配置 さ れた時
にロー ド さ れます。 電源投入時に、 IDCODE 命令が命令レ ジ ス
タ にロー ド さ れます。前述 し た よ う に、コ ン ト ロー ラ ーが リ セ ッ
ト 状態にな っ た場合に も 、 IDCODE 命令が命令レ ジ ス タ にロー
ド さ れます。
テ ス ト ア ク セス ポー ト (TAP)
TAP コ ン ト ロー ラ ーが Capture-IR 状態にな っ た時、 基板レ ベ
ルのシ リ アル テ ス ト デー タ パスの障害分離を可能にする ため
に、 2 進数 「01」 パ タ ーンが最下位 2 ビ ッ ト にロー ド さ れます。
テ ス ト ク ロ ッ ク (TCK)
バイパス レ ジ ス タ
テ ス ト ク ロ ッ クは TAP コ ン ト ロー ラ ー と のみ併用で き ます。全
ての入力を TCK の立ち上が り エ ッ ジで取 り 込みます。すべての
出力は TCK の立ち下が り エ ッ ジで駆動 さ れます。
レ ジ ス タ を通 し てデー タ を順次シ フ ト する際の時間を節約する
ために、 特定のチ ッ プ を スキ ッ プする こ と が有効な場合も あ り
ます。 バイパス レ ジ ス タ は、 TDI と TDO ボール間に配置で き
る 1 ビ ッ ト のレ ジス タ です。こ れによ り 、最小限の遅延で SRAM
を介 し てデー タ を シ フ ト する こ と がで き ます。 BYPASS 命令が
実行 さ れる と 、 バイパス レ ジ ス タ は LOW (VSS) に設定 さ れま
す。
テ ス ト モー ド 選択 (TMS)
TMS 入力は、TAP コ ン ト ロー ラ ーに コ マ ン ド を送信する ために
使用 さ れ、 TCK の立ち上が り エ ッ ジ でサン プ リ ング さ れます。
TAP を使用 し ない場合、 このボールを未接続 と する こ と がで き
ます。 ボールは内部で プルア ッ プ さ れている ため、 論理 HIGH
レ ベルにな り ます。
テ ス ト デー タ 入力 (TDI)
TDI ボールは、 レ ジ ス タ に情報を シ リ アル入力するのに使用 さ
れ、 どのレ ジ ス タ の入力に も接続する こ と がで き ます。 TDI と
TDO 間の接続レ ジス タ は、TAP 命令レ ジ ス タ にロー ド さ れた命
令によ っ て選択 さ れます。 命令レ ジ ス タ にロー ド する方法につ
いては、 14 ページの 「TAP コ ン ト ロー ラ ー状態遷移図」 を参照
し て く だ さ い。ア プ リ ケーシ ョ ン で TAP を使用 し ない場合、TDI
は内部で プルア ッ プ さ れてお り 、未接続 と する こ と がで き ます。
TDI はあ ら ゆる レ ジ ス タ の最上位ビ ッ ト (MSB) に接続 さ れま
す。
テ ス ト デー タ 出力 (TDO)
TDO 出力ボールは、レ ジ ス タ か ら デー タ を シ リ アル出力する た
めに使用 さ れます。 TAP ス テー ト マシ ンの状態に応 じ て、 出力
はア ク テ ィ ブにな り ます (18 ページの 「命令 コ ー ド 」 を参照 し
て く だ さ い )。 出力は TCK の立ち下が り エ ッ ジ で変化 し ます。
TDO は、 レ ジス タ の最下位ビ ッ ト (LSB) に接続 さ れます。
TAP リ セ ッ ト の実行
バウン ダ リ スキ ャ ン レ ジス タ
バウン ダ リ スキ ャ ン レ ジ ス タ は、 SRAM 上の全ての入力およ
び双方向ボールに接続 さ れます。
バ ウ ン ダ リ ス キ ャ ン レ ジ ス タ は、 TAP コ ン ト ロ ー ラ ー が
Capture-DR 状態にな っ た時に RAM I/O リ ングの内容で ロー ド
さ れ、 そ し て コ ン ト ロー ラ ーが Shift-DR 状態に入る と TDI と
TDO ボール間に配置 さ れます。EXTEST、SAMPLE/PRELOAD、
SAMPLE Z 命令は、 I/O リ ングの内容を取 り 込むために使用 さ
れます。
19 ページの 「バウン ダ リ スキ ャ ン順序」 に、 ビ ッ ト が接続 さ
れている順序を示 し ます。 各ビ ッ ト は、 SRAM パ ッ ケージ上の
1 つの端子に対応 し ます。 レ ジ ス タ の MSB は TDI に、 LSB は
TDO に接続 さ れます。
識別 (ID) レ ジ ス タ
IDCODE
コ マ ン ド が命令 レ ジ ス タ に ロ ー ド さ れ た 時、
Capture-DR 状態の間に、ID レ ジス タ にベン ダー固有の 32 ビ ッ
ト コ ー ド がロー ド さ れます。IDCODE は、TAP コ ン ト ロー ラ ー
が Shift-DR 状態の間に SRAM に接続 さ れ、 シ フ ト アウ ト さ れ
ます。 ID レ ジ ス タ のベン ダ コ ー ド および他の情報は 18 ページ
の 「ID レ ジス タ の定義」 の通 り です。
リ セ ッ ト は、TCK の 5 つの立ち上が り エ ッ ジの間 TMS を HIGH
(VDD) に固定する こ と で実行 さ れます。 こ の リ セ ッ ト は SRAM
の動作に影響を与えず、 SRAM の動作中に実行で き ます。
文書番号 : 001-98233 Rev. *A
ページ 12/31
CY7C1370KV25
CY7C1372KV25
TAP 命令セ ッ ト
概要
3 ビ ッ ト の命令レ ジ ス タ によ り 、 8 つの異な る命令があ り ます。
すべての組み合わせは、 命令 コ ー ド 表に一覧表示 し ます。 こ れ
らの命令の内 3 つは RESERVED で、 使用で き ません。 残 り の
5 つの命令を以下で詳 し く 説明 し ます。
命令レ ジ ス タ がTDI と TDOの間に配置 さ れる と 、命令はShift-IR
状態の間に TAP コ ン ト ロー ラ ーにロー ド さ れます。こ の状態の
間に、 命令は命令レ ジ ス タ を通 し て TDI ボールか ら TDO ボー
ルま でシ フ ト さ れます。 シ フ ト イ ン さ れた命令を実行する ため
に、 TAP コ ン ト ロー ラ ーを Update-IR 状態にする必要があ り ま
す。
EXTEST
EXTEST 命令は、 プ リ ロー ド さ れたデー タ を シ ス テム出力ピ ン
を通 し て駆動 し ます。 こ の命令では、 Shift-DR 状態の間にシ リ
アル ア ク セス用にバウン ダ リ スキ ャ ン レ ジ ス タ を TDI と TDO
の間に接続 し ます。
IDCODE
IDCODE 命令では、 ベン ダー固有の 32 ビ ッ ト コ ー ド を命令レ
ジ ス タ に ロ ー ド し ます。 ま た、 命令レ ジ ス タ を TDI ボール と
TDO ボールの間に配置 し て、 TAP コ ン ト ロー ラ ーが Shift-DR
状態に入っ た時に IDCODE をデバイ スか ら シ フ ト アウ ト し ま
す。
IDCODE 命令は、 電源投入時ま たは TAP コ ン ト ロ ー ラ ーが
「Test-Logic-Reset」 状態に入る度に、 命令レ ジス タ にロー ド さ
れます。
SAMPLE Z
SAMPLE Z 命令によ り 、 TAP コ ン ト ロー ラ ーが Shift-DR 状態
に入っ た時にバウン ダ リ スキ ャ ン レ ジス タ が TDI と TDO ボー
ルの間に接続 さ れます。 また、 こ の命令は、 全ての SRAM 出力
を High Z 状態に し ます。
SAMPLE/PRELOAD
SAMPLE/PRELOAD
は 1149.1
標 準 の 必 須 命 令 で す。
SAMPLE/PRELOAD 命令が命令レ ジ ス タ にロー ド さ れ、TAP コ
ン ト ロー ラ ーが Capture-DR 状態にな る と 、 入力 と 出力ピ ン上
のデー タ のスナ ッ プ シ ョ ッ ト がバウ ン ダ リ スキ ャ ン レ ジ ス タ
に取 り 込まれます。
TAP コ ン ト ロー ラ ー ク ロ ッ クは最大 20MHz の周波数で動作す
るのに対 し て、 SRAM ク ロ ッ クは桁違いに速い周波数で動作す
る こ と に注意 し て く だ さ い。 ク ロ ッ ク周波数に大き な差がある
ため、 入力または出力は Capture-DR 状態中に変化する可能性
があ り ます。 その後、 TAP は変化中 ( メ タ ス テーブル状態 ) の
信号を取 り 込 も う と するか も し れません。 こ れはデバイ スに悪
影響を与え ませんが、 取 り 込まれた値に対する保証はあ り ませ
ん。 再現性のない結果 と な る場合があ り ます。
ト ア ッ プ + ホール ド 時間 (tCS+tCH) を満たす十分な安定時間を
取る必要があ り ます。SAMPLE/PRELOAD 命令の間に ク ロ ッ ク
を 停止す る ( ま たは遅 く す る ) 方法がデザ イ ン に な い場合、
SRAM ク ロ ッ ク 入力は正常に取 り 込まれない場合があ り ます。
こ れが問題にな っ て も 、 他の全ての信号を取 り 込む こ と はまだ
可能で、 単にバウン ダ リ スキ ャ ン レ ジス タ に取 り 込まれた CK
および CK の値を無視 し て も かまいません。
デー タ が取 り 込まれる と 、TAP を Shift-DR 状態に移行 さ せる こ
と でデー タ を シ フ ト ア ウ ト す る こ と がで き ます。 こ れに よ り 、
バウン ダ リ スキ ャ ン レ ジス タ が TDI と TDO ピ ンの間に配置 さ
れます。
PRELOAD では、 他のバウン ダ リ スキ ャ ン テ ス ト 動作の選択
の前に、 初期デー タ パ タ ーン をバウン ダ リ スキ ャ ン レ ジ ス タ
セルのラ ッ チ さ れたパラ レル出力に配置 し ます。
SAMPLE および PRELOAD のデー タ のシ フ ト は、 必要に応 じ
て同時に実行する こ と がで き ます。 つま り 取 り 込まれたデー タ
がシ フ ト アウ ト さ れている間にプ リ ロー ド さ れたデー タ がシ フ
ト イ ン さ れます。
BYPASS
BYPASS 命令が命令レ ジ ス タ にロー ド さ れ、TAP が Shift-DR 状
態にな る と 、 バイパス レ ジス タ は TDI と TDO ピ ンの間に配置
さ れます。 BYPASS 命令の利点は、 複数のデバイ スが基板上で
互いに接続 さ れてい る時にバウ ン ダ リ スキ ャ ン パス を短縮す
る こ と です。
EXTEST OUTPUT BUS TRISTATE
IEEE 標準 1149.1 では、 TAP コ ン ト ロー ラ ーは出力バス を ト ラ
イ ス テー ト にで き る必要があ り ます。
バウン ダ リ スキ ャ ン レ ジス タ には、 ビ ッ ト 89 に位置付け ら れ
た特別な ビ ッ ト があ り ます (165 ボール FBGA パ ッ ケージの場
合 )。 「extest output bus tristate」 と 呼ばれる こ のスキ ャ ン セル
は、 TAP コ ン ト ロー ラ ーで 「Update-DR」 状態中にプ リ ロー ド
レ ジ ス タ に ラ ッ チ さ れた時、 EXTEST が現時点の命令 と し て入
力 さ れる と 、出力 (Q バス ) ピ ンの状態を直接制御 し ます。 こ の
ビ ッ ト は HIGH の時、出力バ ッ フ ァ に出力バス を駆動 さ せます。
LOW の時、 出力バス を High Z 状態に移行 さ せます。
Shift-DR 状態中に、 SAMPLE/PRELOAD または EXTEST コ マ
ン ド を入力 し て、 所望のビ ッ ト を そのセルにシ フ ト する こ と で
こ のビ ッ ト を セ ッ ト で き ます。 「Update-DR」 状態の間に、 その
シ フ ト レ ジ ス タ セルにロー ド さ れた値はプ リ ロー ド レ ジ ス タ
に ラ ッ チ さ れます。 EXTEST 命令を入力する と 、 こ のビ ッ ト は
出力 Q バス ピ ン を直接制御 し ます。 デバイ スが電源投入 さ れ
た時や TAP コ ン ト ロー ラ ーが 「Test-Logic-Reset」 状態にな っ
た時に出力を有効にする ために、 こ のビ ッ ト は HIGH にあ ら か
じ めセ ッ ト さ れる こ と に注意 し て く だ さ い。
Reserved
こ れら 命令は実装 さ れていませんが、 将来使用のために予約 さ
れています。 こ れら の命令を使用 し ないで く だ さ い。
バウン ダ リ スキ ャ ン レ ジ ス タ が信号の正 し い値を取 り 込むた
めに、 SRAM 信号は、 TAP コ ン ト ロー ラ ーのキ ャ プ チ ャ セ ッ
文書番号 : 001-98233 Rev. *A
ページ 13/31
CY7C1370KV25
CY7C1372KV25
TAP コ ン ト ロー ラ ー状態遷移図
1
TEST-LOGIC
RESET
0
0
RUN-TEST/
IDLE
1
SELECT
DR-SCAN
1
SELECT
IR-SCAN
0
1
0
1
CAPTURE-DR
CAPTURE-IR
0
0
SHIFT-DR
0
SHIFT-IR
1
1
EXIT1-IR
0
1
0
PAUSE-DR
0
PAUSE-IR
1
0
1
EXIT2-DR
0
EXIT2-IR
1
1
UPDATE-DR
1
0
1
EXIT1-DR
0
1
0
UPDATE-IR
1
0
状態遷移の 0/1 は、 TCK の立ち上が り エ ッ ジ での TMS の値を示 し ます。
文書番号 : 001-98233 Rev. *A
ページ 14/31
CY7C1370KV25
CY7C1372KV25
TAP コ ン ト ロー ラ ーのブ ロ ッ ク図
0
Bypass Register
2 1 0
Selection
Circuitry
TDI
Instruction Register
31 30 29 .
.
Selection
Circuitry
. 2 1 0
TDO
Identification Register
x .
.
.
.
. 2 1 0
Boundary Scan Register
TCK
TMS
TAP CONTROLLER
TAP タ イ ミ ング
図 3. TAP タ イ ミ ング
1
2
Test Clock
(TCK)
3
tTH
tTMSS
tTMSH
tTDIS
tTDIH
t
TL
4
5
6
tCYC
Test Mode Select
(TMS)
Test Data-In
(TDI)
tTDOV
tTDOX
Test Data-Out
(TDO)
DON’T CARE
文書番号 : 001-98233 Rev. *A
UNDEFINED
ページ 15/31
CY7C1370KV25
CY7C1372KV25
TAP AC ス イ ッ チ ング特性
動作範囲において
パラ メ ー タ ー [13、 14]
説明
クロッ ク
tTCYC
TCK ク ロ ッ ク サイ クル時間
Min
Max
単位
50
–
ns
tTF
TCK ク ロ ッ ク周波数
–
20
MHz
tTH
TCK ク ロ ッ ク HIGH 時間
20
–
ns
tTL
TCK ク ロ ッ ク LOW 時間
20
–
ns
出力時間
tTDOV
TCK ク ロ ッ ク LOW から TDO 有効ま で
–
10
ns
tTDOX
TCK ク ロ ッ ク LOW から TDO 無効ま で
0
–
ns
セ ッ ト ア ッ プ時間
tTMSS
TCK ク ロ ッ クの立ち上が り ま での TMS セ ッ ト ア ッ プ時間
5
–
ns
tTDIS
TCK ク ロ ッ クの立ち上が り ま での TDI セ ッ ト ア ッ プ時間
5
–
ns
tCS
TCK の立ち上が り ま でのキ ャ プ チ ャ セ ッ ト ア ッ プ時間
5
–
ns
ホール ド 時間
tTMSH
TCK ク ロ ッ ク立ち上が り 後の TMS ホール ド 時間
5
–
ns
tTDIH
TCK ク ロ ッ ク立ち上が り 後の TDI ホール ド 時間
5
–
ns
tCH
TCK ク ロ ッ ク立ち上が り 後のキ ャ プ チ ャ ホール ド 時間
5
–
ns
注:
13. tCS と tCH は、 バウ ン ダ リ スキ ャ ン レ ジ ス タ か ら デー タ を ラ ッ チする ためのセ ッ ト ア ッ プ と ホール ド 時間を示 し ます。
14. テ ス ト 条件は、 TAP AC テ ス ト 条件での負荷を使用 し て指定 さ れます。 tR/tF = 1ns。
文書番号 : 001-98233 Rev. *A
ページ 16/31
CY7C1370KV25
CY7C1372KV25
2.5V TAP AC テ ス ト 条件
2.5V TAP AC 出力負荷の等価回路
1.25V
入力パルス レ ベル ............................................. VSS ～ 2.5V
入力の立ち上が り と 立ち下が り 時間
50Ω
( スルー レー ト ) .......................................................... 2V/ns
入力 タ イ ミ ングの リ フ ァ レ ン ス電圧レ ベル ................ 1.25V
TDO
出力の リ フ ァ レ ン ス電圧レ ベル .................................. 1.25V
Z O= 50Ω
テ ス ト 負荷終端電源電圧 ............................................. 1.25V
20pF
TAP DC 電気的特性 と 動作条件
( 特記 さ れていない限 り 、 0°C < TA < +70°C ； VDD = 2.5V ± 0.125V)
パラ メ ー タ ー [15]
テ ス ト 条件
Min
Max
単位
出力 HIGH 電圧
IOH = –1.0mA、 VDDQ = 2.5V
2.0
–
V
VOH2
出力 HIGH 電圧
IOH = –100µA、 VDDQ = 2.5V
2.1
–
V
VOL1
出力 LOW 電圧
IOL = 8.0mA、 VDDQ = 2.5V
–
0.4
V
VOL2
出力 LOW 電圧
VOH1
説明
VDDQ = 2.5V
–
0.2
V
入力 HIGH 電圧
VDDQ = 2.5V
1.7
VDD + 0.3
V
VIL
入力 LOW 電圧
VDDQ = 2.5V
–0.3
0.7
V
IX
入力負荷電流
–5
5
µA
VIH
IOL = 100µA
GND < VIN < VDDQ
注:
15. 全ての電圧は VSS (GND) を基準に し ています。
文書番号 : 001-98233 Rev. *A
ページ 17/31
CY7C1370KV25
CY7C1372KV25
スキ ャ ン レ ジ ス タ サイ ズ
レ ジス タ 名
ビ ッ ト サイ ズ (×18)
3
命令
1
バイパス
ID
32
バウン ダ リ スキ ャ ン順序 (165 ボール FBGA パ ッ ケージ )
89
ID レ ジ ス タ の定義
命令 フ ィ ール ド
説明
CY7C1370KV25
000
バージ ョ ン番号 (31:29)
サイ プ レ スのデバイ ス ID (28:12)
サイ プ レ スの JEDEC ID (11:1)
01011001000010101
00000110100
1
ID レ ジス タ の有無 (0)
バージ ョ ン番号用に予約済み
将来使用のために予約済み
SRAM ベン ダーを識別
ID レ ジス タ の有無を示す
命令 コ ー ド
EXTEST
命令
コー ド
000
IDCODE
001
ベン ダー ID コ ー ド を ID レ ジ ス タ にロー ド し 、 レ ジ ス タ を TDI と TDO の間に配置。 こ の
処理は SRAM 動作に影響を与えない
SAMPLE Z
010
I/O リ ン グの内容を取 り 込む。 バウン ダ リ スキ ャ ン レ ジ ス タ を TDI と TDO の間に配置。 全
ての SRAM 出力 ド ラ イバーを HIGH Z 状態に移行
RESERVED
011
未使用 : 将来使用のために予約済み
SAMPLE/PRELOAD
100
I/O リ ン グの内容を取 り 込む。 バウン ダ リ スキ ャ ン レ ジ ス タ を TDI と TDO の間に配置。
SRAM 動作に影響を与えない
RESERVED
101
未使用 : 将来使用のために予約済み
RESERVED
110
未使用 : 将来使用のために予約済み
BYPASS
111
バイパス レ ジ ス タ を TDI と TDO の間に配置。 こ の動作は SRAM 動作に影響を与えない
文書番号 : 001-98233 Rev. *A
説明
入力および出力 リ ングの内容を取 り 込む。 バウン ダ リ スキ ャ ン レ ジ ス タ を TDI と TDO の
間に配置。 全ての SRAM 出力 ド ラ イバーを High Z 状態に移行
ページ 18/31
CY7C1370KV25
CY7C1372KV25
バウン ダ リ スキ ャ ン順序
165 ボール FBGA [16、 17]
ビ ッ ト 番号
1
ボール ID
N6
ビ ッ ト 番号
31
ボール ID
D10
ビ ッ ト 番号
61
ボール ID
G1
2
N7
32
C11
62
D2
3
N10
33
A11
63
E2
4
P11
34
B11
64
F2
5
P8
35
A10
65
G2
6
R8
36
B10
66
H1
7
R9
37
A9
67
H3
8
P9
38
B9
68
J1
9
P10
39
C10
69
K1
10
R10
40
A8
70
L1
11
R11
41
B8
71
M1
12
H11
42
A7
72
J2
13
N11
43
B7
73
K2
14
M11
44
B6
74
L2
15
L11
45
A6
75
M2
16
K11
46
B5
76
N1
17
J11
47
A5
77
N2
18
M10
48
A4
78
P1
19
L10
49
B4
79
R1
20
K10
50
B3
80
R2
21
J10
51
A3
81
P3
22
H9
52
A2
82
R3
23
H10
53
B2
83
P2
24
G11
54
C2
84
R4
25
F11
55
B1
85
P4
26
E11
56
A1
86
N5
27
D11
57
C1
87
P6
28
G10
58
D1
88
R6
89
内部
29
F10
59
E1
30
E10
60
F1
注:
16. NC ( 未接続 ) のボールは LOW にプ リ セ ッ ト さ れます。
17. ビ ッ ト 89 は HIGH に プ リ セ ッ ト さ れます。
文書番号 : 001-98233 Rev. *A
ページ 19/31
CY7C1370KV25
CY7C1372KV25
最大定格
動作範囲
最大定格を超え る と デバイ スの寿命が短 く な る可能性があ り ま
す。 ユーザー ガ イ ド ラ イ ンはテス ト さ れていません。
保存温度 .................................................... –65°C ～ +150°C
通電時の周囲温度....................................... –55°C ～ +125°C
範囲
周囲温度
VDD/VDDQ
民生用
0°C ～ +70°C
2.5V ± 5%
中性子ソ フ ト エ ラ ー耐性
GND を基準 と し た VDD 上の電源電圧 ......... –0.5V ～ +3.6V
パラ メ ー タ ー
GND を基準 と し た VDDQ 上の電源電圧 ........ –0.5V ～ +VDD
LSBU (ECC な 単一論理
し のデバイ ス ) ビ ッ ト 反転
LMBU
論理マルチ
ビッ ト アッ
プセ ッ ト
SEL
シ ングル イ
ベン ト ラ ッ
チア ッ プ
ト ラ イ ス テー ト 状態の出力に与え る
DC 電圧 ............................................... –0.5V ～ VDDQ+0.5V
DC 入力電圧 ...........................................–0.5V ～ VDD+0.5V
出力 (LOW) への電流 .................................................. 20mA
静電放電時の電圧
(MIL-STD-883、 メ ソ ッ ド 3015) ............................. > 2001V
ラ ッ チア ッ プ電流.................................................... > 200mA
説明
テ ス ト 条件 Typ
25°C
197
Max*
216
単位
FIT/
Mb
25°C
0
0.01
FIT/
Mb
85°C
0
0.1
FIT/
Dev
* テ ス ト 中に LMBU または SEL イ ベン ト は発生 し ない； こ の欄は χ2 分布の 95%
信頼上限を示す。 詳細は、 「AN54908 - Accelerated Neutron SER Testing and
Calculation of Terrestrial Failure Rates」 のア プ リ ケーシ ョ ン ノ ー ト を参照
電気的特性
動作範囲において
パラ メ ー タ ー [18、 19]
VDD
説明
テ ス ト 条件
電源電圧
Min
Max
単位
2.375
2.625
V
2.375
VDD
V
VDDQ
I/O 電源電圧
2.5V I/O の場合
VOH
出力 HIGH 電圧
2.5V I/O、 IOH = -1.0mA の場合
2.0
–
V
2.5V I/O、 IOL = 1.0mA の場合
–
0.4
V
VOL
出力 LOW 電圧
入力 HIGH
電圧 [18]
2.5V I/O の場合
1.7
VDD + 0.3 V
V
VIL
入力 LOW
電圧 [18]
2.5V I/O の場合
–0.3
0.7
V
IX
入力 リ ー ク電流
(ZZ と MODE を除 く )
GND  VI  VDDQ
–5
5
A
MODE の入力電流
入力 = VSS
–30
–
入力 = VDD
–
5
入力 = VSS
–5
–
入力 = VDD
–
30
GND  VI  VDD、 出力が無効
–5
5
VIH
ZZ の入力電流
IOZ
出力 リ ー ク電流
A
注:
18. オーバーシ ュ ー ト : VIH(AC) < VDD + 1.5V ( パルス幅は tCYC/2 未満 )、 ア ン ダーシ ュ ー ト : VIL(AC) > –2V ( パルス幅は tCYC/2 未満 )。
19. TPower-up: 少な く と も 200ms 以上での 0V か ら VDD(min) ま での直線昇圧を前提 と し ています。 こ の期間中は、 VIH < VDD 、 VDDQ < VDD です。
文書番号 : 001-98233 Rev. *A
ページ 20/31
CY7C1370KV25
CY7C1372KV25
電気的特性 ( 続き )
動作範囲において
パラ メ ー タ ー [18、 19]
説明
IDD
VDD 動作時電源
ISB1
ISB2
ISB3
ISB4
テ ス ト 条件
Min
Max
5ns のサイ ク ル、 ×18
200MHz
×36
–
158
–
178
6ns のサイ ク ル、 ×18
167MHz
×36
–
143
–
163
× 18
–
75
× 36
–
80
× 18
–
75
× 36
–
80
自動 CE パワーダウン電 最大 VDD、 デバイ ス選択 すべてのス ピー ド × 18
グ レー ド
流 – CMOS 入力
解除、 VIN  0.3V または
× 36
VIN > VDDQ - 0.3V、 f = 0
–
65
–
70
× 18
–
75
× 36
–
80
× 18
–
75
× 36
–
80
自動 CE パワーダウン電 最大 VDD、 デバイ ス選択 すべてのス ピー ド ×18
流 – TTL 入力
解除、 VIN  VIH または
グ レー ド
×36
VIN  VIL、 f = 0
–
65
–
70
VDD = Max.、 IOUT =
0mA、
f = fMAX = 1/tCYC
自動 CE パワーダウン電 最大 VDD、 デバイ ス選択 5ns のサイ ク ル、
200MHz
流 – TTL 入力
解除、 VIN  VIH または
VIN  VIL、
6ns のサイ ク ル、
f = fMAX = 1/tCYC
167MHz
自動 CE パワーダウン電 最大 VDD、 デバイ ス選択 5ns のサイ ク ル、
200MHz
流 – CMOS 入力
解除、 VIN  0.3 V または
VIN > VDDQ - 0.3 V、
6ns のサイ ク ル、
f = fMAX = 1/tCYC
167MHz
文書番号 : 001-98233 Rev. *A
単位
mA
mA
mA
mA
ページ 21/31
CY7C1370KV25
CY7C1372KV25
容量
パラ メ ー タ ー
CIN
説明
100 ピ ン TQFP 165 ボール FBGA
パ ッ ケージ
パ ッ ケージ
テ ス ト 条件
TA = 25°C、 f = 1MHz、
VDD = 2.5V、 VDDQ = 2.5V
入力静電容量
CCLK
ク ロ ッ ク 入力静電容量
CI/O
入力／出力の静電容量
単位
5
5
pF
5
5
pF
5
5
pF
熱抵抗
パラ メ ー タ ー
説明
熱抵抗
( ジ ャ ン ク シ ョ ンか ら周囲 )
JA
100 ピ ン
TQFP パ ッ
ケージ
テ ス ト 条件
JB
熱抵抗
( ジ ャ ン ク シ ョ ンか ら ボー ド )
JC
熱抵抗
( ジ ャ ン ク シ ョ ンか ら ケース )
無風時 (0 m/s)
テ ス ト 条件は、
EIA/JESD51 によ る、
空冷 (1 m/s)
熱イ ン ピーダ ン ス を
測定する ための標準
空冷 (3 m/s)
的な テ ス ト 方法 と 手
-順に従 う
165 ボール FBGA 単位
パ ッ ケージ
37.95
17.34
C/W
33.19
14.33
C/W
30.44
12.63
C/W
24.07
8.95
C/W
8.36
3.50
C/W
AC テ ス ト の負荷 と 波形
図 4. AC テ ス ト の負荷 と 波形
2.5V I/O テス ト 負荷
R = 1667
2.5V
出力出力
RL = 50
5 pF
VT = 1.25V
(a)
文書番号 : 001-98233 Rev. *A
すべての入力パルス
VDDQ
出力
Z0 = 50
JIG と
ス コ ープ を
(b)
含む
GND
R = 1538
10%
90%
10%
90%
 1ns
 1ns
(c)
ページ 22/31
CY7C1370KV25
CY7C1372KV25
ス イ ッ チ ング特性
動作範囲において
パラ メ ー タ ー [20、 21]
-200
説明
-167
単位
Min
Max
Min
Max
VCC(typ) か ら最初の読み出 し ／書き込みア ク セス
1
–
1
–
ms
tCYC
ク ロ ッ ク サイ ク ル時間
5
–
6
–
ns
FMAX
最大動作周波数
–
200
–
167
MHz
tCH
ク ロ ッ ク HIGH
2.0
–
2.2
–
ns
ク ロ ッ ク LOW 時間
2.0
–
2.2
–
ns
–
3.2
–
3.4
ns
tPower[22]
クロッ ク
tCL
出力時間
tCO
CLK 立ち上が り 後のデー タ 出力有効時間
tEOV
OE LOW から 出力有効ま で
tDOH
tCHZ
tCLZ
tEOHZ
tEOLZ
–
3.0
–
3.4
ns
1.5
–
1.5
–
ns
ク ロ ッ クか ら High Z ま で
[23、 24、 25]
–
3.0
–
3.4
ns
ク ロ ッ クか ら Low Z ま で
[23、 24、 25]
1.3
–
1.5
–
ns
–
3.0
–
3.4
ns
0
–
0
–
ns
CLK 立ち上が り 後のデー タ 出力ホール ド 時間
OE HIGH から出力 High Z ま で
OE LOW から 出力 Low Z ま で
[23、 24、 25]
[23、 24、 25]
セ ッ ト ア ッ プ時間
tAS
CLK 立ち上が り 前のア ド レ ス セ ッ ト ア ッ プ時間
1.4
–
1.5
–
ns
tDS
CLK 立ち上が り 前のデー タ 入力セ ッ ト ア ッ プ時間
1.4
–
1.5
–
ns
tCENS
CLK 立ち上が り 前の CEN セ ッ ト ア ッ プ時間
1.4
–
1.5
–
ns
tWES
1.4
–
1.5
–
ns
tALS
CLK 立ち上が り 前の WE、 BWx セ ッ ト ア ッ プ
CLK 立ち上が り 前の ADV/LD セ ッ ト ア ッ プ時間
1.4
–
1.5
–
ns
tCES
チ ッ プ セ レ ク ト のセ ッ ト ア ッ プ時間
1.4
–
1.5
–
ns
tAH
CLK 立ち上が り 後のア ド レ ス ホール ド 時間
0.4
–
0.5
–
ns
tDH
CLK 立ち上が り 後のデー タ 入力ホール ド 時間
0.4
–
0.5
–
ns
tCENH
ホール ド 時間
CLK 立ち上が り 後の CEN ホール ド 時間
0.4
–
0.5
–
ns
tWEH
CLK 立ち上が り 後の WE、 BWx ホール ド 時間
0.4
–
0.5
–
ns
tALH
CLK 立ち上が り 後の ADV/LD ホール ド 時間
0.4
–
0.5
–
ns
tCEH
CLK 立ち上が り 後のチ ッ プ セ レ ク ト ホール ド 時間
0.4
–
0.5
–
ns
注:
20. VDDQ = 2.5V 時、 タ イ ミ ン グの リ フ ァ レ ン ス電圧は 1.25V です。
21. 特記 さ れていない限 り 、 テ ス ト 条件は 22 ページの図 4 の (a) に示 し ます。
22. こ のデバイ スは電圧レギ ュ レ ー タ を内蔵 し ています ； tpower は、 読み出 し ま たは書き込み処理が開始で き る前に、 最初に VDD ( 最小値 ) を超えた電源を供給する
こ と が必要な時間です。
23. tCHZ、 tCLZ、 tEOLZ、 tEOHZ は 22 ページの図 4 の (b) に示 し た AC テ ス ト 条件で指定 さ れます。 変化は定常状態での電圧 ± 200mV の電圧レ ベルで測定 さ れます。
24. 任意の所与の電圧 と 温度において、 同 じ デー タ バス を共用する時、 SRAM 間にバス競合を回避する ために、 tEOHZ は tEOLZ よ り 小 さ く 、 tCHZ は tCLZ よ り 小 さ い
こ と が必要です。 こ れ ら の仕様は、 バス競合条件を意味 し ませんが、 最悪の場合のユーザー条件において保証 さ れるパ ラ メ ー タ ーを示 し ます。 デバイ スは、 同
じ シ ス テム条件の下で LOW Z の前に HIGH Z を達成する よ う に設計 さ れています。
25. こ のパ ラ メ ー タ ーはサン プ リ ン グ さ れた値であ り 、 すべてのデバイ ス で試験 さ れるわけではあ り ません。
文書番号 : 001-98233 Rev. *A
ページ 23/31
CY7C1370KV25
CY7C1372KV25
ス イ ッ チ ング波形
図 5. 読み出 し ／書き込みサイ クル タ イ ミ ン グ [26、 27、 28]
1
2
3
t CYC
4
5
6
A3
A4
7
8
9
A5
A6
A7
10
CLK
tCENS
tCENH
tCH
tCL
CEN
tCES
tCEH
CE
ADV/LD
WE
BWx
A1
ADDRESS
A2
tCO
tAS
tDS
tAH
Data
In-Out (DQ)
tDH
D(A1)
tCLZ
D(A2)
D(A2+1)
tDOH
Q(A3)
tOEV
Q(A4)
tCHZ
Q(A4+1)
D(A5)
Q(A6)
tOEHZ
tDOH
tOELZ
OE
WRITE
D(A1)
WRITE
D(A2)
BURST
WRITE
D(A2+1)
READ
Q(A3)
READ
Q(A4)
DON’T CARE
BURST
READ
Q(A4+1)
WRITE
D(A5)
READ
Q(A6)
WRITE
D(A7)
DESELECT
UNDEFINED
注:
26. こ の波形の場合は ZZ は LOW に保持 さ れます。
27. CE が LOW の場合、 CE1 は LOW、 CE2 は HIGH、 CE3 は LOW です。 CE が HIGH の場合、 CE1 は HIGH、 ま たは CE2 は LOW、 ま たは CE3 は HIGH で
す。
28. バース ト シーケ ン スの順序は、 MODE ピ ンのス テー タ スに よ り 判定 さ れます (0 = リ ニア、 1 = イ ン タ ー リ ーブ )。 バース ト 動作は任意です。
文書番号 : 001-98233 Rev. *A
ページ 24/31
CY7C1370KV25
CY7C1372KV25
ス イ ッ チ ング波形 ( 続き )
図 6. NOP、 STALL、 DESELECT サイ クル [29、 30、 31]
1
2
A1
A2
3
4
5
A3
A4
6
7
8
9
10
CLK
CEN
CE
ADV/LD
WE
BWx
ADDRESS
A5
tCHZ
D(A1)
Data
Q(A2)
D(A4)
Q(A3)
Q(A5)
In-Out (DQ)
WRITE
D(A1)
READ
Q(A2)
STALL
READ
Q(A3)
WRITE
D(A4)
STALL
DON’T CARE
NOP
READ
Q(A5)
DESELECT
CONTINUE
DESELECT
UNDEFINED
図 7. ZZ モー ド タ イ ミ ング [32、 33]
CLK
t ZZ
ZZ
I
t ZZREC
t ZZI
SUPPLY
I
t RZZI
DDZZ
ALL INPUTS
(except ZZ)
Outputs (Q)
DESELECT or READ Only
High-Z
DON’T CARE
注:
29. こ の波形の場合は ZZ は LOW に保持 さ れます。
30. CE が LOW の場合、 CE1 は LOW、 CE2 は HIGH、 CE3 は LOW です。 CE が HIGH の場合、 CE1 は HIGH、 ま たは CE2 は LOW、 ま たは CE3 は HIGH で
す。
31. ク ロ ッ ク エ ッ ジ無視サイ ク ルやス ト ール サイ ク ル ( ク ロ ッ ク 3) は、 CEN が一時停止を も た ら すために使用 さ れてい る こ と を示 し ます。 このサイ ク ルでは、
書き込みは行われません。
32. ZZ モー ド に入る際、 デバイ ス を選択解除する必要があ り ます。 デバイ ス を選択解除する ための全ての可能な信号条件については、 サイ ク ル説明表を参照 し
て く だ さ い。
33. ZZ ス リ ープ モー ド を終了 し た時、 I/O は high Z 状態にな り ます。
文書番号 : 001-98233 Rev. *A
ページ 25/31
CY7C1370KV25
CY7C1372KV25
ス イ ッ チ ング波形 ( 続き )
注文情報
こ の タ イ プの製品で、 サイ プ レ スは、 様々な コ ン フ ィ ギ ュ レーシ ョ ンおよび特長を有する他の多 く のバージ ョ ン を提供 し ていま
す。 以下の表には、 現在入手可能な製品のみを示 し ます。
すべてのオプ シ ョ ンの完全な リ ス ト については、 サイ プ レ スのウ ェ ブサイ ト www.cypress.com にア ク セス し 、 製品概要のペー
ジ http://www.cypress.com/products を参照 し 、 または最寄 り のサイ プ レ スの販売代理店にお問い合わせ く だ さ い。
サイ プ レ スは、 事業所、 ソ リ ュ ーシ ョ ン セ ン タ ー、 メ ー カ ー代理店および販売代理店の世界的なネ ッ ト ワー ク を保持 し ていま
す。 お客様の最寄 り のオ フ ィ スについては、 サイ プ レ スの http://www.cypress.com/go/datasheet/offices を ご覧 く だ さ い。
速度
(MHz)
注文 コ ー ド
167
CY7C1370KV25-167AXC
パ ッ ケー
ジ図
製品 と パ ッ ケージ タ イ プ
51-85050 100 ピ ン TQFP (14 × 20 × 1.4mm) 鉛フ リ ー
動作範囲
民生用
CY7C1372KV25-167AXC
200
CY7C1370KV25-167BZC
51-85180 165 ボール FBGA (13 × 15 × 1.4mm)
CY7C1370KV25-200AXC
51-85050 100 ピ ン TQFP (14 × 20 × 1.4mm) 鉛フ リ ー
CY7C1370KV25-200BZC
51-85180 165 ボール FBGA (13 × 15 × 1.4mm)
民生用
注文 コ ー ド の定義
CY
7
C 13XX K V25 - XXX XX X
C
温度範囲 :
C = 民生用 = 0°C ～ +70°C
X = 鉛フ リ ー ； X な し = 有鉛
パ ッ ケージ タ イ プ : XX = A または BZ
A = 100 ピ ン TQFP
BZ = 165 ボール FBGA
速度グ レー ド : XXX = 167MHz または 200MHz
V25 = 2.5V VDD
プ ロ セス技術 : K = 65nm
製品 ID: 13XX = 1370 または 1372
1370 = PL、 512Kb × 36 (18Mb)
1372 = PL、 1Mb × 18 (18Mb)
テ ク ノ ロ ジー コ ー ド : C = CMOS
マーケテ ィ ング コ ー ド : 7 = SRAM
会社 ID: CY = サイ プ レ ス
文書番号 : 001-98233 Rev. *A
ページ 26/31
CY7C1370KV25
CY7C1372KV25
パ ッ ケージ図
図 8. 100 ピ ン TQFP (14 × 20 × 1.4mm) A100RA パ ッ ケージ図、 51-85050
51-85050 *E
文書番号 : 001-98233 Rev. *A
ページ 27/31
CY7C1370KV25
CY7C1372KV25
パ ッ ケージ図 ( 続き )
図 9. 165 ボール FBGA (13 × 15 × 1.4mm) BB165D/BW165D (0.5 ボール直径 ) パ ッ ケージ図、 51-85180
51-85180 *F
51-85180 *G
文書番号 : 001-98233 Rev. *A
ページ 28/31
CY7C1370KV25
CY7C1372KV25
略語
本書の表記法
略語
説明
測定単位
CE
Chip Enable ( チ ッ プ イ ネーブル )
CEN
Clock Enable ( ク ロ ッ ク イ ネーブル )
°C
摂氏温度
CMOS
Complementary Metal Oxide Semiconductor
( 相補型金属酸化膜半導体 )
MHz
メ ガヘルツ
EIA
Electronic Industries Alliance ( 米国電子工業会 )
µA
マ イ ク ロ ア ンペア
FBGA
Fine-Pitch Ball Grid Array
( フ ァ イ ン ピ ッ チ ボール グ リ ッ ド ア レ イ )
mA
ミ リ ア ンペア
mm
ミ リ メートル
ミ リ秒
記号
測定単位
I/O
Input/Output ( 入力／出力 )
ms
JEDEC
Joint Electron Devices Engineering Council
( 半導体技術協会 )
mV
ミ リ ボル ト
ns
ナノ秒
JTAG
Joint Test Action Group
（ジ ョ イ ン ト テ ス ト ア ク シ ョ ン グループ）

オーム
%
パーセ ン ト
pF
ピコフ ァ ラ ッ ド
V
ボル ト
W
ワッ ト
LSB
Least Significant Bit ( 最下位ビ ッ ト )
MSB
Most significant bit ( 最上位ビ ッ ト )
NoBL
No Bus Latency ( バス レ イ テ ン シーな し )
OE
Output Enable ( 出力イ ネーブル )
SRAM
Static Random Access Memory
( ス タ テ ィ ッ ク ラ ン ダム ア ク セス メ モ リ )
TAP
Test Access Port ( テ ス ト ア ク セス ポー ト )
TCK
Test Clock ( テ ス ト ク ロ ッ ク )
TDI
Test Data-In ( テ ス ト デー タ 入力 )
TDO
Test Data-Out ( テス ト デー タ 出力 )
TMS
Test Mode Select ( テス ト モー ド 選択 )
TQFP
Thin Quad Flat Pack
( 薄型 ク ア ッ ド フ ラ ッ ト パ ッ ケージ )
TTL
Transistor-Transistor Logic
( ト ラ ンジス タ - ト ラ ンジス タ ロジ ッ ク )
WE
書き込みイ ネーブル
文書番号 : 001-98233 Rev. *A
ページ 29/31
CY7C1370KV25
CY7C1372KV25
改訂履歴
文書名 : CY7C1370KV25 ／ CY7C1372KV25、 NoBL™ アーキテ ク チ ャの 18M ビ ッ ト (512K × 36/1M × 18) パイ プ ラ イ ン SRAM
文書番号 : 001-98233
版
**
ECN 番号
4860232
変更者
HZEN
提出日
07/27/2015
これは英語版 001-97851 Rev. *B を翻訳 し た日本語版 001-98233 Rev. ** です。
*A
5013022
HZEN
11/19/2015
これは英語版 001-97851 Rev. ** を翻訳 し た日本語版 001-98233 Rev. *A です。
文書番号 : 001-98233 Rev. *A
変更内容
ページ 30/31
CY7C1370KV25
CY7C1372KV25
セールス、 ソ リ ュ ーシ ョ ンおよび法律情報
ワール ド ワ イ ド 販売 と 設計サポー ト
サイ プ レ スは、 事業所、 ソ リ ュ ーシ ョ ン セ ン タ ー、 メ ー カ ー代理店および販売代理店の世界的なネ ッ ト ワー ク を保持 し ています。
お客様の最寄 り のオ フ ィ スについては、 サイ プ レ スのロ ケーシ ョ ンページ を ご覧 く だ さ い。
PSoC® ソ リ ュ ーシ ョ ン
製品
車載用
クロ ッ ク & バッ フ ァ
イ ン タ ー フ ェ ース
照明 & 電力制御
メモリ
PSoC
タ ッ チ セ ン シ ング
USB コ ン ト ロー ラ ー
ワ イヤレ ス／ RF
cypress.com/go/automotive
cypress.com/go/clocks
cypress.com/go/interface
cypress.com/go/powerpsoc
cypress.com/go/memory
cypress.com/go/psoc
cypress.com/go/touch
psoc.cypress.com/solutions
PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP
サイ プ レ ス開発者 コ ミ ュ ニ テ ィ
コ ミ ュ ニ テ ィ | フ ォ ー ラ ム | ブ ログ | ビデオ | ト レーニ ン グ
テ ク ニ カル サポー ト
cypress.com/go/support
cypress.com/go/USB
cypress.com/go/wireless
© Cypress Semiconductor Corporation, 2015. 本文書に記載 さ れる情報は、 予告な く 変更 さ れる場合があ り ます。 Cypress Semiconductor Corporation ( サイ プ レ ス セ ミ コ ン ダ ク タ 社 ) は、 サイ プ
レ ス製品に組み込まれた回路以外のいかな る回路を使用する こ と に対 し て一切の責任を負いません。 サイ プ レ ス セ ミ コ ン ダ ク タ 社は、 特許またはその他の権利に基づ く ラ イ セ ン ス を譲渡する こ と
も、 または含意する こ と も あ り ません。 サイ プ レ ス製品は、 サイ プ レ ス と の書面によ る合意に基づ く ものでない限 り 、 医療、 生命維持、 救命、 重要な管理、 または安全の用途のために使用する こ
と を保証する も のではな く 、 また使用する こ と を意図 し た もので も あ り ません。 さ ら にサイ プ レ スは、 誤作動や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命維持シ
ス テムの重要な コ ンポーネ ン ト と し てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら ゆる
リ ス ク を負 う こ と を意味 し 、 その結果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。
すべてのソ ース コ ー ド ( ソ フ ト ウ ェ アおよび／またはフ ァ ームウ ェ ア ) はサイ プ レ ス セ ミ コ ン ダ ク タ 社 ( 以下 「サイ プ レ ス」 ) が所有 し 、 全世界の特許権保護 ( 米国およびその他の国 )、 米国の著
作権法な ら びに国際協定の条項に よ り 保護 さ れ、 かつそれら に従います。 サイ プ レ スが本書面に よ り ラ イ セ ン シーに付与する ラ イ セ ン スは、 個人的、 非独占的かつ譲渡不能の ラ イ セ ン ス であ り 、
適用 さ れる契約で指定 さ れたサイ プ レ スの集積回路 と 併用 さ れる ラ イ セ ン シーの製品のみをサポー ト する カ ス タ ム ソ フ ト ウ ェ アおよび／またはカ ス タ ム フ ァ ームウ ェ ア を作成する目的に限 っ て、
サイ プ レ スの ソ ース コ ー ド の派生著作物を コ ピー、 使用、 変更そ し て作成する ためのラ イ セ ン ス、 な ら びにサイ プ レ スの ソ ース コ ー ド および派生著作物を コ ンパイルする ための ラ イ セ ン スです。
上記で指定 さ れた場合を除き、 サイ プ レ スの書面によ る明示的な許可な く し て本 ソ ース コ ー ド を複製、 変更、 変換、 コ ンパイル、 または表示する こ と はすべて禁止 し ます。
免責条項 : サイ プ レ スは、 明示的または黙示的を問わず、 本資料に関するいかな る種類の保証 も行いません。 こ れには、 商品性または特定目的への適合性の黙示的な保証が含まれますが、 こ れに
限定 さ れません。 サイ プ レ スは、 本文書に記載 さ れる資料に対 し て今後予告な く 変更を加え る権利を留保 し ます。 サイ プ レ スは、 本文書に記載 さ れるいかな る製品または回路を適用または使用 し
た こ と によ っ て生ずるいかな る責任も負いません。 サイ プ レ スは、 誤作動や故障によ っ て使用者に重大な傷害を も た ら す こ と が合理的に予想 さ れる生命維持シ ス テムの重要な コ ンポーネ ン ト と し
てサイ プ レ ス製品を使用する こ と を許可 し ていません。 生命維持シ ス テムの用途にサイ プ レ ス製品を供する こ と は、 製造者がそのよ う な使用におけるあ ら ゆる リ ス ク を負 う こ と を意味 し 、 その結
果サイ プ レ スはあ ら ゆる責任を免除 さ れる こ と を意味 し ます。
ソ フ ト ウ ェ アの使用は、 適用 さ れるサイ プ レ ス ソ フ ト ウ ェ ア ラ イ セ ン ス契約によ っ て制限 さ れ、 かつ制約 さ れる場合があ り ます。
文書番号 : 001-98233 Rev. *A
改訂日 2015 年 11 月 19 日
ページ 31/31
NoBL と No Bus Latency は、 サイ プ レ ス セ ミ コ ン ダ ク タ 社の商標です。 ZBT は Integrated Device Technology, Inc 社の商標です。 本書で言及する全ての製品名および会社名は、 それぞれの所有者
の商標である場合があ り ます。