CY14C101I CY14B101I CY14E101I 具有实时时钟功能的 1-Mbit (128 K × 8) 串行 (I2C) nvSRAM 具有实时时钟功能的 e1-Mbit (128 K × 8) 串行 (I2C) nvSRAM 特性 1 Mbit 非易失性静态随机存取存储器 (nvSRAM) 内部采用 128K x 8 的组织方式 2 在断电时自动启动 （自动存储）或者由用户使用 I C 命令 （软件存储）或 HSB 引脚 （硬件存储）启动数据存储 至 QuantumTrap 非易失性组件 2 在通电时启动 （加电回读）或者由 I C 命令 （软件回读）启 动数据回读至 SRAM 只需一个小电容，即可在断电时实现自动存储 可靠性高 无限次读、写和回读循环 一百万次 QuantumTrap 存储循环 年 (85 °C) 数据保留时间：20 实时时钟 (RTC) 功能齐全的实时时钟 看门狗定时器 带可编程中断的时钟警报 备用电源失败指示 可编程频率 （1 Hz、 512 Hz、 4096 Hz 和 32.768 kHz）方 波输出 RTC 备用电容或电池 备用电流为 0.45 µA （典型值） 2C 接口 [1] 高速 I 行业标准 100 kHz 和 400 kHz 速度 增强型快速模式：1 MHz 速度 高速：3.4 MHz 零循环延迟读写 写保护 使用写保护 (WP) 引脚提供硬件保护 可为 1/4、 1/2 或整个阵列提供软件模块保护 对特殊功能的 I2C 访问 非易失性存储 / 回读 8 字节序列号 制造商 ID 和产品 ID 睡眠模式 低功耗 工作频率为 3.4 MHz 时，平均有功电流为 1 mA 待机模式下的平均电流为 250 µA 睡眠模式下的电流为 8 µA 行业标准配置 工作电压： • CY14C101I：VCC = 2.4 V 至 2.6 V • CY14B101I：VCC = 2.7 V 至 3.6 V • CY14E101I：VCC = 4.5 V 至 5.5 V 工业级温度 16 引脚小外形集成电路 (SOIC) 封装 无铅并符合有害物质限制 (RoHS) 概述 赛普拉斯 CY14C101I/CY14B101I/CY14E101I 将 1 Mbit 的 nvSRAM[2] 和功能齐全的实时时钟通过串行 I2C 接口整合在了一 个单片集成电路中。该存储器采用 “128 K 字，每字 8 位 ” 的组织 方式。嵌入式非易失性元件通过采用 QuantumTrap 技术，打造 出了世界上最可靠的非易失性存储器。SRAM 能够实现无限次读 写循环，而 QuantumTrap 单元则能够提供高度可靠的非易失性 数据存储空间。断电时，数据会从 SRAM 自动转移到非易失性元 件中 （存储操作） 。加电时，数据会从非易失性存储器回读到 SRAM （回读操作）。存储和回读操作也可以由用户通过 I2C 命 逻辑框图 Serial Number 8x8 VCC VCAP VRTCcap VRTCbat Manufacturer ID / Product ID Power Control Block Memory Control Register Quantum Trap 128 K x 8 Command Register Sleep SDA SCL A2, A1 WP Control Registers Slave 2 I C Control Logic Slave Address Decoder Memory Slave RTC Slave X in INT/SQW Xout Memory Address and Data Control SRAM 128 K x 8 STORE RECALL RTC Control Logic Registers Counters 注 1. I2C nvSRAM 在以下范围内不符合 NXP I2C 规范：VOL/IOL、 I/O 迟滞和 tf/tOF 规范。有关详细信息，请参见直流电气特性 和交流开关特性表。 2. 在整个数据手册中，都将串行 (I2C) nvSRAM 称作 nvSRAM。 Cypress Semiconductor Corporation Document Number: 001-87305 Rev. ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 Revised April 24, 2013 CY14C101I CY14B101I CY14E101I 目录 引脚分布 ............................................................................. 3 引脚定义 ............................................................................. 3 I2C 接口 .............................................................................. 4 协议概述 ............................................................................. 4 I2C 协议－数据传输 ..................................................... 4 数据有效性 .................................................................. 5 START 条件 (S) ........................................................... 5 STOP 条件 (P) ............................................................. 5 重复 START (Sr) ......................................................... 5 字节格式 ...................................................................... 5 确认 / 未确认 ................................................................ 5 高速模式 （Hs 模式）................................................... 6 从组件地址 .................................................................. 7 写保护 (WP) ................................................................ 9 自动存储操作 ............................................................... 9 硬件存储和 HSB 引脚操作 ........................................... 9 硬件回读 （加电）....................................................... 10 写操作 ........................................................................ 10 读操作 ........................................................................ 10 存储器从组件访问 ...................................................... 10 RTC 寄存器从组件访问 ............................................. 14 控制寄存器从组件 ...................................................... 16 序列号 ............................................................................... 18 序列号写入 ................................................................ 18 序列号锁定 ................................................................ 18 序列号读取 ................................................................ 18 组件 ID .............................................................................. 19 使用命令寄存器执行命令 ........................................... 19 实时时钟操作 .................................................................... 20 nvTIME 操作 .............................................................. 20 时钟操作 .................................................................... 20 读取时钟 .................................................................... 20 设置时钟 .................................................................... 20 备用电源 .................................................................... 20 停止和启动振荡器 ...................................................... 20 校准时钟 .................................................................... 21 警报 ........................................................................... 21 Document Number: 001-87305 Rev. ** 看门狗定时器 ............................................................. 21 可编程方波发生器 ...................................................... 22 功耗监控器 ................................................................ 22 后备电源监控器 ......................................................... 22 中断 ........................................................................... 22 中断寄存器 ................................................................ 22 标志寄存器 ................................................................ 23 最大额定值 ........................................................................ 29 工作范围 ........................................................................... 29 直流电气特性 .................................................................... 29 数据保留与耐久性 ............................................................. 30 热阻 .................................................................................. 30 交流测试负载和波形 ......................................................... 31 交流测试条件 .................................................................... 31 RTC 特性 .......................................................................... 31 交流开关特性 .................................................................... 32 开关波形 ........................................................................... 32 nvSRAM 规格 ................................................................... 33 开关波形 ........................................................................... 33 软件控制的存储 / 回读循环 ............................................... 34 开关波形 ........................................................................... 34 硬件存储循环 .................................................................... 35 开关波形 ........................................................................... 35 订购信息 ........................................................................... 36 订购代码定义 ............................................................. 36 封装图 ............................................................................... 37 缩略语 ............................................................................... 38 文档规范 ........................................................................... 38 测量单位 .................................................................... 38 文档修订记录页 ................................................................ 39 销售、解决方案和法律信息 .............................................. 40 全球销售和设计支持 .................................................. 40 产品 ........................................................................... 40 PSoC 解决方案 ......................................................... 40 Page 2 of 40 CY14C101I CY14B101I CY14E101I 引脚分布 图 1. 16 引脚 SOIC 的引脚分布 NC 1 16 VCC VRTCbat 2 15 INT/SQW Xout 3 14 VCAP Xin 4 13 A2 Top View not to scale WP 5 12 SDA NC 6 11 SCL VRTCcap 7 10 A1 VSS 8 9 HSB 引脚定义 引脚名称 I/O 类型 说明 SCL 输入 SDA 输入 / 输出 WP 输入 写保护：防止对存储器进行任何写入。引脚在内部被置于低电平状态，因此，如果未连接，则可保持为 开路。 A2-A1 输入 从组件地址：为 I2C 定义从组件地址。这些引脚在内部被置于低电平状态，因此，如果未连接，则可保 持为开路。 HSB 输入 / 输出 硬件存储繁忙： 输出：低电平时指示 nvSRAM 繁忙状态。在每次硬件和软件存储操作之后，HSB 通过标准输出高电流 变为高电平一小段时间 (tHHHD)，然后通过内部弱上拉电阻一直保持高电平（外部上拉电阻连接可选）。 输入：通过从外部将引脚置于低电平状态实现硬件存储。 VCAP 电源 自动存储电容：在将数据从 SRAM 存储到非易失性元件的过程中断电时为 nvSRAM 提供电源。如不需 要可禁用自动存储功能，该引脚保持未连接。该引脚绝对不可以接地。 VRTCcap[3] 电源 RTC 备用电容：如果要使用 VRTCbat，则必须让其保持未连接状态。 VRTCbat[3] Xout[3] Xin[3] [3] 电源 RTC 备用电池：如果要使用 VRTCcap，则必须让其保持未连接状态。 输出 晶振输出连接 输入 晶振输入连接 输出 中断输出 / 校准 / 方波。可编程以响应时钟警报、看门狗定时器和功耗监控器 还可通过编程设置为高电 平 （推或拉）或低电平 （开漏）有效。在校准模式下，可输出 512 Hz 方波。在方波模式下，用户可 选择 1 Hz、 512 Hz、 4096 Hz 或 32768 Hz 频率做为连续输出。 NC 无连接 VSS 电源 接地 VCC 电源 电源 INT/SQW 时钟：以 fSCL 的最大速度运行 I/O：通过 I2C 接口输入和输出数据。 输出：为开漏并需要外部上拉电阻。 无连接。该引脚未连接到 die。 注 3. 如果不使用 RTC 功能，则必须让其保持未连接状态。 Document Number: 001-87305 Rev. ** Page 3 of 40 CY14C101I CY14B101I CY14E101I I2C 接口 I2C 协议－数据传输 每次通过 I2C 协议进行数据操作时，主组件首先在总线生成 START 条件，后跟 7 位从组件地址和指示读 (1) 或写 (0) 操作的 第 8 位 (R/W)。所有信号在开漏 SDA 线传输并与 SCL 线上的时 钟同步。通过使 SDA 线在第九个时钟脉冲保持低电平状态，接 收器确认在 I2C 总线上传输的数据的每字节。主组件发出的写入 请求后跟存储器地址和 SDA 线上的数据字节。可通过发送多字 节数据在突发模式下进行写入操作。在第九个时钟循环的下降沿 发送和接收每字节后，存储器地址自动递增。新地址在发送和接 收确认位前被锁存。这样就可以访问下一连续字节而无需额外寻 址。到达最后一个存储器位置时，地址返回至 0x00000，写入继 续。在进行写操作期间，从组件使用 ACK 对主组件发送的每个 字节做出响应。主组件可通过生成 STOP 或重复 START 条件终 止写序列。 I2C 总线由两条线路组成 — 串行时钟线 (SCL) 和串行数据访问 (SDA)，可在总线上多个组件间传递信息。I2C 支持多主控和多从 配置。数据在 SDA 线上从发射器传输至接收器，并与主组件生 成的时钟 SCL 同步。 SCL 和 SDA 线为开漏线，并通过寄存器上拉至 VCC。 系统中对 上拉电阻的选择取决于总线电容及期望的运行速度。主组件生成 时钟，通过该时钟所有数据 I/O 可实现同步传输。在 SCL 线上， CY14X101I 支持最大 3.4 MHz 的时钟速度。 协议概述 该组件仅支持 7 位寻址方案。主组件通过生成 START 条件来启 动通信，并随后传播从组件选择字节。从组件选择字节由主组件 准备与之建立通信的从组件地址 （7 位）和一个指示读或写操作 的 R/W 位组成。所选的从组件发出确认 (ACK) 信息进行响应。 选择从组件后，通信的剩余部分在主组件与所选从组件间进行。 总线上的其他组件忽略 SDA 线上的信号，直到检测到 STOP 或 重复 START 条件。数据通过 SDA 引脚在主组件和所选从组件间 传输。 SDA 引脚与主组件生成的 SCL 时钟同步。 在当前地址位置 （上次读或写访问位置的下一个地址）请求读 取。存储器从组件通过在当前地址位置向主组件发送数据对读请 求做出响应。可向预备读取地址发送写请求进行随机地址读取。 主组件必须在最后地址字节后立即中止写操作，并发出重复 START 或 STOP 信号以阻止任何写操作。后续的读操作将从该 地址进行。主组件通过使 SDA 引脚在第九个时钟脉冲保持低电 平状态来确认接收到一个字节的数据。主组件可通过在最后数据 字节后在 SDA 线发送未确认 (NACK) 信号终止读取。 NACK 信 号导致 CY14X101I 释放 SDA 线，然后主组件通过生成 STOP 或 重复 START 条件来启动新操作。 图 2. 采用串行 (I2C) nvSRAM 进行系统配置 Vcc RPmin = (VCC - VOLmax) / IOL RPmax = tr /(0.8473 * Cb) SDA Microcontroller SCL Vcc Vcc A1 SCL A1 SCL A1 SCL A2 SDA A2 SDA A2 SDA WP CY14X101I #0 Document Number: 001-87305 Rev. ** WP CY14X101I #1 WP CY14X101I #3 Page 4 of 40 CY14C101I CY14B101I CY14E101I 数据有效性 STOP 条件 (P) 在时钟的高电平周期内，SDA 线上的数据必须保持稳定。只有在 SCL 线上的时钟被置于低电平以使数据有效时，才可改变数据线 路的状态。当 SCL 线保持高电平时，在两种情况下可更改 SDA 线的状态。 START 和 STOP 条件。主组件通过生成 START 和 STOP 条件来表示 I2C 总线上通信序列的开始和结束。 SCL 为高电平时 SDA 线上由低电平到高电平的切换表示 STOP 条件。该条件表示结束正在进行的数据操作。 START 条件 (S) 重复 START (Sr) START 和 STOP 条件始终由主组件生成。在生成 START 条件 后，总线被视为繁忙。在生成 STOP 条件后，总线被再次视为空 闲。 SCL 为高电平时 SDA 线上由高电平到低电平的切换表示 START 条件。在 I2C 中的每次数据操作过程中，主组件首先生成 START 条件。 如果主组件生成重复 START 条件而非 STOP 条件，总线保持繁 忙状态。 I2C 线上的数据操作被停止，总线等待主组件发送从组 件 ID 来确认是否重新启动。 图 3. START 和 STOP 条件 full pagewidth SDA SDA SCL SCL S P STOP Condition START Condition 图 4. I2C 总线上的数据传输 handbook, full pagewidth P SDA Acknowledgement signal from slave MSB SCL S or Sr 1 START or Repeated START condition 2 7 9 8 ACK Byte complete, interrupt within slave Acknowledgement signal from receiver 1 2 3-8 Sr or P 9 ACK Clock line held LOW while interrupts are serviced Sr STOP or Repeated START condition 字节格式 在以下情况下，主组件会在读操作期间生成 NACK 信号： I2C 中的所有操作均采用 8 位字。在 SDA 线上按照最高有效位优 先格式发送位，每字节后跟接收器发送的 ACK 信号。 由于噪声，主组件未收到有效数据。 操作一直持续到接收器发送 NACK 信号或主组件生成 STOP 或 重复 START 条件。在时钟 (SCL) 被置于高电平状态时，除非主 组件生成 START 或 STOP 条件， SDA 线必须保持稳定。 确认 / 未确认 发送一个字节的数据或地址后，发射器释放 SDA 线。接收器通 过将 SDA 线置于低电平确认收到字节。在 I2C 总线上传输的每 各字节数据需要接收器发送 ACK 信号响应以保持操作继续。未 收到 ACK 信号将被视为 NACK 状态。NACK 状态下，接收器否 认收到数据，操作将被中止。 Document Number: 001-87305 Rev. ** 主组件通过生成 NACK 中止读序列。主组件发出 NACK 后， nvSRAM 从组件释放对 SDA 引脚的控制，主组件可自由生成 重复 START 或 STOP 条件。 在以下情况下， nvSRAM 从组件会在写操作期间生成 NACK 信号： 由于噪声， nvSRAM 未收到有效数据。 主组件尝试在 nvSRAM 上访问写保护区。主组件必须通过生成 STOP 或重复 START 条件重新启动通信。 Page 5 of 40 CY14C101I CY14B101I CY14E101I 图 5. 在 I2C 总线上确认 handbook, full pagewidth DATA OUTPUT BY MASTER Not acknowledge (A) DATA OUTPUT BY SLAVE Acknowledge (A) SCL FROM MASTER 1 2 8 9 S Clock pulse for acknowledgement START Condition 1. START 条件 (S) 2. 8 位主组件代码 (0000 1XXXb) 3. 未确认位 (A) 高速模式 （Hs 模式） 在 Hs 模式下，nvSRAM 可以最大 3.4 Mbit/s 的比特率传输数据。 必须发出主组件代码 (0000 1XXXb) 将组件置于高速模式。这使 主组件和从组件之间以最大 3.4 MHz 的速度进行通信。停止条件 将退出 Hs 模式。 支持单字节和多字节读写。组件进入 Hs 模式后，数据继续在 Hs 模式下传输，直到主组件发送停止条件。从组件在 STOP 条件 (P) 后重新切换到 F/S 模式。要继续在 Hs 模式下传输数据，主组 件发送重复 START (Sr)。 Hs 模式下串行数据格式 Hs 模式下串行数据传输格式符合标准模式 I2C 总线规范。Hs 模 式仅在满足以下条件后开始 （所有条件均处于 F/S 模式）： 有关针对读写操作的 Hs 模式时序，请参见第 11 页上的图 13 和 第 12 页上的图 16。 图 6. Hs 模式下的数据传输格式 handbook, full pagewidth F/S-mode S MASTER CODE Hs-mode A Sr SLAVE ADD. R/W A F/S-mode DATA n (bytes+ ack.) A/A P Hs-mode continues Sr SLAVE ADD. Document Number: 001-87305 Rev. ** Page 6 of 40 CY14C101I CY14B101I CY14E101I 从组件地址 I2C 总线上的每个从组件都有一个组件选择地址。START 条件后 首字节包含主组件准备与之建立通信的从组件地址。七个最高有 效位为组件地址，最低有效位 （R/W 位）用于表示读或写操作。 CY14X101I 在从组件的地址字段中保留三组前四个最高有效位 [7:4]，以便访问存储器、RTC 寄存器和控制寄存器。访问机制将 在下一节中介绍。 nvSRAM 产品提供三种不同的功能：存储器、 RTC 寄存器和控 制寄存器功能 （如序列号和产品 ID)。组件的这三种功能可通过 不同的从组件地址访问。 组 件 地 址 寄 存 器 中 的 前 四 个 最 高 有 效 位 [7:4] 可 用 于 选 择 nvSRAM 功能。 表 1. 从组件寻址 位7 位6 位5 位4 位3 位2 位1 1 0 1 0 组件选择 ID A16 1 1 0 1 组件选择 ID X 位0 nvSRAM 功能 选择 CY14X101I 从组件 R/W 选择存储器 存储器， 128 K × 8 R/W 选择 RTC 寄存器 RTC 寄存器， 16 × 8 控制寄存器 - 存储器控制寄存器， 1 × 8 0 0 1 1 组件选择 ID X - 序列号， 8 × 8 R/W 选择控制寄存器 - 组件 ID， 4 × 8 - 命令寄存器， 1 × 8 存储器从组件 如果主组件发出的从组件地址为 1010b 后跟两位组件选择，则 选择 nvSRAM 组件进行读 / 写操作。如果主组件发出的从组件地 址与存储器从组件地址相匹配，则根据从组件地址的 R/W 位，将 从 nvSRAM 读取数据 （R/W =“1”）或向 nvSRAM 写入数据 （R/W =“0”）。 CY14X101I 的地址长度为 17 位，因此需要三个地址字节来映射 整个存储器地址位置。为保留一个额外的字节给存储器寻址，第 17 位 (A16) 被映射到从组件地址选择位 (A0)。专用的两个地址 字节表示 A0 至 A15 位。 图 7. 存储器从组件地址 MSB handbook, halfpage 0 1 Slave ID 0 A2 A1 Device Select 图 8. RTC 寄存器从组件地址 MSB handbook, halfpage 1 LSB 1 0 Slave ID 1 A2 A1 X R/W Device Select 控制寄存器从组件 LSB 1 入数据 （R/W =“0”）。 RTC 寄存器的从组件地址后跟 RTC 寄存 器的一个字节地址以进行读 / 写操作。表 10 中介绍了 RTC 寄存 器映射。 A16 R/W MSB of Address 控制寄存器的从组件包括序列号、产品 ID、存储器控制和命令寄 存器。 如果主组件发出的从组件地址为 0011b 后跟两位组件选择，则选 择 nvSRAM 控制寄存器从组件进行读 / 写操作。然后，根据从组 件地址的 R/W 位，将从组件读取数据 （R/W =“1”）或向组件写 入数据 （R/W =“0”）。 RTC 寄存器从组件 如果主组件发出的从组件地址为 1101b 后跟两位组件选择，则选 择 RTC 寄存器进行读 / 写操作。然后，根据从组件地址的 R/W 位，将从 RTC 寄存器读取数据（R/W =“1”）或向 RTC 寄存器写 Document Number: 001-87305 Rev. ** Page 7 of 40 CY14C101I CY14B101I CY14E101I 图 9. 控制寄存器从组件地址 MSB handbook, halfpage 0 SNL （序列号锁定）位：序列号锁定位 (SNL) 用于锁定序列 号。如果该位被设置为 “1”，序列号寄存器将被锁定，不允许进 行任何修改。不可将该位清除为 “0”。序列号在下一次存储操作 （软件存储或自动存储）时存入。如果未启用自动存储，用户 必须执行软件存储操作以保存锁定位状态。如果未执行存储操 作，则序列号锁定位在电源循环后会发生改变。SNL 的默认出 厂设置值为 “0”。 LSB 0 1 A2 1 A1 X R/W Device Select Slave ID 表 2. 控制寄存器映射 地址 0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07 0x08 0x09 0x0A 0x0B 0x0C 0x0D 0xAA 命令寄存器 说明 读/写 存储器控制寄 读/写 存器 序列号 8 字节 读 / 写 （设 置 SNL 时为 只读） 详细信息 包含模块保护位和序 列号锁定位 可编程序列号 通过将 存储器控制寄存器中 的序列号锁定位设置 为 “1” 进行锁定。 组件 ID 只读 组件 ID 是出厂时设 置的 保留 命令寄存器 保留 只写 保留 允许用于存储、回 读、自动存储启用 / 禁用、睡眠模式的 命令 存储器控制寄存器包含以下位： 表 3. 存储器控制寄存器位 位6 SNL (0) 位5 0 位4 0 位3 BP1 (0) 位2 BP0 (0) 位1 0 位0 0 BP1:BP0：模块保护位可用于保护 1/4、1/2 或全存储器阵列。 可通过写入指令将这些位写入控制寄存器从组件的 0x00 位 置。但是，无论模块是否被保护，任何存储循环都会将 SRAM 数据传输到非易失性单元中。 BP0 和 BP1 的默认出厂设置值 为 “0”。 表 4. 模块保护 电平 0 1/4 1/2 1 BP1:BP0 00 01 10 11 表 5. 命令寄存器字节 数据字节 [7:0] 0011 1100 命令 说明 STORE 0110 0000 RECALL 将 SRAM 数据存储到非易失性存 储器中 将数据从非易失性存储器回读到 SRAM 0101 1001 0001 1001 1011 1001 ASENB ASDISB SLEEP （睡眠） 启用自动存储 禁用自动存储 进入睡眠模式以实现低功耗 STORE：启动 nvSRAM 软件存储。该指令执行后的 tSTORE 时 间不能访问 nvSRAM。组件启动后会执行存储操作，而不管在 上一次 NV 操作之后是否已执行了写操作。完成 tSTORE 循环时 间后， SRAM 再次被激活以进行读 / 写操作。 RECALL：启动 nvSRAM 软件回读。该指令执行后的 tRECALL 时间不能访问 nvSRAM。回读操作不会更改非易失性元件中数 据。回读可通过两种方式启动：硬件回读，在加电时启动；和 软件回读，通过 I2C 指令启动。 存储器控制寄存器 位7 0 命令寄存器寄位于控制寄存器从组件的地址 “AA”。这是只写寄存 器。写入到该寄存器的字节启动存储、回读、自动储启用、自动 存储禁用和睡眠模式操作，如表 5 所示。第 19 页上的使用命令 寄存器执行命令 一节介绍了如何执行命令寄存器字节。 ASENB：启用 nvSRAM 自动存储。该指令执行后的 tSS 时间 不能访问 nvSRAM。该设置不是非易失性的，要手动去存储序 列 （如果在电源循环后保持不变需要此操作）。部件出厂时已 启用自动存储，且所有单元中都写入了 0x00。 ASDISB：禁用 nvSRAM 自动存储。该命令执行后的 tSS 时间 不能访问 nvSRAM。该设置不是非易失性的，要手动去存储序 列 （如果在电源循环后保持不变需要此操作）。 注意：如果禁用自动存储，且不需要 VCAP，则必须让 VCAP 引脚 保持开路状态。 VCAP 引脚绝对不可以接地。在任何情况下都不 能禁用加电回读操作。 模块保护 None 0x18000–0x1FFFF 0x10000–0x1FFFF 0x00000–0x1FFFF Document Number: 001-87305 Rev. ** Page 8 of 40 CY14C101I CY14B101I CY14E101I SLEEP：可通过 SLEEP 指令使 nvSRAM 进入睡眠模式。寄存 SLEEP 指令后，nvSRAM 需要花费 tSS 的时间来处理 SLEEP 请求。在成功寄存和处理 SLEEP 命令后，nvSRAM 将 HSB 切 换为低电平，执行存储操作将数据保存到非易失性存储器中， 然后进入睡眠模式。只要进入睡眠模式，nvSRAM 就会启动非 易失性存储循环，这样每次执行睡眠命令后都会失去一次耐久 性循环。存储循环仅在上一个存储或回读循环之后已经执行对 SRAM 写操作时开始。 VCAP 电容的电荷自动执行有条件的存储操作。如果在上一次存 储或回读之后未执行写循环，则不启动自动存储操作。 nvSRAM 采用以下方式进入睡眠模式： 图 10 显示自动存储操作之存储电容 (VCAP) 的正确连接。有关 VCAP 的大小，请参考第 29 页上的直流电气特性 。 1. 主组件发送 START 命令。 2. 在设置了 I2C 写位 （R/W =“0”）的情况下主组件发送控制寄 存器从组件 ID。 3. 从组件 (nvSRAM) 将 ACK 发送回主组件。 4. 主组件发送命令寄存器地址 (0xAA)。 5. 从组件 (nvSRAM) 将 ACK 发送回主组件。 6. 主组件发送命令寄存器字节以进入睡眠模式。 7. 从组件 (nvSRAM) 将 ACK 发送回主组件。 8. 主组件生成 STOP 条件。 进入睡眠模式后，睡眠指令寄存后，组件会在寄存 SLEEP 指令 后开始消耗 IZZ 电流 tSLEEP 长的时间。在组件退出睡眠模式之 前，无法对组件进行正常操作访问。主组件传输从组件地址后， nvSRAM 将在 tWAKE 时间后唤醒。 传输三个从组件地址中的任何一个都可将 nvSRAM 从睡眠模式 唤醒。在 tSLEEP 和 tWAKE 时间间隔内，无法访问 nvSRAM 组件。 主组件对 nvSRAM 的任何访问尝试将被忽略， nvSRAM 向主组 件发送 NACK。另一种确定组件何时准备好的方法是主组件发送 读或写命令并寻找 ACK。 写保护 (WP) 写保护 (WP) 引脚为有效高电平引脚，防止整个存储器和所有寄 存器执行写操作。为了禁止所有写操作，该引脚必须保持高电 平。当该引脚处于高电平时，所有存储器和寄存器写操作被禁止 并且地址计数器不递增。该引脚在内部被置于低电平，因此，不 用时可将其保持开路状态。 自动存储操作 自动存储操作是 nvSRAM 的独有特性，可在断电期间自动将 SRAM 数据存储到 QuantumTrap 单元中。该存储利用外部电容 (VCAP)，在断电时，让组件可以安全地将数据存储到非易失性存 储器中。 在正常工作时，组件从 VCC 得到电流以对与 VCAP 引脚连接的电 容充电。在断电期间，当 VCC 引脚上的电压降至 VSWITCH 以下 时，组件将禁止对 nvSRAM 的所有存储器访问，并使用来自 Document Number: 001-87305 Rev. ** 注意：如果电容未连接至 VCAP 引脚，则必须通过发出第 8 页上 的命令寄存器 中指定的自动存储禁用指令禁用自动存储。如果在 没有 VCAP 引脚上的电容的情况下启用自动存储，则组件将在没 有足够电荷的情况下尝试自动存储操作以完成存储。这将破坏 nvSRAM 中存储的数据和序列号，并使 SNL 位解锁。 图 10. 自动存储模式 VCC 0.1uF VCC VCAP VSS VCAP 硬件存储和 HSB 引脚操作 CY14X101I 中的 HSB 引脚用于控制和确认存储操作。如果没有 进行中的存储或回读，该引脚可以用于请求硬件存储循环。当 HSB 引脚被置为低电平时，组件在 tDELAY 时间之后有条件地启 动存储操作。存储循环仅在上一个存储或回读循环之后已经执行 对 SRAM 写操作时开始。对存储器的读和写操作将被禁止 tSTORE 时间或在 HSB 引脚为低电平时都被禁止。 HSB 引脚还起到开漏驱动器 （内部 100 KΩ 弱上拉电阻）的作 用，它在进行 （通过任何手段触发的）存储时在内部变为低电平 以指示繁忙状态。 注意：在每次硬件和软件存储操作之后，HSB 通过标准输出高电 流变为高电平一小段时间 (tHHHD)，然后通过内部 100 kΩ 上拉电 阻一直保持高电平。 注意：若想成功进行上一个数据字节存储，硬件存储必须在收到 上一个数据位 D0 之后的至少一个时钟周期时启动。 存储操作完成后，在 HSB 引脚变回高电平后， nvSRAM 存储器 访问将被禁止 tLZHSB 的时间。如果不使用 HSB 引脚，让其保持 未连接状态即可。 Page 9 of 40 CY14C101I CY14B101I CY14E101I 硬件回读 （加电） 有关写指令的详细信息，请参见存储器从组件访问一节。 加电期间，当 VCC 超过 VSWITCH 时，将启动自动回读序列，将 非易失性存储器的内容传输到 SRAM。数据之前可能已通过存储 序列存储在非易失性存储器中。 读操作 加电回读循环需要 tFA 的时间才能完成，在此期间，存储器访问 将被禁用。 HSB 引脚可用于检测组件的就绪状态。 写操作 从组件地址的最后一位指示读或写操作。在执行写入操作时，从 组件地址后跟存储器或寄存器地址和数据。只要主组件生成 STOP 或重复 START 条件，或 nvSRAM 发出 NACK，则继续执 行写操作。 在以下条件下， nvSRAM 发出 NACK： 1. 未收到有效的组件 ID。 2. 对受保护的存储器模块地址进行写 （突发写入）访问时，收 到数据字节后，将从 nvSRAM 返回 NACK。然而，地址计数 器被设为该地址，下一个当前读操作将从该地址开始。 3. 对无效或超出边界的存储器地址进行写 / 随机读访问时，收到 后地址，将从 nvSRAM 返回 NACK。在这种情况下，地址计 数器保持不变。 nvSRAM 发送 NACK 后，将终止写操作，同时， SDA 线上的任 何数据将被忽略，直到主组件生成 STOP 或重复 START 条件。 例如，考虑这样一种情况：对控制寄存器从组件地址 0x01 执行 突发写入访问以写入序列号，继续对地址 0x09 （只读寄存器） 执行突发写入访问。组件将返回 NACK，地址计数器不递增。下 一个读操作从地址 0x09 开始。此外，任何从写保护地址（例如， 0x09）开始的写操作将在数据字节被成功发后由 nvSRAM 使用 NACK 进行响应，然后将地址计数器设置为该地址。在这种情况 下，下一个读操作也从地址 0x09 开始。 注意：如果试图对一个不存在的地址 （例如，控制寄存器从组件 中的 0x0D 或 RTC 寄存器中的 0x3F）进行读 / 写访问，nvSRAM 将在发送超出边界的地址后，使用 NACK 立即进行响应。地址计 数器保持不变，仍然保持上一个成功的读或写操作地址。 传输数据第 8 位后，立即内部执行写操作 （无任何延迟）。如果 写操作不是想要执行的操作，主组件必须在第八个时钟周期前通 过生成 STOP 或重复 START 条件终止写操作。 Document Number: 001-87305 Rev. ** 如果从组件地址的最后位是 “1”，则采取读操作， nvSRAM 在主 组件发送从组件地址字节后立即控制 SDA 线路。读操作从当前 地址位置 （上一个成功的读或写操作地址之后的地址）开始。到 达最后一个地址后，地址计数器重新循环到第一个地址。 如果为控制寄存器从组件，则无论何时执行突发写入以进入到不 存在的地址，读操作将重新循环到 0x00。这对于命令寄存器尤其 适用。 可使用下列方法终止读操作： 1. 主组件在第九个时钟周期发送 NACK，紧接着在第十个时钟 周期发送 STOP 或重复 START 条件。 2. 主组件在第九个时钟周期生成 STOP 或重复 START 条件。 有关写指令的详细信息，请参见存储器从组件访问一节。 存储器从组件访问 以下各节介绍从 nvSRAM 执行读或写操作所需的数据传输序列。 写入 nvSRAM 每个写操作包括生成开始条件后传输的从组件地址。从组件地址 的最后位必须设置为 “0”，以指示写操作。主组件可写入一个数据 字节，或继续写入多个连续的地址位置，同时内部地址计数器自 动递增。访问存储器中的最后一个地址后，地址寄存器重置为 0x00000。继续执行写操作，直到主组件生成 STOP 或重复 START 条件，或 nvSRAM 发出 NACK。 只有当 nvSRAM 收到所有八个数据位后，才执行写操作。成功执 行写操作后，nvSRAM 将发送 ACK 信号。主组件生成 STOP 条 件或重复 START 操作可终止写操作。如果主组件希望终止当前 写 操 作 而 不 改 变 存 储 器 内 容，应 在 第 八 个 数 据 位 前 使 用 START/STOP 条件执行该操作。 如果主组件尝试访问 nvSRAM 上的写保护存储器地址，则传输 要写入受保护地址的数据字节后返回 NACK，同时地址计数器不 会递增。类似地，执行突发模式的写操作时，发送尝试写入受保 护的存储器位置的数据字节后返回 NACK，同时地址计数器不会 递增。 Page 10 of 40 CY14C101I CY14B101I CY14E101I 图 11. nvSRAM 单字节写入 （Hs 模式除外） S T A R T By Master SDA Line Most Signifiant Address Byte Memory Slave Address S 1 0 1 Least Significant Address Byte S T 0 P Data Byte P 0 A2 A1 A16 0 By nvSRAM A A A A 图 12. nvSRAM 多字节写入 （Hs 模式除外） SDA Line S 1 0 1 Least Significant Address Byte Most Significant Address Byte Data Byte 1 S T 0 P Data Byte N ~ ~ By Master S T A R Memory Slave Address T 0 A2 A1 A16 0 P By nvSRAM A A A A A 图 13. nvSRAM 单字节写入 （Hs 模式） By Master SDA Line S T A R T Hs-mode command S 0 0 0 0 1 Most Significant Address Byte Memory Slave Address X X X Sr 1 0 Least Significant Address Byte S T 0 P Data Byte P 1 0 A2 A1 A16 0 By nvSRAM A A A A A 图 14. nvSRAM 多字节写入 （Hs 模式） SDA Line Hs-mode command S 0 0 0 0 1 Most Significant Address Byte Memory Slave Address X X X Sr 1 0 Least Significant Address Byte Data Byte 1 ~ ~ By Master S T A R T 1 0 A2 A1 A16 0 By nvSRAM A By Master A By nvSRAM Document Number: 001-87305 Rev. ** ~ ~ SDA Line A A A S T 0 P Data Byte N Data Byte 3 Data Byte 2 A A P A Page 11 of 40 CY14C101I CY14B101I CY14E101I 当前 nvSRAM 读取 每个读操作都以主组件传输 nvSRAM 从组件地址同时 LSB 设为 “1” 以指示 “ 读取 ” 开始。读取操作从地址计数器中的地址开始。地址 计数器设为最后一次 “ 写 ” 或 “ 读 ” 操作访问的地址的下一个地址位置。主组件读取 1 字节后可终止读操作或继续按顺序读取地址，直 到存储器中的最后一个地址，然后地址计数器返回至地址 0x00000。有关终止读访问的有效方法，请参见第 10 页上的读操作 一节。 注意：进行当前 nvSRAM 读访问时，将忽略 A16 位。 图 15. 当前位置单字节 nvSRAM 读取 （Hs 模式除外） S T A R T By Master SDA Line S 1 0 1 A2 A1 X 0 S T 0 P A Memory Slave Address P 1 By nvSRAM Data Byte A 图 16. 当前位置多字节 nvSRAM 读取 （Hs 模式除外） SDA Line S A A Memory Slave Address 1 1 0 0 A2 A1 X 1 By nvSRAM S T 0 P P ~ ~ By Master S T A R T Data Byte N Data Byte A 图 17. 当前位置单字节 nvSRAM 读取 （Hs 模式） S T A R T By Master SDA Line Hs-mode command S 0 0 0 0 1 S A T 0 P Memory Slave Address X X X Sr 1 0 1 0 A2 A1 X P 1 By nvSRAM A A Data Byte 图 18. 当前位置多字节 nvSRAM 读取 （Hs 模式） SDA Line A Hs-mode command S 0 0 0 0 1 X X X Sr 1 0 1 0 A2 A1 X 1 Data Byte By nvSRAM A Document Number: 001-87305 Rev. ** A Memory Slave Address ~ ~ By Master S T A R T S T 0 P P Data Byte N A Page 12 of 40 CY14C101I CY14B101I CY14E101I 随机地址读取 通过最后地址字节被确认后立即启动写操作并生成重复 START 条件来执行随机地址读取。地址计数器设置为该地址，对该从组件的 下一个读访问从该地址启动读操作。主组件读取 1 字节后可终止读操作或继续按顺序读取地址，直到存储器中的最后一个地址，然后 地址计数器返回至开始地址 0x00000。 图 19. 随机地址单字节读取 （Hs 模式除外） S T A R T By Master SDA Line Memory Slave Address S 1 1 0 Least Significant Address Byte Most Significant Address Byte Memory slave Address 0 A2 A1 A16 0 0 Sr 1 A S T 0 P A 1 X 0 A2 A1 P 1 A A A By nvSRAM Data Byte 图 20. 随机地址多字节读取 （Hs 模式除外） SDA Line S 1 0 1 Least Significant Address Byte Most Significant Address Byte Memory Slave Address A Memory slave Address 0 A2 A1 A16 0 Sr 1 A A 0 1 0 A2 A1 X ~ ~ By Master S T A R T 1 A A By nvSRAM Data Byte 1 S T 0 P A P Data Byte N 图 21. 随机地址单字节读取 （Hs 模式） SDA Line Hs-mode command S 0 0 0 0 1 X X X Sr 1 0 Least Significant Address Byte Memory Slave Address 1 0 A2 A1 A16 0 Sr 1 0 A A By nvSRAM Most Significant Address Byte Memory Slave Address A A 1 0 A2 A1 X 1 0 A ~ ~ By Master S T A R T S T A 0 P P Data Byte Document Number: 001-87305 Rev. ** Page 13 of 40 CY14C101I CY14B101I CY14E101I 图 22. 随机地址多字节读取 （Hs 模式） SDA Line HS-mode command S 0 0 0 X X X 0 1 Most Significant Address Byte Memory Slave Address Sr 1 0 Sr 1 0 A A A ~ ~ A Data Byte Memory Slave Address 1 0 A2 A1 A16 0 A By nvSRAM Least Significant Address Byte 1 0 A2 A1 X 1 A A ~ ~ By Master S T A R T S T 0 P P Data Byte N RTC 寄存器从组件访问 到主组件生成 STOP 或重复 START 条件，或 nvSRAM RTC 寄 存器从组件发出 NACK。 以下各节介绍从 RTC 寄存器执行读或写操作所需的数据传输 序列。 只有当 nvSRAM 收到所有八个数据位后，才执行写操作。成功执 行写指令操作后， nvSRAM 发出 ACK 信号。主组件在传输最后 数据位前生成 STOP 条件或重复 START 操作可终止写操作。 写入 RTC 寄存器 使用 RTC 寄存器从组件地址后跟一个字节的地址和数据启动对 RTC 寄存器的写操作。主组件可写入一个数据字节，或继续写入 多个连续的地址位置，同时内部地址计数器自动递增。访问最后一 个 RTC 寄存器后，地址寄存器重置为 0x00。继续执行写操作，直 如果主组件尝试访问 RTC 寄存器从组件中超出边界的存储器地 址，传输地址位后返回 NACK。地址计数器保持不变，下一个当 前读操作从地址计数器中保持的地址值开始。 图 23. RTC 寄存器单字节写入 By Master SDA Line S T A R T S RTC Register Address RTC Registers Slave Address 1 0 1 1 A2 A1 X S T 0 P Data Byte P 0 By nvSRAM A A A 图 24. RTC 寄存器多字节写入 SDA Line S RTC Register Address RTC Registers Slave Address 1 1 0 1 A2 A1 X Data Byte N Data Byte 0 By nvSRAM A Document Number: 001-87305 Rev. ** S T 0 P P ~ ~ By Master S T A R T A A A Page 14 of 40 CY14C101I CY14B101I CY14E101I 当前地址 RTC 寄存器读取 RTC 寄存器当前读取以主组件在生成 START 条件后发送 RTC 寄存器从组件地址开始。所有读操作从当前地址 （上一个被访问地址 位置的下一个地址）开始。按顺序读取最后一个地址后，地址锁存重新循环至第一个位置 (0x00)，继续进行读操作。主组件读取 1 字 节后可终止读操作或继续按顺序读取地址，直到存储器中的最后一个地址，然后地址计数器返回至地址 0x00。主组件生成 STOP 条 件或重复 START 操作或发送 NACK 可终止写操作。 图 25. 当前地址 RTC 寄存器单字节读取 S T A R T By Master SDA Line RTC Registers Slave Address S 1 1 0 1 A2 A1 X S T 0 P A P 1 By nvSRAM Data Byte A 图 26. 当前地址 RTC 寄存器多字节读取 S T A R T SDA Line RTC Registers Slave Address S 1 0 1 1 A2 A1 X 1 By nvSRAM A Data Byte 1 S T 0 P P ~ ~ By Master A Data Byte N A 随机地址 RTC 寄存器读取 传输地址字节后由 nvSRAM 返回 NACK 来响应对 RTC 寄存器从 组件中超出边界的存储器地址进行的随机地址读取尝试。地址计 数器保持不变，下一个当前读操作从地址计数器中保持的地址值 开始。 通过最后地址字节被确认后立即启动写操作并生成重复 START 条件来执行随机地址读取。地址计数器设置为该地址，对该从组 件的下一个读访问从该地址启动读操作。主组件读取 1 字节后可 终止读操作或继续按顺序读取地址，直到存储器中的最后一个地 址，然后地址计数器返回至 RTC 的开始地址位置 (0x00)。 图 27. 随机地址 RTC 寄存器单字节读取 S T A R T By Master SDA Line RTC Register Address RTC Registers Slave Address S 1 1 0 1 A2 A1 X RTC Registers Slave Address 0 Sr 1 1 0 1 A2 A1 X S T 0 P A P 1 By nvSRAM Data Byte A A A 图 28. 随机地址 RTC 寄存器多字节读取 RTC Registers Slave Address SDA Line S 1 1 0 1 A2 A1 X A RTC Register Address Sr 1 0 1 0 1 A2 A1 X 1 BynvSRAM Data Byte 1 A Document Number: 001-87305 Rev. ** A RTC Registers Slave Address A ~ ~ By Master S T A R T S T 0 P P Data Byte N A Page 15 of 40 CY14C101I CY14B101I CY14E101I 如果对命令寄存器 (0xAA) 执行写操作，下一个当前读操作也从 第一个地址 (0x00) 开始（与此处的情况一样）。当前地址为超出 边界的地址。地址不递增，下一个当前读操作从该地址位置开 始。如果对超出边界的地址位置尝试写操作，nvSRAM 将在地址 字节被发送后立即发送 NACK。 控制寄存器从组件 以下各节介绍从控制寄存器从组件执行读或写操作所需的数据传 输序列。 写入控制寄存器 要对控制寄存器从组件执行写入操作，主组件将在生成 START 条件后传输控制寄存器从组件地址。写入序列从主组件指定的地 址位置开始，直到主组件生成 STOP 条件或最后一个可写入地址 位置。 在正常或突发写入过程中，执行写操作时如果访问不可写的地址 位置，数据字节被发送后从组件将生成 NACK 并且写序列将终 止。后续的所有数据字节都将被忽略，地址计数器不递增。 此外，如果序列号被锁定，控制寄存器从组件中只有两个地址 （0xAA 或命令寄存器以及 0x00 或存储器控制寄存器）可写入。 对任何其他地址位置进行写入操作时，组件将确认命令字节和地 址字节，但针对数据字节从控制寄存器从组件返回 NACK。在这 种情况下，地址不会递增，当前读取从上一个被确认的地址开始。 当主组件对超出边界的存储器地址进行写操作访问时，nvSRAM 控制寄存器从组件发送 NACK。在这种情况下，下一个当前读取 操作从上一个被确认的地址开始。 图 29. 控制寄存器单字节写入 S T A R T By Master SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 X Control Register Address S T 0 P Data Byte P 0 By nvSRAM A A A 图 30. 控制寄存器多字节写入 SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 X Control Register Address Data Byte 0 By nvSRAM A Document Number: 001-87305 Rev. ** S T 0 P Data Byte N P ~ ~ By Master S T A R T A A A Page 16 of 40 CY14C101I CY14B101I CY14E101I 当前控制寄存器读取 控制寄存器从组件读操作以主组件在生成 START 条件且 LSB 设置为 “1” 之后发送控制寄存器从组件地址开始。该读取操作从当前地 址 （最后访问地址位置后的地址）开始。控制寄存器从组件地址读取继续，直到最后可读地址位置，然后重新循环至第一个位置 (0x00)。注意：命令寄存器为只写寄存器，无法通过顺序读操作进行访问。如果突发读操作从命令寄存器 (0xAA) 开始，地址计数器将 折返至寄存器映射中的第一个地址 (0x00)。 图 31. 控制寄存器单字节读取 S T A R T By Master SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 A X S T 0 P P 1 By nvSRAM Data Byte A 图 32. 当前控制寄存器多字节读取 S T A R T SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 X A A 1 By nvSRAM Data Byte S T 0 P P ~ ~ By Master Data Byte N A 随机控制寄存器读取 通过对预期的读位置启动写操作并立即执行重复 START 操作可 执行随机地址读取。控制寄存器从组件地址读取继续，直到最后 可读地址位置，然后重新循环至第一个位置 (0x00)。注意：命令 寄存器为只写寄存器，无法通过顺序读操作进行访问。从命令寄 存器 (0xAA) 开始的随机读取重新循环至控制寄存器寄存器映射 中的第一个地址 (0x00)。如果从超出边界的存储器地址开始进行 读操作， nvSRAM 将在地址字节被发送后立即发送 NACK。 图 33. 随机控制寄存器单字节读取 By Master SDA Line S T A R T S Control Registers Slave Address 0 0 1 1 A2 A1 X Control Register Address A Control Registers Slave Address Sr 0 0 0 1 1 A2 A1 X S T 0 P P 1 By nvSRAM Data Byte A Document Number: 001-87305 Rev. ** A A Page 17 of 40 CY14C101I CY14B101I CY14E101I 图 34. 随机控制寄存器多字节读取 SDA Line S Control Registers Slave Address 0 0 1 1 A2 A1 Control Register Address X A Control Registers Slave Address Sr 0 0 0 1 1 A2 A1 X 1 ~ ~ By Master S T A R T By nvSRAM Data Byte A A A A S T 0 P P Data Byte N 序列号 序列号为提供给用户以对该组件进行唯一标识的 8 字节存储空 间。它通常由两个字节的客户 ID 、五个字节的唯一序列号及一 个字节的 CRC 校验组成。然而， nvSRAM 不计算 CRC 值，由 用户来决定以所需的格式使用 8 字节的存储空间。八字节位置的 默认值设置为 “0x00”。 序列号写入 通过控制寄存器从组件可访问序列号。要写入序列号，主组件在 生成 START 条件后发送控制寄存器从组件地址，并从 0x01 地址 位置开始进行写入，直到 0x08 地址。序列号寄存器内容在下一 个存储操作时被保存在非易失性存储器中。如果启用自动存储， 断电时 nvSRAM 自动将序列号保存在非易失性存储器中。然而， 如果自动存储被禁用，用户必须执行存储操作以保存序列号寄存 器的内容。 注意：如果未设置序列号锁定 (SNL) 位，则无论是否执行了存储 操作，序列号寄存器都可能被重写。一旦设置了序列号锁定位， 将禁止对序列号寄存器进行写操作。如果在设置了锁定位时主组 件尝试对序列号寄存器执行写操作，则返回 NACK 并且不执行写 操作。 Document Number: 001-87305 Rev. ** 序列号锁定 对序列号寄存器的写操作完成后，主组件负责通过将存储器控制 寄存器 (0x00) 中的序列号锁定位设置为 “1” 来锁定序列号。存储 器控制寄存器中的内容和序列号在下一个存储操作（存储或自动 存储）时被存入。如果未启用自动存储，用户必须执行存储操作 以保存锁定位状态。 如果未执行存储操作，则序列号锁定位在电源循环后会发生改 变。序列号锁定位和 8 字节序列号在加电时默认为 “0”。 序列号读取 通过对控制寄存器从组件执行读操作可以读回序列号。控制寄存 器组件在执行突发读取操作时从最后一个地址 （命令寄存器除 外）重新循环至 0x00 地址位置。序列号驻留在位置 0x01 至 0x08 中。即使序列号未被锁定，序列号读操作也将返回写入到序列号 寄存器中的当前值。设置锁定位前，主组件可以执行序列号读操 作以确认写入寄存器的序列号是否正确。 Page 18 of 40 CY14C101I CY14B101I CY14E101I 组件 ID 组件 ID 是由 JEDEC 分配的制造商 ID、产品 ID、密度 ID 和 die 修订版组成的 4 字节代码。这些寄存器在出厂前已设置好，对用户而 言为只读寄存器。 表 6. 组件 ID 组件 ID 描述 20–7 （14 位） 6–3 （4 位） 2–0 （3 位） 组件 ID （4 字节） 31–21 （11 位） CY14C101I 0x0681E2A0 制造商 ID 00000110100 产品 ID 00001111000101 密度 ID 0100 Die 修订版 000 CY14B101I 0x0681EAA0 00000110100 00001111010101 0100 000 CY14E101I 0x0681F2A0 00000110100 00001111100101 0100 000 组件 组件 ID 分为四部分，如表 6 中所示： 3. 密度 ID （4 位） 1. 制造商 ID （11 位） 4 位密度 ID 用法如 表 6 所示，代表产品的密度为 1 Mb。 这是由 JEDEC 为赛普拉斯分配的制造商 ID。 JEDEC 将制造商 ID 分成不同的组。制造商 ID 的前三位表示 ID 所属的组。接下来 的八位表示制造商 ID。 4. Die 修订版 （3 位） 赛普拉斯制造商 ID 为 0x34，所属的组为 0。因此，所有赛普拉 斯 nvSRAM 产品的制造商 ID 如下所示： 使用命令寄存器执行命令 这用于表示产品设计的任何重大更改。其初始设置始终为 0x0。 控制寄存器从组件允许通过向命令寄存器 (0xAA) 写入特定命令 字节来执行不同的命令。每个命令的命令字节代码如表 5 所示。 在执行这些命令期间，组件无法访问，如果选择三个从组件中的 任何一个，将返回 NACK。如果主组件发送无效命令， nvSRAM 将使用 ACK 进行响应，指示已使用 NOP （无操作）对命令进行 了确认。地址翻转至 0x00 位置。 赛普拉斯 ID － 000_0011_0100 2. 产品 ID （14 位） 组件的产品 ID 如表 6 所示。 图 35. 使用命令寄存器执行命令 By Master SDA Line S T A R T S Control Register Slave Address 0 0 1 1 A2 A1 X Command Register Address 1 0 0 1 0 1 0 1 S T O P Command Byte P 0 By nvSRAM A Document Number: 001-87305 Rev. ** A A Page 19 of 40 CY14C101I CY14B101I CY14E101I 实时时钟操作 nvTIME 操作 CY14X101I 提供了具有时钟、警报、看门狗、中断和控制功能的 内部寄存器。 RTC 寄存器占用单独的 nvSRAM 地址空间，可通 过寄存器地址为 0x00 至 0x0F 的 RTC 寄存器读和写序列进行访 问。时钟和定时器信息寄存器采用双缓冲技术防止在读或写操作 期间访问内部过渡时钟数据。双缓冲技术还避免了在访问时钟数 据期间影响正常的定时计数或内部时钟的准确性。时钟和警报寄 存器以 BCD 格式存储数据。 时钟操作 时钟寄存器以一秒的增量保存时间，最长达 9,999 年。时间可被 设置为任何日历时间；时钟自动记录某月某日、某周某日、闰年 及世纪转换。专用于时钟功能的寄存器共有八个，这些寄存器用 于使用写周期设置时间，以及基于读周期读取时间。这些寄存器 包含 BCD 格式的时间。定义为 “0” 的位目前不可用，这些位被保 留以供赛普拉斯将来使用。 读取时钟 双缓冲 RTC 寄存器结构降低了从时钟读取错误数据的可能性。 当读取位 “R”（位于标志寄存器 0x00 位置）设置为 “1” 时，在读 取时钟数据之前对 CY14X101I 计时寄存器的内部更新将停止， 以防止读取过渡数据。寄存器更新停止不会影响时钟准确性。 当 RTC 组件读取序列启动后，用户计时寄存器更新将停止，直 到生成 STOP 或重复 START 条件后才重新开始更新。内部时钟 继续运行的同时读取 RTC 寄存器。读取序列完成后，所有 RTC 寄存器在 20 ms 内同时更新。 设置时钟 对 RTC 组件进行写访问将使计时寄存器更新停止，而当写入位 “W”（位于标志寄存器 0x00 位置）设置为 “1” 时允许用户设置时 间。然后，正确的星期、日期和时间被写入寄存器 （必须为 24 小时 BCD 格式）。写入的时间称为 “ 基准时间 ”。该值保存在非 易失性寄存器中，用于计算当前时间。当通过写入 “0” 清除写入 位并且主组件生成 STOP 或重复 START 条件时，计时寄存器的 值被传输到实际的时钟计数器，然后该时钟恢复正常运行。如果 主组件未生成有效的 STOP 或重复 START 条件，写入 RTC 寄 存器的时间不会传输到实际的时钟计数器。 如果写入 RTC 寄存器的时间不是正确的 BCD 格式，则 RTC 寄 存器中每个无效的半字节在翻滚至 0x0 前继续计数至 0xF，然后 RTC 寄存器恢复正常运行。 注意：“W” 位设置为 “0” 后，写入计时、警报、校准和中断寄存 器的值在 tRTCp 时间后被传输到 RTC 计时计数器中。这些计数器 Document Number: 001-87305 Rev. ** 值必须通过启动软件 / 硬件存储或自动存储操作保存在非易失性 存储器中。在 “ 自动存储禁用 ” 模式下，tRTCp 时间后执行存储操 作，同时写入 RTC 寄存器以正确记录所做的修改。 备用电源 CY14X101I 中的 RTC 用于永久带电操作。在实际应用中，根据 是选择了电容还是电池来连接 VRTCcap 或 VRTCbat 引脚。当主电 源 VCC 断电并下降至 VSWITCH 以下时，组件切换至备用电源。 时钟振荡器消耗的电流非常少，因此最大程度地延长了后备电源 的 供 电 时 间。主 电 源 移 除 后，无 论 时 钟 操 作 如 何，存 储 在 nvSRAM 中的数据都是安全的，因为断电后这些数据被存储在非 易失性元件中。 在备用电源操作期间，室温下 CY14X101I 消耗 0.45 µA（典型） 的电流。用户必须根据实际应用选择电容或电池值。 下表显示了基于最大电流规格的备用时间。额定备用时间大约比 这些时间长两倍。 表 7. RTC 备用时间 电容值 0.1F 0.47F 1.0F 备用时间 (CY14B101I) 60 小时 12 天 25 天 使用电容具有明显的优势，即每次系统加电时可对备用电源充 电。当主电源移除时，如需备用电池，推荐使用 3V 锂电池和 CY14X101I 电源电流。然而， CY14X101I 在任何时候不会对电 池进行充电。必须根据系统生命周期期间总的预期累计断电时间 选择电池容量。 停止和启动振荡器 校准寄存器中 0x08 位置的 OSCEN 位控制振荡器的启用和禁 用。该位是非易失性的，交付给客户时处于 “ 启用 ”（设置为 “0”） 状态。系统存放不用时，为了保持电池寿命， OSCEN 必须设置 为 “1”。这样将关闭振荡器电路，延长电池寿命。如果 OSCEN 位 从 “ 禁用 ” 变为 “ 启用 ”，振荡器大约需要一秒钟（最多两秒）的 时间进行启动。 当系统电源关闭时，如果备用电源 （VRTCcap 或 VRTCbat）的电 压降至各自最低水平以下，振荡器可能掉电。当系统电源恢复 时，CY14X101I 能够检测振荡器是否掉电。这记录在标志寄存器 0x00 位置的振荡器掉电标志 (OSCF) 中。当系统通电时 （VCC 大于 VSWITCH），会检查 OSCEN 位是否处于 “ 启用 ” 状态。如 果 OSCEN 位处于 “ 启用 ” 状态并且振荡器在 5 ms 内未激活， OSCF 位将被设置为 “1”。系统必须检查该条件，然后写入 “0” 以 Page 20 of 40 CY14C101I CY14B101I CY14E101I 注意：除设置 OSCF 标志位之外，时间寄存器重置为 “ 基准时 间 ”，这是上次写入计时寄存器的值。控制寄存器或校准寄存器 与 OSCEN 位不受 “ 振荡器失败 ” 条件影响。 首次对时间寄存器进行写入时， OSCF 值必须重置为 “0”。这将 初始化该位的状态 （系统首次加电时可能已设置）。 要重置 OSCF，需要将写位 “W”（在位于 0x00 的标志寄存器中） 设置为 “1” 以便启用对标志寄存器的写入。对 OSCF 位写入 “0”， 然后将写位重置为 “0” 以禁用写操作。 校准时钟 RTC 由一个石英控制的晶振以 32.768 kHz 的额定频率驱动。时 钟精度取决于晶振和校准的质量。市场中的晶振通常有 +20 ppm 到 +35 ppm 的误差。然而， CY14X101I 应用一种在 25°C 可将 精度提高至 +1/–2 ppm 的校准电路。这表示每月有 +2.5 秒到 –5 秒的误差。 校准电路对振荡器分频器电路增加或减少计数来实现此精度。抑 制 （减少，负校准）或拆分 （增加，正校准）的脉冲数量取决于 加载到位于 0x08 的校准寄存器中的五个校准位的值。校准位占 用校准寄存器中的五个低位。这些位被设置为以二进制形式表示 “0” 和 31 之间的任何值。D5 位是一个符号位，其中 “1” 表示正校 准，“0” 表示负校准。增加计数可使时钟加速，减少计数可使时钟 减速。如果将一个二进制 “1” 加载到寄存器中，其对应振荡器误 差中 4.068 或 –2.034 ppm 偏移的调整，具体取决于信号。 校准在 64 分钟周期内发生。对于周期内的头 62 分钟（每分钟一 次），可能每 128 个振荡器周期缩短一秒或每 256 个振荡器周期 延长一秒。如果将二进制 “1” 加载到寄存器中，则仅修改 64 分钟 周期内的头两分钟。如果将二进制 6 加载到寄存器中，则影响头 12 分钟，以此类推。因此，每个校准步骤对每 125、829 和 120 个实际振荡器周期具有增加 512 个或减少 256 个振荡器周期的作 用，即校准寄存器中的每个校准步骤有 4.068 或 –2.034 ppm 的 调整。 为了确定所需的校准，标志寄存器 (0x00) 中的 CAL 位必须设置 为 “1”。这导致 INT 引脚以 512 Hz 的额定频率切换。任何偏离 512 Hz 的 偏 差 表 示 所 需 纠 正 的 大 小 和 方 向。例如，读数 512.01024 Hz 表示误差为 +20 ppm。 因此，必须将十进制值 –10 （001010b）加载到校准寄存器中以抵消误差。 注意：设置或改变校准寄存器不影响测试输出频率。 要将设置或清除 CAL，需要将写位 “W” （在位于 0x00 的寄存器 中）设置为 “1” 以便启用对标志寄存器的写入。将某个值写入 CAL，然后将写位重置为 “0” 以禁用写入。 Document Number: 001-87305 Rev. ** 警报 警报功能将用户编写的警报时间值和日期（存储在寄存器 0x01-5 中）与相应的时间和日期值相比较。当出现匹配时，将设置警报 内部标志 (AF)，而且如果设置了警报中断启用 (AIE) 位，将在 INT 引脚上生成中断。 有四个警报匹配字段－日期、小时、分和秒。上述每个字段有一 个匹配位，用于确定字段是否被用于警报匹配逻辑。将匹配位设 置为 “0” 表示相应的字段用于匹配处理。根据匹配位的不同，警 报可以明确到每月发生一次或频繁到每分钟发生一次。不选择任 何匹配位 （都为 1）表示不需要匹配，因此禁用警报。选择所有 的匹配位 （都为 0）会导致精确的时间和日期匹配。 可通过两种方法来检测警报事件：读取 AF 标志或监控 INT 引脚。 位于标志寄存器 0x00 中的 AF 标志表示发生了日期或时间匹配。 当发生匹配时，AF 位设置为 “1”。读取标志寄存器会清除警报标志 位 （和所有其他位）。硬件中断引脚也可能被用于检测警报事件。 要设置、清除或启用警报，需要将 “W” 位 （在标志寄存器 0x00 中）设置为 “1” 以便启用对警报寄存器的写入。写入警报值后， 将 “W” 位清除为 “0” 以使更改生效。 注意：CY14X101I 要求将针对秒的警报匹配位 （警报秒寄存器 0x02 中的 “D7” 位）设置为 “0” 以便正确操作警报标志和中断。 看门狗定时器 看门狗定时器是一个自由运行且使用从晶体振荡器获得的 32 Hz 时钟 (31.25 ms) 的递减计数器。必须运行振荡器才能使看门狗正 常运行。看门狗定时器从看门狗定时器寄存器中加载的值开始递 减计数。 定时器由一个可加载的寄存器和一个自由运行的计数器组成。在 加电时，寄存器 0x07 中的看门狗超时值加载到计数器加载寄存 器中。计数从加电开始并在看门狗探针 (WDS) 位设置为 “1” 的任 何时候从可加载值重新开始。计数器与终止值 “0” 进行比较。如 果计数器达到此值，则产生内部标志和可选中断输出。可以通过 在计数器到达 “0” 之前将 WDS 位设置为 “1” 来阻止超时中断。这 导致计数器重新加载看门狗超时值并重启。只要用户在计数器到 达终值之前对 WDS 位进行设置，中断和 WDT 标志就不会产生。 新的时间输出值通过将看门狗写位设置为 “0” 来写入。当 WDW 值为 “0” 时，看门狗超时值位 D5-D0 写功能启用以修改超时值。 当 WDW 为 “1” 时，对 D5-D0 位的写入被忽略。WDW 功能使用 户能在不考虑看门狗定时器值被修改的情况下设置 WDS 位。看 门狗定时器逻辑图如第 22 页上的图 36 所示。注意：将看门狗超 时值设置为 “0” 会禁用看门狗功能。 Page 21 of 40 CY14C101I CY14B101I CY14E101I 看门狗定时器的输出为标志位 WDF （如果看门狗允许超时，将 设置该标志位） 。如果中断寄存器中的看门狗中断启用 （WIE） 位被设置，看门狗超时将产生 INT 引脚硬件中断。当用户读取标 志寄存器时，标志和硬件中断都会被清除。 Clock Divider 32.768 KHz 1 Hz 中断 32 Hz Counter Zero Compare WDF Load Register WDS D Q WDW Q write to Watchdog Register 备用电源监控器 CY14X101I 提供一个可检测备用电源 （备用电池或电容）故障 的功耗监控系统。如果发生备用电源故障，备用电源故障标志 （BPF）在下次加电时发出。如果备用电压低于 VBAKFAIL，将设 置 BPF 标志。即使 RTC 在备用模式下运行，仍会监控备用电源。 备用模式运行中检测到的低电压通过 BPF 标志进行标记。 BPF 只能将数据保持到出现定义的备用电压 (VDR) 低电压电平。 图 36. 看门狗定时器框图 Oscillator 储到组件后，更新后的 RTC 计时寄存器对用户可用 （请参见第 33 页上的 nvSRAM 规范 ）。 Watchdog Register 可编程方波生成器 方波生成器模块使用晶振输出在组件的 INT 引脚上生成所需的频 率。输出频率可编程为以下频率之一： 1. 1 Hz 2. 512 Hz 3. 4096 Hz 4. 32768 Hz CY14X101I 有一个标志寄存器、中断寄存器和将中断信号传送 到微控制器的中断逻辑。有三个潜在中断源：看门狗定时器、功 耗监控器和警报定时器。通过在中断寄存器（0x06）中适当的设 置，可以单独启用上述三中个断源来驱动 INT 引脚。此外，在标 志寄存器（0x00）中，每种断源有相应的标志位，主机处理器使 用这些标志位来确定中断原因。当中断发生时， INT 引脚驱动器 有两个能指定其行为的位。 只有当三个断源中的一个产生中断标志并且各自位于中断寄存器 中的中断启用位被启用 （设置为 “1”）时，才会产生中断。中断 源处于活动状态后，两个可编程位 H/L 和 P/L 决定 INT 引脚上输 出引脚驱动器的行为。这两个位位于中断寄存器中，可用于驱动 INT 引脚中电平或脉冲模式输出。在脉冲模式中，脉冲宽度内部 固定在大约 200 ms。此模式旨在重置主机微控制器。在电平模 式中，引脚进入其活动性极，直到用户读取标志寄存器。此模式 用作对主机微控制器的中断。下一节对控制位进行了总结。 只有使用常规电源时才生成中断，系统以备用电源模式运行时不 会触发中断。 注意：只有在加电回读序列完成后， CY14X101I 才生成有效中 断。加电后， INT 引脚上的所有事件必须被忽略 tFA 的时间。 当组件使用备用电源运行时，不生成方波输出。 中断寄存器 功耗监控器 看门狗中断启用 (WIE)：当设置为 “1” 时，如果发生看门狗超时， 看门狗定时器驱动 INT 引脚和一个内部标志。当 WIE 设置为 “0” 时，看门狗定时器只影响标志寄存器中的 WDF 标志。 CY14X101I 提供具有断电中断功能的电源管理方案。它也控制 内部开关为时钟提供备用电源并保护存储器在低 VCC 条件下不 被访问。功耗监控器基于内部带隙参考电路，此电路将 VCC 电压 与 VSWITCH 阀值相比较。 达到 VSWITCH 值后，由于 VCC 由于断电而发生衰减，将启动从 SRAM 到非易失性元素的数据存储操作，以保存最后的 SRAM 数据状态。电源也从 VCC 切换到备用电源 （电池或电容）来运 行 RTC 振荡器。 当使用备用电源运行时，对 nvSRAM 的读取和写入操作被禁止 且 RTC 功能对用户不可用。RTC 时钟继续在后台运行。VCC 存 Document Number: 001-87305 Rev. ** 警报中断启用 (AIE)：当设置为 “1” 时，警报匹配驱动 INT 引脚和一 个内部标志。当 AIE 设置为 “0” 时，警报匹配只影响标志寄存器中 的 AF 标志。 断电中断启用 (PFE)：当设置为 “1” 时，断电监控器驱动引脚和一 个内部标志。当 PFE 设置为 “0” 时，断电监控器只影响标志寄存 器中的 PF 标志。 方波启用 (SQWE)：当设置为 “1”，INT 引脚生成具有可编程频率 的方波。频率由中断寄存器的 SQ1 和 SQ0 位决定。该位是非易 失性的，在电源循环后保持不变。SQWE 位覆盖所有其他中断。 Page 22 of 40 CY14C101I CY14B101I CY14E101I 高电平 / 低电平 (H/L)：当设置为 “1” 时， INT 引脚为高电平有效 且驱动器模式为推挽式。只有当 VCC 高于 VSWITCH 时， INT 引 脚才驱动高电平。当设置为 “0” 时， INT 引脚为低电平有效且驱 动模式为开漏式。INT 引脚必须通过一个 10 k 电阻上拉至 VCC， 同时使用低电平有效模式的中断。 活动状态。如果引脚编程为脉冲模式，读取标志也能清除引脚中 的标志。如果标志寄存器被读取，脉冲模式不能完成指定的持续 时间。如果 INT 引脚用作主机复位，则复位期间标志寄存器不被 读取。 脉冲 / 电平 (P/L)：当设置为 “1” 且发生中断时，会将 INT 引脚驱 动约 200 ms。当 P/L 设置为 “0” 时，INT 引脚驱动至高电平或低 电平 （由 H/L 决定），直到标志寄存器被读取。 表 9. INT 引脚状态 以下是显示 INT 引脚状态的概要表。 CAL SQWE SQ1 和 SQ0。当 SQWE 位设置为 “1” 时，这些位一起用于修正 INT 引脚输出的中方波频率。这些位是非易失性的，在电源循环 后保持不变。输出频率的决定方式如下表所示。 1 X X INT 引脚输出 512 Hz 0 1 X 方波输出 0 0 1 表 8. SQW 输出选择 0 0 0 警报 HI-Z SQ1 SQ0 0 0 频率 1 Hz 0 1 1 1 WIE/AIE/PFE 注释 1 Hz 信号 标志寄存器 512 Hz 512 Hz 时钟输出 0 4096 Hz 4 kHz 时钟输出 1 32768 Hz 振荡器输出频率 标志寄存器有三个标志位：用于生成中断的 WDF、 AF 和 PF。 这些标志分别由看门狗超时、警报匹配或断电监控器设置。处理 器可以轮询此寄存器或使系统通知中断 （如果设置了标志）。寄 存器被读取后，这些标志会自动复位。在加电时，标志寄存器自 动加载值 0x00（OSCF 位除外。请参见第 20 页上的停止和启动 振荡器 ）。 当启用的中断源激活 INT 引脚时，外部主机读取标志寄存器来确 定原因。请记住，当寄存器被读取时，所有标志都被清除。如果 INT 引脚编程为电平模式，条件将清除并且 INT 引脚返回到其非 Document Number: 001-87305 Rev. ** Page 23 of 40 CY14C101I CY14B101I CY14E101I 图 37. RTC 建议的组件配置 [4] Recommended Values Y1 = 32.768 KHz (12.5 pF) C1 = 12 pF C2 = 69 pF Xout C1 Y1 Note: The recommended values for C1 and C2 include board trace capacitance. Xin C2 图 38. 中断框图 WIE Watchdog Timer WDF Power Monitor PFE PF AIE P/L 512 Hz Clock AF Pin Driver Mux Clock Alarm Square Wave VCC HI-Z Control SEL Line INT H/L VSS WDF －看门狗定时器标志 WIE －看门狗中断 使能 PF －断电标志 PFE －断电启用 AF －警报标志 AIE －警报中断启用 P/L －脉冲电平 H/L －高电平 / 低电平 SQWE －方波启用 SQWE Priority CAL Encoder WIE/PIE/ AIE 注 4. 有关 nvSRAM RTC 的设计指南和最佳实践，请参见应用笔记 AN61546。 Document Number: 001-87305 Rev. ** Page 24 of 40 CY14C101I CY14B101I CY14E101I 表 10. RTC 寄存器映射 [5、 6] 寄存器 D7 D6 0x0F D5 D2 D1 年 (x10) D0 年 0x0E 0 0 0 0x0D 0 0 0x0C 0 0 日期 (x10) 0 0 0x0B 0 0 小时 (x10) 月 (x10) 功能 / 范围 年：00–99 月 月：01–12 日期 日期：01–31 0 星期 星期：01–07 小时 小时：00–23 0x0A 0 分钟 (x10) 分钟 分钟：00–59 0x09 0 秒 秒：00–59 0x08 OSCEN (0) 秒 (x10) Cal Sign (0) 校准 (00000) 校准值 [7] 0x07 WDS (0) WDW (0) 0x06 WIE (0) AIE (0) 0x05 M (1) 0 0x04 M (1) 0 0x03 M (1) 0x02 M (1) 0x01 0x00 注 5. 6. 7. 8. BCD 格式数据 D4 D3 WDF 0 看门狗 [7] WDT (000000) PFE (0) SQWE (0) H/L (1) 警报日期 (x10) P/L (0) SQ1 (0) SQ0 (0) 警报日期 警报小时 (x10) 中断 [7] 警报，日期：01–31 警报小时 警报，小时：00–23 警报分钟 (x10) 警报分钟 警报，分钟：00–59 警报秒 (x10) 警报秒 警报，秒：00–59 世纪 CAL (0) W (0) 世纪：00–99 世纪 (x10) AF PF OSCF[8] BPF[8] R (0) 标志 [7] ( ) 指明出厂数值。 RTC 寄存器未使用的位被保留以供将来使用，应设置为 “0”。 该值为二进制，而非 BCD 格式。 用户复位 OSCF 和 BPF 标志位后，应在 tRTCp 时间后更新标志寄存器。 Document Number: 001-87305 Rev. ** Page 25 of 40 CY14C101I CY14B101I CY14E101I 表 11. 寄存器映射详细信息 寄存器 说明 计时－年 D7 D6 0x0F D5 D4 D3 D2 年 (x10) D1 D0 年 包含年的两个低位 BCD 数字。低位半字节 （四位）包含年值；高位半字节 （四位）包含以 10 年为单位的值。每半字 节的范围为 0 到 9。寄存器的范围是 0 到 99。 计时－月 0x0E D7 D6 D5 D4 0 0 0 月 (x10) D3 D2 D1 D0 月 包含月的 BCD 数字。低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （一位）包含高位数字，范围 为 0 到 1。寄存器的范围是 1 到 12。 0x0D D7 D6 0 0 计时－日期 D4 D3 D5 D2 日期 (x10) D1 D0 日期 包含日期的 BCD 数字。低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （两位）包含 x10 数字，范 围为 0 到 3。寄存器的范围是 1 到 31。可针对闰年进行自动调整。 0x0C D7 D6 D5 0 0 0 计时－星期 D4 D3 0 D2 D1 0 D0 星期 低位半字节 （三位）包含一个与星期相关的值。星期是一个环形计数器，从 1 计数到 7，然后返回到 1。用户必须给星 期值指定含义，因为星期不与日期集成。 0x0B D7 D6 0 0 计时－小时 D4 D3 D5 D2 小时 (x10) D1 D0 小时 包含小时 （24 小时格式）的 BCD 值。低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （两位）包含 高位数字，范围为 0 到 2。寄存器的范围是 0 到 23。 D7 0x0A D6 0 D5 计时－分钟 D4 D3 D2 分钟 (x10) D1 D0 分钟 包含分钟的 BCD 值 低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （三位）包含高位数字，范围为 0 到 5。寄存器的范围是 0 到 59。 计时－秒 D7 0x09 D6 0 D5 D4 D3 D2 秒 (x10) D1 D0 秒 包含秒的 BCD 值 低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （三位）包含高位数字，范围为 0 到 5。寄存器的范围是 0 到 59。 校准 / 控制 0X08 D7 D6 D5 OSCEN 0 校准 符号 D4 D3 D2 D1 D0 校准 OSCEN 振荡器启用。当设置为 “1” 时，振荡器停止。当设置为 “0” 时，振荡器运行。禁用振荡器可在存储过程中节省电池或电 容电源。 校准符号 确定校准调整是作为对时基增加 (1) 还是作为从时基中减少进行应用 (0)。 校准 这五个位控制时钟的校准 Document Number: 001-87305 Rev. ** Page 26 of 40 CY14C101I CY14B101I CY14E101I 表 11. 寄存器映射详细信息 ( 续 ) 寄存器 说明 0x07 看门狗定时器 D4 D3 D7 D6 WDS WDW D5 D2 D1 D0 WDT WDS 看门狗探针。将该位设置为 “1” 可重新加载并重启看门狗定时器。将该位设置为 “0” 不起作用。看门狗定时器复位后， 该位被自动清除。 WDS 位是只写的。读取该位始终返回 0。 WDW 看门狗写启用。将此位设置为 “1” 可禁用对看门狗超时值 (D5–D0) 的任何写入。这使用户可以在不影响超时值的情况 下设置看门狗探针位。当下一个写循环完成时，将此位设置为 “0” 允许 D5–D0 位写入看门狗寄存器。第 21 页上的看 门狗定时器 中详细介绍了该功能。 WDT 看门狗超时选择。看门狗定时器间隔由该寄存器中的 6 位值选择。它代表一个 32 Hz 计数 (31.25 ms) 的乘数。超时值 范围为 31.25 ms （设置为 1 ）到 2 秒 （设置为 3 Fh）。将看门狗定时器寄存器设置为 “0” 将禁用定时器。仅当在上一 个周期中 WDW 位设置为 0 时才能对这些位进行写入。 0x06 D7 D6 D5 WIE AIE PFE 中断状态 / 控制 D4 D3 SQWE H/L D2 D1 D0 P/L SQ1 SQ0 WIE 看门狗中断启用。当设置为 “1” 时，当看门狗超时发生时，看门狗定时器驱动 INT 引脚和 WDF 标志。当设置为 “0” 时，看门狗定时器只影响 WDF 标志。 AIE 警报中断启用。当设置为 “1” 时，警报匹配驱动 INT 引脚和 AF 标志。当设置为 “0” 时，警报匹配只影响标志 AF 标志。 PFE 断电启用。当设置为 “1” 时，警报匹配驱动 INT 引脚和 AF 标志。当设置为 “0” 时，断电监视器只影响 PF 标志。 SQWE 方波启用。当设置为 “1” 时，在 INT 引脚上以使用 SQ1 和 SQ0 位编程的频率驱动方波。方波输出优先于中断逻辑。如 果将 SQWE 设置为 “1”，当启用的中断源处于活动状态时，只产生相应的标志， INT 引脚继续驱动方波。 H/L 高电平 / 低电平。当设置为 “1” 时，将 INT 引脚驱动为高电平有效。当设置为 “0” 时， INT 引脚为开漏，低电平有效。 P/L 脉冲 / 电平。当设置为 “1” 时，INT 引脚由一个约 200 ms 的中断源驱动有效（由 H/L 决定）。当设置为 “0” 时，INT 引 脚驱动到有效电平状态 （由 H/L 设置），直到标志寄存器被读取。 SQ1, SQ0 SQ1, SQ0。当 SQWE 设置为 “1” 时，这些位用于决定 INT 引脚输出上的方波频率。以下为每个 (SQ1, SQ0) 组合的频 率输出： (0, 0) － 1 Hz (0, 1) － 512 Hz (1, 0) － 4096 Hz (1, 1) － 32768 Hz 0x05 D7 D6 M 0 D5 警报－日期 D4 D3 D2 警报日期 (x10) D1 D0 警报日期 包含警报日期值和用于选择或取消选择日期值的掩码位。 M 0x04 匹配。当此位设置为 “0” 时，在警报匹配中使用日期值。将此位设置为 “1” 会导致匹配电路忽略日期值。 D7 D6 M 0 D5 警报－小时 D4 D3 D2 警报小时 (x10) D1 D0 警报小时 包含警报小时值和用于选择或取消选择小时值的掩码位。 M 0x03 匹配。当此位设置为 “0” 时，在警报匹配中使用小时值。将此位设置为 “1” 会导致匹配电路忽略小时值。 D7 D6 M D5 警报－分钟 D4 D3 警报分钟 (x10) D2 D1 D0 警报分钟 包含警报分钟值和用于选择或取消选择分钟值的掩码位。 M 匹配。当此位设置为 “0” 时，在警报匹配中使用分钟值。将此位设置为 “1” 会导致匹配电路忽略分钟值。 Document Number: 001-87305 Rev. ** Page 27 of 40 CY14C101I CY14B101I CY14E101I 表 11. 寄存器映射详细信息 ( 续 ) 寄存器 说明 警报－秒 0x02 D7 D6 D5 M D4 D3 D2 警报秒 (x10) D1 D0 警报秒 包含警报秒值和用于选择或取消选择秒值的掩码位。 M 0x01 匹配。当此位设置为 “0” 时，在警报匹配中使用秒值。将此位设置为 “1” 会导致匹配电路忽略秒值。 D7 D6 D5 计时－世纪 D4 D3 D2 世纪 (x10) D1 D0 世纪 包含世纪的 BCD 值 低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （四位）包含高位数字，范围为 0 到 9。寄存器的范围是 0 到 99 世纪。 标志 0x00 D7 D6 D5 D4 D3 D2 D1 D0 WDF AF PF OSCF BPF CAL W R WDF 看门狗定时器标志。当看门狗定时器允许在没有被用户复位的情况下可达到 “0” 时，该只读位设置为 “1”。当标志寄存 器被读或加电时，该位被清除为 “0”。 AF 警报标志。当时间和日期与储存在警报寄存器的值匹配且匹配位为 “0” 时，此只读位设置为 “1”。当标志寄存器被读或 加电时，警报标志清除。 PF 断电标志。当电源下降到断电阀值 VSWITCH 时，只读位设置为 “1”。当标志寄存器被读时，中断标志清除。 OSCF 振荡器失败标志。如果振荡器启用而且在头 5 秒操作时间内未运行，加电时设置为 “1”。这表示 RTC 备用电源中断而 且时钟值不再有效。该位在电源循环后保持不变，从不被芯片内部清除。用户必须检查此条件并写入 “0” 以清除该标 志。当用户复位 OSCF 标志位时，在 tRTCp 时间后位将更新。 BPF 备用电源中断标志。如果备用电源 （电池或电容）中断，加电时设置为 “1”。备用电源中断条件由电压下降到低于其 各自最低指定电压确定。 BPF 只能将数据保持到出现定义的备用电压 (VDR) 低电压电平。用户必须将此位复位以清除 标志。用户复位 BPF 标志位后，在 tRTCp 时间后位将更新。 CAL 校准模式。当设置为 “1” 时， INT 引脚输出 512 Hz 的方波。当设置为 “0” 时， INT 引脚恢复正常操作。该位优先于 SQ0/SQ1 和其他功能。加电时，该位默认为 “0” （禁用）。 W 写入启用：将 “W” 设置为 “1” 将冻结对 RTC 寄存器的更新。然后用户可写入 RTC 寄存器、警报寄存器、校准寄存器、 中断寄存器和标志寄存器。如果时间已更改，将 “W” 设置为 “0” 会导致 RTC 寄存器中的内容传输到计时计数器中。此 传输过程需要花费 tRTCp 的时间。加电时，此位默认为 0。 R 读取启用。如果将 “R” 位设置为 “1”，则会停止用户 RTC 寄存器中的时钟更新，以便在读取过程中不显示时钟更新。 将 “R” 位设置为 “0” 以恢复对保持寄存器的时钟更新。设置该位不需要将 “W” 位设置为 “1”。加电时，该位默认为 0。 Document Number: 001-87305 Rev. ** Page 28 of 40 CY14C101I CY14B101I CY14E101I 最大额定值 超过最大额定值可能会缩短组件的使用寿命。这些用户指导未经 过测试。 存放温度 .................................................. –65 °C 至 +150 °C 最长累积存储时间 处于接地电位的 任何引脚的瞬变电压 (< 20 ns) ........... –2.0 V 至 VCC + 2.0 V 封装功率散耗 能力 (TA = 25°C) .......................................................... 1.0 W 表面组装铅焊 温度 （3 秒）............................................................. +260 °C 在 150°C 环境温度下 ..............................1000 个小时 直流输出电流 （一次输出 1，持续 1 秒）.................... 15 mA 在 85°C 环境温度下 ...........................................20 年 静电放电电压 （根据 MIL-STD-883，方法 3015）.......................... > 2001 V 最高结温 .................................................................... 150 °C 相对于 VSS 的 VCC 供电电压 CY14C101I：..................................... –0.5 V 至 +3.1 V CY14B101I：..................................... –0.5 V 至 +4.1 V CY14E101I：..................................... –0.5 V 至 +7.0 V 应用于 High Z 状态下的输出 的直流电压 ........................................–0.5 V 至 VCC + 0.5 V 输入电压 ............................................ –0.5 V 到 VCC + 0.5 V 栓锁电流 ................................................................ > 140 mA 工作范围 产品 CY14C101I 范围 环境温度 –40 °C - +85 °C 工业 VCC 2.4 V 至 2.6 V CY14B101I 2.7 V 至 3.6 V CY14E101I 4.5 V 至 5.5 V 直流电气特性 在工作范围内 参数 VCC 电源 ICC1 平均 VCC 电流 说明 测试条件 CY14C101I CY14B101I CY14E101I fSCL = 3.4 MHz ； 无输出负载下获得的值 (IOUT = 0 mA) fSCL = 1 MHz ； 无输出负载下获得的 值 (IOUT = 0 mA) CY14C101I CY14B101I CY14E101I ICC2 存储过程中的平均 VCC 电流 ICC4 自动存储循环期间的平均 VCAP 电流 ISB VCC 待机电流 IZZ 睡眠模式电流 IIX[10] 每个 I/O 引脚的输入电流 （HSB 0.1 VCC < Vi < 0.9 VCCmax 除外） IOZ Ci 所有输入无需关注， tSTORE 持续时 间内的平均电流 VCC = max 所有输入无需关注。 tSTORE 持续时 间的平均电流 SCL > (VCC – 0.2 V)。 VIN < 0.2 V 或 > (VCC – 0.2 V)。 “W” 位设置为 “0”。非易失性循环完 成后的待机电流强度。输入为 静态。 fSCL = 0 MHz。 寄存睡眠指令后的 tSLEEP 时间。所 有输入为静态且在 CMOS 逻辑电平 下配置。 每个 I/O 引脚的输入电流 （针对 HSB） 输出漏电流 每个 I/O 引脚的电容 在所有输入和输出信号引脚测得的 电容和 VSS。 最小值 2.4 2.7 4.5 – 典型值 [9] 2.5 3.0 5.0 – 最大值 2.6 3.6 5.5 1 单位 V V V mA – – 400 μA – – – – 450 3 mA mA – – 3 mA – – 250 μA – – 8 μA –1 – +1 μA –100 – +1 μA –1 – – – +1 7 μA pF 注 9. 典型值的温度为 25°C， VCC = VCC(Typ) 非 100% 测试。 10. 不适用于 WP、 A2 和 A1 引脚。 Document Number: 001-87305 Rev. ** Page 29 of 40 CY14C101I CY14B101I CY14E101I 直流电气特性 ( 续 ) 在工作范围内 参数 VIH 说明 VIL VOL Rin[11] 输入高电平电压 输入低电平电压 输出低电平电压 输入电阻 （WP、 A2、 A1） Vhys VCAP[12] 施密特触发器输入电压迟滞 存储电容 VVCAP[13、 14] 组件在 VCAP 引脚驱动的最大 电压 测试条件 典型值 [9] – 最大值 VCC + 0.5 0.05 VCC 170 42 – – – – – 220 47 0.3 VCC 0.4 – – – 270 180 单位 V V V KΩ MΩ V μF μF – – VCC V – – VCC– 0.5 V 最小值 0.7 VCC – 0.5 0 50 1 IOL= 3 mA 针对 VIN = VIL (Max) 针对 VIN = VIH (Min) 在 VCAP 引脚和 VSS 之间 CY14C101I CY14B101I CY14E101I VCC = Max CY14C101I CY14B101I CY14E101I 数据保留与耐久性 在工作范围内 参数 DATAR NVC 数据保留 说明 最小值 20 非易失性存储操作 1,000 单位 年 K 热阻 参数 [14] ΘJA ΘJC 说明 热电阻 （结温） 热电阻 （壳温） 测试条件 16 引脚 SOIC 单位 根据 EIA/JESD51 的要求，测试条件遵循测试热阻的标准 测试方法和过程。 56.68 °C/W 32.11 °C/W 注 11. 当输入电压低于 VIL 时，输入下拉电路较强 (50 KΩ)。当输入电压高于 VIH 时，输入下拉电路较弱 (1 MΩ)。 12. VCAP 的最小值可保证提供顺利完成自动存储所需要的电荷。 VCAP 的最大值可保证 VCAP 的电容在加电回读循环期间充电至最小电压，以便紧急断电循环可以顺利完 成自动存储。因此，建议在规定的最小极限值和最大极限值内使用电容。有关 VCAP 选项的详细信息，请参见应用笔记 AN43593。 13. 当选择 VCAP 电容的时候，会提供 VCAP 引脚上的最大电压 (VVCAP) 供指导之用。在工作温度范围之内的 VCAP 电容的额定电压应高于 VVCAP 电压。 14. 这些参数仅由设计保证，未进行过测试。 Document Number: 001-87305 Rev. ** Page 30 of 40 CY14C101I CY14B101I CY14E101I 交流测试负载和波形 图 39. 交流测试负载和波形 对于 3.0 V (CY14B101I) 对于 2.5 V (CY14C101I) 对于 5.0 V (CY14E101I) 3.0 V 2.5 V 5.0 V 867 W 700 W 1.6 KW 输出 输出 输出 100 pF 100 pF 50 pF 交流测试条件 说明 输入脉冲电平 输出上升和下降时间 （10%–90%） CY14C101I CY14B101I CY14E101I 0 V 到 2.5 V 10 ns 0 V 到 3V 10 ns 0 V 到 5V 10 ns 1.25 V 1.5 V 2.5 V 输入和输出时序参考电平 RTC 特性 在工作范围内 参数 VRTCbat RTC 电池引脚电压 IBAK[15] RTC 备用电流 VRTCcap [16] 说明 RTC 电容引脚电压 最小值 1.8 典型值 – 最大值 3.6 单位 V – – 0.45 µA 25 °C – 0.45 – µA TA (Max) – – 0.60 µA TA (Min) TA (Min) 1.6 – 3.6 V 25 °C 1.5 3.0 3.6 V 1.4 – 3.6 V – 2 V TA (Max) VBAKFAIL 备用电压故障阀值 1.8 VDR BPF 标志保留电压 1.6 – – V 1 2 tOCS RTC 振荡器启动时间 – tRTCp RTC 从 “W” 位末设置到 “0” 的处理时间。 – – 1 秒 ms RBKCHG RTC 备用电容充电限流电阻 350 – 850 Ω 注 15. 当 VCC < VSWITCH 时，由 VRTCcap 或 VRTCbat 抽取的电流。 16. 如果 VRTCcap > 0.5 V，或没有电容连接到 VRTCcap 引脚，振荡器将在 tOCS 内启动。如果已连接备用电容且 VRTCcap < 0.5 V，要启动振荡器，必须允许将电容充电至 0.5 V。 Document Number: 001-87305 Rev. ** Page 31 of 40 CY14C101I CY14B101I CY14E101I 交流开关特性 在工作范围内 [17] 参数 3.4 MHz[18] 说明 1 MHz[18] 400 kHz[18] 单位 最小值 最大值 最小值 最大值 最小值 最大值 – 3400 – 1000 – 400 kHz 600 – ns fSCL 时钟频率， SCL tSU ； STA 重复 START 条件的建立时间 160 – 250 – tHD ； STA START 条件的保持时间 160 – 250 – 600 – ns tLOW SCL 的低周期 160 – 500 – 1300 – ns tHIGH SCL 的高周期 60 – 260 – 600 – ns tSU ； DATA 数据输入的建立时间 10 – 100 – 100 – ns tHD ； DATA 数据保持时间 （输入 / 输出） 0 – 0 – 0 – ns – 0 – 0 – ns 数据输出的保持时间 0 [19] SDA 和 SCL 的上升时间 – 80 – 120 – 300 ns tf[19] SDA 和 SCL 的下降时间 – 80 – 120 – 300 ns tSU ； STO STOP 条件的建立时间 160 – 250 – 600 – ns 130 – 400 – 900 ns ns tDH tr tVD ； DATA 数据输出有效时间 – tVD ； ACK ACK 输出有效时间 – 130 – 400 – 900 tOF 从 VIH min 到 VILmax 的输出下 降时间 – 80 – 120 – 300 tBUF STOP 和下一个 START 条件之 间的总线空闲时间 0.3 – 0.5 – 1.3 – tSP 必须被输入滤波器抑制的尖峰脉 冲的宽度 – 10 – 50 – 50 [19] ns us ns 开关波形 ~ ~ ~ ~ ~ ~ 图 40. 时序图 t SU;DATA ~ ~ ~ ~ t HIGH ~ ~ tr t LOW ~ ~ SDA tf t VD;DAT t SP t HD;STA t VD;ACK t BUF t SU;STO t HD;DATA tf t SU;STA ~ ~ t HD;STA ~ ~ SCL S Sr START condition Repeated START condition tr 9th clock (ACK) P S STOP condition START condition 注 17. 测试条件采用等于或少于 10 ns 的信号跃迁时间、 VCC/2 的时序参考电平、 0 至 VCC (typ) 的输入脉冲电平以及指定 IOL 的输出负载和图 39 中所示的负载电容。 18. 总线负载电容 (Cb) 注意事项；对于 I2C 时钟频率 (SCL) 100/400/1000 KHz， Cb < 500 pF。对于 SCL 3.4 MHz， Cb <100 pF。 19. 这些参数仅由设计保证，未进行过测试。 Document Number: 001-87305 Rev. ** Page 32 of 40 CY14C101I CY14B101I CY14E101I nvSRAM 规范 在工作范围内 参数 tFA [20] 加电回读持续时间 说明 tSTORE [21] tDELAY[22] tVCCRISE[23] VSWITCH 存储循环持续时间 允许完成 SRAM 写入循环的时间 VCC 上升时间 低电压触发电平 tLZHSB[23] VHDIS[23] tHHHD[23] tWAKE HSB 高电平到 nvSRAM 激活时间。 HSB 输出禁用电压 HSB 高电平有效时间 nvSRAM 从睡眠模式唤醒的时间 tSLEEP tSB[23] 发出 SLEEP 指令后进入低功耗模式的时间 发出 STOP 条件后进入待机模式的时间 CY14C101I CY14B101I CY14E101I CY14C101I CY14B101I CY14E101I CY14C101I CY14B101I CY14E101I 最小值 – – – – – 150 – – – – – – – – – – – 最大值 40 20 20 8 25 – 2.35 2.65 4.40 5 1.9 500 40 20 20 8 100 单位 ms ms ms ms ns µs V V V µs V ns ms ms ms ms µs 开关波形 图 41. 自动存储或加电回读 [24] VCC VSWITCH VHDIS t VCCRISE tHHHD Note21 21 tSTORE Note tHHHD 25 Note tSTORE 25 Note HSB OUT tDELAY tLZHSB AutoStore tLZHSB tDELAY POWERUP RECALL tFA tFA Read & Write Inhibited (RWI) POWER-UP RECALL Read & Write BROWN OUT AutoStore POWER-UP RECALL Read & Write POWER DOWN AutoStore 注 20. tFA 从 VCC 超过 V SWITCH 的那一刻开始。 21. 如果自上一个非易失性循环后未进行过 SRAM 写入，则不会发生自动存储或硬件存储。 22. 硬件存储和自动存储启动后， SRAM 写入操作在 tDELAY 时间内持续启用。 23. 这些参数仅由设计保证，未进行过测试。 24. 在 VCC 低于 VSWITCH 的情况下，在存储、回读的过程中会忽略读写循环。 25. 在加电和断电期间，在通过外部电阻上拉 HSB 引脚时， HSB 发生短时脉冲。 Document Number: 001-87305 Rev. ** Page 33 of 40 CY14C101I CY14B101I CY14E101I 软件控制的存储 / 回读循环 在工作范围内 CY14X101I 参数 说明 最小值 最大值 单位 tRECALL 回读持续时间 – 600 µs tSS[26、 27] 软件序列处理时间 – 500 µs 开关波形 图 42. 软件存储 / 回读循环 DATA OUTPUT BY MASTER Command Reg Address nvSRAM Control Slave Address acknowledge (A) by Slave acknowledge (A) by Slave SCL FROM MASTER 1 2 8 9 Command Byte (STORE/RECALL) 1 2 8 acknowledge (A) by Slave 2 1 9 8 9 P S START condition RWI t STORE / t RECALL 图 43. 自动存储启用 / 禁用循环 DATA OUTPUT BY MASTER Command Reg Address nvSRAM Control Slave Address acknowledge (A) by Slave acknowledge (A) by Slave SCL FROM MASTER 1 2 8 9 1 Command Byte (ASENB/ASDISB) 2 8 9 1 acknowledge (A) by Slave 2 8 9 P S START condition RWI t SS 注 26. 这是执行软序列命令所耗费的时间。 VCC 电压必须保持高电平以保证有效地寄存命令。 27. 存储和回读等命令会锁定 I/O，直到操作完成，这会进一步增加该时间。请参见特定的命令。 Document Number: 001-87305 Rev. ** Page 34 of 40 CY14C101I CY14B101I CY14E101I 硬件存储循环 在工作范围内 CY14X101I 参数 tPHSB 说明 硬件存储脉冲宽度 最小值 最大值 15 – 单位 ns 开关波形 图 44. 硬件存储循环 [28] Write Latch set ~ ~ tPHSB HSB (IN) tSTORE tHHHD ~ ~ tDELAY HSB (OUT) tLZHSB RWI tPHSB HSB (IN) HSB pin is driven HIGH to VCC only by Internal 100 K: resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven LOW. tDELAY RWI ~ ~ HSB (OUT) ~ ~ Write Latch not set 注 28. 如果自上一个非易失性循环后未进行过 SRAM 写入，则不会发生自动存储或硬件存储。 Document Number: 001-87305 Rev. ** Page 35 of 40 CY14C101I CY14B101I CY14E101I 订购信息 订购代码 CY14B101I-SFXI 封装图 51-85022 封装类型 工作范围 16 引脚 SOIC 工业 CY14B101I-SFXIT 这些部件不含铅。 订购代码定义 选项： T －盘带封装 空白－标准 温度： I －工业级（-40 °C to 85 °C) 无铅 封装： SF － 16 引脚 SOIC I －串行（I2C) nvSRAM with RTC 密度： 电压： C － 2.5 V B － 3.0 V E － 5.0 V 101 － 1 Mb 14 － nvSRAM 赛普拉斯 Document Number: 001-87305 Rev. ** Page 36 of 40 CY14C101I CY14B101I CY14E101I 封装图 图 45. 16 引脚 SOIC （0.413 × 0.299 × 0.0932 英寸）封装外形， 51-85022 Document Number: 001-87305 Rev. ** Page 37 of 40 CY14C101I CY14B101I CY14E101I 缩略语 文档规范 说明 测量单位 缩略语 ACK 确认 BCD 二进码十进数 °C 摄氏度 CMOS 互补金属氧化物半导体 F 法拉 CRC 循环冗余校验 Hz 赫兹 EIA 电子工业联盟 I2C kHz 千赫兹 内部集成电路 kΩ 千欧 I/O 输入 / 输出 Mbit 兆位 JEDEC 联合电子组件工程委员会 MHz 兆赫兹 LSB 最低有效位 MΩ 兆欧 MSB 最高有效位 μA 微安 nvSRAM 非易失性静态随机存取存储器 μF 微法 NACK 未确认 μs 微秒 OSCF 振荡器失败标志 mA 毫安 RoHS 有害物质限制 ms 毫秒 RTC 实时时钟 ns 纳秒 R/W 读/写 Ω 欧姆 RWI 禁止读和写 % 百分比 SCL 串行时钟线 pF 皮法 SDA 串行数据访问 Sec 秒 SNL 序列号锁定 V 伏特 SOIC 小外形集成电路 W 瓦特 SRAM 静态随机存取存储器 WP 写保护 Document Number: 001-87305 Rev. ** 符号 测量单位 Page 38 of 40 CY14C101I CY14B101I CY14E101I 文档修订记录页 文档标题：CY14C101I、 CY14B101I、 CY14E101I， 具有实时时钟功能的 1-Mbit (128 K × 8) 串行 (I2C) nvSRAM 文档编号：001-87305 修订版本 ** ECN 编号 3980699 提交日期 04/24/2013 Document Number: 001-87305 Rev. ** 变更方 HLIN 变更说明 本文档版本号为 Rev**，译自英文版 001-54391 Rev*I Page 39 of 40 CY14C101I CY14B101I CY14E101I 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到距您最近的办事处，请访问赛普拉斯 所在地。 PSoC 解决方案 产品 汽车用产品 cypress.com/go/automotive psoc.cypress.com/solutions cypress.com/go/clocks PSoC 1 | PSoC 3 | PSoC 5 时钟与缓冲器 cypress.com/go/interface 接口 照明与电源控制 cypress.com/go/powerpsoc cypress.com/go/plc 存储器 光学与图像传感器 cypress.com/go/memory cypress.com/go/image PSoC 触摸感应产品 cypress.com/go/psoc cypress.com/go/touch USB 控制器 无线 /RF 产品 cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司，2013。 此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品的内嵌电路之外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。 也不根据专利或其 他权利以明示或暗示的方式授予任何许可。 除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能发生 运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。 若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有风 险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。 赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。 除上述指定的用途之外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译或 演示。 免责声明： 赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。 赛普拉斯保留在不另行通知的情况下对此处所述材料进行更改的 权利。 赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。 对于可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组 件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用的赛普拉斯软件许可协议限制。 Document Number: 001-87305 Rev. ** 本文件中提及的所有产品和公司名称均为其各自所有者的商标。 Revised April 24, 2013 Page 40 of 40