CY22393, CY223931, CY22394, CY22395
三 PLL 串行可编程闪存可编程时钟发生器
特性
高级功能
■
三个集成锁相环 （PLL）
■
2 线串行接口，用于系统内的配置
■
超宽的分频计数器 （8 位 Q， 11 位 P 和 7 位后分频器）
■
可配置输出缓冲区
■
提高线性晶体的负载电容
■
数字 VCXO
■
从外部编程器可以编程闪存
■
高频率 LVPECL 输出 （仅适用于 CY22394）
■
现场可编程
■
3.3/2.5 V 输出 （仅针对 CY22395）
■
低抖动、高精度输出
■
NiPdAu 引脚焊点 （CY223931）
■
电压管理选择 （关闭、 OE、暂停）
功能说明
■
可配置晶体驱动强度
■
通过三个外部 LVTTL 输入选择频率
■
工作电压为 3.3 V
■
16 引脚 TSSOP 封装
■
CyClocksRT™ 软件支持
CY22393、CY22394 和 CY22395 是专门为升级现有的 CY22392
器件而设计的器件系列。这些器件的特性与 CY22392 的特性相
同，但提供高级特性为了满足应用的更多要求。
时钟系列具有三个 PLL ；与参考结合时，这些 PLL 允许将多达
四个独立的频率输出到六个引脚上。完全可以对这三个 PLL 进行
编程。
CY223931 是具有 NiPdAu 引脚焊点的 CY22393。
选型指南
器件型号
CY22393_C
输出
6 CMOS
CY22393_I
输入频率范围
输出频率范围
特性
8 MHz – 30 MHz （外部晶振）
1 MHz – 166 MHz （参考时钟）
高达 200 MHz
商业级温度
6 CMOS
8 MHz – 30 MHz （外部晶振）
1 MHz – 166 MHz （参考时钟）
高达 166 MHz
工业级温度
CY223931_I
6 CMOS
8 MHz – 30 MHz （外部晶振）
1 MHz – 166 MHz （参考时钟）
高达 166 MHz
工业级温度
CY22394_C
1 PECL/
4 CMOS
8 MHz – 30 MHz （外部晶振）
1 MHz – 166 MHz （参考时钟）
100 MHz – 400 MHz （PECL） 商业级温度
高达 200 MHz （CMOS）
CY22394_I
1 PECL/
4 CMOS
8 MHz – 30 MHz （外部晶振）
1 MHz – 150 MHz （参考时钟）
125 MHz – 375 MHz （PECL） 工业级温度
高达 166 MHz （CMOS）
CY22395_C
4 LVCMOS/ 8 MHz – 30 MHz （外部晶振）
1 CMOS
1 MHz – 166 MHz （参考时钟）
4 LVCMOS/ 8 MHz – 30 MHz （外部晶振）
1 CMOS
1 MHz – 150 MHz （参考时钟）
CY22395_I
赛普拉斯半导体公司
文档编号：001-95834 版本 **
•
高达 200 MHz （3.3 V）
高达 133 MHz （2.5 V）
商业级温度
高达 166 MHz （3.3 V）
高达 133 MHz （2.5 V）
工业级温度
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
修订日期 April 22, 2015
CY22393, CY223931, CY22394, CY22395
逻辑框图 — CY22393 和 CY223931
XTALIN
振荡器
XTALOUT
配置
闪存
XBUF
PLL1
11 位 P
8位Q
分频器
/2、/3 或 /4
CLKE
分频器
7位
CLKD
分频器
7位
CLKC
分频器
7位
CLKB
分频器
7位
CLKA
SHUTDOWN/OE
PLL2
SCLK
11 位 P
8位Q
SDAT
4x4
交叉点
开关
S2/SUSPEND
PLL3
11 位 P
8位Q
逻辑框图 — CY22394
XTALIN
振荡器
XTALOUT
XBUF
配置
闪存
PLL1
11 位 P
PLL3
0º
PECL
输出
180º
P+CLK
P-CLK
SHUTDOWN/OE
SCLK
SDAT
S2/SUSPEND
PLL2
11 位 P
8位Q
PLL3
4x4
交叉点
开关
分频器
7位
CLKC
分频器
7位
CLKB
分频器
7位
CLKA
11 位 P
8位Q
文档编号：001-95834 版本 **
页 2/23
CY22393, CY223931, CY22394, CY22395
逻辑框图 — CY22395
XTALIN
XTALOUT
振荡器
分频器
/2、/3 或 /4
配置闪存
LCLKE
PLL1
11 位 P
8位Q
SHUTDOWN/OE
分频器
7位
LCLKD
分频器
7位
CLKC
分频器
7位
LCLKB
分频器
7位
LCLKA
SCLK
4x4
交叉点
开关
SDAT
S2/SUSPEND
PLL2
11 位 P
8位Q
PLL3
11 位 P
8位Q
LCLKA、LCLKB、LCLKD、LCLKE 参考了 LVDD
文档编号：001-95834 版本 **
页 3/23
CY22393, CY223931, CY22394, CY22395
目录
引脚分布 .............................................................................. 5
引脚定义 ............................................................................. 5
操作 .................................................................................... 6
可配置 PLL .................................................................. 6
通用输入 ...................................................................... 6
晶振输入 ...................................................................... 6
晶振的驱动电平和功耗 ................................................ 6
数字 VCXO .................................................................. 6
输出配置 ...................................................................... 6
节省电源特性............................................................... 7
改善抖动 ...................................................................... 7
供电电压序列............................................................... 7
CyClocksRT 软件 .............................................................. 7
结温限制 ...................................................................... 7
动态更新 ...................................................................... 7
存储器位图定义 .................................................................. 7
Clk{A–D}_Div[6:0]........................................................ 7
ClkE_Div[1:0]............................................................... 8
Clk*_FS[2:0] ................................................................ 8
Xbuf_OE...................................................................... 8
PdnEn.......................................................................... 8
Clk*_ACAdj[1:0]........................................................... 8
Clk*_DCAdj[1:0] .......................................................... 8
PLL*_Q[7:0]................................................................. 8
PLL*_P[9:0] ................................................................. 8
PLL*_P0 ...................................................................... 8
PLL*_LF[2:0] ............................................................... 8
PLL*_En ...................................................................... 8
DivSel .......................................................................... 8
OscCap[5:0] ................................................................ 9
OscDrv[1:0] ................................................................. 9
预留 ............................................................................. 9
串行编程位图 — 总结表.................................................... 10
串行总线编程协议和时序 .................................................. 11
CY22393/931/94/95 的默认启动条件 ........................ 11
文档编号：001-95834 版本 **
器件地址 .................................................................... 11
数据有效 .................................................................... 11
数据帧........................................................................ 11
确认脉冲 .................................................................... 11
写操作............................................................................... 12
写入单独字节............................................................. 12
写入多个字节............................................................. 12
读取操作 ........................................................................... 12
当前地址读取............................................................. 12
随机读取 .................................................................... 12
连续读取 .................................................................... 12
串行编程接口时序............................................................. 13
串行编程接口时序规范...................................................... 14
最大绝对值条件 ................................................................ 15
工作条件 ........................................................................... 15
建议的晶振规范 ................................................................ 15
3.3 V 电气特性.................................................................. 15
2.5 V 电气特性 （仅针对 CY22395）................................ 16
3.3 V 切换特性.................................................................. 16
2.5 V 切换特性 （仅针对 CY22395）................................ 16
切换波形 ............................................................................ 17
测试电路 ........................................................................... 18
订购信息 ............................................................................ 19
可能性配置 ................................................................ 19
封装图............................................................................... 20
缩略语................................................................................ 21
文档规范 ............................................................................ 21
测量单位 ..................................................................... 21
文档修订记录 ..................................................................... 22
销售、解决方案和法律信息 ............................................... 23
全球销售和设计支持 ................................................... 23
产品 ............................................................................ 23
PSoC 的解决方案 ....................................................... 23
页 4/23
CY22393, CY223931, CY22394, CY22395
引脚分布
图 1. 引脚图 — 16 引脚 TSSOP CY22393/CY223931/CY22394/CY22395
CLKC
V DD
1
16
2 CY22393 15
AGND
3
XTALIN
CY223931
SHUTDOWN
/OE
S2/
SUSPEND
CLKC
1
V DD
2
AGND
3
14
16
CY22394
15
SHUTDOW N
/OE
S2/
SUSPEND
CLKC
1
VDD
2
15
SHUTDOW N
/OE
S2/
SUSPEND
AGND
3
14
AV D D
16
CY22395
14
AV DD
4
13
SCLK(S1)
XTALIN
4
13
SCLK(S1)
XTALIN
4
13
SCLK(S1)
XTALOUT
5
12
SDAT(S0)
XTALOUT
5
12
SDAT(S0) XTALOUT
5
12
SDAT(S0)
XBUF
6
11
GND
XBUF
6
11
GND
LV DD
6
11
GND/
LGND
CLKD
7
10
CLKA
P-CLK
7
10
CLKA
LCLKD
7
10
LCLKA
CLKE
8
9
CLKB
P+CLK
8
9
CLKB
LCLKE
8
9
LCLKB
AV DD
引脚定义
名称
CLKC
引脚编号
CY22393
CY223931
引脚编号
CY22394
引脚编号
CY22395
1
1
1
可配置时钟输出 C
说明
VDD
2
2
2
供电电压
AGND
3
3
3
模拟地
XTALIN
4
4
4
参考晶体输入或外部参考时钟输入
XTALOUT
5
5
5
参考晶振反馈
缓冲后的参考时钟输出
XBUF
6
6
N/A
LVDD
N/A
N/A
6
低电压时钟输出电源
CLKD 或 LCLKD
P– CLK
7
N/A
7
可配置时钟输出 D ；参考 LVDD 的 LCLKD
N/A
7
N/A
CLKE 或 LCLKE
P+ CLK
8
N/A
8
N/A
8
N/A
CLKB 或 LCLKB
9
9
9
可配置时钟输出 B ；参考 LVDD 的 LCLKB
CLKA 或 LCLKA
GND/LGND
10
10
10
可配置时钟输出 A ；参考 LVDD 的 LCLKA
11
11
11
接地
LV PECL 输出 [1]
可配置时钟输出 E ；参考 LVDD 的 LCLKE
LV PECL 输出 [1]
SDAT (S0)
12
12
12
串行端口数据。在启动过程中， S0 值被锁存
SCLK (S1)
13
13
13
串行端口时钟。在启动过程中， S1 值被锁存
AVDD
14
14
14
模拟供电
S2/SUSPEND
15
15
15
用于控制频率的通用输入；位 2。可选，挂起模式控制输入
SHUTDOWN/OE
16
16
16
使输出处于三态，并且该引脚为低电平时关闭芯片。或仅使输
出处于三态，并且在该输出为低电平时不关闭芯片。
注释：
1. LVPECL 输出需要一个外部终端网格。
文档编号：001-95834 版本 **
页 5/23
CY22393, CY223931, CY22394, CY22395
可配置 PLL
负载电容器的大小由一个可编程寄存器中的六位值确定。可将负
载电容值设置在 6 pF ~ 30 pF 的晶体总负载范围内，分辨率为
0.375 pF。典型的晶振具有处于 12 pF ~ 18 pF 范围内的CL 规范。
PLL1 生成的频率等于参考频率，该参考在 PLL 反馈环 （P）中
由一个八位分频器 （Q）分频后再与一个 11 位分频器相乘得到
的频率。 PLL1 的输出被发送到两个位置：交叉点开关和 PECL
输出 （CY22394）。另外， PLL1 的输出被发送到一个 /2、 /3 或
/4 的同步后分频器，该分频器通过 CLKE 输出。通过使用串行编
程或外部 CMOS 输入 S0、S1 以及 S2 来更改 PLL1 的频率。有
关详细信息，请参考通用输入一节。
晶振的驱动电平和功耗
PLL2 生成的频率等于参考频率，该参考频率在 PLL 反馈环（P）
中由一个八位分频器 （Q）分频后再与一个 11 位分频器相乘得
到。PLL2 的输出被发送到交叉点开关。使用串行编程更改 PLL2
的频率。
指定了晶振，以接收最大驱动电平。通常，晶振越大可以接受的
电源也越大。对于一个电压摆幅而言，晶振的功耗与 ESR 和晶
振频率的平方成正比 （请注意，实际上的 ESR 有时候比晶振制
造商所指定的值低很多。）功耗大致也与 CL 的平方成正比。
PLL3 生成的频率等于参考频率，该参考频率在 PLL 反馈环（P）
中由一个八位分频器 （Q）分频后再与一个 11 位分频器相乘得
到。PLL3 的输出被发送到交叉点开关。使用串行编程更改 PLL3
的频率。
通过使用具有低 CL 和低 R1 （ESR）的频率降低的晶振，可使功
耗下降到低于表中的 DL 规范。
数字 VCXO
通用输入
串行编程接口用于动态更改晶振上电容负载值。晶振负载电容的
更改与参考频率的更改相对应。
S2 是一个通用输入，通过编程该输入可以设置两个不同的频率。
根据通用输入，各选项可变，包括：PLL1 的频率、CLKB 的输出
分频器以及 CLKA 的输出分频器。
对 应 赛 普 拉 斯 指 定 的 特 殊 可 调 的 晶 振，调 试 电 容 的 范 围 为
+150 ppm ~ –150 ppm。
两个频率设置包含在一个八行频率表内。在启动过程中， SCLK
（S1）和 SDAT （S0）引脚的值被锁存，并作为该阵列中其他两
个索引使用。
CLKA 和 CLKB 具有七位分频器指向两个可编程设置 （寄存器 0
和寄存器 1）中的一个。这两个时钟共享着一个寄存器控制，并
且都被设置为寄存器 0 或者都被设置为寄存器 1。
例如，可以编程器件，以使用 S0、S1 和 S2（0,0,0 到 1,1,1）来
控制 PLL1 上 P 和 Q 的八个不同值。对于每个 PLL1 上的 P 和 Q
设置，可以选择两个 CLKA 和 CLKB 分频器寄存器中的一个。由
S0、S1 或 S2 切换所导致的任何频率改变都能提供无故障保证。
晶振输入
由于输入晶体振荡器具有较高的灵活性和功能，因此，它对该系
列器件的作用非常大。
振荡器变频器具有可编程驱动强度。因此，它提供了与多个制造
商的振荡器的最大兼容性。应该使用基本模式下的并联谐振晶
振。
为了降低外部组件成本，将输入负载电容放置在芯片上。这些电
容器是真正的平行板电容器，提供了超线性功能。使用这些电容
器可降低非线性负载电容与负载、偏压、电源和温度的变化交互
时可能发生的频率移位。不能将非线性（FET 门控）晶体负载电
容器用于 MPEG、通信或对绝对频率要求有着较高敏感度的其他
应用中。
对于已驱动的时钟输入，输入负载电容器能被完全旁路。这样可
使时钟芯片接受高达 166 MHz 的驱动频率输入。如果应用需要一
个驱动输入，那么必须保证 XTALOUT 为悬空状态。
请注意，对参考频率进行调整会影响相关 PLL 上的所有频率，因
为所有频率都由一个参考频率派生得到。
输出配置
在正常操作条件下，共有四个内部频率源，这些频率源通过一个
可编程的交叉点开关被路由到全部四个可编程的七位输出分频器
上。这四个频率源是：参考、PLL1、PLL2 和 PLL3。下面对每一
个输出进行介绍。
CLKA 的输出从交叉点开关生成，然后经过一个可编程的七位后
分频器。这个七位的后分频器从两个可编程寄存器中的一个来获
取它的值。更多有关信息，请查看 第 6 页上的通用输入。
CLKB 的输出从交叉点开关生成，然后经过一个可编程的七位后
分频器。这个七位后分频器从两个可编程寄存器中的一个来获取
它的值。更多有关信息，请查看 第 6 页上的通用输入。
CLKC 的输出从交叉点开关生成，然后经过一个可编程的七位后
分频器。这个七位后分频器从一个可编程寄存器中获取它的值。
CLKD 的输出从交叉点开关生成，然后经过一个可编程的七位后
分频器。这个七位后分频器从一个可编程寄存器中来获取它的
值。对于 CY22394，CLKD 被输出，作为参考 CLKE 的 LV PECL
时钟的互补版本，并旁路交叉点开关和七位后分频器。
CLKE 的输出是从 PLL1 生成并经过可编程为 /2、/3 或 /4 的后分
频器而得到。对于 CY22394，CLKE 被输出，作为低电压 PECL
时钟使用，旁路通过后分频器。
XBUF 是被缓冲的参考时钟输出。
设计好的这个时钟输出可驱动一个独立的负载点，其集成的总负
载电容达 15 pF。虽然使用合适的终端设备仍能够驱动多个负
载，但不建议执行这样的操作。
节能特性
SHUTDOWN/OE 输入在被拉为低电平时将使输出进入三态。如
果使能系统关闭功能，引脚电平下降可使 PLL、计数器、参考振
荡器及其他运行中的组件关闭。VDD 引脚上产生的电流小于5 mA
（典型值）。退出关闭状态后需要重新锁定 PLL。
可对 S2/SUSPEND 输入进行配置，用以在低电平下关闭一套可
指定的输出和 / 或 PLL。在任意组合中，所有 PLL 和输出被关闭。
唯一的限制是，如果 PLL 被关闭，由其派生的所有输出也必须被
文档编号：001-95834 版本 **
页 6/23
CY22393, CY223931, CY22394, CY22395
关闭。PLL 暂停将使所有相关逻辑关闭，但暂停一个输出仅会造
成三态。
CyClocksRT 软件
对于串行接口，每一个 PLL 和 / 或输出单独被禁止。这样便提供
了对功耗的控制。
CyClocksRT 是我们公司的第二代软件应用，为用户配置该系列
器件提供了方便。易用接口为该系列产品提供了对各种特性（包
括：输入频率、 PLL 和输出频率以及丰富的功能选项，以及其他
特性）的控制。它检查了数据手册中的频率范围限制，并且功能
调试则被自动使用。 CyClocksRT 也具有电压计算能力，可通知
给您特定配置的功耗。您可以从 www.cypress.com 网站上免费下
载包含 CyClocksRT 的 CyberClocks 拷贝。
改善抖动
抖动优化控制对于缓解由相同时钟同时切换而造成的问题和过度
抖动非常有用。如果一个 PLL 驱动多个输出，会选择 PLL 的负
相位作为其中一个输出 （CLKA–CLKD）。这样可以防止输出边
沿的校准，以实现抖动优化。
供电电压序列
对于具有多个 VDD 引脚的器件，不需要供电电压序列。该器件不
完全运行，直到所有 VDD 引脚被拉到 第 15 页上的工作条件中指
定的电压为止。
要将所有接地连接到同一个接地层。
CyClocksRT 用于生成 P、 Q 和串行编程中所使用的分频器值。
具有多个本数据手册中未介绍的内部频率规则，但需要这些规则
以器件能够进行正常操作。通过使用 CyClocksRT 的最新版本来
检查这些规则。
结温限制
可以编程该系列器件，这样最大结温值将超过结温限制。封装qJA
为 115 °C/W。使用 CyClocksRT 功耗计算功能来验证已编程的配
置是否满足结温和封装功耗最大额定值。
动态更新
输出分频器寄存器与输出时钟不同步。更改有效输出的分频器值
可能会导致在该输出上发生瞬时脉冲。
PLL P 和 Q 数据大小为三个字节。当确认这些字节时，每个字节
均有效，所以改变有效 PLL 的 P 和 Q 数据很可能会使 PLL 将它
的值处于未确定的状态下。因此，在更新过程中应关闭被编程的
PLL。通过将 PLL*_En 位设置为低可以实现该操作。
PLL1、CLKA 和 CLKB 各有多个提供数据的寄存器。要安全地对
这些资源进行编程，始终要编程一个无效寄存器，然后将工作状
态切换到该寄存器。这样，这些资源在编程过程中可以处于活动
状态。
如果 SHUTDOWN/OE 引脚为低电平，则串行接口仍将处于活动
状态，因为串行接口逻辑使用静态组件，并且它是完全自定时
的。当输入变化时，器件不满足 IDDS 电流限制。
文档编号：001-95834 版本 **
页 7/23
CY22393, CY223931, CY22394, CY22395
存储器位图定义
Xbuf_OE
Clk{A–D}_Div[6:0]
为高电平时，该位将使能 XBUF 输出。对于 CY22395，Xbuf_OE
= 0。
四个主输出时钟 （CLKA–CLKD）都有一个七位线性输出分频
器。通过将所需分频器的值编程到该寄存器内，可以使用设置在
1 ~ 127 的范围内的分频器。奇分频值被占空比自动修正。设置
分频值为零会使分频器断电，并强制使输出处于三态。
CLKA 和 CLKB 共有两个分频器寄存器，通过 DivSel 位选择，
DivSel 位则由 S2、 S1 和 S0 选择。这样能够动态更改输出分频
器值。对于 CY22394 器件， ClkD_Div = 000001。
ClkE_Div[1:0]
CLKE 具有一个简单的分频器 （请参见表 1）。 对于 CY22394，
设置 ClkE_Div = 01。
表 1. ClkE 分频器
408-943-2600
该位选择了 SHUTDOWN/OE 引脚的功能。当该位为高电平时，
引脚为低电平有效关闭控制。当该位为低电平时，该引脚为高电
平有效输出使能控制。
Clk*_ACAdj[1:0]
这些位修改了输出预驱动器，从而改变占空比。名义上这些位被
设置为 01，如果设置为更高的值会使占空比变得更高。名义上设
置的性得到保证。
Clk*_DCAdj[1:0]
这些位修改了输出的 DC 驱动。名义上设置的性得到保证。
ClkE_Div[1:0]
ClkE 输出
00
禁止
01
PLL1 0° 相位 /4
10
PLL1 0° 相位 /2
11
PLL1 0° 相位 /3
表 3. 输出驱动强度
Clk*_FS[2:0]
四个主输出时钟 （CLKA–CLKD）都有一个三位代码，用于确定
输出分频器的时钟源。有效的时钟源为：参考时钟、PLL1、PLL2
以及 PLL3。每个 PLL 提供了正相位和负相位输出，因此共有七
个时钟源 （请参见表 2）。请注意，相位是 PLL 输出相位的相对
量值。在输出端不存在绝对的相位关系。
输出驱动强度
Clk*_DCAdj[1:0]
00
额定值的 –30%
01
额定值
10
额定值的 +15%
11
额定值的 +50%
PLL*_Q[7:0]
PLL*_P[9:0]
PLL*_P0
这是 8 位 Q 值和 11 位 P 值，用于确定 PLL 频率。公式为：
表 2. 时钟源
时钟源
Clk*_FS[2:0]
000
参考时钟
001
预留
010
PLL1 0° 相位
011
PLL1 180° 相位
100
PLL2 0° 相位
101
PLL2 180° 相位
110
PLL3 0° 相位
111
PLL3 180° 相位
文档编号：001-95834 版本 **
PT
F PLL = F REF -------
Q T
P T = 2 P + 3 + PO
公式 1
QT = Q + 2
页 8/23
CY22393, CY223931, CY22394, CY22395
PLL*_LF[2:0]
OscDrv[1:0]
这些位调整环路滤波器，以优化 PLL 的稳定性。表 4 可用于保证
稳定性。然而， CyClocksRT 使用更复杂的算法来设置用于增强
抖动性能的环路滤波器。使用 CyClocksRT 中打印预览功能来确
定电荷泵设置，从而优化抖动性能。
这些位控制着晶体振荡器增益设置。这些位始终要根据表 5 来设
置。各参数为晶振频率、内部晶振寄生电阻 （等效串行电阻）以
及晶振启动过程中设置的 OscCap （当上电或退出关闭状态时发
生）。如有疑问，请使用下一个更高的设置。
表 4. 回路滤波器设置
表 5. 晶体振荡器增益设置
000
PT 最小值
16
PT 最大值
231
001
232
626
PLL*_LF[2:0]
OscCap
00H–20H
晶振频率 \ 电阻 30
8–15 MHz
00
60
20H–30H
30H–40H
30 60
30
60
01
01
10
01
10
01
10
01
10
10
10
010
627
834
15–20 MHz
011
835
1043
20–25 MHz
01
10
10
10
10
11
1600
25–30 MHz
10
10
10
11
11
NA
100
1044
PLL*_En
对于外部参考，请使用表 6。
为高电平时，该位使能 PLL。如果 PLL2 或 PLL3 未被使能，那
么用于选择被禁用的 PLL 的任何输出必须具有一个设置为零的分
频器 （关闭）。因为 PLL1_En 位是动态的，所以当 PLL1_En 进
入低电平时，内部逻辑会自动关闭单独的输出。
表 6. 外部参考的 OscDrv
DivSel
预留
该位控制使用于 CLKA 和 CLKB 分频器的寄存器。
必须将这些位编程为低，以使器件能够正常工作。
外部频率 （MHz）
OscDrv[1:0]
1–25
25–50
50–90
90–166
00
01
10
11
OscCap[5:0]
该位控制振荡器的内部电容负载。有效晶体负载电容大概为：
C LOAD = 6pF + OscCap 0.375pF
公式 2
对于外部参考时钟，设置为零。
文档编号：001-95834 版本 **
页 9/23
CY22393, CY223931, CY22394, CY22395
串行编程位图 — 总结表
地址
08H
DivSel
0
位7
ClkA_FS[0]
位6
位5
位4
位3
ClkA_Div[6:0]
09H
1
ClkA_FS[0]
ClkA_Div[6:0]
0AH
0
ClkB_FS[0]
ClkB_Div[6:0]
0BH
1
ClkB_FS[0]
ClkB_Div[6:0]
0CH
–
ClkC_FS[0]
ClkC_Div[6:0]
0DH
–
ClkD_FS[0]
0EH
–
ClkD_FS[2:1]
ClkC_FS[2:1]
0FH
–
Clk{C,X}_ACAdj[1:0]
Clk{A,B,D,E}_ACAdj[1:0]
10H
–
ClkX_DCAdj[1]
Clk{D,E}_DCAdj[1]
ClkB_FS[2:1]
PdnEn
11H
–
PLL2_Q[7:0]
–
PLL2_P[7:0]
13H
–
14H
–
15H
–
16H
–
17H
–
地址
40H
S2 (1,0)
PLL2_En
位7
位6
DivSel
PLL1_En
001
010
PLL3_PO
PLL3_P[9:8]
位5
Osc_Drv[1:0]
位4
位3
PLL1_Q[7:0]
位2
位1
位0
PLL1_LF[2:0]
PLL1_PO
PLL1_P[9:8]
PLL1_LF[2:0]
PLL1_PO
PLL1_P[9:8]
PLL1_PO
PLL1_P[9:8]
PLL1_PO
PLL1_P[9:8]
PLL1_PO
PLL1_P[9:8]
PLL1_PO
PLL1_P[9:8]
PLL1_PO
PLL1_P[9:8]
PLL1_PO
PLL1_P[9:8]
PLL1_Q[7:0]
PLL1_P[7:0]
DivSel
PLL1_En
011
PLL1_LF[2:0]
PLL1_Q[7:0]
PLL1_P[7:0]
4BH
DivSel
PLL1_En
100
PLL1_LF[2:0]
PLL1_Q[7:0]
4DH
PLL1_P[7:0]
4EH
DivSel
PLL1_En
101
PLL1_LF[2:0]
PLL1_Q[7:0]
50H
PLL1_P[7:0]
51H
DivSel
PLL1_En
110
PLL1_LF[2:0]
PLL1_Q[7:0]
53H
PLL1_P[7:0]
54H
DivSel
PLL1_En
111
PLL1_LF[2:0]
PLL1_Q[7:0]
56H
57H
PLL3_LF[2:0]
PLL1_P[7:0]
PLL1_En
4AH
55H
PLL2_P[9:8]
PLL1_Q[7:0]
DivSel
48H
52H
PLL2_PO
Osc_Cap[5:0]
47H
4FH
ClkE_Div[1:0]
Clk{A,B}_DCAdj[1]
PLL1_P[7:0]
45H
4CH
PLL2_LF[2:0]
PLL3_En
44H
49H
Xbuf_OE
ClkC_DCAdj[1]
ClkA_FS[2:1]
PLL3_P[7:0]
预留
000
42H
46H
位0
PLL3_Q[7:0]
41H
43H
位1
ClkD_Div[6:0]
12H
预留
位2
PLL1_P[7:0]
DivSel
文档编号：001-95834 版本 **
PLL1_En
PLL1_LF[2:0]
页 10/23
CY22393, CY223931, CY22394, CY22395
串行总线编程协议和时序
CY22393、CY22394 和 CY22395 具有双线串行接口，用于执行
系统内编程。它们使用 SDAT 和 SCLK 引脚，并在读取 / 写入模
式中运行速率高达 400 kbit/s。除了数据保留时间外，它们都符
合 I2C 总线标准。基本写串行格式如下：
起始位； 7 位器件地址 （DA）； R/W 位；从设备的时钟确认
（ACK）； 8 位存储器地址 （MA）； ACK ； 8 位数据； ACK
；为 MA+1 传输 8 位数据 （若需要）； ACK ；为 MA+2 传输 8
位数据；一直重复操作等等，直到到达停止位为止。基本的串行
格式如第 13 页上的图 3 所示。
CY22393/931/94/95 的默认启动条件
每个设备的默认 （编程）状态通常是由经销商设置的，经销商使
用客户指定的 JEDEC 文件编程器件，该文件由 CyClocksRT（赛
普拉斯专有的开发软件）生成。出厂器件是空白且未编程的。在
这种状态下，所有位都被设置为 0 ，所有输出都处于三态状态，
并且晶体振荡器电路处于有效状态。
虽然用户可以通过开发自己的子程序来编程任何或所有寄存器
（如下面的页面描述的），但可能更容易简单地使用 CyClocksRT
来生产所需的寄存器设置文件。
数据有效
当时钟为高时，数据有效，并且只有时钟为低 （如第 13 页上的
图 4 中介绍的）时，才能切换数据。
数据帧
每一个新的数据帧都是由 Start （启动）和 stop （停止）序列来
表示的，如第 13 页上的图 5 中所示。
Start （启动）序列 — 通过 SCLK 为高、 SDAT 为低来表示起始
帧 。每次起始信号被给定，后面的 8 位数据必须是器件地址（ 7
位）和一个 R/W 位， 随后是寄存器地址 （ 8 位）和寄存器数据
（ 8 位）。
Stop （停止）序列 — 通过 SCLK 为高时 SDAT 会为高来表示停
止帧 。一个停止帧释放总线，用以在同一个总线上写入到另一个
器件，或写入到另一个随机寄存器地址内。
确认脉冲
在写模式过程中，每一次发送八位后 CY22393、 CY22394 和
CY22395 都会响应一个确认脉冲。要实现该操作，在 N*9th 时钟
周期内将 SDAT 线保持为低电平，如第 14 页上的图 6 所示。（N
= 被传输的字节数）。在读取模式下，数据包被读取后，主设备
会生成确认脉冲。
器件地址
器件地址是一个现场编程过程中配置的 7 位值。通过编程各种器
件地址，两个或多个器件被连接到串行接口上，并且可以被独立
控制。在器件地址中添加了一个读 / 写位 （与 LSB 相同），并传
输每个起始位后会发送该地址。
默认串行接口地址为 69H，但在您的系统中会有与任何其他器件
发生的冲突，使用 CyClocksRT 可以更改它。
文档编号：001-95834 版本 **
页 11/23
CY22393, CY223931, CY22394, CY22395
写操作
随机读取
写入单独字节
只有在主设备的器件地址字后为一个完整的 8 位寄存器地址，并
且后面是从设备的确认位 （ack = 0/LOW）时，写操作才有效。
接下来的八位必须包含用于存储目的的数据字。收到数据字后，
从设备响应另一个确认位 （ack = 0/LOW），并且主设备必须通
过使用停止状态来结束写序列。
写入多个字节
要同时写入多个字节，主设备非但不能使用停止状态结束写序
列。还要发送需要存储的多个连续数据字节。与发送第一个字节
相同，发送每个字节后从设备会响应一个确认位，并接收数据，
直到停止状态响应确认位为止。接收多个字节时， CY22393、
CY223931、 CY22394 和 CY22395 会内部增加寄存器地址。
读操作
读操作与写操作的启动方式是相同的，但主设备地址的 R/W 位被
设置为 ‘1’ （高电平）。有三种基本读操作：当前地址读取、
随机读取和连续读取。
通过随机读取操作，主设备可以访问存储器的所有位置。要执行
这种读操作，需要先设置字地址。通过将地址发送到 CY22393、
CY22394 和 CY22395（作为写操作的一部分）可以设置字地址。
发送字地址后，主设备将在确认后生成一个启动状态。写操作在
数据存储在地址前停止，而不是在设置内部地址指针前停止。接
下来，主设备将重新发送控制字节 （其中 R/W 字节被设置为
‘1’）。然后 CY22393、CY22394 和 CY22395 发送一个确认，
并传输八位字。主设备不会确认该传输，但会生成一个停止状
态，从而导致 CY22393、 CY22394 和 CY22395 停止传输。
连续读取
连续读取操作与随机读取操作过程是相同的，但在传输第一个 8
位数据字后，主设备将发送一个确认信号，而不是生成一个停止
状态。这样可使内部地址指针递增，然后输出下一个 8 位的数据
字。通过继续发送确认信号 （而不是生成停止状态），主设备将
连续读取从设备存储器中的全部内容。请注意：寄存器地址不处
于 08H 到 1BH 和 40H 到 57H 的范围内，因此可以读取它，但它
不是真正的寄存器并且不包含配置信息。下一个内部地址指针递
增后，指针将从指向 FFH 寄存器转到指向 00H 寄存器。
当前地址读取
CY22393、CY22394 和 CY22395 具有一个板上地址计数器，该
计数器保持比最后字访问的地址大 “1”。如果被写入或读取的
最后字是 ‘n’，那么当前地址读操作将返回 ‘n+1’ 位置中存
储的值。当 CY22393、 CY22394 和 CY22395 接收具有设置为
‘1’ 的 R/W 位的从设备地址时，它们会发送一个确认并传输 8
位字。主设备不会确认该传输，但会生成一个停止状态，从而使
CY22393、 CY22394 和 CY22395 停止传输。
图 2. 串行总线上的数据传输序列
SCLK
SDAT
启动
状态
文档编号：001-95834 版本 **
地址或
确认
有效
数据可能
被更改
停止
条件
页 12/23
CY22393, CY223931, CY22394, CY22395
图 3. 数据帧结构
SDAT 写入
多个
连续
寄存器
1位
1位
1 位 从设备 从设备
ACK
R/W = 0 ACK
7位
器件
地址
8位
寄存器
地址
(XXH)
1位
从设备
ACK
8位
寄存器
数据
(XXH)
1位
从设备
ACK
8位
寄存器
数据
(XXH+1)
1位
从设备
ACK
8位
寄存器
数据
(XXH+2)
8位
寄存器
数据
(FFH)
1位
从设备
ACK
1位
从设备
ACK
8位
寄存器
数据
(00H)
停止信号
启动信号
SDAT 读取
当前地址
地址
读取
启动信号
SDAT 读取
多个
连续
寄存器
1位
从设备
ACK
1位
1位
1 位 从设备 从设备
ACK
R/W = 1 ACK
7位
器件
地址
1位
主设备
ACK
8位
寄存器
数据
停止信号
1位
1位
1 位 从设备 从设备
ACK
R/W = 0 ACK
7位
器件
地址
8位
寄存器
地址
(XXH)
1位
主设备
ACK
7位
器件
地址
+R/W=1
8位
寄存器
数据
(XXH)
1位
主设备
ACK
1位
主设备
ACK
8位
寄存器
数据
(XXH+1)
8位
寄存器
数据
(FFH)
1位
主设备
ACK
1位
主设备
ACK
1位
主设备
ACK
8位
寄存器
数据
(00H)
停止信号
启动信号
重复
起始位
图 4. 数据有效和数据转换周期
数据有效
转换
到下一位
SDAT
tDH
tSU
CLKHIGH
VIH
SCLK
VIL
CLKLOW
串行编程接口时序
图 5. 启动和停止帧
SDAT
START（启动）
文档编号：001-95834 版本 **
转换
到下一位
SCLK
STOP（停止）
页 13/23
CY22393, CY223931, CY22394, CY22395
图 6. 帧格式 （器件地址、 R/W、寄存器地址、寄存器数据）
SDAT
+
START
SCLK
DA6
DA5 DA0
+
R/W
ACK
RA7
RA6 RA1
+
RA0
D7
ACK
+
+
D6
D1
D0
ACK
STOP
+
串行编程接口时序规范
参数
fSCLK
说明
SCLK 的频率
最小值
5
最大值
400
单位
kHz
从 SDA 为低电平到 SCL 为低电平的启动模式时间
0.6
–
s
CLKLOW
SCLK 为低电平的周期
1.3
–
s
CLKHIGH
SCLK 为高电平的周期
0.6
–
s
tSU
从数据切换到 SCLK 为高的时间
100
–
ns
tDH
数据保留 （从 SCLK 为低到数据切换）的时间
100
–
ns
SCLK 和 SDAT 的上升时间
MHz
300
ns
SCLK 和 SDAT 的下降时间
5
300
ns
从 SCLK 为高到 SDAT 为高的停止模式时间
0.6
–
s
从停止模式切换为启动模式的时间
1.3
–
s
文档编号：001-95834 版本 **
页 14/23
CY22393, CY223931, CY22394, CY22395
最大绝对值条件
供电电压范围 ................................................ –0.5 V ~ +7.0 V
封装功耗 ................................................................... 350 mW
直流输入电压范围......................... –0.5 V ~ + (AVDD + 0.5 V)
存放温度 .................................................... –65 °C ~ +125 °C
静电放电电压
（根据 MIL-STD-883，方法 3015）......................... > 2000 V
结温 ............................................................................ 125 °C
锁存电流 （根据 JEDEC 17）.............................. > ±200 mA
Tj = 125×C 时的数据保留时间 ..................................... >10 年
使用高于最大绝对值可能会造成器件的永久性损害。这些条件只
是强调额定值。并不代表器件在上述或超过本规范的操作部分所
列出的其他任何条件下运行。长期使用最大绝对值会影响器件的
可靠性。
最多的编程周期 ............................................................... 100
工作条件
参数
说明
VDD/AVDD/LVDD 供电电压
LVDD
2.5 V 输出供电电压
器件型号
全部
CY22395
最小值
3.135
典型值
3.3
最大值
3.465
单位
V
2.375
2.5
2.625
V
–
+70
°C
商业级工作环境温度
全部
0
工业级工作环境温度，
全部
–40
–
+85
°C
CLOAD_OUT
最大负载电容
全部
–
–
15
pF
fREF
外部参考晶振
全部
8
–
30
MHz
商业级
全部
1
–
166
MHz
外部参考时钟， [3] 工业级
全部
1
–
150
MHz
TA
外部参考时钟，
[3]
建议的晶体规范
参数
FNOM
额定晶体频率
说明
说明
CLNOM
额定负载电容
R1
等效串联电阻 （ESR）
基本模式
DL
晶体驱动电平
假定不存在任何外部串联电阻
并联谐振，基本模式
最小值
8
典型值
5
最大值
30
单位
MHz
8
–
20
pF
–
–
50
Ω
_
0.5
2
mW
3.3 V 电气特性
参数
条件 [2]
说明
最小值
12
典型值
24
最大值
–
单位
mA
VOL = 0.5， (L)VDD = 3.3 V
12
24
–
mA
设置值最小时的电容负载
–
6
–
pF
设置值最大时的电容负载
–
30
–
pF
IOH
输出高电流 [4]
VOH = (L)VDD – 0.5， (L)VDD = 3.3 V
IOL
输出低电流 [4]
CXTAL_MIN
晶体负载电容 [4]
[3]
CXTAL_MAX
晶振负载电容
CIN
输入引脚电容 [4]
晶振引脚除外
VIH
高电平输入电压
VIL
低电平输入电压
IIH
–
7
–
pF
CMOS 电平， AVDD 的百分比
70%
–
–
AVDD
30%
AVDD
输入高电流
CMOS 电平， AVDD 的百分比
VIN = AVDD – 0.3 V
–
<1
10
A
IIL
输入低电流
VIN = +0.3 V
–
<1
10
A
IOZ
输出漏电流
三态输出
–
10
A
–
注释：
2. 除非另有说明，否则在这些工作条件下电气特性和切换特性均受保证。
3. 外部输入参考时钟必须有 40% 到 60% 的占空比， 在 VDD/2 时进行测量。
4. 得到设计保证，并未经过 100% 测试。
文档编号：001-95834 版本 **
页 15/23
CY22393, CY223931, CY22394, CY22395
3.3 V 电气特性 （续）
参数
总电源电流
IDD
最小值
–
典型值
50
最大值
–
单位
mA
3.3 V 供电电压 两个输出的频率为 166 MHz
；四个输出的频率为 83 MHz
–
100
5
mA
使能关闭模式
–
5
20
A
3.3 V 供电电压 两个输出的频率为 20 MHz
；四个输出的频率为 40 MHz
关闭模式中的总电源电流
IDDS
条件 [2]
说明
2.5 V 电气特性 （仅针对 CY22395） [5]
参数
IOH_2.5
IOL_2.5
说明
[4]
输出高电流
输出低电流 [4]
条件
VOH = LVDD – 0.5， LVDD = 2.5 V
VOL = 0.5， LVDD = 2.5 V
最小值
8
8
典型值
16
16
最大值
–
–
单位
mA
mA
3.3 V 切换特性
参数
1/t1
t2
说明
输出频率 [4、 6]
输出占空比 [4、7]
t3
上升沿转换速率 [4]
t4
t5
下降沿转换速率 [4]
输出三态时序 [4]
t6
v7
时钟抖动 [4、 8]
P+/P– 交叉点 [4]
t8
P+/P– 抖动 [4、 8]
t9
锁定时间 [4]
条件
最小值
–
时钟输出限制， CMOS，商业级
–
时钟输出限制， CMOS，工业级
100
时钟输出限制， PECL，商业级 （仅针对
CY22394）
125
时钟输出限制， PECL，工业级 （仅针对
CY22394）
输出占空比，即 t2 t1， Fout < 100 MHz，分频 45%
器 >= 2，在 VDD/2 下进行测量
输出占空比，即 t2 t1，Fout > 100 MHz 或分频 40%
器 = 1，在 VDD/2 下进行测量
0.75
输出时钟上升时间，从 VDD 的 20% 逐渐增大到
80%
输出时钟下降时间，从 VDD 的 80% 下降到 20% 0.75
–
SHUTDOWN/OE 切换后，输出进入或退出三态
模式的时间
–
峰峰值周期抖动，在 VDD/2 时测量 CLK 输出
交叉点参考了 Vdd/2，平衡的电阻网络 （仅针对 –0.2
CY22394）
–
峰峰值周期抖动，在交叉点测量的 P+/P– 输出
（仅针对 CY22394）
–
从上电开始计算的 PLL 锁定时间
典型值 最大值 单位
–
2000 MHz
–
166
MHz
–
400
MHz
–
375
50%
55%
50%
60%
1.4
MHz
V/ns
1.4
150
300
V/ns
ns
400
0
0.2
ps
V
200
1.0
ps
3
ms
2.5 V 切换特性 （仅针对 CY22395） [5]
参数
1/t1_2.5
输出频率 [4、 6]
说明
时钟输出限制， LVCMOS
条件
t2_2.5
输出占空比 [4、 7]
输出占空比，被定义为 t2 、t1
在 LVDD/2 时进行测量
t3_2.5
上升沿转换速率 [4]
t4_2.5
下降沿转换速率 [4]
最小值 典型值 最大值 单位
133 MHz
40%
50%
60%
输出时钟上升时间，从 LVDD 的 20% 逐渐增大到 80%
0.5
1.0
V/ns
输出时钟下降时间，从 LVDD 的 80% 下降到 20%
0.5
1.0
V/ns
注释：
5. 只有电压为 3.3 V ± 5% 和 2.5 V ± 5% 时， VDDL 才被指定和特征化。在 3.465 ~ 2.375 的范围内可以为 VDDL 供电。
6. 保证达到 20%–80% 输出阈值、占空比以及交叉点规范。
7. 参考输出占空比取决于 XTALIN 占空比的大小。
8. 抖动因为设置的不同而不一样。参考输出抖动取决于 XTALIN 抖动和边沿速率。
文档编号：001-95834 版本 **
页 16/23
CY22393, CY223931, CY22394, CY22395
切换波形
图 7. 所有输出、占空比和上升 / 下降时间
t1
t2
输出
t3
t4
图 8. 输出三态时序
OE
t5
所有
三态
输出
t5
图 9. CLK 输出抖动
t6
CLK
输出
图 10. P+/P– 交叉点和抖动
t8
P–
v7
VDD/2
P+
图 11. CPU 频率更改
IR-SCAN
OLD SELECT
Fold
NEW SELECT STABLE
t9
Fnew
CPU
文档编号：001-95834 版本 **
页 17/23
CY22393, CY223931, CY22394, CY22395
测试电路
图 12. 测试电路
CLK 输出
V DD
C LOAD
AV DD
0.1 F
(L)V
P+/P- out
DD
0.1 F
GND
文档编号：001-95834 版本 **
页 18/23
CY22393, CY223931, CY22394, CY22395
订购信息
订购代码
封装类型
生产流程
无铅
CY22393FXC
16 引脚 TSSOP
商业温度范围：0 °C ~ 70 °C
CY22393FXCT
16 引脚 TSSOP — 盘带封装
商业温度范围：0 °C ~ 70 °C
CY22393FXI
16 引脚 TSSOP
工业温度范围：–40 °C ~ 85 °C
CY22393FXIT
16 引脚 TSSOP — 盘带封装
工业温度范围：–40 °C ~ 85 °C
CY223931FXI
具有 NiPdAu 引脚焊点的 16 引脚 TSSOP
工业温度范围：–40 °C ~ 85 °C
CY22394FXC
16 引脚 TSSOP
商业温度范围：0 °C ~ 70 °C
CY22394FXCT
16 引脚 TSSOP — 盘带封装
CY22394FXI
16 引脚 TSSOP
工业温度范围：–40 °C ~ 85 °C
商业温度范围：0 °C ~ 70 °C
工业温度范围：–40 °C ~ 85 °C
CY22394FXIT
16 引脚 TSSOP — 盘带封装
CY22395FXC
16 引脚 TSSOP
CY22395FXCT
16 引脚 TSSOP — 盘带封装
CY22395FXI
16 引脚 TSSOP
工业温度范围：–40 °C ~ 85 °C
CY22395FXIT
16 引脚 TSSOP — 盘带封装
工业温度范围：–40 °C ~ 85 °C
编程器
CY3672-USB
编程器
商业温度范围：0 °C ~ 70 °C
商业温度范围：0 °C ~ 70 °C
CY3672-USB 的 CY22392F、 CY22393F、
CY22394F 和 CY22395F 适配器
CY3698
可行性配置
所提供的若干产品为用户特定的工厂可编程器件，带有已制定的器件型号。可行性配置表显示了可用器件的类型，并非全部器件的型
号。更多详细信息，请联系当地的赛普拉斯 FAE 或销售代表
订购代码
无铅
CY22393ZXC-xxx
封装类型
16 引脚 TSSOP
生产流程
商业温度范围：0 °C ~ 70 °C
CY22393ZXC-xxxT
16 引脚 TSSOP — 盘带封装
CY22393ZXI-xxx
16 引脚 TSSOP
工业温度范围：–40 °C ~ 85 °C
商业温度范围：0 °C ~ 70 °C
CY22393ZXI-xxxT
16 引脚 TSSOP — 盘带封装
工业温度范围：–40 °C ~ 85 °C
CY22394ZXC-xxx
16 引脚 TSSOP
商业温度范围：0 °C ~ 70 °C
CY22394ZXC-xxxT
16 引脚 TSSOP — 盘带封装
CY22394ZXI-xxx
16 引脚 TSSOP
工业温度范围：–40 °C ~ 85 °C
商业温度范围：0 °C ~ 70 °C
CY22394ZXI-xxxT
16 引脚 TSSOP — 盘带封装
工业温度范围：–40 °C ~ 85 °C
CY22395ZXC-xxx
16 引脚 TSSOP
商业温度范围：0 °C ~ 70 °C
CY22395ZXC-xxxT
16 引脚 TSSOP — 盘带封装
CY22395ZXI-xxx
16 引脚 TSSOP
工业温度范围：–40 °C ~ 85 °C
CY22395ZXI-xxxT
16 引脚 TSSOP — 盘带封装
工业温度范围：–40 °C ~ 85 °C
文档编号：001-95834 版本 **
商业温度范围：0 °C ~ 70 °C
页 19/23
CY22393, CY223931, CY22394, CY22395
订购代码定义
CY 22393 (1) (F) ZX C (-xxx) (T)
T = 盘带封装、空白 = 管子
配置特定标识符 （出厂编程好了）
温度范围：C = 商业级， I = 工业级
封装：
ZX = TSSOP，无 Pb （出厂编程的）
X = TSSOP，无 Pb （现场可编程的）
F = 现场可编程，空白 = 出厂编程
引脚焊点： 1 = NiPdAu，空白 = 未指定
器件标识符：
CY22393：3.3 V CMOS 时钟发生器
CY22394：CMOS 和 LVPECL 时钟发生器
CY22395：3.3 V/2.5 V CMOS 时钟发生器
公司代码：CY = 赛普拉斯半导体公司
封装图
图 13. 16 引脚 TSSOP 4.40 mm 芯片 Z16.173
51-85091 *E
文档编号：001-95834 版本 **
页 20/23
CY22393, CY223931, CY22394, CY22395
缩略语
文档规范
缩略语
说明
测量单位
CMOS
互补金属氧化物半导体
ESR
等效串联电阻
C
摄氏度
FAE
现场应用工程师
mA
毫安
FET
场效应晶体管
mm
毫米
LVCMOS
低压互补金属氧化物半导体
ms
毫秒
LVPECL
低压正射极耦合逻辑
mW
毫瓦
LVTTL
低压晶体管 - 晶体管逻辑
MHz
兆赫
MPEG
移动图像专家组
A
微安
OE
输出使能
F
微法
PECL
正射极耦合逻辑
ns
纳秒
PLL
锁相环
pF
皮法
TSSOP
紧凑的小外形封装
ppm
百万分率
ps
微微秒
V
伏特
文档编号：001-95834 版本 **
符号
测量单位
页 21/23
CY22393, CY223931, CY22394, CY22395
文档修订记录
文档标题：CY22393、 CY223931、 CY22394、 CY22395，三 PLL 串行可编程闪存可编程时钟发生器
文档编号：001-95834
ECN
版本
变更者
提交日期
变更说明
**
4691533
WEIZ
文档编号：001-95834 版本 **
04/22/2015
本文档版本号为 Rev**，译自英文版 38-07186 Rev*I。
页 22/23
CY22393, CY223931, CY22394, CY22395
销售、解决方案和法律信息
全球销售和设计支持
赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要找到距您最近的办事处，请访问赛普拉斯
所在地。
产品
汽车级产品
PSoC 解决方案
cypress.com/go/automotive
psoc.cypress.com/solutions
cypress.com/go/clocks
PSoC 1 | PSoC 3 | PSoC 5
时钟与缓冲器
接口
照明与电源控制
cypress.com/go/interface
cypress.com/go/powerpsoc
cypress.com/go/plc
存储器
cypress.com/go/memory
光学与图像传感器
PSoC
cypress.com/go/image
cypress.com/go/psoc
触摸感应产品
cypress.com/go/touch
USB 控制器
无线 / 射频
cypress.com/go/USB
cypress.com/go/wireless
© 赛普拉斯半导体公司，2001 - 2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会以明示
或暗示的方式授予任何专利许可或其他权利。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能发
生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有风
险，并确保赛普拉斯免于因此而受到任何指控。
所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可
者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支
持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演
示。
免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的
权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统
的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。
产品使用可能受相应的赛普拉斯软件许可协议限制。
文档编号：001-95834 版本 **
修订日期 April 22, 2015
CyClocksRT 是赛普拉斯半导体公司的商标。本文档中提到的所有产品和公司名称均为其各自所有者的商标。
页 23/23