注文コード No. N5945 No. 三洋半導体ニューズ 5945 52298 新 LC72321N LC72322N LC72323N CMOS LSI LCDドライバ内蔵 1チップPLL＋コントローラ LC72321N，72322N，72323Nは、150MHzまで動作するPLL，LCDドライバを内蔵した電子同調用シングル チップマイクロコントローラで大容量のプログラムROM，効率の良いインストラクションセット，強力なハー ドウェアが特長である。また、LC72321N，LC72322N，LC72323NはLC72321，LC72322，LC72323と同等の性 能を持ちソフトウェアの互換性もある。 機能 ・シリアルI/O（LC72321Nのみ内蔵） ・内蔵タイマ割込 ：80μs， 1ms，2ms， 5ms ・スタック ：8レベル ・BEEPコントロール ：6種 （2.08， 2.25， 2.5，3.0， 3.75， 4.17kHz） （LC72321Nのみ内蔵） ・高速プログラマブルディバイダ ・汎用カウンタ HCTR ：周波数測定 LCTR：周波数/周期測定 ・LCDドライバ56セグメント （1/2デューティ， 1/2バイアス） ・プログラムメモリ （ROM）：16ビット×4095 （8Kバイト） ， LC72321N， LC72322N ：16ビット×3071 （6Kバイト） ，LC72323N ・データメモリ（RAM） ：4ビット×256 ・全一語命令 ・サイクルタイム ：2.67μs，13.33μs，40.00μs（オプション） ・アンロックFF ：0.55μs検出，1.1μs検出 ・タイマFF ：1ms， 5ms， 25ms，125ms ・入力ポート ：キー入力専用×1，高耐圧×1 ・出力ポート ：キー出力専用×2，高耐圧オープンドレイン×1 CMOS出力×2 （内1ポートはLCDドライバと切換え） 1ポートは CMOS出力×7 （LCDポートと切換え･･･オプション） 4ビット構成 ・I/Oポート ：4ビット単位I/O切換え×1 1ビット単位I/O切換え×1 次ページへ続く。 外形図 3174 （unit:mm） 23.2 20.0 1.0 0.8 0.8 1.6 0.35 0.15 41 64 65 15.6 1 24 21.6 0.8 0.8 25 80 3.0max 1.6 17.2 14.0 0.8 40 2.7 SANYO：QIP-80E このLSIは、三洋電機のオリジナル・バス・フォーマットであるCCBにも容易に対応できます。 ・CCBは、登録商標です。 ・CCBは、三洋電機のオリジナル・バス・フォーマットであり、バスのアドレスは全て三洋電機が管理しています。 〒３７０-０５９６ 群馬県邑楽郡大泉町坂田一丁目1番1号 52298TS APS ◎佐々木 B8-2553,2555,2552 No.5945-1/13 LC72321N, 72322N, 72323N 前ページから続く。 ・プログラムの暴走を検出し特定アドレスにセット可能 ・電圧検出型リセット回路 ・6ビットADC×1 ・8ビットDAC×2 （PWM） （LC72321N，72322Nのみ内蔵） ・外部割込×1 （割込要因は、外部割込み/内部タイマ割込み/シリアルI/O （LC72321N） のいずれか1つを命令で選択） ・ホールドによるRAMバックアップ ・ホット/コールドスタート判定用センスFF ・PLL：4.5∼5.5V ・CPU：3.5∼5.5V ・RAM：1.3∼5.5V ピン配置図 高耐圧入力ポート （最大定格） INT，RES，ADI SNS，HOLD→13V COM1 INT HOLD RES ADI HCTR LCTR SNS VDD FMIN AMIN VSS EO1 EO2 XOUT NCHオープンドレイン 出力専用 15V耐圧 PH2/PH3はDACと切換え （※2） PH1はBEEPと切換え （※1） TEST1 入力専用 入力耐圧はVDDに関係なく13V （最大定格） G H 80 65 1 64 XIN F CMOS I/O 1ビット単位 I/O切換え COM2 TEST2 S1 PG3 S2 PG2 S3 PG1 S4 PG0 S5 DAC2/PH3 S6 DAC1/PH2 S7 BEEP/PH1 S8 PH0 S9 PF3 S10 PF2 PF1 CMOS I/O 4ビットまとめて I/O切換え PE1，2，3はSI/O と切換え（※1） S13 LC72323N SI/PE3 ＊S1∼S28は、汎用 CMOS出力ポートに 切換え可能 （オプション指定） S12 LC72322N PF0 E S11 LC72321N S S14 SO/PE2 S15 SCK/PE1 S16 PE0 S17 PD3 S18 PD2 S19 PD1 S20 PD0 S21 PC3 S22 PC2 S23 24 41 S24 PI0/S25 PI1/S26 PI2/S27 PI3/S28 D PA0 PA1 PA2 PA3 VDD PB0 PB1 PB2 PB3 PC0 40 PC1 25 A CMOS出力専用 C ，B CMOS出力専用（キー出力等） アンバランスCMOS･･･出力同志の ショートOK 入力専用（キー入力等） プルダウン抵抗有無選択可 オプション I LCDセグメント出力との 切換え可能 CMOS出力専用 ※1 LC72321Nのみ可能 ※2 LC72321N，LC72322Nのみ可能 No.5945-2/13 LC72321N, 72322N, 72323N ブロックダイヤグラム LCD PORT/OUTPUT PORT CONTROL（OPTION） E01 E02 XIN XOUT 1.125MHz BACK UP FMIN SELECTOR 1 of 14 REFERENCE DIVIDER DIVIDER 1/2 BEEP SWALLOW COUNTER 1/16， 1/17， 4bit DAC1 DAC PHASE DETECTOR DAC2 ※2 4 8X2 AMIN UNLOCK 2 F.F. 12bit PROGRAMMABLE COUNTER 4 LCD 4 LCD PORT DRIVER LATCH LCP 12 LATCH HCTR 1/4 UNIVERSAL COUNTER 20bit 16 ADI 56 4 SEG. 7 PLA START STOP CONTROL SELECTOR LCTR 4 LATCH COMPARATOR 4 16 6 4 LATCH SIO 0 SIO 1 VDD VDET SI ※1 SO SCK 8bit SHIFT REGISTER 4 LATCH 4 RES HOLD SNS INT DH 4 LATCH RAM 256×4bit 2 BANK 4 2 DL LATCH 4 4 LATCH PH3/DAC2 PH2/DAC1 PH1/BEEP PH0 4 LATCH PG3 PG2 PG1 PG0 LATCH PF3 PF2 PF1 PF0 4 4 TEST1 TEST2 12 ROM 4K×16bit （LC72321N， LC72322N） 8 DH0∼DH 2 BUS LINE DL0 ∼DL3 4 DRIVER DB0 ∼DB3 4 SI SO SCK LATCH PE3/SI ※1 PE2/SO PE1/SCK PE0 LATCH PD3 PD2 PD1 PD0 4 LATCH PC3 PC2 PC1 PC0 4 LATCH PB3 PB2 PB1 PB0 4 LATCH PA3 PA2 PA1 PA0 4 INSTRUCTION DECODER JUDGE 3K×16bit （LC72323N） 4 CARRY ADDRESS DECODER 12 LATCH A PROGRAM COUNTER ALU 12 STACK REGISTER JMP，CAL INT，RESET S25/PI0 S26/PI1 S27/PI2 S28/PI3 DAC2 DAC1 BEEP 2 ADDR DECODER OUTPUT PORT DRIVER COM1 COM2 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S16 S17 S18 S19 S20 S21 S22 S23 S24 LATCH B ※1 LC72321Nのみ内蔵 ※2 LC72321N，LC72322Nのみ内蔵 No.5945-3/13 LC72321N, 72322N, 72323N 絶対最大定格/Ta＝25℃， VSS＝0V 最大電源電圧 VDD max 入力電圧 VIN1 出力電圧 出力電流 許容消費電力 動作周囲温度 保存周囲温度 VIN2 VOUT1 VOUT2 IOUT1 IOUT2 IOUT3 IOUT4 Pd max Topr Tstg HOLD， INT，RES，ADI，SNS Gポート VIN1以外の入力 Hポート VOUT1以外の出力 D， Hポートの各端子 E， Fポートの各端子 B， Cポートの各端子 S1∼S28，Iポート Ta＝−40∼＋85℃ 許容動作範囲/Ta＝−40∼＋85℃， VDD＝3.5∼5.5V CPU， PLL動作 電源電圧 VDD1 CPU動作 VDD2 メモリ保持 VDD3 Gポート 入力 「H」 レベル電圧 VIH1 RES，INT，HOLD VIH2 SNS VIH3 Aポート VIH4 E， Fポート VIH5 LCTR （周期測定） ，VDD1， PE1， PE3 VIH6 Gポート 入力 「L」レベル電圧 VIL1 RES，INT，PE1，PE3 VIL2 SNS VIL3 Aポート VIL4 PE0， PE2， Fポート VIL5 LCTR（周期測定） ，VDD1 VIL6 HOLD VIL7 XIN 入力周波数 fIN1 FMIN， VIN2， VDD1 fIN2 FMIN， VIN3， VDD1 fIN3 AMIN （L） ，VIN4， VDD1 fIN4 AMIN （H） ，VIN5， VDD1 fIN5 HCTR，VIN6， VDD1 fIN6 LCTR （周波数） ，VIN7， VDD1 fIN7 LCTR （周期） ， VIH6， VIL6， VDD1 fIN8 XIN 入力振幅 VIN1 FMIN VIN2 FMIN VIN3 5 AMIN VIN4， 7 LCTR， HCTR VIN6， ADI 入力電圧範囲 VIN8 −0.3∼＋6.5 −0.3∼＋13 unit V V −0.3∼VDD＋0.3 −0.3∼15 −0.3∼VDD＋0.3 0∼5 0∼3 0∼1 0∼1 300 −40∼＋85 −45∼＋125 V V V mA mA mA mA mW ℃ ℃ min 4.5 3.5 1.3 0.7VDD 0.8VDD 2.5 0.6VDD 0.7VDD 0.8VDD 0 0 0 0 0 0 0 4.0 10 10 0.5 2.0 0.4 100 1 0.50 0.10 0.15 0.10 0.10 0 typ 4.5 max 5.5 5.5 5.5 8.0 8.0 8.0 VDD VDD VDD 0.3VDD 0.2VDD 1.3 0.2VDD 0.3VDD 0.2VDD 0.4VDD 5.0 130 150 10 40 12 500 20×103 1.5 1.5 1.5 1.5 1.5 VDD unit V V V V V V V V V V V V V V V V MHz MHz MHz MHz MHz MHz kHz Hz Vrms Vrms Vrms Vrms Vrms V No.5945-4/13 LC72321N, 72322N, 72323N 電気的特性/許容動作範囲において ヒステリシス幅 VH リジェクトパルス幅 PREJ パワーダウン検出電圧 VDET 入力 「H」 レベル電流 IIH1 IIH2 IIH3 IIH4 入力 「L」 レベル電流 IIH5 IIL1 IIL2 入力フローティング電圧 プルダウン抵抗 出力 「H」 レベル オフリーク電流 出力 「L」 レベル オフリーク電流 出力 「H」 レベル電圧 出力 「L」 レベル電圧 出力中間レベル電圧 AD変換誤差 電源電流 IIL3 IIL4 VIF RPD IOFFH1 IOFFH2 IOFFH3 IOFFL1 IOFFL2 VOH1 VOH2 VOH3 VOH4 VOH5 VOH6 VOH7 VOL1 VOL2 VOL3 VOL4 VOL5 VOL6 VOL7 VOL8 VM 1 IDD1 IDD2 IDD3 IDD4 IDD5 LCTR（周期），RES，INT，PE1，PE3 SNS min 0.1VDD typ max 2.7 3.0 50 3.3 3.0 INT，HOLD，RES，ADI，SNS，Gポート： VI＝5.5V A，E，Fポート：E，Fポートは出力オフ， 3.0 VI＝VDD AポートはRPD無， XIN：VI＝VDD＝5.0V 2.0 5.0 15 FMIN，AMIN，HCTR， LCTR： 4.0 10 30 VI＝VDD＝5.0V Aポート：RPD有， VI＝VDD＝5.0V 50 INT，HOLD， RES， ADI，SNS， 3.0 Gポート：VI＝VSS A，E，Fポート：E，Fポートは 3.0 VI＝VSS 出力オフ，AポートはRPD無， XIN：VIN＝VSS 2.0 5.0 15 FMIN，AMIN，HCTR，LCTR：VI＝VSS 4.0 10 30 Aポート：RPD有 0.05VDD Aポート：RPD有， VDD＝5.0V 75 100 200 EO1，EO2：VO＝VDD 0.01 10 B， C，D，E， F， Iポート：VO＝VDD 3.0 Hポート：VO＝13V 5.0 EO1，EO2：VO＝VSS 0.01 10 B， C，D，E， F， Iポート：VO＝VSS 3.0 B， Cポート：IO＝1mA VDD−2.0 VDD−1.0 VDD−0.5 E， Fポート：IO＝1mA VDD−1.0 EO1， EO2：IO＝500μA VDD−1.0 XOUT：IO＝200μA VDD−1.0 S1∼S28， Iポート：IO＝−0.1mA VDD−1.0 Dポート：IO＝5mA VDD−1.0 COM1，COM2：IO＝25μA VDD−0.75 VDD−0.5 VDD−0.3 B， Cポート：IO＝50μA 0.5 1.0 2.0 E， Fポート：IO＝1mA 1.0 EO1， EO2：IO＝500μA 1.0 XOUT：IO＝200μA 1.0 S1∼S28， Iポート：IO＝0.1mA 1.0 Dポート：IO＝5mA 1.0 COM1，COM2：IO＝25μA 0.3 0.5 0.75 Hポート：IO＝5mA （150Ω） （400Ω） 0.75 2.0 COM1，COM2：VDD＝5.0V，IO＝20μA 2.0 2.5 3.0 −1/2 ＋1/2 ADI：VDD1 VDD1， fIN2＝130MHz 15 20 VDD2， PLL停止， CT＝2.67μs 1.5 （HOLD時 図1） VDD2， PLL停止， CT＝13.33μs 1.0 （HOLD時 図1） VDD2， PLL停止， CT＝40.00μs 0.7 （HOLD時 図1） VDD＝5.5V，OSC停止， Ta＝25℃ 5 （BACK UP時 図2） Ta＝25℃ 1 VDD＝2.5V，OSC停止， （BACK UP時 図2） unit V μs V μA μA μA μA μA μA μA μA μA V kΩ nA μA μA nA μA V V V V V V V V V V V V V V V V LSB mA mA mA mA μA μA No.5945-5/13 LC72321N, 72322N, 72323N 測定回路図 30pF A 4.5MHz 30pF VDD XIN XOUT RES FMIN SNS AMIN INT HCTR HOLD LCTR ADI TEST1，2 PA，PG 注）PB∼PF，PH，PIはすべてOPEN ただしPE，PFは出力選択時 図1 HOLDモード時のIDD2∼4 30pF A 4.5MHz 30pF XIN XOUT VDD RES FMIN SNS AMIN INT HCTR HOLD LCTR ADI TEST1，2 注）PA∼PI，S1∼S24，COM1，2はすべてOPEN 図2 BACK UPモード時のIDD5 No.5945-6/13 LC72321N, 72322N, 72323N 端子説明 端子名 端子番号 端 子 説 明 PA0 PA1 PA2 PA3 35 34 33 32 入力専用で、低スレッショルドタイプである。 Keyデータ取込みなどに使える。 プルダウン抵抗がオプション指定できる。この 指定は4本単位であり、1端子ごとの指定はでき ない。 BACK UPモード時は入力禁止となる。 I/O 入出力型式 BACK UP 入力 オプション PB0 PB1 PB2 PB3 PC0 PC1 PC2 PC3 30 29 28 27 26 25 24 23 出力専用ポートである。 出力トランジスタのインピーダンスがアンバラ ンス形のCMOSであるため、Keyスキャンのタ イミング用に使用すると有効である。 BACK UPモード時は出力ハイインピーダンス となる。 リセット（ RES＝「L」）時は、「L」レベル となる。 PD0 PD1 PD2 PD3 22 21 20 19 出力専用ポートである。 通常のCMOS出力である。 BACK UPモード時は出力ハイインピーダンス となる。 リセット（RES＝「L」）時は、「L」レベル となる。 PE0 PE1/SCK PE2/SO PE3/SI 18 17 16 15 入出力ポートである。 入出力の切換え方法は、入力命令（IN，TPT， TPF）を一度実行すると入力ポートに固定され、 出力命令（OUT，SPB，RPB）を一度実行する と出力ポートに固定される。なお、PE1，2，3 はシリアルI/Oポートとして兼用している。リ セット時は、入力ポートになる。 BACK UPモード時は、入力ポートとなり入力 入出力 禁止となる。 PF0 PF1 PF2 PF3 14 13 12 11 入出力ポートである。 入出力の切換え方法は、FPC命令で切換える。 このポートは、1端子ごとの入出力指定ができ る。 リセット時は、入力ポートになる。 BACK UPモード時は、入力ポートとなり入 力禁止となる。 PG0 PG1 PG2 PG3 6 5 4 3 入力専用ポートである。 BACK UP時は、入力禁止となる。 出力 BACK UP PE1,PE3 BACK UP その他 BACK UP BACK UP 入力 次ページへ続く。 No.5945-7/13 LC72321N, 72322N, 72323N 前ページから続く。 端子名 端子番号 端 子 説 明 PH0 PH1/BEEP※1 PH2/DAC1※2 PH3/DAC2※2 10 9 8 7 出力専用ポートである。 このポートは、Nch-Trオープンドレイン型式の 高耐圧であるため、バンドの電源切換え用とし て使用すると有効である。なお、PH1はBEEP 出力用（※1） 、PH2，PH3はそれぞれ、DAC1， DAC2の出力用として兼用している。 （※2） リセット（RES＝「L」）時および、BACK UP モード時は、ハイインピーダンスとなる。 PI0/S25 PI1/S26 PI2/S27 PI3/S28 39 38 37 36 出力専用ポートである。 出力型式はCMOS出力となっているがLCDド ライバ切換え可能となっている。切換え方法は、 SS，RS命令を使って切換える。1端子ごとの 切換えはできない。 RES＝「L」および 電源投入時は、LCDドラ イバに選択され、出力は消灯信号が出力される。 BACK UPモード時は、「L」レベルに固定さ れる。 なお、オプション指定で汎用ポートとして使用 した場合はLPC＝1でIPORT，LPC＝0で汎用 出力ポートのLATCHの内容が出力される。 S1∼S24 COM1 COM2 63∼40 LCDドライバセグメント出力である。 フレーム周波数は100Hzである。 駆動方式は1/2duty，1/2biasである。 RES＝「L」および 電源投入時は消灯信号が出 力される。 BACK UPモード時は、「L」レベルに固定さ れる。 オプション指定で汎用出力ポートとして使用可 能である。 65 64 LCDドライバコモン出力である。 駆動方式は1/2duty，1/2biasである。 RES＝「L」および 電源投入時は通常時と同 じ出力が出力される。 BACK UPモード時は、 「L」レベルに固定され る。 I/O 入出力型式 BACK UP 出力 LCD出力 1ポート 出力 LPC BACK UP 出力 BACK UP 出力 BACK UP FM IN 74 FM VCO（局部発振） を入力する端子。 容量結合で入力すること。 入力周波数は10∼130MHz。 AM IN 75 AM VCO（局部発振）を入力する端子。 容量結合で入力すること。 PLL命令のCW1によりこの端子の帯域が選択 できる。 Hi（2∼40MHz） → SW Lo（0.5∼10MHz）→ LW，MW ※1 LC72321Nのみ可能 ※2 LC72321N，LC72322Nのみ可能 入力 HOLD PLL STOP命令 次ページへ続く。 No.5945-8/13 LC72321N, 72322N, 72323N 前ページから続く。 端子名 端子番号 端 子 説 明 HCTR 70 ユニバーサルカウンタ入力端子である。 容量結合で入力すること。 入力周波数は、0.4∼12MHz。 FM IF，AM IFをカウントするのに有効である。 LCTR 71 ユニバーサルカウンタ入力端子である。 入力周波数が100∼500kHzの場合は、容量結合 で入力すること。 入力周波数が1Hz∼20kHzの場合は容量結合す る必要はない。 AM IFをカウントするのに有効である。 通常の入力ポートとしても使用できる。 ADI 69 ADコンバータ入力端子である。 6ビットの逐次比較型で変更時間は1.28ms要する。 フルスケール （データが3FH） は （63/96） ・VDDで ある。 I/O 入出力型式 入力 HOLD PLL STOP命令 ＋ − 入力 ref HOLD PLL STOP命令 INT EO1 EO2 SNS HOLD RES XIN XOUT 66 77 78 72 67 68 1 80 外部割込み要求入力端子である。 INTENフラグがセット（SS命令）されて、立 下り信号が入力されると割込みが成立する。 通常の入力ポートとしても使用できる。 基準周波数と、プルグラマブル分周出力の位相 比較誤差出力である。 チャージポンプが内蔵されている。 EO1，EO2は同じものである。 入力 出力 BACK UPモード時にパワーフェイルがあっ たかどうかを判定するための入力端子である。 通常の入力ポートとしても使用できる。 入力 HOLDモードにするための入力端子。 HOLDENフラグがセット（SS命令）されて、 HOLD＝「L」になるとHOLDモードに入る。 通常パワーSWと連動できるよう高耐圧となっ ている。 入力 システムリセット入力。 パワーアップリセットは、75ms以上「L」レ ベルを確保すること。 リセットスタートは、「L」レベルを6基本ク ロックサイクル以上入力。 入力 X'tal発振用端子 （4.5MHz） フィードバック抵抗は内蔵。 入力 出力 X IN XOUT TEST1 TEST2 VDD VSS 2 79 LSIテスト用端子でオープンまたはVSSに接続 すること。 31，73 電源 76 No.5945-9/13 LC72321N, 72322N, 72323N マスクオプション 内 容 選 択 枝 1 WDT （ウォッチ・ドッグ・タイマ）有無の選択 2 Aポート（キー入力ポート） プルダウン抵抗の有無 WDT有 WDT無 プルダウン抵抗 有 プルダウン抵抗 無 2.67μs 3 13.33μs サイクルタイム（3種類）の選択 40.00μs 4 LCDポート LCDセグメントドライバを、 汎用出力ポートに切換える。 汎用出力ポート 開発ツール環境 ・OTPはLC72P321を使用。 ・エバチップはLC72EV321を使用。 ・エバチップボード（TB-72EV32） と高機能エミュレータ（RE32） をパソコンで制御したトータルデバッグシステム。 AC 100V 5V/5A 24V/2A PERSONAL COMPUTER SWITCHING REGULATOR RS-232C PROM WRITER EVACHIP TARGET BOARD （TB-72EV32） POWER SUPPLY 4P 26P 4P 4P to USER TARGET SYSTEM PLL PORTS LCD Ver3.1 OS：MS-DOS RAM≧512KB EMULATOR （RE32） 50P×2 50P 30P MBC-995 IBM-PC-AT NEC-PC98 etc. 16P EVA CHIP EXT. TRIG 20P REAL TIME EMULATOR LED BOARD for EMULATION No.5945-10/13 LC72321N, 72322N, 72323N LC72321N，72322N，72323N 命令一覧表 凡例： ADDR ：Program memory address〔12bits〕 b ：Borrow B ：Bank number〔2bits〕 C ：Carry （Row address） 〔2bits〕 DH ：Data memory address high （Column address） 〔4bits〕 DL ：Data memory address Low I ：Immediate data〔4bits〕 M ：Data memory address 〔4bits〕 N ：Bit position Pn ：Port number〔4bits〕 r ：General register（BANK0の00∼0FH番地の1つ） （ ） ：Contents of register or memory （ ） N：Contents of bit N of register or memory 命 令 群 加 算 命 令 オペランド マシンコード 機 能 ニーモニック 動 作 1st 2nd D15 14 13 12 11 10 9 8 AD r M Add M to r r←（r） ＋ （M） 0 1 0 0 0 0 ADS r M Add M to r, r←（r） ＋ （M） 0 1 0 0 0 1 then skip if carry skip if carry 7 6 5 4 3 2 1 D0 DH DL Rn DH DL Rn AC r M Add M to r with carry r←（r） ＋ （M） ＋C 0 1 0 0 1 0 DH DL Rn ACS r M Add M to r with carry, r←（r） ＋ （M） ＋C 0 1 0 0 1 1 DH DL Rn then skip if carry skip if carry AI M I Add I to M M←（M） ＋I 0 1 0 1 0 0 DH DL I AIS M I Add I to M, M←（M） ＋I 0 1 0 1 0 1 DH DL I then skip if carry skip if carry AIC M I Add I to M with carry M←（M） ＋I＋C 0 1 0 1 1 0 DH DL I AICS M I Add I to M with carry, M←（M） ＋I＋C 0 1 0 1 1 1 DH DL I then skip if carry skip if carry SU r M Subtract M from r r←（r） − （M） 0 1 1 0 0 0 DH DL Rn SUS r M Subtract M from r, r←（r） − （M） 0 1 1 0 0 1 DH DL Rn then skip if borrow skip if borrow Subtract M from r with, r←（r） − （M） −b 0 1 1 0 1 0 DH DL Rn SB r M borrow SBS 減 算 命 令 r M Subtract M from r with r←（r） − （M） −b borrow, skip if borrow 0 1 1 0 0 0 DH DL Rn then skip if borrow SI M I Subtract I from M M←（M） −I 0 1 1 1 0 0 DH DL I SIS M I Subtract I from M, M←（M） −I 0 1 1 1 0 1 DH DL I then skip if borrow skip if borrow Subtract I from M with M←（M） −I−b 0 1 1 1 1 0 DH DL I Subtract I from M with M←（M） −I−b 0 1 0 1 1 1 DH DL I borrow, skip if borrow 0 0 0 0 0 1 DH DL Rn 0 0 0 0 1 1 DH DL Rn 0 0 1 1 0 1 DH DL I 0 0 1 1 1 1 DH DL I SIB M I borrow SIBS M I then skip if borrow SEQ r M Skip if r equals M r−M skip if zero SGE 比 較 命 令 r M Skip if r is greater r−M than or equal to M skip if not borrow （r）≧（M） SEQI M I Skip if M equal to I M−I skip if zero SGEI M I Skip if M is greater M−I than or equal to I skip if not borrow （M）≧I 次ページへ続く。 No.5945-11/13 LC72321N, 72322N, 72323N 前ページから続く。 マシンコード 機 能 1st 2nd D15 14 13 12 AND M I AND I with M M←（M） I 0 0 1 1 0 0 OR M I ORI with M M←（M） I 0 0 1 1 1 0 EXL r M Exclusive OR M with r r←（r） （M） 0 0 1 0 LD r M Load M to r r←（M） ST M r Store r to M M←（r） MVRD r M Move M to destination M referring to r in 転 送 命 令 動 作 ＜ 論 理 演 算 命 令 オペランド ニーモニック ＜ 命 令 群 〔DH,Rn〕←（M） 11 10 9 8 7 6 5 4 3 2 1 D0 DH DL I DH DL I 0 0 DH DL Rn 1 0 0 0 0 0 DH DL Rn 1 0 0 0 0 1 DH DL Rn 1 0 0 0 1 0 DH DL Rn 1 0 0 0 1 1 DH DL Rn 1 0 0 1 0 0 DH DL1 DL2 the same row MVRS M r Move source M referring to r to M in M←〔DH,Rn〕 the same row MVSR M1 M2 Move M to M in the 〔DH,DL1〕←〔DH, same row DL2〕 MVI M I Move I to M M←I 1 0 0 1 0 1 DH DL I PLL M r Load M to PLL PLL r←PLL DATA 1 0 0 1 1 0 DH DL Rn Test M bits, then skip if M（N） ＝all“1”, 1 0 1 0 0 1 DH DL N if all bits specified then skip 1 0 1 0 1 1 DH DL N registers TMT ビテ ッス トト TMF 命 令 M N are true M N Test M bits, then skip if M（N） ＝all“0”, if all bits specified then skip are false ジ ャ ン プ ・ サ ブ JMP ADDR Jump to the address ル CAL ー RT チ ン RTI 命 令 ADDR PC←ADDR 1 0 1 1 Call subroutine Stack←（PC） ＋1 1 1 0 0 Return from subroutine PC←Stack 1 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 Return from interrupt PC←Stack 1 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 0 0 0 0 0 N 1 1 0 1 0 1 1 1 0 0 0 0 N 1 1 0 1 1 1 0 0 0 0 0 0 N 1 1 0 1 1 1 0 1 0 0 0 0 N 1 1 0 1 1 1 1 0 0 0 0 0 N 1 1 0 1 1 1 1 1 0 0 0 0 N 1 1 0 1 0 0 B 0 0 0 0 0 0 0 0 ADDR（12bits） ADDR（12bits） BANK←Stack CARRY←Stack TTM Ｆテ ／ス Ｆト TUL 命 令 N Test timer F/F if timer F/F＝“0”, then skip if it has then skip not been set N Test unlock F/F if UL F/F＝“0”, then skip if it has then skip not been set SS ス テ ー タ ス レ ジ ス タ 命 令 N Set status register （Status register 1） N←1 RS N Reset status register （Status register 1） N←0 TST TSF バ 切 BANK ン換 ク命 令 N N B Test status register if（Status register 2）N＝ true all“1”,then skip Test status register if（Status register 2）N＝ false all“0”,then skip Select Bank BANK←B 次ページへ続く。 No.5945-12/13 LC72321N, 72322N, 72323N 前ページから続く。 命 令 群 オペランド マシンコード 機 能 ニーモニック LCD 1st 2nd M I 動 作 D15 14 13 12 Output segment pattern 11 10 9 8 7 6 5 4 3 2 1 D0 LCD（DIGIT）←M 1 1 1 0 0 0 DH DL DIGIT LCD（DIGIT）←PLA←M 1 1 1 0 0 1 DH DL DIGIT M←（Port（P）） to LCD digit direct LCP M I Output segment pattern to LCD digit through PLA 入 出 力 命 令 IN M P Input port data to M OUT M P Output contents of M SPB P N RPB P N TPT P N 1 0 DH DL P 1 1 1 0 1 1 DH DL P Set port bits （Port（P））N←1 1 1 1 1 0 0 0 0 P N Reset port bits （Port（P））N←0 1 1 1 1 0 1 0 1 P N Test port bits, then if（Port（P））N＝ 1 1 1 1 1 0 1 0 P N skip if all bits all“1”, specified are true then skip Test port bits, then if（Port（P））N＝ 1 1 1 1 1 1 1 1 P N skip if all bits all“0”, to port TPF ユ ニ バ ー サ ル 1 1 1 0 （Port（P））←M P N specified are false then skip カ UCS ウ ン タ UCC 命 令 I Set I to UCCW1 UCCW1←I 0 0 0 0 0 0 0 1 0 0 0 0 I I Set I to UCCW2 UCCW2←I 0 0 0 0 0 0 1 1 0 0 0 0 I FPC N F port I/O control FPC Latch←N 0 0 0 1 0 0 0 0 0 0 0 0 N Clock stop Stop clock if HOLD＝0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 そ の 他 の 命 令 CKSTP DAC I Load M to D/A registers DAreg←DAC DATA 0 0 0 0 0 0 1 0 0 0 0 0 I SIO I1 12 Serial I/O control SIOCW←I1,I2 0 0 0 1 0 0 1 1 I1 I2 SIOL M I Load SIOreg to M M←SIOreg 0 0 0 1 1 0 DH DL I SIOS M I Store M to SIOreg SIOreg←M 0 0 0 1 0 1 DH DL I BEEP I Beep control BEEPreg←I 0 0 0 1 0 0 1 0 0 0 0 0 I 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 NOP No operation Y104 PS No.5945-13/13