MAXIM MAX3891

19-1963; Rev 0; 2/01
ILABLE
N KIT AVA
EVALUATIO
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
特長 _______________________________
MAX3891は、ATM及びSDH/SONETアプリケーション
において1 6ビット幅の 155Mbpsパラレルデータを
2.5Gbpsシリアルデータに変換するシリアライザです。
MAX3891は高速ディジタル回路とのインタフェースに
最適です。本デバイスはシングルエンドLVPECLデータ
入力を受け付け、LVPECLシリアルデータ出力及びクロック
出力を提供 します。内部2.5Gbpsシリアルクロックは、
複数の入力基準クロックレートを許容する完全集積型の
PLLによって合成され、出力データストリームのリタイ
ミングを行います。MAX3891は+3.3V単一電源で
動作し、155.52MHz、77.76MHz、51.84MHz 又は
3 8 . 8 8 M H zの基準クロックレートを受け付けます。
システム診断テスト用に、ループバックデータ出力も
備わっています。MAX3891は、拡張温度範囲(-40℃∼
+85℃)で使用できる64ピンTQFPエクスポーズドパッド
(EP)パッケージで提供されます。
◆ 電源:+3.3V単一
アプリケーション_____________________
型番 _______________________________
◆ 消費電力:495mW
◆ ANSI、ITU及びBellcore規格を超越
◆ 155Mbps(16ビット幅)パラレルから2.5Gbps
シリアルへの変換
◆ クロック合成:2.5Gbps
◆ 多クロック基準周波数
(155.52MHz、77.76MHz、51.84MHz、
38.88MHz)
◆ システムループバックテスト用の予備の高速出力
◆ シングルエンドのPECLデータ入力
◆ 差動PECLクロック入力及びシリアルデータ出力
2.5Gbps SDH/SONET伝送システム
2.5Gbpsアクセスノード
アッド/ドロップマルチプレクサ
ディジタルクロスコネクト
ATMバックプレーン
PART
MAX3891ECB
TEMP. RANGE
PIN-PACKAGE
-40°C to +85°C
64 TQFP EP*
*EP = Exposed Pad
ピン配置 ___________________________________________________________________
GND
VCC
PDI1
VCC
PDIO
PCLKO+
PCLKO-
VCC
RCLK+
RCLK-
VCC
63 62 61 60 59 58
FIL-
GND
64
FIL+
VCC
CLKSET
TOP VIEW
57 56 55 54 53 52 51 50 49
GND
1
48 GND
VCC
2
47 VCC
SLBO-
3
46 PDI2
SLBO+
4
45 VCC
VCC
5
44 PDI3
SOS
6
43 VCC
VCC
7
SCLKO-
8
SCLKO+
42 PDI4
41 VCC
MAX3891
9
40 PDI5
VCC 10
39 VCC
SDO- 11
38 PDI6
SDO+ 12
37 VCC
VCC 13
36 PDI7
VCC 14
35 VCC
PCLKI+ 15
34 PDI8
PCLKI- 16
33 GND
VCC
VCC
PDI9
VCC
PDI10
VCC
PDI11
VCC
PDI12
VCC
PDI13
VCC
PDI14
VCC
GND
PDI15
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
TQFP
標準アプリケーション回路は最後に記載されています。
________________________________________________________________ Maxim Integrated Products
1
本データシートに記載された内容は、英語によるマキシム社の公式なデータシートを翻訳したものです。翻訳により生じる相違及び誤りに
ついての責任は負いかねます。正確な内容の把握にはマキシム社の英語のデータシートをご参照下さい。
無料サンプル及び最新版データシートの入手にはマキシム社のホームページをご利用下さい。www.maxim-ic.com
MAX3891
概要 _______________________________
MAX3891
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
ABSOLUTE MAXIMUM RATINGS
Terminal Voltage (with respect to GND)
VCC ..................................................................-0.5V to +5.0V
All Inputs, FIL+, FIL- .............................-0.5V to (VCC + 0.5V)
Output Currents
PECL Outputs (SDO±, SCLKO±, PCLKO±) ..................50mA
CML Outputs (SLBO±)...................................................15mA
Continuous Power Dissipation (TA = +85°C)
64-Pin TQFP-EP (derate 45.5mW/°C above +85°C) ........2.9W
Operating Temperature Range ...........................-40°C to +85°C
Storage Temperature Range .............................-60°C to +150°C
Lead Temperature (soldering, 10s) .................................+300°C
Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional
operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to
absolute maximum rating conditions for extended periods may affect device reliability.
DC ELECTRICAL CHARACTERISTICS
(VCC = +3.0V to +3.6V, PECL loads = 50Ω ±1% to (VCC - 2V), CML loads = 50Ω ±1% to VCC, TA = -40°C to +85°C. Typical values
are at VCC = +3.3V and TA = +25°C, unless otherwise noted.)
PARAMETER
SYMBOL
CONDITIONS
MIN
Supply Current
ICC
PECL outputs unterminated, SOS = iow
PECL OUTPUTS (SDO±, SCLKO±, PCLKO±)
Output Voltage High
Output Voltage Low
TYP
MAX
UNITS
150
230
mA
TA = 0°C to +85°C
VCC
- 1.025
VCC
- 0.88
TA = -40°C
VCC
- 1.085
VCC
- 0.88
TA = 0°C to +85°C
VCC
- 1.81
VCC
- 1.62
TA = -40°C
VCC
- 1.83
VCC
- 1.555
VCC
- 1.16
VCC
- 0.88
VCC
- 1.48
+10
µA
VOH
VOL
V
V
PECL INPUTS (PDI_, PCLKI±, RCLK±)
Input High Voltage
VIH
V
Input Low Voltage
VIL
Input Current High PDI_, RCLKI±
IIH
VCC
- 1.81
-10
Input Current Low PDI_, RCLKI±
IIL
-10
+10
µA
Input Current High PCLKI±
IIH
-60
+60
µA
Input Current Low PCLKI±
IIL
-60
+60
µA
±500
µA
V
PROGRAMMING INPUT (CLKSET)
CLKSET Input Current
ICLKSET
CLKSET = GND or VCC
TTL INPUT (SOS)
TTL Input High Voltage
VIH
TTL Input Low Voltage
VIL
TTL Input High Current
IIH
2.0
TTL Input Low Current
IIL
CURRENT MODE LOGIC (CML) OUTPUTS (SLBO±)
CML Differential Output Voltage
Swing
CML Single-Ended Output
Impedance
2
VOD
RO
RL = 50 Ω to VCC
V
0.8
V
-10
+10
µA
-10
+10
µA
100
400
mV
50
_______________________________________________________________________________________
Ω
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
(VCC = +3.0V to +3.6V, PECL loads = 50Ω ±1% to (VCC - 2V), CML loads = 50Ω ±1% to VCC, TA = -40°C to +85°C. Typical values
are at TA = +25°C and VCC = +3.3V, unless otherwise noted.) (Note 1)
PARAMETER
SYMBOL
Serial Clock Rate
CONDITIONS
MIN
fSCLK
Parallel Data Setup Time
tSU
(Notes 2, 3)
300
Parallel Data-Hold Time
tH
(Notes 2, 3)
700
PCLKO to PCLKI Skew
tSKEW
Output Jitter Generation
(SCLKO±)
TYP
MAX
UNITS
2.488
Figure 1
GHz
ps
ps
0
+4.0
3
Jitter bandwidth = 12kHz to 20MHz
ns
psRMS
PECL Differential Output (SDO±,
SCLKO±) Rise/Fall Time
tR, tF
Parallel Input Clock Rate
fPCLKI
Reference Clock Input (RCLK±)
Rise/Fall Time
tR, tF
20% to 80%, f = 155.52MHz
1.0
ns
Parallel Clock Output (PCLKO±)
Rise/Fall Time
tR, tF
20% to 80%
1.0
ns
290
ps
Serial-Clock Output (SCLKO±)
to Serial-Data Output (SDO±)
Delay
tSCLK-SD
20% to 80%
120
ps
155.52
SCLKO rising edge to SDO edge
110
MHz
Note 1: AC characteristics are guaranteed by design and characterization.
Note 2: Setup and hold times are relative to the rising edge of PCLKI+, measured by applying a 155.52MHz differential parallel
clock with rise/fall time = 1ns (20% to 80%). See Figure 1.
Note 3: Setup and hold time measurements assume that the PCLKI and PDI signals are from the same source and have identical
common-mode voltages, swings, and slew rates.
標準動作特性 _______________________________________________________________
(VCC = +3.3V, TA = +25°C, unless otherwise noted.)
SUPPLY CURRENT vs. TEMPERATURE
MAX3891 toc01
180
SUPPLY CURRENT (mA)
SERIAL-DATA OUTPUT EYE DIAGRAM
SERIAL-DATA OUTPUT JITTER
MAX3891 toc03
MAX3891 toc02
200
fRCLK = 155.52MHz
160
140
120
PECL OUTPUTS UNTERMINATED
100
-50
-25
0
25
50
TEMPERATURE (°C)
75
100
100ps/div
5000ps/div
TOTAL WIDEBAND RMS JITTER = 2.059ps,
PEAK-TO-PEAK JITTER = 16.70ps
_______________________________________________________________________________________
3
MAX3891
AC ELECTRICAL CHARACTERISTICS
MAX3891
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
端子説明 ___________________________________________________________________
PIN
端子
NAME
名称
1, 17, 33, 48,
49, 63
GND
グランド
Ground
2, 5, 7, 10,
13, 14, 19,
21, 23, 25,
27, 29, 31,
32, 35, 37,
39, 41, 43,
45, 47, 51,
53, 56, 60, 64
VCC
+3.3V Supply Voltage
+3.3V電源電圧
3
SLBO-
System Loopback Negative Output. Enabled when SOS is high.
システムループバック負出力。SOSがハイの時に有効になります。
4
SLBO+
System Loopback Positive Output. Enabled when SOS is high.
システムループバック正出力。SOSがハイの時に有効になります。
システムループバック出力選択。TTL入力。ローの時にシステムループバックは無効になります。
System Loopback Output Select, TTL Input. System loopback disabled when low.
6
SOS
8
SCLKO-
9
SCLKO+ 正PECLシリアルクロック出力
Positive PECL Serial Clock Output
負PECLシリアルクロック出力
Negative PECL Serial Clock Output
11
SDO-
負PECLシリアルデータ出力
Negative PECL Serial Data Output
12
SDO+
Positive PECL Serial Data Output
正PECLシリアルデータ出力
15
PCLKI+
Positive PECL Parallel Clock Input. Connect the incoming parallel-clock signal to the PCLKI inputs.
正PECLパラレルクロック入力。受信パラレルクロック信号をPCLKI入力に接続します。
データはPCLKI信号の正遷移で更新されることに注意して下さい。
Note that data is updated on the positive transition of the PCLKI signal.
16
PCLKI-
Negative PECL Parallel Clock Input. Connect the incoming parallel-clock signal to the PCLKI inputs.
負PECLパラレルクロック入力。受信パラレルクロック信号をPCLKI入力に接続します。
データはPCLKI信号の正遷移で更新されることに注意して下さい。
Note that data is updated on the positive transition of the PCLKI signal.
18, 20, 22,
24, 26, 28,
30, 34, 36,
38, 40, 42,
44, 46, 50, 52
PDI15 to シングルエンドPECLパラレルデータ入力。データはPCLKIの正遷移で同期入力されます。
Single-Ended PECL Parallel Data Inputs. Data is clocked on the PCLKI positive transition. PDI15 is
PDI15が最初に送信されます。
PDI0
transmitted first.
54
Positive PECL Parallel Clock Output. Use positive transition of PCLKO to clock the overhead
PCLKO+ 正PECLパラレルクロック出力。PCLKOの正遷移をオーバヘッド処理回路のクロックに使用します。
management circuit.
55
PCLKO-
Negative PECL Parallel Clock Output. Use positive transition of PCLKO to clock the overhead
負PECLパラレルクロック出力。PCLKOの正遷移をオーバヘッド処理回路のクロ ックに使用します。
management circuit.
57
RCLK+
Positive Reference Clock Input. Connect a PECL-compatible crystal reference clock to the
RCLK inputs.
正リファレンスクロック入力。PECL互換クリスタル基準クロックをRCLK入力
に接続して下さい。
58
RCLK-
Negative Reference Clock Input. Connect a PECL-compatible crystal reference clock to the
RCLK inputs.
負リファレンスクロック入力。PECL互換クリスタル基準クロックをRCLK入力
に接続して下さい。
基準クロックレートプログラミング端子:
Reference Clock Rate Programming Pin:
CLKSET
155.52MHz
Reference Clock Rate = 155.52MHz
CLKSET == VVCC
CC::基準クロックレート
CLKSET
オープン:基準クロックレート
= 77.76MHz
CLKSET ==Open:
Reference Clock Rate = 77.76MHz
CLKSET ==20kΩ
GND:
Reference Clock Rate = =51.84MHz
CLKSET
20kΩtoto
GND:基準クロックレート
51.84MHz
CLKSET ==GND:
Reference Clock Rate == 38.88MHz
CLKSET
GND:基準クロックレート
38.88MHz
59
CLKSET
61
FIL-
Filter Capacitor Input. Connect a 0.33µF capacitor between FIL+ and FILフィルタコンデンサ入力。FIL+とFIL-の間に0.33µFコンデンサを接続して下さい。
FIL+
Filter Capacitor Input. Connect a 0.33µF capacitor between FIL+ and FILフィルタコンデンサ入力。FIL+とFIL-の間に0.33µFコンデンサを接続して下さい。
62
EP
4
FUNCTION
機 能
Exposed グランド。適正な電気的及び熱的性能を得るには、これを回路基板にハンダ付けする必要があります
Ground. This must be soldered to a circuit board for proper electrical and thermal performance (see
(エクスポーズドパッドパッケージの説明を参照)。
Pad
exposed pad package information).
_______________________________________________________________________________________
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
MAX3891
PCLKO
tSKEW
PCLKI
tSU
tH
PARALLEL
INPUT DATA
(PDI_)
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15*
NOTE: SIGNALS SHOWN ARE DIFFERENTIAL. FOR EXAMPLE, PCKLO = (PCLK0+) - (PCLKO-).
*PDI I5 = D15; PDI14 = D14, . . . PDI0 = D0.
THIS FIGURE IS NOT INTENDED TO SHOW A SPECIFIC TIMING RELATIONSHIP BETWEEN
PARALLEL INPUT DATA AND SERIAL OUTPUT DATA.
図1. タイミング図
詳細 _______________________________
MAX3891は16ビット幅の155Mbpsデータを2.5Gbps
シリアルデータに変換します(図2)。MAX3891は16ビット
パラレル入力レジスタ、1 6ビットシフトレジスタ、
制御及びタイミングロジック、PECL出力バッファ及び
周波数合成PLL(位相/周波数ディテクタ、ループフィルタ/
アンプ、電圧制御発信器(VCO)、プリスケーラで構成)
から成っています。
PLLは出力シフトレジスタのクロックに使用する内部
2.5Gbps 基準クロックを合成し ます。このクロックは、
外部155.52MHz、77.76MHz、51.84MHz又は
38.88MHz基準クロック信号(RCLK)によって生成され
ます。
受信パラレルデータは、パラレルクロック入力信号
(PCLKI)の立上がり遷移でMAX3891に同期入力され
ます。正常な動作は、パラレル入力レジスタがパラレル
クロック出力信号(PCLKO)を基準に規定された時間幅
(t SKEW )内でラッチされている場合に保証されます。
PCLKOは、合成された2.488Gbpsの内部シリアル
クロック信号を16分周したものです。PCLKIに対する
PCLKOのスキューの許容範囲は0∼4nsです。これは、
PCLKO立上がりエッジ後の時間幅を定義しています。
PCLKIの立上がりエッジは、この間に起こる可能性があり
ます(図1)。
システムループバック
MAX3891は、システムループバックテストを行える
ように設計されています。MAX3891のループバック
出力(SLBO)は、デシリアライザ(MAX3881)のループ
バック入力に直接接続してシステム診断を行うことが
できます。SLBO出力を有効にするには、TTLロジック
ハイ信号をSOS入力に印加します。SOSイネーブル入力
を制御する信号と同じものをMAX3881のSISイネーブル
入力の制御にも使用できます。
_______________________________________________________________________________________
5
MAX3891
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
MAX3891
PDI15
PECL
16-BIT
PARALLEL
INPUT
REGISTER
PDI1
PECL
PDI0
PECL
BUF
SOS
SLBO+
CML
PCLKI+
SLBO-
PECL
PCLKI-
PRESCALER
RCLK+
PECL
RCLK-
PHASE/FREQ
DETECT
FILTER
VCO
DIVIDE
BY 16
SHIFT
16-BIT
PARALLEL
SHIFT
REGISTER
LATCH
SDO+
PECL
SDO-
SCLKO+
PECL
FIL+ FIL- CLKSET
PECL
SCLKO-
PCLKO+ PCLKO-
図2. ファンクションダイアグラム
アプリケーション情報 _________________
セットアップ及びホールド時間の条件
セットアップ及びホールド時間の仕様は、パラレル入力
信号 (PCLKI)とパラレルデー タ入力信号(PDI_)が同じ
ソースから来ていると仮定しています。これら2個の
信号は同一の同相電圧、信号振幅及びスルーレートで
なければなりません。PCLKIとPDI_が大幅に異なる場合
は、その違いを計算に入れるためにセットアップ及び
ホールド時間の条件を修正する必要があります。tDEGは、
PCLKIとPDI_の間に大きな違いがある場合の調整量
として定義されます。
6
tDEG = VCMDIFF ×
tT


0.6
 V -V 
 OH OL 
ここで、t T はパラレルデータ及びクロック入力信号の
遷移時間(20%∼80%)、VOH及びVOLはそれぞれパラレル
データ及びクロック入力信号の入力高電圧及び低電圧、
VCM D I F F はパラレルデータ及びクロック入力信号の
同相電圧の差です。
_______________________________________________________________________________________
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
PECL入出力の終端処理
MAX3891のPECLデータ及びクロックIOは適切にバイ
アスする必要があります。図3及び4に、PECL出力終端
処理の別方法を示します。適切な終端処理を行うには、
(VCC - 2V)に対して50Ωを提供する回路及びインピー
ダンスが調整された伝送ラインが必要です。(VCC - 2V)
電源が利用できない場合は、テブナン等価回路を使って
下さい。ACカップリングが必要な場合は、カップリング
コ ン デ ン サ が 5 0 Ω又 は テ ブ ナ ン 等 価 DC 終 端 の 後 に
来るようにして下さい。最高の性能を保証するためには、
差動出力(SDO±及びPCLKO±)の負荷が均衡している
必要があります。
電流モードロジック出力
レイアウト技法
最高の性能を得るには、優れた高周波レイアウト技法を
使用して下さい。電源にはフィルタリングを施し、グランド
の接続は短くして、可能な個所でビアを多く使用して
下さい。また、MAX3891のクロック及びデータ入出力
とのインタフェースには、インピーダンスが調整された
伝送ラインを使用して下さい。
エクスポーズドパッドパッケージ ________
64ピンエクスポーズドパッド(EP)TQFPは放熱用に熱
抵抗が極めて低い経路を提供しています。MAX3891
EPは熱伝導率の良いグランドプレーンに直接ハンダ付け
する必要があります。
チップ情報 __________________________
TRANSISTOR COUNT: 1712
PROCESS: Bipolar
MAX3891のシステムループバック出力(SLBO)はCML
互換です。 MAX3891電流モードロジ ック(CML)出力
回路には、VCCへの50Ωの内部逆終端が含まれています
(図5)。これらの出力は、終端処理された50Ωの伝送
ラインを駆動するようになっています。
_______________________________________________________________________________________
7
MAX3891
調整されたセットアップ(t SUADJ )及びホールド時間
(tHADJ)の条件は次式で表されます。
tSUADJ (又は tHADJ) = tSU (又は tH) + tDEG
MAX3891
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
MAX3891
OVERHEAD
GENERATION
Z0 = 50Ω
Z0 = 50Ω
PECL
INPUTS
50Ω
PECL TERMINATIONS
50Ω
(VCC - 2V)
a. PECL TERMINATIONS
V = +3.3V
130Ω
130Ω
MAX3891
OVERHEAD
GENERATION
Z0 = 50Ω
Z0 = 50Ω
PECL
INPUTS
82Ω
82Ω
DC-COUPLING TO
PECL OUTPUTS
b. DC-COUPLING TO NON-PECL OUTPUTS
+3.3V
82Ω
OVERHEAD
GENERATION
Z0 = 50Ω
Z0 = 50Ω
82Ω
MAX3891
0.1µF
0.1µF
PECL
INPUTS
130Ω
130Ω
AC-COUPLING TO
NON-PECL OUTPUTS
c. AC-COUPLING TO NON-PECL OUTPUTS
図3. PECL入力終端処理の選択可能な方法
8
_______________________________________________________________________________________
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
MAX3891
MAX3891
SCLKO+
OR SDO+
Z0 = 50Ω
SCLKOOR SDO-
Z0 = 50Ω
0.1µF
HIGH
IMPEDANCE
INPUTS
0.1µF
50Ω
50Ω
a. PECL OUTPUT TERMINATION
+3.3V
130Ω
130Ω
MAX3891
SCLKO+
OR SDO+
Z0 = 50Ω
SCLKOOR SDO-
Z0 = 50Ω
PECL
INPUTS
82Ω
82Ω
b. THEVENIN-EQUIVALENT DC TERMINATION
図4. PECL出力終端処理の選択可能な方法
VCC
VCC
MAX3891
50Ω
50Ω
50Ω
50Ω
SLB0+
SLB1+
SLB0ESD
SRUCTURE
SLB1-
MAX3881
GND
OUTPUT CIRCUIT
INPUT CIRCUIT
図5. 電流モードロジック
_______________________________________________________________________________________
9
MAX3891
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
標準アプリケーション回路_____________________________________________________
TERM
155MHz
REFERENCE
CLOCK INPUT
+3.3V
TTL
RCLK+ RCLK- CLKSET VCC
SOS
TERM
TERM
+3.3V
PDI0
MAX3891
SDO+
TERM
SDO-
TERM
TERM
PDI15
TERM
PCLKI+
TERM
PCLKI-
SCLKO+
TERM
TERM
PCLKI
SCLKO-
TERM
TERM
PCLKI
OVERHEAD
GENERATION
FIL+
MAX3869
FIL-
SLBO+ SLBOTERM
0.33µF
TERM
OPTIONAL CONNECTION TO MAX3881
FOR SYSTEM LOOPBACK TESTING
THIS SYMBOL REPRESENTS A TRANSMISSION LINE
OF CHARACTERISTIC IMPEDANCE Z0 = 50Ω
TERM
10
THIS SYMBOL REPRESENTS A PECL TERMINATION
WITH A THEVENIN EQUIVALENT OF 50Ω TO (VCC - 2V)
NOTE: REFER TO APPLICATIONS INFORMATION SECTION FOR MORE ON PECL INPUT AND
OUTPUT TERMINATIONS
______________________________________________________________________________________
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
64L, TQFP.EPS
______________________________________________________________________________________
11
MAX3891
パッケージ _________________________________________________________________
MAX3891
3.3V、2.5Gbps、SDH/SONET 16:1シリアライザ
クロック合成及びLVPECL入力付
パッケージ(続き) ____________________________________________________________
販売代理店
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