NJU3610 オーディオ用 オーディオ用 A/D コンバータ 概 要 NJU3610は、8～192kHzサンプリング周波数対応のステレオA/Dコンバータで、 1bitΔΣ技術を用いており、高精度かつ低消費電力を実現しています。入力回路 は全差動入力となっており、ステレオ4-1セレクタを搭載しています。動作電圧は 1.8V/3.3Vの2電源もしくは3.3V単電源の動作が可能です。 NJU3610は、デジタルTV、サウンドバー、スピーカシステム等の各種民生オーデ ィオ機器に最適です。 ■ 外 形 NJU3610FR3 特 徴 1bitΔΣステレオ A/D コンバータ 64 倍オーバーサンプリング(マスタークロック 256, 384fs 時) 32 倍オーバーサンプリング(マスタークロック 128fs 時) デジタルフィルタ搭載 ハイパスフィルタ機能搭載 4-1 セレクタ搭載 サンプリング周波数 ： 8～192kHz 対応 DR ： 100dB([email protected], 96kHz) S/N ： 100dB([email protected], 96kHz) S/(N+D) ： 90dB([email protected], 96kHz, -1.0dBFS) マスタークロック ： 128fs(8～192kHz), 256fs / 384fs(8～96kHz) 電源電圧 ： 単電源動作時 3.0～3.6V（typ 3.3V） 内蔵レギュレータ併用動作 ： 2 電源動作時 3.0～3.6V(アナログ, I/O：typ 3.3V), 1.65～2.0V(デジタル：typ 1.8V) シリアルオーディオフォーマット ： 24/16bit 左詰, I2S マスター/スレーブ 動作電圧範囲 ： -40～85℃ パッケージ ： LQFP48-R3 ( 鉛フリー対応 ) Ver.2009.12.4 -1- NJU3610 機能ブロック 機能ブロック図 ブロック図 AINLP1 AINLN1 AINLP2 AINLN2 AINLP3 AINLN3 AINLP4 AINLN4 5th Order Delta-Sigma Modulator Lch 4-1 Selector 1bit PDM Feedback 1bit DAC Lch Feedback 1bit DAC Rch High-Pass Filter 4-1 Selector 5th Order Delta-Sigma Modulator Rch Rch Reference Reference each Analog Blocks SDO FMT0 FMT1 24bit PCM 1bit PDM Clock(64 or 32Fs) / Control Signal Clock and Timing Control Power Power Control Power Voltage Regulator MCK MODE0 MODE1 HPF RESETb PDNb 図1 -2- Serial Audio Interface with AVDD AVSS VDD18 VDD33 VSS VCOM REFLP REFLN REFRP REFRN VREGI VREGO BCK LRCK Decimation Digital Filter Lch SEL0 SEL1 AINRP1 AINRN1 AINRP2 AINRN2 AINRP3 AINRN3 AINRP4 AINRN4 24bit PCM AVDD/AVSS : Analog Power Supply (typ:3.3V) VDD18 : Digital Logic (typ:1.8V) VDD33 : Digital I/O (typ:3.3V) VSS : Digital GND and Regulator GND NJU3610 NJU3610 機能ブロック 機能 ブロック図 ブロック図 Ver. 2009.12.4 NJU3610 AINRP3 AINRN3 AINRP2 AINRN2 AINRP1 AINRN1 AIVSS AVDD MODE1 MODE0 RESETb PDNb 36 35 34 33 32 31 30 29 28 27 26 25 端子配列 AINRN4 37 24 SEL1 AINRP4 38 23 SEL0 REFRP 39 22 FMT1 REFRN 40 21 FMT0 VCOM 41 20 MCK AVDD 42 19 VDD33 AVSS 43 18 VDD18 TEST 44 17 VSS REFLN 45 16 HPF REFLP 46 15 BCK AINLP4 47 14 LRCK AINLN4 48 13 SDO Ver.2009.12.4 6 7 8 9 10 11 12 AVSS AVDD VDD33 VSS VREGI VREGO 4 AINLN2 図2 AINLN1 3 AINLP2 5 2 AINLN3 AINLP1 1 AINLP3 NJU3610FR3 端子配列 -3- NJU3610 端子説明 表 1 端子機能 Pin No. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 * -4- 端子名 AINLP3 AINLN3 AINLP2 AINLN2 AINLP1 AINLN1 AVSS AVDD VDD33 VSS VREGI VREGO SDO LRCK BCK HPF VSS VDD18 VDD33 MCK FMT0 FMT1 SEL0 SEL1 PDNb RESETb MODE0 MODE1 AVDD AVSS AINRN1 AINRP1 AINRN2 AINRP2 AINRN3 AINRP3 AINRN4 AINRP4 REFRP REFRN VCOM AVDD AVSS TEST REFLN REFLP AINLP4 AINLN4 I/O AI AI AI AI AI AI AG AP DP DG RI RO DO DIO DIO DI DG DL DP DI DI DI DI DI DI DI DI DI AP AG AI AI AI AI AI AI AI AI AI AI AO AP AG AI AI AI AI AI 機 能 Lch 差動アナログ入力 3 （＋）側 Lch 差動アナログ入力 3 （－）側 Lch 差動アナログ入力 2 （＋）側 Lch 差動アナログ入力 2 （－）側 Lch 差動アナログ入力 1 （＋）側 Lch 差動アナログ入力 1 （－）側 アナログ系 GND アナログ系 3.3V 電源 デジタル系 3.3V 電源 デジタル系 GND 内蔵レギュレータ 3.3V 入力 内蔵レギュレータ 1.8V（ｔｙｐ）出力 シリアルデータ出力 LR クロック入出力 ビットクロック入出力 オフセットキャンセル用 HPF （High：ON, Low：OFF） デジタル系 GND デジタル系 1.8V 電源 デジタル系 3.3V 電源 マスタークロック入力 シリアルデータフォーマット設定 0 シリアルデータフォーマット設定 1 アナログ入力端子選択 0 アナログ入力端子選択 1 パワーダウン制御 （Low：パワーダウン, High：通常動作） 非同期リセット （Low：リセット, High：通常動作） マスタークロック, A/D 変換速度 選択 0 マスタークロック, A/D 変換速度 選択 1 アナログ系 3.3V 電源 アナログ系 GND Rch 差動アナログ入力 1 （－）側 Rch 差動アナログ入力 1 （＋）側 Rch 差動アナログ入力 2 （－）側 Rch 差動アナログ入力 2 （＋）側 Rch 差動アナログ入力 3 （－）側 Rch 差動アナログ入力 3 （＋）側 Rch 差動アナログ入力 4 （－）側 Rch 差動アナログ入力 4 （＋）側 Rch リファレンス電圧 3.3V Rch リファレンス電圧 GND 中点電圧出力（10uF の容量を接続して下さい） アナログ系 3.3V 電源 アナログ系 GND テスト端子（アナログ系 GND に接続して下さい） Lch リファレンス電圧 GND Lch リファレンス電圧 3.3V Lch 差動アナログ入力 4 （＋）側 Lch 差動アナログ入力 4 （－）側 AP：アナログ 3.3V 電源 AG：アナログ GND AI：アナログ入力 AO：アナログ出力 DP：デジタル 3.3V 電源 DL：デジタル 1.8V 電源 DG：デジタル及び内蔵レギュレータ GND RI：内蔵レギュレータ入力 RO：内蔵レギュレータ出力 DI：デジタル入力 DO：デジタル出力 DIO：デジタル入出力 Ver. 2009.12.4 NJU3610 絶対最大定格 （以降、特に断り無き場合、全ての電気的特性・定格において、VSS, AVSS=0V と定義し、この電位を GND 電位と規 定します。） 表 2 絶対最大定格 (VSS=AVSS=0V=GND, Ta=25°C) 項目 アナログ系 デジタル系 電源電圧 記号 定格 AVDD VDD33 -0.3 ～ +4.2 内蔵レギュレータ入力端子 VDD18 VREGI -0.3 ～ +2.3 -0.3 ～ +4.2 内蔵レギュレータ出力端子 VREGO デジタル入力 Vx(IN) -0.3 ～ +2.3 -0.3 ～ +5.5 (VDD33≧3.0V) -0.3 ～ +4.2 (VDD33＜3.0V) デジタル出力 Vx(OUT) アナログ入力 Vx(AIN) アナログ出力 Vx(VCOM) 端子電圧 許容損失 単位 V -0.3 ～ VDD33+0.3 -0.3 ～ AVDD+0.3 800 PD mW EIA/JEDEC 仕様基盤(2 層, FR-4)基盤実装時 動作温度範囲 TOPR -40 ～ +85 °C 保存温度範囲 TSTR -40 ～ +125 °C * 絶対最大定格を超えた条件で使用した場合、NJU3610 を破壊する事があります。また、通常の動作は保証で きません。推奨動作条件及び電気的特性の範囲内で使用することを推奨します。 デジタル入力端子及び入力状態に設定されたデジタル入出力端子をオープンにしないで下さい。 : 8, 29, 42pin *AVDD *VDD33 : 9, 19pin *VDD18 : 18pin *VREGI : 11pin *VREGO : 12pin *VX(IN) : 16, 20～28pin, 及び入力状態に設定された 14～15pin : 13pin, 及び出力状態に設定された 14～15pin *VX(OUT) *VX(AIN) : 1～6, 31～40, 44～48pin *VX(AOUT) : 41pin 推奨動作条件 表 3 推奨動作条件 項目 アナログ系 電源電圧 記号 AVDD VDD33 *1 VDD18 *2 VREGI *3 デジタル系 内蔵レギュレータ入力端子 推奨動作条件 *1 単位 3.0 ～ 3.6 AVDD ≧ VDD33 1.65 ～ 2.0 または内蔵レギュレータより供給 3.0 ～ VDD33 V *1 VDD33 は AVDD と同時もしくは AVDD より後に投入して下さい。 *2 内蔵レギュレータを使用する場合は、VREGI を VDD33 に接続して下さい。 内蔵レギュレータを使用しない場合は、VREGI, VREGO を VSS に接続して下さい。 *3 VRIN は VDD と同時もしくは後に投入し、同時もしくは先に切断して下さい。 Ver.2009.12.4 -5- NJU3610 電気的特性 表 ４ アナログ特性 アナログ特性 （Ta=25℃, AVDD=VDD=3.3V, VDD18=VREGO 出力使用, HPF=On, 入力信号=1kHz, BCK=64fs, MCK=256fs(48/96kHz), 128fs(192kHz) 評価帯域：fs=48kHz 時：20～20kHz, fs=96kHz 時：20～40kHz, fs=192kHz 時：20～40kHz 項目 フルスケール電圧レベル *1 S/(N+D) (-1.0dBFS) ダイナミックレンジ -60dBFS, A-weighted S/N 比 A-weighted チャンネルセパレーション （L/R 間） クロストーク （選択・非選択間） 等価入力インピーダンス （選択入力端子） 入力インピーダンス （非選択入力端子） *2 条件 Min. Typ. Max. 単位 AIN***端子 差動片側 - AVDD x 0.7 - AIN 端子*** 差動間 - AVDD x 1.4 - fs=48kHz fs=96kHz fs=192kHz fs=48kHz fs=96kHz fs=192kHz fs=48kHz fs=96kHz fs=192kHz 85 93 93 - 90 90 90 99 100 100 99 100 100 - fs=48kHz, 1kHz BPF 97 110 - dB fs=48kHz, 1kHz BPF - 110 - dB fs=48kHz fs=96kHz fs=192kHz fs=48kHz fs=96kHz fs=192kHz 40 40 40 100 50 50 58 58 58 - Vpp dB dB dB kΩ KΩ ゲインミスマッチ(L/R 間) fs=48kHz -0.1 0.1 dB ゲインエラー *1 アナログ入力電圧のフルスケール値(0dBFS)を示します。フルスケールとなる電圧は AVDD 電圧に比例します。 差動間とは、差動入力信号を演算した結果を示しており、端子に入力できる電圧は AVDD 電圧までです。 *2 フルスケールレベルの DC を印加した場合の等価入力インピーダンスです。 *3 選択されていないアナログ入力端子は、この値の抵抗で VCOM にバイアスされています。 表 5 消費電流・ 消費電流・レギュレータ特性 レギュレータ 特性 （Ta=25℃, AVDD=VDD33=3.3V, VDD18=1.8V） 項目 3.3V 系消費電流：IDD+IDDA (内蔵レギュレータを含まず) 1.8V 系消費電流：IDDL (内蔵レギュレータを含まず) パワーダウン時消費電流 ：IDDQ+IDDLQ (内蔵レギュレータを含まず) 内蔵レギュレータ消費電流 ：IRIN -6- 条件 fs=48kHz fs=96kHz fs=192kHz fs=48kHz fs=96kHz fs=192kHz Min. - - Typ. Max. 7.0 8.0 8.0 2.0 4.0 8.0 12 10 単位 mA mA クロック停止 PDNb=Low - - 100 μA VREGI=3.3V IOUT=0mA - 50 70 μA Ver. 2009.12.4 NJU3610 表 6 デジタル DC 特性 （Ta=25℃, VDD33=3.3V, VDD18=1.8V） 項目 記号 条件 Min. Typ. Max. 単位 *1 High レベル入力電圧 VIH 2.2 - VDD33 Low レベル入力電圧 VIL 0 - 0.8 V High レベル出力電圧 VOH IOH=-1mA VDD33 x 0.8 - VDD33 V Low レベル出力電圧 VOL IOL=1mA 0 - VDD33 x 0.2 V IIN VIN=VSS, VDD33 -10 - 10 μA 端子リーク電流 V *1 デジタル入力端子および入力状態に設定されているデジタル入力端子(BCK, LRCK)は、VDD33 電源定格印加 時に限り 5V トレラントとなります。 表 7 リセット AC 特性 （Ta=25℃, VDD33=3.3V, VDD18=1.8V） 項目 リセット Low 時間 記号 条件 Min. Typ. Max. 単位 tRESETb RESETb 端子 100 - - ns 表 8 デジタルフィルタ部特性 デジタルフィルタ 部特性 （Ta=25℃, VDD33=3.3V, VDD18=1.8V） 項目 条件 Min. Typ. Max. 単位 -3.0dB - Fs/44100 - Hz LPH 通過域 0 - 0.454 fs LPF 通過域リップル - - ±0.005 dB 0.546 - - fs -80 - - dB - 27 - 1/fs HPF カットオフ周波数 (HPF=High 時) LPF 阻止域 LPF 阻止域減衰量 郡遅延時間 Ver.2009.12.4 -7- NJU3610 表 9 クロックタイミング 項目 MCK 周波数 記号 *1 （Ta=25℃, VDD33=3.3V, VDD18=1.8V） Min. Typ. Max. 単位 1.024 24.576 MHz 2.048 24.576 3.072 36.864 0.256 12.288 MHz 8.0 192 kHz 条件 128fs モード時 256fs モード時 384fs モード時 スレーブモード時 スレーブモード時 fMCK BCK 周波数 *2 fSCK LRCK 周波数 *2 fLRCK MCK 周期 Low パルス幅 tMIL 0.475/fMCK 0.5/fMCK High パルス幅 tMIH 0.475/fMCK 0.5/fMCK BCK 周期 スレーブモード時 35 0.5/fMCK Low パルス幅 tSIL スレーブモード時 35 0.5/fMCK High パルス幅 tSIH *3 BCK → LRCK 時間 tSLI スレーブモード時 20 LRCK → BCK 時間 *3 tLSI スレーブモード時 20 *1 128/256fs モード時は fs=8～192kHz 対応、384fs モード時は fs=8～96kHz 対応 *2 MCK と BCK, LRCK は同期している必要があります。（位相を合わせる必要はありません） *3 LRCK のエッジと BCKI の立ち上がりエッジが重なってはならないことを意味します。 tMIH 0.525/fMCK 0.525/fMCK ns - ns ns ns tMIL MCK 図３ MCK タイミング LRCK tSIH tSIL tSLI tLSI BCK 図４ BCK, LRCK タイミング 表 10 シリアルオーディオ出力 シリアルオーディオ出力タイミング 出力 タイミング 項目 記号 条件 Min. *1 BCK-LRCK 時間差 tSLO CL=25pF -20 データ出力遅延時間 ｔDOD CL=25pF *1 マスターモードに設定されている BCK, LRCK 端子に対する規定です。 （Ta=25℃, VDD=3.3V, VDD18=1.8V） Typ. Max. 単位 20 ns 20 ns LRCK tSLO BCK tDOD SDO 図５ シリアルオーディオ出力タイミング -8- Ver. 2009.12.4 NJU3610 １． 電源・ 電源・リセット・ リセット・パワーダウン 1.1 電源 電源電圧は推奨動作条件の範囲内でご使用ください。電源電圧の投入は単調増加とし、使用中も推奨動作条 件を下回る電圧に落とさないでください。 NJU3610 のそれぞれの電源・GND 端子は確実に接続し、十分にデカップリングを行ってください。特に A/D 変換 器の動作周波数帯域（サンプリング周波数の 64 倍または 32 倍）近傍のインピーダンスが十分低くなるようにしてく ださい。GND 系の端子である、VSS, AVSS, REFLN, REFRN は、チップ下でベタに接続する事を推奨します。 REFLP, REFLN および、REFRP, REFRN は内部の 1bit フィードバッグ DAC のリファレンス電圧です。REFLP, REFRP は AVDD 系の電源に、REFLN, REFRN は AVSS 系に接続しますが、この端子へのノイズはそのままアナロ グ特性に影響しますので、十分にデカップリングを行ってから供給してください。 VCOM は、AVDD 電圧から生成した AVDD x 0.5 のボルテージフォロワ出力です。この端子の電圧は内部の中点 電圧となり分配されます。また、非選択入力端子は内部で約 58kΩ(typ)の抵抗を経由してこの電圧にバイアスされ ます。安定化とチャネルセパレーションのために、10μF 程度のコンデンサを接続してください。なお、アナログ入力 端子への中点供給に、この出力を使用することが可能です。 NJU3610 は内部ロジック動作のために内蔵レギュレータを搭載しています。VREGI に VDD33 と同一の電圧を与 えることで、ロジックの動作に必要な 1.8V(typ)の電圧を VREGO に出力することができます。VREGO の出力を VDD18 に接続することで、3.3V 系の単電源動作とすることができます。この内蔵レギュレータを使用する場合は、 VREGO－VSS 間に.4.7～10μF 程度のコンデンサを接続してください。（セラミックコンデンサ使用可能） 内蔵レギュレータを使用せず外部から 1.8V 系の電源を供給できる場合は、VREGI、VREGO を共に VSS と同レベ ルに固定してください。 内蔵レギュレータは NJU3610 動作のみに使用することを前提に設計されています。VDD18 への供給以外に使用 することは推奨しません。 VDD33 と AVDD を分離する場合、VDD33 で示されるデジタル系 3.3V 電源は、AVDD で示されるアナログ系電源 と同時もしくは AVDD よりも後に投入することを推奨します。また、AVDD≧VDD33 となるようにしてください。VDD18 の投入順序を考慮する必要はありません。全ての電源端子について切断順序を考慮する必要はありません。 Ver.2009.12.4 -9- NJU3610 1.2 デジタル入力端子の電圧レベル NJU3610 のデジタル入力端子及び、入力状態に設定されている BCK・LRCK は、電源 VDD33 が推奨動作条件で 投入されている場合に限り 5V トレラントとなります。BCK・LRCK は FMT1 が Low の時に入力状態、High の時に出 力状態になります。また、RESETb=Low の時は、FMT1 の設定に関わらず、BCK・LRCK は入力状態になります。 デジタル入力信号のオーバーシュート、アンダーシュートが大きい場合、端子の保護素子を経由してアナログ回 路へのノイズの回り込みが起こり、特性劣化の原因となりますので、必要に応じてダンピング抵抗などを挿入してく ださい。 1.3 リセットとパワーダウン NJU3610 の RESETb を Low にすると、デジタルフィルタ部分のリセットとアナログ部分の積分器のリセットを行い ます。内部の基準電圧生成回路の動作は停止しません。このとき、SDO の出力は Low になります。動作中にクロッ クを変更、あるいは端子設定を変更した場合は、RESETb を一旦 Low にトグルしてデジタル部をリセットすることを 推奨します。 PDNb を Low にすると、アナログ部分をすべてパワーダウンします。デジタルフィルタ部分はアナログ部へのクロッ ク供給を停止しますが、デジタルフィルタ部分は初期化しません。パワーダウン機能が必要ない場合は PDNb を High に固定してください。 電源投入時は RESETb を必ず Low → High とトグルしてください。PDNb を Low から High にすると、VCOM へ基 準電圧が出てきます。この立ち上がり時間は VCOM へ接続する容量によって変動します。AVDD x 0.5 レベルに落 ち着いた時点で RESETb を Low から High にすることを推奨します。 RESETb を Low から High にした後、136±8/fs 後に、SDO へオーディオ出力を開始しますが、正常なデータを得 るためには、VCOM の基準電圧が AVDD x 0.5 レベルになっている必要があります。また、オフセットキャンセル用 ハイパスフィルタ を使用 する場 合 (HPF=High)は、オフセットがキャン セルされる まで上 記 出 力開 始 からさ らに 8192/fs(最大)必要です。 完全に NJU3610 をパワーダウンさせる場合は、PDNb を Low にし、MCK, BCK, LRCK へのクロック供給を停止し てください。 注意 ： NJU3610 に搭載している内蔵レギュレータはパワーダウンを持ちません。VREGI に電圧が供給されている る限り、一定の電力を消費し VREGO への出力を行います。 - 10 - Ver. 2009.12.4 NJU3610 ２． A/D コンバータ機能説明 コンバータ機能説明 2.1 必要なクロックとデジタルオーディオインターフェース NJU3610 に必要なクロックは、MCK, BCK, LRCK の 3 種類です。このうち、BCK, LRCK は端子設定により MCK から生成することができます。このモードを「マスターモード」と呼びます。BCK, LRCK も外部から供給を受けるモー ドは、「スレーブモード」と呼びます。マスターモードにおいては、MCK, BCK, LRCK は同期しています。スレーブモー ドにおいても、MCK と BCK, LRCK は同期する必要はありますが、位相は合わせる必要はありません。 MCK 周波数はサンプリングレート(fs)の 128fs、256fs、384fs の周波数のいずれか 1 つを入力します。256fs, 384fs 設定の場合は、fs=96kHz までの対応となります。128fs 設定の場合は、A/D 変換器の動作速度が制限されます。 NJU3610 の A/D 変換器は、fs=96kHz までは 64fs、96kHz 以上では 32fs の周波数で動作させる事が出来ます。 MCK 周波数、A/D 変換速度は MODE1, MODE0 で設定します。A/D 変換速度が 32fs の場合は、有効な変換周波 数帯域が 1/4fs までです。1/4fs から 1/2fs までの帯域には A/D 変換器のシェーピングノイズが含まれます。 NJU3610 によって A/D 変換されたデジタルオーディオデータは LRCK、BCK、SDO によって構成されるシリアルオ ーディオインタフェースを経由して、外部に出力されます。サポートするオーディオフォーマットは、マスターモードに おいては、左詰め、もしくは I2S フォーマットの 24bit(BCK=64clocks/fs)、スレーブモードにおいては、左詰め、もしく は I2S フォーマットの 16bit(BCK=32clocks/fs)、もしくは 24bit(BCK= 64clocks/fs)です。これらのフォーマットの設定 は FMT1, FMT0 で行います。 なお、FMT1, FMT0, MODE1, MODE0 の設定を切り替える場合は、一度リセットを行うようにして下さい。 MCK,BCK,LRCK の周波数の対応を表 11 に示します。MODE1, MODE0, FMT1, FMT0 と動作モードの関係及び、 対応するフォーマットを表 12 に示します。マスターモード時、BCK,LRCK 端子は所定の分周クロックを出力する端子 に、スレーブモード時、BCK,LRCK は入力端子となります。マスターモード時に BCK から出力されるクロックはサンプ リングレートの 64 倍(64fs)のみとなります。 表 11 MCK, BCK, LRCK の関係 LRCK 周波数(kHz) マスター時：MCK より生成 スレーブ時：外部より供給 MCK 外部供給周波数 (MHz) 128fs 256fs 384fs BCK 周波数 (MHz) 32fs スレーブ時のみ：外部より供給 64fs マスター時：MCK より生成 スレーブ時：外部より供給 8 -*2 2.048 3.072 0.256 0.512 16 -*2 4.096 6.144 0.512 1.024 22.05 -*2 5.6448 8.4672 0.7056 1.4112 *2 32 8.192 12.288 1.024 2.048 44.1 -*2 11.2896 16.9344 1.4112 2.8224 48 -*2 12.288 18.432 1.536 3.072 *2 64 16.384 24.576 2.048 4.096 88.2 -*2 22.5792 33.8688 2.8224 5.6448 96 -*2 24.576 36.864 3.072 6.144 *1 176.4 22.5792 5.6448 11.2896 192 *1 24.576 6.144 12.288 *1 MODE[1:0]=11 のみ。このとき有効な周波数帯域は 1/4fs までです。 1/4fs から 1/2fs までの帯域には A/D 変換器のシェーピングノイズが含まれます。 *2 使用可能ですが、*1 同様に有効な周波数帯域が制限されるため実用的ではありません。 Ver.2009.12.4 - 11 - NJU3610 CMKODE 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 表 12 MCK, BCK, LRCK の関係 Master / A/D FMT Slave mode 0 0 Slave 1 64fs 0 Master 1 0 Slave 1 64fs 0 Master 1 0 Slave 1 32fs 0 Master 1 MCK (対応 fs) Format I2S (32 or 64fs) 256fs 左詰め(32 or 64fs) (≦96kHz) I2S (64fs) 左詰め(64fs) I2S (32 or 64fs) 384fs 左詰め(32 or 64fs) (≦96kHz) I2S (64fs) 左詰め(64fs) 2 I S (32 or 64fs) 128fs 左詰め(32 or 64fs) (>96kHz) I2S (64fs) 左詰め(64fs) * それ以下の周波数でも使用可能ですが、有効な周波数帯域が 1/4fs に制限されるため実用的ではありません。 Left Channel LRCK Right Channel BCK MSB SDO LSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 MSB LSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 23 32 Clocks 図６ 左詰フォーマット 64fs, 24bit Data Left Channel LRCK Right Channel BCK MSB SDO LSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 MSB LSB 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 32 Clocks 32 Clocks 図７ I2S フォーマット 64fs, 24bit Data Left Channel LRCK Right Channel BCK MSB SDO LSB MSB LSB 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 16 Clocks 図８ 16 Clocks 左詰フォーマット 32fs, 16bit Data Left Channel LRCK Right Channel BCK MSB SDO LSB MSB LSB 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 16 Clocks 16 Clocks 図９ I2S フォーマット 32fs, 16bit Data 2.2 オフセットキャンセル用ハイパスフィルタ NJU3610 にはオフセットキャンセル用のハイパスフィルタ（デジタルフィルタ）を搭載しています。通常は HPF=High で使用してください。HPF=high でこの機能が有効になります。特性は表 8 を参照して下さい。カットオフ周波数は十 分低く設定していますが、サンプリングレートによってカットオフ周波数が変動する事に注意して下さい。動作中にも HPF は切り替え可能ですが、オフセットの変動によるポップ音が発生する事がありますので注意して下さい。 - 12 - Ver. 2009.12.4 NJU3610 2.3 アナログ信号入力と 4-1 セレクタ NJU3610 は差動ステレオ入力を 4 系統持っています。SEL1,SEL0 で選択されたチャネルが A/D 変換器に送られ ます。表 13 に SEL1,SEL0 と選択される信号の対応を示します。 SEL1 0 0 1 1 表１３ SEL1, SEL0 端子と選択される信号の対応 Lch Rch SEL0 非反転入力 反転入力 非反転入力 0 AINLP1 AINLN1 AINRP1 1 AINLP2 AINLN2 AINRP2 0 AINLP3 AINLN3 AINRP3 1 AINLP4 AINLN4 AINRP4 反転入力 AINRN1 AINRN2 AINRN3 AINRN4 それぞれの入力端子は VCOM を中点とした差動信号を受けることを前提としています。VCOM の出力、または外 部に用意した AVDD x 0.5 の信号でバイアスされた差動音声信号を入力してください。入力のフルスケール(0dBFS) は各端子 AVDD x 0.7Vpp となっています。（差動間で AVDD x 1.4Vpp となります。） また、変換結果としてはクリッ プしていますが、許容できる最大の入力電圧レベルは GND～AVDD までとなりますので注意して下さい。前段に電 源電圧の高いバッファアンプを接続する場合は、過大入力にならないよう、特に注意して下さい。 SEL1,SEL0 の設定は MCK クロックの立ち上がりエッジで取り込まれます。また、RESETb=Low の時は、SEL1, SEL0 設定にかかわらず、AINLP1, AINLN1, AINRP1, AINRN1 が選択されます。PDNb を High から Low にしたとき はその直前の選択状態を保持します。 SEL1, SEL0 で選択していない端子は、NJU3610 内部で約 58kΩ(typ)の抵抗を介して VCOM にバイアスされてい ます。使用しないアナログ入力端子はオープンにするか、対 GND 間に小容量のコンデンサを付けてください。電源 や GND に落とした場合、VCOM を変動させるため、NJU3610 は正しく動作しません。 NJU3610 の A/D 変換器は、MODE1=Low のとき 64fs、High のとき 32fs のオーバーサンプリングで A/D 変換を行 います。オーバーサンプリング周波数近傍に大きなノイズが有ると帯域内にノイズが折り返してくるため、入力側に RC のパッシブフィルタを挿入してください。 図 10 に入力バッファの例を示します。バイアス点は VCOM より入力しています。J1 の選択で、RCA / XLR を切り 替えます。この例では、Ra, Rb(220Ω)と Ca, Cb(100pF), Cc(200pF)が fc=1340kHz の RC パッシブフィルタを構成し ています。NJU3610 のアナログ入力端子から、この部分までは、なるべく端子の近傍に配置し、基板レイアウトも対 称のパターンとする事を推奨します。 C1 R2 47μ VCOM_OUT BIAS(VDDAx0.5) R1 RCA 10μ Ra=220 AIN*N* BIAS Ca=100p C1 Cc=200p NJU3610 XLR R2 Cb=100p R1 47μ 1 2 Rb=220 AIN*P* 3 J1 BIAS 図１０ Ver.2009.12.4 入力バッファの例 （1 差動対分） - 13 - NJU3610 ■ パッケージ寸法 パッケージ寸法 ＬＱＦＰ４８ ＬＱＦＰ４８－Ｒ ４８－Ｒ３ －Ｒ３（ 鉛フリー） フリー） 9±0.1 7±0.1 0∼10° 25 24 48 13 7±0.1 37 1 9±0.1 36 0.6±0.1 12 0.22±0.1 1.5±0.1 1.4±0.05 0.5 0.076 0.1±0.05 0.17TYP モールド底面 端子処理：SnBi メッキ ＜注意事項＞ このデータブックの掲載内容の正確さ には万全を期しておりますが、掲載内容 について何らかの法的な保証を行うもの ではありません。とくに応用回路につい ては、製品の代表的な応用例を説明する ためのものです。また、工業所有権その 他の権利の実施権の許諾を伴うものでは なく、第三者の権利を侵害しないことを 保証するものでもありません。 - 14 - Ver. 2009.12.4