11.8MB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
CONTROLLER MANUAL
CM71-10155-3
32 ビット・マイクロコントローラ
FR60
MB91490 シリーズ
ハードウェアマニュアル
32 ビット・マイクロコントローラ
FR60
MB91490 シリーズ
ハードウェアマニュアル
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
http://edevice.fujitsu.com/micom/jp-support/
富士通セミコンダクター株式会社
はじめに
■ 本書の目的と対象読者
富士通セミコンダクター製品につきまして , 平素より格別のご愛顧を賜り厚くお礼申
し上げます。
MB91490 シリーズは , 32 ビット高性能 RISC CPU を使用し , 高性能 / 高速な CPU 処理
が要求される組込み制御用に各種 I/O リソースやバス制御機構を内蔵した , シングル
チップマイクロコントローラです。CPU の命令実行を高速化するために RAM ( データ
用 ) を内蔵しています。
高性能な CPU 処理パワーを要求される組込み用途に最適な仕様となっています。
本書は , 実際に MB91490 シリーズを使用して製品を開発される技術者を対象に ,
MB91490 シリーズの機能や動作について解説したものです。本書をご一読ください。
なお , 各種命令の詳細については , 『FR ファミリ 32 ビット・マイクロコントローラ
インストラクションマニュアル』をご参照ください。
■ 商標
FR は , FUJITSU RISC controller の略で , 富士通セミコンダクター株式会社の製品です。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商
標です。
■ 本書の全体構成
本書は , 以下に示す 20 の章および付録から構成されています。
第 1 章 概要
MB91490 シリーズの特長 , ブロックダイヤグラム , 外形寸法など全体を知るための
基本的なことについて説明します。
第 2 章 デバイス使用上の注意
デバイスを取り扱う際の注意事項について説明します。
第 3 章 CPU および制御部
MB91490 シリーズの CPU コアの機能を知るために , アーキテクチャ , 仕様 , 命令
などの基本的なことについて説明します。
第 4 章 I/O ポート
I/O ポートの概要 , レジスタの構成 , および機能について説明します。
第 5 章 割込みコントローラ
割込みコントローラの概要 , レジスタの構成 / 機能 , および動作について説明しま
す。
i
第 6 章 外部割込み・NMI 制御部
外部割込み /NMI 制御部の概要 , レジスタの構成 / 機能 , および動作について説明
します。
第 7 章 REALOS 関連ハード
REALOS関連ハードは, リアルタイムOSにより使用されます。したがって, REALOS
を使用する場合にはユーザプログラムで使用することはできません。遅延割込み
モジュールおよびビットサーチモジュールの概要 , レジスタ構成 / 機能 , および動
作について説明します。
第 8 章 16 ビットリロードタイマ
16 ビットリロードタイマのレジスタの構成と機能およびタイマの動作について説
明します。
第 9 章 タイミングジェネレータ
タイミングジェネレータの概要 , レジスタの構成 / 機能 , および動作について説明
します。
第 10 章 PPG
PPG の概要 , レジスタの構成 / 機能 , および動作について説明します。
第 11 章 多機能タイマ
多機能タイマの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 12 章 ベースタイマ
ベースタイマの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 13 章 アップダウンカウンタ
8 ビット /16 ビットアップダウンカウンタの機能と動作について説明します。
第 14 章 マルチファンクション シリアルインタフェース
マルチファンクションシリアルインタフェースの機能と動作について説明しま
す。
第 15 章 8/10 ビット A/D コンバータ
A/D コンバータの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 16 章 DMAC (DMA コントローラ )
DMAC の概要 , レジスタの構成 / 機能 , および DMAC の動作について説明します。
第 17 章 フラッシュメモリ
フラッシュメモリの概要 , レジスタの構成 / 機能 , および動作について説明します。
ii
第 19 章 シリアル書込み接続
MB91F49x は , フラッシュメモリのシリアルオンボード書込み ( 富士通セミコンダ
クター標準 ) に対応しています。
第 20 章 ワイルドレジスタ制御部
ワイルドレジスタ制御部のレジスタの構成と機能およびタイマの動作について説
明します。
付録
各 CPU ステートにおける端子状態 , リトルエンディアン領域を利用する際の注意
事項 , FR ファミリの命令一覧 , および MB91490 シリーズを使用する際の注意事項
について説明します。
iii
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途(原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性
が要求される用途(海底中継器 , 宇宙衛星をいう)に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
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iv
MB91490 シリーズ
目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
第2章
2.1
第3章
概要 ............................................................................................................ 1
概要 ........................................................................................................................................ 2
ブロックダイヤグラム............................................................................................................ 6
端子配列図.............................................................................................................................. 7
外形寸法図.............................................................................................................................. 8
端子機能一覧 ........................................................................................................................ 10
入出力回路形式 .................................................................................................................... 14
デバイス使用上の注意 ............................................................................. 17
デバイス使用上の注意.......................................................................................................... 18
CPU および制御部 ................................................................................... 21
3.1 メモリ空間............................................................................................................................ 22
3.2 メモリマップ ........................................................................................................................ 23
3.3 内部アーキテクチャ ............................................................................................................. 24
3.4 プログラミングモデル.......................................................................................................... 29
3.4.1
レジスタ ..................................................................................................................... 30
3.5 データ構造............................................................................................................................ 37
3.6 メモリマップ ........................................................................................................................ 39
3.7 分岐命令 ............................................................................................................................... 41
3.8 EIT ( 例外・割込み・トラップ ) ........................................................................................... 44
3.9 動作モード............................................................................................................................ 56
3.9.1
モード設定 ................................................................................................................. 57
3.9.2
注意事項 ..................................................................................................................... 58
3.10 リセット ( デバイス初期化 ) ................................................................................................. 59
3.10.1
リセットレベル .......................................................................................................... 60
3.10.2
リセット要因 .............................................................................................................. 62
3.10.3
リセットシーケンス ................................................................................................... 65
3.10.4
発振安定待ち時間....................................................................................................... 67
3.10.5
リセット動作モード ................................................................................................... 69
3.11 クロック生成制御 ................................................................................................................. 71
3.11.1
ソースクロックの選択 ............................................................................................... 72
3.11.2
PLL 制御 ..................................................................................................................... 73
3.11.3
発振安定待ち・PLL ロック待ち時間.......................................................................... 76
3.11.4
クロック分配 .............................................................................................................. 78
3.11.5
クロック分周 .............................................................................................................. 79
3.11.6
クロック生成制御部のブロックダイヤグラム............................................................ 80
3.11.7
クロック生成制御部のレジスタ詳細説明................................................................... 81
3.11.8
クロック制御部の周辺回路 ........................................................................................ 93
3.12 デバイス状態制御 ................................................................................................................. 97
第4章
4.1
4.2
I/O ポート............................................................................................... 109
I/O ポートの概要 ................................................................................................................ 110
I/O ポートのブロックダイヤグラム.................................................................................... 111
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MB91490 シリーズ
4.2.1
通常 I/O ポート ......................................................................................................... 112
4.2.2
外部割込み入力兼用 I/O ポート................................................................................ 114
4.2.3
アナログ入力兼用 I/O ポート ................................................................................... 116
4.2.4
多機能タイマ兼用 I/O ポート ................................................................................... 118
4.3 I/O ポートのレジスタ ......................................................................................................... 120
第5章
5.1
5.2
5.3
5.4
5.5
割込みコントローラ............................................................................... 127
割込みコントローラの概要................................................................................................. 128
割込みコントローラのレジスタ一覧 .................................................................................. 129
割込みコントローラのブロックダイヤグラム.................................................................... 133
割込みコントローラのレジスタ詳細説明 ........................................................................... 134
割込みコントローラの動作説明 ......................................................................................... 137
第6章
6.1
6.2
6.3
外部割込み・NMI 制御部 ....................................................................... 143
外部割込み /NMI 制御部の概要........................................................................................... 144
外部割込み /NMI 制御部のレジスタ.................................................................................... 146
外部割込み /NMI 制御部の動作........................................................................................... 148
第7章
7.1
7.2
REALOS 関連ハード ............................................................................. 153
遅延割込みモジュール........................................................................................................ 154
ビットサーチモジュール .................................................................................................... 156
第8章
16 ビットリロードタイマ ...................................................................... 163
8.1 16 ビットリロードタイマの概要 ........................................................................................ 164
8.2 16 ビットリロードタイマのレジスタ................................................................................. 165
8.2.1
コントロールステータスレジスタ (TMCSR) ........................................................... 166
8.2.2
16 ビットタイマレジスタ (TMR) ............................................................................. 168
8.2.3
16 ビットリロードレジスタ (TMRLR) ..................................................................... 169
8.3 16 ビットリロードタイマの動作 ........................................................................................ 170
第9章
タイミングジェネレータ........................................................................ 173
9.1 タイミングジェネレータの概要 ......................................................................................... 174
9.2 タイミングジェネレータのブロックダイヤグラム............................................................. 175
9.3 タイミングジェネレータのレジスタ .................................................................................. 176
9.3.1
タイミングジェネレータ制御レジスタ (TTCR0) ..................................................... 177
9.3.2
コンペアレジスタ (COMP0/COMP2/COMP4/COMP6) ........................................... 179
9.4 タイミングジェネレータの動作 ......................................................................................... 180
第 10 章
PPG........................................................................................................ 183
10.1 PPG の概要 ........................................................................................................................ 184
10.2 PPG のブロックダイヤグラム............................................................................................ 186
10.3 PPG のレジスタ ................................................................................................................. 190
10.3.1
PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC7) ................................................ 193
10.3.2
リロードレジスタ (PRLH0 ∼ PRLH7, PRLL0 ∼ PRLL7) ....................................... 196
10.3.3
PPG 起動レジスタ (TRG)......................................................................................... 197
10.3.4
出力反転レジスタ (REVC) ....................................................................................... 198
10.3.5
GATE 機能制御レジスタ (GATEC0/GATEC4) ......................................................... 199
10.4 PPG の動作説明 ................................................................................................................. 200
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第 11 章
多機能タイマ.......................................................................................... 207
11.1 多機能タイマの概要 ........................................................................................................... 208
11.2 多機能タイマのブロックダイヤグラム............................................................................... 211
11.3 多機能タイマの端子 ........................................................................................................... 218
11.4 多機能タイマのレジスタ .................................................................................................... 219
11.4.1
コンペアクリアバッファレジスタ (CPCLRBH0 ∼ CPCLRBH2, CPCLRBL0 ∼
CPCLRBL2) / コンペアクリアレジスタ (CPCLRH0 ∼ CPCLRH2, CPCLRL0 ∼
CPCLRL2) ................................................................................................................ 226
11.4.2
11.4.3
タイマデータレジスタ (TCDTH0 ∼ TCDTH2, TCDTL0 ∼ TCDTL2)...................... 228
タイマ状態制御レジスタ (TCCSH0 ∼ TCCSH2, TCCSL0 ∼ TCCSL2, TCCSM0 ∼
TCCSM2).................................................................................................................. 229
11.4.4
11.4.5
11.4.6
A/D トリガ制御レジスタ (ADTRGC0 ∼ ADTRGC2) ............................................... 238
フリーランタイマ選択レジスタ (FRS0 ∼ FRS4) .................................................... 240
アウトプットコンペアバッファレジスタ (OCCPBH0 ∼ OCCPBH5/OCCPBL0 ∼
OCCPBL5) / アウトプットコンペアレジスタ (OCCPH0 ∼ OCCPH5/OCCPL0 ∼
OCCPL5) .................................................................................................................. 245
11.4.7
11.4.8
11.4.9
コンペア制御レジスタ (OCSH1, OCSH3, OCSH5, OCSL0, OCSL2, OCSL4)........ 247
コンペアモード制御レジスタ (OCMOD0)................................................................ 254
インプットキャプチャデータレジスタ (IPCPH0 ∼ IPCPH3/IPCPL0 ∼ IPCPL3)
................................................................................................................................. 256
11.4.10
インプットキャプチャ状態制御 /PPG 出力制御レジスタ (ICSH23, ICSL23, PICSH01,
PICSL01) ................................................................................................................. 257
11.4.11
16 ビットデッドタイマレジスタ (TMRRH0 ∼ TMRRH2/ TMRRL0 ∼ TMRRL2)
................................................................................................................................. 265
11.4.12
11.4.13
11.4.14
16 ビットデッドタイマ状態制御レジスタ (DTCR0 ∼ DTCR2)............................... 267
波形制御レジスタ (SIGCR1/SIGCR2)...................................................................... 276
A/D 起動コンペアレジスタ (ADCOMPB0, ADCOMPB2, ADCOMP0, ADCOMP2,
ADTGCE0 , ADTGSEL0, ADTGBUF0) .................................................................. 280
11.5 多機能タイマ割込み ........................................................................................................... 288
11.6 多機能タイマの動作 ........................................................................................................... 291
11.6.1
16 ビットフリーランタイマの動作 .......................................................................... 292
11.6.2
フリーランタイマセレクタの動作............................................................................ 300
11.6.3
16 ビットアウトプットコンペアの動作 ................................................................... 301
11.6.4
16 ビットインプットキャプチャの動作 ................................................................... 313
11.6.5
波形ジェネレータの動作 .......................................................................................... 314
11.6.6
A/D 起動コンペアの動作 .......................................................................................... 325
11.7 多機能タイマの使用上の注意 ............................................................................................. 331
11.8 多機能タイマのプログラム例 ............................................................................................. 334
第 12 章
ベースタイマ.......................................................................................... 339
12.1 ベースタイマの概要 ........................................................................................................... 340
12.2 ベースタイマのブロックダイヤグラム............................................................................... 342
12.3 ベースタイマのレジスタ .................................................................................................... 345
12.4 ベースタイマの動作 ........................................................................................................... 349
12.5 32 ビットモード動作 .......................................................................................................... 351
12.6 ベースタイマの使用上の注意 ............................................................................................. 353
12.7 ベースタイマ割込み ........................................................................................................... 355
12.8 ベースタイマの機能別説明................................................................................................. 356
12.8.1
PWM 機能................................................................................................................. 357
12.8.2
PPG 機能.................................................................................................................. 371
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vii
MB91490 シリーズ
12.8.3
12.8.4
第 13 章
リロードタイマ機能 ................................................................................................. 386
PWC 機能 ................................................................................................................. 399
アップダウンカウンタ ........................................................................... 415
13.1 アップダウンカウンタの概要 ............................................................................................. 416
13.2 アップダウンカウンタのブロックダイヤグラム ................................................................ 418
13.3 アップダウンカウンタのレジスタ...................................................................................... 419
13.3.1
アップダウンカウントレジスタ (UDCR) ................................................................. 420
13.3.2
リロードコンペアレジスタ (RCR) ........................................................................... 421
13.3.3
カウンタステータスレジスタ (CSR)........................................................................ 422
13.3.4
カウンタコントロールレジスタ (CCR) .................................................................... 424
13.4 アップダウンカウンタの動作 ............................................................................................. 428
第 14 章
マルチファンクションシリアルインタフェース.................................... 437
14.1 マルチファンクションシリアルインタフェースの特長 ..................................................... 439
14.2 UART( 非同期シリアルインタフェース ) ........................................................................... 440
14.3 UART( 非同期シリアルインタフェース ) の概要................................................................ 441
14.4 UART( 非同期シリアルインタフェース ) のレジスタ ........................................................ 442
14.4.1
シリアル制御レジスタ (SCR)................................................................................... 444
14.4.2
シリアルモードレジスタ (SMR)............................................................................... 447
14.4.3
シリアルステータスレジスタ (SSR) ........................................................................ 450
14.4.4
拡張通信制御レジスタ (ESCR) ................................................................................ 453
14.4.5
受信データレジスタ / 送信データレジスタ (RDR0 ∼ RDR2/TDR0 ∼ TDR2) ........ 455
14.4.6
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)............................................ 459
14.5 UART の割込み................................................................................................................... 461
14.5.1
受信割込み発生とフラグセットのタイミング.......................................................... 462
14.5.2
送信割込み発生とフラグセットのタイミング.......................................................... 463
14.6 UART の動作 ...................................................................................................................... 464
14.7 専用ボーレートジェネレータ ............................................................................................. 469
14.7.1
ボーレート設定 ........................................................................................................ 470
14.8 動作モード 0 ( 非同期ノーマルモード ) 設定手順とプログラムフロー.............................. 474
14.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順とプログラムフロー ............... 475
14.10 UART モードの注意事項 .................................................................................................... 477
14.11 CSIO( クロック同期シリアルインタフェース ).................................................................. 478
14.12 CSIO( クロック同期シリアルインタフェース ) の概要...................................................... 479
14.13 CSIO( クロック同期シリアルインタフェース ) のレジスタ............................................... 480
14.13.1
シリアル制御レジスタ (SCR)................................................................................... 481
14.13.2
シリアルモードレジスタ (SMR)............................................................................... 484
14.13.3
シリアルステータスレジスタ (SSR) ........................................................................ 487
14.13.4
拡張通信制御レジスタ (ESCR) ................................................................................ 490
14.13.5
受信データレジスタ / 送信データレジスタ (RDR/TDR) .......................................... 492
14.13.6
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)............................................ 495
14.14 CSIO( クロック同期シリアルインタフェース ) の割込み .................................................. 497
14.14.1
受信割込み発生とフラグセットのタイミング.......................................................... 498
14.14.2
送信割込み発生とフラグセットのタイミング.......................................................... 500
14.15 CSIO( クロック同期シリアルインタフェース ) の動作...................................................... 501
14.16 専用ボーレートジェネレータ ............................................................................................. 513
14.16.1
ボーレート設定 ........................................................................................................ 514
14.17 CSIO( クロック同期シリアルインタフェース ) 設定手順とプログラムフロー.................. 517
viii
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14.18 CSIO モードの注意事項 ..................................................................................................... 518
14.19 I2C インタフェース ............................................................................................................ 519
14.20 I2C インタフェースの概要.................................................................................................. 520
14.21 I2C インタフェースのレジスタ .......................................................................................... 521
14.21.1
I2C バス制御レジスタ (IBCR)................................................................................... 522
14.21.2
シリアルモードレジスタ (SMR)............................................................................... 527
14.21.3
I2C バスステータスレジスタ (IBSR) ........................................................................ 529
14.21.4
シリアルステータスレジスタ (SSR) ........................................................................ 533
14.21.5
受信データレジスタ / 送信データレジスタ (RDR/TDR) .......................................... 536
14.21.6
7 ビットスレーブアドレスマスクレジスタ (ISMK).................................................. 538
14.21.7
7 ビットスレーブアドレスレジスタ (ISBA) ............................................................. 539
14.21.8
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)............................................ 540
14.22 I2C インタフェースの割込み .............................................................................................. 541
14.22.1
I2C インタフェース通信の動作 ................................................................................ 542
14.22.2
マスタモード ............................................................................................................ 543
14.22.3
スレーブモード ........................................................................................................ 556
14.22.4
バスエラー ............................................................................................................... 559
14.23 専用ボーレートジェネレータ ............................................................................................. 560
14.23.1
I2C のフローチャート例 ........................................................................................... 562
14.24 I2C モードの注意事項......................................................................................................... 565
第 15 章
8/10 ビット A/D コンバータ................................................................... 567
15.1 8/10 ビット A/D コンバータの概要 .................................................................................... 568
15.2 8/10 ビット A/D コンバータの構成 .................................................................................... 570
15.3 8/10 ビット A/D コンバータの端子 .................................................................................... 573
15.4 8/10 ビット A/D コンバータのレジスタ ............................................................................. 574
15.4.1
A/D チャネル制御レジスタ (ADCH) ......................................................................... 576
15.4.2
A/D モード設定レジスタ (ADMD) ............................................................................ 578
15.4.3
A/D 制御ステータスレジスタ (ADCS)...................................................................... 581
15.4.4
A/D データレジスタ (ADCD).................................................................................... 584
15.4.5
アナログ入力制御レジスタ (AICR) .......................................................................... 586
15.5 8/10 ビット A/D コンバータの割込み................................................................................. 587
15.6 8/10 ビット A/D コンバータの動作説明 ............................................................................. 588
15.7 8/10 ビット A/D コンバータの A/D 変換データ保護機能 ................................................... 591
15.8 8/10 ビット A/D コンバータの使用メモ ............................................................................. 592
15.9 8/10 ビット A/D コンバータの使用上の注意 ...................................................................... 593
第 16 章
DMAC (DMA コントローラ ) ................................................................. 595
16.1 DMAC の概要 ..................................................................................................................... 596
16.2 DMAC のレジスタ詳細説明................................................................................................ 599
16.2.1
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール / ステータスレジスタ A............... 600
16.2.2
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール / ステータスレジスタ B............... 604
16.2.3
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 転送元 / 転送先アドレス設定レジスタ .............. 610
16.2.4
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 DMAC 全体制御レジスタ .................................. 612
16.3 DMAC の動作説明 .............................................................................................................. 614
16.3.1
動作概要 ................................................................................................................... 615
16.3.2
転送要求の設定 ........................................................................................................ 617
16.3.3
転送シーケンス ........................................................................................................ 618
16.3.4
DMA 転送全般 .......................................................................................................... 620
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
ix
MB91490 シリーズ
16.3.5
アドレッシングモード ............................................................................................. 621
16.3.6
データの種類 ............................................................................................................ 622
16.3.7
転送回数制御 ............................................................................................................ 623
16.3.8
CPU 制御.................................................................................................................. 624
16.3.9
動作開始 ................................................................................................................... 625
16.3.10
転送要求の受付けと転送 .......................................................................................... 626
16.3.11
DMA による周辺割込みクリア ................................................................................. 627
16.3.12
一時停止 ................................................................................................................... 628
16.3.13
動作終了 / 停止 ......................................................................................................... 629
16.3.14
エラーによる停止..................................................................................................... 630
16.3.15
DMAC 割込み制御 .................................................................................................... 631
16.3.16
スリープ中の DMA 転送 ........................................................................................... 632
16.3.17
チャネル選択と制御 ................................................................................................. 633
16.4 DMAC の動作フロー........................................................................................................... 635
16.5 DMAC のデータバス........................................................................................................... 637
第 17 章
フラッシュメモリ .................................................................................. 639
17.1 フラッシュメモリの概要 .................................................................................................... 640
17.2 フラッシュメモリのレジスタ ............................................................................................. 643
17.2.1
フラッシュコントロール / ステータスレジスタ (FLCR) .......................................... 644
17.2.2
フラッシュウェイトレジスタ (FLWC) ..................................................................... 647
17.3 フラッシュメモリの動作説明 ............................................................................................. 649
17.4 フラッシュメモリ自動アルゴリズム .................................................................................. 651
17.4.1
コマンドシーケンス ................................................................................................. 652
17.4.2
自動アルゴリズム実行状態の確認............................................................................ 656
17.5 フラッシュメモリ書込み / 消去の詳細説明 ........................................................................ 661
17.5.1
読出し / リセット状態 .............................................................................................. 662
17.5.2
データ書込み ............................................................................................................ 663
17.5.3
データ消去 ( チップ消去 ) ........................................................................................ 665
17.5.4
データ消去 ( セクタ消去 ) ........................................................................................ 666
17.5.5
セクタ消去一時停止 ................................................................................................. 669
17.5.6
セクタ消去再開 ........................................................................................................ 670
17.5.7
連続モード動作 ........................................................................................................ 671
17.6 データポーリングフラグ (DQ7) の制約事項と回避方法..................................................... 673
17.7 フラッシュセキュリティ機能 ............................................................................................. 676
17.8 フラッシュメモリプログラミングの注意事項.................................................................... 677
第 18 章
18.1
18.2
18.3
18.4
18.5
18.6
18.7
低電圧検出割込み / リセット ................................................................. 679
低電圧検出割込み / リセットの概要 ................................................................................... 680
低電圧検出割込み / リセットのブロックダイヤグラム ...................................................... 681
低電圧検出割込みレジスタ................................................................................................. 682
低電圧検出割込みレジスタの詳細説明............................................................................... 683
低電圧検出器 0 の動作 ....................................................................................................... 685
低電圧検出割込みの動作 .................................................................................................... 686
低電圧検出器 1 の動作 ....................................................................................................... 690
第 19 章
シリアル書込み接続............................................................................... 691
19.1 富士通セミコンダクター製シリアルプログラマ ................................................................ 692
x
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
MB91490 シリーズ
第 20 章
ワイルドレジスタ制御部........................................................................ 697
20.1 ワイルドレジスタ制御部の概要 ......................................................................................... 698
20.2 ワイルドレジスタ制御部のレジスタ .................................................................................. 699
20.2.1
ワイルドレジスタ許可レジスタ (WREN)................................................................. 700
20.2.2
ワイルドレジスタアドレスレジスタ (WA)............................................................... 701
20.2.3
ワイルドレジスタデータレジスタ (WD) .................................................................. 702
20.3 ワイルドレジスタ制御部の動作 ......................................................................................... 703
20.4 制限および注意事項 ........................................................................................................... 704
付録
付録 A
付録 B
付録 C
付録 D
付録 E
E.1
付録 F
索引
............................................................................................................... 705
I/O マップ ...................................................................................................................... 706
割込みベクタ ................................................................................................................. 719
各 CPU ステートにおける端子状態 .............................................................................. 722
リトルエンディアン領域を利用する際の注意事項 ....................................................... 724
命令一覧 ........................................................................................................................ 731
FR ファミリーの命令一覧表....................................................................................... 735
使用上の注意 ................................................................................................................. 751
............................................................................................................... 755
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
xi
MB91490 シリーズ
xii
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MB91490 シリーズ
本版での主な変更内容
変更箇所は , 本文中のページ左側の│によって示しています。
ページ
644
変更内容 ( 詳細は本文を参照してください。)
645
第 17 章フラッシュメモリ
17.2.1 フラッシュコントロール / ス
テータスレジスタ (FLCR)
650
17.3 フラッシュメモリの動作説明
652
17.4.1 コマンドシーケンス
サマリを訂正。
[bit1] WE:書込み許可 を訂正。
「■ 自動アルゴリズム実行状態」を訂正。
表 17.4-1 を訂正。
653
「■ 書込みプログラム 」を訂正。
654
「■ セクタ消去コマンド 」を訂正。
656
17.4.2 自動アルゴリズム実行状態の
確認
「■ RDY ビット」を訂正。
レディ / ビジー信号 (RDY/BUSYX) →
RDY ビット
657
表 17.4-2 を訂正
658
[bit7] DPOLL:データポーリングフラグ (DQ7)
を訂正。
667
17.5.4 データ消去 ( セクタ消去 )
668
671, 672
673
∼
675
「■ データポーリングフラグ (DQ7) の制約事
項」を追加。
図 17.5-2 を訂正。
17.5 フラッシュメモリ書込み / 消去
の詳細説明
「17.5.7 連続モード動作」を追加。
第 17 章 フラッシュメモリ
「17.6 データポーリングフラグ (DQ7) の制約事
項と回避方法」を追加。
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
xiii
MB91490 シリーズ
xiv
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第1章
概要
MB91490 シリーズの特長 , ブロックダイヤグラム ,
外形寸法など全体を知るための基本的なことにつ
いて説明します。
1.1 概要
1.2 ブロックダイヤグラム
1.3 端子配列図
1.4 外形寸法図
1.5 端子機能一覧
1.6 入出力回路形式
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
1
第 1 章 概要
1.1 概要
1.1
MB91490 シリーズ
概要
MB91490 シリーズは高速処理を要求される組込み制御用途向けに設計された汎用の
富士通セミコンダクター 32 ビット RISC マイクロコントローラです。
■ FR CPU の特長
• 32 ビット RISC, ロード / ストアアーキテクチャ , パイプライン 5 段
• 最大動作周波数:50MHz ∼ 80MHz;(PLL クロック逓倍方式 )
• 16 ビット固定長命令 ( 基本命令 )
• 命令実行速度:1 命令 /1 サイクル
• メモリ−メモリ間転送命令 , ビット処理命令 , バレルシフト命令など:
組込み用途に適した命令
• 関数入口 / 出口命令 , レジスタ内容のマルチロードストア命令:C 言語対応命令
• レジスタのインターロック機能:アセンブラ記述も容易に可能
• 乗算器の内蔵 / 命令レベルでのサポート
符号付き 32 ビット乗算:5 サイクル
符号付き 16 ビット乗算:3 サイクル
• 割込み (PC/PS 退避 ) :6 サイクル (16 プライオリティレベル )
• ハーバードアーキテクチャにより , プログラムアクセスとデータアクセスを同時に
実行可能
• FR ファミリとの命令互換
■ I/O ポート
• 端子ごとにプルアップの制御可能
• 端子レベルの直接読出し可能
■ 外部割込み入力
• マスク不可割込み端子 (NMI:Non Maskable Interrupt)1 本を含む
• ストップ時のウェイクアップ用として使用可能です
■ ビットサーチモジュール (REALOS 使用 )
1 ワード中の MSB ( 上位ビット ) から最初の "1" → "0" 変化ビット位置をサーチする機能
■ 16 ビットリロードタイマ
• REALOS 用 1 チャネルを含む
• 内部クロックは 2/8/32 分周から選択可能
■ タイミングジェネレータ
複数の PPG タイマをタイマ間で同期し遅延起動可能
■ 8/16 ビット PPG タイマ
2
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CM71-10155-3
第 1 章 概要
1.1 概要
MB91490 シリーズ
■ 多機能タイマ
● 16 ビットフリーランタイマ
● インプットキャプチャ
フリーランタイマと連動
● アウトプットコンペア
フリーランタイマと連動
● A/D 起動コンペア
フリーランタイマと連動
● 波形ジェネレータ
アウトプットコンペア出力 , 16 ビット PPG タイマ , 16 ビットデッドタイマを使用して
様々な波形を生成することができます。
■ ベースタイマ
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/32 ビッ
ト PWC タイマの中からタイマ機能を 1 つだけ選択することが可能。
■ 8/16 ビットアップダウンカウンタ
■ マルチファンクションシリアルインタフェース
• 全二重ダブルバッファ方式
• 非同期 (Start-Stop 同期 ) 通信 , クロック同期通信 , I2C 標準モード ( 最大 100kbps),
I2C 高速モード ( 最大 400kbps の各種モード選択可能 )
• パリティあり / なし選択可能
• チャネルごとにボーレートジェネレータを内蔵
• パリティ , フレーム , オーバランエラー検出機能あり
• 外部クロックを転送クロックとして使用可能
• I2C 機能あり
■ 8/10 ビット A/D コンバータ ( 逐次比較型 )
• 分解能
:8/10 ビット設定選択可能
• 変換時間: 1.2μs( 最小変換時間周辺クロック (CLKP)33MHz 時 )
1.2μs( 最小変換時間周辺クロック (CLKP)40MHz 時 )
■ DMAC (DMA controller)
• 同時に最大 5 チャネルの動作が可能
• 2 つの転送要因 ( 内蔵ペリフェラル割込み , ソフトウェア ) によって転送起動が可能
• アドレッシングモード 32 ビットフルアドレス指定 ( 増加 / 減少 / 固定 )
• 転送モード ( バースト転送 / ステップ転送 / ブロック転送 )
• 転送データサイズは 8/16/32 ビットから選択可能
• 多バイト転送可能 ( ソフトにて決定 )
■ ワイルドレジスタ
対象アドレスに置かれた命令 / データの置換えが可能 ( 内蔵 Flash 領域内のみ )
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3
第 1 章 概要
1.1 概要
MB91490 シリーズ
■ 低電圧検出割込み / リセット
• 低電圧 (3.7V±0.3V) を検出し , 外部割込みを発生
• 低電圧 (3.0V±0.24V) を検出し , システム初期化リセットを行う
■ フラッシュセキュリティ機能
• フラッシュメモリのデータを保護
■ その他の特長
• クロックソースとして発振回路を内蔵し , PLL 逓倍も選択可能
• リセット端子として INITX を用意
• その他 , ウォッチドッグタイマリセット , ソフトウェアリセットあり
• 低消費電力モードとしてストップモード , スリープモードをサポート
• ギア機能
• タイムベースタイマ内蔵
• CMOS 0.18 μm テクノロジ
• 電源 : 1 電源 [Vcc = 2.7V ∼ 5.5V]
• 内部回路は , 内蔵降圧回路により 1.9V が供給されます。
■ パッケージラインアップ
MB91490 シリーズ
パッケージ
MB91F492
FPT-64P-M23
(LQFP-0.65mm)
❍
FPT-64P-M24
(LQFP-0.50mm)
❍
❍ : サポート
( 注意事項 ) 各パッケージの詳細は , 「1.4 外形寸法図」を参照してください。
4
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CM71-10155-3
第 1 章 概要
1.1 概要
MB91490 シリーズ
■ 製品比較
シリーズ共通
評価品
MB91490 シリーズ
MB91FV470
MB91F492
512 K バイト
(Flash)
256 K バイト
(Flash)
−
❍
40 K バイト
12 K バイト
I/O ポート
160 本
49 本
外部割込み
NMI
+
NMI
+
16 チャネル
7 チャネル
リロードタイマ
2 チャネル
2 チャネル
タイミングジェネレータ
2 ユニット
1 ユニット
8 ビット× 16 チャネル
16 ビット× 8 チャネル
8 ビット× 8 チャネル
16 ビット× 4 チャネル
(PPG 出力 : 3 チャネル )
多機能タイマ
2 ユニット
1 ユニット
フリーランタイマ
6 チャネル
3 チャネル
OCU
12 チャネル
6 チャネル
ICU
8 チャネル
4 チャネル
A/D 起動コンペア
6 チャネル
2 チャネル
波形ジェネレータ
12 チャネル
6 チャネル
ベースタイマ
6 チャネル
2 チャネル
アップダウンカウンタ
2 チャネル
1 チャネル
6 ユニット ( FIFO あり )
3 ユニット (FIFO なし )
4 チャネル× 2 ユニット
16 チャネル× 1 ユニット
4 チャネル× 1 ユニット
8 チャネル× 1 ユニット
低電圧検出割込み
−
1 チャネル
低電圧検出リセット
−
1 チャネル
DMAC
5 チャネル
5 チャネル
ワイルドレジスタ
16 チャネル
16 チャネル
DSU4
−
特長
内蔵 Flash 容量
Flash セキュリティ
内蔵 RAM 容量
PPG
マルチファンクション
シリアルインタフェース
8/10 ビット A/D
コンバータ
デバッグ機能
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
5
第 1 章 概要
1.2 ブロックダイヤグラム
MB91490 シリーズ
ブロックダイヤグラム
1.2
MB91490 シリーズのブロックダイヤグラムを示します。
■ MB91490 シリーズブロックダイヤグラム
VCC
VSS
C
ウォッチドッグ
タイマ
FR60 CPUコア
降圧回路
ビットサーチ
Flash
(セキュリティ付
最大
256 Kバイト)
F-bus RAM
(最大
4 Kバイト)
32
32
D-bus RAM
(最大8 Kバイト)
5チャネル
DMAC
バスコンバータ
32
32
2チャネル
低電圧検出
MD2 ~ MD0
INITX
X0
X1
32
16
アダプタ
クロック
制御
16
16
NMIX
INT0 ~ INT6
SCK0 ~ SCK2
SIN0 ~ SIN2
SOT0 ~ SOT2
1+7チャネル
外部割込み
3ユニット
マルチファンク
ションシリアル
インタフェース
割込み
コントローラ
ポートI/F
1チャネル
アップダウン
カウンタ
1チャネル
タイミングジェネレータ
GPIO
AIN0
BIN0
ZIN0
2チャネル
リロードタイマ
8チャネル
PPG
PPG4 ~ PPG6
多機能タイマ
AVCC10
AVSS10
AVRH2
ADTG1
AN1-0 ~ AN1-3
4チャネル入力
8/10ビット
A/Dコンバータ1
ADTG2
AN2-0 ~ AN2-7
8チャネル入力
8/10ビット
A/Dコンバータ2
TIN0, TIN1
TOUT0, TOUT1
2チャネル
ベースタイマ
- PWC
-リロードタイマ
- PWM
- PPG
2チャネル
A/D起動コンペア
4チャネル
インプット
キャプチャ
IC0 ~ IC3
3チャネル
フリーラン
タイマ
CKI0
6チャネル
アウトプット
コンペア
6チャネル
波形
ジェネレータ
6
FUJITSU SEMICONDUCTOR LIMITED
RTO0 ~ RTO5
DTTI0
CM71-10155-3
第 1 章 概要
1.3 端子配列図
MB91490 シリーズ
1.3
端子配列図
MB91490 シリーズの端子配列図および外形寸法図を示します。
■ 端子配列図
(TOP VIEW)
VSS
X1
X0
MD0
MD1
MD2
PA1/ADTG1
PA2/ADTG2
P80/INT0
P81/INT1
P82/INT2
P83/INT3
P84/PPG4/INT4
P85/PPG5/INT5
P86/PPG6/INT6
NMIX
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
PG0/SCK0
PG1/SIN0
PG2/SOT0
PG3/SCK1
PG4/SIN1
PG5/SOT1
PH0/SCK2
PH1/SIN2
PH2/SOT2
PQ0/RTO0
PQ1/RTO1
PQ2/RTO2
PQ3/RTO3
PQ4/RTO4
PQ5/RTO5
VCC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
LQFP-64
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
VCC
PC7/AN2-7
PC6/AN2-6
PC5/AN2-5
PC4/AN2-4
PC3/AN2-3
PC2/AN2-2
PC1/AN2-1
PC0/AN2-0
AVSS10
AVRH2
AVCC10
PB7/AN1-3
PB6/AN1-2
PB5/AN1-1
PB4/AN1-0
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
INITX
PJ3/TOUT1
PJ2/TIN1
PJ1/TOUT0
PJ0/TIN0
PL2/ZIN0
PL1/BIN0
PL0/AIN0
PP5/DTTI0
PP4/CKI0
PP3/IC3
PP2/IC2
PP1/IC1
PP0/IC0
C
VSS
(FPT-64P-M23 / FPT-64P-M24)
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
7
第 1 章 概要
1.4 外形寸法図
MB91490 シリーズ
外形寸法図
1.4
MB91490 シリーズで使用する各パッケージの外形寸法図を示します。
■ パッケージ外形寸法図 (FPT-64P-M23)
プラスチック・LQFP, 64 ピン
(FPT-64P-M23)
リードピッチ
0.65mm
パッケージ幅×
パッケージ長さ
12.0 × 12.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.47 g
コード(参考)
P-LQFP64-12×12-0.65
プラスチック・LQFP, 64 ピン
(FPT-64P-M23)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
14.00±0.20(.551±.008)SQ
*12.00±0.10(.472±.004)SQ
48
0.145±0.055
(.006±.002)
33
49
32
0.10(.004)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
0.25(.010)
INDEX
0~8°
64
17
1
0.65(.026)
C
"A"
16
0.32±0.05
(.013±.002)
0.13(.005)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
M
2003-2010 FUJITSU SEMICONDUCTOR LIMITED F64034S-c-1-4
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
8
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 1 章 概要
1.4 外形寸法図
MB91490 シリーズ
■ パッケージ外形寸法図 (FPT-64P-M24)
プラスチック・LQFP, 64 ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
10.0 mm × 10.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
コード(参考)
P-LFQFP64-10×10-0.50
(FPT-64P-M24)
プラスチック・LQFP, 64 ピン
(FPT-64P-M24)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
12.00±0.20(.472±.008)SQ
Details of "A" part
*10.00±0.10(.394±.004)SQ
48
0.145±0.055
(.006±.002)
33
49
0.15(.006)
MAX
0.40(.016)
MAX
32
0.08(.003)
Details of "B" part
11.00(.433)
NOM.
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
0.25(.010)
INDEX
"A"
64
LEAD No.
1
"B"
16
0.50(.020)
C
0~8°
17
0.20±0.05
(.008±.002)
0.08(.003)
M
2006-2010 FUJITSU SEMICONDUCTOR LIMITED F64036S-1c(D)-1-3
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
9
第 1 章 概要
1.5 端子機能一覧
1.5
MB91490 シリーズ
端子機能一覧
表 1.5-1 に , 端子機能について説明します。
■ 端子機能一覧
表 1.5-1 端子機能一覧表 (1 / 4)
端子番号
端子名
入出力
回路形式 *
機能
54
MD2
K
モード端子 2 です。
この端子の設定により基本動作モードを設定します。
通常通信中は "L" レベルで入力してください。
通常は MD2 = L を入力してください。フラッシュメモリのシリア
ル書込み時は , MD2 = H を入力してください。
53
MD1
K
モード端子 1 です。
この端子の設定により基本動作モードを設定します。
常に "L" レベルを入力してください。
52
MD0
K
モード端子 0 です。
この端子の設定により基本動作モードを設定します。
常に "L" レベルを入力してください。
51
X0
A
クロック ( 発振 ) 入力です。
50
X1
A
クロック ( 発振 ) 出力です。
32
INITX
I
外部リセット入力です。
64
NMIX
H
NMI (Non Maskable Interrupt) 入力です。
57
58
59
60
INT0
P80
INT1
P81
INT2
P82
INT3
P83
D
D
D
D
INT4
61
62
63
PPG4
10
汎用入出力ポートです。
外部割込み 1 入力です。
汎用入出力ポートです。
外部割込み 2 入力です。
汎用入出力ポートです。
外部割込み 3 入力です。
汎用入出力ポートです。
外部割込み 4 入力です。
D
PPG タイマ 4 の出力です。
P84
汎用入出力ポートです。
INT5
外部割込み 5 入力です。
PPG5
D
PPG タイマ 5 の出力です。
P85
汎用入出力ポートです。
INT6
外部割込み 6 入力です。
PPG6
D
P86
55
外部割込み 0 入力です。
ADTG1
PA1
PPG タイマ 6 の出力です。
汎用入出力ポートです。
D
8/10 ビット A/D コンバータ 1 の外部トリガ入力です。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 1 章 概要
1.5 端子機能一覧
MB91490 シリーズ
表 1.5-1 端子機能一覧表 (2 / 4)
端子番号
56
33
34
35
36
40
41
42
43
44
45
46
47
1
2
端子名
ADTG2
PA2
AN1-0
PB4
AN1-1
PB5
AN1-2
PB6
AN1-3
PB7
AN2-0
PC0
AN2-1
PC1
AN2-2
PC2
AN2-3
PC3
AN2-4
PC4
AN2-5
PC5
AN2-6
PC6
AN2-7
PC7
SCK0
(SCL0)
入出力
回路形式 *
D
G
G
G
G
汎用入出力ポートです。
8/10 ビット A/D コンバータ 1 のアナログ 0 入力 です。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 1 のアナログ 1 入力です。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 1 のアナログ 2 入力です。
8/10 ビット A/D コンバータ 1 のアナログ 3 入力です。
汎用入出力ポートです。
G
G
8/10 ビット A/D コンバータ 2 のアナログ 0 入力です。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 2 のアナログ 1 入力です。
汎用入出力ポートです。
G
G
G
G
G
G
D
8/10 ビット A/D コンバータ 2 のアナログ 2 入力です。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 2 のアナログ 3 入力です。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 2 のアナログ 4 入力です。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 2 のアナログ 5 入力です。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 2 のアナログ 6 入力です。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 2 のアナログ 7 入力です。
汎用入出力ポートです。
マルチファンクションシリアルインタフェース 0 のクロック入出
力です (I2C モード時 , SCL0) 。
PG0
汎用入出力ポートです。
SIN0
マルチファンクションシリアルインタフェース 0 のデータ入力で
す
(I2C モード時 , 未使用 ) 。
D
SOT0
(SDA0)
汎用入出力ポートです。
D
PG2
4
8/10 ビット A/D コンバータ 2 の外部トリガ入力です。
汎用入出力ポートです。
PG1
3
機能
SCK1
(SCL1)
PG3
CM71-10155-3
マルチファンクションシリアルインタフェース 0 のデータ出力で
す
(I2C モード時 , SDA0) 。
汎用入出力ポートです。
D
マルチファンクションシリアルインタフェース 1 のクロック入出
力です (I2C モード時 , SCL1) 。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
11
第 1 章 概要
1.5 端子機能一覧
MB91490 シリーズ
表 1.5-1 端子機能一覧表 (3 / 4)
端子番号
5
端子名
SIN1
入出力
回路形式 *
D
PG4
6
SOT1
(SDA1)
8
SCK2
(SCL2)
D
D
29
30
31
25
汎用入出力ポートです。
SIN2
マルチファンクションシリアルインタフェース 2 のデータ入力で
す
( I2C モード時 , 未使用 ) 。
D
SOT2
(SDA2)
汎用入出力ポートです。
D
TIN0
PJ0
TOUT0
PJ1
TIN1
PJ2
TOUT1
PJ3
AIN0
BIN0
D
D
D
D
D
19
20
21
22
12
ZIN0
PL2
IC0
PP0
IC1
PP1
IC2
PP2
IC3
PP3
ベースタイマ 0 入力です。
汎用入出力ポートです。
ベースタイマ 0 出力です。
汎用入出力ポートです。
ベースタイマ 1 入力です。
汎用入出力ポートです。
ベースタイマ 1 出力です。
汎用入出力ポートです。
アップダウンカウンタ 0 用 8/16 ビットアップカウント入力端子で
す。
汎用入出力ポートです。
D
PL1
27
マルチファンクションシリアルインタフェース 2 のデータ出力で
す (I2C モード時 , SDA2) 。
汎用入出力ポートです。
PL0
26
マルチファンクションシリアルインタフェース 2 のクロック入出
力です (I2C モード時 , SCL2) 。
PH0
PH2
28
マルチファンクションシリアルインタフェース 1 のデータ出力で
す
(I2C モード時 , SDA1) 。
汎用入出力ポートです。
PH1
9
マルチファンクションシリアルインタフェース 1 のデータ入力で
す (I2C モード時 , 未使用 ) 。
汎用入出力ポートです。
PG5
7
機能
アップダウンカウンタ 0 用 8/16 ビットダウンカウント入力端子で
す。
汎用入出力ポートです。
D
D
D
D
D
アップダウンカウンタ 0 用 8/16 ビットリセット入力端子です。
汎用入出力ポートです。
インプットキャプチャ 0 のトリガ入力です。
汎用入出力ポートです。
インプットキャプチャ 1 のトリガ入力です。
汎用入出力ポートです。
インプットキャプチャ 2 のトリガ入力です。
汎用入出力ポートです。
インプットキャプチャ 3 のトリガ入力です。
汎用入出力ポートです。
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第 1 章 概要
1.5 端子機能一覧
MB91490 シリーズ
表 1.5-1 端子機能一覧表 (4 / 4)
端子番号
端子名
入出力
回路形式 *
CKI0
23
D
PP4
DTTI0
24
D
PP5
J
PQ0
RTO1
11
J
PQ1
RTO2
12
J
PQ2
J
PQ3
RTO4
14
J
PQ4
多機能タイマ 0 の波形ジェネレータ出力 RTO0 ∼ RTO5 を制御す
る入力信号です。
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
多機能タイマ 0 の波形ジェネレータ出力です。
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
RTO5
15
汎用入出力ポートです。
汎用入出力ポートです。
RTO3
13
フリーランタイマ ch.0 ∼ ch.2 の外部クロック入力端子です。
汎用入出力ポートです。
RTO0
10
機能
J
PQ5
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
*:入出力回路形式については「1.6 入出力回路形式」を参照してください。
[ 電源・GND 端子 ]
端子番号
端子名
機能
16
48
VCC
電源端子です。
すべて同電位でお使いください。
17
49
VSS
GND 端子です。
すべて同電位でお使いください。
18
C
37
AVCC10
8/10 ビット A/D コンバータ 1/2 用のアナログ電源端子です。
39
AVSS10
8/10 ビット A/D コンバータ 1/2 用のアナログ GND 端子です。
38
AVRH2
8/10 ビット A/D コンバータ 1/2 用のアナログ基準電源端子です。
CM71-10155-3
内部レギュレータ用のコンデンサ結合端子です。
FUJITSU SEMICONDUCTOR LIMITED
13
第 1 章 概要
1.6 入出力回路形式
MB91490 シリーズ
入出力回路形式
1.6
表 1.6-1 に , 入出力回路形式を示します。
■ 入出力回路形式
表 1.6-1 入出力回路形式 (1 / 3)
分類
A
回路形式
備考
高速用 ( メインクロック原発振 )
発振帰還抵抗
: 約 1 MΩ
クロック入力
X1
X0
スタンバイ制御
D
• CMOS レベル出力
• CMOS レベルヒステリシス入力
R
プルアップ制御
• スタンバイ制御あり
• プルアップ制御あり
デジタル出力
P-ch
P-ch
デジタル出力
R
N-ch
デジタル入力
スタンバイ制御
14
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第 1 章 概要
1.6 入出力回路形式
MB91490 シリーズ
表 1.6-1 入出力回路形式 (2 / 3)
分類
回路形式
備考
G
R
プルアップ制御
デジタル出力
P-ch
P-ch
デジタル出力
• アナログ /CMOS レベルヒステリシ
ス入出力端子
• CMOS レベル出力
• CMOS レベルヒステリシス入力
( スタンバイ制御付き )
• アナログ入力
(AICR レジスタの対応するビットが
"1" のときにアナログ入力が有効に
なります )
• プルアップ制御あり
N-ch
R
デジタル入力
スタンバイ制御
アナログ入力
H
• CMOS レベルヒステリシス入力
• スタンバイ制御なし
P-ch
N-ch
R
デジタル入力
I
• CMOS レベルヒステリシス入力
R
• プルアップ抵抗付き
P-ch
• スタンバイ制御なし
P-ch
R
N-ch
デジタル入力
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
15
第 1 章 概要
1.6 入出力回路形式
MB91490 シリーズ
表 1.6-1 入出力回路形式 (3 / 3)
分類
回路形式
備考
J
• CMOS レベル出力
• CMOS レベルヒステリシス入力
R
プルアップ制御
• スタンバイ制御あり
• プルアップ制御あり
デジタル出力
P-ch
P-ch
デジタル出力
N-ch
R
デジタル入力
スタンバイ制御
K
N-ch
フラッシュメモリ品のみ
• CMOS レベル入力
N-ch
• フラッシュテスト用の高電圧制御あ
り
N-ch
N-ch
制御信号
モード入力
N-ch
16
R
FUJITSU SEMICONDUCTOR LIMITED
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第2章
デバイス使用上の注意
デバイスを取り扱う際の注意事項について説明し
ます。
2.1 デバイス使用上の注意
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17
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
2.1
MB91490 シリーズ
デバイス使用上の注意
デバイスを取り扱う際の注意事項について説明します。
■ デバイス使用上の注意
● ラッチアップ防止のために
CMOS IC では入力端子や出力端子に VCC より高い電圧や VSS より低い電圧を印加し
た場合 , または VCC 端子と VSS 端子との間に定格を超える電圧を印加した場合にラッ
チアップ現象を発生することがあります。ラッチアップが発生すると電源電流が激増
し , 素子の熱破壊に至ることがありますので , 使用に際しては最大定格を超えないよう
にしてください。
● 未使用入力端子の処理について
使用していない入力端子を開放のままにしておくと誤動作の原因となることがありま
すので , プルアップまたはプルダウンの処理をしてください。
● 電源端子について
VCC または VSS が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止
するためにデバイス内部で同電位にすべきものどうしを接続してあります。不要輻射
の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防止 , 総出力電流規格
を遵守などのため , 必ずすべての VCC と VSS を外部で電源およびグランドに接続して
ください。また , 電流供給源と本デバイスの VCC 端子と VSS 端子は , 低インピーダン
スで接続してください。本デバイスの近くで ,VCC 端子と VSS 端子の間に 0.1μF 程度
のセラミックコンデンサをバイパスコンデンサとして接続することをお勧めいたしま
す。
● 水晶発振回路について
X0 端子と X1 端子の近くにノイズがあると , デバイスの誤動作の原因となる可能性が
あります。X0 端子 ,X1 端子 , 水晶発振子 ( またはセラミック発振子 ) およびグランド
へのバイパスコンデンサをできるだけデバイスの近くに配置するようにプリント基板
を設計してください。グランドで X0 端子と X1 端子を取り囲むようにプリント基板
アートワークを設計すると , 安定した動作が得られますので , この設計を強く推奨しま
す。各量産品において , ご使用される発振子メーカに発振評価依頼をしてください。
● モード端子 (MD0 ∼ MD2) について
モード端子 (MD0 ∼ MD2) は VCC 端子または VSS 端子に直接接続してください。
内蔵 FLASH 書き換えなどの目的で , モード端子レベルを変更できるようにプルアップ
またはプルダウンをする場合には , ノイズによりデバイスが意図せずテストモードに
入るのを防止するため , プルアップまたはプルダウンに使用する抵抗値はできるだけ
低く抑えると共に , モード端子から VCC 端子または VSS 端子への距離を最小にし , 出
来るだけ低インピーダンスで接続するようにプリント基板を設計してください。
18
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第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
MB91490 シリーズ
● 電源投入時について
電源投入直後は必ず INITX 端子にて設定初期化リセット (INIT) をかけてください。ま
た , 電源投入直後は , 発振回路の発振安定待ち時間およびレギュレータの安定待ち時間
を確保するため ,INITX 端子への "L" レベル入力を発振回路の要求する安定待ち時間の
間持続してください (INITX 端子による INIT では , 発振安定待ち時間の設定は最小値
に初期化されています )。
● 電源投入順序について
電源投入および電源切断は下記の順序で行ってください。
なお ,A/D コンバータを使用しない場合でも ,AVCC=VCC レベル ,AVSS=VSS レベルに
接続してください。
投入時:VCC ⇒ AVCC ⇒ AVRH2
切断時:AVRH2 ⇒ AVCC ⇒ VCC
● 電源投入時の原発振入力について
電源投入時は , 必ず発振安定待ち解除されるまでの間クロックを入力してください。
● PLL クロックモード動作中の注意について
MB91490 シリーズで , PLL クロックを選択しているときに発振子が外れたり , あるい
はクロック入力が停止した場合 , MB91490 シリーズは PLL 内部の自励発振回路の自走
周波数で動作を継続し続ける場合があります。この動作は保証外の動作です。
● 外部クロックについて
外部クロックを使用する際には , 原則として X1 端子には X0 端子とは逆相のクロック
を同時に供給してください。ただし ,STOP モード ( 発振停止モード ) を併用する場合
は ,STOP モード時に X1 端子が "H" 出力で停止しますので , 出力どうしの衝突を避ける
ために外部に 1kΩ 程度の抵抗を入れるようにしてください。
図 2.1-1 外部クロック使用例
X0
X1
MB91490 シリーズ
● C 端子について
MB91490 シリーズはレギュレータを内蔵しており , C 端子にはレギュレータ用に 4.7 μF
程度のバイパスコンデンサを必ず入れてください。
図 2.1-2 C 端子接続例
C
MB91490
シリーズ
VSS
GND
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19
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
MB91490 シリーズ
● 同期モードのソフトウェアリセットについて
同期モードのソフトウェアリセットを使用する時は , STCR( スタンバイ制御レジスタ )
の SRST ビットに "0" を設定する前に , 以下 2 つの条件を必ず満たしてください。
• 割込み許可フラグ (I-Flag) を割込み禁止 (I-Flag=0) に設定する。
• NMI を使用しない。
● 電源投入時の注意点
内部に内蔵している降圧回路のオーバシュートによるデバイスの誤動作を防ぐために,
電源投入時における電圧の立上り時間は , 600μs (0.0V ∼ 5.0V の間 ) 以上を確保してく
ださい。
かつ , 電源電圧安定後 ( 立上り後 ), 内部電圧が安定するまで 600μs かかりますので , そ
の間 INITX を入れ続けてください。
電源投入時における電圧の立上り時間が 600μs (0.0V ∼ 5.0V の間 ) 以下の場合には , 電
源電圧安定後 ( 立上り後 ), 内部電圧が安定するまで 2ms * かかりますので , その間
INITX を入れ続けてください。
*: 電圧の立上り時間が 600μs (0.0V ∼ 5.0V の間 ) 以下の場合における内部電源安定待
ち時間は , 本デバイスの C 端子に付けるバイパスコンデンサの容量値に比例します。
ここの 2ms は , C 端子 =4.7μF 時における値であり , C 端子 =9.4μF 時における内部電
源安定待ち時間は , 4ms になります。
図 2.1-3 電源立上り規格
・電圧の立上り時間が 600μs(0.0 ~ 5.0V の間 ) 以上の場合
VCC [V]
5.0
0
600μs
t
600μs 以上確保
INITX
内部電源
安定待ち
電源投入
動作開始
・電圧の立上り時間が 600μs(0.0 ~ 5.0V の間 ) 以下の場合
VCC [V]
5.0
0
t
600μs
2ms 以上確保
INITX
電源
投入
20
内部電源安定待ち
動作開始
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第3章
CPU および制御部
MB91490 シリーズの CPU コアの機能を知るため
に , アーキテクチャ , 仕様 , 命令などの基本的なこ
とについて説明します。
3.1 メモリ空間
3.2 メモリマップ
3.3 内部アーキテクチャ
3.4 プログラミングモデル
3.5 データ構造
3.6 メモリマップ
3.7 分岐命令
3.8 EIT ( 例外・割込み・トラップ )
3.9 動作モード
3.10 リセット ( デバイス初期化 )
3.11 クロック生成制御
3.12 デバイス状態制御
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
21
第 3 章 CPU および制御部
3.1 メモリ空間
3.1
MB91490 シリーズ
メモリ空間
MB91490 シリーズの論理アドレス空間は 4G バイト (232 番地 ) あり , CPU はリニア
にアクセスを行います。
■ ダイレクトアドレッシング領域
アドレス空間の下記の領域は I/O 用に使用されます。
この領域をダイレクトアドレッシング領域とよび , 命令中で直接オペランドのアドレ
スを指定できます。
ダイレクト領域は , アクセスするデータのサイズにより , 以下のように異なります。
• バイトデータアクセス
: 000H ∼ 0FFH
• ハーフワードデータアクセス : 000H ∼ 1FFH
• ワードデータアクセス
22
: 000H ∼ 3FFH
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 3 章 CPU および制御部
3.2 メモリマップ
MB91490 シリーズ
3.2
メモリマップ
MB91490 シリーズのメモリマップを示します。
■ MB91490 シリーズ
シングルチップモード
0000 0000 H
I/O
0000 0400 H
I/O
ダイレクト
アドレッシング領域
「付録 A I/O マップ」を
参照してください
0001 0000 H
アクセス禁止
0003 F000 H
0004 0000 H
F-bus RAM 4 K バイト
D-bus RAM 8 K バイト
0004 2000 H
アクセス禁止
000C 0000 H
256K バイト
Flash
0010 0000 H
アクセス禁止
FFFF FFFF H
モードの設定は , INITX ネゲート後のモードベクタフェッチにより決定します
( モードの設定については , 「3.9 動作モード ■動作モード」を参照 )。
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
23
第 3 章 CPU および制御部
3.3 内部アーキテクチャ
MB91490 シリーズ
内部アーキテクチャ
3.3
MB91490 シリーズ CPU は , RISC アーキテクチャを採用すると同時に , 組込み用途
に向けた高機能命令を導入した高性能コアです。
■ 特長
● RISC アーキテクチャの採用
基本命令 : 1 命令 1 サイクル
● 32 ビットアーキテクチャ
汎用レジスタ 32 ビット× 16 本
● 4G バイトのリニアなメモリ空間
● 乗算器の搭載
• 32 ビット× 32 ビット乗算 : 5 サイクル
• 16 ビット× 16 ビット乗算 : 3 サイクル
● 割込み処理機能の強化
• 高速応答速度 (6 サイクル )
• 多重割込みのサポート
• レベルマスク機能 (16 レベル )
● I/O 操作用命令の強化
• メモリ−メモリ転送命令
• ビット処理命令
● 高いコード効率
基本命令語長 : 16 ビット
● 低消費電力
スリープモード・ストップモード
● クロック分周比設定機能
24
FUJITSU SEMICONDUCTOR LIMITED
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第 3 章 CPU および制御部
3.3 内部アーキテクチャ
MB91490 シリーズ
■ 内部アーキテクチャ
FR ファミリの CPU は命令バスとデータバスが独立したハーバードアーキテクチャ構
造を採用しています。
32 ビット ↔16 ビットバスコンバータは 32 ビットバス (F-bus) に接続され , CPU と周辺
リソースとのインタフェースを実現します。ハーバード ↔ プリンストンバスコンバー
タは I-bus, D-bus 双方に接続され , CPU とバスコントローラとのインタフェースを実現
します。
図 3.3-1 内部アーキテクチャ
FR CPU
I-bus
内蔵RAM
(命令/データ)
内蔵
Flash/ROM
D-bus
32
32
32
32
内蔵RAM
(データ)
ハーバード プリンストン
バスコンバータ
F-bus
32
X-bus 32
32
32ビット 16ビット
バスコンバータ
16
32
バスコントローラ
R-bus
周辺機器/ポート
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
25
第 3 章 CPU および制御部
3.3 内部アーキテクチャ
MB91490 シリーズ
■ CPU
CPU は 32 ビット RISC の FR ファミリアーキテクチャをコンパクトにインプリメント
したものです。
1 サイクルあたり 1 命令の実行を行うため , 5 段階の命令パイプライン方式を採用して
います。
パイプラインは以下のステージから構成されています。
• 命令フェッチ (IF)
: 命令アドレスを出力し , 命令をフェッチします。
• 命令デコード (ID)
: フェッチした命令をデコードします。レジスタの読出しも
行います。
• 実行 (EX)
: 演算を実行します。
• メモリアクセス (MA) : メモリに対するロードまたはストアのアクセスを行いま
す。
• ライトバック (WB)
: 演算結果 ( またはロードされたメモリデータ ) をレジスタ
に書き込みます。
図 3.3-2 命令パイプライン
CLK
命令 1
WB
命令 2
MA
WB
EX
MA
WB
ID
EX
MA
WB
IF
ID
EX
MA
WB
IF
ID
EX
MA
命令 3
命令 4
命令 5
命令 6
WB
命令は , 順不同で実行されることはありません。すなわち , 命令 A が命令 B の前にパ
イプラインに入ると , 命令 A は必ず命令 B の前にライトバックステージに達します。
命令の実行は , 原則として 1 サイクルあたり 1 命令の速度で行われます。ただし , メモ
リウェイトを伴ったロード・ストア命令 , 遅延スロットを持たない分岐命令 , 複数サイ
クル命令では命令の実行に複数のサイクルが必要となります。また , 命令の供給が遅い
場合も命令の実行速度が低下します。
■ 32 ビット←→ 16 ビットバスコンバータ
32 ビット幅で高速アクセスされる F-bus と , 16 ビット幅でアクセスされる R-bus との
インタフェースを行い , CPU から内蔵周辺回路へのデータアクセスを実現します。
CPU から 32 ビット幅のアクセスがあった場合 , このバスコンバータがそれを 2 回の 16
ビット幅アクセスに変換して R-bus へのアクセスを行います。内蔵周辺回路の一部に
はアクセス幅に関して制限のあるものがあります。
26
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第 3 章 CPU および制御部
3.3 内部アーキテクチャ
MB91490 シリーズ
■ ハーバード←→プリンストンバスコンバータ
CPU の命令アクセスとデータアクセスの整合をとり , 外部バスとのスムーズなインタ
フェースを実現します。
CPU は命令バスとデータバスが独立したハーバードアーキテクチャ構造です。一方 ,
外部バスの制御を行うバスコントローラは単一バスのプリンストンアーキテクチャ構
造です。このバスコンバータは CPU の命令アクセスとデータアクセスに優先順位をつ
け , バスコントローラへのアクセスを制御します。この働きにより , 外部へのバスアク
セス順位が常に最適化されます。
■ 命令概要
FR ファミリは , 一般的な RISC の命令体系に加え , 組込み用途に最適化された論理演算
とビット操作およびダイレクトアドレッシング命令をサポートしています。命令セッ
トの一覧は「付録 E 命令一覧」を参照してください。各命令は 16 ビット長 ( 一部命令
は 32 ビット長 , 48 ビット長 ) ですので , メモリ使用効率が優れています。
命令セットは以下の機能グループに分けることができます。
• 算術演算
• ロードとストア
• 分岐
• 論理演算とビット操作
• ダイレクトアドレッシング
• その他
● 算術演算
標準の算術演算命令 ( 加算 , 減算 , 比較 ) およびシフト命令 ( 論理シフト , 算術演算シフ
ト ) があります。加算と減算については , 多ワード長演算で使用するキャリ付き演算や ,
アドレス計算に便利なフラグ値を変化させない演算も可能です。さらに , 32 ビット× 32
ビット , 16 ビット× 16 ビットの乗算命令と , 32 ビット÷ 32 ビットのステップ除算命令
があります。また , レジスタに即値をセットする即値転送命令や , レジスタ間転送命令
も備えています。
算術演算命令はすべて CPU 内の汎用レジスタおよび乗除算レジスタを用いて演算を行
います。
● ロードとストア
ロードとストアは外部メモリに対して読出しと書込みを行う命令です。また , チップ内
の周辺リソース (I/O) への読出しと書込みにも使用されます。
ロードとストアにはバイト , ハーフワード , ワードの 3 種類のアクセス長があります。
また , 一般的なレジスタ間接のメモリアドレッシングに加え , 一部の命令については
ディスプレースメント付きレジスタ間接やレジスタインクリメント・デクリメント付
きレジスタ間接のメモリアドレッシングも可能です。
● 分岐
分岐 , コール , 割込みおよび復帰の命令です。分岐命令には , 遅延スロットがあるもの
とないものがあり , 用途に応じて最適化を行うことができます。分岐命令の詳細につい
ては「3.7 分岐命令」を参照してください。
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27
第 3 章 CPU および制御部
3.3 内部アーキテクチャ
MB91490 シリーズ
● 論理演算とビット操作
論理演算命令は汎用レジスタ間 , または汎用レジスタとメモリ ( および I/O) 間で AND,
OR, EOR の論理演算を行えます。また , ビット操作命令はメモリ ( および I/O) の内容
を直接操作することができます。メモリアドレッシングは一般的なレジスタ間接です。
● ダイレクトアドレッシング
ダイレクトアドレッシング命令は I/O と汎用レジスタ間 , または I/O とメモリ間のアク
セスに使用する命令です。I/O のアドレスをレジスタ間接ではなく命令中で直接指定す
ることにより , 高速 , 高効率なアクセスを行えます。一部の命令についてはレジスタイ
ンクリメント・デクリメント付きレジスタ間接のメモリアドレッシングも可能です。
● その他
PS レジスタ内のフラグ設定 , スタック操作 , 符号 / ゼロ拡張などを行う命令です。また ,
高級言語対応の関数入口 / 出口 , レジスタマルチロード / ストア命令も備えています。
28
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第 3 章 CPU および制御部
3.4 プログラミングモデル
MB91490 シリーズ
3.4
プログラミングモデル
基本プログラミングモデルと各レジスタについて説明します。
■ 基本プログラミングモデル
図 3.4-1 基本プログラミングモデル
32 ビット
[ 初期値 ]
R0
XXXX XXXXH
R1
汎用レジスタ
R12
R13
AC
R14
FP
XXXX XXXXH
R15
SP
0000 0000H
プログラムカウンタ
PC
プログラムステータス
PS
テーブルベースレジスタ
TBR
リターンポインタ
RP
システムスタックポインタ
SSP
ユーザスタックポインタ
USP
乗除算結果レジスタ
MDH
MDL
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ILM
SCR
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CCR
29
第 3 章 CPU および制御部
3.4 プログラミングモデル
3.4.1
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レジスタ
各レジスタについて説明します。
■ 汎用レジスタ
図 3.4-2 汎用レジスタ
32 ビット
[ 初期値 ]
XXXX XXXXH
R0
R1
R12
R13
R14
R15
AC
FP
SP
XXXX XXXXH
0000 0000H
レジスタ R0 ∼ R15 は汎用レジスタです。各種演算におけるアキュムレータおよびメ
モリアクセスのポインタとして使用されます。
16本のレジスタのうち, 以下に示すレジスタは特殊な用途を想定しており, そのために
一部の命令が強化されています。
R13:仮想アキュムレータ
R14:フレームポインタ
R15:スタックポインタ
リセットによる初期値は , R0 ∼ R14 は不定です。R15 は , 00000000H (SSP の値 ) とな
ります。
■ プログラムステータス (PS)
プログラムステータスを保持するレジスタで , ILM, SCR と CCR の 3 つのパートに分か
れています。
図中 , 未定義のビットはすべて予約ビットです。読出し時 , 常に "0" が読み出されます。
書込みは無効です。
bit31
bit20
bit16
bit10 bit8bit7
ILM
30
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SCR
bit0
CCR
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3.4 プログラミングモデル
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■ コンディションコードレジスタ (CCR)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
S
I
N
Z
V
C
[ 初期値 ]
--00XXXXB
[bit5] S: スタックフラグ
R15 として使用されるスタックポインタを指定します。
値
内容
0
SSP が R15 として使用されます。
EIT 発生時 , 自動的に "0" となります
( ただし , スタックに退避される値はクリアされる前の値です )。
1
USP が R15 として使用されます。
リセットにより "0" にクリアされます。
RETI 命令実行時は "0" にしてください。
[bit4] I: 割込み許可フラグ
ユーザ割込み要求の許可・禁止を制御します。
値
内容
0
ユーザ割込み禁止です。
INT 命令実行時 , "0" にクリアされます
( ただし , スタック退避させる値はクリアする前の値です )。
1
ユーザ割込み許可です。
ユーザ割込み要求のマスク処理は , ILM の保持する値により制御され
ます。
リセットにより "0" にクリアされます。
[bit3] N: ネガティブフラグ
演算結果を "2" の補数で表現された整数とみなしたときの符号を示します。
値
内容
0
演算結果が正の値であったことを示します。
1
演算結果が負の値であったことを示します。
リセットによる初期状態は不定です。
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31
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3.4 プログラミングモデル
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[bit2] Z: ゼロフラグ
演算結果が "0" であったかどうかを示します。
値
内容
0
演算結果が "0" 以外の値であったことを示します。
1
演算結果が "0" であったことを示します。
リセットによる初期状態は不定です。
[bit1] V: オーバフローフラグ
演算に用いたオペランドを "2" の補数で表現される整数であるとみなし , 演算の結
果 , オーバフローが発生したかどうかを示します。
値
内容
0
演算の結果 , オーバフローは発生していないことを示します。
1
演算の結果 , オーバフローが発生したことを示します。
リセットによる初期状態は不定です。
[bit0] C: キャリフラグ
演算により , 最上位ビットからのキャリ , またはボローが発生したかどうかを示し
ます。
値
内容
0
キャリもボローも発生していないことを示します。
1
キャリまたはボローが発生したことを示します。
リセットによる初期状態は不定です。
32
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■ システムコンディションコードレジスタ (SCR)
bit10
bit9
bit8
D1
D0
T
[ 初期値 ]
XX0B
[bit10, bit9] D1, D0: ステップ除算用フラグ
ステップ除算実行時の中間データを保持します。
除算処理の実行途中に変更してはいけません。
ステップ除算実行途中に他の処理を行う場合は , PS レジスタの値を退避・復帰する
ことによりステップ除算の再開が保証されます。
リセットによる初期状態は不定です。
DIV0S 命令の実行により , 被除数と除数を参照して設定されます。
DIV0U 命令の実行により , 強制的にクリアされます。
[bit8] T: ステップトレーストラップフラグ
ステップトレーストラップを有効にするかどうかを指定するフラグです。
値
内容
0
ステップトレーストラップ無効です。
1
ステップトレーストラップ有効です。
このとき , ユーザ用 NMI とユーザ割込みがすべて割込み禁止となりま
す。
リセットにより "0" に初期化されます。
ステップトレーストラップの機能はエミュレータが使用します。エミュレータ使用
時 , ユーザプログラム中で使用することはできません。
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3.4 プログラミングモデル
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■ ILM
bit20
bit19
bit18
bit17
bit16
ILM4
ILM3
ILM2
ILM1
ILM0
[ 初期値 ]
01111B
割込みレベルマスク値を保持するレジスタで , この ILM の保持する値がレベルマスク
に使用されます。
CPU に入力される割込み要求の中で対応する割込みレベルが , この ILM で示されるレ
ベルよりも強い場合にのみ割込み要求が受け付けられます。
レベル値は , 0 ("00000B") が最強で , 31 ("11111B") が最弱です。
プログラムから設定可能な値には制限があります。
元の値が 16 ∼ 31 のとき
新たな値として設定できるのは 16 ∼ 31 です。0 ∼ 15 を設定する命令の実行により ,
( 指定した値+ 16) という値が転送されます。
元の値が 0 ∼ 15 のとき
0 ∼ 31 の任意の値が設定可能です。
リセットにより , 15 ("01111B") に初期化されます。
[PS レジスタに関する注意事項 ]
一部の命令で PS レジスタを先行処理しているため , 下記の例外動作により , デバッ
ガの使用時に割込み処理ルーチンでブレークしたり , PS フラグの表示内容が更新さ
れたりする場合があります。
いずれの場合も , EIT から復帰後以降に正しく再処理を行うように設計されていま
すので , EIT 前後の動作は仕様どおりの処理を行います。
1. DIV0U/DIV0S 命令の直前の命令で , (a) ユーザ割込み・NMI を受け付けた場合 , (b)
ステップ実行を行った場合 , (c) データイベントまたはエミュレータメニューにてブ
レークした場合 , 以下のような動作を行う場合があります。
(1) D0, D1 フラグが先行して更新されます。
(2) EIT 処理ルーチン ( ユーザ割込み・NMI, またはエミュレータ ) を実行します。
(3) EIT から復帰後 , DIV0U/DIV0S 命令が実行され , D0/D1 フラグが (1) と同じ値に
更新されます。
2. ユーザ割込み・NMI 要因が発生している状態で割込みを許可するために , ORCCR,
STILM, MOV Ri, PS の各命令が実行されると以下のような動作を行います。
(1) PS レジスタが先行して更新されます。
(2) EIT 処理ルーチン ( ユーザ割込み・NMI) を実行します。
(3) EIT から復帰後 , 上記の命令が実行され , PS レジスタが (1) と同じ値に更新され
ます。
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第 3 章 CPU および制御部
3.4 プログラミングモデル
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■ プログラムカウンタ (PC)
bit 31
bit0
[ 初期値 ]
XXXXXXXXH
PC
プログラムカウンタで実行している命令のアドレスを示しています。
命令の実行を伴う PC の更新時に ,bit0 は "0" に設定されます。bit0 が "1" になる可能性
があるのは , 分岐先アドレスとして奇数番地を指定した場合だけです。ただし , その場
合でも bit0 は無効であり , 命令は "2" の倍数のアドレスに置く必要があります。
リセットによる初期値は不定です。
■ テーブルベースレジスタ (TBR)
bit 31
bit0
[ 初期値 ]
000FFC00H
TBR
テーブルベースレジスタで , EIT 処理の際に使用されるベクタテーブルの先頭アドレス
を保持します。
リセットによる初期値は , "000FFC00H" です。
■ リターンポインタ (RP)
bit 31
bit0
RP
[ 初期値 ]
XXXXXXXXH
リターンポインタで , サブルーチンから復帰するアドレスを保持します。
CALL 命令実行時 , PC の値がこの RP に転送されます。
RET 命令実行時 , RP の内容が PC に転送されます。
リセットによる初期値は不定です。
■ システムスタックポインタ (SSP)
bit 31
bit0
SSP
[ 初期値 ]
00000000H
SSP は , システムスタックポインタです。
S フラグが "0" のとき , R15 として機能します。
SSP を明確に指定することも可能です。また , EIT 発生時に , PS と PC を退避するス
タックを指定するスタックポインタとしても使用されます。
リセットによる初期値は "00000000H" です。
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第 3 章 CPU および制御部
3.4 プログラミングモデル
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■ ユーザスタックポインタ (USP)
bit 31
bit0
USP
[ 初期値 ]
XXXXXXXXH
USP は , ユーザスタックポインタです。
S フラグが "1" のとき , R15 として機能します。
USP を明確に指定することも可能です。
リセットによる初期値は不定です。
RETI 命令で使用することはできません。
■ 乗除算レジスタ (Multiply & Divide register) (MDH/MDL)
bit 31
bit0
MDH
MDL
乗除算用のレジスタで , 各々 32 ビット長です。
リセットによる初期値は不定です。
乗算実行時
32 ビット× 32 ビットの乗算のとき , 64 ビット長の演算結果は , 以下の配置で乗除
算結果格納レジスタに格納されます。
MDH : 上位 32 ビット
MDL : 下位 32 ビット
16 ビット× 16 ビットの乗算のときは , 以下のように結果が格納されます。
MDH : 不定
MDL : 結果 32 ビット
除算実行時
計算開始時 , 被除数を MDL に格納します。
DIV0S/DIV0U, DIV1, DIV2, DIV3, DIV4S 命令の実行により除算を計算すると , 結果
が MDL と MDH に格納されます。
MDH : 剰余
MDL : 商
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第 3 章 CPU および制御部
3.5 データ構造
MB91490 シリーズ
データ構造
3.5
ビットオーダリング , バイトオーダリングおよびワードアライメントについて説明し
ます。
■ ビットオーダリング
FR ファミリでは , ビットオーダリングとしてリトルエンディアンを採用しています。
図 3.5-1 ビットオーダリング
bit
31
29
30
27
28
25
26
23
24
21
22
19
20
17
18
15
16
13
14
11
12
9
10
7
8
5
6
3
4
1
2
MSB
0
LSB
■ バイトオーダリング
FR ファミリでは , バイトオーダリングとしてビッグエンディアンを採用しています。
図 3.5-2 バイトオーダリング
メモリ
bit
7
bit
0
n 番地
10101010
(n + 1) 番地
11001100
(n + 2) 番地
11111111
(n + 3) 番地
00010001
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MSB
LSB
bit23
bit15
bit7
bit0
bit31
10101010 11001100 11111111 00010001
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37
第 3 章 CPU および制御部
3.5 データ構造
MB91490 シリーズ
■ ワードアライメント
● プログラムアクセス
FR ファミリのプログラムは , 2 の倍数のアドレスに配置する必要があります。
PC の bit0 は , 命令の実行に伴う PC の更新時に "0" に設定されます。"1" になる可能性
があるのは , 分岐先アドレスとして奇数番地を指定した場合だけです。ただし , その場
合でも bit0 は無効であり , 命令は 2 の倍数のアドレスに置かなくてはなりません。
奇数アドレス例外はありません。
● データアクセス
FR ファミリではデータアクセスを行う際 , その幅により以下のように強制的なアライ
ンメントがアドレスに対して施されます。
ワードアクセス
: アドレスは " 4" の倍数 ( 最下位 2 ビットは強制的に "00B")
ハーフワードアクセス : アドレスは "2" の倍数 ( 最下位ビットは強制的に "0")
バイトアクセス
: ──
ワードおよびハーフワードデータアクセス時に , 一部のビットが強制的に "0" にされる
のは , 実効アドレスの計算結果に対してです。例えば , @ (R13, Ri) のアドレッシング
モードの場合 , 加算前のレジスタは ( たとえ最下位ビットが "1" であっても ) そのまま
計算に使用され , 加算結果の下位ビットがマスクされます。計算前のレジスタがマスク
されるわけではありません。
[ 例 ] LD @ (R13, R2) , R0
R13
00002222H
R2
00000003H
加算結果
00002225H
アドレス端子
00002224H
↓下位 2 ビット強制マスク
38
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第 3 章 CPU および制御部
3.6 メモリマップ
MB91490 シリーズ
3.6
メモリマップ
MB91490 シリーズのメモリマップについて説明します。
■ メモリマップ
アドレス空間は 32 ビットリニアです。
図 3.6-1 メモリマップ
0000 0000H
0000 0100H
0000 0200H
バイトデータ
ハーフワード
データ
ダイレクト
アドレッシング領域
ワードデータ
0000 0400H
000F FC00H
ベクタテーブル
000F FFFFH
FFFF FFFFH
■ ダイレクトアドレッシング領域
アドレス空間の下記の領域は I/O 用の領域です。この領域は , ダイレクトアドレッシン
グにより命令中で直接オペランドアドレスを指定することができます。
ダイレクトアドレス指定可能なアドレス領域の大きさは , データ長ごとに異なります。
CM71-10155-3
• バイトデータ
(8 ビット ) : 000H ∼ 0FFH
• ハーフワードデータ
(16 ビット ) : 000H ∼ 1FFH
• ワードデータ
(32 ビット ) : 000H ∼ 3FFH
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39
第 3 章 CPU および制御部
3.6 メモリマップ
MB91490 シリーズ
■ ベクタテーブル初期領域
"000FFC00H" ∼ "000FFFFFH" の領域は EIT ベクタテーブル初期領域です。
EIT処理時に使用されるベクタテーブルは, TBRを書き換えることにより任意のアドレ
スに配置可能ですが , リセットによる初期化によってこのアドレスに配置されます。
40
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第 3 章 CPU および制御部
3.7 分岐命令
MB91490 シリーズ
3.7
分岐命令
FR ファミリでは , 分岐命令によって遅延スロット付きの動作と遅延スロットなしの
動作を指定します。
■ 遅延スロット付き動作
● 命令
以下に示す表記をした命令が , 遅延スロット付きの分岐動作を行います。
JMP:D
@Ri
CALL:D label12
CALL:D @Ri
RET:D
BRA:D
label9
BNO:D
label9
BEQ:D
label9
BNE:D
label9
BC:D
label9
BNC:D
label9
BN:D
label9
BP:D
label9
BV:D
label9
BNV:D
label9
BLT:D
label9
BGE:D
label9
BLE:D
label9
BGT:D
label9
BLS:D
label9
BHI:D
label9
● 動作説明
遅延スロット付きの動作では , 分岐先の命令を実行する前に分岐命令の直後 (「遅延ス
ロット」とよびます ) に置かれた命令を実行した後に分岐します。分岐動作の前に遅
延スロットの命令を実行するため , 見掛け上の実行速度が 1 サイクルとなります。その
代わり , 遅延スロットに有効な命令を入れられないときは , NOP 命令を置いてくださ
い。
[例]
;
命令の並び
ADD
R1, R2
;
BRA:D
LABEL
; 分岐命令
MOV
R2, R3
; 遅延スロット……分岐の前に実行される
…
R3,@R4 ; 分岐先
LABEL: ST
条件分岐命令の場合 , 分岐条件が成立する場合も成立しない場合も遅延スロットに置
かれた命令は実行されます。
遅延分岐命令では , 一部の命令の実行順序が反転するように見えますが , それは PC の
更新動作だけについてであり , その他の動作 ( レジスタの更新・参照など ) はあくまで
記述された順番で実行されます。
次に , 具体的な説明をします。
• JMP:D @Ri / CALL:D @Ri 命令で参照する Ri は, 遅延スロットの中の命令が Riを更
新しても影響を受けません。
[例]
LDI:32
#Label,
JMP:D
@R0
LDI:8
#0,
R0
; Label に分岐
R0
; 分岐先アドレスには影響を与えない。
…
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第 3 章 CPU および制御部
3.7 分岐命令
MB91490 シリーズ
• RET:D命令が参照する RP は, 遅延スロットの中の命令が RP を更新しても影響を受
けません。
[例]
; これより前に設定された RP の示すアドレスへ分岐
RET:D
MOV
R8,
RP
; リターン動作には影響を与えない。
…
• Bcc:D rel 命令が参照するフラグも遅延スロットの命令の影響を受けません。
[例]
ADD
#1,
BC:D
Overflow
R0
; フラグ変化
; 上記の命令の実行結果により分岐
; このフラグ更新は上記の分岐命令では参照しない。
AND CCR#0
…
• CALL:D 命令の遅延スロット中の命令で RP を参照すると , CALL:D 命令により更新
された内容が読み出されます。
[例]
; RP を更新して分岐
CALL:D Label
MOV
RP,
R0
; 上記 CALL:D の実行結果の RP を転送
…
● 制限事項
• 遅延スロットに置ける命令
遅延スロット内で実行できるのは , 以下の条件を満たす命令のみです。
•
1 サイクル命令
•
分岐命令ではないこと
•
順番が変化した場合でも動作に影響を与えない命令
「1 サイクル命令」とは , 命令一覧表中でサイクル数の欄が「1」, 「a」, 「b」, 「c」
または「d」と記載された命令です。
• ステップトレーストラップ
遅延スロットを持つ分岐命令の実行と遅延スロットの間では , ステップトレースト
ラップは発生しません。
• 割込み・NMI
遅延スロットを持つ分岐命令の実行と遅延スロットの間では , 割込み・NMI を受理
しません。
• 未定義命令例外
遅延スロットに未定義命令があった場合 , 未定義命令例外は発生しません。このと
き , 未定義命令は NOP 命令として動作します。
42
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第 3 章 CPU および制御部
3.7 分岐命令
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■ 遅延スロットなし動作
● 命令
以下に示す表記をした命令が , 遅延スロットなしの分岐動作を行います。
JMP
@Ri
CALL label12
CALL @Ri
RET
BRA label9
BNO
label9
BEQ label9
BNE label9
BC
label9
BNC
label9
BN
BP
BV
label9
BNV
label9
BLT label9
BGE label9
BLE label9
BGT
label9
BLS
BHI
label9
label9
label9
label9
● 動作説明
遅延スロットなしの動作では , あくまで命令の並びの順に実行します。直後の命令が分
岐前に実行されることはありません。
[例]
;
命令の並び
ADD
R1, R2
;
BRA
LABEL
; 分岐命令 ( 遅延スロットなし )
MOV
R2, R3
; 実行されない
…
LABEL: ST
R3, @R4 ; 分岐先
遅延スロットなしの分岐命令の実行サイクル数は , 分岐するとき 2 サイクル , 分岐しな
いとき 1 サイクルとなります。
遅延スロットに適当な命令を入れることができないために NOP を明記した遅延スロッ
ト付き分岐命令に比べ , 命令コード効率を上げることができます。
遅延スロットに有効な命令を設置できるときは遅延スロット付きの動作を選択し , そ
うでないときは遅延スロットなしの動作を選択することで , 実行速度とコード効率を
両立させることが可能となります。
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43
第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
3.8
MB91490 シリーズ
EIT ( 例外・割込み・トラップ )
EIT とは , 現プログラム実行時にイベントの発生により , そのプログラムの実行を中断
し , ほかのプログラムを実行することを指し , 例外 (Exception), 割込み (Interrupt),
トラップ (Trap) の総称です。
例外とは実行中のコンテキストに関連して発生する事象です。例外を起こした命令
から再実行します。
割込みとは実行中のコンテキストとは無関係に発生する事象です。イベント要因は ,
ハードウェアです。
トラップとは実行中のコンテキストに関連して発生する事象です。システムコール
のようにプログラムで指示するものがあります。トラップを起こした命令の次の命
令から再実行します。
■ 特長
• 割込みに多重割込みをサポート
• 割込みにレベルマスク機能 (15 レベルをユーザが使用可能 )
• トラップ命令 (INT)
• エミュレータ起動用 EIT ( ハードウェア / ソフトウェア )
■ EIT 要因
EIT 要因として , 次のものがあります。
• リセット
• ユーザ割込み ( 内部リソース , 外部割込み )
• NMI
• 遅延割込み
• 未定義命令例外
• トラップ命令 (INT)
• トラップ命令 (INTE)
• ステップトレーストラップ
• コプロセッサ不在トラップ
• コプロセッサエラートラップ
■ EIT からの復帰
EIT から復帰するためには RETI 命令を実行します。
44
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第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
MB91490 シリーズ
■ 割込みレベル
割込みレベルは 0 ∼ 31 で , 5 ビットによって管理されます。
各レベルの割当ては , 以下のとおりです。
表 3.8-1 割込みレベル
レベル
割込み要因
2 進数
10 進数
00000
0
…
…
…
…
…
…
00011
3
( システム予約 )
( システム予約 )
INTE 命令
00100
注意事項
4
ステップトレーストラップ
00101
5
…
…
…
…
…
…
01110
14
( システム予約 )
01111
15
NMI ( ユーザ用 )
10000
16
割込み
10001
17
割込み
…
…
…
…
…
…
11110
30
11111
31
ILM の元の値が 16 ∼ 31 のとき ,
この範囲の値をプログラムによっ
て ILM には設定できません。
( システム予約 )
ILM 設定時 , ユーザ割込み禁止
割込み
─
ICR 設定時 , 割込み禁止
操作が可能なのは , 16 ∼ 31 のレベルです。
未定義命令例外 , コプロセッサ不在トラップ , コプロセッサエラートラップおよび INT
命令は , 割込みレベルの影響を受けません。また , ILM を変化させることもありません。
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45
第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
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■ I フラグ
割込みの許可・禁止を指定するフラグです。PS レジスタの CCR の bit4 として設けら
れています。
値
内容
0
割込み禁止です。
INT 命令実行時の "0" にクリアされます
( ただし , スタック退避させる値はクリアする前の値です )。
1
割込み許可です。
割込み要求のマスク処理は , ILM の保持する値により制御されます。
■ ILM
割込みレベルマスク値を保持する PS レジスタ (bit20 ∼ bit16) です。
CPU に入力される割込み要求の中で対応する割込みレベルが , この ILM で示されるレ
ベルよりも強い場合にのみ割込み要求が受け付けられます。
レベル値は , 0 ("00000B") が最強で , 31 ("11111B") が最弱です。
プログラムから設定可能な値には制限があります。元の値が 16 ∼ 31 のとき , 新たな値
として設定できるのは 16 ∼ 31 です。0 ∼ 15 の値を設定する命令を実行すると , ( 指
定した値+ 16) という値が転送されます。
元の値が 0 ∼ 15 のときは , 0 ∼ 31 の任意の値が設定可能です。設定するには STILM
命令を使用します。
■ 割込み・NMI に対するレベルマスク
NMI および割込み要求が発生したときは , 割込み要因の割込みレベル ( 表 3.8-1 を参照 )
が ILM の保持するレベルマスク値と比較されます。そして , 次の条件が成立したときは
マスクされ , 要求は受理されません。
要因の割込みレベル ≧ レベルマスク値
46
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3.8 EIT ( 例外・割込み・トラップ )
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■ 割込み制御レジスタ (ICR)
割込みコントローラ内に設けられたレジスタで , 割込みの各要求に対するレベルを設
定します。ICR は割込み要求入力の各々に対応して用意されています。ICR は I/O 空間
にマッピングされており , CPU からはバスを通してアクセスされます。
● ICR ビット構成
bit7
−
−
bit6
−
−
bit5
bit4
bit3
bit2
bit1
bit0
−
−
ICR4
R
ICR3
R/W
ICR2
R/W
ICR1
R/W
ICR0
R/W
初期値
---11111B
[bit4] ICR4
このビットは常に "1" です。
[bit3 ∼ bit0] ICR3 ∼ ICR0
対応する割込み要因の割込みレベルの下位 4 ビットです。読出しおよび書込みが可能
です。
bit4 と合わせて , ICR は 16 ∼ 31 の範囲で値を設定できます。
● ICR マッピング
表 3.8-2 割込み要因と割込み制御レジスタ , 割込みベクタ
対応する割込みベクタ
割込み要因
番号
割込み制御レジスタ
アドレス
16 進
10 進
IRQ00
ICR00
00000440H
10H
16
TBR + 3BCH
IRQ01
ICR01
00000441H
11H
17
TBR + 3B8H
IRQ02
ICR02
00000442H
12H
18
TBR + 3B4H
…
…
…
…
…
…
…
…
…
…
…
…
IRQ45
ICR45
0000046DH
3DH
61
TBR + 308H
IRQ46
ICR46
0000046EH
3EH
62
TBR + 304H
IRQ47
ICR47
0000046FH
3FH
63
TBR + 300H
TBR 初期値:000F FC00H
( 参考 )「第 5 章 割込みコントローラ」を参照してください。
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第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
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■ システムスタックポインタ (SSP)
bit 31
bit0
SSP
[ 初期値 ]
00000000H
SSP が , EIT の受理および復帰動作時のデータ退避・復帰用スタックを示すポインタと
して使用されます。
SSP は , EIT 処理時に内容が 8 減ぜられ , RETI 命令の実行による EIT からの復帰動作時
に 8 加算されます。
リセットによる初期値は "00000000H" です。
SSP は , CCR 中の S フラグが "0" のときに汎用レジスタ R15 としても機能します。
■ 割込みスタック
SSP により示される領域で , PC および PS の値が退避・復帰されます。割込み後は SSP
の示すアドレスに PC, (SSP + 4) のアドレスに PS が格納されています。
図 3.8-1 割込みスタック
[例]
[ 割込み前 ]
SSP
80000000H
[ 割込み後 ]
SSP
7FFFFFF8H
メモリ
80000000H
7FFFFFFCH
7FFFFFF8H
80000000H
7FFFFFFCH
7FFFFFF8H
PS
PC
■ テーブルベースレジスタ (TBR)
bit 31
bit0
TBR
[ 初期値 ]
000FFC00H
EIT 用ベクタテーブルの先頭アドレスを示すレジスタです。
TBR と EIT 要因ごとに決められたオフセット値を加算したアドレスがベクタアドレス
となります。
リセットによる初期値は "000FFC00H" です。
48
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3.8 EIT ( 例外・割込み・トラップ )
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■ EIT ベクタテーブル
TBR の示すアドレスから 1 K バイトの領域が EIT 用ベクタ領域となっています。
1 ベクタあたりの大きさは 4 バイトで , ベクタ番号とベクタアドレスの関係は下記のよ
うに表されます。
vctadr
= TBR + vctofs
= TBR + (3FCH − 4 × vct)
vctadr:ベクタアドレス
vctofs:ベクタオフセット
vct
:ベクタ番号
加算結果の下位 2 ビットは常に "00B" として扱われます。
000FFC00H ∼ 000FFFFFH の領域がリセットによるベクタテーブルの初期領域です。
ベクタの一部には特殊な機能が割り当てられています。
■ 多重 EIT 処理
複数の EIT 要因が同時に発生した場合 , CPU は 1 つの EIT 要因を選択して受理し , EIT
シーケンスを実行した後 , 再び EIT 要因の検出を行うという動作を繰り返します。
EIT 要因検出の際に受理可能な EIT 要因がなくなったとき , 最後に受理した EIT 要因の
ハンドラの命令を実行します。
そのため , 複数の EIT 要因が同時に発生した場合 , 各要因のハンドラの実行順序は , 次
の 2 つの要素により決まります。
① EIT 要因受理の優先順位
②受理した場合に他の要因をどのようにマスクするか
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3.8 EIT ( 例外・割込み・トラップ )
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■ EIT 要因の優先度
EIT 要因受理の優先度とは , PS と PC を退避して PC を更新し ( 必要に応じて ) ほかの
要因のマスク処理を行うという , EIT シーケンスを実行する要因を選ぶときの順番で
す。
必ずしも , 先に受理された要因のハンドラが先に実行されるわけではありません。
EIT 要因受理の優先度は , 表 3.8-3 のようになっています。
表 3.8-3 EIT 要因の受理の優先度とほかの要因へのマスク
受理の優先順位
要因
ほかの要因に対するマスク
1
リセット
ほかの要因は破棄されます。
2
未定義命令例外
取消し
3
INTE 命令
ILM = 4
ほかの要因は破棄されます。
4
INT 命令
I フラグ= 0
5
コプロセッサ不在トラップ
コプロセッサエラートラップ
―
6
ユーザ割込み
ILM =受理した要因のレベル
7
NMI ( ユーザ用 )
ILM = 15
8
NMI ( エミュレータ用 )
ILM = 4
9
ステップトレーストラップ
ILM = 4
EIT 要因を受理した後のほかの要因に対してマスクの処理を考慮すると , 同時に発生し
た EIT 要因の各ハンドラの実行順序は , 表 3.8-4 のようになります。
表 3.8-4 EIT ハンドラの実行順序
ハンドラの実行順序
要因
1
リセット *
2
未定義命令例外
3
INTE 命令 *
4
ステップトレーストラップ
5
NMI ( ユーザ用 )
6
INT 命令
7
ユーザ割込み
8
コプロセッサ不在トラップ , コプロセッサエラートラップ
*: ほかの要因は破棄されます。
50
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3.8 EIT ( 例外・割込み・トラップ )
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[例]
図 3.8-2 多重 EIT 処理
メインルーチン
NMI のハンドラ
INT 命令の
ハンドラ
優先度
( 高 ) NMI 発生
( 低 ) INT 命令実行
①最初に実行
②次に実行
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3.8 EIT ( 例外・割込み・トラップ )
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■ EIT の動作
以下の説明で , 転送元の「PC」とは各 EIT 要因を検出した命令のアドレスを示します。
また , 「次の命令のアドレス」とは , EIT を検出した命令により以下を意味します。
• LDI:32 のとき
: PC + 6
• LDI:20, COPOP, COPLD, COPST, COPSV のとき : PC + 4
• その他の命令のとき
: PC + 2
● ユーザ割込み・NMI の動作
ユーザ割込みまたはユーザ用 NMI の割込み要求が発生すると , 以下の順序で要求受理
の可否が判定されます。
[ 割込み要求受理の可否判定 ]
① 同時に発生した要求の割込みレベルを比較し , 最も強いレベル ( 最も小さい数値 )
を保持するものが選択されます。
比較に使用されるレベルは, マスク可能割込みについては対応するICRの保持す
る値が , NMI についてはあらかじめ定められた定数が使用されます。
② 同じレベルの割込み要求が複数発生しているときは , 最も若い割込み番号の割
込み要求が選択されます。
③ 割込みレベル≧レベルマスク値のとき , 割込み要求はマスクされ受理されません。
割込みレベル<レベルマスク値のとき , ④へ。
④ 選択された割込み要求がマスク可能割込みであるとき , I フラグが "0" ならば割
込み要求はマスクされ , 受理されません。I フラグが "1" ならば⑤へ。
選択された割込み要求が NMI であるとき , I フラグの値にかかわらず⑤へ。
⑤ 上記の条件が成立したとき , 命令処理の切れ目で割込み要求が受理されます。
EIT 要求検出時にユーザ割込み・NMI の要求が受理されると , 受理された割込み要求に
対応した割込み番号を使用して , CPU は以下のように動作します。
( 注意事項 ) [ 動作 ] における ( ) はレジスタの指すアドレスを表します。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ 次の命令のアドレス
→ (SSP)
⑤ 受理した要求の割込みレベル
→ ILM
⑥ "0"
→ S フラグ
⑦ (TBR +受理した割込み要求のベクタオフセット ) → PC
割込みシーケンス終了後 , ハンドラの先頭の命令を実行する前に新たな EIT の検出を
行います。この時点で受理可能な EIT が発生していると , CPU は EIT 処理シーケンス
に遷移します。
52
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3.8 EIT ( 例外・割込み・トラップ )
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● INT 命令の動作
INT #u8
u8 で示されるベクタの割込みハンドラへ分岐します。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ PC + 2
→ (SSP)
⑤ "0"
→ I フラグ
⑥ "0"
→ S フラグ
⑦ (TBR + 3FCH − 4 × u8)
→ PC
● INTE 命令の動作
INTE
ベクタ番号 #9 のベクタの割込みハンドラへ分岐します。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ PC + 2
→ (SSP)
⑤ "00100B"
→ ILM
⑥ "0"
→ S フラグ
⑦ (TBR + 3D8H)
→ PC
INTE 命令 , およびステップトレーストラップの処理ルーチン中では , INTE 命令は使用
しないでください。また , ステップ実行中は INTE による EIT の発生はありません。
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3.8 EIT ( 例外・割込み・トラップ )
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● ステップトレーストラップの動作
PS 中の SCR における T フラグをセットしてステップトレースの機能を許可にしてお
くと , 1 命令実行ごとにトラップが発生してブレークします。
[ ステップトレーストラップ検出の条件 ]
① T フラグ= 1
② 遅延分岐命令ではないとき。
③ INTE命令, ステップトレーストラップの処理ルーチン以外を実行中であるとき。
④ 以上の条件が成立すると , 命令動作の切れ目でブレークします。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ 次の命令のアドレス
→ (SSP)
⑤ "00100B"
→ ILM
⑥ "0"
→ S フラグ
⑦ (TBR + 3CCH)
→ PC
T フラグをセットしてステップトレーストラップを許可にしたとき , ユーザ用の NMI
とユーザ割込みは禁止状態となります。また , INTE 命令による EIT は発生しなくなり
ます。
FR ファミリでは , T フラグをセットした次の命令からトラップが発生します。
● 未定義命令例外の動作
命令のデコード時に未定義命令であることを検出すると , 未定義命令例外が発生しま
す。
[ 未定義命令例外の検出条件 ]
① 命令のデコード時に未定義命令であることを検出。
② 遅延スロット外に置かれている ( 遅延分岐命令の直後ではないこと ) 。
③ 以上の条件が成立すると , 未定義命令例外が発生してブレークします。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ PC
→ (SSP)
⑤ "0"
→ S フラグ
⑥ (TBR + 3C4H)
→ PC
PC として退避されるのは , 未定義命令例外を検出した命令自身のアドレスです。
54
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3.8 EIT ( 例外・割込み・トラップ )
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● コプロセッサ不在トラップ
実装していないコプロセッサを使用するコプロセッサ命令を実行すると , コプロセッ
サ不在トラップが発生します。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ 次の命令のアドレス
→ (SSP)
⑤ "0"
→ S フラグ
⑥ (TBR + 3E0H)
→ PC
● コプロセッサエラートラップ
コプロセッサを使用しているときにエラーが発生した場合 , 次にそのコプロセッサを
操作するコプロセッサ命令を実行したとき , コプロセッサエラートラップが発生しま
す。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ 次の命令のアドレス
→ (SSP)
⑤ "0"
→ S フラグ
⑥ (TBR + 3DCH)
→ PC
● RETI 命令の動作
RETI 命令は , EIT 処理ルーチンから復帰する命令です。
[ 動作 ]
① (R15)
→ PC
② R15 + 4
→ R15
③ (R15)
→ PS
④ R15 + 4
→ R15
RETI 命令は , S フラグが "0" の状態で実行する必要があります。
■ 注意事項
● 遅延スロット
分岐命令の遅延スロットには , EIT に関して制約があります。
分岐命令については「3.7 分岐命令」を参照してください。
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第 3 章 CPU および制御部
3.9 動作モード
3.9
MB91490 シリーズ
動作モード
MB91490 シリーズの動作モードについて説明します。
■ 動作モード
シングルチップモードのみサポートします。
内部 I/O, 内蔵 RAM, 内蔵 Flash が有効で , それ以外の領域へのアクセスが無効なモード
です。外部端子は , 周辺リソースまたは汎用ポートとして機能します。
56
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第 3 章 CPU および制御部
3.9 動作モード
MB91490 シリーズ
3.9.1
モード設定
FR ファミリでは , モード端子(MD2, MD1, MD0)とモードデータで動作モードの
設定を行います。
■ モード端子
MD2, MD1, MD0 の 3 端子で , モードベクタ , リセットベクタフェッチに関する指定を
行います。
表に示した設定以外は禁止です。
モード端子
MD2
MD1
MD0
0
0
0
モード名
リセットベクタ
アクセス領域
内 ROM モードベクタ
内部
備考
■ モードデータ
モードベクタフェッチ (「3.10.3 リセットシーケンス」を参照 ) によって , 内部のモード
レジスタ (MODR) に書き込むデータをモードデータとよびます。
モードレジスタに設定が行われた後 , 本レジスタの設定に従った動作モードで動作し
ます。
モードデータは , すべてのリセット要因で設定されます。また , ユーザプログラムから
は設定することはできません。
<モードデータ詳細説明>
bit23
bit22
bit21
bit20
bit19
bit18
bit17
bit16
0
0
0
0
0
1
1
1
動作モード設定ビット
[bit23 ∼ bit16] 予約ビット
必ず "00000111B" を設定してください。"00000111B" 以外の値を設定したときの動
作は保証できません。
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第 3 章 CPU および制御部
3.9 動作モード
MB91490 シリーズ
注意事項
3.9.2
動作モード設定上の注意事項について説明します。
■ 注意事項
モードベクタに設定するモードデータは , "000FFFF8H" にバイトデータとして配置す
る必要があります。
FR ファミリは , バイトエンディアンとしてビッグエンディアンを採用していますので ,
下図のように , bit31 ∼ bit24 の最上位バイトに配置してください。
bit 31
16 15
8 7
0
誤
000FFFF8H
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
モードデータ
正
000FFFF8H
モードデータ
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
000FFFFCH
58
24 23
リセットベクタ
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第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
MB91490 シリーズ
3.10
リセット ( デバイス初期化 )
リセット動作について説明します。
■ 概要
リセット要因が発生すると , デバイスはすべてのプログラムおよびハードウェア動作
を停止して状態を初期化します。この状態をリセット状態とよびます。
リセット要因の消失により , デバイスは初期状態からプログラムおよびハードウェア
動作を開始します。このリセット状態から動作開始に至る一連の動作をリセットシー
ケンスとよびます。
リセット要因 , リセットレベル , リセット動作モード , 設定初期化リセット (INIT) 解除
後の発振安定待ち時間を以下の表にまとめます。
リセットレベル
設定初期化
動作初期化
リセット要因 システム初期化
リセット
リセット (INIT) リセット(RST)
(SINIT) −強−
−中−
−弱−
リセット動作
モード
設定初期化
リセット (INIT)
解除後の発振
安定待ち時間
最小待ち時間
(OS1, OS0=00B)
外部 INITX
端子
発行する
発行する
発行する
通常 ( 非同期 )
リセット動作
のみ
低電圧検出
リセット
発行する
発行する
発行する
通常 ( 非同期 )
リセット動作
のみ
待ち時間 ( 中 )
(OS1, OS0=10B)
ウォッチ
ドッグ
リセット
発行しない
発行する
発行する
通常 ( 非同期 )
リセット動作
のみ
発振安定待ち
時間なし
発行する
通常 ( 非同期 )
リセット動作
もしくは同期
リセット動作
選択可
発振安定待ち
時間なし
ソフトウェア
リセット
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発行しない
発行しない
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59
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
3.10.1
MB91490 シリーズ
リセットレベル
MB91490 シリーズのリセット動作は 3 種類のレベルに分けられ , それぞれ発生要因
および初期化の内容が異なります。以下 , 各リセットレベルについて説明します。
■ システム初期リセット (SINIT)
すべてのシステムを初期化するリセットをシステム初期化リセット (SINIT) とよびま
す。
システム初期化リセット(SINIT)により初期化される主な内容は以下のとおりです。
[ システム初期化リセット (SINIT) による初期化箇所 ]
• 発振安定待ち時間 ( スタンバイ制御レジスタ (STCR) の OS1, OS0 ビット )
• 設定初期化リセット (INIT) で初期化されるすべての箇所
詳細はそれぞれの機能の解説を参照してください。
なお , 電源投入後は必ず INITX 端子にてシステム初期化リセット (SINIT) をかけてくだ
さい。
■ 設定初期化リセット (INIT)
発振安定待ち時間を除くすべての設定を初期化するリセットを設定初期化リセット
(INIT) とよびます。
設定初期化リセット (INIT) により初期化される主な内容は以下のとおりです。
[ 設定初期化リセット (INIT) による初期化箇所 ]
• 内部クロックに関するすべての設定 ( クロックソース選択 , PLL 制御 , 分周比設定 )
• その他 , 端子状態に関するすべての設定
• 動作初期化リセット (RST) で初期化されるすべての箇所
詳細はそれぞれの機能の解説を参照してください。
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第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
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■ 動作初期化リセット (RST)
プログラム動作を初期化するリセットを動作初期化リセット (RST) とよびます。
設定初期化リセット (INIT) 時には , 同時に動作初期化リセット (RST) も発生します。
動作初期化リセット (RST) により初期化される主な内容は以下のとおりです。
[ 動作初期化リセット (RST) による初期化箇所 ]
• プログラム動作
• CPU および内部バス
• 周辺回路のレジスタ設定値
• I/O ポート設定
• デバイスの動作モード
詳細はそれぞれの機能の解説を参照してください。
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第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
3.10.2
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リセット要因
各リセット発生要因と発生するリセットレベルについて説明します。
■ リセット要因
過去に発生したリセット要因は , RSRR ( リセット要因レジスタ ) を読み出すことによ
り知ることが可能です ( 各説明のレジスタ , フラグの詳細は , 「3.11 クロック生成制
御 」の「3.11.6 クロック生成制御部のブロックダイヤグラム 」, 「3.11.7 クロック生
成制御部のレジスタ詳細説明 」を参照 )。
■ INITX 端子入力 ( システム初期化リセット端子 )
外部端子の INITX 端子は , システム初期化リセット端子として機能します。
本端子へ "L" レベル入力を行っている間 , システム初期化リセット (SINIT) 要求が発生
します。
本端子へ "H" レベルを入力することにより , システム初期化リセット (SINIT) 要求は解
除されます。
本端子要求によるシステム初期化リセット (SINIT) が発生した場合 , RSRR ( リセット
要因レジスタ ) 中の bit15:INIT ビットがセットされます。
本端子要求によるシステム初期化リセット (SINIT) は, すべてのリセット要因中で最強
のものであり , すべての入力・動作・状態よりも優先されます。
なお , 電源投入直後は必ず INITX 端子にてシステム初期化リセット (SINIT) をかけてく
ださい。また , 電源投入直後は , 発振回路の発振安定待ち時間を確保するため , INITX
端子への "L" レベル入力を発振回路の要求する発振安定待ち時間の間持続してくださ
い (INITX 端子による SINIT では , 発振安定待ち時間の設定は最小値に初期化されてい
ます ) 。
• 発生要因
:外部 INITX 端子への "L" レベル入力
• 解除要因
:外部 INITX 端子への "H" レベル入力
• 発生レベル :システム初期化リセット (SINIT)
• 対応フラグ :bit15:INIT
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3.10 リセット ( デバイス初期化 )
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■ 低電圧検出リセット
電源端子 (VCC) の電圧を監視し , 一定電圧以下になったことを検出するとシステム初
期化リセット (SINIT) 要求が発生します。
一定電圧以上になったことを検出すると , システム初期化リセット (SINIT) 要求は解除
されます。
本要求によるシステム初期化リセット (SINIT) が発生した場合 , RSRR( リセット要因レ
ジスタ ) 中の bit15:INIT ビットがセットされます。
本要求によるシステム初期化リセット (SINIT) が発生した場合 , 発振安定待ち時間の設
定は待ち時間 ( 中 ) (OS1, OS0 = 10B) に初期化されます。
• 発生要因
:電源端子 (VCC) の一定電圧以下の検出
• 解除要因
:電源端子 (VCC) の一定電圧以上の検出
• 発生レベル :システム初期化リセット (SINIT)
• 対応フラグ :bit15:INIT
■ ウォッチドッグリセット
RSRR ( ウォッチドッグタイマ制御レジスタ ) に対して書込みを行うと , ウォッチドッ
グタイマが起動します。その後 , RSRR 中の bit9, bit8:WT1, WT0 ビットにて設定した周
期ごとにウォッチドッグリセット要求が発生します。
ウォッチドッグリセット要求は , 設定初期化リセット (INIT) 要求です。要求が受け付
けられて設定初期化リセット (INIT) が発生するか , 動作初期化リセット (RST) が発生
すると , ウォッチドッグリセット要求は解除されます。
ウォッチドッグリセット要求による設定初期化リセット (INIT) が発生した場合, RSRR
( リセット要因レジスタ ) 中の bit13:WDOG ビットがセットされます。
なお , ウォッチドッグリセット要求による設定初期化リセット (INIT) が発生した場合
では , 発振安定待ち時間の設定は初期化されません。
• 発生要因
:ウォッチドッグタイマの設定周期経過
• 解除要因
:設定初期化リセット (INIT) または動作初期化リセット (RST) の発生
• 発生レベル :設定初期化リセット (INIT)
• 対応フラグ :bit13:WDOG
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3.10 リセット ( デバイス初期化 )
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■ STCR:SRST ビット書込み ( ソフトウェアリセット )
STCR ( スタンバイ制御レジスタ ) 中の bit4:SRST ビットに "0" が書き込まれると , ソフ
トウェアリセット要求が発生します。
ソフトウェアリセット要求は , 動作初期化リセット (RST) 要求です。
要求が受け付けられて動作初期化リセット (RST) が発生すると , ソフトウェアリセッ
ト要求は解除されます。
ソフトウェアリセット要求による動作初期化リセット (RST) が発生した場合 , RSRR
( リセット要因レジスタ ) 中の bit11:SRST ビットがセットされます。
ソフトウェアリセット要求による動作初期化リセット (RST) は , TBCR ( タイムベース
カウンタ制御レジスタ ) 中の bit9:SYNCR ビットがセットされている場合 ( 同期リセッ
トモード ) , すべてのバスアクセスが停止した後でないと発生しません。
このため , バスの使用状況によっては動作初期化リセット (RST) が発生するまでに長
時間を要する場合があります。
• 発生要因
:STCR (スタンバイ制御レジスタ) 中のbit4:SRST ビットへの"0"書込み
• 解除要因
:動作初期化リセット (RST) の発生
• 発生レベル :動作初期化リセット (RST)
• 対応フラグ :bit11:SRST
<注意事項>
同期モードのソフトウェアリセットの使用に関しては TBCR( タイムベースカウンタ制御
レジスタ ) の bit9:SYNCR ビットの制限事項を参照してください。
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3.10 リセット ( デバイス初期化 )
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3.10.3
リセットシーケンス
リセット要因の消失により , デバイスはリセットシーケンスの実行を開始します。
リセットシーケンスは , リセットレベルによりそれぞれ動作内容が異なります。
各リセットレベルにおけるリセットシーケンスの動作内容について説明します。
■ システム初期化リセット (SINIT) 解除シーケンス
本リセットは外部 INITX 端子入力もしくは , 低電圧検出リセット要求で発生します。
システム初期化リセット (SINIT) 要求が解除されると , デバイスは以下の動作を順に実
行します。
(1) システム初期化リセット (SINIT) の解除
(2) 設定初期化リセット (INIT) 状態 , 内部クロック動作開始
(3) 設定初期化リセット (INIT) の解除 , 発振安定待ち状態への遷移
(4) [ 外部 INITX 端子入力によるシステム初期化リセット (SINIT) の場合 ]
最小発振安定待ち時間 (STCR の bit3, bit2:OS1, OS0=00B ) の間 , 動作初期化リセッ
ト (RST) 状態を保持 , 内部クロック動作停止
[ 低電圧検出リセットによるシステム初期化リセット (SINIT) の場合 ]
発振安定待ち時間 ( 中 ) (STCR の bit3, bit2:OS1, OS0=10B ) の間 , 動作初期化リセッ
ト (RST) 状態を保持 , 内部クロック停止
(5) 動作初期化リセット (RST) 状態 , 内部クロック動作開始
(6) 動作初期化リセット (RST) の解除 , 通常動作状態へ遷移
(7) 000FFFF8H 番地より , モードベクタの読出し
(8) MODR( モードレジスタ ) へ , モードベクタの書込み
(9) 000FFFFCH 番地より , リセットベクタの読出し
(10) PC( プログラムカウンタ ) へ , リセットベクタの書込み
(11) PC( プログラムカウンタ ) の示す番地より , プログラム動作開始
■ 設定初期化リセット (INIT) 解除シーケンス
本リセットはウォッチドッグリセットで発生します。
設定初期化リセット (INIT) 要求が解除されると , デバイスは以下の動作を順に実行し
ます。
(1) 設定初期化リセット (INIT) の解除
(2) 動作初期化リセット (RST) 状態 , 内部クロック動作開始
(3) 動作初期化リセット (RST) の解除 , 通常動作状態へ遷移
(4) 000FFFF8H 番地より , モードベクタの読出し
(5) MODR ( モードレジスタ ) へ , モードベクタの書込み
(6) 000FFFFCH 番地より , リセットベクタの読出し
(7) PC ( プログラムカウンタ ) へ , リセットベクタの書込み
(8) PC ( プログラムカウンタ ) の示す番地より , プログラム動作開始
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■ 動作初期化リセット (RST) 解除シーケンス
本リセットは , ソフトウェアリセットで発生します。
動作初期化リセット (RST) 要求が解除されると , デバイスは以下の動作を順に実行し
ます。
(1) 動作初期化リセット (RST) の解除 , 通常動作状態へ遷移
(2) 000FFFF8H 番地より , モードベクタの読出し
(3) MODR ( モードレジスタ ) へ , モードベクタの書込み
(4) 000FFFFCH 番地より , リセットベクタの読出し
(5) PC ( プログラムカウンタ ) へ , リセットベクタの書込み
(6) PC ( プログラムカウンタ ) の示す番地より , プログラム動作開始
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3.10 リセット ( デバイス初期化 )
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3.10.4
発振安定待ち時間
デバイスの原発振が停止していた , またはその可能性がある状態から復帰したとき ,
自動的に発振安定待ち状態に遷移します。本機能により発振開始後の安定していな
い発振器出力を使用しないようにします。
発振安定待ち時間中は , 内部および外部へのクロック供給は停止し , 内蔵タイムベー
スカウンタのみが動作して , STCR ( スタンバイ制御レジスタ ) にて設定された安定
待ち時間の経過を待ちます。
発振安定待ち動作の詳細について説明します。
■ 発振安定待ち発生要因
要因を以下に示します。
• INITX 端子もしくは , 低電圧検出リセット要因による設定初期化リセット (INIT) の
解除時
INITX 端子もしくは , 低低電圧検出リセット要因による設定初期化リセット (INIT)
が解除された場合 , 直後に発振安定待ち状態へ遷移します。
発振安定待ち時間の経過後は , 動作初期化リセット (RST) 状態へ遷移します。
INITX 端子による初期化時の発振安定待ち時間は最小値に設定されるため , INITX
端子の入力幅にて発振安定待ち時間を確保してください。
なお , ウォッチドッグリセット要因による設定初期化リセット (INIT) が解除された
場合には , 直後に発振安定待ち状態へは遷移せず , 動作初期化リセット (RST) 状態
へ遷移します。
• ストップモードからの復帰時
有効な外部割込み要求入力 (NMI を含む ) の発生によりストップモードが解除され
た直後に , 発振安定待ち状態へ遷移します。
INITX 端子もしくは , 低電圧検出リセッ
ト要因により解除された場合には , 設定初期化リセット (INIT) 状態を経て , 設定初
期化リセット (INIT) が解除された後 , 発振安定待ち状態へ遷移します。
発振安定待ち時間の経過後は , ストップモードが解除された要因に対応した状態へ
と遷移します。
• 有効な外部割込み要求入力 (NMI を含む ) の発生による復帰時 →
通常動作状態へ遷移します。
• INITX 端子もしくは , 低低電圧検出リセット要因によるシステム初期化リセット
(SINIT) 要求による復帰時 →
システム初期化リセット (SINIT) 状態へ遷移します。
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第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
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■ 発振安定待ち時間の選択
発振安定待ち時間は , 内蔵タイムベースカウンタを用いて計時されます。
発振安定待ち要因が発生して発振安定待ち状態へ遷移すると , 内蔵タイムベースカウ
ンタはいったん初期化された後 , 発振安定待ち時間の計測を開始します。
STCR ( スタンバイ制御レジスタ ) の bit3, bit2:OS1, OS0 ビットにより , 発振安定待ち時
間を 4 種類のうちから選択して設定することができます。
いったん選択した設定は , 外部 INITX 端子 , もしくは低電圧検出リセットによるシステ
ム初期化リセット (SINIT) 以外では初期化されません。設定初期化リセット (INIT) や動
作初期化リセット (RST) では , リセット発生以前に設定した発振安定待ち時間が保持
されます。
発振安定待ち時間として選択可能な4種類の設定は, それぞれ以下の用途を想定してあ
ります。
• OS1, OS0 = 00B:発振安定待ち時間なし
( ストップモードで PLL も発振器も停止させない場合 )
• OS1, OS0 = 01B:発振安定待ち時間 ( 小 )
(外部クロック入力や, ストップモードで発振器を停止させない場合)
• OS1, OS0 = 10B:発振安定待ち時間 ( 中 )
( セラミック振動子などの安定が速い発振子を使用する場合 )
• OS1, OS0 = 11B:発振安定待ち時間 ( 長 )
( 一般の水晶発振子などを使用する場合 )
なお , 電源投入直後は必ず INITX 端子にてシステム初期化リセット (SINIT) をかけてく
ださい。また , 下記状態では , 発振回路の発振安定待ち時間を確保するため , INITX 端
子への "L" レベル入力を発振回路の要求する安定待ち時間の間持続してください
(INITX 端子による SINIT では , 発振安定待ち時間の設定は最小値に初期化されていま
す)。
• 電源投入直後の INITX 端子入力
• ストップモードで発振停止中の INITX 端子入力
したがって , 安定発振を行うためには , INITX 端子入力にはメインクロックの発振安定
待ち時間を満たす期間 , "L" レベルを入力してください。
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第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
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3.10.5
リセット動作モード
動作初期化リセット (RST) には , 通常 ( 非同期 ) リセットモードと同期リセットモー
ドの 2 つのモードがあり , TBCR ( タイムベースカウンタ制御レジスタ ) 中の bit9:
SYNCR ビットによってどちらのモードで動作するかを設定します。
本モード設定は , 設定初期化リセット (INIT) のみで初期化されます。
設定初期化リセット (INIT) は , 常に非同期でリセット動作を行います。
各モード動作について説明します。
■ 通常リセット動作
動作初期化リセット (RST) 要求が発生した際に , 直ちに動作初期化リセット (RST) 状
態への遷移を行う動作を通常リセット動作とよびます。
本モードにおいては , リセット (RST) 要求が受け付けられると , 内部バスアクセスの動
作状態にかかわらず , 直ちにリセット (RST) 状態へ遷移します。
本モードでは , 各状態へ遷移する時点で行われていたバスアクセスについては , その結
果を保証できません。しかし , 動作初期化リセット (RST) 要求を確実に受け付けること
が可能です。
TBCR ( タイムベースカウンタ制御レジスタ ) 中の bit9:SYNCR ビットが "0" のとき , 通常
リセットモードとなります。
設定初期化リセット (INIT) の発生後の初期値は , 通常リセットモードとなります。
■ 同期リセット動作
動作初期化リセット (RST) 要求が発生した際に , すべてのバスアクセスが停止した後 ,
動作初期化リセット (RST) 状態への遷移を行う動作を同期リセット動作とよびます。
本モードにおいては , リセット (RST) 要求が受け付けられても , 内部バスアクセスが行
われている間はリセット (RST) 状態への遷移は行いません。
上記の要求が受け付けられると , それにより内部バスに対してスリープ要求が発行さ
れます。各バスが動作を切り上げてスリープ状態に移行すると , 動作初期化リセット
(RST) 状態へ遷移します。
本モードでは , 各状態へ遷移する時点ではすべてのバスアクセスが停止しているため ,
すべてのバスアクセスの結果を保証できます。
しかし , バスアクセスが何らかの理由により停止しない場合 , その間 , 各要求を受け付
けません。このような場合でも , 設定初期化リセット (INIT) は直ちに有効となります。
TBCR ( タイムベースカウンタ制御レジスタ ) 中の bit9:SYNCR ビットが "1" のとき , 同期
リセットモードとなります。
設定初期化リセット (INIT) 発生後の初期値は , 通常リセットモードに戻ります。
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第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
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<注意事項>
• DMA コントローラについては , 各要求の受付けにより転送停止を行いますので , 各状
態への遷移を遅延させることはありません。
• 同期モードのソフトウェアリセットの使用に関しては TBCR( タイムベースカウンタ制
御レジスタ ) の bit9:SYNCR ビットの制限事項を参照してください。
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91490 シリーズ
クロック生成制御
3.11
クロック生成制御について説明します。
■ 概要
内部動作クロックは以下のようにして生成されます。
• ソースクロックの生成:メインクロックを 2 分周または PLL 発振させ , 基本クロッ
クを生成します。
• 各内部クロックの生成:ソースクロックを分周し , 各部に供給する動作クロックを
生成します。
以下 , 各クロック生成とその制御について解説します。
各レジスタ , フラグについては ,「3.11.6 クロック生成制御部のブロックダイヤグラム」
および「3.11.7 クロック生成制御部のレジスタ詳細説明」を参照してください。
内部クロック
1~16分周
(DIVR0[7:4])
メインクロック
メイン2分周クロック
メイン
分周クロック
CPUクロック(CLKB)
ソースクロック
内部クロック
2分周
X0
X1
発振
回路
セレクタ
(CLKR[9:8])
1~16分周
(DIVR0[3:0])
周辺クロック(CLKP)
PLL
×2~8逓倍
(CLKR[14:12])
メインPLLクロック
メイン
クロック
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CLKR
DIVR0
: クロックソース
ソース制御
制御レジスタ
レジスタ
ジスタ0(CLKB/CLKP 用)
: 内部クロック分周設定レジス
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71
第 3 章 CPU および制御部
3.11 クロック生成制御
3.11.1
MB91490 シリーズ
ソースクロックの選択
ソースクロックの選択について解説します。
■ ソースクロックの選択
すべてのクロック供給源は , MB91490 シリーズ自身となります。
外部発振端子および内蔵発振回路は , メインクロックを動作中に任意に切り換えて使
用することが可能です。
• メインクロック:X0/X1 端子入力から生成し , 高速クロックとして使用することを
想定したクロックです。
ソースクロックは , 以下のクロックのうちから選択して生成します。
• メインクロックを 2 分周したもの
• メインクロックを PLL で逓倍したもの
ソースクロックの選択制御は , CLKR ( クロックソース制御レジスタ ) の設定によって
行います。
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91490 シリーズ
3.11.2
PLL 制御
メインクロックに対応した PLL 発振回路について , 動作 ( 発振 ) 許可・禁止と逓倍
率設定を制御することが可能です。
各制御は , CLKR ( クロックソース制御レジスタ ) の設定によって行います。
各制御内容について説明します。
■ PLL 動作許可
メイン PLL 発振動作の許可 / 停止は , CLKR ( クロックソース制御レジスタ ) の
bit10:PLL1EN ビットの設定によって行います。
PLL1EN ビットは , 設定初期化リセット (INIT) 後は "0" に初期化され , メイン PLL の発
振動作は停止しています。停止中は , ソースクロックとしてメイン PLL 出力を選択す
ることはできません。
プログラム動作を開始したら , まず , ソースクロックとして使用するメイン PLL の逓
倍率を設定し , かつ動作許可した後 , PLL のロック待ち時間の経過後にソースクロック
を切り換えてください。この際の PLL ロック待ち時間は , タイムベースタイマ割込み
を使用することを推奨いたします。
ソースクロックとしてメイン PLL 出力を選択している間は , PLL は動作停止させるこ
とを禁止します。
ストップモードに移行する際などで PLL を停止させたい場合は , いったんソースク
ロックをメインクロックの 2 分周したものに選択し直した後 , PLL を停止させてくだ
さい。
■ PLL 逓倍率
メイン PLL の逓倍率は , CLKR ( クロックソース制御レジスタ ) の bit14 ∼ bit12:PLL1S2,
PLL1S1, PLL1S0 ビットによって設定します。
設定初期化リセット (INIT) 後は全ビット "0" に初期化されています。
PLL 逓倍率設定を初期値より変更する場合 , プログラム動作開始後 , PLL を動作許可す
る前または同時に設定してください。逓倍率変更後は , ロック待ち時間の経過後にソー
スクロックを切り換えてください。この際の PLL ロック待ち時間は , タイムベースタ
イマ割込みを使用することを推奨します。
動作中に PLL 逓倍率設定を変更する場合 , いったんソースクロックを PLL 以外に切り
換えてから変更してください。逓倍率変更後は , 上記と同様にロック待ち時間の経過後
にソースクロックを切り換えてください。
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91490 シリーズ
【メインPLL逓倍率変更手順】
【メインPLL動作許可⇒ソースクロック切替え手順】
ソースクロック
メインPLL
ソースクロック
メインPLL
メインクロック
の2分周
停止
メインPLLクロック
動作(安定)
PLL逓倍率の設定
(CLKR[14:12] )
メインクロック
の2分周
ソースクロックの切替え
(CLKR[9:8]=00 B)
停止
メインクロック
の2分周
PLL動作許可
(CLKR[10]= PLL1EN=1B)
メインクロック
の2分周
PLL逓倍率の設定
(CLKR[14:12] )
動作
(不安定)
メインクロック
の2分周
PLLロック待ち時間確保
(600[ μs]以上)
メインクロック
の2分周
動作(不安定)
PLLロック待ち時間確保
(600[ μs]以上)
動作
(安定)
メインクロック
の2分周
ソースクロックの切替え
(CLKR[9:8] =10B)
動作(安定)
ソースクロックの切替え
(CLKR[9:8]=10 B)
動作
(安定)
メインPLLクロック
動作(安定)
メインPLLクロック
動作(安定)
【メインPLL動作停止手順】
ソースクロック
メインPLL
メインPLLクロック
動作
(安定)
ソースクロックの切替え
(CLKR[9:8]= 00B)
メインクロック
の2分周
動作
(安定)
PLL動作停止
(CLKR[10]= PLL1EN=0B)
メインクロック
の2分周
74
停止
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第 3 章 CPU および制御部
3.11 クロック生成制御
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(PLL1EN=1Bのまま)
】
【OSCD1=1B時のストップモード遷移
【OSCD1=1B時ストップモード遷移】
メインPLL
ソースクロック
メインPLLクロック
動作
(安定)
メインPLLクロック
ソースクロックの切替え
動作
(安定)
ソースクロックの切替え
(CLKR[ 9:8]=0 0B)
メインクロック
の2分周
メインPLL
ソースクロック
(CLKR [9:8]=00 B)
動作
(安定)
メインクロック
の2分周
動作
(安定)
PLL動作停止
(CLKR [10]=PLL1EN=0B)
メインクロック
の2分周
停止
ストップモード遷移
ストップモード遷移
(STCR[7] =STOP=1B)
(STCR[7] =STOP=1B)
停止
停止
停止
ストップモード復帰
ストップモード復帰
(STCR[7]=0B)
メインクロック
の2分周
(不安定)
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停止
(STCR[7]=0B)
停止
メインクロック
の2分周
(不安定)
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動作
(不安定)
75
第 3 章 CPU および制御部
3.11 クロック生成制御
3.11.3
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発振安定待ち・PLL ロック待ち時間
ソースクロックとして選択するクロックが安定動作状態にない場合 , 発振安定待ち時
間が必要です (「3.10.4 発振安定待ち時間」を参照 ) 。
PLL が動作開始後 , 設定された周波数に出力を安定させるにはロック待ち時間が必
要です。
各種ケースにおける待ち時間について説明します。
■ 電源投入後の待ち時間
電源投入後は , まずメインクロック用発振回路の発振安定待ち時間が必要となります。
発振安定待ち時間の設定は , INITX 端子入力 ( システム初期化リセット端子 ) により最
小値に初期化されるため , この発振安定待ち時間は , INITX 端子入力へ "L" レベルを入
力する時間により確保します。
この状態においては , PLL は動作を許可されていないため , ロック待ち時間はここでは
考慮する必要はありません。
■ システム / 設定初期化後の待ち時間
システム初期化リセット (SINIT) が解除後の設定初期化リセット (INIT) が解除される
と , 発振安定待ち状態へ遷移します。ここでは , 設定された発振安定待ち時間を内部的
に発生します。
INITX端子入力後の初めの発振安定待ち状態では, 設定時間は最小値に初期化されてい
るため , すぐに本状態は終了し , 動作初期化リセット (RST) 状態へと遷移します。
これらの状態においては , PLL はいずれも動作が許可されていないため , ここでは ,
ロック待ち時間を考慮する必要がありません。
■ PLL 動作許可後の待ち時間
プログラム動作開始後 , 停止状態の PLL を動作許可した場合 , ロック待ち時間が経過
しないとその PLL 出力を使用してはいけません。
ソースクロックとしてメイン PLL を選択していなければ , ロック待ち時間中もプログ
ラム動作は実行可能です。この際の PLL ロック待ち時間は , タイムベースタイマ割込
みを使用することを推奨します。
■ PLL 逓倍率変更後の待ち時間
プログラム動作開始後 , 動作状態の PLL の逓倍率設定を変更した場合も , ロック待ち
時間が経過しないとその PLL 出力を使用してはいけません。
ソースクロックとしてメイン PLL を選択していなければ , ロック待ち時間中もプログ
ラム動作は実行可能です。この際の PLL ロック待ち時間は , タイムベースタイマ割込
みを使用することを推奨します。
76
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91490 シリーズ
■ ストップモード復帰後の待ち時間
プログラム動作開始後 , ストップモードに遷移した場合の解除時には , プログラムにて
設定された時間の発振安定待ち時間を内部的に発生します。
ストップモード中にソースクロックとして選択しているクロック用発振回路を停止さ
せる設定の場合 , その発振回路の発振安定待ち時間と使用している PLL のロック待ち
時間を合わせた時間が必要となります。ストップモードに遷移させる前に, あらかじめ
双方を合わせた発振安定待ち時間を設定しておいてください。
ストップモード中に , ソースクロックとして選択しているクロック用発振回路を停止
させない設定の場合は , PLL は自動では動作を停止しません。よって , PLL を停止させ
ない限り発振安定待ち時間は不要です。
ストップモードに遷移させる前に , あらかじめ発振安定待ち時間を最小値に設定して
おくことを推奨いたします。
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77
第 3 章 CPU および制御部
3.11 クロック生成制御
3.11.4
MB91490 シリーズ
クロック分配
メインクロックより生成されたソースクロックを基に , 各機能用の内部クロックが
作成されます。
内部動作クロックは全部で 2 種類あり , それぞれが独立に分周比を設定できます。
各内部動作クロックについて説明します。
■ CPU クロック (CLKB)
CPU と内部メモリおよび内部バスに使用されるクロックです。
本クロックを使用する回路には , 以下のようなものがあります。
• CPU
• 内蔵 RAM, 内蔵 Flash
• ビットサーチモジュール
• I-bus, D-bus, F-bus, X-bus
• DMA コントローラ
動作可能な上限周波数を超える周波数になる逓倍率と分周比の組合せは設定しないで
ください。
■ 周辺クロック (CLKP)
周辺リソースおよびペリフェラルバスに使用されるクロックです。
本クロックを使用する回路には , 以下のようなものがあります。
• ペリフェラル ( 周辺 ) バス
• クロック制御部 ( バスインタフェース部のみ )
• 割込みコントローラ
• I/O ポート
• 外部割込み入力 , 16 ビットタイマなどの周辺リソース
動作可能な上限周波数を超える周波数になる逓倍率と分周比の組合せは設定しないで
ください。
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91490 シリーズ
3.11.5
クロック分周
各内部動作クロックは , それぞれ独立にソースクロックからの分周比を設定できま
す。この機能により , 各回路に最適な動作周波数を設定します。
■ クロック分周
分周比は , DIVR0 ( 内部クロック分周設定レジスタ 0) にて設定します。各レジスタに
は各クロックに対応する 4 ビットずつの設定ビットがあり , ( レジスタ設定値+ 1) がそ
のクロックのベースクロックに対する分周比となります。分周比設定が奇数であって
も , 常にデューティ比は 50% となります。
設定値の変更があった場合 , 設定後 , 次のクロックの立上りから変更後の分周比が有効
となります。
分周比設定は , 動作初期化リセット (RST) の発生では初期化されず , リセット発生前の
設定が維持されます。設定初期化リセット (INIT) の発生によってのみ初期化されます。
初期状態からソースクロックを高速なものに変更する前に , 必ず分周比の設定を行っ
てください。
ソースクロックの選択 , メイン PLL の逓倍率の設定 , 分周比の設定の組合せで上限周
波数を超える設定をした場合 , 動作は保証されませんので十分にご注意願います
( ソースクロック選択の変更設定との順序を間違えないように特に注意願います ) 。
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79
第 3 章 CPU および制御部
3.11 クロック生成制御
3.11.6
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クロック生成制御部のブロックダイヤグラム
以下にクロック生成制御部のブロックダイヤグラムを示します。図中のレジスタの
詳細については , 「3.11.7 クロック生成制御部のレジスタ詳細説明」を参照してく
ださい。
R-bus
■ クロック生成制御部のブロックダイヤグラム
[クロック生成部]
DIVR0レジスタ
CLKRレジスタ
CPUクロック分周
メインクロック
1/2
PLL
ソースクロック
周辺クロック分周
停止制御
X1
発振
回路
セレクタ
X0
CPUクロック(CLKB)
周辺クロック(CLKP)
[ストップ・スリープ制御部 ]
割込み
ストップ状態
STCRレジスタ
スリープ状態
状態遷移
制御回路
システム初期化リセット(SINIT)
INITX
低電圧検出
リセット
リセット発生FF
設定初期化リセット(INIT)
リセット発生FF
動作初期化リセット(RST)
[リセット要因回路]
RSRRレジスタ
[ウォッチドッグ制御部]
ウォッチドッグ
FF
CTBRレジスタ
タイムベース
カウンタ
カウンタクロック
セレクタ
TBCRレジスタ
オーバフロー検出
FF
割込み許可
80
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タイムベースタイマ
割込み
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第 3 章 CPU および制御部
3.11 クロック生成制御
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3.11.7
クロック生成制御部のレジスタ詳細説明
クロック生成制御部のレジスタについて説明します。
■ リセット要因レジスタ / ウォッチドッグタイマ制御レジスタ (RSRR)
アドレス:00000480H
初期値 (INITX 端子 /
低電圧検出リセット )
初期値 (INIT)
初期値 (RST)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
INIT
R
−
R
WDOG
R
−
R
SRST
R
−
R
WT1
R/W
WT0
R/W
1
−
0
−
0
−
0
0
*
×
*
×
*
×
×
*
×
*
*
×
0
0
0
0
R/W : リード / ライト可能
R : リードオンリ
「*」…要因により変化します。
「×」…初期化されません。
直前に発生したリセットの要因の保持 , ウォッチドッグタイマの周期設定 , および起動
制御を行うレジスタです。
本レジスタを読むと , 保持されたリセット要因は読出し後にクリアされます。読み出す
までの間に複数回のリセットが発生した場合 , リセット要因フラグは累積され , 複数の
フラグがセットされることになります。
本レジスタの WT1, WT0 ビットに周期設定値を書き込むと , ウォッチドッグタイマが
起動されます。それ以降は , リセット (RST) が発生するまで , ウォッチドッグタイマは
動作を続けます。
[bit15] INIT (INITialize reset occurred)
INITX 端子入力もしくは , 低電圧検出リセットによるリセット (SINIT) の発生の有
無を示します。
0
INITX 端子入力もしくは , 低電圧検出リセットによる SINIT は発生して
いません。
1
INITX 端子入力もしくは , 低電圧検出リセットによる SINIT が発生しま
した。
•
読出し直後に "0" に初期化されます。
•
読出し可能で , 書込みはビット値に影響を与えません。
[bit14] (reserved bit)
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第 3 章 CPU および制御部
3.11 クロック生成制御
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[bit13] WDOG (WatchDOG reset occurred)
ウォッチドッグタイマによるリセット (INIT) の発生の有無を示します。
•
0
ウォッチドッグタイマによる INIT は発生していません。
1
ウォッチドッグタイマによる INIT が発生しました。
INITX 端子入力もしくは , 低電圧検出リセットによるリセット (SINIT) , または読
出し直後に "0" に初期化されます。
•
読出し可能で , 書込みはビット値に影響を与えません。
[bit12] (reserved bit)
[bit11] SRST (Software ReSeT occurred)
STCR レジスタの SRST ビット ( ソフトウェアリセット ) によるリセット (RST) の発
生の有無を示します。
•
0
ソフトウェアリセットによる RST は発生していません。
1
ソフトウェアリセットによる RST が発生しました。
INITX 端子入力もしくは , 低電圧検出リセットによるリセット (SINIT) , または
読出し直後に "0" に初期化されます。
•
読出し可能で , 書込みはビット値に影響を与えません。
•
同期モードのソフトウェアリセットの使用に関しては TBCR( タイムベースカウ
ンタ制御レジスタ ) の bit9:SYNCR ビットの制限事項を参照してください。
[bit10] (reserved bit)
[bit9, bit8] WT1, WT0 (Watchdog interval Time select)
ウォッチドッグタイマの周期を設定します。
本ビットに書き込む値により , ウォッチドッグタイマの周期を下表に示す 4 種類の
うちから選択します。
WT1
WT0
ウォッチドッグリセットの発生
0
0
φ × 217 ( 初期値 )
0
1
φ × 219
1
0
φ × 221
1
1
φ × 223
(φ はソースクロックの周期 )
•
リセット (RST) により "00B" に初期化されます。
•
読出し可能で , 書込みはリセット (RST) 後 1 回のみ有効で , それ以降の書込みは
無効です。
82
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3.11 クロック生成制御
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■ スタンバイ制御レジスタ (STCR)
bit7
アドレス:00000481H
bit6
STOP SLEEP
R/W
R/W
0
0
初期値 (INITX 端子 )
初期値
( 低電圧検出リセット )
初期値 (INIT)
初期値 (RST)
bit5
bit4
bit3
bit2
bit1
bit0
HIZ
R/W
1
SRST
R/W
1
OS1
R/W
0
OS0
R/W
0
−
R/W
−
OSCD1
R/W
1
0
0
1
1
1
0
−
1
0
0
0
0
1
1
1
×
×
×
×
1
1
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
デバイスの動作モードを制御するレジスタです。
ストップ , スリープの 2 つのスタンバイモードへの遷移 , ストップモード中の端子およ
び発振停止制御を行うほか , 発振安定待ち時間の設定 , ソフトウェアリセットの発行を
行います。
<注意事項>
スタンバイモードに入れる場合は , 同期スタンバイモード (TBCR: タイムベースカウンタ
制御レジスタの bit8: SYNCS ビットにて設定します ) を使用した上で , 以下のシーケンス
を必ず使用してください。
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
STB
#0x5A,R1
R1,@R2
// クリアコマンド (2)
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
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3.11 クロック生成制御
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以下に , スタンバイ制御レジスタ (STCR) の各ビットの機能を説明します。
[bit7] STOP (STOP mode)
ストップモードへの遷移を指示します。bit6:SLEEP ビットと本ビット両方に "1" を
書き込んだ場合は本ビットの方が優先となり , ストップモードへ遷移します。
0
ストップモードへの遷移は行いません ( 初期値 ) 。
1
ストップモードへ遷移します。
•
リセット (RST) およびストップ復帰要因により "0" に初期化されます。
•
読出しおよび書込みが可能です。
[bit6] SLEEP (SLEEP mode)
スリープモードへの遷移を指示します。bit7:STOP ビットと本ビット両方に "1" を書
き込んだ場合は bit7:STOP ビットの方が優先となり , ストップモードへ遷移します。
0
スリープモードへの遷移は行いません ( 初期値 ) 。
1
スリープモードへ遷移します。
•
リセット (RST) およびスリープ復帰要因により "0" に初期化されます。
•
読出しおよび書込みが可能です。
[bit5] HIZ (HIZ mode)
ストップモード時の端子状態を制御します。
0
ストップモード遷移前の端子状態を維持します。
1
ストップモード中は端子出力をハイインピーダンス状態にします
( 初期値 )。
•
リセット (INIT) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
[bit4] SRST (Software ReSeT)
ソフトウェアリセット (RST) の発行を指示します。
84
0
ソフトウェアリセットを発行します。
1
ソフトウェアリセットの発行は行いません ( 初期値 ) 。
•
リセット (RST) により "1" に初期化されます。
•
読出しおよび書込みが可能です。読出し値は常に "1" となります。
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3.11 クロック生成制御
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[bit3, bit2] OS1, OS0 (Oscillation Stabilization time select)
リセット (INIT) 後 , およびストップモード復帰後などにおける発振安定待ち時間を
設定します。
本ビットに書き込む値により , 発振安定待ち時間を下表に示す 4 種類のうちから選
択します。
OS1
OS0
発振安定待ち時間
メイン発振
10 MHz の場合
メイン発振
20 MHz の場合
0
0
φ × 21 ( 初期値 )
400 ns
200 ns
0
1
φ × 211
408 μs
204 μs
1
0
φ × 216
13.1 ms
6.55 ms
1
1
φ × 222
838 ms
419 ms
(φ はソースクロックの周期で , メインクロックの 2 倍の周期 )
•
INITX 端子入力によるリセット (SINIT) により "00B" に初期化されます。
•
低電圧検出リセットによるリセット (SINIT) により "10B" に初期化されます。
•
読出しおよび書込みが可能です。
[bit1] (reserved bit)
予約ビットです。MB91490 シリーズでは , 本ビットへの書込みは常に "1" を書き込
んでください。
[bit0] OSCD1 (Oscillation Disable mode for XIN1)
メイン発振入力 (X0, X1) におけるストップモード時の発振停止を制御します。
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0
ストップモード中もメイン発振は停止しません。
1
ストップモード中はメイン発振を停止します ( 初期値 )。
•
リセット (INIT) により "1" に初期化されます。
•
読出しおよび書込みが可能です。
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第 3 章 CPU および制御部
3.11 クロック生成制御
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■ タイムベースカウンタ制御レジスタ (TBCR)
アドレス:00000482H
初期値 (INIT)
初期値 (RST)
bit15
bit14
bit13
bit12
bit11
TBIF
R/W
0
0
TBIE
R/W
0
0
TBC2
R/W
×
×
TBC1
R/W
×
×
TBC0
R/W
×
×
bit10
−
R/W
−
bit9
bit8
SYNCR SYNCS
R/W
R/W
0
0
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
タイムベースタイマ割込みなどを制御するレジスタです。
タイムベースタイマ割込みの許可 , 割込みインターバル時間の選択を行うほか , リセッ
ト動作のオプション機能の設定を行います。
以下に , タイムベースカウンタ制御レジスタ (TBCR) の各ビットの機能を説明します。
[bit15] TBIF (Time-Base timer Interrupt Flag)
タイムベースタイマ割込みフラグです。
タイムベースカウンタが設定されたインターバル時間 (bit13∼bit11:TBC2∼TBC0ビッ
トにて設定 ) を経過したことを示します。
bit14:TBIE ビットにより割込み発生が許可 (TBIE=1) されているときに本ビットが
"1" になると , タイムベースタイマ割込み要求が発生します。
•
•
クリア要因
命令による "0" の書込み
セット要因
設定されたインターバル時間の経過 ( タイムベースカウンタ出力
の立下りエッジ検出 )
リセット (RST) により "0" に初期化されます。
読出しおよび書込みが可能です。ただし , 書込みは "0" のみ可能で , "1" を書き込
んでもビット値は変化しません。また , リードモディファイライト (RMW) 系命
令での読出し値は , 常に "1" となります。
[bit14] TBIE (Time-Base timer Interrupt Enable)
タイムベースタイマ割込み要求出力許可ビットです。
タイムベースカウンタのインターバル時間の経過による割込み要求出力を制御し
ます。本ビットが "1" のときに bit15:TBIF ビットが "1" になると , タイムベースタ
イマ割込み要求が発生します。
86
0
タイムベースタイマ割込み要求出力禁止 ( 初期値 )
1
タイムベースタイマ割込み要求出力許可
•
リセット (RST) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
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第 3 章 CPU および制御部
3.11 クロック生成制御
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[bit13 ∼ bit11] TBC2, TBC1, TBC0 (Time-Base timer Counting time select)
タイムベースタイマで使用するタイムベースカウンタのインターバル時間を設定
します。
本ビットに書き込む値により , インターバル時間を下表に示す 8 種類のうちから選
択します。
TBC2
TBC1
TBC0
タイマインターバル時間
原発振 20 MHz かつ
PLL が 4 逓倍の場合
0
0
0
φ × 211
25 μs
0
0
1
φ × 212
51.2 μs
0
1
0
φ × 213
102.4 μs
0
1
1
φ × 222
52.4 ms
1
0
0
φ × 223
104.9 ms
1
0
1
φ × 224
209.7 ms
1
1
0
φ × 225
419.4 ms
1
1
1
φ × 226
838.9 ms
(φ はソースクロックの周期 )
• 初期値は不定です。割込みを許可する前に必ず値を設定してください。
• 読出しおよび書込みが可能です。
[bit10] (reserved bit)
予約ビットです。読出し値は不定で , 書込みは動作に影響を与えません。
[bit9] SYNCR (SYNChronous Reset enable)
同期リセット動作許可ビットです。
動作初期化リセット (RST) 要求が発生した際に , 直ちにリセット (RST) 遷移を行う
通常リセット動作を行うか , すべてのバスアクセスが停止した後 , 動作初期化リ
セット (RST) 遷移を行う同期リセット動作を行うかを選択します。
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0
通常リセット動作 ( 初期値 )
1
同期リセット動作
•
リセット (INIT) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
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3.11 クロック生成制御
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制限事項
同期モードのソフトウェアリセットを使用する時は , STCR( スタンバイ制御レジス
タ ) の SRST ビットに "0" を設定する前に , 以下 2 つの条件を必ず満たしてください。
•
割込み許可フラグ (I-Flag) を割込み禁止 (I-Flag=0) に設定する。
•
NMI を使用しない。
[bit8] SYNCS (SYNChronous Standby enable)
同期スタンバイ動作許可ビットです。
スタンバイモード ( スリープモードまたはストップモード ) を使用する際は必ず "1"
を設定してください。
0
通常スタンバイ動作 ( 初期値 )
1
同期スタンバイ動作
•
リセット (INIT) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
<注意事項>
スタンバイモードに遷移する際には, 必ず"1"を設定し, 同期スタンバイ動作としてください。
■ タイムベースカウンタクリアレジスタ (CTBR)
アドレス:00000483H
初期値 (INIT)
初期値 (RST)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
D7
W
×
×
D6
W
×
×
D5
W
×
×
D4
W
×
×
D3
W
×
×
D2
W
×
×
D1
W
×
×
D0
W
×
×
W : ライトオンリ
「×」…初期化されません。
タイムベースカウンタを初期化するためのレジスタです。
本レジスタに連続して "A5H" , "5AH" を書き込むと , "5AH" 書込みの直後にタイムベー
スカウンタを全ビット "0" にクリアします。"A5H" 書込みと "5AH" 書込みの間の時間
に制限はありませんが , "A5H" 書込みの後に "5AH" 以外のデータを書き込むと , 再度
"A5H" を書き込まないと "5AH" を書き込んでもクリア動作は行いません。
本レジスタの読出し値は不定です。
<注意事項>
本レジスタを使用してタイムベースカウンタをクリアすると , 発振安定待ち時間 , ウォッ
チドッグタイマ周期 , およびタイムベースタイマの周期が一時的に変動します。
88
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第 3 章 CPU および制御部
3.11 クロック生成制御
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■ クロックソース制御レジスタ (CLKR)
bit15
アドレス:00000484H
初期値 (INIT)
初期値 (RST)
−
R/W
−
×
bit14
bit13
bit12
PLL1S2 PLL1S1 PLL1S0
R/W
R/W
R/W
0
0
0
×
×
×
bit11
−
R/W
−
bit10
bit9
bit8
PLL1EN CLKS1 CLKS0
R/W
R/W
R/W
0
0
0
×
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
ソースクロックの選択やメイン PLL の制御を行うレジスタです。
本レジスタにてソースクロックを選択します。また , メイン PLL の動作許可および逓
倍率の選択を制御します。
[bit15] (reserved bit)
予約ビットです。MB91490 シリーズでは , 本ビットへの書込みは常に "0" を書き込
んでください。
[bit14 ∼ bit12] PLL1S2, PLL1S1, PLL1S0 (PLL1 ratio Select 2 ∼ 0)
メイン PLL の逓倍率選択ビットです。
メイン PLL の逓倍率を下記の組合せのうちから選択します。
本ビットは , ソースクロックとしてメイン PLL を選択している間は書換えを禁止し
ます。
動作可能な上限周波数を超える設定をしないでください。
PLL1S2
PLL1S1
PLL1S0
メイン PLL
逓倍率
メイン発振 10 MHz
の場合
メイン発振 20 MHz
の場合
0
0
0
× 1 ( 等倍 )
設定禁止
設定禁止
0
0
1
× 2 (2 逓倍 )
設定禁止
φ= 25.0 ns (40 MHz時 )
0
1
0
× 3 (3 逓倍 )
設定禁止
φ= 16.6 ns (60 MHz 時 )
0
1
1
× 4 (4 逓倍 )
φ= 25.0 ns (40 MHz 時 )
φ= 12.5 ns (80 MHz 時 )
1
0
0
× 5 (5 逓倍 )
φ= 20.0 ns (50 MHz 時 )
設定禁止
1
0
1
× 6 (6 逓倍 )
φ= 16.6 ns (60 MHz 時 )
設定禁止
1
1
0
× 7 (7 逓倍 )
φ= 14.3 ns (70 MHz 時 )
設定禁止
1
1
1
× 8 (8 逓倍 )
φ= 12.5 ns (80 MHz 時 )
設定禁止
(φ はメイン PLL クロックの周期 )
CM71-10155-3
•
リセット (INIT) により "000B" に初期化されます。
•
読出しおよび書込みが可能です。
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第 3 章 CPU および制御部
3.11 クロック生成制御
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[bit11] (reserved bit)
予約ビットです。MB91490 シリーズでは , 本ビットへの書込みは常に "0" を書き込
んでください。
[bit10] PLL1EN (PLL1 ENable)
メイン PLL の動作許可ビットです。
本ビットは , ソースクロックとしてメイン PLL を選択している間は書換えを禁止し
ます。また , 本ビットが "0" の間はソースクロックとしてメイン PLL を選択するこ
とを禁止します。
bit9, bit8: CLKS1, CLK0 ビットの設定を参照してください。
STCR の bit0:OSCD1 が "1" であると , ストップモード中は本ビットが "1" であって
もメイン PLL は停止します。ストップモードからの復帰後は動作許可に戻ります。
0
メイン PLL 停止 ( 初期値 )
1
メイン PLL 動作許可
•
リセット (INIT) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
[bit9, bit8] CLKS1, CLKS0 (CLocK source Select)
使用するソースクロックを設定します。
本ビットに書き込む値により , ソースクロックを下表に示す 3 種類のうちから選択
します。
CLKS1
CLKS0
0
0
メイン 2 分周 ( 初期値 )
0
1
設定禁止
1
0
メイン PLL
1
1
設定禁止
ソースクロック設定
•
リセット (INIT) により "00B" に初期化されます。
•
読出しおよび書込みが可能です。
<注意事項>
bit9:CLKS1 が "1" の間は bit8:CLKS0 の値を変更することはできません。
[ 変更可能な組合せ ]
00B → 10B
10B → 00B
上記の組合せ以外は設定禁止です。
90
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91490 シリーズ
■ 内部クロック分周設定レジスタ 0 (DIVR0)
アドレス:00000486H
初期値 (INIT)
初期値 (RST)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
B3
R/W
0
B2
R/W
0
B1
R/W
0
B0
R/W
0
P3
R/W
0
P2
R/W
0
P1
R/W
1
P0
R/W
1
×
×
×
×
×
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
各内部クロックのソースクロックに対する分周比を制御するレジスタです。
本レジスタでは , CPU クロック (CLKB) と , 周辺クロック (CLKP) の分周比の設定を行
います。
ソースクロックの選択 , メイン PLL の逓倍率の設定 , 分周比の設定の組合せで上限周波
数を超える設定をした場合 , 動作は保証されませんので十分にご注意願います。また ,
ソースクロック選択の変更設定との順序を間違えないように注意願います。
本レジスタの設定の変更があった場合 , 設定後 , 次のクロックから変更後の分周比が有
効となります。
[bit15 ∼ bit12] B3, B2, B1, B0 (clkB divide select 3 ∼ 0)
CPU クロック (CLKB) のクロック分周比設定ビットです。
CPU クロック (CLKB) のクロック分周比を設定します。
本ビットに書き込む値により , CPU クロック (CLKB) のソースクロックに対する分
周比 ( クロック周波数 ) を下表に示す 16 種類のうちから選択します。
動作可能な上限周波数を超える周波数になる分周比は設定しないでください。
B3
B2
B1
B0
クロック分周比
0
0
0
0
φ
0
0
0
1
φ × 2 (2 分周 )
0
0
1
0
φ × 3 (3 分周 )
0
0
1
1
φ × 4 (4 分周 )
0
1
0
0
φ × 5 (5 分周 )
0
1
0
1
φ × 6 (6 分周 )
0
1
1
0
φ × 7 (7 分周 )
0
1
1
1
φ × 8 (8 分周 )
…
…
…
…
…
1
1
1
1
φ × 16 (16 分周 )
(φ は内部ソースクロックの周期 )
• リセット (INIT) により "0000B" に初期化されます。
• 読出しおよび書込みが可能です。
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3.11 クロック生成制御
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[bit11 ∼ bit8] P3, P2, P1, P0 (clkP divide select 3 ∼ 0)
周辺クロック (CLKP) のクロック分周比設定ビットです。
周辺クロック (CLKP) のクロック分周比を設定します。
本ビットに書き込む値により , 周辺クロック (CLKP) のソースクロックに対する分
周比 ( クロック周波数 ) を下表に示す 16 種類のうちから選択します。
動作可能な上限周波数を超える周波数になる分周比は設定しないでください。
P3
P2
P1
P0
クロック分周比
0
0
0
0
φ
0
0
0
1
φ × 2 (2 分周 )
0
0
1
0
φ × 3 (3 分周 )
0
0
1
1
φ × 4 (4 分周 )
0
1
0
0
φ × 5 (5 分周 )
0
1
0
1
φ × 6 (6 分周 )
0
1
1
0
φ × 7 (7 分周 )
0
1
1
1
φ × 8 (8 分周 )
…
…
…
…
…
1
1
1
1
φ × 16 (16 分周 )
(φ はソースクロックの周期 )
• リセット (INIT) により "0011B" に初期化されます。
• 読出しおよび書込みが可能です。
92
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3.11 クロック生成制御
MB91490 シリーズ
3.11.8
クロック制御部の周辺回路
クロック制御部内の周辺回路機能について説明します。
■ タイムベースカウンタ
クロック制御部には 26 ビット長のタイムベースカウンタがあり , ソースクロックで動
作しています。
タイムベースカウンタは , 発振安定待ち時間の計測 (「3.10.4 発振安定待ち時間」を参
照 ) のほか , 以下の用途に使用されます。
• ウォッチドッグタイマ
システムの暴走検出用のウォッチドッグタイマをタイムベースカウンタのビット
出力を用いて計測します。
• タイムベースタイマ
タイムベースカウンタ出力を用いてインターバル割込みを発生します。
以下 , これらの機能について解説します。
● ウォッチドッグタイマ
ウォッチドッグタイマは , タイムベースカウンタ出力を用いた暴走検出用タイマです。
プログラムの暴走などで設定したインターバルの間にウォッチドッグリセットの発生
延期動作が行われなくなると , ウォッチドッグリセットとして設定初期化リセット
(INIT) 要求を発生します。
[ ウォッチドッグタイマの起動と周期設定 ]
ウォッチドッグタイマは , リセット (RST) 後の 1 回目の RSRR ( リセット要因レジ
スタ / ウォッチドッグタイマ制御レジスタ ) の WT1, WT0 ビットへの周期設定値書
込み動作により起動します。このとき , ウォッチドッグタイマのインターバル時間
を bit9, bit8:WT1, WT0 ビットにより設定します。インターバル時間の設定は , この
最初の書込みで設定した時間のみが有効となり , それ以降の書込みはすべて無視さ
れます。
[ ウォッチドッグリセットの発生 ]
ウォッチドッグリセット発生用フラグは , 設定したインターバルのタイムベースカ
ウンタ出力の立下りエッジによってセットされます。2 度目の立下りエッジの検出
時にフラグがセットされていると , ウォッチドッグリセットとして設定初期化リ
セット (INIT) 要求を発生します。
[ ウォッチドッグタイマの停止 ]
いったん , ウォッチドッグタイマを起動すると , 動作初期化リセット (RST) が発生
するまではウォッチドッグタイマを停止することはできません。
動作初期化リセット (RST) の発生する以下の状態ではウォッチドッグタイマは停
止し , 再度プログラム動作にて起動するまでは機能しません。
• 動作初期化リセット (RST) 状態
• 設定初期化リセット (INIT) 状態
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3.11 クロック生成制御
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• システム初期化リセット (SINIT) 状態
• 発振安定待ちリセット (RST) 状態
[ ウォッチドッグタイマの一時停止 ( 自動発生延期 ) ]
ウォッチドッグタイマは , CPU のプログラム動作が停止している場合には , いった
ん , ウォッチドッグリセット発生用フラグを初期化し , ウォッチドッグリセットの
発生を延期します。プログラム動作の停止とは具体的には以下の動作を示します。
・スリープ状態
・ストップ状態
・発振安定待ち RUN 状態
・D-bus ( データバス ) に対する DMA 転送中
・エミュレータデバッガを使用中のブレーク中
また , タイムベースカウンタのクリアを行うと , 同時にウォッチドッグリセット発
生用フラグも初期化され , ウォッチドッグリセットの発生が延期されます。
<注意事項>
ウォッチドッグタイマを起動した後 , スリープモード / ストップモードへの移行時には ,
STOP モードビット /SLEEP モードビットをセットした後 , スタンバイ制御レジスタ
(STCR) を読み出す直前にタイムベースカウンタをクリアしてください。以下にプログラ
ム例を記載します。
● サンプルプログラム
スタンバイ ( ストップまたはスリープ ) モード移行処理
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
// STCR レジスタ (0481H)
LDI
#_STCR,R0
LDI
#value_of_standby, R1 // value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBRへの5AH ライト(タイムベースカウンタクリア)
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
NOP
NOP
@R0,R1
// STCR ダミーリード
// タイミング調整用 NOP × 5
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
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3.11 クロック生成制御
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● タイムベースタイマ
タイムベースタイマは , タイムベースカウンタ出力を用いたインターバル割込み発生
用タイマです。
メイン PLL のロック待ち時間など , 最大で { ソースクロックの周期× 226} サイクル
までの比較的長時間の時間計測を行う用途に適しています。
設定したインターバルに対応するタイムベースカウンタの出力の立下りエッジを検出
するとタイムベースタイマ割込み要求を発生します。
[ タイムベースタイマの起動とインターバル設定 ]
タイムベースタイマは , TBCR ( タイムベースカウンタ制御レジスタ ) の bit13 ∼
bit11:TBC2, TBC1, TBC0 ビットにてインターバル時間を設定します。
設定したインターバルに対応するタイムベースカウンタの出力の立下りエッジは
常に検出されているため , インターバル時間の設定後はまず bit15:TBIF ビットをク
リアした後 , bit14:TBIE ビットを "1" にして割込み要求出力を許可してください。
インターバル時間を変更する際は , あらかじめ bit14:TBIE ビットを "0" にして割込
み要求出力を禁止しておいてください。
タイムベースカウンタはこれらの設定には影響されず , 常にカウント動作を行って
いますので , 正確なインターバル割込み時間を得るためには割込みを許可する前に
タイムベースカウンタをクリアしてください。そうでないと , 割込み許可直後に割
込み要求が発生することがあります。
[ プログラムによるタイムベースカウンタのクリア ]
CTBR ( タイムベースカウンタクリアレジスタ ) に対して "A5H", "5AH" の順でデー
タを書き込むと , "5AH" 書込みの直後に , タイムベースカウンタを全ビット "0" にク
リアします。"A5H" 書込みと "5AH" 書込み間の時間に制限はありませんが , "A5H"
書込みの後に"5AH"以外のデータを書き込むと, 再度"A5H"を書き込まないと"5AH"
を書き込んでもクリア動作は行いません。
このタイムベースカウンタのクリアを行うことにより , 同時にウォッチドッグリ
セット発生用フラグも初期化され , ウォッチドッグリセットの発生がいったん延期
されます。
[ デバイス状態によるタイムベースカウンタのクリア ]
タイムベースカウンタは , 以下のデバイス状態の遷移時に同時に全ビット "0" にク
リアされます。
• ストップ状態
• 設定初期化リセット (INIT) 状態
• システム初期化リセット (SINIT) 状態
特にストップ状態の場合 , 発振安定待ち時間の計測のためにタイムベースカウンタ
が使用されるため , 意図せずにタイムベースタイマのインターバル割込みが発生し
てしまうことがあります。そのため , ストップモードを設定する前には , タイムベー
スタイマ割込みを禁止し , タイムベースタイマを使用しないようにしてください。
それ以外の状態については , 動作初期化リセット (RST) が発生するため , タイム
ベースタイマ割込みは自動的に禁止されます。
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第 3 章 CPU および制御部
3.11 クロック生成制御
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<注意事項>
ウォッチドッグタイマを起動した後 , スリープモード / ストップモードへの移行時には ,
STOP モードビット /SLEEP モードビットをセットした後 , スタンバイ制御レジスタ
(STCR) を読み出す直前にタイムベースカウンタをクリアしてください。以下にプログラ
ム例を記載します。
● サンプルプログラム
スタンバイ ( ストップまたはスリープ ) モード移行処理
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
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第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91490 シリーズ
3.12
デバイス状態制御
各種状態とその制御について説明します。
■ デバイス状態と各遷移
状態遷移を下記に示します。
図 3.12-1 デバイス状態と各遷移
0. INITX端子=0(SINIT)
1. INITX端子=0もしくは,低電圧検出リセット発生(SINIT)
2. INITX端子=1かつ,低電圧検出リセット解除(SINIT)
3. INIT 解除(7 による遷移の場合)
4. INIT 解除(2 による遷移の場合)
5. 発振安定待ち終了
6. RST 解除
7. ウォッチドッグリセット(INIT)
8. ソフトウェアリセット(RST)
パワーオン
9. ストップ(命令書込み)
10. クロックを必要としない外部割込み
0
11. スリープ(命令書込み)
12. 割込み
遷移要求の優先順位
最強
システム初期化リセット
(SINIT)
システム初期化リセット(SINIT)
設定初期化リセット(INIT)
2
発振安定待ち終了
動作初期化リセット(RST)
1
設定初期化リセット
(INIT)
割込み要求
ストップ
3
最弱
スリープ
4
1
1
発振安定待ち
リセット
ストップ
10
5
9
1
1
動作初期化リセット
(RST)
発振安定待ちRUN
5
6
8
11
1
スリープ
7
RUN
1
12
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3.12 デバイス状態制御
MB91490 シリーズ
MB91490 シリーズのデバイスの動作状態には以下のものがあります。
● RUN 状態 ( 通常動作 )
プログラム実行状態です。
すべての内部クロックが供給され , すべての回路が動作可能な状態です。
各状態遷移要求を受け付けますが , 同期リセットモードを選択している場合 , 通常リ
セットモードの場合と一部要求に対する状態遷移動作が異なります。詳細は , 「3.10.5
リセット動作モード」
「■同期リセット動作」を参照してください。
● スリープ状態
プログラム停止状態です。プログラム動作により遷移します。
CPU のプログラム実行のみ停止し , 周辺回路は動作可能な状態です。各種内蔵メモリ
および内部バスは DMA コントローラが要求しない限り停止状態です。
有効な割込み要求の発生により , 本状態は解除され , RUN 状態 ( 通常動作 ) へ遷移しま
す。
システム初期化リセット (SINIT) 要求の発生により , システム初期化リセット (SINIT)
状態へ遷移します。
● ストップ状態
デバイス停止状態です。プログラム動作により遷移します。
すべての内部回路が停止します。内部クロックはすべて停止し , 発振回路およびメイン
PLL は設定により停止させることが可能です。また , 設定により , 外部端子を一律ハイ
インピーダンスにすることが可能です ( 一部端子を除く )。
特定の ( クロックを必要としない ) 有効な割込み要求の発生により , 発振安定待ち RUN
状態へ遷移します。
システム初期化リセット (SINIT) 要求の発生により , システム初期化リセット (SINIT)
状態へ遷移します。
● 発振安定待ち RUN 状態
デバイス停止状態です。ストップ状態からの復帰後に遷移します。
クロック発生制御部 (タイムベースカウンタおよびデバイス状態制御部) を除くすべて
の内部回路が停止します。内部クロックはすべて停止しますが , 発振回路および動作許
可されていたメイン PLL は動作しています。
ストップ状態などでの外部端子のハイインピーダンス制御は解除されます。
設定された発振安定待ち時間の経過により , RUN 状態 ( 通常動作 ) へ遷移します。
システム初期化リセット (SINIT) 要求の発生により , システム初期化リセット (SINIT)
状態へ遷移します。
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3.12 デバイス状態制御
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● 発振安定待ちリセット (RST) 状態
デバイス停止状態です。設定初期化リセット (INIT) 状態からの復帰後に遷移します。
クロック発生制御部 (タイムベースカウンタおよびデバイス状態制御部) を除くすべて
の内部回路が停止します。内部クロックはすべて停止しますが , 発振回路は動作してい
ます。
内部回路に対し , 動作初期化リセット (RST) を出力します。
設定された発振安定待ち時間の経過により , 動作初期化リセット (RST) 状態へ遷移し
ます。
システム初期化リセット (SINIT) 要求の発生により , システム初期化リセット (SINIT)
状態へ遷移します。
● 動作初期化リセット (RST) 状態
プログラム初期化状態です。動作初期化リセット (RST) 要求の受付け , または発振安定
待ちリセット (RST) 状態の終了により遷移します。
CPU のプログラム実行は停止し , プログラムカウンタは初期化されます。周辺回路は
一部を除き初期化されます。すべての内部クロックと発振回路および動作許可されて
いたメイン PLL は動作しています。
内部回路に対し , 動作初期化リセット (RST) を出力します。
動作初期化リセット (RST) 要求の消失により , RUN 状態 ( 通常動作 ) へ遷移し , 動作初
期化リセットシーケンスを実行します。
システム初期化リセット (SINIT) 要求の発生により , システム初期化リセット (SINIT)
状態へ遷移します。
● 設定初期化リセット (INIT) 状態
全設定初期化状態です。設定初期化リセット (INIT) 要求の受付けにより遷移します。
CPU のプログラム実行は停止し , プログラムカウンタは初期化されます。周辺回路は
すべて初期化されます。発振回路は動作しますが , メイン PLL は動作を停止します。
すべての内部クロックと発振回路は動作します。
内部回路に対し , 設定初期化リセット (INIT) および動作初期化リセット (RST) を出力
します。
設定初期化リセット (INIT) 要求の消失により, 本状態は解除され, 発振安定待ちリセッ
ト (RST) 状態もしくは , 動作初期化リセット (RST) 状態へ遷移します。その後 , 動作初
期化リセット (RST) 状態を経て , 動作初期化リセットシーケンスを実行します。
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第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91490 シリーズ
● システム初期化リセット (SINIT) 状態
システム設定初期化状態です。システム初期化リセット (SINIT) 要求の受付けにより遷
移します。
CPU のプログラム実行は停止し , プログラムカウンタは初期化されます。周辺回路は
すべて初期化されます。発振回路は動作しますが , メイン PLL とすべての内部クロッ
クは動作を停止します。
内部回路に対し , システム初期化リセット (SINIT) および設定初期化リセット (INIT) お
よび動作初期化リセット (RST) を出力します。
システム初期化リセット (SINIT) 要求の消失により , 本状態は解除され , 設定初期化リ
セット (INIT) 状態へ遷移します。
● 各状態遷移要求の優先順位
どの状態においても , 各状態遷移要求は以下の優先順位に従います。ただし , 一部要求
は特定の状態でしか発生しませんので , その状態でしか有効になりません。
[ 最強 ]
システム初期化リセット (SINIT) 要求
↓
設定初期化リセット (INIT) 要求
↓
発振安定待ち時間の終了 ( 発振安定待ちリセット状態および発振
安定待ち RUN 状態のみ発生 )
100
↓
動作初期化リセット (RST) 要求
↓
有効な割込み要求 (RUN, スリープ , ストップ状態のみ発生 )
↓
ストップモード要求 ( レジスタ書込み ) (RUN 状態のみ発生 )
[ 最弱 ]
スリープモード要求 ( レジスタ書込み ) (RUN 状態のみ発生 )
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3.12 デバイス状態制御
MB91490 シリーズ
■ 低消費電力モード
MB91490 シリーズの状態のうち , 各低消費電力モードとその使用方法について説明し
ます。
MB91490 シリーズの低消費電力モードには , 以下のものがあります。
• スリープモード
レジスタ設定により , デバイスをスリープ状態へ遷移させます。
• ストップモード
レジスタ設定により , デバイスをストップ状態へ遷移させます。
以下 , 各モードについて説明します。
● スリープモード
STCR (スタンバイ制御レジスタ) のbit6:SLEEPビットに"1"を書き込むとスリープモー
ドとなり , スリープ状態へ遷移します。以降 , スリープ状態からの復帰要因が発生する
まではスリープ状態を維持します。
スリープ状態については , 「3.12 デバイス状態制御 ■デバイス状態と各遷移 ●ス
リープ状態」を参照してください。
[ スリープモードへの移行 ]
スリープモードに入れる場合は同期スタンバイモード (TBCR: タイムベースカウン
タ制御レジスタの bit8:SYNCS ビットにて設定します ) を使用した上で , 以下のシー
ケンスを必ず使用してください。
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// -- CTBR ライト
// STCR へのライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
------------------------------------------------------------------------------------------------------------------STCR ( スタンバイ制御レジスタ ) の bit7:STOP ビットと本ビット両方に "1" を書き
込んだ場合は , bit7:STOP ビットの方が優先となり , ストップ状態へ遷移します。
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第 3 章 CPU および制御部
3.12 デバイス状態制御
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[ スリープ状態で停止する回路 ]
• CPU のプログラム実行
• ビットサーチモジュール *
• 各種内蔵メモリ *
• 内部バス *
*: DMA 転送が発生した場合に動作します。
[ スリープ状態で停止しない回路 ]
• 発振回路
• 動作許可されたメイン PLL
• クロック発生制御部
• 割込みコントローラ
• 周辺回路
• DMA コントローラ
• On chip Debug Support Unit (DSU)
[ スリープ状態からの復帰要因 ]
• 有効な割込み要求の発生
ICR レジスタの設定が割込み禁止 ("1111B") でない割込み要求が発生すると , ス
リープモードは解除され , RUN 状態 ( 通常動作 ) へ遷移します。このとき , CPU
の PS レジスタの I フラグを "1" に設定して割込み受付けを許可状態にし , スリー
プ復帰後 , 割込みハンドラを実行するようにしてください。
ICR レジスタの設定が割込み禁止 ("1111B") の割込み要求が発生しても , スリー
プモードは解除されません。
• システム初期化リセット (SINIT) 要求の発生
システム初期化リセット (SINIT) 要求が発生すると , 無条件でシステム初期化リ
セット (SINIT) 状態へ遷移します。
( 注意事項 )
各要因の優先順位については , 「3.12 デバイス状態制御 ■デバイス状態
と各遷移 ●各状態遷移要求の優先順位」を参照してください。
[ 同期スタンバイ動作 ]
タイムベースカウンタ制御レジスタ (TBCR) の bit8(SYNCS ビット ) に "1" が設定し
てある場合 , 同期スタンバイ動作が許可されます。この場合 , SLEEP ビットへの書
込みのみではスリープ状態へは遷移しません。その後 , STCR レジスタを読み出す
ことによってスリープ状態へ遷移します。
スリープモードを使用する場合は , [ スリープモードへの移行 ] にあるシーケンスを
必ず使用してください。
102
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第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91490 シリーズ
<注意事項>
ウォッチドッグタイマを起動した後 , スリープモード / ストップモードへの移行時には ,
STOP モードビット /SLEEP モードビットをセットした後 , スタンバイ制御レジスタ
(STCR) を読み出す直前にタイムベースカウンタをクリアしてください。以下にプログラ
ム例を記載します。
● サンプルプログラム
スタンバイ ( ストップまたはスリープ ) モード移行処理
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
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103
第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91490 シリーズ
● ストップモード
STCR ( スタンバイ制御レジスタ ) の bit7:STOP ビットに "1" を書き込むとストップモー
ドとなり , ストップ状態へ遷移します。以降 , ストップ状態からの復帰要因が発生する
まではストップ状態を維持します。
ストップ状態については , 「3.12 デバイス状態制御 ■デバイス状態と各遷移 ● ス
トップ状態」を参照してください。
[ ストップモードへの移行 ]
ストップモードに入れる場合は同期スタンバイモード (TBCR: タイムベースカウン
タ制御レジスタの bit8: SYNCS ビットにて設定します ) を使用した上で , 以下のシー
ケンスを必ず使用してください。
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
NOP
------------------------------------------------------------------------------------------------------------------STCR ( スタンバイ制御レジスタ ) の bit6:SLEEP ビットと本ビットの両方に "1" を書
き込んだ場合は , bit7:STOP ビットの方が優先となり , ストップ状態へ遷移します。
[ ストップ状態で停止する回路 ]
下記を除くすべての内部回路
104
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第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91490 シリーズ
[ ストップ状態で停止しない回路 ]
• 停止するよう設定されていない発振回路
STCR ( スタンバイ制御レジスタ ) の bit0:OSCD1 ビットに "0" が設定してあると
き , ストップ状態中のメインクロック用発振回路は停止しません。
• 動作が許可されていて, かつ停止するように設定されていない発振回路に接続さ
れたメイン PLL
STCR ( スタンバイ制御レジスタ ) の bit0:OSCD1 ビットに "0" が設定してあると
き , CLKR ( クロックソース制御レジスタ ) の bit10:PLL1EN ビットに "1" が設定
してあると , ストップ状態中のメインクロック用 PLL は停止しません。
[ ストップ状態での端子のハイインピーダンス制御 ]
STCR ( スタンバイ制御レジスタ ) の bit5:HIZ ビットに "1" が設定してあると , ストッ
プ状態中の端子出力をハイインピーダンス状態にします。本制御の対象となる端子
については , 「付録 C 各 CPU ステートにおける端子状態」を参照してください。
STCR ( スタンバイ制御レジスタ ) の bit5:HIZ ビットに "0" が設定してあると , ストッ
プ状態中の端子出力はストップ状態への遷移前の値を保持します。詳細は , 「付録
C 各 CPU ステートにおける端子状態」を参照してください。
[ ストップ状態からの復帰要因 ]
• 特定の ( クロックを必要としない ) 有効な割込み要求の発生
割込み許可された外部割込み , および NMI 入力端子 , および割込み許可された
低電圧検出割込みのみが有効です。
ICR レジスタの設定が割込み禁止 ("1111B") でない割込み要求が発生すると , ス
トップモードは解除され , 発振安定待ち RUN 状態へ遷移します。このとき , CPU
の PS レジスタの I フラグを "1" に設定して割込み受付けを許可状態にし , ストッ
プ復帰後 , 割込みハンドラを実行するようにしてください。
ICR レジスタの設定が割込み禁止 ("1111B") の割込み要求を発生しても , ストッ
プモードは解除されません。
• システム初期化リセット (SINIT) 要求の発生
システム初期化リセット (SINIT) 要求が発生すると , 無条件でシステム初期化リ
セット (SINIT) 状態へ遷移します。
<注意事項>
各要因の優先順位については , 「3.12 デバイス状態制御 ■デバイス状態と各遷移 ●各
状態遷移要求の優先順位」を参照してください。
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105
第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91490 シリーズ
[ ストップモード時のソースクロック選択 ]
ストップモードを設定する前にメインクロックの 2 分周をソースクロックとするよ
うにあらかじめ選択しておいてください。詳細は , 「3.11 クロック生成制御」, 特
に「3.11.2 PLL 制御」を参照してください。
なお , 分周比の設定に関しては , 通常動作時と制限事項は変わりません。
[ 同期スタンバイ動作 ]
タイムベースカウンタ制御レジスタ (TBCR) の bit8(SYNCS ビット ) に "1" が設定し
てある場合に同期スタンバイ動作が許可されます。この場合 , STOP ビットへの書
込みのみではストップ状態へは遷移しません。その後 , STCR レジスタを読み出す
ことによってストップ状態へ遷移します。
ストップモードを使用する場合は , [ ストップモードへの移行 ] にあるシーケンスを
必ず使用してください。
106
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第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91490 シリーズ
<注意事項>
ウォッチドッグタイマを起動した後 , スリープモード / ストップモードへの移行時には ,
STOP モードビット /SLEEP モードビットをセットした後 , スタンバイ制御レジスタ
(STCR) を読み出す直前にタイムベースカウンタをクリアしてください。以下にプログラ
ム例を記載します。
● サンプルプログラム
スタンバイ ( ストップまたはスリープ ) モード移行処理
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
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107
第 3 章 CPU および制御部
3.12 デバイス状態制御
108
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第4章
I/O ポート
I/O ポートの概要 , レジスタの構成 , および機能に
ついて説明します。
4.1 I/O ポートの概要
4.2 I/O ポートのブロックダイヤグラム
4.3 I/O ポートのレジスタ
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109
第 4 章 I/O ポート
4.1 I/O ポートの概要
MB91490 シリーズ
I/O ポートの概要
4.1
MB91490 シリーズの I/O ポートについて説明します。
■ ポート概要
MB91490 シリーズでは , 各端子に対応するペリフェラルが入出力として端子を使用し
ない設定になっているとき , I/O ポートとして使用することができます。
■ 構成
ポート制御部は , 次の 4 つのレジスタで構成されています。
● ポート機能制御レジスタ (PFR:Port Function Register)
ペリフェラル出力もしくは,汎用ポートとして使用するかの切換えを行う設定レジスタ
です。
● データ方向制御レジスタ (DDR:Data Direction Register)
汎用ポートとして使用している際のデータ入出力の切換えを行う設定レジスタです。
● ポートデータレジスタ (PDR:Port Data Register)
データを設定するレジスタです。
● プルアップ抵抗制御レジスタ (PCR:Pull-up Control Register)
プルアップ機能を有効にするめの設定レジスタです。
110
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第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
MB91490 シリーズ
4.2
I/O ポートのブロックダイヤグラム
I/O ポートのブロックダイヤグラムについて説明します。
■ ポートブロックダイヤグラム
MB91490 シリーズでは , 汎用ポートと兼用するペリフェラルに応じて 4 種類あります。
● 通常 I/O ポート
ペリフェラル入出力と兼用している基本的な構成の兼用 I/O ポートで ,PFR/DDR/PDR/
PCR から構成されています。
● 外部割込み入力兼用 I/O ポート
外部割込み入力と兼用の I/O ポートで ,PFR/DDR/PDR/PCR, および外部割込み入力許可
信号から構成されています。
● アナログ入力兼用 I/O ポート
アナログ入力と兼用の I/O ポートで ,PFR/DDR/PDR/PCR, およびアナログ入力許可信号
から構成されています。
● 多機能タイマ兼用 I/O ポート
多機能タイマの波形ジェネレータ出力 (RTO0 ∼ RTO5) と兼用の I/O ポートで , PFR/
DDR/PDR/PCR, および DTTI 割込みフラグ信号から構成されています。DTTI 割込みフ
ラグの詳細に関しては「11.4.13 波形制御レジスタ (SIGCR1/SIGCR2)」を参照してくだ
さい。
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111
第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
4.2.1
MB91490 シリーズ
通常 I/O ポート
通常 I/O ポートのブロックダイヤグラムについて説明します。
■ 通常 I/O ポートのブロックダイヤグラム
図 4.2-1 通常 I/O ポートのブロックダイヤグラム
R-bus
PCR=0:プルアップ抵抗なし
PCR=1:プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
ペリフェラル出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
PFR
(Port Function Register)
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
0
PDRリード
STOPHIZ
ペリフェラル入力
INITX:外部INITX入力もしくは低電圧検出リセット("L"アクティブ)
STOPHIZ:STOPモード制御信号(出力=Hi-Zモード)
112
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第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
MB91490 シリーズ
■ I/O ポートのモード
● ポート入力モード時 (PFR=0 かつ DDR=0)
PDR リード
:対応する外部端子のレベルが読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
● ポート出力モード時 (PFR=0 かつ DDR=1)
PDR リード
:PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR の値が対応する外部端子に出力されます。
● ペリフェラル出力モード 1 時 (PFR=1 かつ DDR=0)
PDR リード
:対応するペリフェラル出力の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
● ペリフェラル出力モード 2 時 (PFR=1 かつ DDR=1)
PDR リード
:PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
■ プルアップ抵抗制御レジスタ設定値
以下に示すモード時には , プルアップ抵抗制御レジスタの設定は無効となります。
• 外部 INITX 入力もしくは低電圧検出リセットアクティブ ("L" 入力時 )
• STOP モード (HIZ=1) 時
• ペリフェラル出力モード時 (PFR=1)
• ポート出力モード時 (DDR=1)
上記以外のときには , プルアップ抵抗制御レジスタの設定が優先されます。
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113
第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
4.2.2
MB91490 シリーズ
外部割込み入力兼用 I/O ポート
外部割込み入力兼用 I/O ポートのブロックダイヤグラムについて説明します。
■ 外部割込み入力兼用 I/O ポートのブロックダイヤグラム
図 4.2-2 外部割込み入力兼用 I/O ポートのブロックダイヤグラム
R-bus
PCR=0:プルアップ抵抗なし
PCR=1:プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
ペリフェラル出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
PFR
(Port Function Register)
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
STOPHIZ
0
PDRリード
ペリフェラル入力
INTnEN
INITX:外部INITX入力もしくは低電圧検出リセット("L"アクティブ)
STOPHIZ:STOPモード制御信号(出力=Hi-Zモード)
INTnEN:外部割込み許可信号(外部割込み許可時"1")
114
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第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
MB91490 シリーズ
■ I/O ポートのモード
通常 I/O ポートと同じです。
■ プルアップ抵抗制御レジスタ設定値
通常 I/O ポートと同じです。
■ 入力許可制御
通常 I/O ポートの場合 ,STOP モード (HIZ=1) 時には入力は "L" 固定になりますが , 本兼
用ポートの場合 ,STOP モード (HIZ=1) でも外部割込み入力が許可されている場合
(INTnEN=1) には , 対応するポートは入力可能となります。
<注意事項>
ストップモード時 (HIZ=1) , 外部割込み入力を許可している場合 , 対応するポートは入力
可能となりますが , プルアップ抵抗制御レジスタの設定は無効となります。
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115
第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
4.2.3
MB91490 シリーズ
アナログ入力兼用 I/O ポート
アナログ入力兼用 I/O ポートのブロックダイヤグラムについて説明します。
■ アナログ入力兼用 I/O ポートのブロックダイヤグラム
図 4.2-3 アナログ入力兼用 I/O ポートのブロックダイヤグラム
R-bus
PCR=0:プルアップ抵抗なし
PCR=1:プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
ペリフェラル出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
ANINnEN
PFR
(Port Function Register)
アナログ入力
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
0
PDRリード
ペリフェラル入力
STOPHIZ
ANINnEN
INITX:外部INITX入力もしくは低電圧検出リセット("L"アクティブ)
STOPHIZ:STOPモード制御信号(出力=Hi-Zモード)
ANINnEN:A/Dアナログ入力許可信号(アナログ入力許可時"1")
116
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第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
MB91490 シリーズ
■ I/O ポートのモード
アナログ入力モード時以外 (ANINnEN=0) では通常 I/O ポートと同じですが , アナログ
入力モード時 (ANINnEN=1) には以下の仕様となります。
● ポート入力モード時 (PFR=0 かつ DDR=0)
PDR リード
:常に "0" が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
● ポート出力モード時 (PFR=0 かつ DDR=1)
PDR リード
:PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR の値が対応する外部端子に出力されます。
● ペリフェラル出力モード 1 時 (PFR=1 かつ DDR=0)
PDR リード
:常に "0" が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
● ペリフェラル出力モード 2 時 (PFR=1 かつ DDR=1)
PDR リード
:PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
■ プルアップ抵抗制御レジスタ設定値
通常 I/O ポートと同じです。
■ 入力許可制御
通常 I/O ポートの場合 ,STOP モード (HIZ=1) 時には入力は "L" 固定になりますが , 本兼
用ポートの場合 , アナログ入力モード時 (ANINnEN=1) にも入力は "L" 固定となります。
<注意事項>
アナログ入力モード時 (ANINnEN=1) でもプルアップ抵抗制御レジスタの設定値は有効で
す。
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117
第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
4.2.4
MB91490 シリーズ
多機能タイマ兼用 I/O ポート
多機能タイマ兼用 I/O ポートのブロックダイヤグラムについて説明します。
■ 多機能タイマ兼用 I/O ポートのブロックダイヤグラム
図 4.2-4 多機能タイマ兼用 I/O ポートのブロックダイヤグラム
R-bus
PCR=0:プルアップ抵抗なし
PCR=1:プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
波形ジェネレータ出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
DTIF
PFR
(Port Function Register)
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
0
STOPHIZ
PDRリード
INITX
:外部INITX入力もしくは低電圧検出リセット ("L"アクティブ)
STOPHIZ :STOPモード制御信号(出力="Hi-Z"モード)
DTIF
:DTTI割込みフラグ, 割込み発生時"1"
118
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第 4 章 I/O ポート
4.2 I/O ポートのブロックダイヤグラム
MB91490 シリーズ
■ I/O ポートのモード
● ポート入力モード (DTIF=1 かつ DDR=0, もしくは , DTIF=0 かつ PFR=0 かつ DDR=0)
PDR リード
:対応する外部端子のレベルが読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
● ポート出力モード (DTIF=1 かつ DDR=1, もしくは , DTIF=0 かつ PFR=0 かつ DDR=1)
PDR リード
:PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
● 波形ジェネレータ出力モード 1 (DTIF=0 かつ PFR=1 かつ DDR=0)
PDR リード
:波形ジェネレータ出力の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
● 波形ジェネレータ出力モード 2 (DTIF=0 かつ PFR=1 かつ DDR=1)
PDR リード
:PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
:PDR の値が読み出されます。
PDR ライト
:PDR に設定値が書き込まれます。
■ プルアップ抵抗制御レジスタ設定値
以下に示すモード時には , プルアップ抵抗値制御レジスタの設定は無効となります。
• 外部 INITX 入力もしくは低電圧検出リセットアクティブ ("L" 入力時 )
• STOP モード (HIZ=1) 時
• ポート出力モード時 (DDR=1)
• 波形ジェネレータ出力モード時 (DTIF=0 かつ PFR=1)
上記以外のときには , プルアップ抵抗制御レジスタの設定が優先されます。
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119
第 4 章 I/O ポート
4.3 I/O ポートのレジスタ
MB91490 シリーズ
I/O ポートのレジスタ
4.3
I/O ポートのレジスタについて説明します。
■ ポートデータレジスタ (PDR)
PDR8
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000006H
−
P86
P85
P84
P83
P82
P81
P80
- XXXXXXXB
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
00000008H
−
−
−
−
−
PA2
PA1
−
R/W
−
PDRA
初期値
- - - - - XX -B
−
−
−
−
−
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
00000009H
PB7
PB6
PB5
PB4
−
−
−
−
R/W
R/W
R/W
R/W
−
−
−
−
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
XXXXXXXXB
PDRB
初期値
XXXX - - - -B
PDRC
アドレス
0000000AH
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000000EH
−
−
PG5
PG4
PG3
PG2
PG1
PG0
- - XXXXXXB
−
−
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000000FH
−
−
−
−
−
PH2
PH1
PH0
- - - - - XXXB
R/W
R/W
PDRG
PDRH
−
−
−
−
−
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
−
−
PJ3
PJ2
PJ1
PJ0
- - - - XXXXB
−
−
−
−
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
−
−
−
PL2
PL1
PL0
- - - - - XXXB
−
R/W
R/W
R/W
PDRJ
アドレス
00000010H
PDRL
アドレス
00000012H
−
−
−
−
R/W: リード / ライト可能
続く
120
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第 4 章 I/O ポート
4.3 I/O ポートのレジスタ
MB91490 シリーズ
( 続き )
PDRP
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PP5
PP4
PP3
PP2
PP1
PP0
- - XXXXXXB
−
−
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000015H
−
−
PQ5
PQ4
PQ3
PQ2
PQ1
PQ0
- - XXXXXXB
−
−
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
00000014H
bit7
PDRQ
R/W: リード / ライト可能
-
: 未定義ビット
PDR は , I/O ポートの入出力データレジスタです。対応する DDR, PFR で入出力制御が
行われます。
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121
第 4 章 I/O ポート
4.3 I/O ポートのレジスタ
MB91490 シリーズ
■ データ方向制御レジスタ (DDR)
DDR8
アドレス
00000406H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
P86
P85
P84
P83
P82
P81
P80
- 0000000B
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PA1
−
DDRA
アドレス
00000408H
−
−
−
−
−
PA2
−
−
−
−
−
R/W
R/W
−
bit3
bit2
bit1
bit0
初期値
- - - - - 00 -B
DDRB
アドレス
bit7
bit6
bit5
bit4
00000409H
PB7
PB6
PB5
PB4
−
−
−
−
R/W
R/W
R/W
R/W
−
−
−
−
初期値
0000 - - - -B
DDRC
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000040AH
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PG5
PG4
PG3
PG2
PG1
PG0
- - 000000B
−
−
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
PH1
PH0
- - - - - 000B
R/W
R/W
DDRG
アドレス
0000040EH
DDRH
アドレス
0000040FH
−
−
−
−
−
PH2
−
−
−
−
−
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
PJ2
PJ1
PJ0
- - - - 0000B
R/W
R/W
R/W
DDRJ
アドレス
00000410H
−
−
−
−
PJ3
−
−
−
−
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
PL1
PL0
- - - - - 000B
R/W
R/W
DDRL
アドレス
00000412H
−
−
−
−
−
PL2
−
−
−
−
−
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PP5
PP4
PP3
PP2
PP1
PP0
- - 000000B
−
−
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PQ5
PQ4
PQ3
PQ2
PQ1
PQ0
- - 000000B
−
−
R/W
R/W
R/W
R/W
R/W
R/W
DDRP
アドレス
00000414H
DDRQ
アドレス
00000415H
R/W: リード / ライト可能
-
: 未定義ビット
DDR は , 対応する I/O ポートの入出力方向をビット単位で制御します。
PFR=0 のとき DDR=0:ポート入力
122
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第 4 章 I/O ポート
4.3 I/O ポートのレジスタ
MB91490 シリーズ
■ プルアップ抵抗制御レジスタ (PCR)
PCR8
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000606H
−
P86
P85
P84
P83
P82
−
R/W
R/W
R/W
R/W
R/W
P81
P80
- 0000000B
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
00000608H
−
−
−
−
−
PA2
PA1
−
R/W
−
PCRA
−
−
−
−
−
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
- - - - - 00 -B
PCRB
アドレス
00000609H
初期値
PB7
PB6
PB5
PB4
−
−
−
−
R/W
R/W
R/W
R/W
0000 - - - -B
−
−
−
−
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000060AH
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000060EH
−
−
PG5
PG4
PG3
PG2
PG1
PG0
- - 000000B
−
−
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000060FH
−
−
−
−
−
PH2
PH1
PH0
- - - - - 000B
R/W
R/W
bit1
bit0
初期値
- - - - 0000B
PCRC
PCRG
PCRH
−
−
−
−
−
R/W
bit7
bit6
bit5
bit4
bit3
bit2
−
−
−
−
PJ3
PJ2
PJ1
PJ0
R/W
R/W
R/W
bit2
bit1
bit0
初期値
- - - - - 000B
PCRJ
アドレス
00000610H
−
−
−
−
R/W
bit7
bit6
bit5
bit4
bit3
−
−
−
−
−
PL2
PL1
PL0
R/W
R/W
bit1
bit0
初期値
- - 000000B
PCRL
アドレス
00000612H
−
−
−
−
−
R/W
bit7
bit6
bit5
bit4
bit3
bit2
−
−
PP5
PP4
PP3
PP2
PP1
PP0
−
−
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000615H
−
−
PQ5
PQ4
PQ3
PQ2
PQ1
PQ0
- - 000000B
−
R/W
R/W
R/W
R/W
R/W
R/W
PCRP
アドレス
00000614H
PCRQ
−
R/W: リード / ライト可能
-
: 未定義ビット
PCR は , 対応する I/O ポートのプルアップ抵抗制御を行います。
PCR=0:プルアップ抵抗なし
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123
第 4 章 I/O ポート
4.3 I/O ポートのレジスタ
MB91490 シリーズ
■ ポート機能制御レジスタ (PFR)
PFR8
アドレス
bit7
00000426H
−
bit6
bit5
bit4
PPG6E PPG5E PPG4E
bit3
bit2
bit1
bit0
−
−
−
−
−
R/W
R/W
R/W
−
−
−
−
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0000042EH
−
−
SOT1E
−
−
−
R/W
−
R/W
R/W
−
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0000042FH
−
−
−
−
−
SOT2E
−
−
−
−
−
−
R/W
−
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
00000430H
−
−
−
−
TOUT1E
−
TOUT0E
−
−
−
−
−
R/W
−
R/W
−
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
00000435H
−
−
−
−
初期値
- 000- - - - B
PFRG
SCK1E SOT0E
−
初期値
SCK0E - - 0 - 00- 0B
PFRH
初期値
SCK2E - - - - - 0- 0B
PFRJ
初期値
- - - - 0- 0- B
PFRQ
初期値
RTO5E RTO4E RTO3E RTO2E RTO1E RTO0E - - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W: リード / ライト可能
-
: 未定義ビット
PFR は , 対応するペリフェラルの出力をビット単位で制御します。
PFR の空きビットには , 必ず "0" を書いてください。
124
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第 4 章 I/O ポート
4.3 I/O ポートのレジスタ
MB91490 シリーズ
以下に各 PFR レジスタについてその初期値と機能をまとめます。
表 4.3-1 各 PFR レジスタの初期値と機能
レジスタ名
PFR8
ビット
ビット名
4
PPG4E
5
PPG5E
6
PPG6E
0
SCK0E
2
SOT0E
3
SCK1E
5
SOT1E
0
SCK2E
PFRG
PFRH
2
SOT2E
1
TOUT0E
3
TOUT1E
0
RTO0E
1
RTO1E
2
RTO2E
3
RTO3E
4
RTO4E
5
RTO5E
PFRJ
PFRQ
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設定値
機能
0
汎用ポート [ 初期値 ]
1
PPG タイマ 4 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 5 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 6 出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 0
のクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 0
のデータ出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 1
のクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 1
のデータ出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 2
のクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 2
のデータ出力
0
汎用ポート [ 初期値 ]
1
ベースタイマ 0 のデータ出力
0
汎用ポート [ 初期値 ]
1
ベースタイマ 1 のデータ出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 0 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 1 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 2 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 3 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 4 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 5 出力
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125
第 4 章 I/O ポート
4.3 I/O ポートのレジスタ
MB91490 シリーズ
<注意事項>
• PPG は , 外部割込み INT4 ∼ INT6 と兼用になっています。それゆえ , PPG 出力を有効
にする場合 , 必ず対応する外部割込み入力を無効にしてから , 対応する PFR8 の設定を
行ってください。
• PFRQ はそれぞれ波形ジェネレータ 0 の DTIF(DTTI 割込みフラグ)=1 のときには ,
設定値は無効となり , 常に汎用ポートとなります。
126
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第5章
割込みコントローラ
割込みコントローラの概要 , レジスタの構成 / 機能 ,
および動作について説明します。
5.1 割込みコントローラの概要
5.2 割込みコントローラのレジスタ一覧
5.3 割込みコントローラのブロックダイヤグラム
5.4 割込みコントローラのレジスタ詳細説明
5.5 割込みコントローラの動作説明
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127
第 5 章 割込みコントローラ
5.1 割込みコントローラの概要
5.1
MB91490 シリーズ
割込みコントローラの概要
割込みコントローラは , 割込み受付け / 調停処理を管理します。
■ ハードウェア構成
割込みコントローラは , 以下のものより構成されます。
• ICR レジスタ
• 割込み優先度判定回路
• 割込みレベル , 割込み番号 ( ベクタ ) 発生部
• ホールドリクエスト取下げ要求発生部
■ 主要機能
割込みコントローラには , 主に以下のような機能があります。
• NMI 要求 / 割込み要求の検出
• 優先度判定 ( レベルおよび番号による )
• 判定結果の要因の割込みレベル伝達 (CPU へ )
• 判定結果の要因の割込み番号伝達 (CPU へ )
• NMI/ 割込みレベルが "11111B" 以外の割込み発生によるストップモードからの復帰
指示 (CPU へ )
• DMAC へのホールドリクエスト取下げ要求発生
128
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第 5 章 割込みコントローラ
5.2 割込みコントローラのレジスタ一覧
MB91490 シリーズ
5.2
割込みコントローラのレジスタ一覧
図 5.2-1 に割込みコントローラのレジスタ一覧を示します。
■ レジスタ一覧
図 5.2-1 割込みコントローラのレジスタ一覧
ICR00
アドレス
00000440H
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
ICR01
アドレス
00000441H
ICR02
アドレス
00000442H
ICR03
アドレス
00000443H
ICR04
アドレス
00000444H
ICR05
アドレス
00000445H
ICR06
アドレス
00000446H
ICR07
アドレス
00000447H
ICR08
アドレス
00000448H
ICR09
アドレス
00000449H
ICR10
アドレス
0000044AH
ICR11
アドレス
0000044BH
( 続く )
CM71-10155-3
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129
第 5 章 割込みコントローラ
5.2 割込みコントローラのレジスタ一覧
MB91490 シリーズ
( 続き )
ICR12
アドレス
0000044CH
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
ICR13
アドレス
0000044DH
ICR14
アドレス
0000044EH
ICR15
アドレス
0000044FH
ICR16
アドレス
00000450H
ICR17
アドレス
00000451H
ICR18
アドレス
00000452H
ICR19
アドレス
00000453H
ICR24
アドレス
00000458H
ICR25
アドレス
00000459H
ICR26
アドレス
0000045AH
ICR27
アドレス
0000045BH
ICR28
アドレス
0000045CH
ICR29
アドレス
0000045DH
( 続く )
130
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CM71-10155-3
第 5 章 割込みコントローラ
5.2 割込みコントローラのレジスタ一覧
MB91490 シリーズ
( 続き )
ICR30
アドレス
0000045EH
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
ICR31
アドレス
0000045FH
ICR33
アドレス
00000461H
ICR34
アドレス
00000462H
ICR35
アドレス
00000463H
ICR36
アドレス
00000464H
ICR37
アドレス
00000465H
ICR38
アドレス
00000466H
ICR39
アドレス
00000467H
( 続く )
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131
第 5 章 割込みコントローラ
5.2 割込みコントローラのレジスタ一覧
MB91490 シリーズ
( 続き )
ICR41
アドレス
00000469H
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
bit6
−
bit5
−
bit4
LVL4
R
bit3
LVL3
R/W
bit2
LVL2
R/W
bit1
LVL1
R/W
bit0
LVL0
R/W
初期値
0--11111B
ICR42
アドレス
0000046AH
ICR43
アドレス
0000046BH
ICR44
アドレス
0000046CH
ICR45
アドレス
0000046DH
ICR46
アドレス
0000046EH
ICR47
アドレス
0000046FH
HRCL
アドレス
00000045H
MHALTI
R/W
R/W : リード / ライト可能
R
: リードオンリ
-
132
: 未定義ビット
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第 5 章 割込みコントローラ
5.3 割込みコントローラのブロックダイヤグラム
MB91490 シリーズ
割込みコントローラのブロックダイヤグラム
5.3
図 6.3-1 に , 割込みコントローラのブロックダイヤグラムを示します。
■ 割込みコントローラのブロックダイヤグラム
図 5.3-1 割込みコントローラのブロックダイヤグラム
ウェイクアップ (LEVEL ≠ 11111B のとき "1")
UNMI
優先度判定
NMI
NMI
処理
5
LVL4~LVL0
レベル判定
レベル ,
ベクタ
発生
ICR00
RI00
ベクタ
判定
6
ホールド
リクエスト
取下げ
要求
MHALTI
VCT5~VCT0
ICR47
RI47
(DLYIRQ)
R-bus
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133
第 5 章 割込みコントローラ
5.4 割込みコントローラのレジスタ詳細説明
MB91490 シリーズ
割込みコントローラのレジスタ詳細説明
5.4
割込みコントローラで使用するレジスタの詳細について説明します。
■ 割込み制御レジスタ (ICR)
ICR00 ∼ ICR19, ICR24 ∼ ICR31, ICR33 ∼ ICR39, ICR41 ∼ ICR47
bit7
bit6
bit5
bit4
bit3
bit2
アドレス :
−
−
−
ICR4 ICR3 ICR2
CH.0~19 000440H ∼ 000453H
CH.24~31 000458H ∼ 00045FH
R
R/W
R/W
CH.33~39
CH.41~47
bit1
ICR1
R/W
bit0
初期値
ICR0 - - - 11111B
R/W
000461H ∼ 000467H
000469H ∼ 00046FH
R/W : リード / ライト可能
R : リードオンリ
-
: 未定義ビット
割込み制御レジスタです。各割込み入力に対して 1 つずつ設けられており , 対応する割
込み要求の割込みレベルを設定します。
[bit4 ∼ bit0] ICR4 ∼ ICR0
割込みレベル設定ビットで対応する割込み要求の割込みレベルを指定します。
本レジスタに設定した割込みレベルが CPU の ILM レジスタに設定されたレベルマ
スク値以上の場合は , CPU 側にて割込み要求はマスクされます。
リセットにより , "11111B" に初期化されます。
134
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第 5 章 割込みコントローラ
5.4 割込みコントローラのレジスタ詳細説明
MB91490 シリーズ
設定可能な割込みレベル設定ビットと割込みレベルの対応を表 5.4-1 に示します。
表 5.4-1 設定可能な割込みレベル設定ビットと割込みレベルの対応
ICR4
ICR3
ICR2
ICR1
ICR0
0
0
0
0
0
0
0
1
1
1
0
14
0
1
1
1
1
15
NMI
1
0
0
0
0
16
設定可能な最強レベル
1
0
0
0
1
17
(強)
1
0
0
1
0
18
1
0
0
1
1
19
1
0
1
0
0
20
1
0
1
0
1
21
1
0
1
1
0
22
1
0
1
1
1
23
1
1
0
0
0
24
1
1
0
0
1
25
1
1
0
1
0
26
1
1
0
1
1
27
1
1
1
0
0
28
1
1
1
0
1
29
1
1
1
1
0
30
(弱)
1
1
1
1
1
31
割込み禁止
割込みレベル
システム予約
ICR4 は "1" 固定で , "0" を書き込むことはできません。
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135
第 5 章 割込みコントローラ
5.4 割込みコントローラのレジスタ詳細説明
MB91490 シリーズ
■ HRCL (Hold Request Cancel Level register)
HRCL
アドレス
00000045H
bit7
MHALTI
bit6
−
bit5
−
R/W
bit4
LVL4
R
bit3
LVL3
R/W
bit2
LVL2
R/W
bit1
LVL1
R/W
bit0
LVL0
R/W
初期値
0- - 11111B
R/W : リード / ライト可能
R : リードオンリ
-
: 未定義ビット
ホールドリクエスト取下げ要求発生のためのレベル設定レジスタです。
[bit7] MHALTI
MHALTI は , NMI の要求による DMA 転送抑止ビットです。NMI 要求によって "1"
にセットされ , "0" を書き込むことによってクリアされます。NMI ルーチンの最後
で通常の割込みルーチンと同様にクリアしてください。
[bit4 ∼ bit0] LVL4 ∼ LVL0
バスマスタへのホールドリクエスト取下げ要求を発生するための割込みレベルを
設定します。
本レジスタに設定した割込みレベルより強いレベルの割込み要求が発生した場合
は , バスマスタに対してホールドリクエスト取下げ要求を出します。
LVL4 ビットは "1" 固定で , "0" を書き込むことはできません。
136
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第 5 章 割込みコントローラ
5.5 割込みコントローラの動作説明
MB91490 シリーズ
5.5
割込みコントローラの動作説明
割込みコントローラの動作を説明します。
■ 優先順位判定
割込みコントローラでは , 同時に発生している割込み要因の中で最も優先度の高い要
因を選択し , その要因の割込みレベルと割込み番号を CPU へ出力します。
割込み要因の優先順位判定基準は次のとおりです。
1. NMI
2. 以下の条件を満たす要因
• 割込みレベルの数値が 31 以外 (31 は割込み禁止 )
• 割込みレベルの数値が最も小さい要因
その中で , 最も小さい割込み番号の要因
上記の判定基準により割込み要因が1つも選択されなかった場合は, 割込みレベルとし
て 31("11111B") を出力します。そのときの割込み番号は不定です。
割込み要因と割込み番号 , 割込みレベルの関係は「付録 B 割込みベクタ」を参照して
ください。
■ NMI (Non Maskable Interrupt)
NMI は , 本モジュールが取り扱う割込み要因の中では最も優先順位が高くなっていま
す。
そのため , ほかの割込み要因と同時に発生した場合は常に NMI が選択されます。
● NMI が発生すると , CPU に対して次の情報を伝えます。
割込みレベル :15 ("01111B")
割込み番号
:15 ("0001111B")
● NMI 検出
NMI の設定および検出は外部割込み /NMI モジュールで行います。本モジュールでは
NMI 要求により , 割込みレベル / 割込み番号 , MHALTI の生成のみを行います。
● NMI による DMA 転送の抑止
NMI 要求が発生すると , HRCL レジスタの MHALTI ビットが "1" になり , DMA 転送が
抑止されます。DMA 転送の抑止を解除したい場合は , NMI ルーチンの最後にて
MHALTI ビットを "0" にクリアしてください。
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137
第 5 章 割込みコントローラ
5.5 割込みコントローラの動作説明
MB91490 シリーズ
■ ホールドリクエスト取下げ要求 (Hold Request Cancel Request)
優先度の高い割込み処理を CPU のホールド中 (DMA 転送中 ) に行いたい場合は , ホー
ルドリクエスト発生元においてリクエストを取り下げてもらう必要があります。この
取下げ要求発生の基準となる割込みレベルを HRCL レジスタに設定します。
● 発生基準
HRCL レジスタに設定した割込みレベルより強いレベルの割込み要因が発生した場合
は , DMAC に対してホールドリクエスト取下げ要求を発生します。
HRCL レジスタの割込みレベル>優先度判定後の割込みレベル→取下げ要求発生
HRCL レジスタの割込みレベル≦優先度判定後の割込みレベル→取下げ要求なし
取下げ要求発生原因となった割込み要因をクリアしない限り , この取下げ要求は有効
であり , 結果的にいつまでも DMA 転送が起こらないことになります。必ず , 対応する
割込み要因をクリアしてください。また , NMI を使用したときは , HRCL レジスタの
MHALTI ビットが "1" となっているため , 取下げ要求が有効になっています。
● 設定可能なレベル
HRCL レジスタに設定可能な値は , ICR と同様に "10000B" から "11111B" までです。
"11111B" に設定した場合はすべての割込みレベルに対して取下げ要求を発生し , また ,
"10000B" に設定した場合は NMI でのみ取下げ要求を発生します。
ホールドリクエスト取下げ要求発生となる割込みレベルの設定を表 5.5-1 に示します。
表 5.5-1 ホールドリクエスト取下げ要求発生となる割込みレベルの設定
HRCL レジスタ
取下げ要求発生となる割込みレベル
17
NMI, 割込みレベル 16
18
NMI, 割込みレベル 16, 17
∼
NMI のみ
∼
16
31
NMI, 割込みレベル 16 ∼ 30 [ 初期値 ]
リセット後は , すべての割込みレベルに対して DMA 転送を抑止します。すなわち , 割
込みが発生していると DMA 転送が行われませんので , HRCL レジスタの値を必要な値
に設定してください。
138
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第 5 章 割込みコントローラ
5.5 割込みコントローラの動作説明
MB91490 シリーズ
■ スタンバイモード ( ストップ / スリープ ) からの復帰
割込み要求の発生により , ストップモードから復帰する機能を本モジュールで実現し
ます。NMI を含む周辺からの割込み要求 ( 割込みレベルが "11111B" 以外 ) が 1 つでも
発生すると , クロック制御部に対してストップモードからの復帰要求を発生します。
優先度判定部はストップ復帰後 , クロックが供給されてから動作を再開しますので , 優
先度判定部の結果が出るまでの間 , CPU は命令を実行します。
スリープ状態からの復帰においても同様に動作します。また , スリープ中であっても ,
本モジュール内のレジスタはアクセス可能です。
<注意事項>
• NMI 要求においてもストップモードからの復帰を行います。ただし , ストップ時に有効
な入力レベルを NMIX 端子に与えるようにしてください。
• ストップおよびスリープからの復帰の要因としたくない割込み要因は , 対応する周辺
の制御レジスタにて割込みレベルを "11111B" にしてください。
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139
第 5 章 割込みコントローラ
5.5 割込みコントローラの動作説明
MB91490 シリーズ
■ ホールドリクエスト取下げ要求機能 (HRCR) の使用例
DMA 転送中に CPU が優先度の高い処理を行いたいときは , DMA に対してホールドリ
クエストを取り下げてホールド状態を解除する必要があります。ここでは , 割込みを利
用して DMA に対してホールドリクエストの取下げ , すなわち , CPU の優先動作を実現
します。
● 制御レジスタ
• HRCL ( ホールドリクエストキャンセルレベル設定レジスタ ) :本モジュール
本レジスタに設定した割込みレベルより強いレベルの割込みが発生した場合に ,
DMA に対してホールドリクエスト取下げ要求を発生します。その基準となるレベ
ルを設定します。
• ICR:本モジュール
使用する割込み要因に対応する ICR に , HRCL レジスタよりも強いレベルを設定し
ます。
● ハードウェア構成
各信号の流れは , 次のようになっています。
図 5.5-1 各信号の流れ
本モジュール
IRQ
バスアクセス要求
MHALTI
DHREQ
I-UNIT
バス
コンバータ
DMAC
CPU
(ICR)
(HRCL)
DHACK
DHREQ
DHACK
IRQ
MHALTI
:D-bus ホールドリクエスト
:D-bus ホールドアクノリッジ
: 割込み要求
: ホールドリクエスト取下げ要求
● シーケンス
図 5.5-2 割込みレベル HRCL < ICR (LEVEL)
RUN
CPU
バスホールド
割込み処理
①
バスホールド (DMA 転送 )
②
バスアクセス要求
割込みルーチンの例
①割込み要因クリア
∼
DHREQ
② RETI
DHACK
IRQ
LEVEL
MHALTI
140
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第 5 章 割込みコントローラ
5.5 割込みコントローラの動作説明
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割込み要求が発生すると割込みレベルが変化して , これが HRCL レジスタに設定した
レベルより強いと DMA に対して MHALTI をアクティブにします。これによって DMA
はアクセス要求を下げ , CPU はホールド状態から復帰して割込み処理を行います。
多重割込みの場合を以下に示します。
図 5.5-3 割込みレベル HRCL < ICR( 割込みⅠ ) < ICR( 割込みⅡ )
RUN
バスホールド
割込み I
割込み処理 II
③
CPU
④
割込み処理 I
①
バスホールド (DMA 転送 )
②
バスアクセス要求
DHREQ
DHACK
IRQ1
IRQ2
LEVEL
MHALTI
割込みルーチンの例
① , ③:割込み要因クリア
∼
② , ④:RETI
上記例では , 割込みルーチン I を実行中に , それよりも優先度の高い割込みが発生した
場合を示しています。
HRCL レジスタに設定した割込みレベルより高い割込みレベルが発生している間は ,
DHREQ はさがっています。
<注意事項>
HRCL レジスタと ICR に設定する割込みレベルの関係には十分注意してください。
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141
第 5 章 割込みコントローラ
5.5 割込みコントローラの動作説明
142
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第6章
外部割込み・NMI 制御部
外部割込み /NMI 制御部の概要 , レジスタの構成 /
機能 , および動作について説明します。
6.1 外部割込み /NMI 制御部の概要
6.2 外部割込み /NMI 制御部のレジスタ
6.3 外部割込み /NMI 制御部の動作
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143
第 6 章 外部割込み・NMI 制御部
6.1 外部割込み /NMI 制御部の概要
6.1
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外部割込み /NMI 制御部の概要
外部割込み制御部は , NMIX および INT0 ∼ INT6 に入力される外部割込み要求の制
御を行います。
外部割込み入力は , 検出する要求のレベルとして , "H", "L", " 立上りエッジ ", " 立下
りエッジ " から選択できます。
■ レジスタ一覧
外部割込み /NMI 制御部のレジスタ一覧を示します。
外部割込み要因レジスタ
EIRR0
アドレス
00000040H
bit7
ER7*
R/W
bit6
ER6
R/W
bit5
ER5
R/W
bit4
ER4
R/W
bit3
ER3
R/W
bit2
ER2
R/W
bit1
ER1
R/W
bit0
ER0
R/W
初期値
00000000B
bit6
EN6
R/W
bit5
EN5
R/W
bit4
EN4
R/W
bit3
EN3
R/W
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
割込み許可レジスタ
ENIR0
アドレス
00000041H
bit7
EN7*
R/W
外部割込み要求レベル設定レジスタ
ELVR0
アドレス
00000042H
bit15
LB7*
R/W
bit14
LA7*
R/W
bit13
LB6
R/W
bit12
LA6
R/W
bit11
LB5
R/W
bit10
LA5
R/W
bit9
LB4
R/W
bit8
LA4
R/W
初期値
00000000B
bit7
LB3
R/W
bit6
LA3
R/W
bit5
LB2
R/W
bit4
LA2
R/W
bit3
LB1
R/W
bit2
LA1
R/W
bit1
LB0
R/W
bit0
LA0
R/W
初期値
00000000B
ELVR0
アドレス
00000043H
R/W : リード / ライト可能
*
: 低電圧検出割込み機能で使用します。
詳細は「第 18 章 低電圧検出割込み / リセット」を参照してください。
: 未定義ビット
144
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第 6 章 外部割込み・NMI 制御部
6.1 外部割込み /NMI 制御部の概要
MB91490 シリーズ
■ 外部割込み /NMI 制御部のブロックダイヤグラム
外部割込み /NMI 制御部のブロックダイヤグラムを図 6.1-1 に示します。
図 6.1-1 外部割込み /NMI 制御部のブロックダイヤグラム
16
割込み要求
9
16
16
外部割込み許可レジスタ
ゲート
要因 F/F
エッジ検出回路
外部割込み要因レジスタ
8
INT0~INT6
NMIX
低電圧検出回路*
外部割込み要求レベル設定レジスタ
*:低電圧検出割込み機能で使用します。
詳細は「第18 章 低電圧検出割込み/リセット」を参照してください。
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145
第 6 章 外部割込み・NMI 制御部
6.2 外部割込み /NMI 制御部のレジスタ
6.2
MB91490 シリーズ
外部割込み /NMI 制御部のレジスタ
外部割込み /NMI 制御部で使用するレジスタの構成および機能について説明します。
■ 割込み許可レジスタ [ENIR (ENIR0) : ENable Interrupt request Register]
ENIR0
アドレス
00000041H
bit7
EN7*
R/W
bit6
EN6
R/W
bit5
EN5
R/W
bit4
EN4
R/W
bit3
EN3
R/W
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
R/W : リード / ライト可能
*
: 低電圧検出割込み機能で使用します。
詳細は「第 18 章 低電圧検出割込み / リセット」を参照してください。
ENIR レジスタは外部割込み要求出力のマスク制御を行います。このレジスタの "1" を
書かれたビットに対応する割込み要求出力は許可され (INT0 の許可を EN0 が制御 ) , 割
込みコントローラに対して要求が出力されます。"0" が書かれたビットに対応する端子
は割込み要因を保持しますが , 割込みコントローラに対しては要求を発生しません。
NMI に対する許可ビットは存在しません。
■ 外部割込み要因レジスタ [EIRR (EIRR0) : External Interrupt Request Register]
EIRR0
アドレス
00000040H
bit7
ER7*
R/W
bit6
ER6
R/W
bit5
ER5
R/W
bit4
ER4
R/W
bit3
ER3
R/W
bit2
ER2
R/W
bit1
ER1
R/W
bit0
ER0
R/W
初期値
00000000B
R/W : リード / ライト可能
*
: 低電圧検出割込み機能で使用します。
詳細は「第 18 章 低電圧検出割込み / リセット」を参照してください。
EIRR レジスタは読出し時には対応する外部割込み要求があることを示し , 書込み時に
はこの要求を示すフリップフロップの内容をクリアするレジスタです。
この EIRR レジスタを読み出したときに "1" であった場合 , そのビットに対応する端子
に外部割込み要求があることを示します。また , このレジスタに "0" を書き込むと , 対
応するビットの要求フリップフロップがクリアされます。
"1" の書込みは無効です。
リードモディファイライト (RMW) 系命令の読出し時には "1" が読まれます。
NMI に対するフラグは , ユーザからアクセスできません。
146
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第 6 章 外部割込み・NMI 制御部
6.2 外部割込み /NMI 制御部のレジスタ
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■ 外部割込み要求レベル設定レジスタ [ELVR (ELVR0) : External LeVel Register]
ELVR0
アドレス
00000042H
bit15
LB7*
R/W
bit14
LA7*
R/W
bit13
LB6
R/W
bit12
LA6
R/W
bit11
LB5
R/W
bit10
LA5
R/W
bit9
LB4
R/W
bit8
LA4
R/W
初期値
00000000B
bit7
LB3
R/W
bit6
LA3
R/W
bit5
LB2
R/W
bit4
LA2
R/W
bit3
LB1
R/W
bit2
LA1
R/W
bit1
LB0
R/W
bit0
LA0
R/W
初期値
00000000B
ELVR0
アドレス
00000043H
R/W : リード / ライト可能
*
: 低電圧検出割込み機能で使用します。
詳細は「第 18 章 低電圧検出割込み / リセット」を参照してください。
ELVR は要求検出の選択を行うレジスタです。INT0 ∼ INT6 に 2 ビットずつが割り当て
られていて , 以下のような設定になります。要求入力がレベルの場合 , EIRR の各ビッ
トをクリアしても入力がアクティブレベルならば該当するビットは再びセットされま
す。
表 6.2-1 ELVR 割当て表
LBx
LAx
動作
0
0
"L" レベルで要求あり
0
1
"H" レベルで要求あり
1
0
立上りエッジで要求あり
1
1
立下りエッジで要求あり
NMI の検出レベルは , 常に立下りエッジです。また , ストップ状態からの復帰に NMI
を使用する場合は , "L" レベル検出となります。
<注意事項>
外部割込み要求レベルを変更すると , 内部で割込み要因が発生する場合がありますので ,
外部割込み要求レベル変更後に外部割込み要因レジスタ (EIRR) をクリアしてください。
外部割込み要因レジスタをクリアする際は , いったん外部割込み要求レベルレジスタを読
み出してからクリアの書込みを行ってください。
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147
第 6 章 外部割込み・NMI 制御部
6.3 外部割込み /NMI 制御部の動作
6.3
MB91490 シリーズ
外部割込み /NMI 制御部の動作
要求レベル , 許可レジスタの設定後 , 対応する端子に ELVR レジスタで設定された要
求が入力されると , 本モジュールは割込みコントローラに対して割込み要求信号を発
生します。割込みコントローラ内で同時に発生した割込みの優先順位を識別した結
果 , 本リソースからの割込みが最も優先順位が高かったときに該当する割込みが発
生します。
■ 外部割込みの動作について
外部割込みの動作を図 6.3-1 に示します。
図 6.3-1 外部割込みの動作
外部割込み
割込み
割込みコントローラ
CPU
リソース 要求
ELVR
EIRR
ENIR
ICR yy
IL
CMP
ICR xx
CMP
ILM
要因
■ スタンバイからの復帰について
使用しないチャネルは , スタンバイに入る前に , 必ず禁止状態にしてください。
■ 外部割込みの動作手順について
外部割込み部内に存在するレジスタの設定を行う際 , 次の手順で設定してください。
1. 外部割込み入力として使用する端子と兼用する汎用入出力ポートを入力ポートに
設定する。
2. 割込み許可レジスタ (ENIR) の対象となるビットを禁止状態にする。
3. 外部割込み要求レベル設定レジスタ (ELVR) の対象となるビットを設定する。
4. 外部割込み要求レベル設定レジスタ (ELVR) を読み出す。
5. 外部割込み要因レジスタ (EIRR) の対象となるビットをクリアする。
6. 割込み許可レジスタ (ENIR) の対象となるビットを許可状態にする
( ただし , 5. と 6. は 16 ビットデータによる同時書込み可能 ) 。
本モジュール内のレジスタを設定するときには必ず許可レジスタを禁止状態に設定し
ておかなくてはなりません。また , 許可レジスタを許可状態にする前に必ず要因レジス
タをクリアしておく必要があります。これは , レジスタ設定時や割込み許可状態時に
誤って割込み要因が起こってしまうことを避けるためです。
148
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第 6 章 外部割込み・NMI 制御部
6.3 外部割込み /NMI 制御部の動作
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■ 外部割込み要求レベルについて
• 要求レベルがエッジ要求時にエッジがあったことを検出するには , パルス幅は最小
4 周辺クロック (CLKP) サイクルを必要とします。
• 要求入力レベルがレベル設定時に外部から要求入力が入ってその後 , 取り下げられ
ても内部に要因保持回路が存在するため , 割込みコントローラへの要求はアクティ
ブのままです。要求入力レベルがレベル設定の場合 , パルス幅は最小 3 マシンサイ
クル必要とします。また割込み入力端子がアクティブレベルを保持し続けている限
りは , 要因レジスタをクリアしても , 割込みコントローラへの割込み要求は発生し
続けます。
割込みコントローラへの要求を取り下げるには外部割込み要因レジスタをクリアする
必要があります。
図 6.3-2 レベル設定時の外部割込み要因レジスタのクリア
割込み入力
レベル検出
外部割込み要因レジスタ
(要因保持回路)
許可ゲート
割込み
コントローラ
クリアしない限り要因を保持し続ける
図 6.3-3 割込み許可時の割込み要因と割込みコントローラへの割込み要求
"H"レベル
割込み入力
割込みコントローラ
への割込み要求
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外部割込み要因レジスタのクリアによってインアクティブとなる
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149
第 6 章 外部割込み・NMI 制御部
6.3 外部割込み /NMI 制御部の動作
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■ NMI
• NMI は , ユーザ割込みの中で最強の割込みで , マスクすることはできません。
例外として , NMI の使用前に ILM を設定しないで NMI を起動すると , NMI 要因は
検出されますが , CPU は NMI 要求を受け付けません。このとき , ILM を NMI が受
け付けられるレベルに設定されるまで NMI 要因は保持され続けます。このため , リ
セット後 , ILM を 16 以上の値に設定した後 , NMI を使用してください。また , NMI
の内部要因フラグは , CPU からアクセスできませんので , リセット後の NMIX 端子
は "H" レベルを保持してください。
• NMI の受付けは下記のとおりです。
通常時
:立下りエッジ
ストップ時 :"L" レベル
• NMI によってストップモードの解除が可能です。ストップ状態で "L" レベルが入力
されるとストップ状態が解除されて発振安定待ち時間を確保します。
NMI 要求検出部には NMI フラグがあり , NMI 要求によりセットされ , NMI 自身の
割込みの受付け , もしくは , リセットでのみクリアされます。
なお , このビットは読出し / 書込みできません。
図 6.3-4 NMI 要求検出
(NMIフラグ)
0
NMI要求
(ストップ解除)
立下り
エッジ検出
Q SX
NMIX
R
1
周辺クロック(CLKP)
STOP
クリア (RST,割込み アクノリッジ)
150
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第 6 章 外部割込み・NMI 制御部
6.3 外部割込み /NMI 制御部の動作
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■ 外部割込みを使用した STOP 状態からの復帰時における注意事項
STOP 状態時に , INT 端子への最初に入力された外部割込み信号は非同期で入力され ,
STOP 状態から復帰することが可能です。ただし , その STOP 解除から , 発振安定待ち
時間経過するまでの期間においては , ほかの外部割込み信号の入力を認識できない期
間が存在します ( 図 6.3-5 の b+c 期間 )。STOP 解除後の外部割込み信号を内部クロック
に同期させるため , クロックが安定していない期間内は , その割込み要因を保持できな
いためです。
そのため , STOP 解除後の外部割込み入力を行う場合には , 発振安定待ち時間経過後に
外部割込み信号を入力してください。
図 6.3-5 STOP 状態からの外部割込みによる復帰動作のシーケンス
INT1
INT0
内部STOP
Regulator
内部動作 (RUN)
命令実行 (run)
X0
内部Clock
割込みフラグクリア
ER0
EN0
"1" (STOPモードに遷移前にイネーブルへ設定)
ER1
EN1
"1" (STOPモードに遷移前にイネーブルへ設定)
(a) STOP
(c) 発振安定待ち時間
(d) RUN
(b) 振動子の発振時間
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151
第 6 章 外部割込み・NMI 制御部
6.3 外部割込み /NMI 制御部の動作
MB91490 シリーズ
■ STOP 状態からの復帰動作について
現行回路の外部割込みによる STOP 復帰動作は , 以下の動作によって行われます。
● STOP 遷移前の処理
• 外部割込み経路の設定
デバイスが STOP 状態に遷移する前に STOP 状態を解除するための外部割込み入力
経路を設定しておく必要があります。これは PFR レジスタ (Port Function Register)
と ENIR レジスタ (ENable Interrupt Register) で設定を行います。通常状態 (STOP 以
外の状態 ) では割込みの入力経路は確保されていますので意識する必要はありませ
ん。しかし STOP 状態では PFR レジスタ値により入力パスが制御されております。
STOP 解除に使用する端子名
設定するレジスタと bit
P86/INT6/PPG6
PFR8 の bit6 を "0" としてください。
P85/INT5/PPG5
PFR8 の bit5 を "0" としてください。
P84/INT4/PPG4
PFR8 の bit4 を "0" としてください。
• 外部割込みの入力
STOP 状態から復帰させたいとき , 外部割込み信号は非同期で入力信号を伝える状
態となっています。この割込み信号が有効になると直ちに内部 STOP 信号を立ち下
げる動作が行われます。同時に外部割込み回路ではほかのレベル割込み入力の同期
化を行うように切り換わります。
● 振動子の発振時間
レギュレータ安定待ち時間が終了後 , クロックの発振が開始されます。振動子の発振時
間は使用される振動子により異なります。
● 発振安定待ち時間
振動子の発振時間後にデバイス内部で発振安定待ち時間がとられます。発振安定待ち
時間はスタンバイ制御レジスタの OS1, OS0 ビットにより指定します。発振安定待ち時
間終了後 , 内部クロックが供給され , 外部割込みによる割込み命令動作が開始されると
共に , STOP からの復帰要因以外の外部割込み要因が受付け可能になります。
152
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第7章
REALOS 関連ハード
REALOS 関連ハードは , リアルタイム OS により
使用されます。したがって , REALOS を使用する
場合にはユーザプログラムで使用することはでき
ません。
遅延割込みモジュールおよびビットサーチモ
ジュールの概要 , レジスタ構成 / 機能 , および動作
について説明します。
7.1 遅延割込みモジュール
7.2 ビットサーチモジュール
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153
第 7 章 REALOS 関連ハード
7.1 遅延割込みモジュール
7.1
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遅延割込みモジュール
遅延割込みモジュールは , タスク切換え用の割込みを発生するためのモジュールです。
本モジュールを使用することで , ソフトウェアで CPU に対して割込み要求の発生 /
取消しを行うことができます。
■ レジスタ一覧
DICR
アドレス
000044H
bit7
−
bit6
−
bit5
−
bit4
−
bit3
−
bit2
−
bit1
−
bit0
DLYI
R/W
初期値
bit1
−
bit0
DLYI
R/W
初期値
-------0B
-------0B
R/W : リード / ライト可能
: 未定義ビット
■ ブロックダイヤグラム
R-bus
DLYI
割込み要求
■ レジスタ詳細説明
● DICR (Delayed Interrupt Control Register)
アドレス
000044H
bit7
−
bit6
−
bit5
−
bit4
−
bit3
−
bit2
−
R/W : リード / ライト可能
: 未定義ビット
遅延割込みを制御するレジスタです。
[bit0] DLYI
DLYI
説明
0
遅延割込み要因の解除・要求なし [ 初期値 ]
1
遅延割込み要因の発生
本ビットにより , 該当する割込み要因の発生・解除を制御します。
154
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第 7 章 REALOS 関連ハード
7.1 遅延割込みモジュール
MB91490 シリーズ
■ 動作説明
遅延割込みは , タスク切換え用の割込みを発生します。本機能を使用することにより ,
ソフトウェアで CPU に対して割込み要求の発生 , 取消しを行うことができます。
● 割込み番号
遅延割込みは , 最も大きな割込み番号に対応した割込み要因に割り当てられています。
MB91490 シリーズでは , 遅延割込みを割込み番号 63 (3FH) に割り当てています。
● DICR の DLYI ビット
このビットに "1" を書き込むことで遅延割込み要因が発生します。また , "0" を書き込
むことで遅延割込み要因を解除します。
本ビットは , 一般の割込みにおける割込み要因フラグと同じものであり , 割込みルーチ
ンの中で本ビットをクリアし , 合わせてタスクの切換えを行うようにしてください。
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155
第 7 章 REALOS 関連ハード
7.2 ビットサーチモジュール
7.2
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ビットサーチモジュール
入力レジスタに書き込まれたデータに対して , "0", "1" または変化点を検索して検出
したビット位置を返します。
■ レジスタ一覧
bit 31
bit0
アドレス:0003F0H
BSD0
0 検出用データレジスタ
アドレス:0003F4H
BSD1
1 検出用データレジスタ
アドレス:0003F8H
BSDC
変化点検出用データレジスタ
アドレス:0003FCH
BSRR
検出結果レジスタ
■ ビットサーチモジュールのブロックダイヤグラム
図 7.2-1 ビットサーチモジュールのブロックダイヤグラム
D-bus
入力ラッチ
アドレスデコーダ
検出モード
1 検出データ化
ビットサーチ回路
検索結果
156
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第 7 章 REALOS 関連ハード
7.2 ビットサーチモジュール
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■ レジスタ詳細説明
● 0 検出用データレジスタ (BSD0)
アドレス
bit31
bit0
0003F0H
属性→ ライトオンリ
初期値→ XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB
書き込んだ値に対して 0 検出を行います。
リセットによる初期値は不定です。読出し値は不定です。
データ転送には , 32 ビット長のデータ転送命令を使用してください
(8 ビット , 16 ビット長のデータ転送命令は使わないでください ) 。
● 1 検出用データレジスタ (BSD1)
アドレス
bit31
bit0
0003F4H
属性→ リード / ライト可能
初期値→ XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB
データ転送には , 32 ビット長のデータ転送命令を使用してください
(8 ビット , 16 ビット長のデータ転送命令は使わないでください ) 。
書込み時
書き込んだ値に対して "1" を検出します。
読出し時
ビットサーチモジュールの内部状態の退避用データが読み出されます。割込みハン
ドラなどがビットサーチモジュールを使用する場合に , 元の状態を退避・復帰する
ときに使用します。
0 検出 , 変化点検出 , データレジスタにデータを書き込んだ場合でも , 1 検出用デー
タレジスタのみ操作することで退避・復帰できます。
リセットによる初期値は不定です。
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157
第 7 章 REALOS 関連ハード
7.2 ビットサーチモジュール
MB91490 シリーズ
● 変化点検出用データレジスタ (BSDC)
アドレス
bit31
bit0
0003F8H
属性→ ライトオンリ
初期値→ XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB
書き込んだ値に対して変化点の検出を行います。
リセットによる初期値は不定です。
読出し値は不定です。
データ転送には , 32 ビット長のデータ転送命令を使用してください
(8 ビット , 16 ビット長のデータ転送命令は使わないでください ) 。
● 検出結果レジスタ (BSRR)
0 検出 , 1 検出 , または変化点検出の結果が読み出されます。
どの検出結果が読み出されるかは , 最後に書き込んだデータレジスタによって決定さ
れます。
アドレス
bit31
bit0
0003FCH
属性→ リードオンリ
初期値→ XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB
158
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第 7 章 REALOS 関連ハード
7.2 ビットサーチモジュール
MB91490 シリーズ
■ 動作説明
● 0 検出
0 検出用データレジスタに書き込まれたデータを MSB から LSB へスキャンし , 最初の
"0" を検出した位置を返します。
検出結果は , 検出結果レジスタを読み出すことで得られます。
検出した位置と返す数値の関係は , 表 7.2-1 のとおりです。
"0" が存在しないとき ( すなわち "FFFFFFFFH " という数値のとき ), "32" という値をサー
チ結果として返します。
[ 実行例 ]
書込みデータ
読出し値 (10 進 )
11111111111111111111000000000000B (FFFFF000H)
→
20
11111000010010011110000010101010B (F849E0AAH)
→
5
10000000000000101010101010101010B (8002AAAAH)
→
1
11111111111111111111111111111111B (FFFFFFFFH)
→
32
● 1 検出
1 検出用データレジスタに書き込まれたデータを MSB から LSB へスキャンし , 最初の
"1" を検出した位置を返します。
検出結果は , 検出結果レジスタを読み出すことで得られます。
検出した位置と返す値との関係は , 表 7.2-1 のとおりです。
"1" が存在しないとき ( すなわち "00000000H " という数値のとき ), "32" という値をサー
チ結果として返します。
[ 実行例 ]
書込みデータ
読出し値 (10 進 )
00100000000000000000000000000000B (20000000H)
→
2
00000001001000110100010101100111B (01234567H)
→
7
00000000000000111111111111111111B (0003FFFFH)
→
14
00000000000000000000000000000001B (00000001H)
→
31
00000000000000000000000000000000B (00000000H)
→
32
● 変化点検出
変化点検出用データレジスタに書き込まれたデータを bit30 から LSB へスキャンし ,
MSB の値と比較します。最初に MSB と異なる値を検出した位置を返します。
検出結果は , 検出結果レジスタを読み出すことで得られます。
検出した位置と返す値は , 表 7.2-1 の示すとおりです。
変化点が存在しないときは , "32" を返します。
変化点検出では , 結果として "0" を返すことはありません。
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第 7 章 REALOS 関連ハード
7.2 ビットサーチモジュール
MB91490 シリーズ
[ 実行例 ]
書込みデータ
読出し値 (10 進 )
00100000000000000000000000000000B (20000000H)
→
2
00000001001000110100010101100111B (01234567H)
→
7
00000000000000111111111111111111B (0003FFFFH)
→
14
00000000000000000000000000000001B (00000001H)
→
31
00000000000000000000000000000000B (00000000H)
→
32
11111111111111111111000000000000B (FFFFF000H)
→
20
11111000010010011110000010101010B (F849E0AAH)
→
5
10000000000000101010101010101010B (8002AAAAH)
→
1
11111111111111111111111111111111B (FFFFFFFFH)
→
32
表 7.2-1 ビット位置と返す値 (10 進 )
検出した
ビット位置
返す値
検出した
ビット位置
返す値
検出した
ビット位置
返す値
検出した
ビット位置
返す値
31
0
23
8
15
16
7
24
30
1
22
9
14
17
6
25
29
2
21
10
13
18
5
26
28
3
20
11
12
19
4
27
27
4
19
12
11
20
3
28
26
5
18
13
10
21
2
29
25
6
17
14
9
22
1
30
24
7
16
15
8
23
0
31
存在しない
32
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第 7 章 REALOS 関連ハード
7.2 ビットサーチモジュール
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■ 退避・復帰の処理
割込みハンドラ中でビットサーチモジュールを使う場合のように , ビットサーチモ
ジュールの内部状態を退避・復帰させる必要がある場合は , 以下の手順に従ってくださ
い。
1. 1 検出用データレジスタを読み出し , この内容を保存する ( 退避 )
2. ビットサーチモジュールを使用
3. 1. で退避したデータを 1 検出用データレジスタに書き込む ( 復帰 )
以上の操作により , 次に検出結果レジスタを読み出したときに得られる値は , 1. 以前に
ビットサーチモジュールに書き込まれた内容に応じたものとなります。最後に書き込
まれたデータレジスタが0検出用または変化点検出用であっても, 上記手順で正しく元
に戻ります。
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第 7 章 REALOS 関連ハード
7.2 ビットサーチモジュール
162
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第8章
16 ビットリロードタイマ
16 ビットリロードタイマのレジスタの構成と機能
およびタイマの動作について説明します。
8.1 16 ビットリロードタイマの概要
8.2 16 ビットリロードタイマのレジスタ
8.3 16 ビットリロードタイマの動作
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163
第 8 章 16 ビットリロードタイマ
8.1 16 ビットリロードタイマの概要
MB91490 シリーズ
16 ビットリロードタイマの概要
8.1
16 ビットリロードタイマは , 16 ビットのダウンカウンタ , 16 ビットのリロードレジ
スタ , 内部カウント , クロック生成用プリスケーラ , コントロールレジスタで構成され
ています。
■ 16 ビットリロードタイマの概要
16 ビットリロードタイマは , 16 ビットのダウンカウンタ , 16 ビットのリロードレジス
タ , 内部カウント , クロック作成用プリスケーラ , コントロールレジスタで構成されて
います。
クロックソースとして内部クロック 3 種類 ( 周辺クロック (CLKP) の 2/8/32 分周 ) から
選択できます。
■ 16 ビットリロードタイマのブロックダイヤグラム
図 8.1-1 に 16 ビットリロードタイマのブロックダイヤグラムを示します。
図 8.1-1 16 ビットリロードタイマのブロックダイヤグラム
16ビットリロードレジスタ
(TMRLR0, TMRLR1)
リロード
R-bus
16ビットダウンカウンタ
(TMR0, TMR1)
UF
OUT
CTL
カウント
イネーブル
AND
クロック
セレクタ
RELD
INTE
UF
CNTE
TRG
IRQ
CSL1
CSL0
A/D起動コンペア0へ
プリスケーラ
プリスケーラ
クリア
16ビットリロードタイマ1
タイマ出力
周辺クロック(CLKP)
16 ビットリロードタイマ 1 のタイマ出力のみ , A/D コンバータの起動要因として使用
することができます。
起動対象となるA/D コンバータは10ビットA/Dコンバータ1です。
164
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第 8 章 16 ビットリロードタイマ
8.2 16 ビットリロードタイマのレジスタ
MB91490 シリーズ
8.2
16 ビットリロードタイマのレジスタ
16 ビットリロードタイマで使用されるレジスタの構成と機能について説明します。
■ 16 ビットリロードタイマのレジスタ一覧
TMCSR0, TMCSR1( 上位 )
アドレス
0000 004EH
0000 0056H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
−
−
CSL1
CSL0
−
−
−
−
−
−
R/W
R/W
−
−
初期値
- - - - 00- - B
TMCSR0, TMCSR1( 下位 )
アドレス
0000 004FH
0000 0057H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
RELD
INTE
UF
CNTE
TRG
−
−
−
R/W
R/W
R/W
R/W
R/W
初期値
- - - 00000B
TMR0, TMR1
アドレス
0000 004AH
0000 0052H
bit15
bit0
初期値
XXXXH
R
TMRLR0, TMRLR1
アドレス
0000 0048H
0000 0050H
bit15
bit0
初期値
XXXXH
W
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
: 未定義ビット
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第 8 章 16 ビットリロードタイマ
8.2 16 ビットリロードタイマのレジスタ
8.2.1
MB91490 シリーズ
コントロールステータスレジスタ (TMCSR)
コントロールステータスレジスタ (TMCSR) は 16 ビットリロードタイマの動作モー
ドと割込みを制御します。
■ コントロールステータスレジスタ (TMCSR) のビット構成
TMCSR0, TMCSR1( 上位 )
アドレス
0000 004EH
0000 0056H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
−
−
CSL1
CSL0
−
−
−
−
−
−
R/W
R/W
−
−
初期値
- - - - 00- - B
TMCSR0, TMCSR1( 下位 )
アドレス
0000 004FH
0000 0057H
初期値
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
RELD
INTE
UF
CNTE
TRG
−
−
−
R/W
R/W
R/W
R/W
R/W
- - - 00000B
R/W : リード / ライト可能
: 未定義ビット
[bit15 ∼ bit12] Reserved:予約ビット
予約ビットです。
読出し値は常に "0000B" となります。
[bit11, bit10] CSL1, CSL0:カウントソース選択ビット
カウントソースセレクトビットです。カウントソースは内部クロックを選択できま
す。選択可能なカウントソースは以下のとおりです。
カウントソース
(φ: 周辺クロック )
φ=40MHz
φ=20MHz
φ/21 [ 初期値 ]
50ns
100ns
内部クロック
φ/23
200ns
400ns
内部クロック
φ/25
800ns
1.6μs
−
−
CSL1
CSL0
0
0
内部クロック
0
1
1
0
1
1
設定禁止
[bit9 ∼ bit7] Reserved:予約ビット
必ず "000B" を設定してください。
166
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第 8 章 16 ビットリロードタイマ
8.2 16 ビットリロードタイマのレジスタ
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[bit6, bit5] Reserved:予約ビット
予約ビットです。
読出し値は常に "0" になります。
[bit4] RELD:リロード許可ビット
リロード許可ビットです。
"1" のときリロードモードになり , カウンタの値が "0000H" →
"FFFFH" へのアンダフローと同時にリロードレジスタの内容をカウンタへロードし
てカウント動作を続けます。
"0" のときワンショットモードになり , カウンタの値が "0000H" → "FFFFH" へのアン
ダフローによりカウント動作を停止します。
[bit3] INTE:割込み許可ビット
割込み要求許可ビットです。"1" のとき UF ビットが "1" になると割込み要求を発生
します。"0" のときは割込み要求を発生しません。
[bit2] UF:アンダフロー割込みフラグ
タイマ割込み要求フラグです。カウンタの値が "0000H" → "FFFFH" へのアンダフ
ローにより "1" にセットされます。"0" の書込みによってクリアされます。
このビットへの "1" 書込みは意味がありません。
リードモディファイライト (RMW) 系命令における読出しでは , "1" が読み出されま
す。
[bit1] CNTE:カウント許可ビット
タイマのカウントイネーブルビットです。このビットに "1" を書き込むと , 起動ト
リガ待ち状態になります。"0" 書込みによりカウント動作は停止します。
[bit0] TRG:トリガビット
ソフトウェアトリガビットです。"1" 書込みによりソフトウェアトリガがかかり , リ
ロードレジスタの内容をカウンタへロードしてカウント動作を開始します。
"0" 書込みは意味がありません。読出し値は常に "0" です。
本レジスタによるトリガ入力は , CNTE=1 のときのみ有効となります。CNTE=0 の
ときには何も起こりません。
<注意事項>
UF, CNTE, TRG ビット以外の書換えは , CNTE=0 のときに行うようにしてください。
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第 8 章 16 ビットリロードタイマ
8.2 16 ビットリロードタイマのレジスタ
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16 ビットタイマレジスタ (TMR)
8.2.2
16 ビットタイマレジスタ (TMR) は 16 ビットタイマのカウント値を読み出すために
使用されます。
■ 16 ビットタイマレジスタ (TMR) のビット構成
TMR0, TMR1
アドレス
0000 004AH
0000 0052H
bit15
bit0
初期値
XXXXH
R
R
: リードオンリ
16 ビットタイマのカウント値を読み出すことができるレジスタです。初期値は不定で
す。本レジスタの読出しは必ず 16 ビットデータ転送命令で行ってください。
168
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第 8 章 16 ビットリロードタイマ
8.2 16 ビットリロードタイマのレジスタ
MB91490 シリーズ
16 ビットリロードレジスタ (TMRLR)
8.2.3
16 ビットリロードレジスタ (TMRLR) はカウンタの初期値を保持するためのレジス
タです。
■ 16 ビットリロードレジスタ (TMRLR) のビット構成
TMRLR0,TMRLR1
アドレス
0000 0048H
0000 0050H
bit15
bit0
初期値
XXXXH
W
W
: ライトオンリ
本レジスタは , カウントの初期値を保持しておくためのレジスタです。初期値は不定で
す。本レジスタの書込みは必ず 16 ビットデータ転送命令で行ってください。
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169
第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの動作
8.3
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16 ビットリロードタイマの動作
16 ビットリロードタイマの下記の動作について説明します。
• 内部クロック動作
• アンダフロー動作
■ 内部クロック動作
内部クロックの分周クロックでタイマを動作させる場合 , カウントソースとして周辺
クロックの 2・8・32 分周のクロックから選択することができます。
カウント許可と同時にカウント動作を開始したい場合は , コントロールステータスレ
ジスタの CNTE ビットと TRG ビットの両方に "1" を書き込んでください。
TRG ビットによるトリガ入力は , タイマが起動状態 (CNTE=1) のとき動作モードにか
かわらず常に有効です。
カウンタスタートのトリガが入力されてからリロードレジスタのデータがカウンタへ
ロードされるまでに T ( 周辺クロックサイクル ) の時間がかかります。
図 8.3-1 カウンタの起動および動作
カウントクロック
カウンタ
リロードデータ
-1
-1
-1
データロード
CNTE
TRG
T
170
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第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの動作
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■ アンダフロー動作
カウンタの値が "0000H" から "FFFFH" になるときをアンダフローとしています。した
がって , 〔リロードレジスタの設定値+ 1〕カウントでアンダフローが発生します。
アンダフロー発生時にコントロールステータスレジスタの RELD ビットが "1" のとき ,
リロードレジスタの内容をカウンタへロードしてカウント動作を継続します。RELD
ビットが "0" のとき , カウンタは "FFFFH" で停止します。
図 8.3-2 アンダフロー動作
[RELD=1]
カウントクロック
カウンタ
0000H
リロードデータ
-1
-1
-1
データロード
アンダフローセット
[RELD=0]
カウントクロック
カウンタ
0000H
FFFFH
アンダフローセット
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第 8 章 16 ビットリロードタイマ
8.3 16 ビットリロードタイマの動作
MB91490 シリーズ
■ カウンタの動作状態
カウンタの状態は, コントロールステータスレジスタのCNTEビットと内部信号のWAIT
信号によって決まります。設定可能な状態として CNTE=0, WAIT=1 の停止状態 (STOP 状
態 ) , CNTE=1, WAIT=1 の起動トリガ待ち状態 (WAIT 状態 ) , CNTE=1, WAIT=0 の動作状
態 (RUN 状態 ) があります。
図 8.3-3 カウンタ状態遷移
ハードウェアによる状態遷移
リセット
レジスタアクセスによる状態遷移
STOP CNTE=0,WAIT=1
カウンタ: 停止時の値を保
持,リセット直
後は不定
CNTE=1
TRG=0
CNTE=1
TRG=1
WAIT CNTE=1,WAIT=1
カウンタ: 停止時の値を保持,
リセット直後ロー
ドするまでは不定
TRG=1
RUN CNTE=1,WAIT=0
カウンタ:動作
LDX・UFX
TRG=1
LOAD CNTE=1,WAIT=0
リロードレジスタの内
容をカウンタへロード
RELD・UF
ロード終了
■ 注意事項
• 内部プリスケーラは , コントロールステータスレジスタの bit1 ( タイマ許可 : CNTE)
が "1" に設定されている状態でトリガ ( ソフトウェアトリガ , あるいは外部トリガ )
されることにより動作可能になります。
• 割込み要求フラグセットタイミングとクリアタイミングが重複した場合にはフラ
グセットが優先し , クリア動作は無効になります。
• 16 ビットタイマリロードレジスタへの書込みと , リロードのタイミングが重なった
場合には , 旧データがカウンタにロードされ , 新データがカウンタにロードされる
のは次のリロードのタイミングとなります。
• 16 ビットタイマレジスタはロードとカウントのタイミングが重複した場合には ,
ロード ( リロード ) 動作が優先されます。
172
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第9章
タイミングジェネレータ
タイミングジェネレータの概要 , レジスタの構成 /
機能 , および動作について説明します。
9.1 タイミングジェネレータの概要
9.2 タイミングジェネレータのブロックダイヤグラム
9.3 タイミングジェネレータのレジスタ
9.4 タイミングジェネレータの動作
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173
第 9 章 タイミングジェネレータ
9.1 タイミングジェネレータの概要
9.1
MB91490 シリーズ
タイミングジェネレータの概要
タイミングジェネレータは , 複数の PPG タイマをタイマ間で同期し遅延起動を行わ
せるための機能です。
■ タイミングジェネレータの構成
• 8 ビットカウンタ , 制御レジスタ , コンペアレジスタ , コンペア回路 , プリスケーラ
から構成されています。
• 4 チャネル分の PPG を同期させ遅延起動させることが可能です。
• 4 種類のカウンタ動作クロック ( 周辺クロック (CLKP)/2, 周辺クロック (CLKP)/8, 周
辺クロック (CLKP)/32, 周辺クロック (CLKP)/64) を選択することができます。
• 各 PPG チャネルに対応した 4 つのコンペアレジスタに設定することで遅延量を設定
することができます。
174
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第 9 章 タイミングジェネレータ
9.2 タイミングジェネレータのブロックダイヤグラム
MB91490 シリーズ
9.2
タイミングジェネレータのブロックダイヤグラム
タイミングジェネレータのブロックダイヤグラムを示します。
図 9.2-1 ブロックダイヤグラム
プリスケーラ
周辺クロック
(CLKP)
CS1/CS0
1/2
1/8
1/32
1/64
STR
MONI
8ビットカウンタ
カウンタ値
COMP0
比較回路
Set
Clr
PPG0TG
Set
Clr
PPG2TG
Set
Clr
PPG4TG
Set
Clr
PPG6TG
COMP2
比較回路
COMP4
比較回路
COMP6
比較回路
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第 9 章 タイミングジェネレータ
9.3 タイミングジェネレータのレジスタ
9.3
MB91490 シリーズ
タイミングジェネレータのレジスタ
タイミングジェネレータのレジスタについて説明します。
■ タイミングジェネレータのレジスタ
コントロールレジスタ 0: TTCR0
アドレス
0000 0144H
bit31
bit30
bit29
bit28
W
W
bit26
CS0
R/W
bit25
MONI
R
bit24
STR
W
初期値
11110000B
W
W
bit27
CS1
R/W
bit29
D5
R/W
bit28
D4
R/W
bit27
D3
R/W
bit26
D2
R/W
bit25
D1
R/W
bit24
D0
R/W
初期値
00000000B
bit21
D5
R/W
bit20
D4
R/W
bit19
D3
R/W
bit18
D2
R/W
bit17
D1
R/W
bit16
D0
R/W
初期値
00000000B
bit13
D5
R/W
bit12
D4
R/W
bit11
D3
R/W
bit10
D2
R/W
bit9
D1
R/W
bit8
D0
R/W
初期値
00000000B
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
TRG6O TRG4O TRG2O TRG0O
コンペアレジスタ 0: COMP0
アドレス
0000 0148H
bit31
D7
R/W
bit30
D6
R/W
コンペアレジスタ 2: COMP2
アドレス
0000 0149H
bit23
D7
R/W
bit22
D6
R/W
コンペアレジスタ 4: COMP4
アドレス
0000 014AH
bit15
D7
R/W
bit14
D6
R/W
コンペアレジスタ 6: COMP6
アドレス
0000 014BH
bit7
D7
R/W
bit6
D6
R/W
R/W : リード / ライト可能
176
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第 9 章 タイミングジェネレータ
9.3 タイミングジェネレータのレジスタ
MB91490 シリーズ
タイミングジェネレータ制御レジスタ (TTCR0)
9.3.1
タイミングジェネレータ制御レジスタ (TTCR0) は , PPG トリガクリア , タイマプリ
スケーラ , 8 ビットカウンタの状態の確認 , および動作の制御を行うために使用しま
す。
■ タイミングジェネレータ制御レジスタ (TTCR0)
タイミングジェネレータ制御レジスタ 0:TTCR0
アドレス
0000 0144H
bit15
bit14
bit13
bit12
TRG6O TRG4O TRG2O TRG0O
W
W
W
W
bit11
CS1
R/W
bit10
CS0
R/W
bit9
MONI
R
bit8
STR
W
初期値
11110000B
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
[bit15 ∼ bit12] TRG6O/TRG4O/TRG2O/TRG0O:PPG トリガクリアビット
本ビットに "0" を書き込むことにより , 出力されている PPG 起動トリガをクリアし
ます。各ビットのトリガとの対応は以下のとおりです。
TRG0O:PPG0TG
TRG2O:PPG2TG
TRG4O:PPG4TG
TRG6O:PPG6TG
本レジスタの読出し値は常に "1" です。
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第 9 章 タイミングジェネレータ
9.3 タイミングジェネレータのレジスタ
MB91490 シリーズ
[bit11, bit10] CS1, CS0 :カウントクロック選択ビット
8 ビットカウンタの動作クロックを以下のように選択します。
CS1
CS0
0
0
周辺クロック / 2 ( 50 [email protected] MHz 時 ) [ 初期値 ]
0
1
周辺クロック / 8 (200 [email protected] MHz 時 )
1
0
周辺クロック /32 (800 [email protected] MHz 時 )
1
1
周辺クロック /64 ( 1.6 [email protected] MHz 時 )
クロックソース
[bit9] MONI:8 ビットカウンタ動作モニタビット
8 ビットカウンタの動作を以下のように選択します。
MONI
8 ビットカウンタ状態
0
カウンタ動作停止中 [ 初期値 ]
1
カウンタ動作中
書込みは動作に影響しません。
[bit8] STR:8 ビットカウンタ動作許可ビット
8 ビットカウンタの動作を以下のように選択します。
STR
8 ビットカウンタ動作
0
意味を持ちません。 [ 初期値 ]
1
カウンタ動作開始
読出し値は常に "0" です。
"0" 書込みは意味を持ちません。
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第 9 章 タイミングジェネレータ
9.3 タイミングジェネレータのレジスタ
MB91490 シリーズ
コンペアレジスタ
(COMP0/COMP2/COMP4/COMP6)
9.3.2
コンペアレジスタ (COMP0/COMP2/COMP4/COMP6) は , 各 PPG 起動信号をセット
するために使用します。本レジスタに設定した値と 8 ビットカウンタの値が一致し
た際に PPG 起動信号をセットします。
■ コンペアレジスタ (COMP0/COMP2/COMP4/COMP6)
コンペアレジスタ:COMP0/COMP2/COMP4/COMP6
アドレス
0000 0148H
0000 0150H
0000 014AH
0000 0152H
bit15
D7
R/W
bit14
D6
R/W
bit13
D5
R/W
bit12
D4
R/W
bit11
D3
R/W
bit10
D2
R/W
bit9
D1
R/W
bit8
D0
R/W
初期値
00000000B
R/W : リード / ライト可能
[bit15 ∼ bit8] D7 ∼ D0:コンペア値設定ビット
<注意事項>
• 本レジスタ値が "00000000B" の場合は PPG 起動信号はセットされません。
• 本レジスタの書換えは , 必ず 8 ビットカウンタが停止している状態で行ってください。
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第 9 章 タイミングジェネレータ
9.4 タイミングジェネレータの動作
9.4
MB91490 シリーズ
タイミングジェネレータの動作
タイミングジェネレータの動作について説明します。
■ プリスケーラの動作
8 ビットカウンタ用のカウントクロックを周辺クロック (CLKP) より分周したものを設
定するものです。
■ 8 ビットカウンタ
• 8 ビットカウンタは , STR ビットによりプリスケーラからのカウントクロックでカ
ウントを行います。
• 8 ビットカウンタはカウントアップを開始し , オーバフローでカウントを停止しま
す。
• カウント中のカウンタスタートは無視されます。
• 8 ビットカウンタがカウント中は MONI ビットには "1" が読めます。停止すると "0"
が読めます。
• 8 ビットカウンタのカウント値は各比較器に入力されています。
図 9.4-1 8 ビットカウンタの動作・停止タイミング
8ビットカウンタ
STR=1
STR=1
カウント中
MONI=1
カウント停止
MONI=0
カウント中
MONI=1
カウント停止
MONI=0
オーバフローでカウント停止
180
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第 9 章 タイミングジェネレータ
9.4 タイミングジェネレータの動作
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図 9.4-2 トリガタイミング
8ビットカウンタ
STR=1
TRG0O, TRG2O = 0
F0H
A0H
80H
TRG4O, TRG6O = 0
40H
COMP0
40H
COMP2
80H
COMP4
A0H
COMP6
F0H
PPG0TG
PPG2TG
PPG4TG
PPG6TG
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第 9 章 タイミングジェネレータ
9.4 タイミングジェネレータの動作
182
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第 10 章
PPG
PPG の概要 , レジスタの構成 / 機能 , および動作に
ついて説明します。
10.1 PPG の概要
10.2 PPG のブロックダイヤグラム
10.3 PPG のレジスタ
10.4 PPG の動作説明
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183
第 10 章 PPG
10.1 PPG の概要
10.1
MB91490 シリーズ
PPG の概要
PPG は 8 ビットのリロードタイマモジュールで , タイマ動作に応じたパルス出力制
御により PPG 出力を行います。
• 8 個の 8 ビットダウンカウンタ , 16 個の 8 ビットリロードレジスタ , 制御レジス
タ , 外部パルス出力 3 本 , 割込み出力 8 本が搭載されています。8 ビット PPG と
して 8 チャネル分 , 16 ビット PPG として 4 チャネル分になります。
■ PPG の機能
• 4 種類の PPG 動作モードサポート
• PPG 出力動作
任意周期・デューティ比のパルス波を出力します。
外付け回路により , D/A コンバータとしても使用可能です。
• 出力反転機能
PPG の出力値を反転させることが可能です。
■ PPG のモード
• 8 ビット PPG 出力独立動作モード
独立した PPG 出力動作が可能です。
• 16 ビット PPG 出力動作モード
1 チャネルの 16 ビットの PPG 出力動作が可能です。
• 8 + 8 ビット PPG 出力動作モード
ch.(n + 1) の出力を ch.(n) のクロック入力とすることにより , 任意周期の 8 ビット
PPG 出力動作が可能です (n = 0, 2, 4, 6)。
• 16 + 16 ビット PPG 出力動作モード
ch.(n + 3) + ch.(n + 2) の 16 ビットプリスケーラ出力を ch.(n + 1) + ch.(n) の 16
ビット PPG のクロック入力とするモードです (n = 0, 4)。
184
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 10 章 PPG
10.1 PPG の概要
MB91490 シリーズ
■ PPG チャネルと各モードとの対応
PPG
チャネル
8 ビット
モード
PPG0
PPG0
PPG1
PPG1
PPG2
PPG2
PPG3
PPG3
PPG4
PPG4
PPG5
PPG5
PPG6
PPG6
PPG7
PPG7
8+8 ビット
モード
PPG0+PPG1
16 ビット
モード
16+16 ビット
モード
PPG0
PPG0+PPG2
PPG2+PPG3
PPG2
PPG4+PPG5
PPG4
PPG4+PPG6
PPG6+PPG7
CM71-10155-3
PPG6
FUJITSU SEMICONDUCTOR LIMITED
185
第 10 章 PPG
10.2 PPG のブロックダイヤグラム
10.2
MB91490 シリーズ
PPG のブロックダイヤグラム
PPG のブロックダイヤグラムを示します。
■ 8 ビット PPG ch.0, ch.2, ch.4, ch.6 のブロックダイヤグラム
ch.(n + 1) のボロー
周辺クロック (CLKP) の 64 分周
周辺クロック (CLKP) の 16 分周
周辺クロック (CLKP) の 4 分周
周辺クロック (CLKP)
ポートへ
多機能タイマ 0 へ (PPG0/2/4)
PPG
出力ラッチ
反転
クリア
0
1
TTRGn
カウントクロック
選択
S
R
PCNT ( ダウンカウンタ )
"H"/"L" セレクト
PEN(n+1)
TTRGI(n+1)
タイミング
ジェネレータより
Q
IRQn
リロード
"H"/"L" セレクタ
PRLLn PRLBHn
PIEn
PRLHn
PUFn
"L" 側データバス
"H" 側データバス
PPGCn / TRG
動作モード
( 制御 )
n=0, 2, 4, 6
186
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 10 章 PPG
10.2 PPG のブロックダイヤグラム
MB91490 シリーズ
■ 8 ビット PPG ch.1, ch.5 のブロックダイヤグラム
ch.(n + 1) のボロー
ポートへ
周辺クロック (CLKP) の 64 分周
周辺クロック (CLKP) の 16 分周
周辺クロック (CLKP) の 4 分周
周辺クロック (CLKP)
PPG
出力ラッチ
反転
クリア
0
1
TTRGn
PEN(n)
TTRGI(n)
タイミング
ジェネレータより
S
R Q
カウントクロック
選択
IRQn
PCNT ( ダウンカウンタ )
"H"/"L" セレクト
リロード
ch.(n − 1)
のボロー
"H"/"L" セレクタ
PRLLn PRLBHn
PUFn
PIEn
PRLHn
"L" 側データバス
"H" 側データバス
PPGCn / TRG
n=1, 5
CM71-10155-3
動作モード
( 制御 )
FUJITSU SEMICONDUCTOR LIMITED
187
第 10 章 PPG
10.2 PPG のブロックダイヤグラム
MB91490 シリーズ
■ 8 ビット PPG ch.3, ch.7 ブロックダイヤグラム
周辺クロック (CLKP) の 64 分周
周辺クロック (CLKP) の 16 分周
周辺クロック (CLKP) の 4 分周
周辺クロック (CLKP)
PPG
出力ラッチ
反転
クリア
0
1
TTRGn
PEN(n)
TTRGI(n)
タイミング
ジェネレータより
S
R Q
カウントクロック
選択
IRQn
PCNT ( ダウンカウンタ )
"H"/"L" セレクト
ch.(n − 1)
のボロー
リロード
"H"/"L" セレクタ
PRLLn PRLBHn
PUFn
PIEn
PRLHn
"L" 側データバス
"H" 側データバス
PPGCn / TRG
n=3, 7
188
動作モード
( 制御 )
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CM71-10155-3
第 10 章 PPG
10.2 PPG のブロックダイヤグラム
MB91490 シリーズ
■ PPG と多機能タイマの接続図
多機能タイマ0
PPG0
PPG2
RTO01
RTO23
RTO45
波形ジェネレータ0
セレクタ
(PSEL)
PPG4
■ ゲート機能のブロックダイヤグラム
TRG レジスタより
PEN(n) PEN(n+1)
セレクタ
レベル検出
セレクタ
PPG ch.(n) の
PEN(n)
多機能タイマの
GATEn より
0
1
セレクタ
PPG ch.(n+1)
の PEN(n+1)
STGRn EDGEn
0
n=0, 2, 4
CM71-10155-3
1
0
X
1
X
1
X
FUJITSU SEMICONDUCTOR LIMITED
MD1 ch.(n)
MD0
MD1 ch.(n+1)
MD0
189
第 10 章 PPG
10.3 PPG のレジスタ
10.3
MB91490 シリーズ
PPG のレジスタ
PPG のレジスタ一覧を示します。
■ PPG のレジスタ一覧
PPG 起動レジスタ (TRG)
bit
7
6
5
4
3
2
1
0
PEN07 PEN06 PEN05 PEN04 PEN03 PEN02 PEN01 PEN00
リード / ライト→ R/W
初期値→
(0)
R/W
R/W
R/W
R/W
R/W
R/W
R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
6
5
4
3
2
1
0
TRG
出力反転レジスタ (REVC)
bit
7
REV07 REV06 REV05 REV04 REV03 REV02 REV01 REV00
リード / ライト→ R/W
初期値→
(0)
R/W
R/W
R/W
R/W
R/W
R/W
R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
5
4
3
2
1
0
−
−
REVC
GATE 機能制御レジスタ (GATECn)
bit
7
6
−
−
リード / ライト→
−
−
R/W
R/W
−
−
R/W
R/W
初期値→
(−)
(−)
(0)
(0)
(−)
(−)
(0)
(0)
STGR(n+2) EDGE(n+2)
STGR(n) EDGE(n)
GATECn
n=0,4
R/W : リード / ライト可能
-
: 未定義ビット
( 続く )
190
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CM71-10155-3
第 10 章 PPG
10.3 PPG のレジスタ
MB91490 シリーズ
( 続き )
PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC7)
bit
7
6
5
4
3
2
1
*
0
*
PIEn
PUFn
PCS1
PCS0
MD1
MD0
PEN07
PEN06 INTMn
PEN05
PEN04
PEN03
PEN02
PEN01 TTRGn
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN07
PEN06
PEN05
PEN04
PEN03
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
リード / ライト→
初期値→
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
PPGCn
R/W
(0)
n=0 ∼ 7 (PPG0 ∼ PPG7)
*:MD1, MD0 は , 偶数チャネルのみ存在し , 奇数チャネルには存在しません。
奇数チャネルの初期値は不定です。ライトは意味がありません。
R/W: リード / ライト可能
● リロードレジスタ : 8 ビット PPG モード
リロードレジスタ H (PRLH0 ∼ PRLH7)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
リード / ライト→
初期値→
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
PRLHn
R/W
(X)
n=0 ∼ 7 (ch.0 ∼ ch.7)
リロードレジスタ L (PRLL0 ∼ PRLL7)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN07
PEN06
PEN05
PEN04
PEN03
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
リード / ライト→
初期値→
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
PRLLn
R/W
(X)
n=0 ∼ 7 (ch.0 ∼ ch.7)
R/W: リード / ライト可能
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191
第 10 章 PPG
10.3 PPG のレジスタ
MB91490 シリーズ
■ リロードレジスタ : 16 ビット PPG モード
リロードレジスタ H (PRLH0, PRLH2, PRLH4, PRLH6)
bit15
bit14
bit13
bit12
リード / ライト→ R/W
R/W
(X)
R/W
(X)
R/W
(X)
初期値→ (X)
bit11
bit10
R/W
(X)
R/W
(X)
bit9
bit8
R/W
(X)
R/W
(X)
n=0, 2, 4, 6 (PPG0/2/4/6)
リロードレジスタ L (PRLL0, PRLL2, PRLL4, PRLL6)
bit7
リード / ライト→ R/W
初期値→ (X)
bit6
R/W
(X)
bit5
R/W
(X)
bit4
R/W
(X)
bit3
bit2
bit1
bit0
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
n=0, 2, 4, 6 (PPG0/2/4/6)
8 ビット PPG モード時と 16 ビット PPG モード時では ,
PRLLn レジスタのアドレスが異なります。
R/W: リード / ライト可能
192
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第 10 章 PPG
10.3 PPG のレジスタ
MB91490 シリーズ
10.3.1
PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC7)
PPG 動作モード制御レジスタには , 割込み , 動作モード , プリスケーラなどを設定す
る機能があります。
■ PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC7)
PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC7)
アドレス
ch.0 000108H ∼
ch.7 000117H
bit7
PIE
R/W
bit6
PUF
R/W
bit5
INTM
R/W
bit4
PCS1
R/W
bit3
PCS0
R/W
bit2
MD1
R/W
bit1
MD0
R/W
bit0
TTRG
R/W
初期値
00000000B
R/W : リード / ライト可能
[bit7] PIE(Ppg Interrupt Enable):PPG 割込み許可ビット
PPG の割込み許可を以下のように制御します。
0
割込み禁止
1
割込み許可
• 本ビットが "1" のとき , PUF が "1" になると割込み要求が発生します。
• 本ビットが "0" のときは , 割込み要求を発生しません。
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit6] PUF(Ppg Underflow Flag):PPG カウンタアンダフロービット
PPG カウンタアンダフロービットを以下のように制御します。
0
PPG のカウンタアンダフローを検出していません。
1
PPG のカウンタアンダフローを検出しました。
• 8 ビット PPG 2 チャネルモードおよび 8 ビットプリスケーラ+ 8 ビット PPG モー
ド時には , 各チャネルのカウント値が "00H" ∼ "FFH" になったときのアンダフ
ローにより "1" にセットされます。
• 16 ビット PPG 1 チャネルモード時には , ch(n+1)/ch(n)(n=0/2/4/6) のカウント値が
"0000H" ∼ "FFFFH" になったときのアンダフローにより "1" にセットされます。
• "0" 書込みにより , "0" になります。
• このビットへの "1" 書込みは意味がありません。
• リードモディファイライト (RMW) 系命令のリード時は , "1" が読まれます。
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
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193
第 10 章 PPG
10.3 PPG のレジスタ
MB91490 シリーズ
[bit5] INTM(Interrupt Mode):割込みモードビット
PUFnのビットの検出を PRLBHからのアンダフロー時のみに限定することができま
す。
0
アンダフロー時 , PUF を "1" にします。
1
PRLBHn からのアンダフロー時のみ , PUFn を "1" にします。
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
• 本ビットを "1" にすると , PPG の波形の 1 周期出力時に割込みをかけることが可
能となります。
• 本ビットは , 割込み許可時に書き換えないでください。
[bit4, bit3] PCS1, PCS0 (Ppg Count Select):カウントクロック選択ビット
ダウンカウンタの動作クロックを以下のように選択します。
PCS1
PCS0
0
0
周辺クロック (CLKP)
(25 ns 周辺クロック 40 MHz 時 )
0
1
周辺クロック (CLKP)/4
(100 ns 周辺クロック 40 MHz 時 )
1
0
周辺クロック (CLKP)/16
(400 ns 周辺クロック 40 MHz 時 )
1
1
周辺クロック (CLKP)/64
( 1.6 μs 周辺クロック 40 MHz 時 )
動作モード
• リセットにより , "00B" に初期化されます。
• 読出しおよび書込みが可能です。
[bit2, bit1] MD1, MD0 (ppg count MoDe):動作モード選択ビット
PPG タイマの動作モードを以下のように選択します。
MD1
MD0
0
0
8 ビット PPG 2 チャネル独立モード
0
1
8 ビットプリスケーラ+ 8 ビット PPG モード
1
0
16 ビット PPG モード
1
1
16 ビットプリスケーラ+ 16 ビット PPG モード
動作モード
• リセットにより , "00B" に初期化されます。
• 読出しおよび書込みが可能です。
• 本ビットは偶数チャネルのみに存在します。
194
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CM71-10155-3
第 10 章 PPG
10.3 PPG のレジスタ
MB91490 シリーズ
[bit0] TTRG(Timing TRGer):タイミングトリガ選択ビット
タイミングジェネレータからの起動信号によってのみPPGを起動させることができ
ます。
0
TRG レジスタもしくは多機能タイマにより起動します。
1
タイミングジェネレータによる起動のみとなります。
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
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195
第 10 章 PPG
10.3 PPG のレジスタ
MB91490 シリーズ
リロードレジスタ
(PRLH0 ∼ PRLH7, PRLL0 ∼ PRLL7)
10.3.2
リロードレジスタは , ダウンカウンタへのリロード値を保持することができます。
■ リロードレジスタ (PRLH0 ∼ PRLH7, PRLL0 ∼ PRLL7)
リロードレジスタ H (PRLH0 ∼ PRLH7)
アドレス:
ch.0 000100H
~
ch.7 000112H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
リード / ライト → R/W
初期値 → (X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
リロードレジスタ L (PRLL0 ∼ PRLL7)
アドレス:
ch.0 000101H
~
ch.7 000113H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN07
PEN06
PEN05
PEN04
PEN03
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
リード / ライト → R/W
初期値 → (X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
レジスタ名
機能
PRLL
"L" 側リロード値保持
PRLH
"H" 側リロード値保持
R/W
(X)
R/W
(X)
<注意事項>
8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビットプリスケーラ+ 16 ビット
PPG モードで使用する場合には , プリスケーラ側の PRLL と PRLH に異なる値を設定す
ると, PPG波形がサイクルごとに異なる場合があるので, プリスケーラ側のPRLLとPRLH
は同じ値に設定することを推奨します。
196
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 10 章 PPG
10.3 PPG のレジスタ
MB91490 シリーズ
10.3.3
PPG 起動レジスタ (TRG)
PPG 起動レジスタには , 各 PPG の動作を許可する機能があります。
■ PPG 起動レジスタ (TRG)
PPG 起動レジスタ (TRG)
アドレス :
000131H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN07 PEN06 PEN05 PEN04 PEN03 PEN02 PEN01 PEN00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W : リード / ライト可能
[bit15 ∼ bit0] PEN07 ∼ PEN00 (Ppg ENable):PPG 動作許可ビット
PPG の動作開始および動作モードを以下のように選択します。
PEN07 ∼ PEN00
動作状態
0
動作停止 ("L" レベル出力保持 )
1
PPG 動作許可
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
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197
第 10 章 PPG
10.3 PPG のレジスタ
10.3.4
MB91490 シリーズ
出力反転レジスタ (REVC)
出力反転レジスタには , 各 PPG 出力値の反転出力を許可する機能があります。
■ 出力反転レジスタ (REVC)
出力反転レジスタ (REVC)
アドレス
000135H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
REV07 REV06 REV05 REV04 REV03 REV02 REV01 REV00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W : リード / ライト可能
[bit7 ∼ bit0] REV07 ∼ REV00 :出力反転ビット
PPG の出力値を初期レベルも含めて反転します。
REV07 ∼ REV00
出力レベル
0
通常
1
反転
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
• 単に , PPG 出力を反転するだけですので , 初期レベルも反転します。また , リロー
ドレジスタの "L", "H" の関係も逆になります。
198
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 10 章 PPG
10.3 PPG のレジスタ
MB91490 シリーズ
GATE 機能制御レジスタ (GATEC0/GATEC4)
10.3.5
GATE 機能制御レジスタには , 多機能タイマからの信号による PPG 起動⇔停止を許
可する機能があります。
■ GATE 機能制御レジスタ (GATEC0/GATEC4)
GATE 機能制御レジスタ (GATECn)
アドレス :
ch.0
ch.4
000133H
000137H
bit7
bit6
−
−
R/W
R/W
bit5
bit4
STGR(n+2) EDGE(n+2)
R/W
R/W
bit3
bit2
bit1
bit0
−
−
STGR(n)
EDGE(n)
R/W
R/W
R/W
R/W
初期値
ch.0
- - 00- - 00B
ch.4
- - - - - - 00B
R/W : リード / ライト可能
n=0, 4
: 未定義ビット
[bit5,bit1] STGR:ゲート機能選択ビット
多機能タイマからの起動信号を用いるか , TRG レジスタによる起動を行うかを以下
のように選択します。
STGR
動作モード
0
TRG レジスタによる起動
1
多機能タイマからの起動信号による起動
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit4, bit0] EDGE:起動有効エッジ選択ビット
多機能タイマからの起動有効エッジを以下のように選択します。
EDGE
動作モード
0
立上り起動→立下り停止 *1
1
立下り起動→立上り停止 *2
• リセットにより , "0" に初期化されます。
• 読出しおよび書込みが可能です。
*1: "H" の間 , 起動します。
*2: "L" の間 , 起動します。
CM71-10155-3
FUJITSU SEMICONDUCTOR LIMITED
199
第 10 章 PPG
10.4 PPG の動作説明
10.4
MB91490 シリーズ
PPG の動作説明
8 ビット PPG が 8 チャネルあり , 独立モード以外に 8 ビットプリスケーラ+ 8 ビット
PPG モードと 16 ビット PPG 1 チャネルモード , 16 ビットプリスケーラ+ 16 ビット
PPG モードの計 4 種類の動作を行うことができます。
■ 動作説明
8 ビット長の PPG ユニットそれぞれは , 8 ビット長のリロードレジスタが "L" 側と "H"
側の 2 本あります (PRLL, PRLH) 。このレジスタに書き込まれた値が 8 ビットダウンカ
ウンタ (PCNT) に "L" 側 /"H" 側交互にリロードされてカウントクロックごとにダウン
カウントされ , カウンタのボロー発生によるリロード時に端子出力 (PPG) の値を反転
させます。
この動作により , 端子出力 (PPG) はリロードレジスタ値に対応した "L" 幅 / "H"
幅のパルス出力となります。
動作開始 / 再スタートは , レジスタのビット書込みによります。
リロード動作とパルス出力の関係を以下に示します。
リロード動作
端子出力変化
PRLH → PCNT
PPGn [0 → 1]
PRLL → PCNT
PPGn [1 → 0]
n=0 ∼ 7
また , PPGCn レジスタの bit7:PIEn が "1" のとき , カウンタの "00H" ∼ "FFH" へのボ
ロー (16 ビット PPG モードの場合には , "0000H" ∼ "FFFFH" へのボロー) によって割込
み要求が出力されます。
● 動作モードについて
本ブロックは , 独立モード , 8 ビットプリスケーラ+ 8 ビット PPG モード , 16 ビット
PPG 1 チャネルモードおよび 16 ビットプリスケーラ+ 16 ビット PPG モードの計 4 種
類の動作モードがあります。
• 独立モードは , 8 ビット PPG として独立に動作させる動作モードです。PPG(n) 端子
は , ch(n) の PPG 出力が接続されます (n=0 ∼ 7)。
• 8 ビットプリスケーラ+ 8 ビット PPG モードは , 1 チャネルを 8 ビットプリスケー
ラとして動作させ , そのボロー出力でカウントすることにより , 任意周期の 8 ビッ
ト PPG 波形を出力できるようにする動作モードです。例えば , PPG1 端子は ch.1 の
プリスケーラ出力が接続され , PPG0 端子は ch.0 の PPG 出力が接続されます。
• 16 ビット PPG 1 チャネルモードは , 2 つのチャネルを連結させ , 16 ビット PPG とし
て動作させる動作モードです。例えば , ch.0 と ch.1 を連結させると , PPG0 端子と
PPG1 端子は両方とも 16 ビット PPG 出力が接続されます。
200
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第 10 章 PPG
10.4 PPG の動作説明
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● PPG 出力動作について
PPG は , TRG レジスタ (PPG 起動レジスタ ) の各チャネルのビットを "1" にセットする
ことによって起動されてカウントを開始します。動作を開始した後は , TRG レジスタの
各チャネルビットに"0"を書き込むことによってカウント動作を停止し, 停止した後, パ
ルス出力は "L" レベルを保持します。
8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビットプリスケーラ+ 16 ビッ
ト PPG モード時には , プリスケーラチャネルを停止状態で , PPG チャネルを動作状態
に設定しないでください。
16 ビット PPG モード時には , 各チャネルの TRG レジスタの PENn をそれぞれ , 同時に
開始 / 停止の制御を行ってください (n=0 ∼ 7)。
以下に PPG 出力動作について説明します。
PPG 動作時は , 任意周波数 / 任意デューティ比 ( パルス波の "H" レベル期間と "L" レベ
ル期間の比 ) のパルス波出力を連続して出力します。PPG はパルス波出力を開始しす
ると , 動作停止を設定するまで停止しません。
PENn
出力端子
PENn により
動作開始
("L" 側から )
PPG
T x (L+1)
T x (H+1)
スタート
n=0∼7
L:PRLL の値
H:PRLH の値
T:周辺クロック (CLKP) (φ, φ/4, φ/16)
または PPG タイマからの入力
(PPGCn のカウントクロック選択
ビットによる )
PPG 出力動作 出力波形
● リロード値とパルス幅の関係について
リロードレジスタに書かれた値に " + 1" した値に , カウントクロックの周期を掛けた値
が , 出力されるパルス幅となります。つまり , 8 ビット PPG 動作時のリロードレジスタ
値が "00H" のとき , および 16 ビット PPG 動作時のリロードレジスタ値が "0000H" のと
きは , カウントクロック 1 周期分のパルス幅になりますので注意してください。また , 8
ビット PPG 動作時のリロードレジスタ値が "FFH" のとき , カウントクロック 256 周期分
のパルス幅になり , 16 ビット PPG 動作時のリロードレジスタ値が "FFFFH" のときは , カ
ウントクロック 65536 周期分のパルス幅になりますので注意してください。
パルス幅の計算式を以下に示します。
Pl = T × (L + 1)
Ph = T × (H + 1)
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{
L : PRLL の値
H : PRLH の値
T : 入力クロック周期
Ph : "H" パルス幅
Pl : "L" パルス幅
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201
第 10 章 PPG
10.4 PPG の動作説明
MB91490 シリーズ
● カウントクロックの選択について
本ブロックの動作に使用するカウントクロックは , 周辺クロック (CLKP) の入力を使用
しており , 4 種類のカウントクロック入力を選択できます。
カウントクロックは以下のように動作します。
PPGC0 ∼ PPGC7 レジスタ
カウントクロック動作
PCS1
PCS0
0
0
カウントクロックは , 周辺クロック (CLKP) ごとに 1 カウント
0
1
カウントクロックは , 周辺クロック (CLKP)4 サイクルごとに 1 カウ
ント
1
0
カウントクロックは , 周辺クロック (CLKP)16 サイクルごとに 1 カウ
ント
1
1
カウントクロックは , 周辺クロック (CLKP)64 サイクルごとに 1 カウ
ント
8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビットプリスケーラ+ 16 ビッ
ト PPG モードで , プリスケーラ側が動作状態で , PPG 側が停止状態であるときに , PPG
側の起動を行うと , 最初のカウント周期がずれる可能性がありますので注意してくだ
さい。
● パルスの端子出力の制御について
本モジュールの動作によって生成されたパルス出力は , 外部端子 PPG4 ∼ PPG6 より出
力させることができます。
16 ビット PPG モードでは , PPG(m) と PPG(m + 1) は同じ波形が出力されるので , どちら
の外部端子出力を許可しても同じ出力を得ることができます (m = 0, 2, 4, 6)。
8 ビットプリスケーラ+ 8 ビット PPG モードおよび 16 ビットプリスケーラ+ 16 ビッ
ト PPG モードでは , プリスケーラ側は 8 ビットプリスケーラのトグル波形が出力され ,
PPG 側は 8 ビット PPG の波形が出力されます。このモードのときの出力波形の例を以
下に示します。
図 10.4-1 8 + 8 PPG 出力動作 出力波形 (ch.1/ch.0 の例 )
Ph1
Pl1
PPG1
(プリスケーラ側)
PPG0(PPG側)
Ph0
Pl1 = T x (L1 + 1)
Ph1 = T x (L1 + 1)
Pl0 = T x (L1 + 1) x (L0 + 1)
Ph0 = T x (L1 + 1) x (H0 + 1)
Pl0
L1 : ch.1 の PRLL の値 および
ch.1 の PRLH の値
L0 : ch.0 の PRLL の値
H0 : ch.0 の PRLH の値
T : 入力クロック周期
Ph0 : PPG0 の "H" パルス幅
Pl0 : PPG0 の "L" パルス幅
Ph1 : PPG1 の "H" パルス幅
Pl1 : PPG1 の "L" パルス幅
( 注意事項 ) ch.1 の PRLL と ch.1 の PRLH は , 同じ値を設定することを推奨します。
202
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第 10 章 PPG
10.4 PPG の動作説明
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● 割込みについて
本モジュールの割込みは , リロード値がカウントアウトし , ボローが発生したときにア
クティブになります。ただし , INTMn ビットを "1" にしたときは , PRLBHn からのアン
ダフロー時 ( ボロー ) のみアクティブになります。つまり , "H" 幅パルス終了時に割込
みが発生します。
8 ビット PPG モードおよび 8 ビットプリスケーラ+ 8 ビット PPG モードのときには ,
それぞれのカウンタのボローにより, それぞれの割込み要求が行われますが, 16ビット
PPG モードおよび 16 ビットプリスケーラ+ 16 ビット PPG モードでは , 16 ビットカウ
ンタのボローにより , PUF(m) と PUF(m + 1) が同時にセットされます。このため , 割
込み要因を一本化するために , PIE(m) または PIE(m + 1) のどちらか一方のみを許可に
することを推奨します。また , 割込み要因のクリアも PUF(m) と PUF(m + 1) を同時に
行うことを推奨します (m = 0, 2, 4) 。
● GATE 機能について
多機能タイマからの信号により , PPG を起動→停止させることができます。
• 8 ビット PPG モード , 8 ビットプリスケーラ+ 8 ビット PPG モードにおいて , PPG
ch.(n) を本機能により起動できます。
• 16 ビット PPG モード , 16 ビットプリスケーラ+ 16 ビット PPG モードにおいて , PPG
ch.(n), ch.(n+1) を本機能により起動できます。
各モードの起動切換えは , 各 PPG の MD レジスタの設定によって決まります。
• PPG ch.(n):MD1, MD0 = 0, X 時 , PPG ch.(n) が起動 (8 ビット PPG)
• PPG ch.(n):MD1, MD0 = 1, X 時 , PPG ch.(n), ch.(n+1) が起動 (16 ビット PPG)
EDGE ビットと多機能タイマの信号により , PPG の起動有効期間を制御できます。
n=0/2/4( 多機能タイマ 0)
図 10.4-2 EDGE ビットと多機能タイマによる PPG カウント動作
EDGE=0 ( 立上り起動 → 立下り停止 )
多機能タイマ信号
PPG カウント
開始
停止
開始
停止
開始
EDGE=1 ( 立下り起動 → 立上り停止 )
多機能タイマ信号
PPG カウント
開始
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203
第 10 章 PPG
10.4 PPG の動作説明
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● 各ハードウェアの初期値について
本ブロックの各ハードウェアは , リセット時に以下のように初期化されます。
< レジスタ >
PPGC(n) → 00000000B
TRG
→ 00000000B
REVC
→ 00000000B
GATEC0 → XX00XX00B
GATEC4 → XXXXXX00B
< パルス出力 >
PPG(n)
→ "L"
< 割込み要求 >
IRQ(n)
→ "L"
(n=0 ∼ 7)
上記以外のハードウェアは , 初期化されません。
● PPG の組合せについて
ch.0: PPGC
ch.2: PPGC
MD1
MD0
MD1
MD0
0
0
0
0
0
0
ch.0
ch.1
ch.2
ch.3
0
8 ビット PPG
8 ビット PPG
8 ビット PPG
8 ビット PPG
0
1
8 ビット PPG
8 ビット PPG
8 ビット PPG
8 ビット
プリスケーラ
0
1
0
8 ビット PPG
8 ビット PPG
0
0
1
1
0
1
0
0
8 ビット PPG
8 ビット
プリスケーラ
8 ビット PPG
8 ビット PPG
0
1
0
1
8 ビット PPG
8 ビット
プリスケーラ
8 ビット PPG
8 ビット
プリスケーラ
0
1
1
0
8 ビット PPG
8 ビット
プリスケーラ
0
1
1
1
1
0
0
0
16 ビット PPG
8 ビット PPG
8 ビット PPG
1
0
0
1
16 ビット PPG
8 ビット PPG
8 ビット
プリスケーラ
1
0
1
0
16 ビット PPG
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
204
16 ビット PPG
設定禁止
16 ビット PPG
設定禁止
16 ビット PPG
設定禁止
16 ビット PPG
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16 ビットプリスケーラ
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第 10 章 PPG
10.4 PPG の動作説明
MB91490 シリーズ
ch.4 ∼ ch.7 も , それぞれ , ch.(0, 1, 2, 3) と同じ動作組合せが可能です。
以下のように置き換えてください。
ch.0=ch.4
ch.1=ch.5
ch.2=ch.6
ch.3=ch.7
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205
第 10 章 PPG
10.4 PPG の動作説明
206
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第 11 章
多機能タイマ
多機能タイマの概要 , レジスタの構成 / 機能 , およ
び動作について説明します。
11.1 多機能タイマの概要
11.2 多機能タイマのブロックダイヤグラム
11.3 多機能タイマの端子
11.4 多機能タイマのレジスタ
11.5 多機能タイマ割込み
11.6 多機能タイマの動作
11.7 多機能タイマの使用上の注意
11.8 多機能タイマのプログラム例
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207
第 11 章 多機能タイマ
11.1 多機能タイマの概要
11.1
MB91490 シリーズ
多機能タイマの概要
多機能タイマは , 3 個の 16 ビットフリーランタイマ , 6 個の 16 ビットアウトプット
コンペア , 4 個の 16 ビットインプットキャプチャ , 1 個の波形ジェネレータ , 2 個の
A/D 起動コンペアから構成されています。この波形ジェネレータを PPG と併せて使
用すると , 6 個の別々の波形を 16 ビットフリーランタイマから出力することができ ,
また , 入力パルス幅と外部クロックサイクルを測定することもできます。
■ 多機能タイマの構成
● 16 ビットフリーランタイマ ( × 3)
• 16 ビットフリーランタイマは 16 ビットアップ / ダウンカウンタ , 制御レジスタ , 16
ビットコンペアクリアレジスタ ( バッファレジスタがあります ) , およびプリスケー
ラから構成されています。
• 9 種類のカウンタ動作クロック (φ, φ/2, φ/4, φ/8, φ/16, φ/32, φ/64, φ/128, φ/256) を選択す
ることができます (φ:周辺クロック (CLKP))。
• コンペアクリア割込みは , コンペアクリアレジスタと 16 ビットフリーランタイマが
比較され , 一致した場合に生成されます。0 検出割込みは , 16 ビットフリーランタ
イマがカウント値 "0" を検出している間に生成されます。
• コンペアクリアレジスタには , 選択可能なバッファレジスタがあります ( このバッ
ファレジスタに書き込まれたデータはコンペアクリアレジスタへ転送されます ) 。
16 ビットフリーランタイマが停止し , バッファにデータが書き込まれると , 転送は
直ちに実行されます。16 ビットフリーランタイマの動作中にタイマ値 "0" が検出さ
れるとバッファからデータが転送されます。
• アップカウントモードにおいてリセットやソフトウェアクリア , あるいはコンペア
クリアレジスタとのコンペア一致が発生すると , カウンタ値は "0000H" にリセット
されます。
• このカウンタの出力値は , 多機能タイマのアウトプットコンペアとインプットキャ
プチャのクロックカウントとして使用することができます。
• "0" 検出またはコンペア一致時に A/D 起動が可能です。
• フリーランタイマセレクタもしくはリソース入力セレクタによって , フリーランタ
イマとリソース間の結線を設定することが可能です。ただし , シリーズによっては
固定されています。
208
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第 11 章 多機能タイマ
11.1 多機能タイマの概要
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● 16 ビットアウトプットコンペア ( × 6)
• 16 ビットアウトプットコンペアは , 6 つの 16 ビットコンペアレジスタ ( 選択可能な
バッファレジスタがあります ) , コンペア出力ラッチ , コンペア制御レジスタから構
成されています。16 ビットフリーランタイマ値とコンペアレジスタが一致すると ,
割込みが生成され , 出力レベルが反転します。
• 6 つのコンペアレジスタは , 別々に動作させることができます。出力端子と割込み
フラグは各コンペアレジスタに対応しています。
• 2 つのコンペアレジスタを対 ( ペア ) にして出力端子を制御することができます。2
つのコンペアレジスタを一緒に使用することによって出力端子を反転させます。
• 各出力端子の初期値を設定することができます。
• 割込みはアウトプットコンペアレジスタが 16 ビットフリーランタイマと一致した
場合に生成されます。
• 各コンペアユニットに対応するフリーランタイマのチャネルを任意に設定するこ
とが可能です。
● 16 ビットインプットキャプチャ ( × 4)
• インプットキャプチャは , 4 つの独立した外部入力端子と , この端子に対応するキャ
プチャレジスタおよびキャプチャ制御レジスタから構成されています。外部端子に
おいて入力信号のエッジを検出すると , 16 ビットフリーランタイマの値をキャプ
チャレジスタへ格納することができ , また , 割込みも同時に生成されます。
• 外部入力信号の 3 種類のトリガエッジ ( 立上りエッジ , 立下りエッジ , およびその両
方のエッジ ) を選択することができ , また , トリガエッジが立上りエッジであるか立
下りエッジであるかを示すレジスタがあります。
• 4 つのインプットキャプチャを別々に動作させることができます。
• 割込みは外部入力からの有効エッジが検出されると生成されます。
• 各コンペアユニットに対応するフリーランタイマのチャネルを任意に設定するこ
とが可能です。
● 8/16 ビット PPG タイマ ( × 8)
• PPGのch.0/ch.2/ch.4を波形ジェネレータの出力波形として使用することができます。
• PPG タイマの詳細については , 「第 10 章 PPG」を参照してください。
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209
第 11 章 多機能タイマ
11.1 多機能タイマの概要
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● 波形ジェネレータ
• 波形ジェネレータは , 3 つの 16 ビットデッドタイマレジスタ , 3 つのタイマ状態制
御レジスタ , および 1 つの 16 ビット波形制御レジスタから構成されています。
• 波形ジェネレータは , リアルタイム出力 , 16 ビット PPG 波形出力 , ノンオーバラッ
プ 3 相波形出力 ( インバータ制御用 ) , および DC チョッパ波形出力を生成すること
ができます。
• 16 ビットデッドタイマのデッドタイムに基づいて , ノンオーバラップ波形出力を生
成することができます ( デッドタイムタイマ機能 ) 。
• 2 チャネルモード時にリアルタイムアウトプットを動作させることにより , ノン
オーバラップ波形出力を生成することができます ( デッドタイムタイマ機能 ) 。
• リアルタイムアウトプットコンペア一致を検出すると , GATE 信号が生成され , この
信号により PPG タイマの動作が開始または停止します (GATE 機能 ) 。
• リアルタイムアウトプットコンペア一致が検出されると , 16 ビットデッドタイマが
アクティブになり , PPG 動作の制御用 GATE 信号を生成することによって , PPG タ
イマを容易に開始または停止させることができます (GATE 機能 ) 。
• DTTI 端子を使用することによって , 強制的に停止を制御することができます。
• DTTI レジスタにより , 強制的に停止を制御することも可能です。
● A/D 起動コンペア ( × 2)
• 16 ビットフリーランタイマ値とコンペアレジスタが一致したときに , A/D を起動す
ることができます。16 ビットフリーランタイマの ch.0/ch.1/ch.2 のうちいずれかを ,
フリーランタイマ入力として選択することができます。
• 16 ビットフリーランタイマのアップカウント時のみ , フリーランタイマ値とコンペ
アレジスタが一致したとき , A/D を起動できます。
• 16 ビットフリーランタイマのダウンカウント時のみ , フリーランタイマ値とコンペ
アレジスタが一致したとき , A/D を起動できます。
• 16 ビットフリーランタイマのアップ / ダウンカウント時 , フリーランタイマ値とコ
ンペアレジスタが一致したとき , A/D を起動できます。
• 2 つのコンペアレジスタにそれぞれ別々の値を設定することが可能で , このときコ
ンペアレジスタ 0 は 16 ビットフリーランタイマのアップカウント時のみ , コンペア
レジスタ 1 はダウンカウント時のみフリーランタイマ値と一致したとき , A/D を起
動できます。
210
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第 11 章 多機能タイマ
11.2 多機能タイマのブロックダイヤグラム
MB91490 シリーズ
11.2
多機能タイマのブロックダイヤグラム
多機能タイマのブロックダイヤグラムを示します。
R-bus
■ 多機能タイマのブロックダイヤグラム
DTTI0(PP5)
DTTI0立下り
エッジ検出割込み
デッドタイマ
割込み0-2
RTO0(PQ0)
PPG0/2/4
GATE0/2/4
波形
ジェネレータ
0
アウトプットコンペア
割込み0-5
タイマ
0-2
フリーランタイマ
割込み0-2
16ビット
フリーランタイマ
0-2
CKI0
(PP4)
RTO3(PQ3)
RTO4(PQ4)
RTO5(PQ5)
IC0(PP0)
16ビット
インプット
キャプチャ
0-3
IC1(PP1)
IC2(PP2)
0検出
コンペアクリア
0-2
IC3(PP3)
タイマ
0-2
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RTO2(PQ2)
RT0-5
0検出
コンペアクリア
0-2
フリーラン
タイマ
セレクタ
タイマ
0-2
インプットキャプチャ
割込み0-3
16ビットリロードタイマ1
タイマ出力
タイマ
0-2
16ビット
アウトプット
コンペア
0-5
RTO1(PQ1)
ADTG0
10ビットA/Dコンバータ2へ
ADTG2
10ビットA/Dコンバータ1へ
A/D起動
コンペア
0
TIN2
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第 11 章 多機能タイマ
11.2 多機能タイマのブロックダイヤグラム
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R-bus
■ 16 ビットフリーランタイマのブロックダイヤグラム
コンペアクリアバッファレジスタ0-2
(CPCLRB0-2)
TCCSL0-2
BFE
CKI0
(PP4)
コンペアクリアレジスタ0-2
(CPCLR0-2)
1
周辺クロック(CLKP)
CLK[3 :0}
ECKE
TCCSL0-2
TCCSH0-2
STOP
OP
TCCSH0-2 MSI[2:0]
TCCSM0-2
タイマ0-2
16ビット
フリーランタイマ0-2
0
1-256分周
MODE
フリーランタイマセレクタへ
A/D起動コンペア0へ
SCLR
0検出
回路
TCCSL0-2
0検出0-2
割込み
発生回路
割込み
発生回路
MODE2 MSI[5:3]
TCCSH0-2 IRQZE
コンペアクリア0-2
コンペア
回路
IRQZF
ICRE
ICLR
コンペアクリア割込み0-2
0検出割込み0-2
1 AD TRGC0-2
AD0E
0
SEL0
ADTRGC0-2
1 ADTRGC0-2
A/D起動コンペア0へ
AD2E
0
SEL2
212
ADTRGC0-2
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第 11 章 多機能タイマ
11.2 多機能タイマのブロックダイヤグラム
MB91490 シリーズ
R-bus
■ 16 ビットアウトプットコンペアのブロックダイヤグラム
OCSL0 BUF0
バッファ許可
アウトプットコンペアバッファレジスタ0
(OCCPB0)
OCSH1
0検出
BTS0
コンペアクリア
アウトプットコンペアレジスタ0
(OCCP0)
コンペア
回路
RT0
フリーランタイマ出力
OCSL0 BUF1
バッファ許可
アウトプットコンペアバッファレジスタ1
(OCCPB1)
OCSH1
CMOD
BTS1
コンペアクリア
アウトプットコンペアレジスタ1
(OCCP1)
割込み0
RT1
コンペア
回路
フリーランタイマ出力
OCSL2 BUF0
バッファ許可
ICE1
ICP1
OCSL0
アウトプットコンペアバッファレジスタ2
(OCCPB2)
波形ジェネレータ0へ
割込み1
OCSH3
0検出
BTS0
コンペアクリア
アウトプットコンペアレジスタ2
(OCCP2)
コンペア
回路
RT2
フリーランタイマ出力
OCSL2 BUF1
バッファ許可
アウトプットコンペアバッファレジスタ3
(OCCPB3)
OCSH3
CMOD
ICE0
ICP0
OCSL2
波形ジェネレータ0へ
割込み2
OCSH3
0検出
BTS1
コンペアクリア
アウトプットコンペアレジスタ3
(OCCP3)
RT3
コンペア
回路
フリーランタイマ出力
OCSL4 BUF0
バッファ許可
ICE1
ICP1
OCSL2
アウトプットコンペアバッファレジスタ4
(OCCPB4)
波形ジェネレータ0へ
割込み3
OCSH5
0検出
BTS0
コンペアクリア
アウトプットコンペアレジスタ4
(OCCP4)
コンペア
回路
RT4
フリーランタイマ出力
OCSL4 BUF1
0検出
バッファ許可
アウトプットコンペアバッファレジスタ5
(OCCPB5)
OCSH5
CMOD
ICE0
ICP0
OCSL4
波形ジェネレータ0へ
割込み4
OCSH5
BTS1
コンペアクリア
アウトプットコンペアレジスタ5
(OCCP5)
RT
コンペア
回路
フリーランタイマ出力
CM71-10155-3
波形ジェネレータ0へ
OCSH1
0検出
フリーランタイマ
セレクタ
から
(フリーランタイマ
0-2選択後)
ICE0
ICP0
OCSL0
ICE1
ICP1
OCSL4
FUJITSU SEMICONDUCTOR LIMITED
波形ジェネレータ0へ
割込み5
213
第 11 章 多機能タイマ
11.2 多機能タイマのブロックダイヤグラム
MB91490 シリーズ
R-bus
■ 16 ビットインプットキャプチャのブロックダイヤグラム
PICSH01
IEI0
フリーランタイマ出力
インプットキャプチャデータレジスタ0
(IPCP0)
エッジ検出
EG01
EG00
ICP0
ICE0
PICSL01
フリーランタイマ出力
PICSH01
エッジ検出
EG11
フリーランタイマ
セレクタ
から
(フリーランタイマ
0-2選択後)
ICSH23
エッジ検出
EG21
ICSH23
エッジ検出
EG31
ICP3
ICE3
ICSL23
214
ICSL23
割込み2
IEI3
インプットキャプチャデータレジスタ3
(IPCP3)
IC2(PP2)
EG20
ICP2
ICE2
ICSL23
フリーランタイマ出力
PICSL01
割込み1
IEI2
インプットキャプチャデータレジスタ2
(IPCP2)
IC1(PP1)
EG10
ICP1
ICE1
PICSL01
フリーランタイマ出力
PICSL01
割込み0
IEI1
インプットキャプチャデータレジスタ1
(IPCP1)
IC0(PP0)
EG30
IC3(PP3)
ICSL23
割込み3
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 11 章 多機能タイマ
11.2 多機能タイマのブロックダイヤグラム
MB91490 シリーズ
R-bus
■ 波形ジェネレータのブロックダイヤグラム
DMOD0
DTCR0
GTEN[1: 0]
TMD[2: 0]
RT0/RT1
(16ビットアウトプット
コンペア0/1から)
(U)
RTO0(PQ0)
SIGCR20
各種波形
生成回路
PSEL0[1:0 ]
出力
制御
RTO1(PQ1)
GATE0
(X)
GATE1
16ビットデッドタイマレジスタ0
(TMRR0)
16ビットデッドタイマ0
TMIF0
TMIE0
DTCR0
PGEN[1:0]
PICSH01
コンペア
/デッドタイム生成
回路
割込み0
DMOD1
DTCR1
GTEN[3: 2]
TMD[5: 3]
RT2/RT3
(16ビットアウトプット
コンペア2/3から)
(V)
RTO2(PQ2)
SIGCR20
PPG0
PPG2
PPG4
GATE0
GATE2
GATE4
出力
制御
RTO3(PQ3)
GATE2
PSEL0[1:0 ]
PSEL1[1:0 ]
PSEL2[1:0 ]
SIGCR20
(Y)
GATE3
16ビットデッドタイマレジスタ1
(TMRR1)
周辺クロック(CLKP)
各種波形
生成回路
PSEL1[1:0 ]
DCK[2 :0]
SIGCR10
16ビットデッドタイマ1
TMIF1
TMIE1
DTCR1
PGEN[3:2]
PICSH01
コンペア
/デッドタイム生成
回路
割込み1
DMOD2
DTCR2
GTEN[5: 4]
TMD[8: 6]
RT4/RT5
(16ビットアウトプット
コンペア4/5から)
(W)
RTO4(PQ4)
SIGCR20
出力
制御
各種波形
生成回路
PSEL2[1:0 ]
GATE4
RTO5(PQ5)
(Z)
GATE5
16ビットデッドタイマレジスタ2
(TMRR2)
16ビットデッドタイマ2
コンペア
/デッドタイム生成
回路
PGEN[5:4]
PICSH01
SIGCR10
TMIF2
TMIE2
DTCR2
CM71-10155-3
割込み2
NWS[1:0]
FUJITSU SEMICONDUCTOR LIMITED
DTTI
制御回路
ノイズ
キャンセル
回路
SIGCR10
NRSL
DTIF
DTIE
DTTI0割込み
SIGCR20
DTTI
DTTI0(PP5)
215
第 11 章 多機能タイマ
11.2 多機能タイマのブロックダイヤグラム
MB91490 シリーズ
フリーランタイマ0-2
0検出
もしくは
コンペアクリア
R-bus
■ A/D 起動コンペアのブロックダイヤグラム
セレクト
コンペアバッファレジスタ0
(ADCOMPB0)
ADTGSEL0
SEL0[1:0 ]
ADTGBUF0
BTS0 BUFX0
コンペアレジスタ0
(ADCOMP0)
ADTG0
(10ビットA/Dコンバータ2へ)
コンペア回路
フリーランタイマ
セレクタ
CE0[1:0]
コンペア許可
ADTGCE0
16ビットリロードタイマ1
タイマ出力
フリーランタイマ0-2
0検出
もしくは
コンペアクリア
セレクト
コンペアバッファレジスタ2
(ADCOMPB2)
ADTGSEL0
SEL2[1:0 ]
0
ADTGBUF 0
BTS2 BUFX2
コンペアレジスタ2
(ADCOMP2)
ADTG2
(10ビットA/Dコンバータ1へ)
コンペア回路
1
フリーランタイマ
セレクタ
ADTRGE2
(フリーランタイマ2)
AD2E
216
CE2[1:0]
ADTGCE0
コンペア許可
A/Dトリガ出力許可
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第 11 章 多機能タイマ
11.2 多機能タイマのブロックダイヤグラム
MB91490 シリーズ
R-bus
■ フリーランタイマセレクタのブロックダイヤグラム
FRS0-2
タイマ出力(フリーランタイマ0)
タイマ出力(フリーランタイマ1)
タイマ出力(フリーランタイマ2)
0検出(フリーランタイマ0)
0検出(フリーランタイマ1)
0検出(フリーランタイマ2)
FSOn
(n=整数)
コンペアクリア(フリーランタイマ0)
コンペアクリア(フリーランタイマ1)
コンペアクリア(フリーランタイマ2)
タイマ出力/0検出/コンペアクリア
16ビット
アウトプットコンペア0へ
タイマ出力/0検出/コンペアクリア
16ビット
アウトプットコンペア1へ
タイマ出力/0検出/コンペアクリア
16ビット
アウトプットコンペア2へ
タイマ出力/0検出/コンペアクリア
16ビット
アウトプットコンペア3へ
タイマ出力/0検出/コンペアクリア
16ビット
アウトプットコンペア4へ
タイマ出力/0検出/コンペアクリア
16ビット
アウトプットコンペア5へ
タイマ出力
16ビット
インプットキャプチャ0へ
FRS3-4
タイマ出力
16ビット
インプットキャプチャ1へ
(n=整数) タイマ出力
16ビット
インプットキャプチャ2へ
タイマ出力
16ビット
インプットキャプチャ3へ
FSIn
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217
第 11 章 多機能タイマ
11.3 多機能タイマの端子
11.3
MB91490 シリーズ
多機能タイマの端子
多機能タイマの端子について説明します。
■ 多機能タイマの端子
表 11.3-1 多機能タイマ 0 の端子
端子名
I/O 形式
端子機能
プルアップ
オプション
スタンバイ
制御
端子を入力ポートとして
設定 (DDRP:bit5=0)
PP5/DTTI0 PortP 入出力 , DTTI
PP4/CKI0
PP0/IC0
端子設定
PortP 入出力 ,
外部クロック
PortP 入出力 ,
インプット
キャプチャ 0
端子を入力ポートとして
設定 (DDRP:bit4=0)
端子を入力ポートとして
設定 (DDRP:bit0=0)
PP1/IC1
PortP 入出力 ,
インプット
キャプチャ 1
端子を入力ポートとして
設定 (DDRP:bit1=0)
PP2/IC2
PortP 入出力 ,
インプット
キャプチャ 2
端子を入力ポートとして
設定 (DDRP:bit2=0)
PP3/IC3
PortP 入出力 ,
インプット
キャプチャ 3
PQ0/RTO0
(U)
PortQ 入出力 ,
RTO0
RTO0 出力を設定する。
(DDRQ:bit0=1)
PQ1/RTO1
(X)
PortQ 入出力 ,
RTO1
RTO1 出力を設定する。
(DDRQ:bit1=1)
PQ2/RTO2
(V)
PortQ 入出力 ,
RTO2
RTO2 出力を設定する。
(DDRQ:bit2=1)
PQ3/RTO3
(Y)
PortQ 入出力 ,
RTO3
RTO3 出力を設定する。
(DDRQ:bit3=1)
PQ4/RTO4
(W)
PortQ 入出力 ,
RTO4
RTO4 出力を設定する。
(DDRQ:bit4=1)
PQ5/RTO5
(Z)
PortQ 入出力 ,
RTO5
RTO5 出力を設定する。
(DDRQ:bit5=1)
CMOS 出力 ,
CMOS
ヒステリ
シス入力
選択可能
あり
端子を入力ポートとして
設定 (DDRP:bit3=0)
DDRx :ポート方向レジスタ
218
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
11.4 多機能タイマのレジスタ
多機能タイマ 0 の全レジスタについて説明します。
■ 16 ビットフリーランタイマのレジスタ
コンペアクリアバッファレジスタ , コンペアクリアレジスタ ( 上位 )
CPCLRBHn/CPCLRHn
アドレス :
ch.0: 0000B4H
ch.1: 0000BCH
ch.2: 0000C4H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CL15 CL14 CL13 CL12 CL11 CL10 CL09 CL08
CPCLRBH ライト→
CPCLRH リード→
初期値→
W
R
(1)
W
R
(1)
W
R
(1)
W
R
(1)
W
R
(1)
W
R
(1)
W
R
(1)
W
R
(1)
bit2
bit1
bit0
コンペアクリアバッファレジスタ , コンペアクリアレジスタ ( 下位 )
bit7
bit6
bit5
bit4
bit3
CPCLRBLn/CPCLRLn
CL07 CL06 CL05 CL04 CL03 CL02 CL01 CL00
W
W
W
W
W
W
W
CPCLRBL ライト→ W
R
R
R
R
R
R
R
CPCLRL リード→ R
(1)
(1)
(1)
(1)
(1)
(1)
(1)
初期値→ (1)
タイマデータレジスタ ( 上位 )
TCDTHn
アドレス :
ch.0: 0000B6H
ch.1: 0000BEH
ch.2: 0000C6H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
T15
T14
T13
T12
T11
T10
T09
T08
リード / ライト→ R/W
初期値→ (0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T07
リード / ライト→ R/W
初期値→ (0)
n=0/1/2:FRT0/1/2
T06
R/W
(0)
T05
R/W
(0)
T04
R/W
(0)
T03
R/W
(0)
T02
R/W
(0)
T01
R/W
(0)
T00
R/W
(0)
タイマデータレジスタ ( 下位 )
TCDTLn
( 続く )
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219
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
( 続き )
タイマ状態制御レジスタ ( 上位 )
TCCSHn
アドレス :
ch.0: 0000B8H
ch.1: 0000C0H
ch.2: 0000C8H
bit15
bit12
bit11
bit10
bit9
bit8
ECKE IRQZF IRQZE MSI2
MSI1
MSI0
ICLR
ICRE
リード / ライト→ R/W
初期値→ (0)
bit14
bit13
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
タイマ状態制御レジスタ ( 下位 )
TCCSLn
アドレス :
ch.0: 0000B9H
ch.1: 0000C1H
ch.2: 0000C9H
bit7
BFE
リード / ライト→ R/W
初期値→ (0)
STOP MODE SCLR CLK3 CLK2 CLK1 CLK0
R/W
(1)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
−
−
MODE2
MSI5
MSI4
MSI3
−
(−)
−
(−)
−
(−)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
SEL2
−
SEL0
−
AD2E
−
AD0E
R/W
(0)
−
(−)
R/W
(0)
−
(−)
R/W
(0)
−
(−)
R/W
(0)
タイマ状態制御レジスタ M
TCCSMn
アドレス :
ch.0: 0000BAH
ch.1: 0000C2H
ch.2: 0000CAH
リード / ライト→ −
初期値→ ( − )
A/D 起動制御レジスタ
ADTRGCn
アドレス :
ch.0: 0000BBH
ch.1: 0000C3H
ch.2: 0000CBH
リード / ライト→ −
初期値→ ( − )
n=0/1/2:FRT0/1/2
R/W : リード / ライト可能
: 未定義ビット
220
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ フリーランタイマ選択レジスタ
フリーランタイマ選択レジスタ ( 上位 ):アウトプットコンペア用
FRS1
アドレス : FRS1: 0000CEH
bit15
−
リード / ライト→ −
初期値 → ( − )
bit14
bit13
bit12
bit11
− FSO13 FSO12 −
R/W R/W
−
−
(0)
(0)
(−)
(−)
bit10
bit9
bit8
FSO9 FSO8
−
R/W R/W
−
(0)
(0)
(−)
フリーランタイマ選択レジスタ ( 下位 ):アウトプットコンペア用
FRS0, FRS2
アドレス : FRS0: 0000CFH
FRS2: 0000CDH
bit7
bit6
−
−
リード / ライト→ −
初期値 → ( − )
bit3
bit2
−
−
−
(−)
−
(−)
R/W
(0)
R/W
(0)
bit11
bit10
bit9
bit8
FSI13 FSI12
−
−
R/W R/W
−
−
(0)
(0)
(−)
(−)
−
−
(−)
FSI9
R/W
(0)
FSI8
R/W
(0)
−
(−)
bit5
bit4
FSO5 FSO4
R/W
(0)
R/W
(0)
bit1
bit0
FSO1 FSO0
フリーランタイマ選択レジスタ ( 上位 ):インプットキャプチャ用
FRS4
アドレス : FRS4: 0000D2H
bit15
−
リード / ライト→ −
初期値 → ( − )
bit14
bit13
bit12
フリーランタイマ選択レジスタ ( 下位 ):インプットキャプチャ用
FRS3
アドレス : FRS3: 0000D3H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
FSI5
FSI4
−
−
FSI1
FSI0
−
(−)
R/W
(0)
R/W
(0)
−
(−)
−
(−)
R/W
(0)
R/W
(0)
リード / ライト→ −
初期値 (FRS3) → ( − )
R/W : リード / ライト可能
: 未定義ビット
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221
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ 16 ビットアウトプットコンペアのレジスタ
アウトプットコンペアバッファレジスタ , アウトプットコンペアレジスタ ( 上位 )
OCCPBH0 ∼ OCCPBH5/OCCPH0 ∼ OCCPH5
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.0: 0000A0H
OP15 OP14 OP13 OP12 OP11 OP10 OP09 OP08
ch.1: 0000A2H
ch.2: 0000A4H
ch.3: 0000A6H
ch.4: 0000A8H
ch.5: 0000AAH
W
W
W
W
W
W
W
OCCPBH ライト→ W
R
R
R
R
R
R
R
OCCPH リード→ R
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
アウトプットコンペアバッファレジスタ , アウトプットコンペアレジスタ ( 下位 )
OCCPBL0 ∼ OCCPBL5/OCCPL0 ∼ OCCPL5
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
OP07 OP06 OP05 OP04 OP03 OP02 OP01 OP00
W
W
W
W
W
W
W
OCCPBL ライト→ W
R
R
R
R
R
R
R
R
OCCPL リード→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→
コンペア制御レジスタ 1, 3, 5 ( 上位 )
OCSH1, OCSH3, OCSH5
アドレス
bit15
ch.1: 0000ACH
−
ch.3: 0000AEH
ch.5: 0000B0H
リード / ライト→ −
初期値→ ( − )
bit14
bit13
bit12
BTS1 BTS0 CMOD
bit11
bit10
−
−
bit9
bit8
OTD1 OTD0
R/W
(1)
R/W
(1)
R/W
(0)
−
(−)
−
(−)
R/W
(0)
R/W
(0)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IOP0
IOE1
IOE0 BUF1 BUF0 CST1 CST0
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(1)
R/W
(1)
R/W
(0)
R/W
(0)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
コンペア制御レジスタ 0, 2, 4 ( 下位 )
OCSL0, OCSL2, OCSL4
アドレス
bit7
ch.0: 0000ADH
IOP1
ch.2: 0000AFH
ch.4: 0000B1H
リード / ライト→ R/W
初期値→ (0)
コンペアモード制御レジスタ
OCMOD0
アドレス
ch.0: 0000B2H
リード / ライト→ −
初期値→ ( − )
−
(−)
MOD15 MOD14 MOD13 MOD12 MOD11 MOD10
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
: 未定義ビット
222
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CM71-10155-3
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ 16 ビットインプットキャプチャのレジスタ
インプットキャプチャデータレジスタ ( 上位 )
IPCPH0 ∼ IPCPH3
アドレス
ch.0: 0000D4H
ch.1: 0000D6H
ch.2: 0000D8H
ch.3: 0000DAH
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
リード→
初期値→
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
インプットキャプチャデータレジスタ ( 下位 )
IPCPL0 ∼ IPCPL3
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
R
R
R
R
R
R
R
R
リード→
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→ (X)
インプットキャプチャ状態制御レジスタ (ch.2, ch.3) ( 上位 )
ICSH23
アドレス
ch.0: 0000DEH
bit15
bit14
bit13
bit12
bit11
bit10
−
−
−
−
−
−
(−)
−
(−)
−
(−)
−
(−)
リード→ −
初期値→ ( − )
−
bit9
IEI3
bit8
IEI2
−
(−)
R
(0)
R
(0)
インプットキャプチャ状態制御レジスタ (ch.2, ch.3) ( 下位 )
ICSL23
アドレス
ch.0: 0000DFH
リード / ライト→
初期値→
bit7
ICP3
bit6
ICP2
bit5
ICE3
bit4
bit3
bit2
bit1
bit0
ICE2 EG31 EG30 EG21 EG20
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit9
IEI1
bit8
IEI0
R
(0)
R
(0)
PPG 出力制御 / インプットキャプチャ状態制御レジスタ (ch.0, ch.1) ( 上位 )
PICSH01
bit15
bit14
bit13
bit12
bit11
bit10
PGEN5 PGEN4 PGEN3 PGEN2 PGEN1 PGEN0
アドレス
ch.0: 0000DCH
ライト→
初期値→
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
インプットキャプチャ状態制御レジスタ (ch.0, ch.1) ( 下位 )
PICSL01
アドレス
ch.0: 0000DDH
リード / ライト→
初期値→
bit7
ICP1
bit6
ICP0
bit5
ICE1
bit4
bit3
bit2
bit1
bit0
ICE0 EG11 EG10 EG01 EG00
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
: 未定義ビット
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223
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ 波形ジェネレータのレジスタ
16 ビットデッドタイマレジスタ ( 上位 )
TMRRH0, TMRRH1, TMRRH2
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
アドレス
TR15 TR14 TR13 TR12 TR11 TR10 TR09 TR08
波形ジェネレータ 0
リード /
ch.0: 0000E0H
ch.1: 0000E2H
ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
ch.2: 0000E4H
初期値→ (X)
(X)
(X)
(X)
(X)
(X)
(X)
(X)
16 ビットデッドタイマレジスタ ( 下位 )
TMRRL0, TMRRL1, TMRRL2
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TR07 TR06 TR05 TR04 TR03 TR02 TR01 TR00
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→ (X)
16 ビットデッドタイマ状態制御レジスタ 0
DTCR0
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
DMOD0
GTEN1
GTEN0
TMIF0
TMIE0
TMD2
TMD1
TMD0
アドレス
波形ジェネレータ 0: 0000E8H
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
16 ビットデッドタイマ状態制御レジスタ 1
DTCR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DMOD1
GTEN3
GTEN2
TMIF1
TMIE1
TMD5
TMD4
TMD3
アドレス
波形ジェネレータ 0: 0000E9H
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
16 ビットデッドタイマ状態制御レジスタ 2
DTCR2
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
DMOD2 GTEN5 GTEN4 TMIF2 TMIE2 TMD8 TMD7 TMD6
アドレス
波形ジェネレータ 0: 0000EAH
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
波形制御レジスタ 10
SIGCR10
bit7
DTIE
アドレス
波形ジェネレータ 0: 0000EDH
リード / ライト→ R/W
初期値→ (0)
波形制御レジスタ 20
SIGCR20
bit7
PSEL21
アドレス
波形ジェネレータ 0: 0000EFH
リード / ライト→ R/W
初期値→ (0)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DTIF NRSL DCK2 DCK1 DCK0 NWS1 NWS0
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit6
bit5
bit4
bit3
bit2
PSEL20
PSEL11
PSEL10
PSEL01
PSEL00
bit1
−
bit0
DTTI
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
−
(−)
R/W
(1)
R/W : リード / ライト可能
: 未定義ビット
224
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ A/D 起動コンペアのレジスタ
コンペアレジスタ 0, 2 ( 上位 )
ADCOMPB0/ADCOMP0, ADCOMPB2/ADCOMP2
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.0: 0000F0H
CMP15 CMP14 CMP13 CMP12 CMP11 CMP10 CMP09 CMP08
ch.2: 0000F8H
ADCOMPD0/ADCOMPDB0, ADCOMPD2/ADCOMPDB2
アドレス
ch.0: 0000F2H
ch.2: 0000FAH
ADCOMPB0, ADCOMPB2
リード / ライト→
ADCOMP0, ADCOMP2
リード / ライト→
R
R
R
R
R
R
R
R
W
W
W
W
W
W
W
W
初期値→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
コンペアレジスタ 0, 2 ( 下位 )
CMP07 CMP06 CMP05 CMP04 CMP03 CMP02 CMP01 CMP00
ADCOMPB0, ADCOMPB2
リード / ライト→
ADCOMP0, ADCOMP2
リード / ライト→
R
R
R
R
R
R
R
R
W
W
W
W
W
W
W
W
初期値→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
コンペア許可レジスタ
ADTGCE0
CE2[1] CE2[0]
−
−
−
−
R/W
初期値→ ( − )
(−)
コンペアカウント方向選択レジスタ
ADTGSEL0
bit15
bit14
アドレス
A/D 起動コンペア 0: 0000FFH
リード / ライト→
アドレス
A/D 起動コンペア 0: 0000FEH
リード / ライト→
バッファ制御レジスタ
ADTGBUF0
アドレス
A/D 起動コンペア 0: 0000FDH
リード / ライト→
−
R/W
−
−
R/W
R/W
(0)
(0)
(−)
(−)
(0)
(0)
bit13
bit12
bit11
bit10
bit9
bit8
SEL2[1] SEL2[0]
−
−
−
R/W
(−)
(0)
bit7
bit6
−
BTS2
−
初期値→ ( − )
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
: 未定義ビット
CM71-10155-3
−
−
初期値→ ( − )
CE0[1] CE0[0]
SEL0[1] SEL0[0]
−
−
R/W
−
−
R/W
R/W
(0)
(−)
(−)
(0)
(0)
bit5
bit4
bit3
bit2
bit1
bit0
−
BTS0
−
BUFX2
−
BUFX0
R/W
−
R/W
−
R/W
−
R/W
(0)
(−)
(0)
(−)
(1)
(−)
(1)
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225
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
11.4.1
MB91490 シリーズ
コンペアクリアバッファレジスタ
(CPCLRBH0 ∼ CPCLRBH2, CPCLRBL0 ∼
CPCLRBL2) /
コンペアクリアレジスタ
(CPCLRH0 ∼ CPCLRH2, CPCLRL0 ∼ CPCLRL2)
コンペアクリアバッファレジスタ (CPCLRBH, CPCLRBL) は , コンペアクリアレジ
スタ (CPCLRH, CPCLRL) に存在する 16 ビットバッファレジスタです。CPCLRBH,
CPCLRBL レジスタと CPCLRH, CPCLRL レジスタは , 両方とも同じアドレスに存
在します。
■ コンペアクリアバッファレジスタ (CPCLRBH0 ∼ CPCLRBH2, CPCLRBL0 ∼
CPCLRBL2)
コンペアクリアバッファレジスタ ( 上位 )
CPCLRBH0 ∼ CPCLRBH2
アドレス :
ch.0: 0000B4H
ch.1: 0000BCH
ch.2: 0000C4H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CL15 CL14 CL13 CL12 CL11 CL10 CL09 CL08
ライト→
初期値→
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
コンペアクリアバッファレジスタ ( 下位 )
bit7
CPCLRBL0 ∼ CPCLRBL2
CL07 CL06 CL05 CL04 CL03 CL02 CL01 CL00
ライト→
初期値→
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W : ライトオンリ
コンペアクリアバッファレジスタは , コンペアクリアレジスタ (CPCLRH, CPCLRL) と
同じアドレスに存在するバッファレジスタです。バッファ機能が無効になるか ( タイ
マ状態制御レジスタ下位 (TCCSL) の BFE:bit7=0) , またはフリーランタイマが停止す
ると , コンペアクリアバッファレジスタの値が直ちにコンペアクリアレジスタへ転送
されます。バッファ機能が有効になると , 16 ビットフリーランタイマのカウント値 "0"
が検出されたときに値がコンペアクリアレジスタへ転送されます。
このレジスタへアクセスする場合は , ハーフワードもしくはワードアクセス命令をご
使用ください。
リードモディファイライト (RMW) 系命令でのアクセスは行わないでください。
226
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ コンペアクリアレジスタ (CPCLRH0 ∼ CPCLRH2, CPCLRL0 ∼ CPCLRL2)
コンペアクリアレジスタ ( 上位 )
CPCLRH0 ∼ CPCLRH2
アドレス :
ch.0: 0000B4H
ch.1: 0000BCH
ch.2: 0000C4H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CL15 CL14 CL13 CL12 CL11 CL10 CL09 CL08
リード→
初期値→
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
コンペアクリアレジスタ ( 下位 )
CPCLRL0 ∼ CPCLRL2
CL07 CL06 CL05 CL04 CL03 CL02 CL01 CL00
リード→
初期値→
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R : リードオンリ
コンペアクリアレジスタは , 16 ビットフリーランタイマのカウント値と比較するため
に使用します。アップカウントモード時は , このレジスタが 16 ビットフリーランタイ
マのカウント値と一致すると , 16 ビットフリーランタイマは "0000H" にリセットされ
ます。アップダウンカウントモード時は , このレジスタが 16 ビットフリーランタイマ
のカウント値と一致すると , 16 ビットフリーランタイマはアップカウントからダウン
カウントに変わるか , または "0" 検出時にダウンカウントからアップカウントに変わり
ます。
このレジスタへアクセスする場合は , ハーフワードもしくはワードアクセス命令をご
使用ください。
リードモディファイライト (RMW) 系命令でのアクセスは行わないでください。
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227
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
11.4.2
MB91490 シリーズ
タイマデータレジスタ
(TCDTH0 ∼ TCDTH2, TCDTL0 ∼ TCDTL2)
タイマデータレジスタ (TCDTH, TCDTL) は , 16 ビットフリーランタイマのカウント
値を読み出すために使用します。また , 16 ビットフリーランタイマのカウント値を
設定することができます。
■ タイマデータレジスタ (TCDTH0 ∼ TCDTH2, TCDTL0 ∼ TCDTL2)
タイマデータレジスタ ( 上位 )
TCDTH0 ∼ TCDTH2
アドレス :
bit15
ch.0: 0000B6H
T15
ch.1: 0000BEH
ch.2: 0000C6H リード / ライト→ R/W
初期値→ (0)
bit14
bit13
bit12
bit11
bit10
bit9
bit8
T14
T13
T12
T11
T10
T09
T08
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T07
R/W
(0)
T06
R/W
(0)
T05
R/W
(0)
T04
R/W
(0)
T03
R/W
(0)
T02
R/W
(0)
T01
R/W
(0)
T00
R/W
(0)
タイマデータレジスタ ( 下位 )
TCDTL0 ∼ TCDTL2
リード / ライト→
初期値→
R/W : リード / ライト可能
タイマデータレジスタは , 16 ビットフリーランタイマのカウント値を読み出すために
使用します。カウント値は , リセットが発生すると直ちに "0000H" にクリアされます。
タイマ値は , このレジスタへ値を書き込むことで設定することができます。ただし , 値
の書込みはタイマの停止中 ( タイマ状態制御レジスタ下位 (TCCSL) の STOP:bit6=1)
でなければなりません。タイマデータレジスタへアクセスする場合は , ハーフワードも
しくはワードアクセス命令をご使用ください。
16 ビットフリーランタイマは , 以下の要因が発生すると直ちに初期化されます。
• リセット
• 16
ビットフリーランタイマ動作中(タイマ状態制御レジスタ下位
(TCCSL)
の
STOP:bit6=0)のタイマ状態制御レジスタ (TCCSL) のクリアビット (SCLR:bit4)=1
(注意事項) 16 ビットフリーランタイマ停止中(タイマ状態制御レジスタ (TCCSL) の
STOP:bit6=1)の , タイマ状態制御レジスタ (TCCSL) のクリアビット
(SCLR:bit4)=1としても, 16ビットフリーランタイマは初期化されません。
• アップカウントモード ( タイマ状態制御レジスタ下位 (TCCSL) の MODE:bit5=0) 時
におけるコンペアクリアレジスタとタイマカウント値の一致
228
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
11.4.3
タイマ状態制御レジスタ (TCCSH0 ∼ TCCSH2,
TCCSL0 ∼ TCCSL2, TCCSM0 ∼ TCCSM2)
タイマ状態制御レジスタ (TCCSH, TCCSL, TCCSM) は , 16 ビットフリーランタイ
マの動作を制御するために使用する 16 ビットレジスタ /8 ビットレジスタです。
■ タイマ状態制御レジスタ , 上位バイト (TCCSH0 ∼ TCCSH2)
タイマ状態制御レジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ECKE
IRQZF
IRQZE
MSI2
MSI1
MSI0
ICLR
ICRE
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
TCCSH0 ~ TCCSH2
アドレス :
FRT0: 0000B8H
FRT1: 0000C0H
FRT2: 0000C8H
初期値 :00000000B
ICRE
コンペアクリア割込み要求許可ビット
0
割込み要求を禁止する
1
割込み要求を許可する
コンペアクリア割込みフラグビット
ICLR
読出し時
書込み時
0
コンペアクリア一致なし
このビットをクリアする
1
コンペアクリア一致あり
このビットに影響を与えない
MSI2
MSI1
MSI0
割込みマスク選択ビット
0
0
0
1 回目の一致が発生したときに割込み生成
0
0
1
2 回目の一致が発生したときに割込み生成
0
1
0
3 回目の一致が発生したときに割込み生成
0
1
1
4 回目の一致が発生したときに割込み生成
1
0
0
5 回目の一致が発生したときに割込み生成
1
0
1
6 回目の一致が発生したときに割込み生成
1
1
0
7 回目の一致が発生したときに割込み生成
1
1
1
8 回目の一致が発生したときに割込み生成
IRQZE
0 検出割込み要求許可ビット
0
割込み要求を禁止にする
1
割込み要求を許可する
0 検出割込みフラグビット
IRQZF
読出し時
書込み時
0
ゼロは検出されない
このビットをクリアする
1
ゼロが検出される
このビットに影響を与えない
ECKE
クロック選択ビット
0
周辺クロック (CLKP)
1
外部クロック (CKI0)
R/W : リード / ライト可能
: 初期値
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229
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-1 タイマ状態制御レジスタ , 上位バイト (TCCSH) (1 / 3)
ビット名
機能
• このビットは , 周辺クロック (CLKP) または外部クロック (CKI0)
を16ビットフリーランタイマのカウントクロックとして選択する
ために使用します。
• このビットに "0" を設定した場合:
周辺クロック (CLKP) が選択されます。カウントクロック周波数
を選択するためには, TCCSLレジスタのクロック周波数選択ビット
bit15
ECKE:
クロック選択
ビット
(CLK3 ∼ CLK0:bit3 ∼ bit0) も選択しなければなりません。
• このビットに "1" を設定した場合:
外部クロック (CKI0) が選択されます。外部クロック (CKI0) は ,
"CKI0" 端子から入力されます。したがって , ポート方向レジスタ
(DDRP) の bit4 へ "0" を書き込んで外部クロック入力を有効にしな
ければなりません。
( 注意事項 )
カウントクロックは , このビットが設定されると直ち
に変更されます。したがって , このビットの変更は ,
アウトプットコンペアとインプットキャプチャが停止
している間でなければなりません。
• 16 ビットフリーランタイマのカウント値が "0000H" のとき , この
ビットには "1" がセットされます。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに"1"を設定した場合:このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
( 注意事項 )
bit14
IRQZF:
0 検出割込み
フラグビット
16 ビットフリーランタイマ動作中(タイマ状態制御
レジスタ (TCCSL) の STOP:bit6=0)時の , ソフトウェ
アクリア ( タイマ状態制御レジスタ下位 (TCCSL) の
SCLR:bit4 への "1" 書込み ) では , このビットは設定
されません。
アップダウンカウントモード ( タイマ状態制御レジス
タ下位 (TCCSL) の MODE:bit5=1) 時は , 割込みマス
ク選択ビット ( タイマ状態制御レジスタ上位 (TCCSH)
の MSI2 ∼ MSI0:bit12 ∼ bit10 が "000B" 以外 ) で設
定した割込みが発生したときにこのビットに "1" が設
定されます。割込みが発生しないときは , このビット
に "1" は設定されません。
アップカウントモード (MODE:bit5=0) 時には ,
MSI2 ∼ MSI0:bit12 ∼ bit10 の値とは無関係に , こ
のビットは 0 検出が発生するたびに設定されます。
bit13
230
IRQZE:
0 検出割込み
要求許可ビット
このビットと割込みフラグビット (IRQZF:bit14) に "1" が設定される
と , CPU に対する割込み要求が生成されます。
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-1 タイマ状態制御レジスタ , 上位バイト (TCCSH) (2 / 3)
ビット名
機能
タイマ状態制御レジスタ M の MODE2:bit11=0 のとき
• これらのビットは, アップカウントモード (タイマ状態制御レジス
タ下位 (TCCSL) の MODE:bit5=0) 時には , コンペアクリア割込み
のマスク回数を設定するために使用します。アップダウンカウン
トモード ( タイマ状態制御レジスタ下位 (TCCSL) の MODE:bit5=1)
時は , 0 検出割込みのマスク回数を設定するために使用します。
• このビットに"0"を設定した場合, 割込み要因はマスクされません。
タイマ状態制御レジスタ M の MODE2:bit11=1 のとき
• これらのビットは , アップダウンカウントモード ( タイマ状態制御
レジスタ下位 (TCCSL) の MODE:bit5=1) 時は , 0 検出割込みのマス
bit12
∼
bit10
MSI2 ∼ MSI0:
割込みマスク
選択ビット
ク回数を設定するために使用します。
• アップカウントモード ( タイマ状態制御レジスタ下位 (TCCSL) の
MODE:bit5=0) の設定は禁止します。
( 注意事項 )
読出し値はマスクカウンタ値です。
リードモディファイライト (RMW) 系命令時 , 読出し
値はマスクレジスタ値です。
書込み時の書込みデータは , マスクレジスタへ書き込
まれます。
フリーランタイマ動作中 ( タイマ状態制御レジスタ下
位 (TCCSL) の STOP:bit6=0) 時は , マスクレジスタへの
書込み値は , マスクカウンタが 0 になったときのみ ,
カウンタへリロードされます。
フリーランタイマ停止中 ( タイマ状態制御レジスタ下
位 (TCCSL) の STOP:bit6=1) 時は , マスクレジスタへの
書込み値は , 既ちにカウンタへリロードされます。
• コンペアクリア値と 16 ビットフリーランタイマ値が一致すると ,
このビットには "1" が設定されます。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに"1"を設定した場合:このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
bit9
ICLR:
コンペアクリア
割込みフラグ
ビット
CM71-10155-3
出されます。
( 注意事項 )
アップカウントモード ( タイマ状態制御レジスタ下位
(TCCSL) の MODE:bit5=0) 時は , 割込みマスク選択
ビットで設定した割込みが発生したときにこのビット
に "1" が設定されます。
割込みが発生しないときは , このビットに "1" は設定
されません。
アップダウンカウントモード ( タイマ状態制御レジス
タ下位 (TCCSL) の MODE:bit5=1) 時は , MSI2 ∼ MSI0
ビットの値とは無関係に , このビットはコンペアクリ
アが発生するたびに設定されます。
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231
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-1 タイマ状態制御レジスタ , 上位バイト (TCCSH) (3 / 3)
ビット名
bit8
232
ICRE:
コンペアクリア
割込み要求許可
ビット
機能
このビットとコンペアクリア割込みフラグビット (ICLR:bit9) に "1"
が設定されると , CPU に対する割込み要求が生成されます。
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ タイマ状態制御レジスタ , 下位バイト (TCCSL0 ∼ TCCSL2)
タイマ状態制御レジスタ ( 下位 )
TCCSL0 ~ TCCSL2
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
BFE
STOP
MODE
SCLR
CLK3
CLK2
CLK1
CLK0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス :
FRT0: 0000B9H
FRT1: 0000C1H
FRT2: 0000C9H
初期値 :01000000B
CLK3 CLK2
0
0
CLK1
クロック周波数選択ビット
CLK0 カウント
クロック φ=40MHz φ=20MHz φ=10MHz φ=5MHz φ=2.5MHz
0
0
φ
25ns
50ns
100ns
200ns
400ns
50ns
100ns
200ns
400ns
800ns
0
0
0
1
φ/2
0
0
1
0
φ/4
100ns
200ns
400ns
800ns
1.6μs
0
0
1
1
φ/8
200ns
400ns
800ns
1.6μs
3.2μs
0
1
0
0
φ/16
400ns
800ns
1.6μs
3.2μs
6.4μs
12.8μs
25.6μs
0
1
0
1
φ/32
800ns
1.6μs
3.2μs
6.4μs
0
1
1
0
φ/64
1.6μs
3.2μs
6.4μs
12.8μs
0
1
1
1
φ/128
3.2μs
6.4μs
12.8μs
25.6μs
51.2μs
0
φ/256
6.4μs
12.8μs
25.6μs
51.2μs
102.4μs
1
0
0
その他 設定禁止
φ:周辺クロック (CLKP)
SCLR
0
タイマクリアビット
読出し時
書込み時
常に "0" を読み出す
1
MODE
カウンタを初期化しない
カウンタを "0000H" に初期化
タイマカウントモードビット
0
アップカウントモード
1
アップダウンカウントモード
STOP
タイマ許可ビット
0
カウントを許可する ( カウント開始する )
1
カウントを禁止する ( カウント停止する )
BFE
コンペアクリアバッファ許可ビット
0
コンペアクリアバッファを無効にする
1
コンペアクリアバッファを有効にする
R/W : リード / ライト可能
: 初期値
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233
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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表 11.4-2 タイマ状態制御レジスタ , 下位バイト (TCCSL) (1 / 2)
ビット名
機能
• このビットはコンペアクリアバッファレジスタ (CPCLRBH, CPCLRBL)
を有効にするために使用します。
• このビットに "0" を設定した場合:
コンペアクリアバッファレジスタ (CPCLRBH, CPCLRBL) は無効にな
bit7
BFE:
コンペアクリア
バッファ許可
ビット
ります。したがって , コンペアクリアレジスタ (CPCLRH, CPCLRL) に
直接書き込むことが可能です。
• このビットに "1" を設定した場合:
コンペアクリアバッファレジスタ (CPCLRBH, CPCLRBL) は有効にな
ります。コンペアクリアバッファレジスタ (CPCLRBH, CPCLRBL) に
書き込まれて保持されていたデータは , 16 ビットフリーランタイマか
らのカウント値 "0"が検出されると , コンペアクリアレジスタへ転送さ
れます。
• このビットは , 16 ビットフリーランタイマのカウントを停止 / 開始す
るために使用します。
• このビットに "0" を設定した場合:
bit6
STOP:
タイマ許可
ビット
16 ビットフリーランタイマのカウントを開始します。
• このビットに "1" を設定した場合:
16 ビットフリーランタイマのカウントを停止します。
• フリーランタイマ停止中 ( 本ビット =1) に , タイマ状態制御レジスタ下
位 (TCCSL) の SCLR:bit4=1 としてもフリーランタイマは初期化されま
せん。
• このビットは , 16 ビットフリーランタイマのカウントモードを選択す
るために使用します。
• このビットに "0" を設定した場合:
アップカウントモードが選択されます。タイマは , カウント値がコン
ペアクリアレジスタと一致して "0000H" にリセットされるまでカウン
トアップし , その後 , 再びカウントアップします。
bit5
MODE:
タイマカウント
モードビット
• このビットに "1" を設定した場合:
アップダウンカウントモードが選択されます。タイマは , カウント値
がコンペアクリアレジスタと一致するまでカウントアップして
その後 , ダウンカウントに変わります。その後 , カウント値が "0000H"
に達すると再びアップカウントに変わります。
• このビットは , タイマが動作中であっても停止されていても書込みが
可能です。タイマが動作中の場合は , このビットに書き込まれた値は
バッファに入れられ , その後 , タイマ値が "0000H" になるとバッファの
値によりカウントモードが変わります。
234
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-2 タイマ状態制御レジスタ , 下位バイト (TCCSL) (2 / 2)
ビット名
機能
• このビットは , 16 ビットフリーランタイマを "0000H" に初期化するた
めに使用します。
• 16 ビットフリーランタイマの初期化:
16 ビットフリーランタイマ動作中 ( タイマ状態制御レジスタ下位
(TCCSL) の STOP:bit6=0) に , このビットに "1" を設定した場合 , 16 ビッ
bit4
SCLR:
タイマクリア
ビット
トフリーランタイマは, その次のカウントクロックで"0000H"に初期化
されます。16 ビットフリーランタイマ停止中 ( タイマ状態制御レジス
タ下位 (TCCSL) の STOP:bit6=1) に , このビットに "1" を設定した場合 ,
16 ビットフリーランタイマは初期化されません。
• 読出し値は , 必ず "0" です。
( 注意事項 )
このビットに "1" を書き込んでも , 0 検出割込みは生成さ
れません。
"1" を設定した後 , 次のカウントクロックの前に "0" を書き
込むとタイマクリアは行われません。
• このビットは , 16 ビットフリーランタイマのカウントクロック周波数
bit3
∼
bit0
CLK3 ∼ CLK0:
クロック周波数
選択ビット
を選択するために使用します。
• カウントクロックは , これらのビットが設定されると直ちに変更され
ます。
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235
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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■ タイマ状態制御レジスタ M (TCCSM0 ∼ TCCSM2)
タイマ状態制御レジスタ M
bit15
bit14
bit13
bit2
bit11
bit10
bit9
bit8
MODE2
MSI5
MSI4
MSI3
R/W
R/W
R/W
R/W
TCCSM0 ~ TCCSM2
アドレス :
ch.0: 0000BAH
ch.1: 0000C2H
ch.2: 0000CAH
初期値 :----0000B
MSI5
MSI4
MSI3
コンペアクリア割込みマスク選択ビット
0
0
0
1 回目の一致が発生したときに割込み発生
0
0
1
2 回目の一致が発生したときに割込み発生
0
1
0
3 回目の一致が発生したときに割込み発生
0
1
1
4 回目の一致が発生したときに割込み発生
1
0
0
5 回目の一致が発生したときに割込み発生
1
0
1
6 回目の一致が発生したときに割込み発生
1
1
0
1
1
1
7 回目の一致が発生したときに割込み発生
8 回目の一致が発生したときに割込み発生
MODE2 MODE*
R/W :リード / ライト可能
:初期値
− :未定義ビット
236
割込みマスクモードビット 2
0
0
MSI5 ∼ 3 の設定値は無効。
0
1
MSI5 ∼ 3 の設定値は無効。
1
0
設定禁止(動作は保証されません)。
1
1
MSI5 ∼ 3 の設定値が有効。
* :タイマ状態制御レジスタ下位 (TCCSL) の bit5
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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表 11.4-3 タイマ状態制御レジスタ M (TCCSM)
ビット名
bit15
∼
bit12
機能
• 読出し値は , 不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
• このビットは , 16 ビットフリーランタイマがアップダウンカウント
モード時 ( タイマ状態制御レジスタ下位 (TCCSL) の MODE:bit5=1),
0検出割込みとコンペアクリア割込みを,それぞれ独立してマスクす
るために使用します。
• タイマ状態制御レジスタ下位 (TCCSL) の MODE:bit5=1 の時 , この
bit11
MODE2:
割込みマスク
モードビット 2
ビットに "1" を設定した場合 , 本レジスタの MSI5 ∼ MSI3:bit10 ∼
bit8 に設定した値が有効となり , コンペアクリア割込みを設定した
回数マスクします。0 検出割込みのマスク回数は , タイマ状態制御
レジスタ上位 (TCCSH) の MSI2 ∼ MSI0:bit12 ∼ bit10 に設定した値
が有効となります。
( 注意事項 ) タイマ状態制御レジスタ下位 (TCCSL) の MODE:bit5=1
のとき , このビットに "0" を設定した場合の動作は保証さ
れません。
• このビットは , 本レジスタの MODE2:bit11=1 かつタイマ状態制御
レジスタ下位 (TCCSL) の MODE:bit5=1 のときのみ有効で , コンペ
アクリア割込みのマスク回数を設定するために使います。
0 検出割込みのマスク回数はタイマ状態制御レジスタ上位
(TCCSH) の MSI2 ∼ MSI0:bit12 ∼ bit10 で設定します。
• このビットに "000B" を設定した場合 , コンペアクリア割込み要因
bit10
∼
bit8
MSI5 ∼ MSI3:
コンペア
クリア割込み
マスク選択
ビット
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はマスクされません。
( 注意事項 )
読出し値はマスクカウンタ値です。
リードモディファイライト (RMW) 系命令時 , 読出し値
はマスクレジスタ値です。
書込み時の書込みデータは , マスクレジスタへ書込ま
れます。
フリーランタイマ動作中 ( タイマ状態制御レジスタ下
位 (TCCSL) の STOP:bit6=0) 時は , マスクレジスタへの
書込み値は , マスクカウンタが "0" になったときのみ ,
カウンタへリロードされます。
フリーランタイマ停止中 ( タイマ状態制御レジスタ下
位 (TCCSL) の STOP:bit6=1) 時は , マスクレジスタへの
書込み値は , 既ちにカウンタへリロードされます。
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237
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
11.4.4
MB91490 シリーズ
A/D トリガ制御レジスタ (ADTRGC0 ∼ ADTRGC2)
フリーランタイマのコンペア一致時 , もしくは 0 検出時に A/D トリガ信号出力を制
御します。
■ A/D トリガ制御レジスタ (ADTRGC0 ∼ ADTRGC2)
A/Dトリガ制御レジスタ
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
SEL2
SEL0
AD2E
AD0E
R/W
R/W
R/W
R/W
ADTRGC0 ~ ADTRGC2
アドレス:
A/Dトリガ0: 0000BBH
A/Dトリガ1: 0000C3H
A/Dトリガ2: 0000CBH
初期値: -0-0-0-0B
1
10ビットA/Dコンバータ2トリガ出力許可ビット
禁止
許可
AD2E
10ビットA/Dコンバータ1トリガ出力許可ビット
AD0E
0
0
1
SEL0
0
1
SEL2
R/W :リード / ライト可能
:初期値
− :未定義ビット
238
0
1
禁止
許可
10ビットA/Dコンバータ2トリガ要因選択ビット
0検出時
コンペア一致時
10ビットA/Dコンバータ1トリガ要因選択ビット
0検出時
コンペア一致時
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-4 AD トリガ制御レジスタ (ADTRGC0 ∼ ADTRGC2)
ビット名
bit7
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
bit6
SEL2:
10 ビット A/D コンバータ 1
トリガ要因選択ビット
bit5
未定義ビット
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
bit4
SEL0:
10 ビット A/D コンバータ 2
トリガ要因選択ビット
bit3
未定義ビット
bit2
bit1
bit0
10 ビット A/D コンバータ 2 のトリガをフリーランタイマ
の 0 検出時に出力するか , コンペア一致時に出力するかを
選択するビットです。
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
AD2E:
10 ビット A/D コンバータ 1
トリガ出力許可ビット
• "0" のとき 10 ビット A/D コンバータ 1 トリガ信号は出
力されません。
• "1" のとき , 出力許可となります。
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
AD0E:
10 ビット A/D コンバータ 2
トリガ出力許可ビット
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10 ビット A/D コンバータ 1 のトリガをフリーランタイマ
の 0 検出時に出力するか , コンペア一致時に出力するかを
選択するビットです。
• "0" のとき , 10 ビット A/D コンバータ 2 トリガ信号は出
力されません。
• "1" のとき , 出力許可となります。
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239
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
11.4.5
MB91490 シリーズ
フリーランタイマ選択レジスタ (FRS0 ∼ FRS4)
フリーランタイマ選択レジスタは , 各インプットキャプチャ , アウトプットコンペアに
対して , 3 チャネルあるフリーランタイマのいずれを割り当てるかを設定します。
■ フリーランタイマ選択レジスタ ( 上位 ): アウトプットコンペア用 (FRS1)
フリーランタイマ選択レジスタ ( 上位 ): アウトプットコンペア用
bit15
bit14
bit13
bit12
FSO13
FSO12
bit11
R/W
R/W
bit10
bit9
bit8
FSO9
FSO8
R/W
R/W
FRS1
アドレス :
FRS1: 0000CEH
初期値 :
FRS1: --00--00B
アウトプットコンペア用フリーランタイマ選択ビット
FSO9
FSO8
0
0
FRT0
OC2
0
1
FRT1
OC2
1
0
FRT2
OC2
その他
FSO13
設定禁止(動作は保証しません)
FSO12
アウトプットコンペア用フリーランタイマ選択ビット
0
0
FRT0
OC3
0
1
FRT1
OC3
1
0
FRT2
OC3
その他
設定禁止(動作は保証しません)
R/W :リード / ライト可能
:初期値
− :未定義ビット
240
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-5 フリーランタイマ選択レジスタ ( 上位 ): アウトプットコンペア用 (FRS1)
ビット名
機能
• 読出し値は不定です。
bit15,
bit14
未定義ビット
bit13,
bit12
FSO13, FSO12:
アウトプットコンペア用
フリーランタイマ選択
ビット
bit11,
bit10
未定義ビット
bit9, bit8
• このビットへの書込みは動作に影響しません。
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
FSO9, FSO8:
アウトプットコンペア用
フリーランタイマ選択
ビット
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このビットは , アウトプットコンペア 3 に対して割り当て
るフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
このビットは , アウトプットコンペア 2 に対して割り当て
るフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
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241
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ フリーランタイマ選択レジスタ ( 下位 ): アウトプットコンペア用 (FRS0/FRS2)
フリーランタイマ選択レジスタ ( 下位 ): アウトプットコンペア用
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
FRS0/FRS2
FSO5
FSO4
FSO1
FSO0
R/W
R/W
R/W
R/W
アドレス :
FRS0: 0000CFH
FRS2: 0000CDH
初期値 :
FRS0, FRS2:--00--00B
アウトプットコンペア用フリーランタイマ選択ビット
FSO1
FSO0
0
0
FRT0
OC0 / OC4
0
1
FRT1
OC0 / OC4
1
0
FRT2
OC0 / OC4
設定禁止(動作は保証しません)
その他
アウトプットコンペア用フリーランタイマ選択ビット
FSO5
FSO4
0
0
FRT0
OC1 / OC5
0
1
FRT1
OC1 / OC5
1
0
FRT2
OC1 / OC5
その他
設定禁止(動作は保証しません)
R/W :リード / ライト可能
:初期値
− :未定義ビット
表 11.4-6 フリーランタイマ選択レジスタ ( 下位 ): アウトプットコンペア用 (FRS0/FRS2)
ビット名
bit7, bit6
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
bit5, bit4
FSO5, FSO4:
アウトプットコンペア用
フリーランタイマ選択
ビット
bit3, bit2
未定義ビット
bit1, bit0
242
このビットは , アウトプットコンペア 1/5 に対して割り当
てるフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくだ
さい。
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
FSO1, FSO0:
アウトプットコンペア用
フリーランタイマ選択
ビット
このビットは , アウトプットコンペア 0/4 に対して割り当
てるフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくだ
さい。
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ フリーランタイマ選択レジスタ ( 上位 ): インプットキャプチャ用 (FRS4)
フリーランタイマ選択レジスタ ( 上位 ): インプットキャプチャ用
bit15
bit14
bit13
bit12
FSI13
FSI12
R/W
R/W
bit11
bit10
bit9
bit8
FSI9
FSI8
R/W
R/W
FRS4
アドレス :
FRS4: 0000D2H
初期値 :FRS4: --00--00B
インプットキャプチャ用フリーランタイマ選択ビット
FSI9
FSI8
0
0
FRT0
IC2
0
1
FRT1
IC2
1
0
FRT2
IC2
その他
設定禁止(動作は保証しません)
インプットキャプチャ用フリーランタイマ選択ビット
FSI13
FSI12
0
0
FRT0
IC3
0
1
FRT1
IC3
1
0
FRT2
IC3
その他
設定禁止(動作は保証しません)
R/W :リード / ライト可能
:初期値
− :未定義ビット
表 11.4-7 フリーランタイマ選択レジスタ ( 上位 ): インプットキャプチャ用 (FRS4)
ビット名
機能
• 読出し値は不定です。
bit15,
bit14
未定義ビット
bit13,
bit12
FSI13, FSI12:
インプットキャプチャ用
フリーランタイマ選択
ビット
bit11,
bit10
未定義ビット
bit9, bit8
• このビットへの書込みは動作に影響しません。
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
FSI9, FSI8:
インプットキャプチャ用
フリーランタイマ選択
ビット
CM71-10155-3
このビットは , インプットキャプチャ 3 に対して割り当て
るフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
このビットは , インプットキャプチャ 2 に対して割り当て
るフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
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243
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ フリーランタイマ選択レジスタ ( 下位 ): インプットキャプチャ用 (FRS3)
フリーランタイマ選択レジスタ ( 下位 ): インプットキャプチャ用
bit7
bit6
bit5
bit4
FSI5
FSI4
R/W
bit3
R/W
bit2
bit1
bit0
FRS3
FSI1
FSI0
アドレス :
R/W
初期値 :
FRS3:--00--00B
R/W
FRS3: 0000D3H
インプットキャプチャ用フリーランタイマ選択ビット
FSI1
FSI0
0
0
FRT0
IC0
0
1
FRT1
IC0
1
0
FRT2
IC0
設定禁止(動作は保証しません)
その他
インプットキャプチャ用フリーランタイマ選択ビット
FSI5
FSI4
0
0
FRT0
IC1
0
1
FRT1
IC1
1
0
FRT2
IC1
その他
設定禁止(動作は保証しません)
R/W :リード / ライト可能
:初期値
− :未定義ビット
表 11.4-8 フリーランタイマ選択レジスタ ( 下位 ): インプットキャプチャ用 (FRS3)
ビット名
bit7, bit6
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
bit5, bit4
FSI5, FSI4:
インプットキャプチャ用
フリーランタイマ選択
ビット
bit3, bit2
未定義ビット
bit1, bit0
244
このビットは , インプットキャプチャ 1 に対して割り当て
るフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
FSI1, FSI0:
インプットキャプチャ用
フリーランタイマ選択
ビット
このビットは , インプットキャプチャ 0 に対して割り当て
るフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
11.4.6
アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH5/OCCPBL0 ∼ OCCPBL5) /
アウトプットコンペアレジスタ
(OCCPH0 ∼ OCCPH5/OCCPL0 ∼ OCCPL5)
アウトプットコンペアバッファレジスタ (OCCPBH, OCCPBL) は , アウトプットコ
ンペアレジスタ (OCCPH, OCCPL) 用の 16 ビットバッファレジスタです。
OCCPBH, OCCPBL レジスタと OCCPH, OCCPL レジスタは , 両方とも同じアドレ
スに存在しています。
■ アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH5/OCCPBL0 ∼ OCCPBL5)
アウトプットコンペアバッファレジスタ ( 上位 )
OCCPBH0 ∼ OCCPBH5
アドレス
ch.0: 0000A0H
ch.1: 0000A2H
ch.2: 0000A4H
ch.3: 0000A6H
ch.4: 0000A8H
ch.5: 0000AAH
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
OP15 OP14 OP13 OP12 OP11 OP10 OP09 OP08
ライト→
初期値→
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
アウトプットコンペアバッファレジスタ ( 下位 )
OCCPBL0 ∼ OCCPBL5
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
OP07 OP06 OP05 OP04 OP03 OP02 OP01 OP00
W
W
W
W
W
W
W
W
ライト→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
W : ライトオンリ
アウトプットコンペアバッファレジスタは , アウトプットコンペアレジスタ (OCCPH,
OCCPL) 用のバッファレジスタです。バッファ機能が無効になるか ( コンペア制御レジ
スタ下位 (OCSL0, OCSL2, OCSL4) の BUF1, BUF0:bit3, bit2=11B) , またはフリーランタ
イマが停止すると , アウトプットコンペアバッファレジスタの値は直ちにアウトプッ
トコンペアレジスタへ転送されます。バッファ機能が有効になると ( コンペア制御レジ
スタ下位 (OCSL0, OCSL2, OCSL4) の BUF1, BUF0:bit3, bit2=00B) , 値はコンペア制御レジ
スタ上位 (OCSH1, OCSH3, OCSH5) の転送選択ビット (BTS1, BTS0:bit14, bit13) に従っ
てコンペアクリア一致時 , またはゼロ検出時に転送されます。
このレジスタへアクセスする場合 , ハーフワードもしくはワードアクセス命令をご使
用ください。
以上の説明中のフリーランタイマはアウトプットコンペアが選択しているフリーラン
タイマの動作状態についてです。
リードモディファイライト (RMW) 系命令でのアクセスは行わないでください。
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245
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ アウトプットコンペアレジスタ (OCCPH0 ∼ OCCPH5/OCCPL0 ∼ OCCPL5)
アウトプットコンペアレジスタ ( 上位 )
OCCPH0 ∼ OCCPH5
ch.0: 0000A0H
bit15
ch.1: 0000A2H
ch.2: 0000A4H
ch.3: 0000A6H
ch.4: 0000A8H
ch.5: 0000AAH
リード→
初期値→
bit14
bit13
bit12
bit11
bit10
bit9
bit8
OP15 OP14 OP13 OP12 OP11 OP10 OP09 OP08
R
R
R
R
R
R
R
R
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
アウトプットコンペアレジスタ ( 下位 )
bit7
OCCPL0 ∼ OCCPL5
bit6
bit5
bit4
bit3
bit2
bit1
bit0
OP07 OP06 OP05 OP04 OP03 OP02 OP01 OP00
リード→
初期値→
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R : リードオンリ
アウトプットコンペアレジスタは , 16 ビットフリーランタイマのカウント値と比較す
るために使用する 16 ビットレジスタです。タイマの動作を有効にする前にアウトプッ
トコンペアバッファレジスタ (OCCPBH, OCCPBL) に値を設定してください。
アウトプットコンペアレジスタの値が 16 ビットフリーランタイマのカウント値と一致
するとコンペア信号が生成され , アウトプットコンペア割込みフラグビット ( コンペア
制御レジスタ下位 OCSL0, OCSL2, OCSL4 の IOP1, IOP0:bit7, bit6) が設定されます。出
力レベルが設定されると (コンペア制御レジスタ上位 (OCSH1, OCSH3, OCSH5) のOTD1,
OTD0:bit9, bit8) , アウトプットコンペアレジスタ (OCCPH0 ∼ OCCPH5/OCCPL0 ∼
OCCPL5) に対応する出力レベル波形ジェネレータ RTO0 ∼ RTO5 を反転させることが
できます。
本レジスタ値と 16 ビットフリーランタイマのアップダウンモード時のピーク値と一致
した場合は , コンペア信号は生成されません。
● アップダウンモード
• CMOD=0 時
本レジスタ値に "FFFFH" を設定した場合は , RT 出力は 16 ビットフリーランタイマ
の値や反転モードにかかわらず "0" 出力となります。"0000H" を設定した場合は "1"
出力となります。
• CMOD=1 時
本レジスタ値に "FFFFH" を設定した場合は , RT 出力は 16 ビットフリーランタイマ
の値や反転モードにかかわらず "1" 出力となります。"0000H" を設定した場合は "0"
出力となります。
このレジスタへアクセスする場合 , ハーフワードもしくはワードアクセス命令をご使
用ください。
リードモディファイライト (RMW) 系命令でのアクセスは行わないでください。上記の
説明中のフリーランタイマはアウトプットコンペアが選択しているフリーランタイマ
の動作状態についてです。
246
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
11.4.7
コンペア制御レジスタ
(OCSH1, OCSH3, OCSH5, OCSL0, OCSL2, OCSL4)
コンペア制御レジスタは , RT0 ∼ RT5 の出力レベル , 出力許可 , 出力レベル反転
モード , コンペア動作許可 , コンペア一致割込み許可 , およびコンペア一致割込みフ
ラグを制御するために使用します。
■ コンペア制御レジスタ , 上位バイト (OCSH1, OCSH3, OCSH5)
OCSH1, OCSH3, OCSH5
bit15
bit14
bit13
bit12
BTS1
BTS0
R/W
R/W
bit11
bit10
bit9
bit8
CMOD
OTD1
OTD0
R/W
R/W
R/W
1
読出し時
1
CMOD
RT0, RT2またはRT4が"1"を出力
出力レベルビット
読出し時
RT1, RT3またはRT5の
現出力値
書込み時
RT1, RT3またはRT5が"0"を出力
RT1, RT3またはRT5が"1"を出力
出力レベル反転モードビット
MOD1x=1
0
RT0, RT2, RT4:
レベルは, コンペアレジスタ0, 2, 4との一致が
発生すると直ちに反転する
RT1, RT3, RT5:
レベルは,コンペアレジスタ1, 3, 5との一致が
発生すると直ちに反転する
アップカウント時の一致時は"1"にセット
ダウンカウント時の一致時は"0"にリセット
1
RT0, RT2, RT4:
レベルは, コンペアレジスタ0, 2, 4との一致が
発生すると直ちに反転する
RT1, RT3, RT5:
レベルは, コンペアレジスタ(0または1)
(2または3)(4または5)との一致が発生すると
直ちに反転する
アップカウント時の一致時は"0"にセット
ダウンカウント時の一致時は"1"にリセット
バッファ転送選択ビット
0
0検出が発生すると転送が起動 (ch.0, ch.2, ch.4)
1
コンペアクリア一致が発生すると転送が起動 (ch.0, ch.2, ch.4)
BTS1
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RT0, RT2またはRT4が"0"を出力
MOD1x=0
BTS0
R/W :リード / ライト可能
:初期値
− :未定義ビット
書込み時
RT0, RT2またはRT4の
現出力値
OTD1
0
アドレス:
ch.1: 0000ACH
ch.3: 0000AEH
ch.5: 0000B0H
出力レベルビット
OTD0
0
初期値: --110--00B
バッファ転送選択ビット
0
0検出が発生すると転送が起動 (ch.1, ch.3, ch.5)
1
コンペアクリア一致が発生すると転送が起動 (ch.1, ch.3, ch.5)
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247
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-9 コンペア制御レジスタ , 上位バイト (OCSH1, OCSH3, OCSH5) (1 / 3)
ビット名
bit15
未定義ビット
機能
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
• このビットは , アウトプットコンペアバッファレジスタ
(OCCPBH1, OCCPBH3, OCCPBH5, OCCPBL1, OCCPBL3, OCCPBL5)
からアウトプットコンペアレジスタ (OCCPH1, OCCPH3, OCCPH5,
OCCPL1, OCCPL3, OCCPL5) へのデータ転送時期を選択するために
bit14
BTS1:
バッファ転送
選択ビット
使用します。
• このビットに "0" を設定した場合:
データ転送は , 16 ビットフリーランタイマのカウント値 "0" が検
出されると起動します。
• このビットに "1" を設定した場合:
データ転送は , 16 ビットフリーランタイマでコンペアクリア一致
が発生すると起動します。
• このビットは , アウトプットコンペアバッファレジスタ
(OCCPBH0, OCCPBH2, OCCPBH4, OCCPBL0, OCCPBL2, OCCPBL4)
からアウトプットコンペアレジスタ (OCCPH0, OCCPH2, OCCPH4,
OCCPL0, OCCPL2, OCCPL4) へのデータ転送時期を選択するため
bit13
BTS0:
バッファ転送
選択ビット
に使用します。
• このビットに "0" を設定した場合:
データ転送は , 16 ビットフリーランタイマのカウント値 "0" が検
出されると起動します。
• このビットに "1" を設定した場合:
データ転送は , 16 ビットフリーランタイマでコンペアクリア一致
が発生すると起動します。
248
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-9 コンペア制御レジスタ , 上位バイト (OCSH1, OCSH3, OCSH5) (2 / 3)
ビット名
機能
• このビットは , 一致が発生した場合に端子出力レベル反転モード
を直ちに切り換えるために使用します。
• このビットに "0" を設定した場合:
コンペアモード制御レジスタ (OCMOD):MOD1x=0 のとき
- RT0, RT2, RT4:
レベルは , 16 ビットフリーランタイマとコンペアレジスタ 0, 2,
4 が一致すると直ちに反転します。
- RT1, RT3, RT5:
レベルは , 16 ビットフリーランタイマとコンペアレジスタ 1, 3,
5 が一致すると直ちに反転します。
コンペアモード制御レジスタ (OCMOD):MOD1x=1 のとき
- アップカウントモード時に一致したときは , "1" にセット
bit12
CMOD:
出力レベル
反転モード
ビット
- ダウンカウントモード時に一致したときは , "0" にリセット
• このビットに "1" を設定した場合:
コンペアモード制御レジスタ (OCMOD):MOD1x=0 のとき
- RT0, RT2, RT4:
レベルは , 16 ビットフリーランタイマとコンペアレジスタ 0, 2,
4 が一致すると直ちに反転します。
- RT1, RT3, RT5:
レベルは , 16 ビットフリーランタイマとコンペアレジスタ (0 ま
たは 1) (2 または 3) (4 または 5) が一致すると直ちに反転します。
- コンペアレジスタ 0, 2, 4 と 1, 3, 5 が同じ値の場合は , 1 つのコン
ペアレジスタが使用される場合と同じ動作になります。
コンペアモード制御レジスタ (OCMOD):MOD1x=1 のとき
- アップカウントモード時に一致したときは , "0" にリセット
- ダウンカウントモード時に一致したときは , "1" にセット
bit11,
bit10
未定義ビット
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
• このビットは , アウトプットコンペア 1, 3, 5 (RT1, RT3, RT5) の端
子出力レベルを変更するために使用します。
• コンペア端子出力の初期値は "0" です。
bit9
OTD1:
出力レベル
ビット
• 値を書き込む場合は , 必ず前もってコンペア動作を停止させてく
ださい。このビットの読出し値は , RT1, RT3, RT5 におけるアウト
プットコンペア値を示します。
• このビットは , コンペア制御レジスタ下位 (OCSL) の CST1:bit1=0
のとき , 書込みが可能です。
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249
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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表 11.4-9 コンペア制御レジスタ , 上位バイト (OCSH1, OCSH3, OCSH5) (3 / 3)
ビット名
機能
• このビットは , アウトプットコンペア 0, 2, 4 (RT0, RT2, RT4) の端
子出力レベルを変更するために使用します。
• コンペア端子出力の初期値は "0" です。
bit8
OTD0:
出力レベル
ビット
• 値を書き込む場合は , 必ず前もってコンペア動作を停止させてく
ださい。このビットの読出し値は , RT0, RT2, RT4 におけるアウト
プットコンペア値を示します。
• このビットは , コンペア制御レジスタ下位 (OCSL) の CST0:bit0=0
のとき , 書込みが可能です。
250
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ コンペア制御レジスタ , 下位バイト (OCSL0, OCSL2, OCSL4)
OCSL0, OCSL2, OCSL4
コンペア制御レジスタ ( 下位 )
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IOP1
IOP0
IOE1
IOE0
BUF1
BUF0
CST1
CST0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス :
ch.0: 0000ADH
ch.2: 0000AFH
ch.4: 0000B1H
初期値 :00001100B
CST0
コンペア動作許可ビット
0
コンペアレジスタ 0, 2, 4 のコンペア動作を禁止する
1
コンペアレジスタ 0, 2, 4 のコンペア動作を許可する
CST1
コンペア動作許可ビット
0
コンペアレジスタ 1, 3, 5 のコンペア動作を禁止する
1
コンペアレジスタ 1, 3, 5 のコンペア動作を許可する
BUF0
コンペアバッファ無効ビット
0
コンペアレジスタ 0, 2, 4 のコンペアバッファを有効にする
1
コンペアレジスタ 0, 2, 4 のコンペアバッファを無効にする
BUF1
コンペアバッファ無効ビット
0
コンペアレジスタ 1, 3, 5 のコンペアバッファを有効にする
1
コンペアレジスタ 1, 3, 5 のコンペアバッファを無効にする
IOE0
0
コンペア一致割込み許可ビット
コンペアレジスタ 0, 2, 4 のコンペア一致割込みを禁止する
1
コンペアレジスタ 0, 2, 4 のコンペア一致割込みを許可する
IOE1
コンペア一致割込み許可ビット
0
コンペアレジスタ 1, 3, 5 のコンペア一致割込みを禁止する
1
コンペアレジスタ 1, 3, 5 のコンペア一致割込みを許可する
IOP0
コンペア一致割込みフラグビット
読出し時
書込み時
0
コンペアレジスタ 0, 2, 4 の
コンペア一致割込みが発生しない
このビットをクリアする
1
コンペアレジスタ 0, 2, 4 の
コンペア一致割込みが発生する
このビットに影響を与えない
IOP1
コンペア一致割込みフラグビット
読出し時
書込み時
0
コンペアレジスタ 1, 3, 5 の
コンペア一致割込みが発生しない
このビットをクリアする
1
コンペアレジスタ 1, 3, 5 の
コンペア一致割込みが発生する
このビットに影響を与えない
R/W :リード / ライト可能
:初期値
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251
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-10 コンペア制御レジスタ , 下位バイト (OCSL0, OCSL2, OCSL4) (1 / 2)
ビット名
機能
• このビットは , コンペアレジスタ 1, 3, 5 が 16 ビットフリーランタ
イマの値と一致したことを示す割込みフラグです。
• このビットは , コンペアレジスタ値が 16 ビットフリーランタイマ
値に一致した場合に "1" が設定されます。
bit7
IOP1:
コンペア一致
割込みフラグ
ビット
• コンペア一致割込み許可ビット (IOE1:bit5) が " 許可 " になってい
る間にこのビットが設定されると , アウトプットコンペア割込み
が発生します。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに "1" を設定した場合:このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み出
されます。
• このビットは , コンペアレジスタ 0, 2, 4 が 16 ビットフリーランタ
イマの値と一致したことを示す割込みフラグです。
• このビットは , コンペアレジスタ値が 16 ビットフリーランタイマ
値に一致した場合に "1" が設定されます。
bit6
IOP0:
コンペア一致
割込みフラグ
ビット
• コンペア一致割込み許可ビット (IOE0:bit4) が " 許可 " になってい
る間にこのビットが設定されると , アウトプットコンペア割込み
が発生します。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに "1" を設定した場合:このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み出
されます。
• このビットは , コンペアレジスタ 1, 3, 5のアウトプットコンペア割
bit5
IOE1:
コンペア一致
割込み許可
ビット
込みを " 許可 " にするために使用します。
• このビットに "1" が書き込まれている間にコンペア一致割込みフ
ラグビット (IOP1:bit7) が設定されると , アウトプットコンペア割
込みが発生します。
• このビットは , コンペアレジスタ 0, 2, 4のアウトプットコンペア割
bit4
IOE0:
コンペア一致
割込み許可
ビット
込みを " 許可 " にするために使用します。
• このビットに "1" が書き込まれている間にコンペア一致割込みフ
ラグビット (IOP0:bit6) が設定されると , アウトプットコンペア割
込みが発生します。
bit3
252
BUF1:
コンペア
バッファ無効
ビット
• このビットは , アウトプットコンペアレジスタ 1, 3, 5のバッファ機
能を無効にするために使用します。
• このビットに "0" を設定した場合:バッファ機能が有効になります。
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-10 コンペア制御レジスタ , 下位バイト (OCSL0, OCSL2, OCSL4) (2 / 2)
ビット名
bit2
BUF0:
コンペア
バッファ無効
ビット
機能
• このビットは , アウトプットコンペアレジスタ 0, 2, 4のバッファ機
能を無効にするために使用します。
• このビットに "0" を設定した場合:バッファ機能が有効になります。
• このビットは , 16 ビットフリーランタイマとコンペアレジスタ 1,
bit1
CST1:
コンペア動作
許可ビット
3, 5 の間のコンペア動作を許可するために使用します。
• コンペア動作を許可する場合は, 必ず前もってコンペアレジスタ1,
3, 5 とタイマデータレジスタ (TCDTH, TCDTL) に値を書き込んで
ください。
• このビットは , 16 ビットフリーランタイマとコンペアレジスタ 0,
bit0
CST0:
コンペア動作
許可ビット
2, 4 の間のコンペア動作を許可するために使用します。
• コンペア動作を許可する場合は, 必ず前もってコンペアレジスタ0,
2, 4 とタイマデータレジスタ (TCDTH, TCDTL) に値を書き込んで
ください。
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253
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
11.4.8
MB91490 シリーズ
コンペアモード制御レジスタ (OCMOD0)
コンペアモード制御レジスタは , コンペア一致時の出力レベルを反転モードもしく
はセット , リセットを行うかを制御します。
■ コンペアモード制御レジスタ (OCMOD0)
コンペアモード制御レジスタ
bit15
bit14
bit13
bit12
bit11
bit10
MOD15
MOD14
MOD13
MOD12
R/W
R/W
R/W
R/W
R/W :リード / ライト可能
:初期値
− :未定義ビット
254
bit9
bit8
MOD11 MOD10
R/W
R/W
OCMOD0
アドレス
ch.0: 0000B2H
初期値 : --000000B
MOD10
ch.0 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD11
ch.1 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD12
ch.2 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD13
ch.3 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD14
ch.4 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD15
ch.5 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-11 コンペアモード制御レジスタ (OCMOD0)
ビット名
機能
• 読出し値は不定です。
bit15,
bit14
未定義ビット
bit13
MOD15:
ch.5 のコンペア一致
モード設定ビット
• このビットによりアウトプットコンペア出力のコンペア一致時
の動作を指示します。
bit12
MOD14:
ch.4 のコンペア一致
モード設定ビット
• "0" のときは , 一致時に出力値を反転します。
bit11
MOD13:
ch.3 のコンペア
一致モード設定ビット
• このビットへの書込みは動作に影響しません。
• 初期値は , "0" です。
• "1" のときは , 一致時に出力値を "1" にセット , もしくは "0" に
リセットします。セット / リセットの切換えはコンペア制御レ
bit10
bit9
bit8
MOD12:
ch.2 のコンペア
一致モード設定ビット
MOD11:
ch.1 のコンペア
一致モード設定ビット
ジスタ (OCSH) の CMOD ビットにて設定します。
• 値を書き込む場合は , 必ず前もってコンペア動作を停止させて
ください。
• CMOD の設定は , ch.0, ch.1 と ch.2, ch.3 と ch.4, ch.5 で設定とな
ります。
- ch.0, ch.1 で独立してリセット / セットの設定はできません。
- ch.2, ch.3 で独立してリセット / セットの設定はできません。
- ch.4, ch.5 で独立してリセット / セットの設定はできません。
MOD10:
ch.0 のコンペア
一致モード設定ビット
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255
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
11.4.9
MB91490 シリーズ
インプットキャプチャデータレジスタ
(IPCPH0 ∼ IPCPH3/IPCPL0 ∼ IPCPL3)
インプットキャプチャデータレジスタは , 入力波形の有効エッジが検出されたとき
のフリーランタイマのカウント値を保持するために使用します。
■ インプットキャプチャデータレジスタ (IPCPH0 ∼ IPCPH3/IPCPL0 ∼ IPCPL3)
インプットキャプチャデータレジスタ ( 上位 )
IPCPH0 ∼ IPCPH3
bit15
アドレス :
ch.0: 0000D4H
ch.1: 0000D6H
リード→
ch.2: 0000D8H
ch.3: 0000DAH
初期値→
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
R
R
R
R
R
R
R
(X)
(X)
(X)
(X)
(X)
(X)
(X)
(X)
bit5
bit4
bit3
bit2
bit1
bit0
インプットキャプチャデータレジスタ ( 下位 )
bit7
IPCPL0 ∼ IPCPL3
bit6
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
リード→
初期値→
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R : リードオンリ
このレジスタは , 対応する外部端子入力波形の有効エッジが検出されたときのフリー
ランタイマ値を格納するために使用します ( このレジスタへアクセスする場合は, ハー
フワードもしくはワードアクセス命令をご使用ください。このレジスタにデータを書
き込むことはできません ) 。
以上の説明中のフリーランタイマはインプットキャプチャが選択しているフリーラン
タイマの動作状態についてです。
256
FUJITSU SEMICONDUCTOR LIMITED
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
11.4.10
インプットキャプチャ状態制御 /PPG 出力制御レジスタ
(ICSH23, ICSL23, PICSH01, PICSL01)
インプットキャプチャ状態制御 /PPG 出力制御レジスタ (ICSH23, ICSL23,
PICSH01, PICSL01) は , エッジ選択 , 割込み要求許可 , 割込み要求フラグ , および
PPG 出力を制御するために使用します。また , インプットキャプチャ 2, 3 において
検出された有効なエッジを示すためにも使用します。
■ インプットキャプチャ状態制御レジスタ (ch.2, ch.3) , 上位バイト (ICSH23)
インプットキャプチャ状態制御レジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
IEI3
IEI2
R
R
ICSH23
アドレス
ch.0: 0000DEH
初期値 : ------00B
R
−
:リードオンリ
:初期値
:未定義ビット
CM71-10155-3
IEI2
有効エッジ指示ビット ( インプットキャプチャ 2)
0
立下りエッジが検出される
1
立上りエッジが検出される
IEI3
有効エッジ指示ビット ( インプットキャプチャ 3)
0
立下りエッジが検出される
1
立上りエッジが検出される
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257
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-12 インプットキャプチャ状態制御レジスタ (ch.2, ch.3) , 上位バイト (ICSH23)
ビット名
機能
• 読出し値は不定です。
bit15
∼
bit10
未定義ビット
• このビットへの書込みは動作に影響しません。
• このビットは , キャプチャレジスタ 3 の有効エッジ指示ビットであ
り , 立上りエッジまたは立下りエッジが検出されたことを示しま
bit9
IEI3:
有効エッジ指示
ビット
( インプット
キャプチャ 3)
す。
• 立下りエッジが検出されると, このビットに"0"が書き込まれます。
• 立上りエッジが検出されると, このビットに"1"が書き込まれます。
• このビットは読出し専用ビットです。
( 注意事項 )
インプットキャプチャ状態制御レジスタ下位 (ICSL23)
の EG31, EG30:bit3, bit2=00B の場合 , 読出し値は意味
がありません。
• このビットは , キャプチャレジスタ 2 の有効エッジ指示ビットであ
り , 立上りエッジまたは立下りエッジが検出されたことを示しま
bit8
IEI2:
有効エッジ指示
ビット
( インプット
キャプチャ 2)
す。
• 立下りエッジが検出されると, このビットに"0"が書き込まれます。
• 立上りエッジが検出されると, このビットに"1"が書き込まれます。
• このビットは , 読出し専用ビットです。
( 注意事項 )
インプットキャプチャ状態制御レジスタ下位 (ICSL23)
の EG21, EG20:bit1, bit0=00B の場合 , 読出し値は意味
がありません。
258
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ インプットキャプチャ状態制御レジスタ (ch.2, ch.3) , 下位バイト (ICSL23)
インプットキャプチャ状態制御レジスタ ( 下位 )
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ICP3
ICP2
ICE3
ICE2
EG31
EG30
EG21
EG20
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ICSL23
アドレス
ch.0: 0000DFH
初期値 : 00000000B
EG21
EG20
エッジ選択ビット ( インプットキャプチャ 2)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
EG31 EG30
エッジ選択ビット ( インプットキャプチャ 3)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
ICE2
割込み要求許可ビット ( インプットキャプチャ 2)
0
割込み要求を禁止する
1
割込み要求を許可する
ICE3
割込み要求許可ビット ( インプットキャプチャ 3)
0
割込み要求を禁止する
1
割込み要求を許可する
ICP2
割込み要求フラグビット ( インプットキャプチャ 2)
読出し時
書込み時
0
有効エッジが検出されない
このビットはクリアされる
1
有効エッジが検出される
このビットは影響を受けない
割込み要求フラグビット ( インプットキャプチャ 3)
ICP3
読出し時
書込み時
0
有効エッジが検出されない
このビットはクリアされる
1
有効エッジが検出される
このビットは影響を受けない
R/W :リード / ライト可能
:初期値
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259
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-13 インプットキャプチャ状態制御レジスタ (ch.2, ch.3) , 下位バイト (ICSL23)
ビット名
機能
• このビットは , インプットキャプチャ3 の割込み要求フラグとして
使用します。
• このビットは , 外部入力端子の有効エッジが検出されると直ちに
bit7
ICP3:
割込み要求
フラグビット
( インプット
キャプチャ 3)
"1" が設定されます。
• 割込み要求許可ビット (ICE3:bit5) が設定されている間に有効エッ
ジが検出されると , 直ちに割込みを生成することができます。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに"1"を設定した場合:このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
• このビットは , インプットキャプチャ2 の割込み要求フラグとして
使用します。
• このビットは , 外部入力端子の有効エッジが検出されると直ちに
bit6
ICP2:
割込み要求
フラグビット
( インプット
キャプチャ 2)
"1" が設定されます。
• 割込み要求許可ビット (ICE2:bit4) が設定されている間に有効エッ
ジが検出されると , 直ちに割込みを生成することができます。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに"1"を設定した場合:このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
bit5
bit4
bit3,
bit2
bit1,
bit0
260
ICE3:
割込み要求
許可ビット
( インプット
キャプチャ 3)
ICE2:
割込み要求
許可ビット
( インプット
キャプチャ 2)
EG31, EG30:
エッジ選択ビット
( インプット
キャプチャ 3)
EG21, EG20:
エッジ選択ビット
( インプット
キャプチャ 2)
• このビットは , インプットキャプチャ3 のインプットキャプチャ割
込み要求を許可するために使用します。
• このビットに "1" が設定されている間に割込み要求フラグビット
(ICP3:bit7) が設定されると , インプットキャプチャ 3 割込みが生
成されます。
• このビットは , インプットキャプチャ2 のインプットキャプチャ割
込み要求を許可するために使用します。
• このビットに "1" が設定されている間に割込み要求フラグビット
(ICP2:bit6) が設定されると , インプットキャプチャ 2 割込みが生
成されます。
• これらのビットは , インプットキャプチャ3 の外部入力の有効エッ
ジ極性を指定するために使用します。
• これらのビットは , インプットキャプチャ3 の動作を有効にするた
めにも使用します。
• これらのビットは , インプットキャプチャ2 の外部入力の有効エッ
ジ極性を指定するために使用します。
• これらのビットは , インプットキャプチャ2 の動作を有効にするた
めにも使用します。
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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■ PPG 出力制御上位バイト (PICSH01)
PPG 出力制御 レジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PGEN5
PGEN4
PGEN3
PGEN2
PGEN1
PGEN0
IEI1
IEI0
W
W
W
R
R
W
W
W
PICSH01
アドレス
ch.0: 0000DCH
初期値 : 00000000B
R
W
IEI0
有効エッジ指示ビット ( インプットキャプチャ 0)
0
立下りエッジが検出される
1
立上りエッジが検出される
IEI1
有効エッジ指示ビット ( インプットキャプチャ 1)
0
立下りエッジが検出される
1
立上りエッジが検出される
PGEN0
PPG 出力許可ビット
0
RTO0 への PPG 出力を禁止する
1
RTO0 への PPG 出力を許可する
PGEN1
PPG 出力許可ビット
0
RTO1 への PPG 出力を禁止する
1
RTO1 への PPG 出力を許可する
PGEN2
PPG 出力許可ビット
0
RTO2 への PPG 出力を禁止する
1
RTO2 への PPG 出力を許可する
PGEN3
PPG 出力許可ビット
0
RTO3 への PPG 出力を禁止する
1
RTO3 への PPG 出力を許可する
PGEN4
PPG 出力許可ビット
0
RTO4 への PPG 出力を禁止する
1
RTO4 への PPG 出力を許可する
PGEN5
PPG 出力許可ビット
0
RTO5 への PPG 出力を禁止する
1
RTO5 への PPG 出力を許可する
:リードオンリ
:ライトオンリ
:初期値
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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表 11.4-14 PPG 出力制御レジスタ上位バイト (PICSH01)
ビット名
機能
• これらのビットは , RTO0 ∼ RTO5 への PPG 出力を選択するた
bit15
∼
bit10
PGEN5 ∼ PGEN0:
PPG 出力許可
ビット
めに使用します。
• 書込みのみ可能です。
• このビットは , キャプチャレジスタ 1 の有効エッジ指示ビットで
あり , 立上りエッジまたは立下りエッジが検出されたことを示
します。
bit9
IEI1:
有効エッジ指示
ビット
( インプット
キャプチャ 1)
• 立下りエッジが検出されると , このビットに "0" が書き込まれ
ます。
• 立上りエッジが検出されると , このビットに "1" が書き込まれ
ます。
• このビットは読出し専用ビットです。
( 注意事項 ) インプットキャプチャ状態制御レジスタ下位
(PICSL01) の EG11, EG10:bit3, bit2=00B の場合 , 読
出し値は意味がありません。
• このビットは , キャプチャレジスタ 0 の有効エッジ指示ビットで
あり , 立上りエッジまたは立下りエッジが検出されたことを示
します。
bit8
IEI0:
有効エッジ指示
ビット
( インプット
キャプチャ 0)
• 立下りエッジが検出されると , このビットに "0" が書き込まれ
ます。
• 立上りエッジが検出されると , このビットに "1" が書き込まれ
ます。
• このビットは , 読出し専用ビットです。
( 注意事項 )
インプットキャプチャ状態制御レジスタ下位
(PICSL01) の EG01, EG00:bit1, bit0=00B の場合 , 読
出し値は意味がありません。
262
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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■ インプットキャプチャ状態制御レジスタ (ch.01), 下位バイト (PICSL01)
インプットキャプチャ状態制御レジスタ ( 下位 )
bit6
bit5
bit4
bit3
bit7
bit2
bit1
bit0
ICP1
ICP0
ICE1
ICE0
EG11
EG10
EG01
EG00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PICSL01
アドレス
ch.0: 0000DDH
初期値 : 00000000B
EG01 EG00
エッジ選択ビット ( インプットキャプチャ 0)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
EG11 EG10
エッジ選択ビット ( インプットキャプチャ 1)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
ICE0
割込み要求許可ビット ( インプットキャプチャ 0)
0
割込み要求を禁止する
1
割込み要求を許可する
ICE1
割込み要求許可ビット ( インプットキャプチャ 1)
0
割込み要求を禁止する
1
割込み要求を許可する
ICP0
割込み要求フラグビット ( インプットキャプチャ 0)
読出し時
書込み時
0
有効エッジが検出されない
このビットはクリアされる
1
有効エッジが検出される
このビットは影響を受けない
ICP1
割込み要求フラグビット ( インプットキャプチャ 1)
読出し時
書込み時
0
有効エッジが検出されない
このビットはクリアされる
1
有効エッジが検出される
このビットは影響を受けない
R/W :リード / ライト可能
:初期値
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-15 インプットキャプチャ状態制御レジスタ (ch.01), 下位バイト (PICSL01)
ビット名
機能
• このビットは , インプットキャプチャ1 の割込み要求フラグとして
使用します。
• このビットは , 外部入力端子の有効エッジが検出されると直ちに
bit7
ICP1:
割込み要求
フラグビット
( インプット
キャプチャ 1)
"1" が設定されます。
• 割込み要求許可ビット (ICE1:bit5) が設定されている間に有効エッ
ジが検出されると , 直ちに割込みが生成されます。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに"1"を設定した場合:このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
• このビットは , インプットキャプチャ0 の割込み要求フラグとして
使用します。
• このビットは , 外部入力端子の有効エッジが検出されると直ちに
bit6
ICP0:
割込み要求
フラグビット
( インプット
キャプチャ 0)
"1" が設定されます。
• 割込み要求許可ビット (ICE0:bit4) が設定されている間に有効エッ
ジが検出されると , 直ちに割込みが生成されます。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに"1"を設定した場合:このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
bit5
bit4
bit3,
bit2
bit1,
bit0
264
ICE1:
割込み要求
許可ビット
( インプット
キャプチャ 1)
ICE0:
割込み要求
許可ビット
( インプット
キャプチャ 0)
• このビットは , インプットキャプチャ1 のインプットキャプチャ割
込み要求を許可するために使用します。
• このビットに "1" が設定されている間に割込み要求フラグビット
(ICP1:bit7) が設定されると , インプットキャプチャ 1 割込みが生
成されます。
• このビットは , インプットキャプチャ0 のインプットキャプチャ割
込み要求を許可するために使用します。
• このビットに "1" が設定されている間に割込み要求フラグビット
(ICP0:bit6) が設定されると , インプットキャプチャ 0 割込みが生
成されます。
EG11, EG10:
エッジ選択ビット
( インプット
キャプチャ 1)
• これらのビットは , インプットキャプチャ1 の外部入力の有効エッ
EG01, EG00:
エッジ選択ビット
( インプット
キャプチャ 0)
• これらのビットは , インプットキャプチャ0 の外部入力の有効エッ
ジ極性を指定するために使用します。
• これらのビットは , インプットキャプチャ1 の動作を有効にするた
めにも使用します。
ジ極性を指定するために使用します。
• これらのビットは , インプットキャプチャ0 の動作を有効にするた
めにも使用します。
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
16 ビットデッドタイマレジスタ
(TMRRH0 ∼ TMRRH2/ TMRRL0 ∼ TMRRL2)
11.4.11
16 ビットデッドタイマレジスタは , 16 ビットデッドタイマのコンペア値を保持します。
■ 16 ビットデッドタイマレジスタ (TMRRH0 ∼ TMRRH2/ TMRRL0 ∼ TMRRL2)
16 ビットデッドタイマレジスタ ( 上位 )
TMRRH0 ∼ TMRRH2
bit15
アドレス
bit14
bit13
bit12
bit11
bit10
bit9
bit8
TR15 TR14 TR13 TR12 TR11 TR10 TR09 TR08
ch.0: 0000E0H リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
ch.1: 0000E2H
初期値→
(X)
(X)
(X)
(X)
(X)
(X)
(X)
(X)
ch.2: 0000E4H
波形ジェネレータ 0
16 ビットデッドタイマレジスタ ( 下位 )
bit7
TMRRL0 ∼ TMRRL2
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TR07 TR06 TR05 TR04 TR03 TR02 TR01 TR00
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→ (X)
R/W : リード / ライト可能
これらのレジスタは , 16 ビットデッドタイマのコンペア値を格納するために使用しま
す。
これらのレジスタ値は , 16 ビットデッドタイマが動作を開始するとリロードされます。
タイマ動作中にこれらのレジスタに値が再書込みされると , この新しい値は次回のタ
イマ開始 / 動作時に有効になります。
このレジスタへアクセスする場合は , ハーフワードもしくはワードアクセス命令をご
使用ください。
デッドタイムタイマモード時は , これらのレジスタはノンオーバラップ時間を設定す
るために使用します。
ノンオーバラップ時間 = ( 設定値 ) × 選択されたクロック
<注意事項>
"0000H" を設定することはできません。
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265
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
タイマモード時は , これらのレジスタは PPG タイマ動作の GATE 時間を設定するため
に使用します。
GATE 時間 = ( 設定値 ) × 選択されたクロック
<注意事項>
"0000H" を設定することはできません。
266
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
11.4.12
16 ビットデッドタイマ状態制御レジスタ
(DTCR0 ∼ DTCR2)
16 ビットデッドタイマ状態制御レジスタ (DTCR0 ∼ DTCR2) は , 波形ジェネレータ
の動作モード , 割込み要求許可 , 割込み要求フラグ ,GATE 信号許可 , および出力レ
ベル極性を制御するために使用します。
■ 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR0)
16 ビットデッドタイマ状態制御レジスタ
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
DMOD0
GTEN1
GTEN0
TMIF0
TMIE0
TMD2
TMD1
TMD0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
波形ジェネレータ 0 ch.0: 0000E8H
初期値 :
00000000B
0
0
0
波形ジェネレータが停止する
0
0
1
RT 信号が "H" の間に PPG タイマがパルスを出力する
0
1
0
各 RT 信号の立上りエッジがトリガとなり , 16
ビットデッドタイマが起動する。PPG タイマは ,
16 ビットデッドタイマが停止するまでパルスを
出力する ( タイマモード )
1
0
0
RT 信号でノンオーバラップ信号を生成する
( デッドタイムタイマモード )
1
1
1
禁止
その他
TMIE0
禁止
割込み要求許可ビット , ソフトウェアトリガビット
0
16 ビットデッドタイマでアンダフローが発生されても割込みを
生成しない。
1
16 ビットデッドタイマでアンダフローが発生されると割込みを
生成する。
TMIF0
0
1
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アドレス :
動作モードビット
TMD2 TMD1 TMD0
R/W :リード / ライト可能
:初期値
DTCR0
割込み要求フラグビット
読出し時
書込み時
カウンタのアンダフローが
検出されない
カウンタのアンダフローが
検出される
このビットはクリアされる
このビットは影響を受けない
GTEN0
GATE 信号制御ビット 0
0
1
GATE 信号は , RT0 で制御されない ( 非同期モード )
GATE 信号は , RT0 で制御される ( 同期モード )
GTEN1
GATE 信号制御ビット 1
0
GATE 信号は , RT1 で制御されない ( 非同期モード )
1
GATE 信号は , RT1 で制御される ( 同期モード )
DMOD0
出力極性制御ビット
0
通常極性出力
1
反転極性出力
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267
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-16 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR0) (1 / 2)
ビット名
機能
• このビットは , デッドタイムタイマモードにおいて U/V/W の出
力を設定するために使用します。
bit15
DMOD0:
出力極性制御
ビット
• このビットを設定すると , U/V/W の出力極性は反転します。
( 注意事項 )
このビットは , デッドタイムタイマモードが選択さ
れていない場合 (TMD2:bit10=0) は意味がありませ
ん。
このビットは , RT1 で PPG タイマの GATE 信号出力を制御するため
bit14
GTEN1:
GATE 信号制御
ビット 1
bit13
GTEN0:
GATE 信号制御
ビット 0
に使用します。
このビットは , RT0 で PPG タイマの GATE 信号出力を制御するため
に使用します。
• このビットは, 16ビットデッドタイマの割込み要求フラグとして
使用します。
• このビットは, 16ビットデッドタイマでアンダフローが発生する
と "1" が設定されます。
• このビットに "0" を書き込むと , このビットはクリアされます。
"1" を書き込んでも , このビットは影響されません。
bit12
TMIF0:
割込み要求
フラグビット
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読
み出されます。
( 注意事項 )
このビットは , TMD2 ∼ TMD0:bit10 ∼ bit8 が
"000B" または "001B" の場合のみ機能し , ほかの値の
場合は必ず "0" になります。
ソフトウェアクリア ("0" 書込み ) とハードウェア
セット (16 ビットデッドタイマ 0 でアンダフローが発
生する ) が同時に発生した場合は , ソフトウェアクリ
アがハードウェアセットよりも優先され , このビッ
トはクリアされます。
268
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-16 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR0) (2 / 2)
ビット名
機能
• このビットは, 16ビットデッドタイマのソフトウェアトリガビッ
トおよび割込み許可ビットとして使用します。
• TMD2 ∼ TMD0:bit10 ∼ bit8 が "000B" または "001B" の場合 , こ
のビットは 16 ビットデッドタイマのソフトウェアトリガとして
bit11
TMIE0:
割込み要求許可
ビット ,
ソフトウェア
トリガビット
使用されます。このビットを "0" から "1" へ変更すると , 16 ビッ
トデッドタイマのトリガとなり , 値がリロードされ , ダウンカウ
ントが開始します。
• このビットが "1" であり , 割込み要求フラグビット (TMIF0:bit12)
が "1" の場合 , 割込み要求が CPU へ送られます。
( 注意事項 )
16 ビットデッドタイマを再度トリガとする場合には ,
このビットに "1" を書き込む前に必ず "0" を書き込
んでください。
• これらのビットは, 波形ジェネレータの動作モードを選択するた
めに使用します。
• TMD2 ∼ TMD0:bit10 ∼ bit8 が "000B" の場合 , アウトプットコ
ンペアの RT0 と RT1 の信号は , RTO0 と RTO1 のそれぞれから
出力されます。また , 16 ビットデッドタイマはリロードタイマと
しても使用することができます。
bit10
∼
bit8
TMD2 ∼ TMD0:
動作モード
ビット
• TMD2 ∼ TMD0:bit10 ∼ bit8 が "001B" の場合 , アウトプットコン
ペアの RT0 と RT1 の信号は , PPG 出力が禁止 (PPG 出力制御 / イ
ンプットキャプチャ状態制御レジスタ上位 (PICSH01) の PGEN0:
bit10=0, PGEN1:bit11=0) になると , RTO0 と RTO1 のそれぞれか
ら出力されます。また , 16 ビットデッドタイマはリロードタイマ
としても使用することができます。
( 注意事項 )
CM71-10155-3
デッドタイムタイマモードで波形ジェネレータを動
作させるには , 必ず RT1 に対して 2 チャネルモード
( コンペア制御レジスタ上位 (OCSH1) の CMOD:
bit12=1) を選択してください。
FUJITSU SEMICONDUCTOR LIMITED
269
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ 16 ビットデッドタイマ状態制御レジスタ , 下位バイト (DTCR1)
16 ビットデッドタイマ状態制御レジスタ
bit7
bit6
bit5
bit4
DMOD1 GTEN3
R/W
R/W
bit3
bit2
bit1
bit0
GTEN2
TMIF1
TMIE1
TMD5
TMD4
TMD3
R/W
R/W
R/W
R/W
R/W
R/W
初期値 :
00000000B
0
0
0
0
0
1
RT 信号が "H" の間に PPG タイマがパルスを出力する
TMD3
0
1
0
各 RT 信号の立上りエッジがトリガとなり , 16
ビットデッドタイマが起動する。PPG タイマは ,
16 ビットデッドタイマが停止するまでパルスを
出力する ( タイマモード )
1
0
0
RT 信号でノンオーバラップ信号を生成する
( デッドタイムタイマモード )
1
1
1
禁止
その他
TMIE1
0
1
TMIF1
0
1
270
波形ジェネレータ 0 ch.1: 0000E9H
動作モードビット
波形ジェネレータが停止する
TMD5 TMD4
R/W :リード / ライト可能
:初期値
DTCR1
アドレス :
禁止
割込み要求許可ビット , ソフトウェアトリガビット
16 ビットデッドタイマでアンダフローが発生されても割込み
を生成しない
16 ビットデッドタイマでアンダフローが発生されると割込み
を生成する
割込み要求フラグビット
読出し時
書込み時
カウンタのアンダフローが
検出されない
カウンタのアンダフローが
検出される
このビットはクリアされる
このビットは影響を受けない
GTEN2
GATE 信号制御ビット 2
0
1
GATE 信号は , RT2 で制御されない ( 非同期モード )
GATE 信号は , RT2 で制御される ( 同期モード )
GTEN3
GATE 信号制御ビット 3
0
1
GATE 信号は , RT3 で制御されない ( 非同期モード )
GATE 信号は , RT3 で制御される ( 同期モード )
DMOD1
出力極性制御ビット
0
通常極性出力
反転極性出力
1
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-17 16 ビットデッドタイマ状態制御レジスタ , 下位バイト (DTCR1) (1 / 2)
ビット名
機能
• このビットは , デッドタイムタイマモードにおいて U/V/W の出
力を設定するために使用します。
bit7
DMOD1:
出力極性制御
ビット
• このビットを設定すると , U/V/W の出力極性は反転します。
( 注意事項 )
このビットは , デッドタイムタイマモードが選択さ
れていない場合 (TMD5:bit2=0) は意味がありませ
ん。
このビットは , RT3 で PPG タイマの GATE 信号出力を制御するため
bit6
GTEN3:
GATE 信号制御
ビット 3
bit5
GTEN2:
GATE 信号制御
ビット 2
に使用します。
このビットは , RT2 で PPG タイマの GATE 信号出力を制御するため
に使用します。
• このビットは, 16ビットデッドタイマの割込み要求フラグとして
使用します。
• このビットは, 16ビットデッドタイマでアンダフローが発生する
と "1" が設定されます。
• このビットに "0" を書き込むと , このビットはクリアされます。
"1" を書き込んでも , このビットは影響されません。
bit4
TMIF1:
割込み要求
フラグビット
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
( 注意事項 )
このビットは , (TMD5 ∼ TMD3:bit2 ∼ bit0) が
"000B" または "001B" の場合のみ機能し , ほかの値の
場合は必ず "0" になります。ソフトウェアクリア
("0" 書込み ) とハードウェアセット (16 ビットデッド
タイマ 1 でアンダフローが発生する ) が同時に発生し
た場合は , ソフトウェアクリアがハードウェアセット
よりも優先され , このビットはクリアされます。
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271
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-17 16 ビットデッドタイマ状態制御レジスタ , 下位バイト (DTCR1) (2 / 2)
ビット名
機能
• このビットは, 16ビットデッドタイマのソフトウェアトリガビッ
トおよび割込み許可ビットとして使用します。
• TMD5 ∼ TMD3:bit2 ∼ bit0 が "000B" または "001B" の場合 , この
ビットは 16 ビットデッドタイマのソフトウェアトリガとして使
bit3
TMIE1:
割込み要求許可
ビット ,
ソフトウェア
トリガビット
用されます。このビットを "0" から "1" へ変更すると , 16 ビット
デッドタイマのトリガとなり , 値がリロードされ , ダウンカウン
トが開始します。
• このビットが "1" であり , 割込み要求フラグビット (TMIF1:bit4)
が "1" の場合 , 割込み要求が CPU へ送られます。
( 注意事項 ) 16 ビットデッドタイマを再度トリガとする場合には ,
このビットに "1" を書き込む前に必ず "0" を書き込ん
でください。
• これらのビットは, 波形ジェネレータの動作モードを選択するた
めに使用します。
• TMD5 ∼ TMD3:bit2 ∼ bit0 が "000B" の場合 , アウトプットコン
ペアの RT2 と RT3 の信号は , RTO2 と RTO3 のそれぞれから出力
されます。また , 16 ビットデッドタイマはリロードタイマとして
も使用することができます。
bit2
∼
bit0
TMD5 ∼ TMD3:
動作モード
ビット
• TMD5 ∼ TMD3:bit2 ∼ bit0 が "001B" の場合 , アウトプットコン
ペアの RT2 と RT3 の信号は , PPG 出力が禁止 (PPG 出力制御 / イ
ンプットキャプチャ状態制御レジスタ上位 (PICSH01) の PGEN2:
bit12=0, PGEN3:bit13=0) になると , RTO2 と RTO3 のそれぞれか
ら出力されます。また , 16 ビットデッドタイマはリロードタイマ
としても使用することができます。
( 注意事項 )
272
デッドタイムタイマモードで波形ジェネレータを動
作させるには , 必ず RT3 に対して 2 チャネルモード
( コンペア制御レジスタ上位 (OCSH3) の CMOD:
bit12=1) を選択してください。
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR2)
16 ビットデッドタイマ状態制御レジスタ
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
DMOD2
GTEN5
GTEN4
TMIF2
TMIE2
TMD8
TMD7
TMD6
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DTCR2
アドレス :
波形ジェネレータ 0 ch.2: 0000EAH
初期値 :00000000B
動作モードビット
TMD8 TMD7 TMD6
0
0
0
波形ジェネレータが停止する
0
0
1
RT 信号が "H" の間に PPG タイマがパルスを出力する
0
1
0
各 RT 信号の立上りエッジがトリガとなり , 16
ビットデッドタイマが起動する。PPG タイマは ,
16 ビットデッドタイマが停止するまでパルスを
出力する ( タイマモード )
1
0
0
RT 信号でノンオーバラップ信号を生成する
( デッドタイムタイマモード )
1
1
1
禁止
その他
TMIE2
0
1
TMIF2
禁止
割込み要求許可ビット , ソフトウェアトリガビット
16 ビットデッドタイマでアンダフローが発生されても割込み
を生成しない
16 ビットデッドタイマでアンダフローが発生されると割込み
を生成する
割込み要求フラグビット
読出し時
書込み時
0
カウンタのアンダフローが
検出されない
このビットはクリアされる
1
カウンタのアンダフローが
検出される
このビットは影響を受けない
GTEN4
GATE 信号制御ビット 4
0
GATE 信号は , RT4 で制御されない ( 非同期モード )
1
GATE 信号は , RT4 で制御される ( 同期モード )
GTEN5
GATE 信号制御ビット 5
0
GATE 信号は , RT5 で制御されない ( 非同期モード )
1
GATE 信号は , RT5 で制御される ( 同期モード )
DMOD2
出力極性制御ビット
0
通常極性出力
1
反転極性出力
R/W :リード / ライト可能
:初期値
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273
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-18 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR2) (1 / 2)
ビット名
機能
• このビットは , デッドタイムタイマモードにおいて U/V/W の出
力を設定するために使用します。
bit15
DMOD2:
出力極性制御
ビット
• このビットを設定すると , U/V/W の出力極性は反転します。
( 注意事項 )
このビットは , デッドタイムタイマモードが選択さ
れていない場合 (TMD8:bit10=0) は意味がありませ
ん。
このビットは , RT5 で PPG タイマの GATE 信号出力を制御するため
bit14
GTEN5:
GATE 信号制御
ビット 5
bit13
GTEN4:
GATE 信号制御
ビット 4
に使用します。
このビットは , RT4 で PPG タイマの GATE 信号出力を制御するため
に使用します。
• このビットは, 16ビットデッドタイマの割込み要求フラグとして
使用します。
• このビットは, 16ビットデッドタイマでアンダフローが発生する
と "1" が設定されます。
• このビットに "0" を書き込むと , このビットはクリアされます。
"1" を書き込んでも , このビットは影響されません。
bit12
TMIF2:
割込み要求
フラグビット
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読
み出されます。
( 注意事項 )
このビットは , (TMD8 ∼ TMD6:bit10 ∼ bit8) が
"000B" または "001B" の場合のみ機能し , ほかの値の
場合は必ず "0" になります。
ソフトウェアクリア ("0" 書込み ) とハードウェア
セット (16 ビットデッドタイマ 2 でアンダフローが発
生する ) が同時に発生した場合は , ソフトウェアクリ
アがハードウェアセットよりも優先され , このビッ
トはクリアされます。
274
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-18 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR2) (2 / 2)
ビット名
機能
• このビットは, 16ビットデッドタイマのソフトウェアトリガビッ
トおよび割込み許可ビットとして使用します。
• TMD8 ∼ TMD6:bit10 ∼ bit8 が "000B" または "001B" の場合 , こ
のビットは 16 ビットデッドタイマのソフトウェアトリガとして
bit11
TMIE2:
割込み要求許可
ビット ,
ソフトウェア
トリガビット
使用されます。このビットを "0" から "1" へ変更すると , 16 ビッ
トデッドタイマのトリガとなり , 値がリロードされ , ダウンカウ
ントが開始します。
• このビットが "1" であり , 割込み要求フラグビット (TMIF2:bit12)
が "1" の場合 , 割込み要求が CPU へ送られます。
( 注意事項 ) 16 ビットデッドタイマを再度トリガとする場合には ,
このビットに "1" を書き込む前に必ず "0" を書き込ん
でください。
• これらのビットは, 波形ジェネレータの動作モードを選択するた
めに使用します。
• TMD8 ∼ TMD6:bit10 ∼ bit8 が "000B" の場合 , アウトプットコ
ンペアの RT4 と RT5 の信号は , RTO4 と RTO5 のそれぞれから出
力されます。また , 16 ビットデッドタイマはリロードタイマとし
ても使用することができます。
bit10
∼
bit8
TMD8 ∼ TMD6:
動作モード
ビット
• TMD8 ∼ TMD6:bit10 ∼ bit8 が "001B" の場合 , アウトプットコ
ンペアの RT4 と RT5 の信号は , PPG 出力が禁止 (PPG 出力制御 /
イ ン プ ッ ト キ ャ プ チ ャ 状 態 制 御 レ ジ ス タ 上 位 (PICSH01) の
PGEN4:bit14=0, PGEN5:bit15=0) になると , RTO4 と RTO5 の
それぞれから出力されます。また , 16 ビットデッドタイマはリ
ロードタイマとしても使用することができます。
( 注意事項 )
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デッドタイムタイマモードで波形ジェネレータを動
作させるには , 必ず RT5 に対して 2 チャネルモード
( コンペア制御レジスタ上位 (OCSH5) の CMOD:
bit12=1) を選択してください。
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275
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
11.4.13
MB91490 シリーズ
波形制御レジスタ (SIGCR1/SIGCR2)
波形制御レジスタは , 動作クロック周波数 , ノイズキャンセル機能有効 , DTTI 入力
有効 , および DTTI 割込みを制御するために使用します。
■ 波形制御レジスタ 1 (SIGCR1)
波形制御レジスタ 1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
SIGCR1
bit0
DTIE
DTIF
NRSL
DCK2
DCK1
DCK0
NWS1
NWS0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス :
波形ジェネレータ 0 ch.10: 0000EDH
初期値 :00000000B
DTTI0 ノイズ幅選択ビット
NWS1 NWS0
4 周辺クロック (CLKP) サイクルノイズをキャンセル
0
0
0
1
8 周辺クロック (CLKP) サイクルノイズをキャンセル
1
0
16 周辺クロック (CLKP) サイクルノイズをキャンセル
1
1
32 周辺クロック (CLKP) サイクルノイズをキャンセル
0
0
0
動作クロック選択ビット
φ (50 ns, φ=20 MHz)
0
0
1
φ/2 (100 ns, φ=20 MHz)
0
1
0
φ/4 (200 ns, φ=20 MHz)
0
1
1
φ/8 (400 ns, φ=20 MHz)
1
0
0
φ/16 (800 ns, φ=20 MHz)
1
0
1
φ/32 (1.6 μs, φ=20 MHz)
DCK2 DCK1
DCK0
1
1
0
φ/64 (3.2 μs, φ=20 MHz)
1
1
1
禁止
φ:周辺クロック (CLKP)
NRSL
ノイズキャンセル機能有効ビット
0
DTTI0 入力のノイズキャンセル回路が無効
1
DTTI0 入力のノイズキャンセル回路が有効
DTIF
R/W :リード / ライト可能
:初期値
276
DTTI0 割込みフラグビット
読出し時
書込み時
0
割込み要求なし
このビットはクリアされる
1
割込み要求あり
このビットは影響を受けない
DTIE
DTTI0 入力有効ビット
0
DTTI0 入力を無効にする
1
DTTI0 入力を有効にする
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-19 波形制御レジスタ 1 (SIGCR1)
ビット名
機能
このビットは , RTO0 ∼ RTO5 端子の出力レベル制御用 DTTI 信号を
bit7
DTIE:
DTTI0 入力有効
ビット
有効にするために使用します。
• このビットは , DTTI0 の割込みフラグです。
• DTTI0 入力が有効になり (DTIE:bit7=1) , DTTI0 の "L" レベルが
検出されると, このビットが設定され, 割込み要求が発生します。
• このビットに "0" を設定した場合:このビットはクリアされます。
• このビットに "1" を設定した場合:このビットは影響を受けません。
bit6
DTIF:
DTTI0 割込み
フラグビット
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読
み出されます。
( 注意事項 )
ノイズキャンセル機能が有効になった場合 (NRSL:
bit5=1) にノイズパルスが発生すると , このビットに
は "1" が設定されます。
ソフトウェアクリア ("0" 書込み ) とハードウェア
セット (DTTI0 の "L" レベル検出 ) が同時に発生した
場合は , ソフトウェアクリアがハードウェアセット
よりも優先され , このビットはクリアされます。
• このビットは , ノイズキャンセル機能を有効にするために使用し
ます。
• ノイズキャンセル回路は , カウンタでオーバフローが発生するま
で "L" レベルが保持されると , DTTI0 入力信号を受け取ります。
bit5
NRSL:
ノイズキャンセル
機能有効ビット
カウンタは , "L" レベル入力で操作される n ビットカウンタです。
n は , NWS1, NWS0 ビット:1, 0 の設定に基づいて 2, 3, 4 または
5 のいずれかの値になります。
( 注意事項 )
ノイズパルス幅をキャンセルするには , 約 2n 周辺ク
ロック (CLKP) が必要になります。
ノイズキャンセル回路を選択すると , 周辺クロック
(CLKP) が停止するモード ( 停止モードなど ) 時は ,
入力が無効になります。
bit4
∼
bit2
DCK2 ∼ DCK0:
動作クロック
選択ビット
これらのビットは , 16 ビットデッドタイマの動作クロックを選択す
bit1,
bit0
NWS1, NWS0:
DTTI0 ノイズ幅
選択ビット
これらのビットは , 除去する DTTI0 端子ノイズパルス幅を選択する
CM71-10155-3
るために使用します。
ために使用します。
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277
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ 波形制御レジスタ 2 (SIGCR2)
波形制御レジスタ 2
bit7
bit6
PSEL21 PSEL20
R/W
R/W
bit5
bit4
bit3
bit2
PSEL11 PSEL10 PSEL01 PSEL00
R/W
R/W
R/W
R/W
bit1
bit0
DTTI
R/W
SIGCR2
アドレス :
波形ジェネレータ 0
初期値 :
DTTI
ソフト DTTI 設定ビット
1
DTTI クリア
0
DTTI セット
PSEL0[1:0]
0
PPG0
0
1
PPG2
1
0
1
1
PPG4
設定禁止 ( 動作は保証しません )
PPG 入力チャネル設定ビット (RTO23)
0
0
PPG0
0
1
PPG2
1
0
1
1
PSEL2[1:0]
000000-1B
PPG 入力チャネル設定ビット (RTO01)
0
PSEL1[1:0]
ch.20: 0000EFH
PPG4
設定禁止 ( 動作は保証しません )
PPG 入力チャネル設定ビット (RTO45)
0
0
PPG0
0
1
PPG2
1
0
1
1
PPG4
設定禁止 ( 動作は保証しません )
R/W :リード / ライト可能
:初期値
−
: 未定義ビット
278
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-20 波形制御レジスタ 2 (SIGCR2)
ビット名
機能
PSEL2[1:0]:
PPG 入力チャネル
選択ビット
(RTO45)
• このビットは , RTO45 用の PPG 入力を選択するために使用しま
bit7,
bit6
PSEL1[1:0]:
PPG 入力チャネル
選択ビット
(RTO23)
• このビットは , RTO23 用の PPG 入力を選択するために使用しま
bit5,
bit4
PSEL0[1:0]:
PPG 入力チャネル
選択ビット
(RTO01)
• このビットは , RTO01 用の PPG 入力を選択するために使用しま
bit3,
bit2
bit1
未定義ビット
す。
• PSEL2[1:0]=11B は設定禁止です。
す。
• PSEL1[1:0]=11B は設定禁止です。
す。
• PSEL0[1:0]=11B は設定禁止です。
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
• "0" を書き込むと , DTTI0 のセットとなります。
bit0
DTTI:
ソフト DTTI ビット
CM71-10155-3
• "1" を書き込むとクリアされます。
( 注意事項 )
外部入力 DTTI0 と OR をとっているため , DTTI0 は
外部入力レベルによります。
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279
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
11.4.14
MB91490 シリーズ
A/D 起動コンペアレジスタ
(ADCOMPB0, ADCOMPB2, ADCOMP0,
ADCOMP2, ADTGCE0 , ADTGSEL0,
ADTGBUF0)
コンペアレジスタ 0, 2 は , フリーランタイマの値と一致したときに A/D コンバータ
を起動させます。コンペアレジスタは , コンペア値を書き込むために使用します。
制御レジスタは , コンペア一致時の A/D 起動要求発生の有無を選択できます。
■ コンペアバッファレジスタ 0, 2 (ADCOMPB0, ADCOMPB2)
コンペアバッファレジスタ 0, 2 ( 上位 )
ADCOMPB0, ADCOMPB2
アドレス :
ch.0:0000F0H
ch.2:0000F8H
アドレス
H
(ADCOMPBD0, ADCOMPBD2)
ch.0:0000F2H
ch.2:0000FAH
リード / ライト→
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CMP15 CMP14 CMP13 CMP12 CMP11 CMP10 CMP09 CMP08
W
W
W
W
W
W
W
W
bit6
bit5
bit4
bit3
bit2
bit1
bit0
コンペアバッファレジスタ 0, 2 ( 下位 )
bit7
CMP07 CMP06 CMP05 CMP04 CMP03 CMP02 CMP01 CMP00
リード / ライト→
W
W
W
W
W
W
W
W
コンペアバッファレジスタは , A/D 起動コンペアレジスタ (ADCOMP) 用バッファレジ
スタです。バッファ機能が無効時 ( バッファ制御レジスタ (ADTGBUF) の BUFX2,
BUFX0:bit2, bit0=11B), もしくはフリーランタイマ停止中 , コンペアバッファ値は直ち
にコンペアレジスタに転送されます。
バッファ機能が有効時 ( バッファ制御レジスタ (ADTGBUF) の BUFX2, BUFX0:bit2,
bit0=00B), コンペアバッファ値は , コンペア一致時もしくは 0 検出時にコンペアレジス
タへ転送されます。
カウント方向選択レジスタ (ADTGSEL) の SEL1, SEL0=11B のとき , ADCOMPDB0,
ADCOMPDB2 が ADCOMPD0, ADCOMPD2 のバッファレジスタとなります。
このレジスタへアクセスする場合は , ハーフワードもしくはワードアクセス命令をご
使用ください。
280
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CM71-10155-3
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ コンペアレジスタ 0, 2 (ADCOMP0, ADCOMP2)
コンペアレジスタ 0, 2 ( 上位 )
ADCOMP0, ADCOMP2
アドレス :
ch.0:0000F0H
ch.2:0000F8H
アドレス
bit15
(ADCOMPD0, ADCOMPD2)
ch.0:0000F2H
ch.2:0000FAH
リード / ライト→
初期値→
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CMP15 CMP14 CMP13 CMP12 CMP11 CMP10 CMP09 CMP08
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
コンペアレジスタ 0, 2 ( 下位 )
CMP07 CMP06 CMP05 CMP04 CMP03 CMP02 CMP01 CMP00
リード / ライト→
初期値→
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
コンペアレジスタは , 16 ビットフリーランタイマのカウント値と比較するためのデー
タを書き込むレジスタで , フリーランタイマとコンペア値が一致したときに A/D を起
動させることができます。
コンペアレジスタに書き込まれた値は , すぐに比較動作されます。
カ ウ ン ト 方 向 選 択 レ ジ ス タ (ADTGSEL) の SEL1, SEL0=11B の と き , ADCOMP0,
ADCOMP2 はフリーランタイマがアップカウント中のみ , ADCOMPD0, ADCOMPD2 は
フリーランタイマがダウンカウント中のみに それぞれコンペア一致動作を行います。
コンペアレジスタへの読出しは , ワードもしくはハーフワードで行ってください。
リードモディファイライト系命令でのアクセスは行わないでください。
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281
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ コンペア許可レジスタ (ADTGCE0)
コンペア許可レジスタ
bit7
bit6
bit5
bit4
CE21
R/W
bit3
bit2
bit1
bit0
CE20
CE01
CE00
R/W
R/W
R/W
CE0[1:0]
282
アドレス
ch.0: 0000FFH
初期値 : --00--00B
10 ビット A/D コンバータ 2
コンペア起動許可ビット
コンペア禁止
0
0
0
1
コンペア許可 ( フリーランタイマ 0 選択 )
1
0
コンペア許可 ( フリーランタイマ 1 選択 )
1
1
コンペア許可 ( フリーランタイマ 2 選択 )
CE2[1:0]
R/W :リード / ライト可能
:初期値
−
: 未定義ビット
ADTGCE0
10 ビット A/D コンバータ 1
コンペア起動許可ビット
0
0
コンペア禁止
0
1
コンペア許可 ( フリーランタイマ 0 選択 )
1
0
コンペア許可 ( フリーランタイマ 1 選択 )
1
1
コンペア許可 ( フリーランタイマ 2 選択 )
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
表 11.4-21 コンペア許可レジスタ (ADTGCE0)
ビット名
bit7,
bit6
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
• 本ビットに "00B" を設定した場合 , コンペア動作は行
bit5,
bit4
CE21, CE20:
10 ビット A/D コンバータ 1
コンペア起動許可ビット
いません。
• 本ビットに "00B" 以外を設定した場合 , フリーランタ
イマとコンペア値が一致したとき 10 ビット A/D コン
バータ 1 に起動要求を発生します。
bit3,
bit2
bit1,
bit0
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
CE01, CE00:
10 ビット A/D コンバータ 2
コンペア起動許可ビット
• 本ビットに "00B" を設定した場合 , コンペア動作は行
いません。
• 本ビットに "00B" 以外を設定した場合 , フリーランタ
イマとコンペア値が一致したとき , 10 ビット A/D コン
バータ 2 に起動要求を発生します。
<注意事項>
本レジスタを設定する場合 , 必ずフリーランタイマが停止していることを確認してくださ
い。
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283
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
MB91490 シリーズ
■ カウント方向選択レジスタ ( コンペア時 )(ADTGSEL0)
カウント方向選択レジスタ ( コンペア時 )
bit15
bit14
bit13
bit12
SEL21
R/W
bit11
bit10
bit9
bit8
SEL20
SEL01
SEL00
R/W
R/W
R/W
SEL0[1:0]
ADTGSEL0
アドレス
ch.0: 0000FEH
初期値 : --00--00B
カウント方向選択ビット
0
0
アップダウンカウント双方時
0
1
アップカウント時のみ
1
0
1
1
ダウンカウント時のみ
アップカウント時 (ADCOMP0)
ダウンカウント時 (ADCOMPD0)
SEL2[1:0]
カウント方向選択ビット
0
0
アップダウンカウント双方時
0
1
アップカウント時のみ
1
0
ダウンカウント時のみ
1
アップカウント時 (ADCOMP2)
ダウンカウント時 (ADCOMPD2)
1
R/W :リード / ライト可能
:初期値
−
: 未定義ビット
284
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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表 11.4-22 カウント方向選択レジスタ ( コンペア時 )(ADTGSEL0)
ビット名
bit15,
bit14
未定義ビット
機能
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
• "00B" を設定した場合 , フリーランタイマがアップカウント / ダウ
ンカウント中のいずれでも , コンペア一致動作を行います。
• "01B"を設定した場合, フリーランタイマがアップカウント中にの
bit13,
bit12
SEL2:
カウント方向選
択ビット
みコンペア一致動作を行います。
• "10B"を設定した場合, フリーランタイマがダウンカウント中にの
みコンペア一致動作を行います。
• "11B" を設定した場合 , ADCOMP2 はフリーランタイマがアップカ
ウント中にのみ , ADCOMPD2 はフリーランタイマがダウンカウ
ント中のみに それぞれコンペア一致動作を行います。
bit11,
bit10
未定義ビット
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
• "00B" を設定した場合 , フリーランタイマがアップカウント / ダウ
ンカウント中のいずれでも , コンペア一致動作を行います。
bit9,
bit8
SEL0:
カウント方向
選択ビット
• "01B"を設定した場合, フリーランタイマがアップカウント中にの
みコンペア一致動作を行います。
• "10B"を設定した場合, フリーランタイマがダウンカウント中にの
みコンペア一致動作を行います。
• "11B" を設定した場合 , ADCOMP0 はフリーランタイマがアップカ
ウント中にのみ , ADCOMPD0 はフリーランタイマがダウンカウ
ント中のみに それぞれコンペア一致動作を行います。
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285
第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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■ バッファ制御レジスタ (ADTGBUF0)
バッファ制御レジスタ
bit7
bit6
bit5
bit4
bit3
bit2
bit1
ADTGBUF0
bit0
BTS2
BTS0
BUFX2
BUFX0
R/W
R/W
R/W
R/W
アドレス
ch.0: 0000FDH
初期値 : -0-0-1-1B
BUFX0
コンペアレジスタ 0 バッファ機能制御ビット
0
有効
1
無効
BUFX2
コンペアレジスタ 2 バッファ機能制御ビット
0
有効
1
無効
BTS0
コンペアレジスタ 0 バッファ転送制御ビット
0
0 検出時
1
コンペアクリア時
BTS2
コンペアレジスタ 2 バッファ転送制御ビット
0
0 検出時
1
コンペアクリア時
R/W :リード / ライト可能
:初期値
−
: 未定義ビット
<注意事項>
BTS ビットを書き換える前に必ずフリーランタイマを停止させてください。
286
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第 11 章 多機能タイマ
11.4 多機能タイマのレジスタ
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表 11.4-23 バッファ制御レジスタ (ADTGBUF0)
ビット名
bit7
bit6,
bit4
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
BTS0, BTS2:
コンペアレジスタ
バッファ転送
制御ビット
値がバッファに転送されます。
• "1" を設定した場合 , フリーランタイマのコンペア一致時にコ
ンペア値がバッファに転送されます。
• 読出し値は不定です。
bit5,
bit3
未定義ビット
bit2,
bit0
BUFX0, BUFX2:
コンペアレジスタ
バッファ機能
制御ビット
bit1
未定義ビット
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• "0" を設定した場合 , フリーランタイマの 0 検出時にコンペア
• このビットへの書込みは動作に影響しません。
• "1" を設定した場合 , バッファ機能は無効となります。
• "0" を設定した場合 , バッファ機能は有効となります。
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
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287
第 11 章 多機能タイマ
11.5 多機能タイマ割込み
11.5
MB91490 シリーズ
多機能タイマ割込み
多機能タイマは , 16 ビットフリーランタイマ割込み , 16 ビットアウトプットコンペア
割込み , 16 ビットインプットキャプチャ割込みおよび波形ジェネレータ割込みを生成
することができます。
■ 16 ビットフリーランタイマ割込み
16 ビットフリーランタイマの割込み制御ビットと割込み要因を表 11.5-1 に示します。
表 11.5-1 16 ビットフリーランタイマの割込み制御ビットと割込み要因
16 ビットフリーランタイマ
0 検出
コンペアクリア
割込み要求フラグ
ビット
タイマ状態制御レジスタ上位
(TCCSH) の ICLR:bit9
タイマ状態制御レジスタ上位
(TCCSH) の IRQZF:bit14
割込み要求許可
ビット
タイマ状態制御レジスタ上位
(TCCSH) の ICRE:bit8
タイマ状態制御レジスタ上位
(TCCSH) の IRQZE:bit13
割込み要因
16 ビットフリーランタイマ値が
コンペアクリアレジスタ (CPCLRH,
CPCLRL) と一致する
16 ビットフリーランタイマ値が "0"
になる
16 ビットフリーランタイマの値がコンペアクリアレジスタ (CPCLRH/CPCLRL) と一致
すると , タイマ状態制御レジスタ (TCCSH) の ICLR:bit9 に "1" が設定されます。この
状態において割込み要求が許可 (TCCSH レジスタの ICRE:bit8=1) になると , 割込み要
求が割込みコントローラへ出力されます。
タイマ値が "0000H" になると , タイマ状態制御レジスタ (TCCSH) の IRQZF:bit14 に "1"
が設定されます。この状態において割込み要求が許可 (TCCSH レジスタの IRQZE:
bit13=1) になると , 割込み要求が割込みコントローラへ出力されます。
288
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第 11 章 多機能タイマ
11.5 多機能タイマ割込み
MB91490 シリーズ
■ 16 ビットアウトプットコンペア割込み
16 ビットアウトプットコンペアの割込み制御ビットと割込み要因を表 11.5-2 に示しま
す。
表 11.5-2 16 ビットアウトプットコンペア 0 ∼ 5 の割込み制御ビットと割込み要因
16 ビットアウトプット
コンペア 0, 1
16 ビットアウトプット
コンペア 2, 3
16 ビットアウトプット
コンペア 4, 5
割込み要求
フラグビット
コンペア制御レジスタ下
位 (OCSL0) の IOP1, IOP0
(bit7, bit6)
コンペア制御レジスタ下
位 (OCSL2) の IOP1, IOP0
(bit7, bit6)
コンペア制御レジスタ下
位 (OCSL4) の IOP1, IOP0
(bit7, bit6)
割込み要求
許可ビット
コンペア制御レジスタ下
位 (OCSL0) の IOE1, IOE0
(bit5, bit4)
コンペア制御レジスタ下
位 (OCSL2) の IOE1, IOE0
(bit5, bit4)
コンペア制御レジスタ下
位 (OCSL4) の IOE1, IOE0
(bit5, bit4)
割込み要因
16 ビットフリーランタイ
マ値がアウトプットコン
ペアレジスタ (OCCPH0,
OCCPH1, OCCPL0,
OCCPL1) と一致する
16 ビットフリーランタイ
マ値がアウトプットコン
ペアレジスタ (OCCPH2,
OCCPH3, OCCPL2,
OCCPL3) と一致する
16 ビットフリーランタイ
マ値がアウトプットコン
ペアレジスタ (OCCPH4,
OCCPH5, OCCPL4,
OCCPL5) と一致する
16 ビットフリーランタイマ値がアウトプットコンペアレジスタ (OCCPH0 ∼ OCCPH5,
OCCPL0∼OCCPL5) と一致すると, コンペア制御レジスタ下位 (OCSL0, OCSL2, OCSL4)
の IOP1, IOP0:bit7, bit6 が "1" に設定されます。この状態において割込み要求が許可
(OCSL0, OCSL2, OCSL4 レジスタの IOE1, IOE0:bit5, bit4=11B) になると , 割込み要求
が割込みコントローラへ出力されます。
■ 16 ビットインプットキャプチャ割込み
16ビットインプットキャプチャの割込み制御ビットと割込み要因を表 11.5-3 に示します。
表 11.5-3 16 ビットインプットキャプチャ 0 ∼ 3 の割込み制御ビットと割込み要因
16 ビットインプット
キャプチャ 0, 1
16 ビットインプット
キャプチャ 2, 3
割込み要求
フラグビット
インプットキャプチャ状態制御
レジスタ下位 (PICSL01) の ICP1,
ICP0 (bit7, bit6)
インプットキャプチャ状態制御
レジスタ下位 (ICSL23) の ICP3,
ICP2 (bit7, bit6)
割込み要求許可ビット
インプットキャプチャ状態制御
レジスタ下位 (PICSL01) の ICE1,
ICE0 (bit5, bit4)
インプットキャプチャ状態制御
レジスタ下位 (ICSL23) の ICP3,
ICP2 (bit5, bit4)
割込み要因
有効なエッジが IC0, IC1 端子で検
出される
有効なエッジが IC2, IC3 端子で検
出される
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289
第 11 章 多機能タイマ
11.5 多機能タイマ割込み
MB91490 シリーズ
16 ビットインプットキャプチャでは , 有効なエッジが IC0 ∼ IC3 端子で検出されると ,
インプットキャプチャ状態制御レジスタ (PICSL01, ICSL23) の ICP3 ∼ ICP0:ともに bit7,
bit6 に "11B" が設定されます。この状態において割込み要求が許可 (PICSL01, ICSL23 レ
ジスタの ICE3 ∼ ICE0:ともに bit5, bit4=11B) になると , 割込み要求は割込みコントロー
ラへ出力されます。
■ 波形ジェネレータ割込み
波形ジェネレータの割込み制御ビットと割込み要因を表 11.5-4 に示します。
表 11.5-4 波形ジェネレータの割込み制御ビットと割込み要因
波形ジェネレータ
DTTI0
16 ビットデッドタイマ 0 ∼ 2
割込み要求フラグ
ビット
16 ビットデッドタイマ状態制御レジ
スタ上位 , 下位 (DTCR0 ∼ DTCR2)
の TMIF0 ∼ TMIF2 ( 上位は bit12,
下位は bit4)
割込み要求許可ビット
16 ビットデッドタイマ状態制御レジ
スタ上位 , 下位 (DTCR0 ∼ DTCR2)
の TMIE0 ∼ TMIE2 ( 上位は bit11,
下位は bit3)
−
割込み要因
16 ビットデッドタイマ 0 ∼ 2 アンダ
フロー
DTTI で "L" レベルが検出される
波形制御レジスタ 1/2 (SIGCR1/
SIGCR2) の DTIF (bit6)
波形ジェネレータでは, 16ビットデッドタイマのアンダフローが発生し, かつDTCR0∼
DTCR2 レジスタの TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0) が "000B"
または "001B" のとき , 16 ビットデッドタイマ状態制御レジスタ (DTCR0 ∼ DTCR2) の
TMIF0 ∼ TMIF2 ( 上位は bit12, 下位は bit4) には "1" が設定されます。この状態におい
て割込み要求が許可 (DTCR0 ∼ DTCR2) レジスタの TMIE0 ∼ TMIE2 ( 上位は bit11, 下
位は bit3) =1) になると , 割込み要求は割込みコントローラへ出力されます。
290
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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11.6
多機能タイマの動作
多機能タイマの動作について説明します。
■ 多機能タイマの動作
● 16 ビットフリーランタイマ
16 ビットフリーランタイマはカウント動作を許可すると , タイマデータレジスタ
(TCDTH, TCDTL) に設定されている値からカウントアップを開始します。カウント値
は , 16 ビットアウトプットコンペアと 16 ビットインプットキャプチャの基準時間とし
て使用されます。
● フリーランタイマセレクタ
16 ビットアウトプットコンペア , 16 ビットインプットキャプチャ , A/D 起動コンペア
それぞれに対して , フリーランタイマ入力を選択することができます。アウトプットコ
ンペア / インプットキャプチャはフリーランタイマセレクタで , A/D 起動コンペアはコ
ンペア許可レジスタ (ADTGCE) で選択することができます。
● 16 ビットアウトプットコンペア
16 ビットアウトプットコンペアは , " 指定されたアウトプットコンペアレジスタに設定
されている値 " と "16 ビットフリーランタイマ値 " の比較に使用します。一致が検出さ
れた場合は , 割込みフラグが設定され , 出力レベルは反転します。
● 16 ビットインプットキャプチャ
16 ビットインプットキャプチャは , 指定された有効なエッジを検出するために使用し
ます。
有効なエッジが検出されると割込みフラグが設定され , 16 ビットフリーランタイマ値
が取り出され , インプットキャプチャデータレジスタへ格納されます
● 波形ジェネレータ
波形ジェネレータは , リアルタイム出力 (RTO0 ∼ RTO5) , 16 ビット PPG タイマ ,
16 ビットデッドタイマを使用して様々な波形 ( デッドタイムを含む ) を生成します。
● A/D 起動コンペア
16 ビットフリーランタイマの値が指示値となったときに A/D 起動を行います。使用す
るフリーランタイマのチャネルはレジスタ設定により選択可能です。
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291
第 11 章 多機能タイマ
11.6 多機能タイマの動作
11.6.1
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16 ビットフリーランタイマの動作
16 ビットフリーランタイマは , リセット完了後 , タイマデータレジスタ (TCDTH/
TCDTL) に設定されている値からカウントアップを開始します。カウント値は , 16
ビットアウトプットコンペアと 16 ビットインプットキャプチャの基準時間として使
用されます。
■ タイマクリア
16 ビットフリーランタイマのカウント値は , 下記のいずれかの場合にクリアされます。
• アップカウントモード (TCCSL レジスタの MODE:bit5=0) によってコンペアクリア
レジスタとの一致が検出された場合
• 動作中に TCCSL レジスタの SCLR:bit4 に "1" が書き込まれた場合
• 停止中に TCDTH/TCDTL レジスタに "0000H" が書き込まれた場合
• リセットされた場合
リセットされると , カウンタは直ちにクリアされます。ソフトウェアクリアされた場合 ,
またはコンペアクリアレジスタとの一致が発生した場合は , カウンタはカウントタイ
ミングと同期してクリアされます。
図 11.6-1 16 ビットフリーランタイマのクリアタイミング
コンペアクリア
レジスタ値
N
コンペア一致
カウント値
N
0000H
(注意事項)
停止中に TCCSL レジスタの SCLR:bit4 に "1" が書込まれても , 16 ビット
フリーランタイマのカウント値はクリアされません。
292
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
■ タイマモード
16 ビットフリーランタイマでは , 以下のどちらかのモードを選択することができます。
• アップカウントモード (TCCSL レジスタの MODE:bit5=0)
• アップダウンカウントモード (TCCSL レジスタの MODE:bit5=1)
アップカウントモード時は , カウンタは事前に設定されているタイマデータレジスタ
(TCDTH/TCDTL) か らカウン トを開始 し , カウント 値がコン ペアクリ アレジス タ
(CPCLRH/CPCLRL) の値と一致するまでカウントアップし , カウンタは "0000H" にクリ
アされて再びカウントアップします。
アップダウンカウントモード時は , カウンタは事前に設定されているタイマデータレ
ジスタ (TCDTH/TCDTL) からカウントを開始し , カウント値がコンペアクリアレジス
タ (CPCLRH/CPCLRL) の値と一致するまでカウントアップし , カウントがアップカウ
ントからダウンカウントに変わり , カウンタ値が "0000H" に達するまでカウントダウン
して再びカウントアップします。
モードビット (TCCSL レジスタの MODE:bit5) には , タイマが動作中であろうと停止
していようと , いつでも値を書き込むことができます。タイマ動作中にこのビットに書
き込まれた値はバッファに入れられ , カウントモードはタイマ値が "0000H" になると変
わります。
図 11.6-2 タイマ動作中にタイマモードを変える
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアクリア
バッファレジスタ
タイマ動作開始
アップカウンタモードに変わる
アップダウンカウントモードに変わる
BFFFH
TCCSL : MODE
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293
第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
■ コンペアクリアバッファ
コンペアクリアレジスタ (CPCLRH/CPCLRL) には , 有効または無効にすることができ
るバッファ機能が存在します。バッファ機能が有効 (TCCSL レジスタの BFE:bit7=1)
の場合は , コンペアクリアバッファレジスタ (CPCLRBH/CPCLRBL) に書き込まれた
データは , 16 ビットフリーランタイマ値 "0" が検出されると CPCLRH/CPCLRL レジス
タに転送されます。バッファ機能が無効 (TCCSL ビットの BFE:bit7=0) の場合は , デー
タは CPCLRH/CPCLRL レジスタに直接書き込むことができます。
図 11.6-3 コンペアクリアバッファが無効 (TCCSL レジスタ BFE:bit7=0) 時の
アップカウントモードによる動作
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
コンペアクリア一致
タイマ動作開始
0 検出
リセット
コンペアクリア
バッファレジスタ
BFFFH
7FFFH
FFFFH
コンペアクリア
レジスタ
BFFFH
7FFFH
FFFFH
図 11.6-4 コンペアクリアバッファが有効 (TCCSL レジスタ BFE:bit7=1) 時の
アップカウントモードによる動作
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
コンペアクリア一致
タイマ動作開始
リセット
コンペアクリア
バッファレジスタ
コンペアクリア
レジスタ
294
0 検出
BFFFH
BFFFH
7FFFH
7FFFH
FFFFH
FFFFH
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
図 11.6-5 コンペアクリアバッファが有効 (TCCSL レジスタ BFE:bit7=1) 時の
アップダウンカウントモードによる動作
カウント値
コンペアクリア一致
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
0 検出
タイマ動作開始
リセット
コンペアクリア
バッファレジスタ
BFFFH
7FFFH
コンペアクリア
レジスタ
FFFFH
BFFFH
7FFFH
FFFFH
■ タイマ割込み
16 ビットフリーランタイマでは , 以下の 2 つの割込みを生成できます。
• コンペアクリア割込み
• 0 検出割込み
コンペアクリア割込みは , タイマ値がコンペアクリアレジスタの値と一致すると生成
されます。
0 検出割込みは , タイマ値が "0000H" に達すると生成されます。
<注意事項>
ソフトウェアクリア (TCCSL レジスタの SCLR:bit4=1) は , 0 検出割込みを生成しません。
図 11.6-6 アップカウントモード (TCCSL レジスタ MODE:bit5=0) で生成された割込み
カウント値
N-1
N
0
1
コンペアクリア割込み
0 検出割込み
図 11.6-7 アップダウンカウントモード (TCCSL レジスタ MODE:bit5=1) で生成された割込み
カウント値
N-1
N
N-1
0
コンペアクリア割込み
0 検出割込み
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295
第 11 章 多機能タイマ
11.6 多機能タイマの動作
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■ 割込みマスク機能
0 検出割込み / コンペア一致割込みのどちらか 1 つ , もしくは両方をマスクすることが
できます。以下にどちらか 1 つの割込みをマスクする場合について説明します。
- TCCSH レジスタの MSI2 ∼ MSI0:bit12 ∼ bit10 を設定すると割込み要求をマス
クすることができます。MSI2 ∼ MSI0 ビットは , カウント値が "000B" に達する
カウント値は MSI2 ∼
と値をリロードする 3 ビットリロードダウンレジスタです。
MSI0 ビットに直接書くことによってもロードすることができます。マスクカウ
ントは , MSI2 ∼ MSI0 に設定された値です。MSI2 ∼ MSI0 ビットが "000B" にな
ると , 割込み要求はマスクされません。
- 割込み要求はカウントモード (TCCSL レジスタの MODE:bit5) によって異なりま
す。アップカウントモード時は , コンペアクリア割込みのみをマスクすることが
でき , 0 検出割込みは "0" が検出されるたびに生成されます。アップダウンカウン
トモード時は 0 検出割込みのみをマスクすることができます。
以下に両方の割込み要求をマスクする場合について説明します。
- フリーランタイマがアップダウンカウントモード時のみ
,TCCSM
レジスタの
MODE2 = 1 かつ TCCSL レジスタの MODE = 1 にすると両方の割込みマスクがで
きます。
- 0 検出割込みマスク用には TCCSH レジスタの MSI2 ∼ MSI0 ビットを , コンペア
クリア割込みマスク用にはTCCSMレジスタのMSI5∼MSI3ビットを使用します。
<注意事項>
ソフトウェアクリア (TCCSL レジスタの SCLR:bit4=1) は , 0 検出割込みを生成しません。
図 11.6-8 アップカウントモードでマスクされるコンペアクリア割込み
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
MODE2 = 0,
MODE = 0
タイマ動作開始
1 回目
2 回目
3 回目
4 回目
リセット
0 検出
割込み
ソフトウェアクリア
TCCSH : MSI2~MSI0=000B
コンペアクリア
割込み TCCSH : MSI2~MSI0=001B
TCCSH : MSI2~MSI0=010B
( 注意事項 ) 0 検出割込みとコンペアクリア割込みの両方はソフトウェアによりクリアされます。
296
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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図 11.6-9 アップダウンカウントモードでマスクされる 0 検出割込み
カウント値
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
MODE2=0,
MODE=1
タイマ動作開始
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
リセット
コンペアクリア
割込み
ソフトウェアクリア
TCCSH : MSI2~MSI0=000B
0 検出
割込み
TCCSH : MSI2~MSI0=001B
TCCSH : MSI2~MSI0=010B
( 注意事項 ) 0 検出割込みとコンペアクリア割込みの両方はソフトウェアによりクリアされます。
図 11.6-10 アップダウンカウントモードでマスクされる 0 検出割込みとコンペアクリア割込み
カウント値
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
FFFFH
BFFFH
7FFFH
3FFFH
0000H
MODE2=1,
MODE=1
リセット
時間
タイマ動作開始
コンペアクリア割込み
TCCSM:MSI5~MSI3=000B
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
ソフトウェアクリア
TCCSM:MSI5~MSI3=001B
TCCSM:MSI5~MSI3=010B
0 検出割込み
TCCSH: MSI2~MSI0=000B
TCCSH: MSI2~MSI0=001B
TCCSH: MSI2~MSI0=010B
( 注意事項 ) 0 検出割込みとコンペアクリア割込みの両方はソフトウェアによりクリアされます。
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297
第 11 章 多機能タイマ
11.6 多機能タイマの動作
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■ 選択された外部カウントクロック
16 ビットフリーランタイマは , 入力クロック ( 周辺クロック (CLKP) または外部クロッ
ク ) に基づいてインクリメントされます。外部クロックが選択されると , 外部クロック
モード (TCCSH レジスタの ECKE:bit15=1) が選択された後 , 16 ビットフリーランタイ
マは外部入力の初期値が "1" の場合 , 立上りエッジでカウントアップを開始します。そ
の後は両エッジでカウントアップします。外部入力の初期値が "0" の場合 , 立下りエッ
ジでカウントアップを開始します。その後は両エッジでカウントアップします。
図 11.6-11 16 ビットフリーランタイマのカウントタイミング
外部クロック入力
TCCSH:ECKE ビット
カウントクロック
カウント値
N
N+1
N+2
<注意事項>
外部クロック入力のカウントは , 外部クロックの両エッジとなります。
298
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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■ フリーランタイマによる A/D 起動
16 ビットフリーランタイマのコンペア一致時 , もしくは 0 検出時に A/D の起動が可能
です。起動要因は , A/D トリガ制御レジスタ (ADTRGC) の A/D トリガ要因選択ビット
(SEL0, SEL2:bit4, bit6) で選択することが可能です。
A/D 起動信号は , A/D トリガ制御レジスタ (ADTRGC) の A/D トリガ出力許可 / 禁止ビッ
ト (AD0E, AD2E:bit0, bit2) により , コンペア一致時 , もしくは 0 検出時でも A/D 起動
信号を止めることが可能です。
<注意事項>
A/D 起動信号の出力を禁止しているときに起動要因のコンペア一致 , もしくは 0 検出が出
力されている場合 , A/D 起動信号の出力を許可すると , 許可と同時に A/D 起動信号が出力
されます。
● 0 検出による A/D 起動 (ADTRGC:SELn=0 [n=0, 2])
フリーランタイマ
カウント値
コンペア
クリア値
アップカウントモード
フリーランタイマ
カウント値
コンペア
クリア値
アップダウンカウントモード
時間
A/D 起動
A/D 起動
A/D 起動
時間
A/D 起動
A/D 起動
● コンペアクリア一致による A/D 起動 (ADTRGC:SELn=1 [n=0, 2])
フリーランタイマ
カウント値
アップカウントモード
フリーランタイマ
カウント値
コンペア
クリア値
アップダウンカウントモード
コンペア
クリア値
時間
A/D 起動
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A/D 起動
A/D 起動
時間
A/D 起動
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A/D 起動
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11.6 多機能タイマの動作
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フリーランタイマセレクタの動作
11.6.2
フリーランタイマセレクタは , アウトプットコンペア , インプットキャプチャ用のフ
リーランタイマ入力を設定するために使用します。
3 個のフリーランタイマ , 6 個のアウトプットコンペア , 4 個のインプットキャプチャ
構成で , それぞれ以下の表に示したレジスタにより選択することができます。
表 11.6-1 レジスタ対応表
リソース
レジスタ
OCU0
FRS0[2:0]
OCU1
FRS0[6:4]
OCU2
FRS1[10:8]
OCU3
FRS1[14:12]
OCU4
FRS2[2:0]
OCU5
FRS2[6:4]
ICU0
FRS3[2:0]
ICU1
FRS3[6:4]
ICU2
FRS4[10:8]
ICU3
FRS4[14:12]
表 11.6-2 設定値対応表
設定値
フリーランタイマ
000B
FRT0 ( 多機能タイマ 0 の初期状態 )
001B
FRT1
010B
FRT2
その他
設定禁止 ( 動作を保証しません )
<注意事項>
フリーランタイマセレクトレジスタを設定する前に必ずフリーランタイマを停止させて
ください。
300
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11.6 多機能タイマの動作
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16 ビットアウトプットコンペアの動作
11.6.3
アウトプットコンペアは , " 指定されたコンペアクリアレジスタに設定されている値 "
と "16 ビットフリーランタイマの値 " の比較に使用します。一致が検出された場合
は , 割込みフラグが設定されて出力レベルが反転します。
フリーランタイマがアップダウンカウントモードの場合 , カウントピークとコンペ
アレジスタ値が一致したときは一致信号を無視します。
■ 16 ビットアウトプットコンペアの動作 ( 反転モード , MOD1x=0)
● コンペア動作は , 各チャネル ( コンペア制御レジスタ上位 (OCSH1, OCSH3, OCSH5) の
CMOD:bit12=0) において実行することができます。
図 11.6-12 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を
別々に使用した際の出力波形例 ( フリーランタイマはアップカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 1
7FFFH
RT0
RT1
コンペア 0 割込み
コンペア 1 割込み
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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図 11.6-13 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を別々に
使用した際の出力波形例 ( フリーランタイマはアップダウンカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 1
7FFFH
RT0
RT1
コンペア 0 割込み
コンペア 1 割込み
302
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11.6 多機能タイマの動作
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● 出力レベルは , 一対のコンペアレジスタ ( コンペア制御レジスタ上位 (OCSH1, OCSH3,
OCSH5) の CMOD:bit12=1) を使用して変更することができます。
図 11.6-14 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を一対で
使用した際の出力波形例 ( フリーランタイマはアップカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 1
7FFFH
RT0
コンペア 0 に対応
RT1
コンペア 0 と 1 に対応
コンペア 0 割込み
コンペア 1 割込み
図 11.6-15 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を同時に
使用した際の出力波形例 ( フリーランタイマはアップダウンカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 1
7FFFH
RT0
コンペア 0 に対応
コンペア 0 と 1 に対応
RT1
コンペア 0 割込み
コンペア 1 割込み
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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● コンペアバッファが無効になったときの出力レベル
図 11.6-16 コンペアバッファが無効になっているときの出力波形例
( フリーランタイマはアップカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
タイマ動作開始
コンペアクリア一致
リセット
コンペア
クリア一致
コンペアクリア
バッファレジスタ 0
BFFFH
3FFFH
BFFFH
コンペアクリア
レジスタ 0
BFFFH
3FFFH
BFFFH
RT0
割込み
● コンペアクリア一致発生時にコンペアバッファが選択されたときの出力レベル
図 11.6-17 コンペアバッファが有効になったときの出力波形例
( フリーランタイマはアップダウンカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
タイマ動作開始
コンペアクリア一致
0 検出
リセット
コンペアバッファ
レジスタ 0
コンペアレジスタ 0
BFFFH
3FFFH
BFFFH
BFFFH
3FFFH
BFFFH
RT0
割込み
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11.6 多機能タイマの動作
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■ 16 ビットアウトプットコンペアの動作 ( セット / リセットモード , MOD1x=1)
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 2
7FFFH
RT0
RT2
コンペア 0 割込み
コンペア 2 割込み
ch.0 の アップカウントはセット , ダウンカウントはリセット
ch.2 の アップカウントはリセット , ダウンカウントはセット
( 注意事項 ) ch.0 コンペアクリア一致で "1" となったままとなります。ch.2 は常に "0" のままです。
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 2
7FFFH
RT0
RT2
コンペア 0 割込み
コンペア 2 割込み
ch.0 の アップカウントはセット , ダウンカウントはリセット
ch.2 の アップカウントはリセット , ダウンカウントはセット
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11.6 多機能タイマの動作
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■ 16 ビットアウトプットコンペアタイミング
フリーランタイマがコンペアレジスタ値と一致すると , アウトプットコンペアはコン
ペア一致信号を生成して出力を反転して割込みを生成します。コンペア一致が発生す
ると , 出力はカウンタのカウントタイミングと同期して反転します。
図 11.6-18 コンペアレジスタ割込みタイミング
周辺クロック
(CLKP)
カウント値
N+1
N
コンペアレジスタ
N
コンペア一致
割込み
図 11.6-19 端子出力の変化タイミング
周辺クロック
(CLKP)
カウント値
コンペアレジスタ
N
N
N+1
N+1
N
コンペア一致
端子出力
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11.6 多機能タイマの動作
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■ 16 ビットアウトプットコンペアとフリーランタイマの動作について
● フリーランタイマがアップカウントの場合
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
時間
コンペア
バッファ
レジスタ
BFFFH CFFFH
コンペア
レジスタ
BFFFH
BFFFH
0000H
BFFFH
CFFFH
BFFFH
0000H
0000H
BFFFH
CFFFH
0000H
0000H
CFFFH
0000H
RT
アウトプットコンペアのコンペアバッファのデータ転送タイミングは
フリーランタイマのコンペアクリア一致時
● フリーランタイマがアップカウントの場合
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
時間
コンペア
バッファ
レジスタ
コンペア
レジスタ
BFFFH
BFFFH
CFFFH BFFFH
CFFFH
0000H
BFFFH
BFFFH
0000H
0000H
BFFFH
CFFFH
0000H
0000H
CFFFH
0000H
RT
1 周辺クロック (CLKP)"0" 出力
アウトプットコンペアのコンペアバッファのデータ転送タイミングは
フリーランタイマの 0 検出時
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマのコンペアクリア一致時
• アウトプットコンペア出力が一致時 , 出力反転モードの場合
<注意事項>
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかか
わらず , RT は "1" にセットされます (CMOD = 1 時は "0" にリセット ) 。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "0" にリセットされます (CMOD = 1 時は "1" にセット ) 。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合は比較を行いません。このとき , コンペアクリアレジスタ値とコ
ンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント値
にかかわらず , RT は "0" にリセットされます。
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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フリーランタイマ
カウント値
CMOD=0 の場合
CFFFH
BFFFH
0000H
時間
コンペア
バッファ
レジスタ
コンペア
レジスタ
BFFFH
BFFFH
CFFFH
BFFFH
0000H
FFFFH
BFFFH
CFFFH
BFFFH
0000H
0000H
FFFFH
RT 初期値 [0]
RT 初期値 [1]
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマの 0 検出時
• アウトプットコンペア出力は一致時 , 出力反転モードの場合
<注意事項>
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかか
わらず , RT は "1" にセットされます (CMOD = 1 時は "0" にリセット )。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "0" にリセットされます (CMOD = 1 時は "1" にセット )。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合は比較を行いません。このとき , コンペアクリアレジスタ値とコ
ンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント値
にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CMOD=0 の場合
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
CFFFH
BFFFH
CFFFH
BFFFH
0000H
FFFFH
0000H
0000H
FFFFH
0000H
RT 初期値 [0]
RT 初期値 [1]
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマのコンペアクリア一致時
• アウトプットコンペア出力をアップカウント時の一致では "1" にセット , ダウンカ
ウント時の一致では "0" にリセットする場合 (CMOD=0)
<注意事項>
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかかわ
らず , RT は "1" にセットされます。コンペアレジスタ値を "0000H" の状態から "0001H" ∼
"FFFEH" の任意の値に変更した場合 , RT は "1" のままです。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "0" にリセットされます。コンペアレジスタ値を "FFFFH" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "1" になります。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合には比較を行いません。このとき , コンペアクリアレジスタ値と
コンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント
値にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
CFFFH
BFFFH
0000H
BFFFH
CFFFH
BFFFH
FFFFH
0000H
0000H
FFFFH
RT 初期値 [0]
RT 初期値 [1]
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
0000H
BFFFH
FFFFH
BFFFH
0000H
BFFFH
FFFFH
BFFFH
RT 初期値 [0]
RT 初期値 [1]
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマの 0 検出時
• アウトプットコンペア出力をアップカウント時の一致では "1" にセット , ダウンカ
ウント時の一致では "0" にリセットする場合 (CMOD=0)
<注意事項>
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかかわ
らず , RT は "1" にセットされます。コンペアレジスタ値を "0000H" の状態から "0001H" ∼
"FFFEH" の任意の値に変更した場合 , RT は "0" になります。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "0" にリセットされます。コンペアレジスタ値を "FFFFH" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "0" のままです。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合には比較を行いません。このとき , コンペアクリアレジスタ値と
コンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント
値にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
CFFFH
BFFFH
CFFFH
0000H
FFFFH
0000H
BFFFH
FFFFH
0000H
0000H
RT 初期値 [0]
RT 初期値 [1]
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
BFFFH
0000H
0000H
FFFFH
BFFFH
BFFFH
FFFFH
BFFFH
RT 初期値 [0]
RT 初期値 [1]
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマのコンペアクリア一致時
• アウトプットコンペア出力をアップカウント時の一致では "0" にリセット , ダウン
カウント時の一致では "1" にセットする場合 (CMOD=1)
<注意事項>
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかか
わらず , RT は "0" にリセットされます。コンペアレジスタ値を "0000H" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "0" のままです。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "1" にセットされます。コンペアレジスタ値を "FFFFH" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "0" になります。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合には比較を行いません。このとき , コンペアクリアレジスタ値と
コンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント
値にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
CFFFH
BFFFH
0000H
FFFFH
0000H
BFFFH
BFFFH
CFFFH
BFFFH
0000H
FFFFH
RT 初期値 [0]
RT 初期値 [1]
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
0000H
BFFFH
FFFFH
BFFFH
0000H
BFFFH
FFFFH
BFFFH
RT 初期値 [0]
RT 初期値 [1]
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマの 0 検出時
• アウトプットコンペア出力をアップカウント時の一致では "0" にリセット , ダウン
カウント時の一致では "1" にセットする場合 (CMOD=1)
<注意事項>
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかか
わらず , RT は "0" にリセットされます。コンペアレジスタ値を "0000H" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "1" になります。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "1" にセットされます。コンペアレジスタ値を "FFFFH" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "1" のままです。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合には比較を行いません。このとき , コンペアクリアレジスタ値と
コンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント
値にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
CFFFH
BFFFH
0000H
BFFFH
CFFFH
FFFFH
0000H
BFFFH
FFFFH
0000H
0000H
RT 初期値 [0]
RT 初期値 [1]
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
FFFFH
BFFFH
0000H
0000H
BFFFH
BFFFH
FFFFH
BFFFH
RT 初期値 [0]
RT 初期値 [1]
312
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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16 ビットインプットキャプチャの動作
11.6.4
インプットキャプチャは , 指定された有効なエッジを検出するために使用します。
有効なエッジが検出されると割込みフラグが設定され , 16 ビットフリーランタイマ
の値がキャプチャレジスタへロードされます。
■ 16 ビットインプットキャプチャの動作
図 11.6-20 インプットキャプチャタイミング例
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
IC0
IC1
IC2
キャプチャ
レジスタ 0
キャプチャ
レジスタ 1
キャプチャ
レジスタ 2
不定
3FFFH
不定
7FFFH
BFFFH
不定
3FFFH
キャプチャ 0
割込み
キャプチャ 1
割込み
キャプチャ 2
割込み
再度 , 有効エッジにより割込み生成
ソフトウェアにより , 割込みクリア
キャプチャ 0 :立上りエッジ
キャプチャ 1 :立下りエッジ
キャプチャ 2 :両方のエッジ
■ 16 ビットインプットキャプチャ入力タイミング
図 11.6-21 入力信号に対する 16 ビットインプットキャプチャタイミング例
周辺クロック (CLKP)φ
カウント値
インプット
キャプチャ入力
N+1
N
有効なエッジ
キャプチャ信号
キャプチャレジスタ
N+1
割込み
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313
第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
波形ジェネレータの動作
11.6.5
波形ジェネレータは , リアルタイム出力 (RTO0 ∼ RTO5) , 16 ビット PPG タイマ 0/
2/4, 16 ビットデッドタイマ 0, 1, 2 を使用して様々な波形 ( デッドタイムを含む ) を
生成することができます。
■ RTO0 ∼ RTO5 と GATE の出力状態
表 11.6-3 RTO0 ∼ RTO5/GATE 出力状態とビット設定 (1 / 2)
TMD2 TMD1 TMD0 GTENx PGENx
RTOx
GATE
0
0
0
×
×
リアルタイム出力 RTx
(16 ビットアウトプットコンペア出力 )
常に "0"
0
0
1
×
0
リアルタイム出力 RTx
(16 ビットアウトプットコンペア出力 )
(RTx および
GTENx) *3
0
0
1
0
1
RTx が "H" の期間に PPG0/PPG2/PPG4 のパルス
を出力 *1
0
0
1
1
1
RTx が "H" の期間に GATE 信号により起動され
た PPG0/PPG2/PPG4 のパルスを出力
0
1
1
0
0
×
314
0
RT2, RT3 の立上りエッジにより 16 ビットデッ
ドタイマ 1 を起動し , 16 ビットデッドタイマ 1
がアンダフローするまで "H" を出力
タイマ動作
期間中は "H"
を出力 *4
×
RT4, RT5 の立上りエッジにより 16 ビットデッ
ドタイマ 2 を起動し , 16 ビットデッドタイマ 2
がアンダフローするまで "H" を出力
0
RT0, RT1 の立上りエッジにより 16 ビットデッ
ドタイマ 0 を起動し , 16 ビットデッドタイマ 0
がアンダフローするまで PPG0/PPG2/PPG4 のパ
ルスを出力 *1
0
RT2, RT3 の立上りエッジにより 16 ビットデッ
ドタイマ 1 を起動し , 16 ビットデッドタイマ 1
がアンダフローするまで PPG0/PPG2/PPG4 のパ
ルスを出力 *1
0
(RT0/RT1/
RT2/RT3/
RT4/RT5)
RT0, RT1 の立上りエッジにより 16 ビットデッ
ドタイマ 0 を起動し , 16 ビットデッドタイマ 0
がアンダフローするまで "H" を出力
×
0
常に "0"
1
常に "0"
RT4, RT5 の立上りエッジにより 16 ビットデッ
ドタイマ 2 を起動し , 16 ビットデッドタイマ 2
がアンダフローするまで PPG0/PPG2/PPG4 のパ
ルスを出力 *1
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
表 11.6-3 RTO0 ∼ RTO5/GATE 出力状態とビット設定 (2 / 2)
TMD2 TMD1 TMD0 GTENx PGENx
0
1
1
0
0
0
RTOx
1
RT0, RT1 の立上りエッジにより 16 ビットデッ
ドタイマ 0 を起動し , 16 ビットデッドタイマ 0
がアンダフローするまで , GATE 信号により起
動された PPG0/PPG2/PPG4 のパルスを出力
1
RT2, RT3 の立上りエッジにより 16 ビットデッ
ドタイマ 1 を起動し , 16 ビットデッドタイマ 1
がアンダフローするまで , GATE 信号により起
動された PPG0/PPG2/PPG4 のパルスを出力
1
1
RT4, RT5 の立上りエッジにより 16 ビットデッ
ドタイマ 2 を起動し , 16 ビットデッドタイマ 2
がアンダフローするまで , GATE 信号により起
動された PPG0/PPG2/PPG4 のパルスを出力
×
RT1 でノンオーバラップ信号を生成 *2
×
×
RT3 でノンオーバラップ信号を生成 *2
GATE
タイマ動作
期間中は "H"
を出力 *4
常に "0"
RT5 でノンオーバラップ信号を生成 *2
×
1
1
1
0
×
設定禁止
−
1
1
1
1
×
設定禁止
−
常に "0"
常に "0"
その他
*1:あらかじめ使用するチャネルを PPG0/PPG2/PPG4 のうちから選択し , PPG を起動しておく必要が
あります。
*2:ノンオーバラップ信号を生成するには , 必ず RT1, RT3, RT5 に対して 2 チャネルモード ( コンペア
制御レジスタ上位 (OCSH1, OCSH3, OCSH5) の CMOD:bit12=1) を選択してださい。
*3:GTENx ビットに "1" を設定した RTx から GATE 信号が生成されます。
*4:GTENx ビットに "1" を設定した RTx によって起動されるタイマの動作期間中に , GATE 信号が生
成されます。複数の GATEx ビットに "1" を設定した場合 , GATE 信号は各々のタイマ動作期間中
の信号を OR した信号となります。
<注意事項>
RTO0, RTO1 は , 16 ビットデッドタイマ状態制御レジスタ上位 (DTCR0) の TMD2 ∼
TMD0:bit10 ∼ bit8 により , RTO2, RTO3 は (DTCR1) 下位レジスタの TMD5 ∼ TMD3:
bit2 ∼ bit0 により , RTO4, RTO5 は上位レジスタ (DTCR2) の TMD8 ∼ TMD6:bit10 ∼
bit8 により制御されます。
■ PPG 出力制御
RTO0 ∼ RTO5 端子への PPG 出力は , PPG 出力制御 / インプットキャプチャ状態制御レ
ジスタ上位 (PICSH01) の PGEN5 ∼ PGEN0:bit15 ∼ bit10 で許可にすることができます。
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315
第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
■ ゲートトリガされた PPG 出力
波形ジェネレータではリアルタイム出力 RTO0 ∼ RTO5 により , GATE 信号を生成する
ことができ , 16 ビットデッドタイマ 0, 1, 2 では PPG カウントをトリガとして動作する
ことができます。1 つの 16 ビットデッドタイマ 0, 1, 2 で 2 つのリアルタイム出力 (RTO0/
RTO2/RTO4, RTO1/RTO3/RTO5) が操作され , 6 つの別々のゲート信号が生成されます。
これら 6 つのゲート信号は論理和がとられて GATE 信号を生成し , PPG カウントのト
リガとなります。また , PGEN0 ∼ PGEN5 信号を使用すると , PPG のみを使用すること
で RTO0 ∼ RTO5 端子に 6 つの異なる波形を出力することができます。
[波形ジェネレータ0]
PPG0
RTO0/RTO1
セレクタ
PPG2
PPG4
RTO2/RTO3
RTO4/RTO5
● GATEx がアクティブであり , 各 RTx が "H" であるとき (16 ビットデッドタイマ状態制御レジ
スタ (DTCR0, DTCR1, DTCR2) の TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) が "001B" または "111B") の GATE 信号生成
図 11.6-22 RTx が "H" のときの GATE 信号の生成
16 ビットフリーランタイマ
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
コンペア
レジスタ 0
コンペア
レジスタ 1
BFFFH
7FFFH
RT0
RT1
GATE0
GATE1
GATE
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
● GTENx がアクティブ (DTCR0, DTCR1, DTCR2 レジスタの TMD8 ∼ TMD0=010B) であると
きの RTx 立上りエッジから 16 ビットデッドタイマ 0, 1, 2 アンダフローまでにおける
GATE 信号の生成
図 11.6-23 RTx 立上りエッジから 16 ビットデッドタイマアンダフローまでにおける GATE 信号の生成
16 ビットフリーランタイマ
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
コンペア
レジスタ 0
コンペア
レジスタ 1
BFFFH
7FFFH
RT0
RT1
GATE0
GATE1
16 ビットデッドタイマ 0
の時間
16 ビットデッドタイマ 0
の時間
GATE
<注意事項>
各 16 ビットデッドタイマは , 2 つの RT に対して使用されます。すなわち , 16 ビットデッ
ドタイマ 0 は RT0 と RT1 に対して使用され , 16 ビットデッドタイマ 1 は RT2 と RT3 に
対して使用され , 16 ビットデッドタイマ 2 は RT4 と RT5 に対して使用されます。した
がって , RT を使用して , 既に動作中のタイマの起動はしないでください。起動を行った
場合 , GATE 信号出力が拡張され , その結果 , 誤動作が発生する場合があります。
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317
第 11 章 多機能タイマ
11.6 多機能タイマの動作
11.6.5.1
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タイマモードの動作
RT0 ∼ RT5 端子の立上りエッジが検出されると , 16 ビットデッドタイマに値がリ
ロードされて , 16 ビットデッドタイマがダウンカウントを開始します。PPG タイマ
は , 16 ビットデッドタイマでアンダフローが発生するまで RTO0 ∼ RTO5 端子へ出
力し続けます。
■ タイマモードの動作
● RT 立上りエッジから 16 ビットデッドタイマアンダフローまでにおける PPG 出力パルス生
成 (DTCR0, DTCR1, DTCR2 レジスタの TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) =010B)
図 11.6-24 TMD2 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0) が "010B" のときに生成される波形
< レジスタの設定 >
PCSR
:XXXXH
TCDTH, TCDTL
:XXXXH
TCCSH, TCCSL
:XXXXXXXX X0X0XXXXB
PDUT
:XXXXH
CPCLRH, CPCLRL
:XXXXH ( サイクルの設定 )
PCNT
:XXXXH
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 :XXXXH ( コンペア値 )
PICSH01, PICSL01 :XXH (PPG0 出力選択 )
OCSH0 ∼ OCSH5, OCSL0 ∼ OCSL5
:-XX0XXXX XXXXXX11B
DTCR0 ∼ DTCR2
:011XX010B
TMRRH0 ∼ TMRRH2, TMRRL0 ∼ TMRRL2 :XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
:XXXXXX00B (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットフリーランタイマ
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
PPG
コンペア
レジスタ 0
コンペア
レジスタ 1
BFFFH
7FFFH
RT0
RT1
GATE
RTO0
RTO1
16 ビットデッドタイマ 16 ビットデッドタイマ
0 の時間
0 の時間
318
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
<注意事項>
各 16 ビットデッドタイマは , 2 つの RT に対して使用されます。すなわち , 16 ビットデッ
ドタイマ 0 は RT0 と RT1 に対して使用され , 16 ビットデッドタイマ 1 は RT2 と RT3 に
対して使用され , 16 ビットデッドタイマ 2 は RT4 と RT5 に対して使用されます。した
がって , RT を使用して , 既に動作中の PPG の起動はしないでください。起動を行った場
合 , GATE 信号出力が拡張され , その結果 , 誤動作が発生する場合があります。
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
11.6.5.2
MB91490 シリーズ
デッドタイムタイマモード時の動作
デッドタイムジェネレータは , リアルタイム出力 (RT1, RT3, RT5) を入力し , 外部端
子 (RTO0 ∼ RTO5) へノンオーバラップ信号 ( 反転信号 ) を出力します。
■ デッドタイムタイマモード時の動作
● 通常極性の RT1, RT3, RT5 によるノンオーバラップ信号生成 (16 ビットデッドタイマ制御
レジスタ (DTCR0, DTCR1, DTCR2) の TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) =100B)
DTCR0, DTCR1, DTCR2 レジスタの DMOD2 ∼ DMOD0 が "0" ( 通常極性 ) であるノン
オ ー バ ラ ッ プ 信号 を 選 択 す る と , 16 ビ ッ ト デ ッ ド タ イ マ レ ジ ス タ (TMRRH0 ∼
TMRRH2, TMRRL0 ∼ TMRRL2) に設定されているノンオーバラップ時間に相当する遅
延が適用されます。この遅延は RT1, RT3, RT5 端子の立上りエッジまたは立下りエッ
ジで適用されます。
図 11.6-25 通常極性の RT1, RT3, RT5 によるノンオーバラップ信号生成
< レジスタの設定 >
TCDTH, TCDTL
:XXXXH
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 :XXXXH ( コンペア値 )
TCCSH, TCCSL
:XXXXXXXX X0X0XXXXB
OCSH0 ∼ OCSH5, OCSL0 ∼ OCSL5
:-XX1XXXX XXXXXX11B
CPCLRH, CPCLRL
:XXXXH ( サイクルの設定 )
DTCR0 ∼ DTCR2
:0XXXX100B
TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRH2
:XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
:XXXXXXXXB (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットデッドタイマ 0
カウント値
TMRRH0
TMRRL0
設定値
時間
2 周辺クロック
(CLKP) サイクル
RT1
RTO0(U)
2 周辺クロック (CLKP) サイクル
RTO1(X)
2 周辺クロック (CLKP) サイクル
端子名
RTO0 (U)
RTO2 (V)
RTO4 (W)
RTO1 (X)
RTO3 (Y)
RTO5 (Z)
320
2 周辺クロック (CLKP) サイクル
出力信号
遅延された信号が RT1 の立上りエッジで適用される
遅延された信号が RT3 の立上りエッジで適用される
遅延された信号が RT5 の立上りエッジで適用される
遅延された反転信号が RT1 の立下りエッジで適用される
遅延された反転信号が RT3 の立下りエッジで適用される
遅延された反転信号が RT5 の立下りエッジで適用される
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
● 反転極性の RT1, RT3, RT5 によるノンオーバラップ信号生成 (16 ビットデッドタイマ制御
レジスタ (DTCR0, DTCR1, DTCR2) の TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) =100B)
DTCR0, DTCR1, DTCR2 レジスタの DMOD2 ∼ DMOD0 ( 上位は bit15, 下位は bit7) が
"1" ( 反転極性 ) であるノンオーバラップ信号を選択すると , 16 ビットデッドタイマレ
ジスタ (TMRRH0 ∼ TMRRH2, TMRRL0 ∼ TMRRL2) に設定されているノンオーバラッ
プ時間に相当する遅延が適用されます。この遅延は , RT1, RT3, RT5 の立上りエッジま
たは立下りエッジで適用されます。
図 11.6-26 反転極性の RT1, RT3, RT5 によるノンオーバラップ信号生成
< レジスタの設定 >
TCDTH, TCDTL
:XXXXH
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 :XXXXH ( コンペア値 )
TCCSH, TCCSL
:XXXXXXXX X0X0XXXXB
OCSH0 ∼ OCSH5, OCSL0 ∼ OCSL5
:-XX1XXXX XXXXXX11B
CPCLRH, CPCLRL
:XXXXH ( サイクルの設定 )
DTCR0 ∼ DTCR2
:1XXXX100B
TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRL2
:XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
:XXXXXXXXB (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットデッドタイマ 0
カウント値
TMRRH0
TMRRL0
設定値
時間
RT1
2 周辺クロック
(CLKP) サイクル
RTO0(U)
2 周辺クロック
(CLKP) サイクル
RTO1(X)
2 周辺クロック (CLKP) サイクル
端子名
RTO0 (U)
RTO2 (V)
RTO4 (W)
RTO1 (X)
RTO3 (Y)
RTO5 (Z)
2 周辺クロック (CLKP) サイクル
出力信号
遅延された反転信号が RT1 の立上りエッジで適用される
遅延された反転信号が RT3 の立上りエッジで適用される
遅延された反転信号が RT5 の立上りエッジで適用される
遅延された信号が RT1 の立下りエッジで適用される
遅延された信号が RT3 の立下りエッジで適用される
遅延された信号が RT5 の立下りエッジで適用される
■ デッドタイムタイマモードの使用上の注意
設定されているノンオーバラップ時間よりもRT1, RT3, RT5パルス幅が小さい場合は,16
ビットデッドタイマはその次のRTエッジにてTMRRH0∼TMRRH2,TMRRL0∼TMRRL2
値をリロードしダウンカウントを再開します。
コンペア出力変化時間が小さく , デッドタイマのアンダフローが発生する前にリロー
ドされ続けると通常モードの場合は X および U が "L" 固定となり , 反転モードの場合
は X および U が "H" 固定で出力されます。このため , 16 ビットデッドタイマレジスタ
(TMRRH0 ∼ TMRRH2, TMRRL0 ∼ TMRRL2) はリロードされ続けるような設定にしな
いでください。
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
図 11.6-27 デッドタイマのアンダーフローが発生する前にリロードされる場合
< レジスタの設定 >
TCDTH, TCDTL
:XXXXH
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 :XXXXH ( コンペア値 )
TCCSH, TCCSL
:XXXXXXXX X0X0XXXXB
OCSH0 ∼ OCSH5, OCSL0 ∼ OCSL5
:-XX1XXXX XXXXXX11B
CPCLRH, CPCLRL
:XXXXH ( サイクルの設定 )
DTCR0 ∼ DTCR2
:XXXXX100B
TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRL2
:XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
:XXXXXXXXB (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットデッドタイマ 0
カウント値
TMRRH0
TMRRL0
設定値
時間
RT1
通常モード
RTO0(U)
"L"
RTO1(X)
2 周辺クロック
(CLKP) サイクル
2 周辺クロック
(CLKP) サイクル
2 周辺クロック (CLKP) サイクル
反転モード
"H"
RTO0(U)
RTO1(X)
2 周辺クロック
(CLKP) サイクル
322
2 周辺クロック
(CLKP) サイクル
2 周辺クロック (CLKP) サイクル
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
11.6.5.3
DTTI 端子制御の動作
波形制御レジスタ 1 (SIGCR1) の DTIE:bit7 に "1" を設定すると , RTO0 ∼ RTO5
出力を DTTI 端子で制御することができます。DTTI 端子の "L" レベルが検出される
と , RTO0 ∼ RTO5 出力は , 割込みフラグ (SIGCR1 レジスタの DTIF;bit6) がクリ
アされるまで非動作レベルに固定されます。RTO0 ∼ RTO5 の非動作レベルは , こ
れらの端子を共用しているポートデータレジスタ (PDR) を使ってソフトウェア的に
設定することができます。また , データディレクションレジスタ (DDR) を使って入
力ポートにすると Hi-Z 出力となります。
■ DTTI 端子入力の動作
DTTI 端子入力の "L" が検出された場合でも , タイマは波形ジェネレータが動作してい
る間は動作を継続しますが , 波形は外部端子 RTO0 ∼ RTO5 へは出力されません。
図 11.6-28 DTTI 入力が有効のときの動作
< レジスタの設定 >
CPCLRH, CPCLRL
:XXXXH ( サイクルの設定 )
TCDTH, TCDTL
:XXXXH
TCCSH, TCCSL
:XXXXXXXX X0X0XXXXB
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 :XXXXH ( コンペア値 )
OCSH0 ∼ OCSH5,
DTCR0 ∼ DTCR2
:0XXXX100B
OCSL0 ∼ OCSL5
:-XX1XXXX XXXXXX11B
PDRx
:XXXXXX00B ( 非動作レベルの設定 )
TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRL2
:XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
:1XXXXXXXB (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットフリーランタイマ
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
コンペア
レジスタ 0
コンペア
レジスタ 1
時間
BFFFH
3FFFH
RT1
RTO0
RTO1
DTTI
DTIF
出力非動作
ソフトウェアリセット
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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■ 波形制御レジスタ 2 (SIGCR2) の DTTI の動作
波形制御レジスタ 2 の DTTI:bit0 の出力は , DTTI 端子入力と OR をとって DTTI 入力
となるようになっています。したがって , 本レジスタを "0" にセットすると常に DTTI
入力状態となり , DTTI 端子の入力は無意味です。
本レジスタに , "1" を書き込んでクリアすると , DTTI 端子入力の値が用いられます。
■ DTTI 端子ノイズキャンセル機能
波形制御レジスタ 1 (SIGCR1) の NRSL:bit5 に "1" を設定すると , DTTI 端子入力のノ
イズキャンセル機能が有効になります。ノイズキャンセル機能が有効になると , 出力端
子 (RTO0 ∼ RTO5) を非動作レベルに固定するために要する時間が 4, 8, 16 または 32 周
辺クロック (CLKP) サイクル (SIGCR1 レジスタの NWS1, NWS0:bit1,bit0 で選択 ) だけ
遅延します。ノイズキャンセル回路はリソースを使用するので , 発振が停止するモード
( 停止モードなど ) 時において DTTI 入力が有効になった場合でも入力は無効になりま
す。
■ DTTI 割込み
DTTI の "L" レベルが検出されると , ノイズキャンセル時間が経過した後で DTTI 割込
みフラグ (SIGCR1 レジスタの DTIF:bit6) に "1" が設定され , 割込み要求は割込みコン
トローラへ送信されます。
図 11.6-29 DTTI 割込みタイミング
DTTI
SIGCR1 レジスタ
DTIF ビット
SIGCR1 レジスタの NWS1, NWS0
ビットで制御されるノイズキャン
セル時間
SIGCR1 レジスタの DTIF ビットに
ソフトウェアで "0" を書き込む
<注意事項>
• 波形制御レジスタ 1(SIGCR1) の DTIF:bit6=1 の時 , PFRQ の設定は無効となり , 常に汎
用ポートとなります。詳細は「4.2.4 多機能タイマ兼用 I/O ポート」を参照して下さい。
• ノイズキャンセル時間内に SIGCR1 レジスタの NWS1, NWS0 ビットの値が変化した
場合は , さらに大きな (NWS1, NWS0) ノイズサイクル値が有効になります。
• SIGCR1 レジスタの DTIF:bit6 は , ソフトウェアでのみクリアすることができます。
324
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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11.6.6
A/D 起動コンペアの動作
16 ビットフリーランタイマの値が指示値となったときに , A/D 起動を行うことがで
きます。
■ A/D 起動
2 ユニットある A/D コンバータの起動ができます。
■ A/D コンペア起動許可
コンペアレジスタに値をセットし , コンペア許可レジスタ (ADTGCE) の CE00, CE01,
CE20, CE21:bit0, bit1/bit4, bit5 に "00B" 以外をセットした場合 , フリーランタイマとコ
ンペアレジスタ値が一致したときに , A/D に対して起動信号を発生します。
CE00, CE01, CE20, CE21 を "00B" にセットすると , フリーランタイマとコンペアレジス
タ値が一致しても , A/D に対して起動信号を発生しません。
■ フリーランタイマ入力選択設定
A/D 起動コンペア許可制御に加え , コンペア許可レジスタ (ADTGCE) により各 A/D 起
動コンペアに対してフリーランタイマ入力を独立して選択可能です。
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325
第 11 章 多機能タイマ
11.6 多機能タイマの動作
MB91490 シリーズ
■ A/D コンペア起動モード
ADTGSEL レジスタの SEL ビットにより , A/D 起動モードを設定できます。
● SELn1, SELn0=0, 0:コンペア一致時起動
フリーランタイマ
カウント値
コンペア値
時間
A/D 起動 A/D 起動
A/D 起動
A/D 起動
● SELn1, SELn0=0, 1:アップカウント時のみコンペア一致時起動
フリーランタイマ
カウント値
コンペア値
時間
A/D 起動
A/D 起動
● SELn1, SELn0=1, 0:ダウンカウント時のみコンペア一致時起動
フリーランタイマ
カウント値
コンペア値
時間
A/D 起動
A/D 起動
● SELn1, SELn0=1, 1:アップカウント時 / ダウンカウント時コンペア一致時起動
フリーランタイマ
ADCOMP
ADCOMPD
時間
A/D起動
326
A/D起動
A/D起動
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A/D起動
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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■ フリーランタイマカウント方向選択設定
カウント方向選択レジスタ (ADTGSEL) により , A/D 起動コンペアレジスタとフリーラ
ンタイマとの比較を , アップカウント時のみ , ダウンカウント時のみ , アップ / ダウン
カウント両方時いずれかに行うかを設定可能です。
■ コンペアレジスタバッファ機能
バッファ制御レジスタ (ADTGBUF) の BUFX ビット (bit2, bit0) に "0" を書き込むとコン
ペアレジスタのバッファ機能が有効になります。バッファするタイミングは , バッファ
制御レジスタ (ADTGBUF) の BTS ビット (bit6, bit4) により選択可能で , BTS=1 のとき
にはコンペアクリア割込み時 , BTS=0 のときには 0 検出割込み時に , コンペアレジスタ
に書き込まれた値がコンペアバッファレジスタに転送されます。
■ フリーランタイマの 0 検出もしくはコンペアクリアによる A/D 起動
A/D トリガ制御レジスタ (ADTRGC) の AD2E, AD0E ビット (bit2, bit0) に "1" を書き込
むと , フリーランタイマの 0 検出もしくはコンペア一致割込み時に A/D を起動させる
ことができます。A/D トリガが制御レジスタ (ADTRGC) の SEL ビット (bit6, bit4)=0 の
ときには 0 検出時 , "1" のときにはコンペア一致割込み時となります。
■ リロードタイマ (ch.1)
A/D コンペア起動禁止 , かつ , フリーランタイマの 0 検出もしくはコンペアクリアによ
る A/D 起動禁止の時 , 16 ビットリロードタイマ ch.1 による 10 ビット A/D コンバータ
1 の起動が可能です。
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327
第 11 章 多機能タイマ
11.6 多機能タイマの動作
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図 11.6-30 コンペアレジスタ 0: バッファ機能有効 , コンペアレジスタ 2: バッファ機能無効
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアバッファ
レジスタ 0
コンペア
レジスタ 0
BFFFH
7FFFH
BFFFH
BTS0
BUFX0
0 検出
コンペアバッファ
レジスタ 2
コンペア
レジスタ 2
3FFFH
4FFFH
2F24H
3FFFH
4FFFH
2F24H
BTS2
BUFX2
コンペアクリア
図 11.6-31 A/D トリガ 0: アップ / ダウンカウント時 , A/D トリガ 2: アップカウント時に A/D 起動
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
7FFFH
コンペアレジスタ 2
3FFFH
ADTGSEL:SEL0
00B
ADTGSEL:SEL2
01B
BFFF H
A/D トリガ 0
A/D トリガ 2
328
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第 11 章 多機能タイマ
11.6 多機能タイマの動作
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図 11.6-32 フリーランタイマのコンペアクリア割込み時の A/D 起動コンペア
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
7FFFH
ADTGSEL :
SEL0
00B
0 検出
コンペアクリア
01B
ADTRGCE0
00B
ADTRGC :
SEL0
ADTRGC :
AD0E
A/D トリガ 0
図 11.6-33 フリーランタイマアップカウント時 , コンペア一致時のデータ転送タイミング
カウント値
FFFF H
CFFFH
BFFFH
0000H
時間
コンペアバッファ
レジスタ
コンペアレジスタ
BFFFH
BFFFH
CFFFH
BFFFH
CFFFH
0000H
BFFFH
BFFFH
0000H
0000H
BFFFH
CFFFH
0000H
FFFFH
CFFFH
0000H
FFFFH
0000H
A/Dトリガ
図 11.6-34 フリーランタイマアップカウント時 , 0 検出時のデータ転送タイミング
カウント値
FFFF H
CFFFH
BFFFH
0000H
時間
コンペアバッファ
レジスタ
コンペアレジスタ
BFFFH
BFFFH
CFFFH
BFFFH
CFFFH
0000H
BFFFH
BFFFH
0000H
0000H
BFFFH
CFFFH
0000H
FFFFH
CFFFH
0000H
FFFFH
0000H
A/Dトリガ
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329
第 11 章 多機能タイマ
11.6 多機能タイマの動作
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図 11.6-35 フリーランタイマアップダウンカウント時 , コンペア一致時のデータ転送タイミング
カウント値
CFFFH
BFFFH
0000H
時間
コンペアバッファ
レジスタ
BFFFH
コンペアレジスタ
BFFFH
CFFFH
BFFFH
BFFFH
0000H
CFFFH
BFFFH
FFFFH
0000H
0000H
FFFFH
A/Dトリガ
図 11.6-36 フリーランタイマアップダウンカウント時 , 0 検出時のデータ転送タイミング
カウント値
CFFFH
BFFFH
0000H
時間
コンペアバッファ
レジスタ
BFFFH
コンペアレジスタ
BFFFH
CFFFH
BFFFH
CFFFH
0000H
BFFF H
FFFFH
0000 H
0000H
FFFF H
0000 H
A/Dトリガ
<注意事項>
A/D 起動コンペアと A/D コンバータとの接続に関しては , 「11.7 多機能タイマの使用上
の注意」を参照してください。
330
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第 11 章 多機能タイマ
11.7 多機能タイマの使用上の注意
MB91490 シリーズ
11.7
多機能タイマの使用上の注意
多機能タイマの使用上の注意を以下に示します。
■ バッファレジスタへアクセス時の注意
フリーランタイマ内の CPCLRL/Hn レジスタ , アウトプットコンペア内の OCCPL/Hn レ
ジスタ , A/D 起動コンペア内の ADCOMPn/ADCOMPBn レジスタにはバッファ機能があ
ります。これらレジスタに対して , リードモディファイライト系命令でのアクセスは行
わないでください。
■ 16 ビットフリーランタイマの使用上の注意
● プログラムによる設定上の注意
• リセットを実行するとタイマ値が "0000H" になりますが , 0 検出割込みフラグは設定
されません。
• タイマモードビット (TCCSL レジスタの MODE:bit5) には , バッファがあるので ,
ゼロ検出後に変更されたタイマモードが有効になります。
• ソフトウェアクリア (TCCSL レジスタの SCLR:bit4=1) はタイマを初期化しますが ,
ゼロ検出割込みを生成しません。
• コンペア値とカウント値が一致しているときにカウントを開始する場合は , コンペ
アクリアフラグは設定されません。
● 割込みの注意
• タイマ状態制御レジスタ上位 (TCCSH) の IRQZF:bit14 に "1" を設定し , 次に割込み
要求を許可すると (TCCSH レジスタの IRQZE:bit13=1) , 制御は割込み処理から戻る
ことができません。IRQZF:bit14 は , 必ずクリアしてください。
• タイマ状態制御レジスタ上位 (TCCSH) の ICLR:bit9 に "1" を設定し , 次に割込み要
求を許可すると (TCCSH レジスタの ICRE:bit8=1) , 制御は割込み処理から戻ること
ができません。ICLR:bit9 は , 必ずクリアしてください。
● TCCSH/TCCSM レジスタアクセス時の注意
• リードモディファイライト系命令の場合 , MSI2 ∼ MSI0/MSI5 ∼ MSI3 からは設定値
が読み出されます。
• 通常の読出し時の場合 , MSI2 ∼ MSI0/MSI5 ∼ MSI3 からはカウンタ値が読み出され
ます。
■ フリーランタイマセレクタの使用上の注意
必ずフリーランタイマの停止中に選択設定を行ってください。
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331
第 11 章 多機能タイマ
11.7 多機能タイマの使用上の注意
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■ 16 ビットアウトプットコンペアの使用上の注意
● 割込みの注意
コンペア制御レジスタ下位 (OCSL0, OCSL2, OCSL4) の IOP1, IOP0:bit7, bit6 に "11B"
を設定し , 次に割込み要求を許可にすると (OCSL レジスタの IOE1, IOE0:bit6, bit5=11B) ,
制御は割込み処理から戻ることができません。IOP0, IOP1 ビットは , 必ずクリアしてく
ださい。
■ 16 ビットインプットキャプチャの使用上の注意
● 割込みの注意
• インプットキャプチャ状態制御レジスタ下位 (PICSL01, ICSL23) のICP3, ICP2, ICP1,
ICP0 ( ともに bit7, bit6) に "1" を設定し , 次に割込み要求を許可にすると (PICSL01,
ICSL23 レジスタの ICE3, ICE2, ICE1, ICE0 ( ともに bit5, bit4) =11B) , 制御は割込み処
理から戻ることができません。ICP3, ICP2, ICP1, ICP0 ( ともに bit7, bit6) は , 必ずク
リアしてください。
• ICP3, ICP2, ICP1, ICP0 がビット設定されてから割込みルーチンが処理されるまでの
間にインプットキャプチャ端子 (IC) レベルが切り換わると , ICP3, ICP2, ICP1, ICP0
の有効エッジ指示ビット (ICSH23 レジスタの IEI3, IEI2:bit9, bit8, PICSH01 レジス
タの IEI1, IEI0:bit9, bit8) は , 検出された最新のエッジを示します。
332
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第 11 章 多機能タイマ
11.7 多機能タイマの使用上の注意
MB91490 シリーズ
■ 波形ジェネレータの使用上の注意
● プログラムによる設定上の注意
• 波形ジェネレータが動作中 (DTCR0, DTCR1, DTCR2 レジスタの TMD2 ∼ TMD0,
TMD5 ∼ TMD3, TMD8 ∼ TMD6 が "001B", "010B" または "100B") に , 16 ビットデッ
ドタイマ状態制御レジスタ (DTCR0, DTCR1, DTCR2) の TMD8, TMD5, TMD2 ( 上位
は bit10, 下位は bit2) , TMD7, TMD4, TMD1 ( 上位は bit9, 下位は bit1) , TMD6, TMD3,
TMD0 ( 上位は bit8, 下位は bit0) ビット値を変更する場合は , トリガソースおよび 16
ビットデッドタイマがカウント中でないことを必ず確認してください。この操作を
行わない場合は , 以前のトリガでスケジュールされた出力が原因となり , 予期しな
い波形が RTO 端子から出力されます。ただし , RTO 出力は , タイマでアンダフロー
が発生したり , 新しいトリガソースで再トリガされたりすると , 正常動作に戻りま
す。
• トリガソースとは , DTCR0, DTCR1, DTCR2 レジスタの TMD8 ∼ TMD0 ( 上位は bit10 ∼
bit8, 下位は bit2 ∼ bit0) が "001B" の場合は "RT の "H" レベル " であり , TMD8 ∼
TMD0 ビットが "010B" の場合は "RT の立上りエッジ " であり , TMD8 ∼ TMD0 ビッ
トが "100B" の場合は , "RT の立上りまたは立下りエッジ " です。
例えば , TMD8 ∼ TMD0 ビットが "100B" から "010B" へ変更すると , 下記の手順を
実行することができます。
1. 16 ビットデッドタイマレジスタ (TMRRH0 ∼ TMRRH2, TMRRL0 ∼ TMRRL2) を
"0001H" のような非常に小さな値に設定する。
2. RTO1, RTO3, RTO5 の出力を "L" または "H" に設定し , タイマ 0, 1, 2 でアンダフ
ローが発生するまで待つ。
3. モードビット (TMD8 ∼ TMD0) , および対応する設定を変更する。
4. 修正された出力波形が 1 マシンサイクル後 , RTO 端子に現れる。
• タイマがカウント中に 16 ビットデッドタイマレジスタ (TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRL2) に値が書き込まれると , この新しい値は次のタイマトリガ時
に有効になります。タイマレジスタへアクセスする場合は , 必ずハーフワードもし
くはワード転送命令をご使用ください。
• タイマがカウントしていない場合のみ , 波形制御レジスタ 1 (SIGCR1) の DCK2 ∼
DCK0:bit4 ∼ bit2 を変更してください。
• ノイズキャンセル機能が無効になった場合のみ , 波形制御レジスタ 1 (SIGCR1) の
NWS1, NWS0:bit1, bit0 を変更してください。
● 割込みの注意
• 16 ビットデッドタイマ状態制御レジスタ (DTCR0, DTCR1, DTCR2) の TMIF2 ∼
TMIF0 ( 上位は bit12, 下位は bit4) に "1" を設定し , 次に割込み要求を許可にすると
(DTCR0, DTCR1, DTCR2 レジスタの TMIE2 ∼ TMIE0 ( 上位は bit11, 下位は bit3) =1) ,
制御は割込み処理から戻ることができません。TMIF ビットは , 必ずクリアしてくだ
さい。
• 波形制御レジスタ 1 (SIGCR1) の DTIF:bit6 に "1" を設定すると , 制御は割込み処理
から戻ることができません。DTIF ビットは , 必ずクリアしてください。
■ A/D 起動コンペアの使用上の注意
必ずフリーランタイマの停止中に選択設定を行ってください。
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333
第 11 章 多機能タイマ
11.8 多機能タイマのプログラム例
11.8
MB91490 シリーズ
多機能タイマのプログラム例
多機能タイマのプログラム例を示します。
■ 16 ビットフリーランタイマのプログラム例
● 処理
• 16 ビットフリーランタイマで 4 ms のときにコンペアクリア割込みを生成します。
• 本タイマはアップカウントモード時にコンペアクリアタイマの再生成のために使
用します。
• 16 MHz は周辺クロック (CLKP) 用で , 62.5 ns はカウントクロック用です。
● コーディング例
ICR33
.EQU
000461H
;16 ビットフリーランタイマ 0 のコンペアクリア
;割込み制御レジスタ
TCCSH
.EQU
0000B8H
;タイマ状態制御レジスタ
CPCLRBH .EQU
0000B4H
;コンペアクリアバッファレジスタ
;--------------- メインプログラム -----------------------------------------------------------------------ORG
C0000H
START:
;
:
;スタックポインタ (SP) が既に初期化されて
;いるものと仮定
ANDCCR #0EFH
;割込み禁止
LDI
#ICR32,r0
LDI
#00H,r1
STB
r1,@r0
;割込みレベル 16 ( 最強 )
LDI
#CPCLRBH,r0
;16 ビットフリーランタイマのアップカウント
;モード
LDI
#0FA00H,r1
;時に 4 ms でコンペアクリア割込みを生成する
STH
r1,@r0
;ための値をコンペアクリアバッファレジスタ
;に設定
LDI
#TCCSH,r3
;アップダウンカウントモード ,
LDI
#0110H,r1
;62.5 ns カウントクロック設定 ,
STH
r1,@r3
;コンペアクリア割込み許可 ,
;コンペアクリア割込みフラグビットのクリア ,
;割込みマスクを禁止 ,
;タイマクリア , 動作許可
LOOP
334
STILM
#14H
;PS 中の ILM をレベル 20 に設定
ORCCR
#10H
;割込み許可
LDI
#00H,r0
;無限ループ
LDI
#01H,r1
BRA
LOOP
;
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第 11 章 多機能タイマ
11.8 多機能タイマのプログラム例
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;--------------- 割込みプログラム -----------------------------------------------------------------------WARI
LDI
#0100H,r1
ANDH
r1,@r3
;
:
;
ユーザ処理
;
:
;割込み要求フラグをクリア
:割込みから復帰
RETI
;--------------- ベクタ設定 --------------------------------------------------------------------------------VECT
.ORG
FFFF8H
.DATA.W WARI
.ORG
;割込みルーチンの設定
FFFF8H
.DATA.W 0x07000000
;シングルチップモードの設定
.DATA.W START
;リセットベクタの設定
.END
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335
第 11 章 多機能タイマ
11.8 多機能タイマのプログラム例
MB91490 シリーズ
■ 16 ビットアウトプットコンペアのプログラム例
● 処理
• 16 ビットフリーランタイマのカウント値がアウトプットコンペア用と一致したとき
にアウトプットコンペア一致を生成します。
• 16 ビットフリーランタイマがアップダウンカウントモード時に使用します。
● コーディング例
ICR44
.EQU
00046CH
;アウトプットコンペア 0/1 割込みレジスタ
TCCSH
.EQU
0000B8H
;タイマ状態制御レジスタ
CPCLRBH .EQU
0000B4H
;コンペアクリアバッファレジスタ
OCCPBH0 .EQU
0000A0H
;アウトプットコンペアバッファレジスタ 0
OCCPBH1 .EQU
0000A2H
;アウトプットコンペアバッファレジスタ 1
OCSH1
0000ACH
;コンペア制御レジスタ
.EQU
;--------------- メインプログラム -----------------------------------------------------------------------START:
;
LOOP
336
:
;スタックポインタ (SP) が既に初期化されて
;いるものと仮定
ANDCCR #0EFH
;割込み禁止
LDI
#ICR44,r0
LDI
#00H,r1
STB
r1,@r0
LDI
#CPCLRBH,r0 ;16 ビットフリーランタイマのコンペアクリア
LDI
#0FFFFH,r1
STH
r1,@r0
LDI
#OCCPBH0,r0 ;アウトプットコンペアレジスタ 0 を設定
LDI
#0BFFFH,r1
STH
r1,@r0
LDI
#OCCPBH1,r0 ;アウトプットコンペアレジスタ 1 を設定
LDI
#07FFFH,r1
STH
r1,@r0
LDI
#OCSH1,r3
;アウトプットコンペア出力を有効
LDI
#6C33H,r2
;コンペア一致割込み 0/1 を許可
STH
r2,@r3
;割込みフラグビットのクリア
LDI
#TCCSH,r0
;アップダウンカウントモード ,
LDI
#0010H,r1
;タイマクリア , 動作許可
STH
r1,@r0
STILM
#14H
;PS 中の ILM をレベル 20 に設定
ORCCR
#10H
;割込み許可
LDI
#00H,r0
;無限ループ
;割込みレベル 16 ( 最強 )
;バッファレジスタに設定
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第 11 章 多機能タイマ
11.8 多機能タイマのプログラム例
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LDI
#01H,r1
BRA
LOOP
;
;--------------- 割込みプログラム -----------------------------------------------------------------------WARI:
ANDH
r2,@r3
;
:
;
ユーザ処理
;
:
;割込みレジスタフラグをクリア
:割込みから復帰
RETI
;--------------- ベクタ設定 --------------------------------------------------------------------------------VECT
.ORG
FFFF8H
.DATA.W WARI
.ORG
;割込みルーチンの設定
FFFF8H
.DATA.W 0x07000000
;シングルチップモードの設定
.DATA.W START
;リセットベクタの設定
.END
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337
第 11 章 多機能タイマ
11.8 多機能タイマのプログラム例
338
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第 12 章
ベースタイマ
ベースタイマの概要 , レジスタの構成 / 機能 , およ
び動作について説明します。
12.1 ベースタイマの概要
12.2 ベースタイマのブロックダイヤグラム
12.3 ベースタイマのレジスタ
12.4 ベースタイマの動作
12.5 32 ビットモード動作
12.6 ベースタイマの使用上の注意
12.7 ベースタイマ割込み
12.8 ベースタイマの機能別説明
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339
第 12 章 ベースタイマ
12.1 ベースタイマの概要
12.1
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ベースタイマの概要
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。設
定可能な各種タイマ機能の概要を以下に示します。
■ モード設定と各種タイマ機能の関係
FMD2, FMD1, FMD0 ビット設定
機能
000B
リセットモード
001B
16 ビット PWM タイマ
010B
16 ビット PPG タイマ
011B
16/32 ビットリロードタイマ
100B
16/32 ビット PWC タイマ
■ リセットモード
このモードの設定時に , ベースタイマのマクロをリセットした状態 ( 各レジスタは初期
値 ) とします。別のタイマ機能や , T32 ビット設定を切り換えるとき , いったん , この
モードに設定してから別のタイマ機能や T32 ビットを設定してください。ただし , リ
セット後ならば本モードの設定なしにタイマ機能や T32 ビットの設定は可能です。
■ 16 ビット PWM タイマ
16 ビットのダウンカウンタ , 周期設定用バッファ付き 16 ビットのデータレジスタ ,
デューティ設定用バッファ付き 16 ビットのコンペアレジスタ , 端子制御部で構成され
ます。
周期 , デューティのデータはバッファ付きレジスタに格納するため , タイマ動作中に書
換えが可能です。
16 ビットのダウンカウンタのカウントクロックは , 内部クロック 5 種類 ( 周辺クロッ
ク (CLKP) の 1/4/16/128/256 分周 ) から選択できます。
アンダフローでカウントを停止するワンショットモードと再ロードしてカウントを繰
り返す連続モードを選択できます。
起動はソフトウェアトリガと外部イベント 3 種類 ( 立上りエッジ , 立下りエッジ , 両
エッジ検出 ) から選択できます。
340
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第 12 章 ベースタイマ
12.1 ベースタイマの概要
MB91490 シリーズ
■ 16 ビット PPG タイマ
16 ビットのダウンカウンタ , "H" 幅設定用 16 ビットのデータレジスタ , "L" 幅設定用
16 ビットのデータレジスタ , 端子制御部で構成されます。
16 ビットのダウンカウンタのカウントクロックは , 内部クロック 5 種類 ( 周辺クロッ
ク (CLKP) の 1/4/16/128/256 分周 ) から選択できます。
アンダフローでカウントを停止するワンショットモードと再ロードしてカウントを繰
り返す連続モードを選択できます。
起動はソフトウェアトリガと外部イベント 3 種類 ( 立上りエッジ , 立下りエッジ , 両
エッジ検出 ) から選択できます。
■ 16/32 ビットリロードタイマ
16 ビットのダウンカウンタ , 16 ビットのリロードレジスタ , 端子制御部で構成されま
す。
16 ビットのダウンカウンタのカウントクロックは , 内部クロック 5 種類 ( 周辺クロッ
ク (CLKP) の 1/4/16/128/256 分周 ) から選択できます。
アンダフローでカウントを停止するワンショットモードと再ロードしてカウントを繰
り返す連続モードを選択できます。
起動はソフトウェアトリガと外部イベント 3 種類 ( 立上りエッジ , 立下りエッジ , 両
エッジ検出 ) から選択できます。
■ 16/32 ビット PWC タイマ
16 ビットのアップカウンタ , 測定入力端子 , 制御レジスタで構成されます。
外部からのパルス入力で , 任意イベント間の時間を測定します。
基準となるカウントクロックは , 内部クロック 5 種類 ( 周辺クロック (CLKP) の 1/4/16/
128/256 分周 ) から選択できます。
各種測定モード
"H" パルス幅 ( ↑∼↓ ) / "L" パルス幅 ( ↓∼↑ )
立上り周期 ( ↑∼↑ ) / 立下り周期 ( ↓∼↓ )
エッジ間測定 ( ↑または↓∼↓または↑ )
測定終了時に割込み要求を発生することが可能です。
1 回のみの測定か , 連続測定かを選択することが可能です。
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341
第 12 章 ベースタイマ
12.2 ベースタイマのブロックダイヤグラム
MB91490 シリーズ
ベースタイマのブロックダイヤグラム
12.2
ベースタイマの各モード別にブロックダイヤグラムを示します。
■ 16 ビット PWM タイマのブロックダイヤグラム
図 12.2-1 16 ビット PWM タイマのブロックダイヤグラム
BTnPCSR
BTnPDUT
ロード
BTnPDUT
書込み
バッファ
CKS
バッファ
OSEL
/3
/ 16
/ 16
20
周辺クロック
(CLKP)
分周
回路
27
28
ロード
16
/
ダウンカウンタ
BTnTMR
カウント
アンダ
許可
フロー
EGS
/
2
反転制御
一致検出
カウント
クロック
PMSK
トグル
生成
TOUT
UDIE
STRG CTEN
TIN
エッジ
検出
カウント
許可
割込み
要因
生成
MDSE
トリガ
DTIE
IRQ0
IRQ1
CTEN
タイマ許可
TGIE
■ 16 ビット PPG タイマのブロックダイヤグラム
図 12.2-2 16 ビット PPG タイマのブロックダイヤグラム
リロード
データ設定
CKS
BTnPRLL
16
/
BTnPRLHB
/3
BTnPRLH
0
2
周辺クロック
(CLKP)
分周
回路
カウント
クロック
27
28
/
2
ロード
OSEL反転制御
ダウンカウンタ
BTnTMR
カウント
許可
EGS
STRG CTEN
アンダ
フロー
TOUT
トグル
生成
エッジ
検出
PMSK
UDIE
カウント
許可
MDSE
CTEN
TIN
PPG出力
IRQ0
割込み
要因
生成
IRQ1
トリガ
タイマ許可
TGIE
342
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第 12 章 ベースタイマ
12.2 ベースタイマのブロックダイヤグラム
MB91490 シリーズ
■ 16/32 ビットリロードタイマ (ch.1, ch.0) のブロックダイヤグラム
図 12.2-3 16/32 ビットリロードタイマ (ch.1, ch.0) のブロックダイヤグラム
ch.1
BTnPCSR
/ 16
ロード
カウント
クロック
ダウンカウンタ
BTnTMR
カウント
アンダ
許可
フロー
32ビットモード
T32=1
16ビットモード
T32=0
ch.0
OSEL
BTnPCSR
反転制御
CKS
/3
トグル
生成
/ 16
TOUT
20
分周
回路
周辺クロック
(CLKP)
カウント
クロック
27
28
/
2
ロード
ダウンカウンタ
BTnTMR
アンダ
カウント
フロー
許可
EGS
T32
MDSE
カウント
許可
UDIE
IRQ0
STRG
TIN
出力波形
トリガ
エッジ
検出
CTEN
CTEN
割込み
要因
生成
IRQ1
タイマ許可
TGIE
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343
第 12 章 ベースタイマ
12.2 ベースタイマのブロックダイヤグラム
MB91490 シリーズ
■ 16/32 ビット PWC タイマ (ch.1, ch.0) のブロックダイヤグラム
図 12.2-4 16/32 ビット PWC タイマ (ch.1, ch.0) のブロックダイヤグラム
ch.1
BTnDTBF
/ 16
クリア
カウント
クロック
アップカウンタ
BTnTMR
オーバ
カウント
フロー
許可
32ビットモード
T32=1
16ビットモード
T32=0
BTnDTBF
ch.0
CKS
/3
周辺クロック
(CLKP)
/ 16
20
分周
回路
カウント
クロック
27
28
クリア
アップカウンタ
BTnTMR
オーバ
カウント
フロー
許可
MDSE
MDSE
/
3
T32
EGS
OVIE
カウント
許可
STRG
CTEN
TIN
エッジ
検出
IRQ0
割込み
要因
生成
IRQ1
起動検出
CTEN
エッジ
検出
344
停止検出
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EDIE
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第 12 章 ベースタイマ
12.3 ベースタイマのレジスタ
MB91490 シリーズ
12.3
ベースタイマのレジスタ
ベースタイマのレジスタ一覧と各モード別のビット構成を示します。
■ ベースタイマのレジスタ一覧
表 12.3-1 ベースタイマのレジスタ一覧
モード設定
(FMD2, FMD1, FMD0)
アドレス
000162H
000582H
000163H
000583H
全モード
―
000165H
000585H
001B/010B/011B
000160H
000580H
000161H
000581H
000168H
000588H
000169H
000589H
全モード
100B
001B/011B
010B
bit 15
bit 8 bit 7
BTnTMCR( タイマ制御レジスタ )
BTnSTC
( ステータス制御
レジスタ )
―
BTnTMR ( タイマレジスタ )
―
BTnPCSR ( 周期設定レジスタ )
BTnPRLL ("L" 幅設定リロードレジスタ )
100B
―
001B
BTnPDUT ( デューティ設定レジスタ )
010B
011B
100B
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bit 0
00016AH
00058AH
00016BH
00058BH
BTnPRLH ("H" 幅設定リロードレジスタ )
―
BTnDTBF ( データバッファレジスタ )
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345
第 12 章 ベースタイマ
12.3 ベースタイマのレジスタ
MB91490 シリーズ
■ 各モード別のビット構成一覧
図 12.3-1 16 ビット PWM タイマ選択時のレジスタ一覧
モード設定 FMD=001B
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
―
bit 7
―
bit 9
bit 8
CKS2 CKS1 CKS0 RTGEN PMSK EGS1 EGS0
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
BTnTMCR
( タイマ制御レジスタ )
bit 0
FMD2 FMD1 FMD0 OSEL MDSE CTEN STRG
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
―
TGIE
DTIE
UDIE
―
TGIR
DTIR UDIR
( ステータス制御レジスタ )
bit 9
BTnTMR
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 0
bit 8
BTnSTC
( タイマレジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPCSR
( 周期設定レジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPDUT
( デューティ設定レジスタ )
bit 7
346
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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第 12 章 ベースタイマ
12.3 ベースタイマのレジスタ
MB91490 シリーズ
図 12.3-2 16 ビット PPG タイマ選択時のレジスタ一覧
モード設定 FMD=010B
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
―
bit 8
CKS2 CKS1 CKS0 RTGEN PMSK EGS1 EGS0
bit 7
―
bit 9
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
BTnTMCR
( タイマ制御レジスタ )
bit 0
FMD2 FMD1 FMD0 OSEL MDSE CTEN STRG
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
BTnSTC
―
TGIE
―
UDIE
―
TGIR
―
UDIR
( ステータス制御レジスタ )
bit 9
bit 8
BTnTMR
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
( タイマレジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPRLL
("L" 幅設定リロードレジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPRLH
("H" 幅設定リロードレジスタ )
bit 7
CM71-10155-3
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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347
第 12 章 ベースタイマ
12.3 ベースタイマのレジスタ
MB91490 シリーズ
図 12.3-3 リロードタイマ選択時のレジスタ一覧
モード設定 FMD=011B
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
―
bit 7
T32
CKS2 CKS1 CKS0
bit 6
bit 5
bit 4
―
―
bit 3
bit 2
bit 9
bit 8
EGS1 EGS0
bit 1
BTnTMCR
( タイマ制御レジスタ )
bit 0
FMD2 FMD1 FMD0 OSEL MDSE CTEN STRG
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
BTnSTC
―
TGIE
―
UDIE
―
TGIR
―
UDIR
( ステータス制御レジスタ )
bit 9
bit 8
BTnTMR
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
( タイマレジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPCSR
( 周期設定レジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
図 12.3-4 PWC タイマ選択時のレジスタ一覧
モード設定 FMD=100B
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
―
bit 7
T32
CKS2 CKS1 CKS0
bit 6
bit 5
bit 4
FMD2 FMD1 FMD0
―
bit 3
―
bit 9
bit 8
EGS2 EGS1 EGS0
bit 2
bit 1
MDSE CTEN
BTnTMCR
( タイマ制御レジスタ )
bit 0
―
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
BTnSTC
ERR
EDIE
―
OVIE
―
EDIR
―
OVIR
( ステータス制御レジスタ )
bit 9
bit 8
BTnDTBF
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
( データバッファレジスタ )
bit 7
348
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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第 12 章 ベースタイマ
12.4 ベースタイマの動作
MB91490 シリーズ
12.4
ベースタイマの動作
ベースタイマの動作について説明します。
■ ベースタイマの動作
● リセットモード
このモードの設定時に , ベースタイマのマクロをリセットした状態 ( 各レジスタは初期
値 ) とします。別のタイマ機能や , T32 ビット設定を切り換えるとき , いったん , この
モードに設定してから別のタイマ機能や T32 ビットを設定してください。ただし , リ
セット後ならば本モードの設定なしにタイマ機能や T32 ビットの設定は可能です。32
ビットモード設定時にこのモードを偶数チャネルに設定した場合 , 奇数チャネルも同
時にリセットがかかるようになっていますので , 奇数チャネルに対してリセットモー
ドの設定は必要ありません。
● 16 ビット PWM タイマ
16 ビット PWM タイマは , トリガ起動により周期設定した値をダウンカウント開始し
ます。その際 , まず出力を "L" レベルにし , 16 ビットダウンカウンタがデューティ設定
レジスタに設定されている値と一致した場合は "H" レベルに反転出力し , その後カウ
ンタがアンダフローになったときに再度 "L" レベルに反転出力します。これにより , 周
期とデューティが任意の波形を生成します。
● 16 ビット PPG タイマ
16 ビット PPG タイマは , トリガ起動により "L" 幅設定リロードレジスタに設定されて
いる値分ダウンカウントします。その際 , まず出力を "L" レベルにし , アンダフローに
なったときに出力を "H" レベルに反転出力して , 引き続き "H" 幅設定リロードレジス
タに設定されている値分ダウンカウント開始し , アンダフローになったときに出力レ
ベルを "L" に反転出力します。これにより , 任意の "L" 幅 , "H" 幅の波形を生成します。
● 16 ビットリロードタイマ
16 ビットリロードタイマは , トリガ起動により周期設定した値をダウンカウント開始
します。16 ビットダウンカウンタがアンダフローになったときに割込みフラグが設定
されます。出力レベルは MDSE ビットの設定によって , アンダフローごとに反転する
トグル出力か , カウント開始で "H", アンダフローで "L" 出力のパルス出力になります。
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349
第 12 章 ベースタイマ
12.4 ベースタイマの動作
MB91490 シリーズ
● 32 ビットリロードタイマ
基本動作は 16 ビットリロードタイマと同じですが , 偶数チャネルと奇数チャネルの 2
チャネル使用で 32 ビットリロードタイマとして動作します。その際 , 偶数チャネルは
下位 16 ビットタイマ動作となり , 奇数チャネルは上位 16 ビットタイマ動作となります
が , 割込み制御 , 出力波形制御は偶数チャネルの設定に従います。周期を設定する場合
は , 先に上位レジスタ ( 奇数チャネル ) に書き込んだ後に下位レジスタ ( 偶数チャネル )
に書き込むようにします。
タイマ値を読み出す場合は , 先に下位レジスタ ( 偶数チャネル ) を読み出した後に上位
レジスタ ( 奇数チャネル ) を読み出すようにします。
● 16 ビット PWC タイマ
PWC タイマは , 設定した測定開始エッジの入力で 16 ビットアップカウンタを起動させ ,
測定終了エッジの検出でカウンタを停止します。この間のカウント値がパルス幅とし
てデータバッファレジスタに格納されます。
● 32 ビット PWC タイマ
基本動作は 16 ビット PWC タイマと同じですが , 偶数チャネルと奇数チャネルの 2 チャ
ネル使用で 32 ビット PWC タイマとして動作します。その際 , 偶数チャネルは下位 16
ビットカウント動作となり , 奇数チャネルは上位 16 ビットカウント動作となりますが ,
割込み制御は偶数チャネルの設定に従います。測定値 , またはカウント値を読み出す場
合は , 先に下位レジスタ ( 偶数チャネル ) を読み出した後に上位レジスタ ( 奇数チャネ
ル ) を読み出すようにします。
350
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第 12 章 ベースタイマ
12.5 32 ビットモード動作
MB91490 シリーズ
12.5
32 ビットモード動作
リロードタイマ , PWC タイマは , 2 チャネルを使用して 32 ビットモード動作が可能
です。以下に , 32 ビットモード機能における基本機能 / 動作について示します。
■ 32 ビットモード機能
ベースタイマを 2 チャネル組み合せて 32 ビットデータのリロードタイマまたは 32 ビッ
トデータの PWC タイマ動作を実現する機能です。偶数チャネルの下位 16 ビットタイ
マ・カウンタ値を読み出す際に , 奇数チャネルの上位 16 ビットタイマ・カウンタ値も
取り込むので , 動作中のタイマ・カウンタ値も読み出すことが可能です。
■ 32 ビットモード設定
まず , 偶数チャネルの BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットを "000B" でリ
セットモードにして状態をリセットしてから , 16 ビットモード時と同様にリロードタ
イマ , または PWC タイマ選択と動作の設定を行います。このとき , BTnTMCR レジス
タの T32 ビットにも "1" を書き込むことで 32 ビット動作モードに設定します。奇数
チャネルの T32 ビットは "0" のままにしてください。リセットモードの設定も必要あ
りません。
次に , リロードタイマの場合は , 奇数チャネルの周期設定レジスタに 32 ビッ
トのうち , 上位 16 ビットのリロード値を設定し , その後に偶数チャネルの周期設定レ
ジスタに下位 16 ビットのリロード値を設定します。
32 ビット動作モードへの移行は T32 ビット書込み後 , 直ちに反映されるので , 設定変
更は両チャネルともカウント停止状態で行ってください。
32 ビットモードから 16 ビットモードへの移行は , 偶数チャネルの BTnTMCR レジスタ
の FMD2, FMD1, FMD0 ビットを "000B" でリセットモードにして偶数 , 奇数の両チャネ
ルの状態をリセットし , チャネルごとに 16 ビットモードでの設定を行います。
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第 12 章 ベースタイマ
12.5 32 ビットモード動作
MB91490 シリーズ
■ 32 ビットモード動作
32 ビットモード設定の後 , 偶数チャネルの制御によりリロードタイマ , または PWC タ
イマを起動すると , 偶数チャネルのタイマ / カウンタは下位 16 ビット動作となり , 奇
数チャネルのタイマ / カウンタは上位 16 ビット動作となります。
32ビットモードでの動作は偶数チャネルの設定に従うので, 奇数チャネルの設定は (リ
ロードタイマ時の周期設定レジスタを除き ) 無視します。タイマ起動 , 波形出力 , 割込
み信号も偶数チャネルのものが有効となります (奇数チャネルは"L"固定にマスクされ
ます ) 。
下記に ch.0, ch.1 の場合の構成を示します。
ch.1
アンダフロー
オーバフロー
ch.0
割込み
上位16ビット
タイマ/カウンタ
上位16ビット
リロード値
T32=0
352
アンダフロー
オーバフロー
下位16ビット
タイマ/カウンタ
波形出力
リード/ライト信号
下位16ビット
リロード値
PWC測定波形/外部トリガ
T32=1
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第 12 章 ベースタイマ
12.6 ベースタイマの使用上の注意
MB91490 シリーズ
12.6
ベースタイマの使用上の注意
ベースタイマの使用上の注意を以下に示します。
■ 各タイマの使用上で共通する注意
● プログラムによる設定上の注意
• BTnTMCR レジスタの以下に示すビットは動作中に書き換えることを禁止します。
書換えは必ず起動前か停止後に行ってください。
[bit14, bit13, bit12] CKS2, CKS1, CKS0 :クロック選択ビット
[bit10, bit9, bit8]
EGS2, EGS1, EGS0
:測定エッジ選択ビット
[bit7]
T32
:32 ビットタイマ選択ビット
( リロードタイマ・PWC 機能選択時 )
[bit6, bit5,bit4]
FMD2, FMD1, FMD0 :タイマ機能選択ビット
[bit2]
MDSE
:測定モード ( 単発 / 連続 ) 選択ビット
• BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットを "000B" のリセットモードに設
定したときはベースタイマの全レジスタは初期化されますので , すべてのレジスタ
に対して再設定が必要です。
• BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットを "000B" のリセットモードに設
定するとき , BTnTMCR レジスタの FMD2, FMD1, FMD0 ビット以外のビットへの設
定は無視されて初期化されます。
■ 16 ビット PWM/PPG/ リロードタイマの使用上の注意
● プログラムによる設定上の注意
• 割込み要求フラグセットタイミングとクリアタイミングが重複した場合には , フラ
グセットが優先され , クリア動作は無効となります。
• ダウンカウンタは , ロードとカウントのタイミングが重複した場合にはロード動作
を優先します。
• BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットによるタイマ機能の設定後に周期設
定 , デューティ設定 , "H" 幅設定 , "L" 幅設定をするようにします。
• ワンショットモードでカウント終了時に再起動を検出した場合はカウント値をリ
ロードして再起動を開始します。
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353
第 12 章 ベースタイマ
12.6 ベースタイマの使用上の注意
MB91490 シリーズ
■ PWC タイマの使用上の注意
● プログラムによる設定上の注意
• カウント動作許可ビット (CTEN) に "1" 書込みでカウンタがクリアされますので , 起
動許可前にカウンタ中にあったデータは無効になります。
• システムリセット・リセットモードから PWC モードの設定 (FMD=100B) と測定開
始設定 (CTEN=1) を同時にした場合 , その直前の測定信号の状態によって動作する
場合があります。
• 連続測定モードにおいて , 再起動を設定したときに同時に測定開始エッジを検出し
た場合は直ちにカウントを "0001H" から開始します。
• カウント動作を開始した後に再起動を行う場合は , そのタイミングによっては以下
に示すようなことが起こり得ます。
- パルス幅単発測定モード時 , 測定終了エッジと同時であった場合
再起動を行って測定開始エッジ待ち状態となりますが , 測定終了フラグ (EDIR) は
セットされます。
- パルス幅連続測定モード時 , 測定終了エッジと同時であった場合
再起動を行って測定開始エッジ待ち状態となりますが , 測定終了フラグ (EDIR) は
セットされ , その時点での測定結果は BTnDTBF に転送されます。
以上のように , 動作中の再起動時には , フラグの動作に注意して割込み制御などを行う
ようにしてください。
354
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第 12 章 ベースタイマ
12.7 ベースタイマ割込み
MB91490 シリーズ
12.7
ベースタイマ割込み
ベースタイマの各機能での割込み要求ビット , 割込み許可ビットと割込み要因をまと
めた一覧を示します。
■ 機能ごとの割込み制御ビットと割込み要因
機能ごとの割込み制御ビットと割込み要因を表 12.7-1 に示します。
表 12.7-1 各モードでの割込み制御ビットと割込み要因
ステータス制御レジスタ (BTnSTC)
PWM タイマ機能
割込み要求ビット
割込み要求許可
ビット
割込み要因
UDIR:bit0
UDIE:bit4
アンダフロー検出
DTIR:bit1
DTIE:bit5
デューティ一致検出
TGIR:bit2
TGIE:bit6
タイマ起動トリガ検出
IRQ1
UDIR:bit0
UDIE:bit4
アンダフロー検出
IRQ0
TGIR:bit2
TGIE:bit6
タイマ起動トリガ検出
IRQ1
UDIR:bit0
UDIE:bit4
アンダフロー検出
IRQ0
TGIR:bit2
TGIE:bit6
タイマ起動トリガ検出
IRQ1
OVIR:bit0
OVIE:bit4
オーバフロー検出
IRQ0
EDIR:bit2
EDIE:bit6
測定終了検出
IRQ1
IRQ
IRQ0
PPG タイマ機能
リロードタイマ機能
PWC タイマ機能
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355
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
12.8
MB91490 シリーズ
ベースタイマの機能別説明
ベースタイマの各機能について説明します。
■ ベースタイマの機能
● PWM 機能
● PPG 機能
● リロードタイマ機能
● PWC 機能
356
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
12.8.1
PWM 機能
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。
PWM を設定したときのタイマ機能の説明を示します。
• PWM タイマ選択時のタイマ制御レジスタ (BTnTMCR)
• PWM 周期設定レジスタ (BTnPCSR)
• PWM デューティ設定レジスタ (BTnPDUT)
• タイマレジスタ (BTnTMR)
• 16 ビット PWM タイマ動作
• ワンショット動作
• 割込み要因とタイミングチャート
• 出力波形
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357
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
PWM タイマ選択時のタイマ制御レジスタ
(BTnTMCR)
12.8.1.1
タイマ制御レジスタ (BTnTMCR) は , PWM タイマを制御します。PWM タイマ動作
中に書換え不可能なビットがありますので注意してください。
■ タイマ制御レジスタ (BTnTMCR 上位バイト )
図 12.8-1 タイマ制御レジスタ (BTnTMCR 上位バイト )
アドレス :
bit 15
bit 14
bit 13
bit 12
ch.0 000162H
ch.1 000582H
−
CKS2
CKS1
CKS0 RTGEN PMSK
−
R/W
R/W
R/W
bit 11
R/W
bit 10
R/W
bit 9
bit 8
EGS1
EGS0
R/W
R/W
EGS1 EGS0
トリガ入力エッジ選択ビット
0
0
トリガ入力無効
0
1
立上りエッジ
1
0
立下りエッジ
1
1
両エッジ
PMSK
パルス出力マスクビット
0
通常出力
1
"L" 出力に固定
RTGEN
再起動許可ビット
0
再起動禁止
1
再起動許可
CKS2 CKS1 CKS0
0
R/W
-
初期値:
-0000000B ( リセット時 )
0
カウントクロック選択ビット
0
φ
φ/4
0
0
1
0
1
0
φ/16
0
1
1
φ/128
1
0
0
φ/256
1
0
1
1
1
0
1
1
1
設定禁止
:リード / ライト可能
:未定義ビット
:初期値
358
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-1 タイマ制御レジスタ (BTnTMCR 上位バイト )
ビット名
機能
• 読出し値は不定です。
bit15
未定義ビット
bit14
∼
bit12
CKS2, CKS1,
CKS0:
カウントクロック
選択ビット
• このビットへの書込みは , 動作に影響しません。
• 16 ビットダウンカウンタのカウントクロックを選択します。
• カウントクロックの変更は設定を変えると直ちに反映します。し
たがって , CKS2 ∼ CKS0 の変更はカウント停止状態 (CTEN=0) で
行ってください。ただし , CTEN ビットへの "1" 書込みと同時に変
更することは可能です。
bit11
RTGEN:
再起動許可ビット
ソフトウェアトリガ , またはトリガ入力による再起動を許可する
ビットです。
• PWM 出力波形の出力波形レベルを制御します。
• このビットが "0" のときは PWM 波形をそのまま出力します。
bit10
PMSK:
パルス出力マスク
ビット
• このビットが "1" のときは , 周期やデューティ設定の値にかかわ
らず PWM 出力を "L" 出力にマスクします。
( 注意事項 )
bit3 の OSEL が反転出力に設定されている場合に
PMSK を "1" にすると "H" 出力にマスクとなります。
• 外部起動要因として入力波形に対する有効エッジを選択し , トリ
ガの条件を設定します。
• 初期値または "00B" の設定の場合 , 入力波形に対する有効エッジ
bit9,
bit8
EGS1, EGS0:
トリガ入力エッジ
選択ビット
が選択されていない状態なので外部波形による起動はかかりま
せん。
( 注意事項 )
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
• EGS1, EGS0 の変更はカウント停止状態 (CTEN=0) で行ってくだ
さい。ただし , CTEN ビットへの "1" 書込みと同時に変更するこ
とは可能です。
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359
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ タイマ制御レジスタ (BTnTMCR 下位バイト )
図 12.8-2 タイマ制御レジスタ (BTnTMCR 下位バイト )
アドレス :
bit 7
bit 6
ch.0 000163H
ch.1 000583H
―
FMD2
R/W
R/W
bit 5
bit 4
FMD1 FMD0
R/W
R/W
bit 3
bit 2
bit 1
OSEL
MDSE
R/W
R/W
CTEN STRG
R/W
360
:リード / ライト可能
:未定義ビット
:初期値
初期値:
00000000B ( リセット時 )
R/W
STRG
ソフトウェアトリガビット
0
無効
1
ソフトウェアによる起動開始
CTEN
カウント動作許可ビット
0
停止
1
動作許可
MDSE
モード選択ビット
0
連続動作
1
ワンショット動作
OSEL
出力極性指定ビット
0
通常極性
1
反転極性
FMD2 FMD1 FMD0
R/W
―
bit 0
タイマ機能選択ビット
0
0
0
リセットモード
0
0
1
PWM 機能選択
0
1
0
PPG 機能選択
0
1
1
リロードタイマ機能選択
1
0
0
PWC 機能選択
1
0
1
1
1
0
1
1
1
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設定禁止
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-2 タイマ制御レジスタ (BTnTMCR 下位バイト )
ビット名
bit7
機能
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• タイマ機能を選択するビットです。
bit6
∼
bit4
FMD2, FMD1,
FMD0:
タイマ機能選択
ビット
• FMD2, FMD1, FMD0 ビットに "001B" を設定すると PWM 機能が選
択されます。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
PWM 出力の極性を設定します。
bit3
OSEL:
出力極性指定
ビット
極性
リセット後
通常
"L" 出力
反転
"H" 出力
デューティ一致
アンダフロー
• 連続してパルスを出力する動作か, 単一パルスを出力するワンショッ
bit2
MDSE:
モード選択
ビット
ト動作かを選択します。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
bit1
CTEN:
カウント動作
許可ビット
• ダウンカウンタの動作を許可するビットです。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "0" を書き
込むとカウンタは停止します。
• CTEN ビットが "1" のときに STRG ビットに "1" を書き込むとソフ
トウェアトリガが発生します。
bit0
STRG:
ソフトウェア
トリガビット
( 注意事項 )
• STRG ビットの読出し値は常に "0" です。
( 注意事項 )
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CTEN ビットと STRG ビットに同時に "1" を書き込ん
だ場合でも , ソフトウェアトリガが発生します。
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
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361
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ ステータス制御レジスタ (BTnSTC)
図 12.8-3 ステータス制御レジスタ (BTnSTC)
アドレス :
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0 000165H
ch.1 000585H
―
TGIE
DTIE
UDIE
―
TGIR
DTIR
UDIR
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
―
362
:リード / ライト可能
:未定義ビット
:初期値
初期値:
00000000B ( リセット時 )
UDIR
アンダフロー割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
DTIR
デューティ一致割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
TGIR
トリガ割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
UDIE
アンダフロー割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
DTIE
デューティ一致割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
TGIE
トリガ割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-3 ステータス制御レジスタ (BTnSTC)
ビット名
bit7
bit6
bit5
bit4
bit3
機能
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
TGIE:
トリガ割込み
要求許可
ビット
• bit2 :TGIR の割込み要求を制御します。
DTIE:
デューティ
一致割込み要求
許可ビット
• bit1 :DTIR の割込み要求を制御します。
UDIE:
アンダフロー
割込み要求許可
ビット
• bit0 :UDIR の割込み要求を制御します。
• TGIE ビットが許可されていて bit2 :TGIR ビットがセットされると
CPU に割込み要求を発生します。
• DTIE ビットが許可されていて bit1: DTIR ビットがセットされると
CPU に割込み要求を発生します。
• UDIE ビットが許可されていて bit0 :UDIR ビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• ソフトウェアトリガ , またはトリガ入力の検出をしたときに TGIR
ビットが "1" にセットされます。
bit2
TGIR:
トリガ割込み
要求ビット
• TGIR ビットは "0" 書込みによりクリアされます。
• TGIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令におけるリード値は ,
ビット値にかかわらず "1" になります。
• カウント値がデューティ設定値と一致したときにDTIRビットが"1"
bit1
DTIR:
デューティ一致
割込み要求
ビット
にセットされます。
• DTIR ビットは "0" 書込みによりクリアされます。
• DTIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令におけるリード値は ,
ビット値にかかわらず "1" になります。
• カウント値が "0000H" → "FFFFH" へのアンダフロー時に UDIR ビッ
bit0
UDIR:
アンダフロー
割込み要求
ビット
トが "1" にセットされます。
• UDIR ビットは "0" 書込みによりクリアされます。
• UDIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令におけるリード値は ,
ビット値にかかわらず "1" になります。
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363
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
PWM 周期設定レジスタ (BTnPCSR)
12.8.1.2
PWM 周期設定レジスタ (BTnPCSR) は , 周期を設定するためのバッファ付きレジス
タです。タイマレジスタへの転送は , 起動時とアンダフロー時に行われます。
■ PWM 周期設定レジスタ (BTnPCSR) のビット構成
図 12.8-4 に , PWM 周期設定レジスタ (BTnPCSR) のビット構成を示します。
図 12.8-4 PWM 周期設定レジスタ (BTnPCSR) のビット構成
アドレス :
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0 000168H
ch.1 000588H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値:
XXXXXXXXB ( リセット時 )
初期値:
XXXXXXXXB ( リセット時 )
R/W :リード / ライト可能
X :不定値
周期を設定するためのバッファ付きレジスタです。タイマレジスタへの転送は起動時
とアンダフロー時に行われます。
周期設定レジスタの初期設定時および書換え時は , 周期設定レジスタの書込み後に必
ずデューティ設定レジスタへの書込み動作を行ってください。
• BTnPCSR レジスタは 16 ビットデータでアクセスしてください。
• BTnPCSR レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットで PWM 機
能の設定後に周期設定をしてください。
364
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
PWM デューティ設定レジスタ (BTnPDUT)
12.8.1.3
PWM デューティ設定レジスタ (BTnPDUT) はデューティを設定するためのバッファ
付きレジスタです。バッファからの転送は , アンダフローで行われます。
■ PWM デューティ設定レジスタ (BTnPDUT) のビット構成
図 12.8-5 に , PWM デューティ設定レジスタ (BTnPDUT) のビット構成を示します。
図 12.8-5 PWM デューティ設定レジスタ (BTnPDUT) のビット構成
アドレス :
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0 00016AH
ch.1 00058AH
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値:
XXXXXXXXB ( リセット時 )
初期値:
XXXXXXXXB ( リセット時 )
R/W :リード / ライト可能
X :不定値
デューティを設定するためのバッファ付きレジスタです。バッファからの転送はアン
ダフローで行われます。
周期設定レジスタの値とデューティ設定レジスタの値を同じにすると , 通常極性時に
オール "H" を , 反転極性時にオール "L" を出力します。
BTnPCSR < BTnPDUT となるような値を設定しないでください。PWM 出力は不定と
なります。
• BTnPDUT レジスタは 16 ビットデータでアクセスしてください。
• BTnPDUT レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットで PWM 機能
の設定後にデューティ設定してください。
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365
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
タイマレジスタ (BTnTMR)
12.8.1.4
タイマレジスタ (BTnTMR) は , 16 ビットダウンカウンタの値を読み出すことができま
す。
■ タイマレジスタ (BTnTMR) のビット構成
図 12.8-6 に , PWM タイマレジスタ (BTnTMR) のビット構成を示します。
図 12.8-6 タイマレジスタ (BTnTMR) のビット構成
アドレス :
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
ch.0 000160H
ch.1 000580H
R
R
R
R
R
R
R
R
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
R
R
R
R
R
R
R
R
初期値:
00000000B ( リセット時 )
初期値:
00000000B ( リセット時 )
:リードオンリ
16 ビットダウンカウンタの値を読み出すことができます。
<注意事項>
BTnTMR レジスタは 16 ビットデータでアクセスしてください。
366
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
16 ビット PWM タイマ動作
12.8.1.5
PWM タイマ動作では , トリガの検出時より設定周期の波形を単発 , または連続して
出力することができます。
出力パルスの周期は , BTnPCSR 値を変えることにより制御することができます。
また , デューティ比は , BTnPDUT 値を変えることにより制御することができます。
BTnPCSR にデータを書き込んだ後は , 必ず BTnPDUT への書込みを行ってください。
■ 連続動作
● 再起動禁止の場合 (RTGEN=0)
図 12.8-7 PWM 動作のタイミングチャート ( 再起動禁止の場合 )
立上りエッジ検出
トリガは無視されます
トリガ
m
n
0
PWM
出力波形
①
②
①= T(n+1) ms
②= T(m+1) ms
T :カウントクロック周期
m:BTnPCSR 値
n :BTnPDUT 値
● 再起動許可の場合 (RTGEN=1)
図 12.8-8 PWM 動作のタイミングチャート ( 再起動許可の場合 )
立上りエッジ検出
トリガにより再起動
トリガ
m
n
0
①
PWM出力波形
②
①= T(n+1) ms
②= T(m+1) ms
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T :カウントクロック周期
m:BTnPCSR 値
n :BTnPDUT 値
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367
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
ワンショット動作
12.8.1.6
ワンショット動作では , トリガにより任意の幅の単一パルスを出力することができま
す。再起動許可の場合は , 動作中にエッジを検出するとカウンタをリロードします。
■ ワンショット動作
● 再起動禁止の場合 (RTGEN=0)
図 12.8-9 ワンショット動作のタイミングチャート ( トリガ再起動禁止 )
立上りエッジ検出
トリガは無視されます
トリガ
m
n
0
PWM出力波形
①
②
①= T(n+1) ms
②= T(m+1) ms
T :カウントクロック周期
m:BTnPCSR 値
n :BTnPDUT 値
● 再起動許可の場合 (RTGEN=1)
図 12.8-10 ワンショット動作のタイミングチャート ( トリガ再起動許可 )
立上りエッジ検出
トリガにより再起動
トリガ
m
n
0
PWM出力波形
①
②
①= T(n+1) ms
②= T(m+1) ms
368
T :カウントクロック周期
m:BTnPCSR 値
n :BTnPDUT 値
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
12.8.1.7
割込み要因とタイミングチャート
割込み要因とタイミングチャートについて示します。
■ 割込み要因とタイミングチャート (PWM 出力 : 通常極性 )
トリガが入力されてカウンタ値がロードされるまで , ソフトウェアトリガ時は T, 外部
トリガ時は 2T ∼ 3T (T: 周辺クロック (CLKP) サイクル ) を必要とします。
図 12.8-11 に , 周期設定値= 3, デューティ値= 1 の場合の割込み要因とタイミング
チャートを示します。
図 12.8-11 PWM タイマの割込み要因とタイミングチャート
トリガ
2T~3T(外部トリガ)
ロード
カウントクロック
カウント値
XXXXH
0003H
0002H
0001H
0000H
0003H
0002H
PWM出力波形
割込み
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起動エッジ
デューティ一致
アンダフロー
TGIR
DTIR
UDIR
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369
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
12.8.1.8
MB91490 シリーズ
出力波形
PWM 出力について示します。
■ PWM 出力オール "L" またはオール "H" の出力方法
図 12.8-12 に PWM 出力をオール "L" に , 図 12.8-13 にオール "H" にする出力方法を示し
ます。
図 12.8-12 PWM 出力をオール "L" レベルにする例
アンダフロー割込み
デューティ値
0002H
0001H
0000H
XXXXH
PWM出力波形
デューティ値を小さく
していきます
アンダフロー割込みでPMSKに
“1”を設定します。設定した周期から
オール“L”レベルの出力波形になります。
図 12.8-13 PWM 出力をオール "H" レベルにする例
デューティ一致割込み
PWM出力波形
デューティ値を大きく
していきます
デューティ一致割込みでデューティ値を
周期設定値と同じにすると, 次の周期で
オール“H”レベルの出力波形になります。
370
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
12.8.2
PPG 機能
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。
PPG を設定したときのタイマ機能の説明を示します。
• PPG タイマ選択時のタイマ制御レジスタ (BTnTMCR)
• "L" 幅設定リロードレジスタ (BTnPRLL)
• "H" 幅設定リロードレジスタ (BTnPRLH)
• タイマレジスタ (BTnTMR)
• 16 ビット PPG タイマ動作
• 連続動作
• ワンショット動作
• 割込み要因とタイミングチャート
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
PPG タイマ選択時のタイマ制御レジスタ
(BTnTMCR)
12.8.2.1
タイマ制御レジスタ (BTnTMCR) は , PPG タイマを制御します。PPG タイマ動作中
に書換え不可能なビットがありますので注意してください。
■ タイマ制御レジスタ (BTnTMCR 上位バイト )
アドレス :
bit 15
bit 14
bit 13
bit 12
ch.0 000162H
ch.1 000582H
−
CKS2
CKS1
CKS0 RTGEN PMSK
−
R/W
R/W
R/W
bit 11
R/W
bit 10
bit 9
bit 8
EGS1
EGS0
R/W
R/W
R/W
EGS1 EGS0
トリガ入力エッジ選択ビット
0
0
トリガ入力無効
0
1
立上りエッジ
1
0
立下りエッジ
1
1
両エッジ
PMSK
パルス出力マスクビット
0
通常出力
1
"L" 出力に固定
RTGEN
再起動許可ビット
0
再起動禁止
1
再起動許可
CKS2 CKS1 CKS0
R/W
-
初期値:
-0000000B ( リセット時 )
カウントクロック選択ビット
0
0
0
φ
0
0
1
φ/4
0
1
0
φ/16
0
1
1
φ/128
1
0
0
φ/256
1
0
1
1
1
0
1
1
1
設定禁止
:リード / ライト可能
:未定義ビット
:初期値
372
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-4 タイマ制御レジスタ (BTnTMCR 上位バイト )
ビット名
bit15
未定義ビット
bit14
∼
bit12
CKS2, CKS1,
CKS0:
カウント
クロック選択
ビット
bit11
RTGEN:
再起動許可
ビット
機能
• 読出し値は不定です。
• このビットへの書込みは , 動作に影響しません。
• 16 ビットダウンカウンタのカウントクロックを選択します。
• カウントクロックの変更は設定を変えると直ちに反映します。
したがって , CKS2 ∼ CKS0の変更はカウント停止状態 (CTEN=0) で
行ってください。ただし , CTEN ビットへの "1" 書込みと同時に変
更することは可能です。
ソフトウェアトリガ , またはトリガ入力による再起動を許可するビッ
トです。
• PPG 出力波形の出力波形レベルを制御します。
• このビットが "0" のときは PPG 波形をそのまま出力します。
bit10
PMSK:
パルス出力
マスクビット
• このビットが "1" のときは , "H" 幅や "L" 幅設定の値にかかわらず
PPG 出力を "L" 出力にマスクします。
( 注意事項 )
bit3 の OSEL が反転出力に設定されている場合に
PMSK を "1" にすると "H" 出力にマスクとなります。
• 外部起動要因として入力波形に対する有効エッジを選択し , トリガ
の条件を設定します。
• 初期値または "00B" の設定の場合 , 入力波形に対する有効エッジが
bit9,
bit8
EGS1, EGS0:
トリガ入力
エッジ選択
ビット
選択されていない状態なので外部波形による起動はかかりません。
( 注意事項 )
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
• EGS1, EGS0 の変更はカウント停止状態 (CTEN=0) で行ってくださ
い。ただし , CTEN ビットへの "1" 書込みと同時に変更することは
可能です。
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373
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ タイマ制御レジスタ (BTnTMCR 下位バイト )
アドレス :
bit 7
ch.0 000163H
ch.1 000583H
―
R/W
bit 6
bit 5
bit 4
FMD2 FMD1 FMD0
R/W
R/W
R/W
bit 3
bit 2
OSEL
MDSE
R/W
R/W
bit 1
CTEN STRG
R/W
STRG
374
:リード / ライト可能
:未定義ビット
:初期値
初期値:
00000000B ( リセット時 )
R/W
ソフトウェアトリガビット
0
無効
1
ソフトウェアによる起動開始
CTEN
カウント動作許可ビット
0
停止
1
動作許可
MDSE
モード選択ビット
0
連続動作
1
ワンショット動作
OSEL
出力極性指定ビット
0
通常極性
1
反転極性
FMD2 FMD1 FMD0
R/W
―
bit 0
タイマ機能選択ビット
0
0
0
リセットモード
0
0
1
PWM 機能選択
0
1
0
PPG 機能選択
0
1
1
リロードタイマ機能選択
1
0
0
PWC 機能選択
1
0
1
1
1
0
1
1
1
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設定禁止
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-5 タイマ制御レジスタ (BTnTMCR 下位バイト )
ビット名
bit7
機能
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• タイマ機能を選択するビットです。
bit6
∼
bit4
FMD2, FMD1,
FMD0:
タイマ機能
選択ビット
• FMD2, FMD1, FMD0 ビットに "010B" を設定すると PPG 機能が選択
されます。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
PPG 出力の極性を設定します。
bit3
OSEL:
出力極性指定
ビット
極性
リセット後
通常
"L" 出力
反転
"H" 出力
"L" 幅カウント終了
"H" 幅カウント終了
• 連続してパルスを出力する動作か , 単一パルスを出力するワンショッ
bit2
MDSE:
モード選択
ビット
ト動作かを選択します。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
bit1
CTEN:
カウント動作
許可ビット
• ダウンカウンタの動作を許可するビットです。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "0" を書き
込むとカウンタは停止します。
• CTEN ビットが "1" のときに STRG ビットに "1" を書き込むとソフ
トウェアトリガが発生します。
bit0
STRG:
ソフトウェア
トリガビット
( 注意事項 )
• STRG ビットの読出し値は常に "0" です。
( 注意事項 )
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CTEN ビットと STRG ビットに同時に "1" を書き込ん
だ場合でも , ソフトウェアトリガが発生します。
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
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375
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ ステータス制御レジスタ (BTnSTC)
アドレス :
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0 000165H
ch.1 000585H
―
TGIE
―
UDIE
―
TGIR
―
UDIR
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
―
376
:リード / ライト可能
:未定義ビット
:初期値
初期値:
00000000B ( リセット時 )
UDIR
アンダフロー割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
TGIR
トリガ割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
UDIE
アンダフロー割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
TGIE
トリガ割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-6 ステータス制御レジスタ (BTnSTC)
ビット名
bit7
bit6
bit5
bit4
bit3
機能
• 読出し値は "0" です。
未定義ビット
TGIE:
トリガ割込み
要求許可ビット
• このビットには "0" を書き込んでください。
• bit2: TGIR の割込み要求を制御します。
• TGIE ビットが許可されていて bit2 :TGIR ビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
UDIE:
アンダフロー
割込み要求許可
ビット
• このビットには "0" を書き込んでください。
• bit0 :UDIR の割込み要求を制御します。
• UDIEビットが許可されていて bit0 :UDIRビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• ソフトウェアトリガ , またはトリガ入力の検出をしたときに TGIR
ビットが "1" にセットされます。
bit2
TGIR:
トリガ割込み
要求ビット
• TGIR ビットは "0" 書込みによりクリアされます。
• TGIR ビットに "1" 書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
bit1
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• "H" 幅を設定した値からのカウント中でカウント値が "0000H" →
"FFFFH" へアンダフロー変化したときに UDIR ビットが "1" にセッ
bit0
UDIR:
アンダフロー
割込み要求
ビット
トされます。
• UDIR ビットは "0" 書込みによりクリアされます。
• UDIR ビットに "1" 書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
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377
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
"L" 幅設定リロードレジスタ (BTnPRLL)
12.8.2.2
"L" 幅設定リロードレジスタ (BTnPRLL) は , PPG 出力波形の "L" 幅を設定するた
めのレジスタです。タイマレジスタへの転送は , 起動トリガ検出時か , "H" 幅カウン
ト終了時のアンダフローで行われます。
■ "L" 幅設定リロードレジスタ (BTnPRLL) のビット構成
図 12.8-14 に , "L" 幅設定リロードレジスタ (BTnPRLL) のビット構成を示します。
図 12.8-14 "L" 幅設定リロードレジスタ (BTnPRLL) のビット構成
アドレス :
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
ch.0 000168H
ch.1 000588H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値:
XXXXXXXXB ( リセット時 )
初期値:
XXXXXXXXB ( リセット時 )
R/W :リード / ライト可能
X :不定値
PPG 出力波形の "L" 幅を設定するためのレジスタです。タイマレジスタへの転送は起
動トリガ検出時と "H" 幅カウント終了時のアンダフローで行われます。
• BTnPRLL レジスタは 16 ビットデータでアクセスしてください。
• BTnPRLL レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットで PPG 機能
の設定後に "L" 幅設定してください。
378
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
"H" 幅設定リロードレジスタ (BTnPRLH)
12.8.2.3
"H" 幅設定リロードレジスタ (BTnPRLH) は PPG 出力波形の "H" 幅を設定するため
のバッファ付きレジスタです。BTnPRLH からバッファレジスタへの転送は起動ト
リガ検出時と "H" 幅カウント終了時のアンダフローで行われ , バッファレジスタか
らタイマレジスタへの転送は "L" 幅カウント終了時のアンダフローで行われます。
■ "H" 幅設定リロードレジスタ (BTnPRLH) のビット構成
図 12.8-15 に , "H" 幅設定リロードレジスタ (BTnPRLH) のビット構成を示します。
図 12.8-15 "H" 幅設定リロードレジスタ (BTnPRLH) のビット構成
アドレス :
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0 00016AH
ch.1 00058AH
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値:
XXXXXXXXB ( リセット時 )
初期値:
XXXXXXXXB ( リセット時 )
R/W :リード / ライト可能
X :不定値
PPG 出力波形の "H" 幅を設定するためのレジスタです。BTnPRLH からバッファレジス
タへの転送は起動トリガ検出時と"H"幅カウント終了時のアンダフローで行われ, バッ
ファレジスタからタイマレジスタへの転送は "L" 幅カウント終了時のアンダフローで
行われます。
• BTnPRLH レジスタは 16 ビットデータでアクセスしてください。
• BTnPRLH レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットで PPG 機
能の設定後 , "H" 幅に設定してください。
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379
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
タイマレジスタ (BTnTMR)
12.8.2.4
タイマレジスタ (BTnTMR) は , 16 ビットダウンカウンタの値を読み出すことができま
す。
■ タイマレジスタ (BTnTMR) のビット構成
図 12.8-16 に , PPG タイマレジスタ (BTnTMR) のビット構成を示します。
図 12.8-16 タイマレジスタ (BTnTMR) のビット構成
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
アドレス :
bit 9
bit 8
ch.0 000160H
ch.1 000580H
R
R
R
R
R
R
R
R
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
R
R
R
R
R
R
R
R
初期値:
00000000B ( リセット時 )
初期値:
00000000B ( リセット時 )
:リードオンリ
16 ビットダウンカウンタの値を読み出すことができます。
<注意事項>
BTnTMR レジスタは 16 ビットデータでアクセスしてください。
380
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
16 ビット PPG タイマ動作
12.8.2.5
PPG タイマ動作では , 出力パルスの "L" 幅と "H" 幅をそれぞれのリロードレジスタ
に設定することで任意の出力パルスを制御することができます。
■ 動作概要
16 ビット長のリロードレジスタが "L" 幅設定用と "H" 幅設定用の 2 本 , "H" 幅設定の
バッファが 1 本あります (BTnPRLL, BTnPRLH, BTnPRLHB) 。
起動トリガにより , 16 ビットダウンカウンタに最初は BTnPRLL の設定値がロードされ ,
同時に BTnPRLHB に BTnPRLH の設定値が転送されます。PPG 出力はレベルを "L" に
して , カウントクロックごとにダウンカウントしていきます。アンダフローの検出によ
り BTnPRLHB の値がカウンタにリロードされ , PPG 出力波形を反転してダウンカウン
トしていきます。再度アンダフローの検出で PPG 出力波形を反転し , BTnPRLL の設定
値をカウンタにリロードし , BTnPRLH の設定値を BTnPRLHB に転送します。
この動作によって , 出力波形は各リロードレジスタ値に対応した "L" 幅・"H" 幅のパル
ス出力となります。
■ リロードレジスタへの書込みタイミング
リロードレジスタ BTnPRLL, BTnPRLH へのデータの書込みは起動トリガ検出時とアン
ダフロー割込み要因 (UDIR) がセットされてから , 次の周期に移るまでの間に行いま
す。その際に設定するデータは次の周期の設定となります。BTnPRLL, BTnPRLH に設
定したデータは起動トリガ検出時と "H" 幅カウント終了時のアンダフロー時に
BTnTMR と BTnPRLHB にそれぞれ自動転送されます。BTnPRLHB に転送されたデー
タは "L" 幅カウント終了時のアンダフロー時に BTnTMR に自動でリロードされます。
立上りエッジ検出
トリガ
IRQ1(TGIR要因)
IRQ0(UDIR要因)
次の周期の”L”幅, ”H”幅をレジスタに設定
BTnPRLL
L0
L1
L2
L3
BTnPRLH
H0
H1
H2
H3
BTnPRLHB
xxxx
BTnTMR
xxxx
H1
H0
L0~0000
H0~
0000
L1~0000
H2
H1~
0000
L2~0000
H1
L2
H2~
0000
PPG出力波形
L0
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H0
L1
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H2
381
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
連続動作
12.8.2.6
連続動作では , 各割込み要因のセットタイミングで "L" 幅と "H" 幅を更新すること
により , 任意のパルスを連続で出力することができます。再起動許可の場合は , 動作
中にエッジを検出するとカウンタをリロードします。
■ 連続動作
● 再起動禁止の場合 (RTGEN=0)
図 12.8-17 PPG 動作のタイミングチャート ( 再起動禁止の場合 )
立上りエッジ検出
トリガは無視されます
トリガ
m
n
0
PPG出力波形
②
起動エッジ
割込み
①
アンダフロー
アンダフロー
TGIR
UDIR
UDIR
①= T(m+1) ms
②= T(n+1) ms
T :カウントクロック周期
m:BTnPRLL 値
n :BTnPRLH 値
● 再起動許可の場合 (RTGEN=1)
図 12.8-18 PPG 動作のタイミングチャート ( 再起動許可の場合 )
立上りエッジ検出
トリガにより再起動
トリガ
m
n
0
PPG出力波形
②
①= T(m+1) ms
②= T(n+1) ms
382
①
T :カウントクロック周期
m:BTnPRLL 値
n :BTnPRLH 値
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
ワンショット動作
12.8.2.7
ワンショット動作では , トリガにより任意の幅の単一パルスを出力することができま
す。再起動許可の場合は , 動作中にエッジを検出するとカウンタをリロードします。
■ ワンショット動作
● 再起動禁止の場合 (RTGEN=0)
図 12.8-19 ワンショット動作のタイミングチャート ( トリガ再起動禁止 )
立上りエッジ検出
トリガは無視されます
トリガ
m
n
0
PPG出力波形
①
②
①= T(m+1) ms
②= T(n+1) ms
T :カウントクロック周期
m:BTnPRLL 値
n :BTnPRLH 値
● 再起動許可の場合 (RTGEN=1)
図 12.8-20 ワンショット動作のタイミングチャート ( トリガ再起動許可 )
立上りエッジ検出
トリガにより再起動
トリガ
m
n
0
PPG出力波形
②
①= T(m+1) ms
②= T(n+1) ms
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①
T :カウントクロック周期
m:BTnPRLL 値
n :BTnPRLH 値
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383
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ リロード値とパルス幅の関係
16 ビット長のリロードレジスタに書かれた値を+ 1 した値に , カウントクロックの周
期を掛けた値が出力されるパルス幅となります。したがって , リロードレジスタ値が
"0000H" のときはカウントクロック 1 周期のパルス幅になります。また , リロードレジ
スタ値が "FFFFH" のときはカウントクロック 65536 周期のパルス幅になります。パル
ス幅の計算式は以下のようになります。
PL = T × (L+1)
PL :"L" パルスの幅
PH = T × (H+1)
PH:"H" パルスの幅
T :カウントクロック周期
L :BTnPRLL 値
H :BTnPRLH 値
384
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
12.8.2.8
割込み要因とタイミングチャート
割込み要因とタイミングチャートについて示します。
■ 割込み要因とタイミングチャート (PPG 出力 : 通常極性 )
トリガがかかってからカウンタ値がロードされるまで , ソフトウェアトリガ時は T, 外
部トリガ時は 2T ∼ 3T (T: 周辺クロック (CLKP) サイクル ) を必要とします。
割込み要因は PPG 起動トリガ検出時と , "H"レベル出力時のアンダフロー検出時にセッ
トされます。
図 12.8-21 に , "L" 幅設定値= 1, "H" 幅設定値= 1 の場合の割込み要因とタイミング
チャートを示します。
図 12.8-21 PPG タイマの割込み要因とタイミングチャート
トリガ
2T~3T(外部トリガ)
ロード
カウントクロック
カウント値
XXXXH
0001H
0000H
0001H
0000H
0001H
0000H
PPG出力波形
割込み
起動エッジ
TGIR
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アンダフロー
UDIR
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385
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
12.8.3
MB91490 シリーズ
リロードタイマ機能
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。リ
ロードタイマを設定したときのタイマ機能の説明を示します。
• リロードタイマ選択時のタイマ制御レジスタ (BTnTMCR)
• 周期設定レジスタ (BTnPCSR)
• タイマレジスタ (BTnTMR)
• 16 ビットリロードタイマの動作
386
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
リロードタイマ選択時のタイマ制御レジスタ
(BTnTMCR)
12.8.3.1
タイマ制御レジスタ (BTnTMCR) は , タイマの動作制御をします。
■ タイマ制御レジスタ (BTnTMCR 上位バイト )
図 12.8-22 タイマ制御レジスタ (BTnTMCR 上位バイト )
アドレス :
bit 15
bit 14
bit 13
bit 12
bit 11
bit 10
bit 9
bit 8
ch.0 000162H
ch.1 000582H
−
CKS2
CKS1
CKS0
―
―
EGS1
EGS0
−
R/W
R/W
R/W
―
R/W
R/W
―
EGS1 EGS0
トリガエッジ選択ビット
0
0
トリガ入力無効
0
1
外部トリガ ( 立上りエッジ )
1
0
外部トリガ ( 立下りエッジ )
1
1
外部トリガ ( 両エッジ )
CKS2 CKS1 CKS0
R/W
―
初期値:
-0000000B ( リセット時 )
カウントクロック選択ビット
0
0
0
φ
0
0
1
φ/4
0
1
0
φ/16
0
1
1
φ/128
1
0
0
φ/256
1
0
1
1
1
0
1
1
1
設定禁止
:リード / ライト可能
:未定義ビット
:初期値
CM71-10155-3
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387
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-7 タイマ制御レジスタ (BTnTMCR 上位バイト )
ビット名
bit15
未定義ビット
bit14
∼
bit12
CKS2, CKS1,
CKS0:
カウント
クロック選択
ビット
bit11,
bit10
機能
• 読出し値は不定です。
• このビットへの書込みは , 動作に影響しません。
• 16 ビットダウンカウンタのカウントクロックを選択します。
• カウントクロックの変更は設定を変えると直ちに反映します。し
たがって , CKS2 ∼ CKS0 の変更はカウント停止状態 (CTEN=0) で
行ってください。ただし , CTEN ビットへの "1" 書込みと同時に変
更することは可能です。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• 外部起動要因として入力波形に対する有効エッジを選択し , トリ
ガの条件を設定します。
• 初期値または "00B" の設定の場合 , 入力波形に対する有効エッジが
bit9,
bit8
EGS1, EGS0:
トリガエッジ
選択ビット
選択されていない状態なので外部波形による起動は行いません。
( 注意事項 )
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
• EGS1, EGS0 の変更はカウント停止状態 (CTEN=0) で行ってくださ
い。ただし , CTEN ビットへの "1" 書込みと同時に変更することは
可能です。
388
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ タイマ制御レジスタ (BTnTMCR 下位バイト )
図 12.8-23 タイマ制御レジスタ (BTnTMCR 下位バイト )
アドレス :
bit 7
ch.0 000163H
ch.1 000583H
T32
R/W
bit 6
bit 5
FMD2 FMD1
R/W
R/W
bit 4
bit 3
bit 2
FMD0
OSEL
MDSE
R/W
R/W
R/W
bit 1
CTEN STRG
R/W
STRG
初期値:
00000000B ( リセット時 )
R/W
ソフトウェアトリガビット
0
無効
1
ソフトウェアによる起動開始
CTEN
カウント動作許可ビット
0
停止
1
動作許可
MDSE
モード選択ビット
0
リロードモード
1
ワンショットモード
OSEL
出力極性指定ビット
0
通常極性
1
反転極性
FMD2 FMD1 FMD0
R/W
bit 0
タイマ機能選択ビット
0
0
0
リセットモード
0
0
1
PWM 機能選択
0
1
0
PPG 機能選択
0
1
1
リロードタイマ機能選択
1
0
0
PWC 機能選択
1
0
1
1
1
0
1
1
1
設定禁止
T32
32 ビットタイマ選択ビット
:リード / ライト可能
0
16 ビットタイマモード
:初期値
1
32 ビットタイマモード
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389
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-8 タイマ制御レジスタ (BTnTMCR 下位バイト ) (1 / 2)
ビット名
機能
• 32 ビットタイマ機能を選択するビットです。
• FMD2, FMD1, FMD0 ビットに "011B" を設定して , リロードタイマ機
bit7
T32:
32 ビット
タイマ選択
ビット
能を選択している場合 , T32 ビットを "1" に設定すると 32 ビットタ
イマモードになります。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です (「12.5 32
ビットモード動作」を参照 )。
bit6
∼
bit4
FMD2,
FMD1,
FMD0:
タイマ機能
選択ビット
• タイマ機能を選択するビットです。
• FMD2, FMD1, FMD0 ビットに "011B" を設定するとリロードタイマ機
能が選択されます。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
• タイマ出力のレベルを通常のまま出力するか反転させるかを選択し
ます。
• bit2:MDSE との組合せにより次のように出力波形を生成します。
bit3
OSEL:
出力極性指定
ビット
MDSE
OSEL
0
0
カウント開始時 "L" のトグル出力
0
1
カウント開始時 "H" のトグル出力
1
0
カウント中 "H" の矩形波
1
1
カウント中 "L" の矩形波
出力波形
• MDSE ビットを "0" に設定するとリロードモードとなり , カウント値
が "0000H" → "FFFFH" へのアンダフローと同時にリロードレジスタ
bit2
MDSE:
モード選択
ビット
値をカウンタにロードしてカウント動作を続けます。
• MDSE ビットを "1" に設定するとワンショットモードとなり , カウン
ト値が"0000H"→"FFFFH"へのアンダフローにより動作を停止します。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
bit1
390
CTEN:
カウント動作
許可ビット
• ダウンカウンタの動作を許可するビットです。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "0" を書き込
むとカウンタは停止します。
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-8 タイマ制御レジスタ (BTnTMCR 下位バイト ) (2 / 2)
ビット名
機能
• CTEN ビットが "1" のときに STRG ビットに "1" を書き込むとソフト
ウェアトリガが発生します。
bit0
STRG:
ソフトウェア
トリガビット
( 注意事項 )
• STRG ビットの読出し値は常に "0" です。
( 注意事項 )
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CTEN ビットと STRG ビットに同時に "1" を書き込んだ
場合でも , ソフトウェアトリガが発生します。
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1" を
書き込むとソフトウェアトリガは有効になります。
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391
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ ステータス制御レジスタ (BTnSTC)
図 12.8-24 ステータス制御レジスタ (BTnSTC)
アドレス :
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0 000165H
ch.1 000585H
―
TGIE
―
UDIE
―
TGIR
―
UDIR
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
―
392
:リード / ライト可能
:未定義ビット
:初期値
初期値:
00000000B ( リセット時 )
UDIR
アンダフロー割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
TGIR
トリガ割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
UDIE
アンダフロー割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
TGIE
トリガ割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-9 ステータス制御レジスタ (BTnSTC)
ビット名
bit7
bit6
bit5
bit4
bit3
機能
• 読出し値は "0" です。
未定義ビット
TGIE:
トリガ割込み
要求許可ビット
• このビットには "0" を書き込んでください。
• bit2 :TGIR の割込み要求を制御します。
• TGIEビットが許可されていて bit2 :TGIRビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
UDIE:
アンダフロー
割込み要求許可
ビット
• このビットには "0" を書き込んでください。
• bit0: UDIR の割込み要求を制御します。
• UDIE ビットが許可されていて bit0: UDIR ビットがセットされる
と CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• ソフトウェアトリガ, またはトリガ入力の検出をしたときにTGIR
ビットが "1" にセットされます。
bit2
TGIR:
トリガ割込み
要求ビット
• TGIR ビットは "0" 書込みによりクリアされます。
• TGIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
bit1
• 読出し値は "0" です。
未使用ビット
• このビットには "0" を書き込んでください。
• カウント値が "0000H"→"FFFFH"へのアンダフロー時にUDIRビッ
bit0
UDIR:
アンダフロー
割込み要求
ビット
トが "1" にセットされます。
• UDIR ビットは "0" 書込みによりクリアされます。
• UDIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
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393
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
周期設定レジスタ (BTnPCSR)
12.8.3.2
周期設定レジスタ (BTnPCSR) は , カウントの初期値を保持するレジスタです。32
ビットモード時には偶数チャネルの場合は下位 16 ビットのカウント初期値となり ,
奇数チャネルの場合は上位 16 ビットのカウント初期値となります。リセット時の初
期値は不定です。このレジスタへのアクセスは , 必ず 16 ビットデータ転送命令で
行ってください。
■ 周期設定レジスタ (BTnPCSR) のビット構成
図 12.8-25 に , 周期設定レジスタ (BTnPCSR) のビット構成を示します。
図 12.8-25 周期設定レジスタ (BTnPCSR) のビット構成
アドレス :
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0:000168H
ch.1:000588H
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値:
XXXXXXXXB ( リセット時 )
初期値:
XXXXXXXXB ( リセット時 )
R/W :リード / ライト可能
X :不定値
周期を設定するためのレジスタです。タイマレジスタへの転送はアンダフローで行わ
れます。
• BTnPCSR レジスタは 16 ビットデータでアクセスしてください。
• BTnPCSR レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットでリロード
タイマ機能の設定後に周期設定をしてください。
• 32 ビットモードで BTnPCSR レジスタにデータを書き込む場合 , 上位 16 ビットデー
タ ( 奇数チャネルのデータ ) から先にアクセスした後で , 下位 16 ビットデータ ( 偶
数チャネルのデータ ) にアクセスしてください。
394
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
タイマレジスタ (BTnTMR)
12.8.3.3
タイマレジスタ (BTnTMR) は , タイマのカウント値を読み出すことができるレジスタ
です。32 ビットモード時には偶数チャネルの場合は下位 16 ビットのカウント値とな
り , 奇数チャネルの場合は上位 16 ビットのカウント値となります。初期値は不定で
す。
このレジスタの読出しは , 必ず 16 ビットデータ転送命令で行ってください。
■ タイマレジスタ (BTnTMR) のビット構成
図 12.8-26 に , タイマレジスタ (BTnTMR) のビット構成を示します。
図 12.8-26 タイマレジスタ (BTnTMR) のビット構成
アドレス :
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
ch.0 000160H
ch.1 000580H
bit 9
bit 8
R
R
R
R
R
R
R
R
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
R
R
R
R
R
R
R
初期値:
00000000B ( リセット時 )
初期値:
00000000B ( リセット時 )
R :リードオンリ
16 ビットダウンカウンタの値を読み出すことができます。
<注意事項>
• BTnTMR レジスタは 16 ビットデータでアクセスしてください。
• 32 ビットモードで BTnTMR レジスタを読み出す場合 , 下位 16 ビットデータ ( 偶数チャ
ネルのデータ) から先に読み出した後で, 上位16ビットデータ (奇数チャネルのデータ)
を読み出してください。
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395
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
12.8.3.4
MB91490 シリーズ
16 ビットリロードタイマの動作
リロードタイマ動作では , カウントクロックに同期して周期設定レジスタに設定す
る値からカウントダウンを実行し , カウント値が "0" となったときにカウントを終
了するか , または周期設定を自動でロードしてカウントダウンを停止するまで継続
動作します。
■ 内部クロック選択時のカウント動作
カウント許可と同時にカウント動作を開始したい場合は , タイマ制御レジスタの CTEN
ビットと STRG ビットの両方に "1" を書き込んでください。STRG ビットによるトリガ
入力は , タイマが起動状態のとき (CNTE=1) は動作モードにかかわらず常に有効です。
カウント動作を許可し , ソフトウェアトリガまたは外部トリガでタイマを起動すると ,
周期設定レジスタの値をカウンタにロードしてカウントダウンを開始します。
カウンタスタートのトリガがセットされてから周期設定レジスタのデータがカウンタ
へロードされるまでに , 1T (T: 周辺クロック (CLKP) サイクル ) の時間がかかります。
図 12.8-27 に , ソフトウェアトリガによるカウンタの起動および動作を示します。
図 12.8-27 内部クロック選択時のカウント動作
ロード
カウントクロック
カウント値
XXXXH
リロード値
-1
-1
CTEN
1T
STRG
396
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ アンダフロー動作
カウンタの値が "0000H" から "FFFFH" になる場合をアンダフローとしています。した
がって , 〔周期設定レジスタの設定値 +1〕カウントでアンダフローが発生します。
アンダフロー発生時に周期設定レジスタ (BTnPCSR) の内容をカウンタへロードして ,
タイマ制御レジスタ (BTnTMCR) の MDSE ビットが "0" のときはカウント動作を継続
します。MDSE ビットが "1" のときは , ロードしたカウンタ値のまま停止します。
アンダフローによりステータス制御レジスタ (BTnSTC) の UDIR ビットがセットされ ,
UDIE ビットが "1" のときに割込み要求を発生します。
図 12.8-28 に , アンダフロー動作のタイミングチャートを示します。
図 12.8-28 アンダフロー動作のタイミングチャート
[MDSE=0] の場合
ロード
カウントクロック
カウント値
0000H
リロード値
-1
-1
アンダフローセット
UDIR
[MDSE=1] の場合
ロード
カウントクロック
カウント値
0000H
リロード値
アンダフローセット
UDIR
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397
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ 入力端子機能の動作
TIN 端子はトリガ入力として使用することができます。TIN 端子に有効エッジが入力
されると周期設定レジスタの内容をカウンタにロードしてカウント動作を開始しま
す。トリガがかかってから , カウンタ値がロードされるまで , 2T ∼ 3T (T: 周辺クロッ
ク (CLKP) サイクル ) を必要とします。
図 12.8-29 に , 有効エッジ指定を立上りエッジにした場合のトリガ入力動作を示します。
図 12.8-29 トリガ入力の動作
TIN
2T~3T(外部トリガ)
ロード
カウントクロック
カウント値
0000H
リロード値
-1
-1
■ 出力端子機能の動作
TOUT 出力端子は , リロードモード時はアンダフローにより反転するトグル出力とし
て , ワンショットモード時はカウント中を示すパルス出力として機能します。出力極
性は , タイマ制御レジスタ (BTnTMCR) の OSEL ビットにより設定できます。OSEL=0
の場合 , トグル出力は初期値が "0" で , ワンショットパルス出力はカウント中 "1" を出
力します。OSEL=1 にすると出力波形は反転します。
図 12.8-30 に , 出力端子機能動作のタイミングチャートを示します。
図 12.8-30 出力端子機能動作のタイミングチャート
[MDSE=0, OSEL=0] の場合
CTEN
OSEL=1のときは反転
TOUT
トリガ
アンダフロー
[MDSE=1, OSEL=0] の場合
CTEN
OSEL=1のときは反転
TOUT
トリガ
アンダフロー
トリガ起動待ち
398
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
12.8.4
PWC 機能
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。
PWC を設定したときのタイマ機能の説明を示します。
• PWC タイマ選択時のタイマ制御レジスタ (BTnTMCR)
• データバッファレジスタ (BTnDTBF)
• PWC 動作
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399
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
PWC タイマ選択時のタイマ制御レジスタ
(BTnTMCR)
12.8.4.1
タイマ制御レジスタ (BTnTMCR) は , PWC タイマの動作を制御します。
■ タイマ制御レジスタ (BTnTMCR 上位バイト )
アドレス :
bit 15
bit 14
bit 13
bit 12
bit 11
bit 10
bit 9
bit 8
ch.0 000162H
ch.1 000582H
―
CKS2
CKS1
CKS0
―
EGS2
EGS1
EGS0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
EGS2 EGS1 EGS0
400
:リード / ライト可能
:未定義ビット
:初期値
測定エッジ選択ビット
0
0
0
0
0
1
立上りエッジ間周期測定 ( ↑∼↑ )
0
1
0
立下りエッジ間周期測定 ( ↓∼↓ )
0
1
1
全エッジ間パルス幅測定
( ↑または↓∼↓または↑ )
1
0
0
"L" パルス幅測定 ( ↓∼↑ )
1
0
1
1
1
0
1
1
1
CKS2 CKS1 CKS0
R/W
―
初期値:
00000000B ( リセット時 )
"H" パルス幅測定 ( ↑∼↓ )
設定禁止
カウントクロック選択ビット
0
0
0
φ
0
0
1
φ/4
0
1
0
φ/16
0
1
1
φ/128
1
0
0
φ/256
1
0
1
1
1
0
1
1
1
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設定禁止
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-10 タイマ制御レジスタ (BTnTMCR 上位バイト )
ビット名
bit15
機能
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• 16 ビットアップカウンタのカウントクロックを選択します。
bit14
∼
bit12
CKS2, CKS1,
CKS0:
カウントクロック
選択ビット
• カウントクロックの変更は設定を変えると直ちに反映します。
したがって, CKS2∼CKS0の変更はカウント停止状態 (CTEN=0)
で行ってください。ただし , CTEN ビットへの "1" 書込みと同時
に変更することは可能です。
bit11
bit10
∼
bit8
• 読出し値は "0" です。
未定義ビット
EGS2, EGS1,
EGS0:
測定エッジ選択
ビット
CM71-10155-3
• このビットには "0" を書き込んでください。
• 測定エッジの条件を設定します。
• EGS2, EGS1, EGS0 の変更はカウント停止状態 (CTEN=0) で
行ってください。ただし , CTEN ビットへの "1" 書込みと同時に
変更することは可能です。
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401
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ タイマ制御レジスタ (BTnTMCR 下位バイト )
アドレス :
bit 7
ch.0 000163H
ch.1 000583H
T32
R/W
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
―
MDSE
CTEN
―
R/W
R/W
R/W
R/W
FMD2 FMD1 FMD0
R/W
R/W
R/W
CTEN
カウント動作許可ビット
0
停止
1
動作許可
MDSE
モード選択ビット
0
連続測定モード
1
単発測定モード
FMD2 FMD1 FMD0
R/W
―
402
:リード / ライト可能
:未定義ビット
:初期値
初期値:
00000000B ( リセット時 )
タイマ機能選択ビット
0
0
0
リセットモード
0
0
1
PWM 機能選択
0
1
0
PPG 機能選択
0
1
1
リロードタイマ機能選択
1
0
0
PWC 機能選択
1
0
1
1
1
0
1
1
1
設定禁止
T32
32 ビットタイマ選択ビット
0
16 ビットタイマモード
1
32 ビットタイマモード
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-11 タイマ制御レジスタ (BTnTMCR 下位バイト )
ビット名
機能
• 32 ビットタイマ機能を選択するビットです。
bit7
T32:
32 ビット
タイマ選択
ビット
• FMD2, FMD1, FMD0 ビットに "100B" を設定して PWC 機能を選択
している場合に T32 ビットを "1" に設定すると , 32 ビット PWC モー
ドになります。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です (「12.5 32
ビットモード動作」を参照 )。
• タイマ機能を選択するビットです。
bit6
∼
bit4
FMD2, FMD1,
FMD0:
タイマ機能
選択ビット
• FMD2, FMD1, FMD0 ビットに "100B" を設定すると PWC 機能が選
択されます。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
bit3
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• 測定動作を以下のように選択します
bit2
MDSE:
モード選択
ビット
MDSE
モード
0
連続測定
連続測定:バッファレジスタ有効
1
単発測定
1 回測定後に停止
動作
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
• アップカウンタの起動または再起動を許可するビットです。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "1" を書き
bit1
CTEN:
カウント動作
許可ビット
込むと再起動となりカウンタはクリアされ , 測定開始エッジ待ち状
態となります。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "0" を書き
込むとカウンタは停止します。
bit0
• 読出し値は "0" です。
未定義ビット
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• このビットには "0" を書き込んでください。
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403
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ ステータス制御レジスタ (BTnSTC)
アドレス :
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0 000165H
ch.1 000585H
ERR
EDIE
―
OVIE
―
EDIR
―
OVIR
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
―
404
:リード / ライト可能
:未定義ビット
:初期値
初期値:
00000000B ( リセット時 )
OVIR
オーバフロー割込み要求ビット
0
割込み要求のクリア
1
割込み要因の検出
EDIR
測定終了割込み要求ビット
0
測定結果 (PWCR) をリード
1
割込み要因の検出
OVIE
オーバフロー割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
EDIE
測定終了割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
ERR
エラーフラグビット
0
正常状態
1
リードしていない測定結果に次の測定結果が
上書きされた
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
表 12.8-12 ステータス制御レジスタ (BTnSTC)
ビット名
機能
• 連続測定モード時において , BTnDTBF レジスタの測定結果を読み
出さないうちに , 次の測定が終了してしまったことを示すフラグ
です。この場合 , BTnDTBF レジスタの値は新しい測定結果に更新
bit7
ERR:
エラーフラグ
ビット
されて 1 つ前の測定結果は消失します。
• 測定は ERR ビット値に関係なく続行されます。
• ERR ビットは読出しのみ可能で , 書込みしてもビット値には影響
しません。
• ERR ビットは測定結果 (BTnDTBF) を読出しすることによりクリ
アされます。
bit6
bit5
bit4
bit3
EDIE:
測定終了割込み
要求許可ビット
• bit2 :EDIR の割込み要求を制御します。
• EDIE ビットが許可されていて bit2 :EDIR ビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
OVIE:
オーバフロー
割込み要求許可
ビット
• このビットには "0" を書き込んでください。
• bit0: OVIR の割込み要求を制御します。
• OVIE ビットが許可されていて bit0: OVIR ビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• 測定終了したことを示し, 終了時にフラグが"1"にセットされます。
bit2
EDIR:
測定終了割込み
要求ビット
• EDIR ビットは測定結果 (BTnDTBF) を読出しすることによりクリ
アされます。
• EDIR ビットは読出しのみ可能で , 書込みしてもビット値には影響
しません。
bit1
bit0
• 読出し値は "0" です。
未定義ビット
OVIR:
オーバフロー
割込み要求
ビット
• このビットには "0" を書き込んでください。
• カウント値が "FFFFH" → "0000H" へのオーバフロー時にフラグが
"1" にセットされます。
• OVIR ビットは "0" 書込みによりクリアされます。
• OVIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
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405
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
データバッファレジスタ (BTnDTBF)
12.8.4.2
データバッファレジスタ (BTnDTBF) は , PWC タイマの測定値またはカウント値を
読み出すことができるレジスタです。32 ビットモード時には偶数チャネルの場合は
下位 16 ビットの値となり , 奇数チャネルの場合は上位 16 ビットの値となります。
このレジスタの読出しは , 必ず 16 ビットデータ転送命令で行ってください。
■ データバッファレジスタ (BTnDTBF) のビット構成
図 12.8-31 に , データバッファレジスタ (BTnDTBF) のビット構成を示します。
図 12.8-31 データバッファレジスタ (BTnDTBF) のビット構成
アドレス :
ch.0 00016AH
ch.1 00058AH
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R
R
R
R
R
R
R
R
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
R
R
R
R
R
R
R
初期値:
XXXXXXXXB ( リセット時 )
初期値:
XXXXXXXXB ( リセット時 )
R :リードオンリ
• BTnDTBFレジスタは連続測定モード, ワンショット測定モードのいずれにおいても
読出しのみ可能なレジスタです。書き込んでもレジスタ値は変化しません。
• 連続測定モード時 (BTnTMCR:bit3 MDSE=1) は , 前回の測定結果を保持するバッ
ファレジスタとなります。
• ワンショット測定モード時 (BTnTMCR: bit3 MDSE=0) は , BTnDTBF レジスタでアッ
プカウンタを直接アクセスします。カウント中も読出し可能で , カウント値を読み
出せます。測定終了後は測定結果をそのまま保存します。
• BTnDTBF レジスタは 16 ビットデータでアクセスしてください。
406
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
12.8.4.3
PWC 動作
PWC タイマには , パルス幅測定機能があり , 5 種類のカウントクロックを選択可能
で入力パルスの任意イベント間の時間・周期をカウンタで測定できます。以下に ,
パルス幅測定機能における基本機能 / 動作について示します。
■ パルス幅測定機能
起動後 , カウンタを "0000H" にクリアし , 設定した測定開始エッジが入力されるまでカ
ウント動作は行われません。測定開始エッジを検出すると "0001H" からカウントアッ
プを開始し , 測定終了エッジを検出するとカウントを停止します。この間のカウント値
がパルス幅としてレジスタに保存されます。
測定終了時 , およびオーバフロー発生時に割込み要求を発生できます。
測定終了後は , 測定モードに応じて以下のように動作します。
• 単発測定モード時…動作を停止します。
• 連続測定モード時…カウンタ値をバッファレジスタに転送後 , 再度測定開始エッジ
が入力されるまでカウントを停止します。
図 12.8-32 パルス幅測定動作 ( 単発測定モード / "H" 幅測定 )
PWC入力被測定パルス
CTEN
カウント値
FFFFH
カウント
クリア
0000H
起動開始
カウント
ストップ
(実線はカウント値)
カウント 0001H
スタート
時間
EDIRフラグセット(測定終了)
図 12.8-33 パルス幅測定動作 ( 連続測定モード / "H" 幅測定 )
PWC入力被測定パルス
CTEN
(実線はカウント値)
オーバフロー BTnDTBFへデータ転送
カウント値
FFFFH
BTnDTBFへデータ転送
カウント
0000H
起動開始
カウント
ストップ
カウント
ストップ
クリア
カウント 0001H
カウント 0001H
スタート
再スタート
カウント
継続
時間
EDIRフラグセット(測定終了)
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OVIRフラグセット EDIRフラグセット
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407
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ カウントクロックの選択
カウンタのカウントクロックは , BTnTMCR レジスタの bit6, bit5, bit4:CKS2, CKS1,
CKS0 の設定によって , 5 種類選択することができます。
選択できるカウントクロックは以下のとおりです。
BTnTMCR レジスタ
選択される内部カウントクロック
CKS2, CKS1, CKS0 ビット
000B
周辺クロック (CLKP) [ 初期値 ]
001B
周辺クロック (CLKP) の 4 分周
010B
周辺クロック (CLKP) の 16 分周
011B
周辺クロック (CLKP) の 128 分周
100B
周辺クロック (CLKP) の 256 分周
101B
110B
設定禁止
111B
リセット後の初期値では , 周辺クロック (CLKP) が選択されています。
( 注意事項 ) カウントクロックの選択は , 必ずカウンタ起動前に行ってください。
408
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
MB91490 シリーズ
■ 動作モードの選択
各動作モード / 測定モードの選択は , BTnTMCR の設定により行います。
動作モードの設定… BTnTMCR bit10 ∼ bit8:EGS2, EGS1, EGS0
( 測定エッジの選択 )
測定モードの設定… BTnTMCR bit2:MDSE
( 単発測定 / 連続測定の選択 )
動作モードの選択の一覧を以下に示します。
MDSE
EGS2
EGS1
EGS0
連続測定:バッファ有効
0
0
0
0
単発測定:バッファ無効
1
0
0
0
連続測定:バッファ有効
0
0
0
1
単発測定:バッファ無効
1
0
0
1
連続測定:バッファ有効
0
0
1
0
単発測定:バッファ無効
1
0
1
0
↑または↓∼↑または↓
全エッジ間測定
連続測定:バッファ有効
0
1
1
1
単発測定:バッファ無効
1
1
1
1
↓∼↑
"L" パルス幅測定
連続測定:バッファ有効
0
1
0
0
単発測定:バッファ無効
1
1
0
0
0
1
0
1
1
1
0
1
0
1
1
0
1
1
1
0
0
1
1
1
1
1
1
1
動作モード
↑∼↓
"H" パルス幅測定
↑∼↑
立上り間周期測定
↓∼↓
立下り間周期測定
設定禁止
リセット後の初期値では , "H" パルス幅測定−単発測定モードが選択されています。
動作モードの選択は , 必ずカウンタ起動前に行ってください。
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409
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
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■ パルス幅測定の起動と停止
各動作の起動 / 再起動 / 強制停止は , BTnTMCR の bit1:CTEN ビットにより行います。
パルス幅測定の起動 / 再起動は CTEN ビットに "1" を書き込むことにより機能し , 強制
停止は CTEN ビットに "0" を書き込むことにより機能します。
CTEN
機能
1
パルス幅測定の起動 / 再起動
0
パルス幅測定の強制停止
■ 起動後の動作
パルス幅測定モードの起動後の動作は , 測定開始エッジが入力されるまでカウントは
行われません。測定開始エッジ検出後 , 16 ビットアップカウンタは "0001H" からカウ
ントを開始します。
■ 再起動
起動後 , 動作中に再度起動する (CTEN ビットが "1" の状態で再度 "1" を書き込む ) こと
を再起動とよびます。再起動すると , 以下のような動作が行われます。
• 測定開始エッジ待ち状態の場合 : 動作に影響はありません。
• 測定中の場合 :カウントを "0000H" にクリアし , 再度測定開始エッジ待ち状態となり
ます。この際 , 測定終了エッジ検出と再起動が同時になると , 測定終
了フラグ (EDIR) がセットされ , 連続測定モード時は測定結果が
BTnDTBF に転送されます。
■ 停止について
単発測定モードでは , カウンタのオーバフローまたは測定終了により自動的にカウン
ト動作を停止しますので , 特に意識する必要はありません。連続測定モードや自動停止
する前に停止させたい場合は , 強制停止させる必要があります。
■ カウンタのクリアと初期値
16 ビットアップカウンタは , 以下に示す場合に "0000H" にクリアされます。
• リセット時
• BTnTMCR の bit1:CTEN ビットに "1" を書き込んだとき ( 再起動時を含む )
16 ビットアップカウンタは , 測定開始エッジ検出時に "0001H" に初期化されます。
410
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
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■ パルス幅測定動作詳細
● 単発測定と連続測定
パルス幅測定には , 1 回のみの測定を行うモードと連続して測定を行うモードがありま
す。各モードは BTnTMCR の MDSE ビットによって選択します (「12.8.4.3 PWC 動作
■ 動作モードの選択」を参照 ) 。両モードにおける相違点は以下のとおりです。
単発測定モード:
1 回目の測定終了エッジが入力されるとカウンタのカウントは停止し , BTnSTC 中
の測定終了フラグ (EDIR) がセットされ , 以降の測定は行われません。ただし , 同時
に再起動された場合は測定開始待ち状態となります。
連続測定モード:
測定終了エッジが入力されるとカウンタのカウントは停止し , BTnSTC 中の測定終
了フラグ (EDIR) がセットされ , 再度測定開始エッジが入力されるまでカウントを停
止します。再度 , 測定開始エッジが入力されるとカウンタを "0001H" に初期化して
測定を開始します。測定終了時 , カウンタの測定結果は BTnDTBF に転送されます。
測定モードの選択 / 変更は , 必ずカウンタ停止中に行ってください。
● 測定結果データ
単発測定モードと連続測定モードでは , 測定結果とカウンタ値の扱いおよび BTnDTBF
の機能に違いがあります。両モードにおける測定結果の相違点は以下のとおりです。
単発測定モード:
BTnDTBF を動作中に読み出すと測定中のカウント値が得られます。
BTnDTBF を測定終了後に読み出すと測定結果データが得られます。
連続測定モード:
測定終了時 , カウンタ内の測定結果は BTnDTBF に転送されます。
BTnDTBFを読み出すと直前の測定結果が得られ, 測定動作中も前回の測定結果を保
持しています。測定中のカウント値は読み出せません。
連続測定モードにて , 測定結果を読み出さない内に次の測定が終了してしまった場
合 , 前回の測定結果は新しい測定結果に消されてしまいます。この際 , BTnSTC 中
のエラーフラグ (ERR) がセットされます。エラーフラグ (ERR) は , BTnDTBF を読
み出すと自動的にクリアされます。
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411
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
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■ 測定モードとカウント動作
入力されたパルスのどこを測定するかによって, 測定モードは5種類のうちから選択す
ることができます。以下に , それらについて説明します。
測定モード
EGS2, EGS1, EGS0
測定内容 (W:測定するパルス幅 )
W
000B
"H" パルス幅測定
↑カウント
スタート
W
↓カウント
ストップ
↓
ストップ
↑
スタート
"H" 期間の幅を測定します。
カウント ( 測定 ) 開始:立上りエッジ検出時
カウント ( 測定 ) 終了:立下りエッジ検出時
W
立上りエッジ間
周期測定
001B
↑カウント
スタート
W
W
↑カウントストップ
↑スタート
立上りエッジ間の周期を測定します。
カウント ( 測定 ) 開始:立上りエッジ検出時
カウント ( 測定 ) 終了:立上りエッジ検出時
W
立下りエッジ間
周期測定
010B
↓カウント
スタート
W
W
↓カウントストップ
↓ストップ
↓スタート
↓スタート
立下りエッジ間の周期を測定します。
カウント ( 測定 ) 開始:立下りエッジ検出時
カウント ( 測定 ) 終了:立下りエッジ検出時
W
全エッジ間
パルス幅測定
011B
↑カウント
スタート
W
W
↓カウントストップ
↑ストップ
↓スタート
↑スタート
連続して入力されるエッジ間の幅を測定します。
カウント ( 測定 ) 開始:エッジ検出時
カウント ( 測定 ) 終了:エッジ検出時
W
↓カウント
スタート
100B
"L" パルス幅測定
W
↑カウント
ストップ
↓
スタート
↑
ストップ
"L" 期間の幅を測定します。
カウント ( 測定 ) 開始:立下りエッジ検出時
カウント ( 測定 ) 終了:立上りエッジ検出時
どの測定モードでも , 測定起動でカウンタは "0000H" にクリアされた後 , 測定開始エッ
ジが入力されるまではカウンタはカウント動作を行いません。測定開始エッジが入力
されると , 測定終了エッジが入力されるまでの間 , カウントクロックごとにアップカウ
ントを続けます。
連続測定モードの場合で , 全エッジ間パルス幅測定や周期測定などを行った場合 , 終了
エッジが次の測定開始エッジとなります。
412
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第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
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● パルス幅 / 周期算出方法
測定終了後 , BTnDTBF に得られた測定結果データからの被測定パルス幅 / 周期算出方
法は以下のように求められます。
TW :被測定パルス幅 / 周期 [ms]
TW = n × t [ms]
n
:BTnDTBF 内の測定結果データ
t
:カウントクロックの周期 [ms]
● 割込み要求発生
2 つの割込み要求を発生することが可能です。
• カウンタのオーバフローによる割込み要求
測定中 , カウントアップによりオーバフローが発生するとオーバフローフラグ
(OVIR) がセットされ , オーバフロー割込み要求が許可されていると割込み要求が発
生します。
• 測定終了による割込み要求
測定終了エッジを検出すると , BTnSTC 中の測定終了フラグ (EDIR) がセットされ ,
測定終了割込み要求が許可されていると割込み要求が発生します。
測定終了フラグ (EDIR) は , 測定結果 BTnDTBF を読み出すと自動的にクリアされま
す。
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413
第 12 章 ベースタイマ
12.8 ベースタイマの機能別説明
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■ パルス幅測定動作フロー
図 12.8-34 パルス幅測定動作フロー
各
種
設
定
PWC モード選択
カウントクロック選択
動作 / 測定モード選択
割込みフラグクリア
割込み許可
CTEN ビットにより起動
再起動
カウンタをクリア
連続測定モード
単発測定モード
測定開始エッジ検出
測定開始エッジ検出
カウント開始
カウント開始
アップカウント
アップカウント
オーバフローの発生
→ OVIR フラグセット
測定終了エッジ検出
→ EDIR フラグセット
414
オーバフローの発生
→ OVIR フラグセット
測定終了エッジ検出
→ EDIR フラグセット
カウント停止
カウント停止
カウント値を
BTnDTBF に転送
動作停止
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第 13 章
アップダウンカウンタ
8 ビット /16 ビットアップダウンカウンタの機能と
動作について説明します。
13.1 アップダウンカウンタの概要
13.2 アップダウンカウンタのブロックダイヤグラム
13.3 アップダウンカウンタのレジスタ
13.4 アップダウンカウンタの動作
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415
第 13 章 アップダウンカウンタ
13.1 アップダウンカウンタの概要
13.1
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アップダウンカウンタの概要
イベント入力端子 3 本 , 16 ビットアップ / ダウンカウンタ , 16 ビットリロード / コ
ンペアレジスタおよびそれらの制御回路から構成されるアップダウンカウンタ / タイ
マです。
設定により 8 ビットカウンタ× 1 チャネル , または 16 ビット× 1 チャネルのいずれ
かの動作モード切換えが可能です。
■ アップダウンカウンタの特長
• 16 ビットカウントレジスタにより , "0D" ∼ "65535D" の範囲でカウント可能
• カウントクロックの選択による 4 種類のカウントモード
- タイマモード
- アップ / ダウンカウンタモード
- 位相差カウントモード (2 逓倍 )
- 位相差カウントモード (4 逓倍 )
• タイマモード時には , カウントクロックとして内部クロック 2 種類 , 内部回路から
の入力を選択可能
カウントクロック (40MHz 動作時 )
- 50ns (20MHz:2 分周 )
- 200ns (5MHz:8 分周 )
• アップ / ダウンカウントモード時には , 外部端子入力信号の検出エッジを選択可能
- 立下りエッジ検出
- 立上りエッジ検出
- 立上り / 立下りエッジ両エッジ検出
- エッジ検出禁止
• 位相差カウントモードは , モータなどのエンコーダのカウントに適し , エンコーダの A
相 , B 相 , Z 相出力をそれぞれ入力することで , 高精度で回転角度 , 回転数などのカ
ウントを容易に行うことが可能
• ZIN 端子は , 2 種類の機能を選択可能 ( すべてのモードで有効 )
- カウンタクリア機能
- ゲート機能
416
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第 13 章 アップダウンカウンタ
13.1 アップダウンカウンタの概要
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• コンペア機能およびリロード機能を有し , それぞれの機能のみで , また組み合せて
も使用可能で , 両機能を組み合せて使用することで任意幅でのアップダウンカウン
トを行うことが可能
- コンペア機能 ( コンペア時に割込み要求出力 )
- コンペア機能 ( コンペア時に割込み要求出力およびカウンタクリア )
- リロード機能 ( アンダフロー時に割込み要求出力およびリロード )
- コンペア / リロード機能 ( コンペア時に割込み要求出力およびカウンタクリア , ア
ンダフロー時に割込み要求出力およびリロード )
- コンペア / リロード禁止
• カウント方向フラグにより , 直前のカウント方向を識別可能
• コンペア一致時 , リロード ( アンダフロー) 時またはオーバフロー時 , およびカウン
ト方向が変わった場合の割込みの発生をそれぞれ個別に制御可能
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417
第 13 章 アップダウンカウンタ
13.2 アップダウンカウンタのブロックダイヤグラム
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アップダウンカウンタのブロックダイヤグラム
13.2
アップダウンカウンタのブロックダイヤグラムを示します。
■ アップダウンカウンタのブロックダイヤグラム
図 13.2-1 アップダウンカウンタのブロックダイヤグラム
8/16ビットアップダウンカウンタ/タイマ(ch.0)
データバス
CGE1 CGE0 CGSC
ZIN0
エッジ/レベル検出
UDCC
CES1 CES0
8ビット
RCR00
(リロード/
コンペアレジスタ0)
CTUT
リロード制御
UCRE
RLDE
ch.1へ
M16E
キャリ
カウンタ
クリア
8ビット
UDCR00
(アップ/
ダウンカウントレジスタ0)
CMS1 CMS0
CMPF
UDFF
AIN0
BIN0
アップダウン
カウント
クロック
選択
カウント
クロック
CSTR
OVFF
UDIE
UDF1 UDF0 CDCF
プリス
ケーラ
CITE
CLKS
CFIE
割込み出力
418
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第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
MB91490 シリーズ
13.3
アップダウンカウンタのレジスタ
アップダウンカウンタには , アップダウンカウントレジスタ (UDCR), リロードコン
ペアレジスタ (RCR), カウンタステータスレジスタ (CSR) およびカウンタコント
ロールレジスタ (CCR) があります。
これらのレジスタに関して説明します。
■ アップダウンカウンタのレジスタ一覧
図 13.3-1 アップダウンカウンタのレジスタ一覧
UDCR10
アドレス
000542H
bit15
D15
R
bit14
D14
R
bit13
D13
R
bit12
D12
R
bit11
D11
R
bit10
D10
R
bit9
D09
R
bit8
D08
R
初期値
00000000B
bit7
D07
R
bit6
D06
R
bit5
D05
R
bit4
D04
R
bit3
D03
R
bit2
D02
R
bit1
D01
R
bit0
D00
R
初期値
00000000B
bit15
D15
W
bit14
D14
W
bit13
D13
W
bit12
D12
W
bit11
D11
W
bit10
D10
W
bit9
D09
W
bit8
D08
W
初期値
00000000B
bit7
D07
W
bit6
D06
W
bit5
D05
W
bit4
D04
W
bit3
D03
W
bit2
D02
W
bit1
D01
W
bit0
D00
W
初期値
00000000B
bit7
CSTR
R/W
bit6
CITE
R/W
bit5
UDIE
R/W
bit4
CMPF
R/W
bit3
OVFF
R/W
bit2
UDFF
R/W
bit1
UDF1
R
bit0
UDF0
R
初期値
00000000B
bit15
M16E
R/W
bit14
CDCF
R/W
bit13
CFIE
R/W
bit12
CLKS
R/W
bit11
bit10
CMS1 CMS0
R/W
R/W
bit9
CES1
R/W
bit8
CES0
R/W
初期値
00000000B
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CTUT UCRE RLDE UDCC CGSC CGE1 CGE0
R/W
R/W
R/W
R/W
R/W
R
R
初期値
-0000000B
UDCR00
アドレス
000543H
RCR10
アドレス
000540H
RCR00
アドレス
000541H
CSR0
アドレス
000547H
CCRH0
アドレス
000544H
CCRL0
アドレス
000545H
bit7
―
R/W
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
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419
第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
MB91490 シリーズ
アップダウンカウントレジスタ (UDCR)
13.3.1
アップダウンカウントレジスタ (UDCR) は , 8 ビットカウントレジスタです。内部回
路からの入力 , 内部プリスケーラ , または AIN 端子 , BIN 端子の入力によってアップ /
ダウンカウントを行います。また , 16 ビットカウントモードでは , 16 ビットカウン
トレジスタとして動作します。
■ アップダウンカウントレジスタ (UDCR)
図 13.3-2 アップダウンカウントレジスタ (UDCR)
UDCR10
アドレス
000542H
bit15
D15
R
bit14
D14
R
bit13
D13
R
bit12
D12
R
bit11
D11
R
bit10
D10
R
bit9
D09
R
bit8
D08
R
初期値
00000000B
bit7
D07
R
bit6
D06
R
bit5
D05
R
bit4
D04
R
bit3
D03
R
bit2
D02
R
bit1
D01
R
bit0
D00
R
初期値
00000000B
UDCR00
アドレス
000543H
R
: リードオンリ
本レジスタは , 直接 , 書込み動作を行うことができません。本レジスタに書込みを行う
場合は , RCR を介して行う必要があります。本レジスタに書き込みたい値をまず RCR
に書き込み , この後 CCRL レジスタの CTUT ビットに "1" を書き込むことで RCR から
本レジスタに転送されます ( ソフトウェアによるリロード ) 。
<注意事項>
本レジスタは , 16 ビットモード起動時には 16 ビットで一度に読み出してください。
8 ビットモード起動時には , UDCR00 の値のみ有効です。
420
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第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
MB91490 シリーズ
リロードコンペアレジスタ (RCR)
13.3.2
リロードコンペアレジスタ (RCR) は , 8 ビットリロード / コンペアレジスタです。本
レジスタにより , リロード値およびコンペア値を設定します。リロード値とコンペ
ア値は同一であり , リロード機能およびコンペア機能を起動することで "00H" ∼本
レジスタ値の間 (16 ビット動作モード:"0000H" ∼本レジスタ値 ) でアップ / ダウン
カウントが可能になります。
■ リロードコンペアレジスタ (RCR)
図 13.3-3 リロードコンペアレジスタ (RCR)
RCR10
アドレス
000540H
bit15
D15
W
bit14
D14
W
bit13
D13
W
bit12
D12
W
bit11
D11
W
bit10
D10
W
bit9
D09
W
bit8
D08
W
初期値
00000000B
bit7
D07
W
bit6
D06
W
bit5
D05
W
bit4
D04
W
bit3
D03
W
bit2
D02
W
bit1
D01
W
bit0
D00
W
初期値
00000000B
RCR00
アドレス
000541H
W
: ライトオンリ
本レジスタは書込みのみ可能で , 読出しはできません。カウント停止中に CCR レジス
タの CTUT ビットに "1" を書き込むことで , 本レジスタの値を UDCR に転送すること
が可能です ( ソフトウェアによるリロード)
。
<注意事項>
16 ビットモード (M16E=1) のときは , 本レジスタに 16 ビットで一度に書き込んでくださ
い。
8 ビットモード (M16E=0) のときは , RCR00 のみに 8 ビットで書き込んでください。
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421
第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
13.3.3
MB91490 シリーズ
カウンタステータスレジスタ (CSR)
カウンタステータスレジスタ (CSR) により , アップダウンカウンタの状態の確認お
よび割込みの制御を行うことができます。
■ カウンタステータスレジスタ (CSR) のビット構成
図 13.3-4 カウンタステータスレジスタ (CSR) のビット構成
CSR0
アドレス
000547H
bit7
CSTR
R/W
bit6
CITE
R/W
bit5
UDIE
R/W
bit4
CMPF
R/W
bit3
OVFF
R/W
bit2
UDFF
R/W
bit1
UDF1
R
bit0
UDF0
R
初期値
00000000B
R/W : リード / ライト可能
R : リードオンリ
[bit7] CSTR:カウント起動ビット
UDCR のカウント動作の起動 / 停止を制御するビットです。
CSTR
カウント動作
0
カウント動作停止 [ 初期値 ]
1
カウント動作起動
[bit6] CITE:コンペア割込み許可ビット
CMPF がセットされた ( コンペアが発生した ) 場合に , CPU への割込み出力の許可 /
禁止を制御するビットです。
CITE
コンペア割込み許可
0
コンペア割込み禁止 [ 初期値 ]
1
コンペア割込み許可
[bit5] UDIE:オーバフロー / アンダフロー割込み許可ビット
OVFF/UDFF がセットされた ( オーバフロー/ アンダフローが発生した ) 場合に , CPU
への割込み出力の許可 / 禁止を制御するビットです。
UDIE
422
オーバフロー / アンダフロー割込み許可
0
オーバフロー / アンダフロー割込み禁止 [ 初期値 ]
1
オーバフロー / アンダフロー割込み許可
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第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
MB91490 シリーズ
[bit4] CMPF:コンペア検出フラグ
UDCR の値と RCR の値の比較結果が等しくなったことを示すフラグです。
"0" 書込みのみ可能で , "1" 書込みはできません。
CMPF
コンペア検出フラグ内容
0
比較結果が一致していない [ 初期値 ]
1
比較結果は一致
[bit3] OVFF:オーバフロー検出フラグ
オーバフローの発生を示すフラグです。
"0" 書込みのみ可能で , "1" 書込みはできません。
OVFF
オーバフロー検出フラグ内容
0
オーバフローなし [ 初期値 ]
1
オーバフローあり
[bit2] UDFF:アンダフロー検出フラグ
アンダフローの発生を示すフラグです。
"0" 書込みのみ可能で , "1" 書込みはできません。
UDFF
アンダフロー検出フラグ内容
0
アンダフローなし [ 初期値 ]
1
アンダフローあり
[bit1, bit0] UDF1, UDF0:アップダウンフラグ
直前のカウント動作 ( アップ / ダウン ) を示すビットです。
読出しのみ可能で , 書込みはできません。
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UDF1
UDF0
0
0
入力なし [ 初期値 ]
0
1
ダウンカウント
1
0
アップカウント
1
1
アップ / ダウン同時発生
検出エッジ
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423
第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
13.3.4
MB91490 シリーズ
カウンタコントロールレジスタ (CCR)
カウンタコントロールレジスタ (CCR) は , アップダウンカウンタの動作モードを制
御するレジスタです。奇数チャネルと偶数チャネルでは bit15(M16E) の機能が異な
ります。
■ カウンタコントロールレジスタ (CCR) のビット構成
図 13.3-5 カウンタコントロールレジスタ (CCR) のビット構成
CCRH0
アドレス
000544H
bit15
M16E
R/W
bit8
CES0
R/W
初期値
00000000B
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CTUT UCRE RLDE UDCC CGSC CGE1 CGE0
R/W
R/W
R/W
R/W
R/W
R
R
初期値
-0001000B
bit14
CDCF
R/W
bit13
CFIE
R/W
bit12
CLKS
R/W
bit11
bit10
CMS1 CMS0
R/W
R/W
bit9
CES1
R/W
CCRL0
アドレス
000545H
bit7
―
R/W
R/W : リード / ライト可能
R : リードオンリ
― : 未定義ビット
[bit15] M16E:16 ビットモード許可設定ビット
8 ビット /16 ビット動作モード選択 ( 切換え ) ビットです。
M16E
424
16 ビットモード許可設定
0
8 ビット動作モード [ 初期値 ]
1
16 ビット動作モード
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第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
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[bit14] CDCF:カウント方向転換フラグ
カウント方向が変わった場合にセットされるフラグです。カウント起動中にカウン
ト方向がアップ→ダウン , またはダウン→アップに変わった場合に "1" にセットさ
れます。
"0" 書込みでクリアされます。
"1" 書込みは無視され , 本ビットの値は変化しません。
CDCF
方向転換検出
0
方向転換は行われていない [ 初期値 ]
1
方向転換が 1 回以上行われた
リセット直後のカウント方向はダウンカウント方向になっています。したがって ,
リセット直後のアップカウント時は CDCF に "1" がセットされます。
[bit13] CFIE:カウント方向転換割込み許可ビット
CDCF がセットされた場合の CPU に対しての割込み出力を制御するビットです。カ
ウント起動中に一度でもカウント方向が変わった場合に割込みを発生します。
CFIE
方向転換割込み許可
0
方向転換割込み禁止 [ 初期値 ]
1
方向転換割込み許可
[bit12] CLKS:内蔵プリスケーラ選択ビット
タイマモード選択時に , 内蔵プリスケーラの周波数を選択するビットです。
タイマモードでのみ有効で , このときはダウンカウントのみとなります。
CLKS
選択内部クロック
0
2 周辺クロック (CLKP) サイクル [ 初期値 ]
1
8 周辺クロック (CLKP) サイクル
[bit11, bit10] CMS1, CMS0:カウントモード選択ビット
カウントモードを選択するビットです。
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CMS1
CMS0
0
0
タイマモード ( ダウンカウント ) [ 初期値 ]
0
1
アップ / ダウンカウントモード
1
0
位相差カウントモード 2 逓倍
1
1
位相差カウントモード 4 逓倍
カウントモード
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425
第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
MB91490 シリーズ
[bit9, bit8] CES1, CES0:カウントクロックエッジ選択ビット
アップ / ダウンカウントモード時において , 内部回路の入力 , 外部端子 AIN および
BIN の検出エッジを選択するビットです。
アップ / ダウンカウントモード以外では , この設定は無効です。
CES1
CES0
0
0
エッジ検出禁止 [ 初期値 ]
0
1
立下りエッジ検出
1
0
立上りエッジ検出
1
1
立上り / 立下り両エッジ検出
選択エッジ
[bit7] Reserved:予約ビット
予約ビットです。必ず "0" を設定してください。
[bit6] CTUT:カウンタライトビット
RCR から UDCR へのデータ転送を行います。
このビットに "1" を書き込むと RCR から UDCR にデータが転送されます。
"0" 書込みは無効であり , 読出し値は常に "0" です。
カウント動作中 (CSR の CSTR ビットが "1" のとき ) に本ビットに "1" を書き込まな
いでください。
[bit5] UCRE:UDCR クリア許可ビット
コンペアによる UDCR のクリアを制御するビットです。
コンペア発生によるクリア以外の UDCR クリア機能 (ZIN 端子によるものなど ) に
は影響しません。
UCRE
コンペアによるカウンタのクリア
0
カウンタクリア禁止 [ 初期値 ]
1
カウンタクリア許可
[bit4] RLDE:リロード許可ビット
リロード機能の起動を制御するビットです。リロード機能起動時に UDCR がアンダ
フローを発生した場合に RCR の値を UDCR に転送します。
RLDE
426
リロード機能
0
リロード機能禁止 [ 初期値 ]
1
リロード機能許可
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第 13 章 アップダウンカウンタ
13.3 アップダウンカウンタのレジスタ
MB91490 シリーズ
[bit3] UDCC:UDCR クリアビット
UDCR をクリアするビットです。このビットに "0" を書き込むと UDCR が "0000H"
にクリアされます。
"1" 書込みは無効であり , 読出し値は常に "1" です。
[bit2] CGSC:カウンタクリア / ゲート選択ビット
外部端子 ZIN の機能を選択するビットです。
CGSC
ZIN 端子の機能
0
カウンタクリア機能 [ 初期値 ]
1
ゲート機能
[bit1, bit0] CGE1, CGE0:カウンタクリア / ゲートエッジ選択ビット
外部端子 ZIN の検出エッジ / レベルを選択するビットです。
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CGE1
CGE0
カウンタクリア機能選択時
ゲート機能選択時
0
0
エッジ検出禁止 [ 初期値 ]
レベル検出禁止 [ 初期値 ]
( カウントディセーブル )
0
1
立下りエッジ
"L" レベル
1
0
立上りエッジ
"H" レベル
1
1
設定禁止
設定禁止
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427
第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
13.4
MB91490 シリーズ
アップダウンカウンタの動作
アップダウンカウンタの動作について説明します。
■ カウントモード選択
本タイマ / カウンタは , 4 種類のカウントモードを有します。これらのカウントモード
の選択は , CCR レジスタの CMS1, CMS0 ビットで制御します。
CMS1
CMS0
0
0
タイマモード ( ダウンカウント ) [ 初期値 ]
0
1
アップ / ダウンカウントモード
1
0
位相差カウントモード 2 逓倍
1
1
位相差カウントモード 4 逓倍
カウントモード
● タイマモード [ ダウンカウント ]
タイマモードでは , 内部プリスケーラの出力をダウンカウントします。内部プリスケー
ラについては , CCRH0 レジスタの CLKS ビットによって 2 周辺クロック (CLKP) サイ
クル /8 周辺クロック (CLKP) サイクルの選択が可能です。
● アップ / ダウンカウントモード
アップダウンカウントモードでは , 外部端子 AIN および BIN の入力をカウントするこ
とでアップダウンカウントを行います。AIN 端子の入力はアップカウントを , BIN 端子
の入力はダウンカウントをそれぞれ制御します。
AIN 端子 , BIN 端子の入力はエッジ検出され , CCRH レジスタの CES1, CES0 ビットに
よって検出エッジの選択が可能です。
428
CES1
CES0
0
0
エッジ検出禁止 [ 初期値 ]
0
1
立下りエッジ検出
1
0
立上りエッジ検出
1
1
立上り / 立下り両エッジ検出
選択エッジ
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第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
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● 位相差カウントモード (2 逓倍 /4 逓倍 )
位相差カウントモードでは , エンコーダの出力信号 A 相 , B 相の位相差をカウントする
ため , AIN 端子の入力エッジ検出時に BIN 端子の入力レベルを検出してカウントを行
います。
2 逓倍 /4 逓倍モードでは , AIN 端子入力と BIN 端子入力の位相差について , AIN の方
が早い場合にはアップカウントを , BIN の方が早い場合にはダウンカウントを行いま
す。
2 逓倍モードでは , BIN 端子の立上り / 立下り両方のエッジのタイミングで AIN 端子の
値を検出することでカウントを行います。このとき次のように実行されます。
BIN 端子のエッジ
AIN 端子のレベル
カウント
立上り ↑
"H" レベル
アップカウント
立上り ↑
"L" レベル
ダウンカウント
立下り ↓
"H" レベル
ダウンカウント
立下り ↓
"L" レベル
アップカウント
図 13.4-1 位相差カウントモード (2 逓倍 ) の動作概略
AIN端子
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
BIN端子
カウント値 0
+1
1
+1
2
+1
3
+1 +1
4
5
-1 +1
4 5
-1
4
-1
3
-1
2
-1
1
-1
0
4 逓倍モードでは , BIN 端子の立上り / 立下り両方のエッジのタイミングで AIN 端子の
値を検出し , また , AIN 端子の立下り / 立上り両方のエッジのタイミングで BIN 端子の
値を検出することでカウントを行います。このとき , 以下のように実行されます。
エッジ入力
エッジ
レベル入力
レベル
カウント
"H" レベル
アップカウント
"L" レベル
ダウンカウント
立下り ↓
"H" レベル
ダウンカウント
立下り ↓
"L" レベル
アップカウント
立上り ↑
"H" レベル
ダウンカウント
"L" レベル
アップカウント
立下り ↓
"H" レベル
アップカウント
立下り ↓
"L" レベル
ダウンカウント
立上り ↑
立上り ↑
BIN
AIN
立上り ↑
AIN
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BIN
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429
第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
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図 13.4-2 位相差カウントモード (4 逓倍 ) の動作概略
AIN端子
↓↑ ↓↑ ↓↑ ↓↑ ↓↑
↑
↑
↑ ↓↑ ↓↑ ↓↑ ↓↑
+1 +1 +1 +1 +1 +1 +1+1 +1+1
1 2 3 4 5 6 7 8 9 10
-1
9
+1
10
-1 -1 -1 -1 -1 -1 -1 -1 -1
9 8 7 6 5 4 3 2 1
BIN端子
カウント値 0
エンコーダ出力のカウントの際には A 相を AIN 端子に , B 相を BIN 端子に , Z 相を ZIN
端子に入力することで , 高精度で回転角度や回転数のカウント , 回転方向の検出などが
可能です。
なお , このカウントモード選択時は , CES1, CES0 ビットによる検出エッジの選択は無
効です。
■ リロード / コンペア機能
本カウンタには , リロード機能およびコンペアによるクリア機能があります。この 2 つ
の機能は組み合せて処理を行うことが可能です。以下に設定例を示します。
RLDE
UCRE
0
0
リロード / コンペアによるクリア禁止 [ 初期値 ]
0
1
コンペアによるクリア許可
1
0
リロード許可
1
1
リロード / コンペアによるクリア許可
リロード / コンペア機能
● リロード機能
リロード機能起動時には , アンダフロー発生の次のダウンカウントクロックタイミン
グで RCR の値を UDCR に転送します。このとき , UDFF ビットがセットされるととも
に割込み要求を発生します。
ダウンカウントを行わないモードでは , 本機能の起動は無効となります。
図 13.4-3 リロード機能の動作概略
(0FFFFH)
FFH
RCR
リロード割込み発生 リロード割込み発生
00H
アンダフロー
430
アンダフロー
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第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
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● コンペアによるクリア機能
コンペアによるクリア機能は , タイマモード以外のすべてのモードで使用可能です。コ
ンペア機能時は , RCR と UDCR の値が一致した場合に , CMPF ビットがセットされる
とともに割込み要求を発生します。また , コンペアクリア機能起動時は , その次のアッ
プカウントクロックのタイミングで UDCR をクリアします ( ダウンカウントではクリ
アされません ) 。
アップカウントを行わないモードでは , 本機能の起動は無効となります。
図 13.4-4 コンペア機能の動作概略
(0FFFFH)
FFH
コンペア一致
RCR
コンペア一致
00H
カウンタクリア, カウンタクリア,
割込み発生
割込み発生
■ リロード / コンペア機能同時起動
リロード / コンペア機能起動時は , 任意幅でのアップ / ダウンカウントが可能です。
リロード機能により , アンダフロー時に起動して RCR の値を UDCR に転送します。ま
た , コンペア機能により , RCR と UDCR の値が一致した場合に UDCR をクリアします。
この両機能を利用して , "0000H" ∼ RCR の間でアップ / ダウンカウントを行います。
図 13.4-5 リロード / コンペア機能同時起動時の動作概略
FFH
RCR
コンペア一致
コンペア一致
リロード
リロード
リロード
コンペア一致
00H
カウンタクリア
アンダフロー
アンダフロー
カウンタクリア
カウンタクリア
アンダフロー
コンペア一致時またはリロード ( アンダフロー ) 時に CPU に割込みを発生することが
できます。また , これらの割込み出力のイネーブルは個別に制御可能です。
UDCR に対してクリアを行う場合のタイミングについて , カウント起動中と停止中で
は異なります。
カウント動作中のソフトウェアによるリロード (CTUT ビットへの "1" 書込み ) は禁止
です。
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第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
MB91490 シリーズ
• カウント動作中にクリアのイベントが発生した場合は , すべてカウントクロックに
同期して行われます。
UDCR
0065H
0066H
0000H
0001H
このクロックに同期する
クリアイベント
カウントクロック
<参考>
カウント動作中のアンダフローによるリロードは , すべてカウントクロックに同期して行
われます。
• カウント動作中にクリアのイベントが発生した場合で , カウントクロック同期待ち
(同期させるためのカウント入力を待っている状態) のままカウントを停止させた場
合は , 停止した時点でクリアが行われます。
UDCR
0065H
0066H
0000H
クリアイベント
カウントクロック
ディセーブル(カウント禁止)
カウントイネーブル
イネーブル(カウント許可)
• カウント中にリロードおよびクリアのイベントが発生した場合は , イベント発生時
点で処理が行われます。
UDCR
0065H
0080H
リロード/
クリアイベント
コンペアによるクリアについては , UDCR と RCR の値が一致し , さらにアップカウン
トが行われたときにクリアが行われます。UDCR と RCR の値が一致した場合において
も , その後 , ダウンカウントやカウント停止になった場合にはクリアは行われません。
クリア / リロードのタイミングについて , クリアはリセット入力以外のすべてのイベン
トで , また , リロードもすべてのイベントにおいて上記タイミングに従います。
クリアイベントとリロードイベントが同時に発生した場合はクリアイベントが優先と
なります。
432
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第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
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■ UDCR へのデータの書込み
UDCR へデータバスから直接データを書き込むことはできません。UDCR に任意の値
を書き込む場合は , 以下のような手順で書き込む必要があります。
1. UDCR に書き込むデータを , まず RCR に書き込む (RCR のデータは失われるので注
意)。
2. CCR の CTUT ビットに "1" を書き込むことにより , RCR から UDCR にデータが転送
される。
以上の動作は , カウント停止中 (CSR の CSTR ビットが "0" のとき ) に行ってください。
<参考>
誤ってカウント中に CTUT ビットに "1" を書き込むと , 書き込んだタイミングで RCR の
値が UDCR に転送されます。
カウンタのクリアについては , 上記以外に以下の方法があります。
• リセット入力によるクリア
• ZIN 端子からのエッジ入力によるクリア
• CCR の UDCC ビットに "0" を書き込むことによるクリア
• コンペア機能によるクリア
これらの書込みは , カウント起動 / 停止にかかわらず行うことができます。
■ カウントクリア / ゲート機能
ZIN 端子は CCR レジスタの CGSC ビットによって , カウントクリア機能またはゲート
機能を選択して使用可能です。
カウントクリア機能起動時は , ZIN 端子によりカウンタのクリアを行います。ZIN 端子
のどのエッジ入力でカウントを行うかを CCRL レジスタの CGE1, CGE0 ビットで制御
可能です。
ゲート機能起動時は, ZIN端子によりカウントのイネーブル/ディセーブルを行います。
ZIN 端子のどのレベル入力でイネーブルとするかを CCR レジスタの CGE1, CGE0 ビッ
トで制御可能です。
本機能はすべてのモードで有効です。
表 13.4-1 ZIN 端子の機能
CGSC
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ZIN 端子の機能
0
カウンタクリア機能 [ 初期値 ]
1
ゲート機能
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433
第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
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表 13.4-2 カウントクリア / ゲート機能
CGE1
CGE0
カウンタクリア機能選択時
ゲート機能選択時
0
0
エッジ検出禁止 [ 初期値 ]
レベル検出禁止 [ 初期値 ]
( カウントディセーブル )
0
1
立下りエッジ
"L" レベル
1
0
立上りエッジ
"H" レベル
1
1
設定禁止
設定禁止
■ カウント方向フラグ
カウント方向フラグ (UDF1, UDF0) は , アップ / ダウンカウント時に , 直前のカウント
がアップカウントであったかダウンカウントであったかを示します。AIN, BIN 両端子
の入力から生成されたカウントクロックから判断して , カウントのたびにフラグを書
き換えます。モータの制御などで , 現在の回転方向を知りたい場合はこのフラグを参照
することで判断できます。
表 13.4-3 カウント方向フラグ
UDF1
UDF0
0
0
入力なし [ 初期値 ]
0
1
ダウンカウント
1
0
アップカウント
1
1
アップ / ダウン同時発生 ( カウントは行われない )
カウント方向
■ カウント方向転換フラグ
カウント方向転換フラグ (CDCF) は , カウント方向がアップ / ダウンで変わった場合に
セットされます。また , このフラグがセットされると同時に CPU に対して割込み要求
を発生させることができます。この割込みとカウント方向フラグを参照することによ
り , カウント方向の変化の向きを判断することができます。ただし , 方向転換の期間が
短く , 連続して発生した場合などは , 方向転換後のフラグの示す方向が元に戻り同一方
向となる場合があるので注意が必要です。
表 13.4-4 カウント方向転換フラグ
CDCF
方向転換検出
0
方向転換は行われていない [ 初期値 ]
1
方向転換が 1 回以上行われた
■ コンペア検出フラグ
コンペア検出フラグ (CMPF) は , カウント動作中に UDCR の値と RCR の値が等しく
なったときにセットされます。カウントアップ / ダウン一致のほか , リロードイベント
発生による一致 , カウント起動時に既に一致している場合もセットされます。
434
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第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
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■ 8 ビット /16 ビット動作
このモジュールは , 8 ビットアップダウンカウンタ , または 16 ビットアップダウンカウ
ンタとして使用できます。CCR レジスタの M16E ビットに "0" を書き込むことにより 8
ビットモードとなり , "1" を書き込むことにより 16 ビットモードとなります。
■ 割込み発生タイミング
割込みフラグ
フラグセット割込み
CDCF
( カウント方向
転換フラグ )
カウント方向が変
わったカウント時に ,
セットと同時に割込
み発生
CMPF
( コンペア検出
フラグ )
アップカウント /
ダウンカウント /
リロードカウント起
動時に , RCR と
UDCR が一致をする
と , フラグセットと
同時に割込み発生
リロード
RCR と UDCR の
一致を次のアップ
カウントタイミン
グで UDCR をク
リア ( ダウンカウ
ント時はクリアさ
れません )
カウント "FFFFH" の
OVFF
( オーバフロー
検出フラグ )
UDFF
( アンダフロー
検出フラグ )
クリア
カウント "FFFFH"
次のアップカウント
タイミングで , フラ
グセットと同時に割
込み発生
の次のカウントタ
イミングで UDCR
をクリア
カウント "0000H" の
カウント "0000H"
次のダウンカウント
タイミングで , フラ
グセットと同時に割
込み発生
の次のカウントタ
イミングで RCR
の値を UDCR に
転送
• RCR はリロード値とコンペア値を兼用しているため , リロードが実行されると , コ
ンペアフラグが必ずセットされます。
• クリア機能を有効にしたダウンカウント実行時 , コンペア一致が発生した後にアッ
プカウントが行われるとクリアが発生します。
■ 注意事項
カウントリセット直後のカウント方向はダウンカウント方向になっています。した
がって, リセット直後のアップカウントでは方向転換が行われたことを示すCDCFビッ
トに "1" がセットされます。
アップカウントレジスタ (UDCR) がフルカウントになった場合 , キャリなしでカウント
を続けます。見かけ上 , アップダウンカウントレジスタがクリアされてカウントを続け
ることになります。
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435
第 13 章 アップダウンカウンタ
13.4 アップダウンカウンタの動作
436
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第 14 章
マルチファンクション
シリアルインタフェース
マルチファンクションシリアルインタフェースの
機能と動作について説明します。
14.1 マルチファンクションシリアルインタフェースの特長
14.2 UART( 非同期シリアルインタフェース )
14.3 UART( 非同期シリアルインタフェース ) の概要
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
14.5 UART の割込み
14.6 UART の動作
14.7 専用ボーレートジェネレータ
14.8 動作モード 0 ( 非同期ノーマルモード ) 設定手順と
プログラムフロー
14.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定
手順とプログラムフロー
14.10 UART モードの注意事項
14.11 CSIO( クロック同期シリアルインタフェース )
14.12 CSIO( クロック同期シリアルインタフェース ) の
概要
14.13 CSIO( クロック同期シリアルインタフェース ) の
レジスタ
14.14 CSIO( クロック同期シリアルインタフェース ) の
割込み
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
14.16 専用ボーレートジェネレータ
14.17 CSIO( クロック同期シリアルインタフェース ) 設定手
順とプログラムフロー
14.18 CSIO モードの注意事項
14.19 I2C インタフェース
14.20 I2C インタフェースの概要
14.21 I2C インタフェースのレジスタ
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437
第 14 章 マルチファンクション シリアルインタフェース
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14.22 I2C インタフェースの割込み
14.23 専用ボーレートジェネレータ
14.24 I2C モードの注意事項
438
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第 14 章 マルチファンクション シリアルインタフェース
14.1 マルチファンクションシリアルインタフェースの特長
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マルチファンクションシリアルインタフェースの特長
14.1
マルチファンクションシリアルインタフェースには以下の特長があります。
■ インタフェースモード
マルチファンクションシリアルインタフェースは動作モードの設定により , 以下のイ
ンタフェースモードを選択可能です。
• UART0 ( 非同期ノーマルシリアルインタフェース )
• UART1 ( 非同期マルチプロセッサシリアルインタフェース )
• CSIO ( クロック同期式シリアルインタフェース ) (SPI に対応可能 )
• I2C (I2C バスインタフェース )
■ インタフェースモードの切換え
各シリアルインタフェースで通信を行う場合には , 表 14.1-1 のレジスタで動作モード
を設定してから通信を開始します。
図 14.1-1 SMR レジスタのビット構成
SMR
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
ch.0 000063H
ch.1 000073H
ch.2 000083H
bit1
bit0
MD2
MD1
MD0
−
SBL
BDS SCKE SOE
リード / ライト (R/W) (R/W) (R/W) ( − ) (R/W) (R/W) (R/W) (R/W)
初期値
(0)
(0)
(0)
(−)
(0)
(0)
(0)
(0)
表 14.1-1 インタフェースモードの切換え
MD2
MD1
MD0
インタフェースモード
0
0
0
UART0 ( 非同期ノーマルシリアルインタフェース )
0
0
1
UART1 ( 非同期マルチプロセッサシリアルインタフェース )
0
1
0
CSIO ( クロック同期式シリアルインタフェース ) (SPI に対応可能 )
1
0
0
I2C (I2C バスインタフェース )
( 注意事項 ) 上記以外は設定禁止です。
<注意事項>
• 1 つのシリアルインタフェースで送信あるいは受信動作中にモードの切換えを行った場
合の送受信に関する動作の保証はできません。
• 動作モードを変更すると , ほかのレジスタは初期化されますので動作モードは最初に設
定してください。ただし , 16 ビット書込みで SCR と SMR を同時に書き込んだとき ,
SCR には書き込んだ内容が反映されます。
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439
第 14 章 マルチファンクション シリアルインタフェース
14.2 UART( 非同期シリアルインタフェース )
14.2
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UART( 非同期シリアルインタフェース )
マルチファンクションシリアルインタフェースの機能のうち , 動作モード 0, 1 でサ
ポートしている UART 機能について説明します。
● UART( 非同期シリアルインタフェース )
● UART( 非同期シリアルインタフェース ) の概要
● UART( 非同期シリアルインタフェース ) のレジスタ
• シリアル制御レジスタ (SCR)
• シリアルモードレジスタ (SMR)
• シリアルステータスレジスタ (SSR)
• 拡張通信制御レジスタ (ESCR)
• 受信データレジスタ / 送信データレジスタ (RDR0 ∼ RDR2/TDR0 ∼ TDR2)
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
● UART の割込み
• 受信割込み発生とフラグセットのタイミング
• 送信割込み発生とフラグセットのタイミング
● UART の動作
● 専用ボーレートジェネレータ
• ボーレート設定
● 動作モード 0 ( 非同期ノーマルモード ) 設定手順と プログラムフロー
● 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順とプログラムフロー
440
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第 14 章 マルチファンクション シリアルインタフェース
14.3 UART( 非同期シリアルインタフェース ) の概要
MB91490 シリーズ
14.3
UART( 非同期シリアルインタフェース ) の概要
UART( 非同期シリアルインタフェース ) は , 外部装置と非同期通信 ( 調歩同期 ) をす
るための汎用のシリアルデータ通信インタフェースです。双方向通信機能 ( ノーマ
ルモード ) , マスタ / スレーブ型通信機能 ( マルチプロセッサモード : マスタ / スレー
ブ両方サポート ) をサポートしています。
■ UART( 非同期シリアルインタフェース ) の機能
機能
1
データ
2
シリアル入力
3
転送形式
4
ボーレート
• 専用ボーレートジェネレータ (15 ビットリロードカウンタ構成 )
• 外部クロック入力をリロードカウンタで調節可能。
5
データ長
5 ビット ∼ 9 ビット ( ノーマルモード時 ), 7 ビット , 8 ビット ( マル
チプロセッサモード時 )
6
信号方式
NRZ (Non Return to Zero) , 反転 NRZ
7
スタートビット検出
8
全二重ダブルバッファ
3 回オーバサンプリングを行い , サンプリング値の多数決により受
信値を決定します。
非同期
• スタートビット立下りエッジに同期 (NRZ 方式の場合 )
• スタートビット立上りエッジに同期 ( 反転 NRZ 方式の場合 )
• フレーミングエラー
• オーバランエラー
• パリティエラー *
受信エラー検出
• 受信割込み
( 受信完了 , フレーミングエラー , オーバランエラー , パリティ
エラー *)
• 送信割込み ( 送信データエンプティ , 送信バスアイドル )
• 送受信とも拡張インテリジェント I/O サービス (EI2OS), および
DMA 機能あり
9
割込み要求
10
マスタ / スレーブ型通信
機能 ( マルチプロセッサ
モード )
1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能
( マスタとスレーブシステムの両方をサポート )
* : パリティエラーはノーマルモード時のみ。
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441
第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
14.4
MB91490 シリーズ
UART( 非同期シリアルインタフェース ) のレジスタ
UART( 非同期シリアルインタフェース ) のレジスタ一覧を示します。
■ UART( 非同期シリアルインタフェース ) のレジスタ一覧
図 14.4-1 UART( 非同期シリアルインタフェース ) のレジスタ一覧
bit15
アドレス
000062H 000063H
000072H 000073H
000082H 000083H
bit8 bit7
bit0
SCR ( シリアル制御レジスタ ) SMR ( シリアルモードレジスタ )
000060H 000061H
SSR
000070H 000071H
ESCR ( 拡張通信制御レジスタ )
(
シリアルステータスレジスタ
)
000080H 000081H
000066H 000067H
UART 000076H 000077H
000086H 000087H
RDR/TDR
( 送受信データレジスタ )
000064H 000065H
000074H 000075H
000084H 000085H
BGR1
( ボーレートジェネレータ
レジスタ 1)
BGR0
( ボーレートジェネレータ
レジスタ 0)
000068H 000069H
000078H 000079H
000088H 000089H
−
−
表 14.4-1 UART ( 非同期シリアルインタフェース ) ビット配置
bit15 bit14 bit13 bit12 bit11 bit10
SCR/SMR UPCL
SSR/
ESCR
REC
BGR1/
BGR0
442
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RXE
TXE
MD2
MD1
MD0
−
SBL
BDS
SCKE
SOE
TBI
−
−
INV
PEN
P
L2
L1
L0
D8
(AD)
D7
D6
D5
D4
D3
D2
D1
D0
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
−
RIE
TIE
−
PE
FRE
ORE RDRF TDRE
TDR/RDR
TBIE
bit9
−
EXT
B14
B13
B12
B11
B10
B9
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第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
MB91490 シリーズ
■ 動作モード
UART( 非同期シリアルインタフェース ) は , 2 つの異なるモードで動作します。シリア
ルモードレジスタ (SMR) の MD2, MD1, MD0 によって決定されます。
表 14.4-2 UART( 非同期シリアルインタフェース ) の動作モード
動作モード
MD2
MD1
MD0
種類
0
0
0
0
UART0 ( 非同期ノーマルモード )
1
0
0
1
UART1 ( 非同期マルチプロセッサモード )
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443
第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
MB91490 シリーズ
シリアル制御レジスタ (SCR)
14.4.1
シリアル制御レジスタ (SCR) は , 送受信の許可 / 禁止 , 送受信割込みの許可 / 禁止 ,
送信バスアイドル割込みの許可 / 禁止 , UART リセットをすることができます。
■ シリアル制御レジスタ (SCR)
図 14.4-2 にシリアル制御レジスタ (SCR) のビット構成を , 表 14.4-3 に各ビットの機能
を示します。
図 14.4-2 シリアル制御レジスタ (SCR) のビット構成
SCR
bit15
アドレス: UPCL
ch.0 000062H
R/W
ch.1 000072H
ch.2 000082H
bit14
bit13
bit12
bit11
bit10
bit9
bit8
-
-
RIE
TIE
TBIE
RXE
TXE
-
-
R/W
R/W
R/W
R/W
R/W
・・・・・・・・・・・・・・・・・・・・・ bit0
bit7
(SMR)
TXE
0
1
送信許可ビット
送信禁止
送信許可
RXE
0
1
受信許可ビット
受信禁止
受信許可
TBIE
0
1
初期値
0--00000B
送信バスアイドル割込み許可ビット
送信バスアイドル割込み禁止
送信バスアイドル割込み許可
TIE
0
1
送信割込み許可ビット
送信割込み禁止
送信割込み許可
RIE
0
1
受信割込み許可ビット
受信割込み禁止
受信割込み許可
未定義ビット
リード時,値は不定です。ライト時,影響しません。
UPCL
R/W
-
: リード/ライト可能
: 未定義ビット
0
1
プログラマブルクリアビット
書込み時
読出し時
影響なし
常に"0"をリード
プログラマブルクリア
: 初期値
444
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第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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表 14.4-3 シリアル制御レジスタ (SCR) の各ビットの機能説明 (1 / 2)
ビット名
機能
UART の内部状態を初期化するビットです。
"1" を設定した場合:
• UART を直接リセット ( ソフトウェアリセット ) します。ただし ,
レジスタの設定は維持されます。その際 , 送受信状態のものは直ち
に切断されます。
bit15
UPCL:
プログラマブル
クリアビット
• ボーレートジェネレータは, BGR1/BGR0レジスタの設定値をリロー
ドし , 再スタートします。
• すべての送受信割込み要因 (PE, FRE, ORE, RDRF, TDRE, TBI) は初
期化 (000011B) されます。
"0" を設定した場合:影響ありません。
リード時は , 常に "0" が読み出されます。
( 注意事項 ) 割込み禁止に設定した後に , プログラマブルクリアを
実行してください。
bit14,
bit13
未定義ビット
bit12
RIE:
受信割込み
許可ビット
リードした場合 : 値は未定です。
ライトした場合 : 影響しません。
• CPU への受信割込み要求出力を許可 / 禁止するビットです。
• RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , または
エラーフラグビット (PE, ORE, FRE) のいずれかが "1" の場合に受信
割込み要求を出力します。
bit11
bit10
TIE:
送信割込み
許可ビット
TBIE:
送信バス
アイドル割込み
許可ビット
• CPU への送信割込み要求出力を許可 / 禁止するビットです。
• TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力し
ます。
• CPU への送信バスアイドル割込み要求出力を許可 / 禁止するビッ
トです。
• TBIE ビットと TBI ビットが "1" のとき , 送信バスアイドル割込み
要求を出力します。
UART の受信動作を許可 / 禁止します。
• "0" に設定した場合:受信動作が禁止されます。
• "1" に設定した場合:受信動作が許可されます。
bit9
RXE:
受信許可ビット
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( 注意事項 )
受信動作許可 (RXE=1) にしても , スタートビットの立
下りエッジ (NRZ フォーマット (INV=0) の場合 ) が入
力されないと受信動作を開始しません ( 反転 NRZ
フォーマット (INV=1) の場合は , 立上りエッジが入力
されるまで受信動作を開始しません )。
受信中に受信動作を禁止 (RXE=0) した場合には , 直ち
に受信動作を停止します。
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445
第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
MB91490 シリーズ
表 14.4-3 シリアル制御レジスタ (SCR) の各ビットの機能説明 (2 / 2)
ビット名
機能
UART の送信動作を許可 / 禁止します。
• "0" に設定した場合:送信動作が禁止されます。
bit8
TXE:
送信許可ビット
• "1" に設定した場合:送信動作が許可されます。
( 注意事項 )
446
送信中に送信動作を禁止 (TXE=0) した場合には , 直ち
に送信動作を停止します。
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第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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シリアルモードレジスタ (SMR)
14.4.2
シリアルモードレジスタ (SMR) は , 動作モードの設定 , 転送方向 , データ長 , ストッ
プビット長の選択 , およびシリアルデータとシリアルクロックの端子への出力許可 /
禁止の設定を行います。
■ シリアルモードレジスタ (SMR)
図 14.4-3 にシリアルモードレジスタ (SMR) のビット構成を , 表 14.4-4 に各ビットの機
能を示します。
図 14.4-3 シリアルモードレジスタ (SMR) のビット構成
bit15 ・・・・・・・・・・・・・・・・・・・ bit8
SMR
アドレス:
ch.0 000063H
ch.1 000073H
ch.2 000083H
bit7
bit6
bit5
MD2 MD1 MD0
(SCR)
bit1
bit0
初期値
bit4
bit3
bit2
-
SBL
BDS SCKE SOE 000‐0000B
R/W R/W R/W R/W R/W R/W R/W R/W
SOE
0
1
シリアルデータ出力許可ビット
SOT出力禁止
SOT出力許可
SCKE
シリアルクロック出力許可ビット
SCK出力禁止
または
SCK入力許可
SCK出力許可
0
1
BDS
0
1
SBL
0
1
転送方向選択ビット
LSBファースト(最下位ビットから転送)
MSBファースト(最上位ビットから転送)
ストップビット長選択ビット
1ビット
2ビット
未定義ビット
リード時,値は不定です。ライト時,影響しません。
R/W :リード/ライト可能
:未定義ビット
-
:初期値
MD2 MD1 MD0
動作モード設定ビット
0
0
0
動作モード0(非同期ノーマルモード)
0
0
1
動作モード1(非同期マルチプロセッサモード)
0
1
0
動作モード2(クロック同期モード)
1
0
0
動作モード4(I2Cモード)
(注意事項) 本章では動作モード0,動作モード1のレジスタおよび動作に
ついて説明します
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447
第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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表 14.4-4 シリアルモードレジスタ (SMR) の各ビットの機能説明
ビット名
機能
非同期シリアルインタフェースの動作モードを設定します。
"000B": 動作モード 0( 非同期ノーマルモード ) に設定されます。
"001B": 動作モード 1 ( 非同期マルチプロセッサモード ) に設定され
ます。
"010B": 動作モード 2( クロック同期モード ) に設定されます。
MD2, MD1,
MD0:
動作モード
設定ビット
bit4
未定義ビット
リードした場合:値は不定です。
ライトした場合:影響しません。
SBL:
ストップ
ビット長選択
ビット
ストップビット ( 送信データのフレームエンドマーク ) のビット長を
設定します。
"0" に設定した場合:ストップビットは , 1 ビットに設定されます。
"1" に設定した場合:ストップビットは , 2 ビットに設定されます。
( 注意事項 ) 受信時は , 常にストップビットの 1 ビット目だけを検出
します。
本ビットは送信が禁止 (TXE=0) のときに設定してくだ
さい。
BDS:
転送方向選択
ビット
転送シリアルデータを最下位ビット側から先に転送するか (LSB ファー
スト , BDS=0) 最上位ビット側から先に転送するか (MSB ファースト ,
BDS=1) を選択するビットです。
( 注意事項 ) 本ビットは , 送受信が禁止 (TXE=RXE=0) のときに設定
してください。
bit1
SCKE:
シリアル
クロック出力
許可ビット
シリアルクロックの入出力ポートを制御するビットです。
"0" に設定した場合:
SCK"H" 出力 , または SCK 入力許可となります。SCK 入力として
使う場合は汎用入出力ポートを入力ポートに設定してください。
また , 外部クロック選択ビットによって外部クロックを選択
(BGR:EXT=1) してください。
"1" に設定した場合:SCK 出力許可となります。
bit0
SOE:
シリアル
データ出力
許可ビット
シリアルデータの出力を許可 / 禁止するビットです。
"0" に設定した場合:出力禁止です。
"1" に設定した場合:SOT 出力許可となります。
bit3
bit2
448
"100B": 動作モード 4(I2C モード ) に設定されます。
bit7
∼
bit5
本章では動作モード 0( 非同期ノーマルモード ), 動作モード 1( 非同期
マルチプロセッサモード ) のレジスタまたは動作について説明しま
す。
( 注意事項 ) 上記の設定以外は禁止です。
動作モードを切り換える場合は , プログラマブルクリア
実行 (SCR:UPCL=1) 後 , 動作モードを切り換えてくださ
い。動作モード設定後 , 各レジスタを設定してくださ
い。
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第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
<注意事項>
動作モードを変更すると , ほかのレジスタは初期化されますので動作モードは最初に設定
してください。ただし , 16 ビット書込みで SCR と SMR を同時に書き込んだとき , SCR
には書き込んだ内容が反映されます。
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449
第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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シリアルステータスレジスタ (SSR)
14.4.3
シリアルステータスレジスタ (SSR) は , 送受信の状態の確認 , 受信エラーフラグの
確認 , また , 受信エラーフラグをクリアします。
■ シリアルステータスレジスタ (SSR)
図 14.4-4 にシリアルステータスレジスタ (SSR) のビット構成を , 表 14.4-5 に各ビット
の機能を示します。
図 14.4-4 シリアルステータスレジスタ (SSR) のビット構成
SSR
アドレス:
ch.0 000060H
ch.1 000070H
ch.2 000080H
bit15
bit14
bit13
REC
-
PE
bit12
FRE
R/W
-
R
R
bit11
bit10
bit9
bit8
・・・・・・・・・・・・・・・・・・・・・ bit0
bit7
(ESCR)
ORE RDRF TDRE TBI
R
R
R
初期値
0-000011B
R
TBI
0
1
送信バスアイドルフラグビット
送信中
送信動作なし
TDRE
0
1
送信データエンプティフラグビット
送信データレジスタTDR にデータが存在する
送信データレジスタTDRがエンプティ
RDRF
受信データフルフラグビット
受信データレジスタRDR がエンプティ
受信データレジスタRDR にデータが存在する
0
1
ORE
0
1
オーバランエラーフラグビット
オーバランエラーなし
オーバランエラーあり
FRE
0
1
フレーミングエラーフラグビット
フレーミングエラーなし
フレーミングエラーあり
PE
0
1
パリティエラーフラグビット
パリティエラーなし
パリティエラーあり
未定義ビット
リード時,値は不定です。ライト時,影響しません。
REC
R/W
:リード/ライト可能
R
:リードオンリ
-
0
1
受信エラーフラグクリアビット
書込み時
読出し時
影響なし
常に"0"をリード
受信エラーフラグ
(PE,FRE,ORE)のクリア
:未定義ビット
:初期値
450
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14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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表 14.4-5 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (1 / 2)
ビット名
bit15
REC:
受信エラー
フラグクリア
ビット
機能
シリアルステータスレジスタ (SSR) の PE, FRE, ORE フラグをクリ
アするビットです。
• "1" 書込みで , エラーフラグがクリアされます。
• "0" 書込みは , 影響しません。
リードした場合 , 常に "0" が読み出されます。
bit14
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
• ESCR:PEN=1 で受信時にパリティエラーが発生すると "1" にセッ
bit13
PE:
パリティエラー
フラグビット
( 動作モード 0
のみ機能 )
トされ , シリアルステータスレジスタ (SSR) の REC ビットに "1"
を書き込むとクリアされます。
• PE ビットと SCR:RIE ビットが "1" の場合 , 受信割込み要求を出
力します。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR) の
データは無効です。
• 受信時にフレーミングエラーが発生すると "1" にセットされ , シ
リアルステータスレジスタ (SSR) の REC ビットに "1" を書き込
bit12
FRE:
フレーミング
エラーフラグ
ビット
むとクリアされます。
• FRE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力し
ます。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR) の
データは無効です。
• 受信時にオーバランが発生すると "1" にセットされ , シリアルス
テータスレジスタ (SSR) の REC ビットに "1" を書き込むとクリ
bit11
ORE:
オーバラン
エラーフラグ
ビット
アされます。
• ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力し
ます。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR) の
データは無効です。
• 受信データレジスタ (RDR) の状態を示すフラグです。
bit10
RDRF:
受信データ
フルフラグ
ビット
• RDR に受信データがロードされると "1" にセットされ , 受信デー
タレジスタ (RDR) を読み出すと "0" にクリアされます。
• RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力
します。
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451
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14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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表 14.4-5 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (2 / 2)
ビット名
機能
• 送信データレジスタ (TDR) の状態を示すフラグです。
• TDR に送信データを書き込むと "0" となり , TDR に有効なデー
bit9
TDRE:
送信データ
エンプティ
フラグビット
タが存在していることを示します。データが送信シフトレジスタ
にロードされて送信が開始されると "1" になり , TDR に有効な
データが存在していないことを示します。
• TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力
します。
• シリアル制御レジスタ (SCR) の UPCL ビットに "1" をセットする
と , TDRE ビットは "1" になります。
• UART が送信動作をしていないことを示すビットです。
• 送信データレジスタ (TDR) へ送信データを書き込んだ場合に本
ビットは "0" になります。
bit8
TBI:
送信バス
アイドルフラグ
ビット
• 送信データレジスタがエンプティ (TDRE=1) で , 送信動作をして
いない場合に本ビットは "1" になります。
• シリアル制御レジスタ (SCR) の UPCL ビットに "1" をセットする
と TBI ビットは "1" になります。
• 本ビットが "1" で , 送信バスアイドル割込みが許可 (SCR:TBIE=1)
されていると送信割込み要求を出力します。
452
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14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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拡張通信制御レジスタ (ESCR)
14.4.4
拡張通信制御レジスタ (ESCR) は , 送受信データ長の設定 , パリティビットの許可 / 禁
止 , パリティビットの選択 , シリアルデータフォーマットの反転の設定ができます。
■ 拡張通信制御レジスタ (ESCR) のビット構成
図 14.4-5 に拡張通信制御レジスタ (ESCR) のビット構成を , 表 14.4-6 に各ビットの機
能を示します。
図 14.4-5 拡張通信制御レジスタ (ESCR) のビット構成
ESCR
bit15
・・・・・・・・・・・・・・・・・・・・・ bit8
アドレス:
ch.0 000061H
ch.1 000071H
ch.2 000081H
(SSR)
bit7
bit6
bit5
bit4
-
-
INV
PEN
-
-
R/W
R/W
L2
0
0
0
0
1
-
: リード/ライト可能
: 未定義ビット
: 初期値
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bit2
bit1
bit0
P
L2
L1
L0
R/W
R/W
R/W
R/W
初期値
--000000B
データ長選択ビット
8ビット長
5ビット長
6ビット長
7ビット長
9ビット長
L0
0
1
0
1
0
P
0
1
パリティ選択ビット
偶数パリティ
奇数パリティ
PEN
0
1
パリティ許可ビット
パリティ禁止
パリティ許可
INV
0
1
R/W
L1
0
0
1
1
0
bit3
反転シリアルデータフォーマットビット
NRZフォーマット
反転NRZフォーマット
未定義ビット
リード時,値は不定です。ライト時,影響しません。
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453
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14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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表 14.4-6 拡張通信制御レジスタ (ESCR) の各ビットの機能説明
ビット名
機能
bit7,
bit6
未定義ビット
リードした場合:値は不定です。
ライトした場合:影響しません。
bit5
INV:
反転シリアルデータ
フォーマットビット
シリアルデータフォーマットを NRZ フォーマットまたは反転
NRZ フォーマットを選択します。
bit4
bit3
PEN:
パリティ許可ビット
( 動作モード 0 のみ
機能 )
P:
パリティ選択ビット
( 動作モード 0 のみ
機能 )
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどう
かを設定します。
• "0" に設定した場合:パリティビットは付加されません。
• "1" に設定した場合:パリティビットは付加されます。
( 注意事項 )
動作モード 1 のときは , 本ビットは内部で "0" に固
定されます。
パリティあり (ESCR:PEN=1) に設定した場合に , 奇数パリティ
"1" か偶数パリティ "0" のいずれかに設定します。
• "0" に設定した場合:偶数パリティに設定されます。
• "1" に設定した場合:奇数パリティに設定されます。
送受信データのデータ長を指定します。
• "000B" に設定した場合:データ長は , 8 ビットに設定されます。
• "001B" に設定した場合:データ長は , 5 ビットに設定されます。
bit2
∼
bit0
L2, L1, L0:
データ長選択ビット
• "010B" に設定した場合:データ長は , 6 ビットに設定されます。
• "011B" に設定した場合:データ長は , 7 ビットに設定されます。
• "100B" に設定した場合:データ長は , 9 ビットに設定されます。
( 注意事項 )
454
上記以外の設定は禁止です。
動作モード 1 では , データ長を 7, 8 ビットに設定し
てください。その他の設定は禁止です。
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第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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14.4.5
受信データレジスタ / 送信データレジスタ
(RDR0 ∼ RDR2/TDR0 ∼ TDR2)
受信データと送信データレジスタは同一アドレスに配置されています。読み出した
場合は受信データレジスタとして機能し , 書き込んだ場合は送信データレジスタとし
て機能します。
■ 受信データレジスタ (RDR)
図 14.4-6 にシリアル受信レジスタ (RDR) のビット構成を示します。
図 14.4-6 受信データレジスタ (RDR) のビット構成
RDR
アドレス
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ch.0 000066H
ch.1 000076H
ch.2 000086H
D8
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
R
初期値
00000000B
R:リードオンリ
受信データレジスタ (RDR) は , シリアルデータ受信用の 9 ビットのデータバッファレ
ジスタです。
• シリアル入力端子 (SIN 端子 ) に送られてきたシリアルデータ信号がシフトレジスタ
で変換されて , 受信データレジスタ (RDR) に格納されます。
• データ長に応じ , 以下のように上位ビットに "0" が入ります。
データ長
D8
D7
D6
D5
D4
D3
D2
D1
D0
9 ビット
X
X
X
X
X
X
X
X
X
8 ビット
0
X
X
X
X
X
X
X
X
7 ビット
0
0
X
X
X
X
X
X
X
6 ビット
0
0
0
X
X
X
X
X
X
5 ビット
0
0
0
0
X
X
X
X
X
• 受信データが受信データレジスタ (RDR) に格納されると , 受信データフルフラグ
ビット (SSR:RDRF) が "1" にセットされます。受信割込みが許可されている場合
(SSR:RIE=1) , 受信割込み要求が発生します。
• 受信データレジスタ (RDR) は , 受信データフルフラグビット (SSR:RDRF) が "1" の
状態で読み出してください。受信データフルフラグビット (SSR:RDRF) は , 受信デー
タレジスタ (RDR) を読み出すと自動的に "0" にクリアされます。
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14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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• 受信エラーが発生 (SSR:PE, ORE, FRE のいずれかが "1") した場合 , 受信データレ
ジスタ (RDR) のデータは無効となります。
• 動作モード 1 ( マルチプロセッサモード ) では , 7 ビット , 8 ビット長の動作となり ,
受信した AD ビットは , D8 ビットに格納されます。
• 9 ビット長転送 , および動作モード 1 の場合 , RDR の読出しは 16 ビットアクセスで
行います。
456
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14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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■ 送信データレジスタ (TDR)
図 14.4-7 に送信データレジスタのビット構成を示します。
図 14.4-7 送信データレジスタ (TDR) のビット構成
TDR
アドレス
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ch.0 000066H
ch.1 000076H
ch.2 000086H
D8
D7
D6
D5
D4
D3
D2
D1
D0
W
W
W
W
W
W
W
W
W
初期値
11111111B
W:ライトオンリ
送信データレジスタ (TDR) は , シリアルデータ送信用の 9 ビットデータバッファレジ
スタです。
• 送信動作が許可されている場合に (SCR:TXE=1) , 送信するデータを送信データレ
ジスタ (TDR) に書き込むと送信データが送信用シフトレジスタに転送され , シリア
ルデータに変換されてシリアルデータ出力端子 (SOT 端子 ) から送出されます。
• データ長に応じ , 以下のように上位ビットから順に無効データとなります。
データ長
D8
D7
D6
D5
D4
D3
D2
D1
D0
9 ビット
X X
X
X
X
X
X
X
X
8 ビット
無効
X
X
X
X
X
X
X
X
7 ビット
無効
無効
X
X
X
X
X
X
X
6 ビット
無効
無効
無効
X
X
X
X
X
X
5 ビット
無効
無効
無効
無効
X
X
X
X
X
• 送信データエンプティフラグ (SSR:TDRE) は , 送信データが送信データレジスタ
(TDR) に書き込まれると "0" クリアされます。
• 送信データエンプティフラグ (SSR:TDRE) は , 送信データが送信用シフトレジスタ
へ転送されて送信が開始されると "1" にセットされます。
• 送信データエンプティフラグ (SSR:TDRE) が "1" のとき , 送信データを書き込むこ
とができます。送信割込みが許可されている場合には送信割込みが発生します。送
信データの書込みは , 送信割込みの発生によるか , 送信データエンプティフラグ
(SSR:TDRE) が "1" の状態で行ってください。
• 送信データエンプティフラグ (SSR:TDRE) が "0" のときは , 送信データを書き込む
ことはできません。
• 動作モード 1 ( マルチプロセッサモード ) では , 7 ビット , 8 ビット長の動作となり ,
AD ビットの送信は , D8 ビットへの書込みにより行います。
• 9 ビット長転送 , および動作モード 1 の場合 , TDR への書込みは 16 ビットアクセス
で行います。
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14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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<注意事項>
送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用のレジ
スタです。送受信レジスタは同一アドレスに配置されているため , 書込み値と読出し値が
異なります。したがって , INC/DEC 命令などリードモディファイライト (RMW) 系命令は
使用できません。
458
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第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
14.4.6
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルクロックの分周
比を設定します。また , リロードカウンタのクロックソースとして外部クロックを
選択できます。
■ ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 14.4-8 にボーレートジェネレータレジスタ1, 0 (BGR1, BGR0)のビット構成を示しま
す。
図 14.4-8 ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
アドレス:
bit15
BGR0
ch.0 000065H
ch.1 000075H
ch.2 000085H
bit14
bit13
bit12
bit10
bit9
bit8
bit7
bit6
bit5
bit4
(BGR1)
EXT
R/W
bit11
R/W
R/W
R/W
R/W
bit3
bit2
bit1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
bit0
(BGR0)
00000000B
R/W
R/W
R/W
00000000B
BGR1
ch.0 000064H
ch.1 000074H
ch.2 000084H
R/W :リード/ライト可能
ボーレートジェネレータレジスタ0
BGR0
ライト
リード
リロードカウンタbit0~bit7に書き込む
BGR0の設定値の読み出す
BGR1
ライト
リード
ボーレートジェネレータレジスタ1
リロードカウンタbit8~bit14に書き込む
BGR1の設定値の読み出す
EXT
0
1
外部クロック選択ビット
内部クロック使用
外部クロック使用
• ボーレートジェネレータレジスタはシリアルクロックの分周比を設定します。
• BGR1 は上位ビット , BGR0 は下位ビットに対応し , カウントするリロード値の書込
み , BGR1/BGR0 の設定値の読出しが可能です。
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むとリ
ロードカウンタはカウントを開始します。
• bit15 の EXT ビットでリロードカウンタのクロックソースを内部クロックに使用す
るか , 外部クロックを使用するかを選択します。
EXT=0 に設定した場合 , 内部クロッ
クを選択します。EXT=1 に設定した場合 , 外部クロックを選択します。
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第 14 章 マルチファンクション シリアルインタフェース
14.4 UART( 非同期シリアルインタフェース ) のレジスタ
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<注意事項>
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) への書込みは , 16 ビットアクセ
スで行ってください。
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) の設定値を変更した場合 , カウ
ンタ値が "0000H" になってから , 新しい設定値がリロードされます。したがって , 新し
い設定値を即有効にしたい場合は , BGR1/BGR0 の設定値を変更した後 , プログラマブ
ルクリア (UPCL) を実行してください。
• リロード値が偶数の場合 , 受信シリアルクロックの "H" 幅と "L" 幅は "L" 幅の方が周辺
クロック (CLKP) 1 サイクル分長くなります。奇数の場合 , シリアルクロックの "H" 幅
と "L" 幅は同じになります。
• BGR1/BGR0 へは , 4 以上の値を設定してください。ただし , ボーレートの誤差とリロー
ド値の設定によって正常にデータを受信できないことがあります。
• ボーレートジェネレータ動作中に外部クロックの設定 (EXT=1) に変更する場合 , ボー
レートジェネレータ 1, 0 (BGR1, BGR0) に "0" を書き込み , プログラムクリア (UPCL)
実行後 , 外部クロック (EXT=1) に設定してください。
460
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第 14 章 マルチファンクション シリアルインタフェース
14.5 UART の割込み
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14.5
UART の割込み
UART には , 送受信割込みがあります。次に示す要因で割込み要求を発生させること
ができます。
• 受信データが受信データレジスタ (RDR) にセットされた場合 , または受信エラー
が発生した場合
• 送信データが送信データレジスタ (TDR) から送信用シフトレジスタに転送され ,
送信が開始された場合
• 送信バスアイドル ( 送信動作なし )
■ UART の割込み
UART の割込み制御ビットと割込み要因は表 14.5-1 のようになっています。
表 14.5-1 UART の割込み制御ビットと割込み要因
割込み
の種類
割込み
動作モード
要求
フラグ
フラグ レジスタ 0
1
ビット
割込み要因
RDRF
SSR
○
○
1 バイト受信
ORE
SSR
○
○
オーバラン
エラー
受信
割込み要因
許可ビット
割込み要求
フラグのクリア
受信データ (RDR) の読出し
SCR:RIE
FRE
SSR
○
○
フレーミング
エラー
PE
SSR
○
×
パリティエラー
TDRE
SSR
○
○
送信レジスタが SCR:TIE
エンプティ
TBI
SSR
○
○
送信動作なし
送信
SCR:TBIE
受信エラーフラグクリアビッ
ト (SSR:REC) への "1" 書込み
送信データ (TDR) への書込
み ( 送信再送 ) *
送信データ (TDR) への書込
み ( 送信再送 ) *
* : TDRE ビットが "0" になってから TIE ビットを "1" にしてください。
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第 14 章 マルチファンクション シリアルインタフェース
14.5 UART の割込み
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受信割込み発生とフラグセットのタイミング
14.5.1
受信時の割込みとしては , 受信完了 (SSR:RDRF) および受信エラーの発生 (SSR:
PE, ORE, FRE) があります。
■ 受信割込み発生とフラグセットのタイミング
最初のストップビットが検出されることにより , 受信データが受信データレジスタ
(RDR) に格納されます。受信が完了したとき (SSR:RDRF=1) または受信エラーが発生
(SSR:PE, ORE, FRE=1) すると各フラグがセットされます。そのとき , 受信割込みが許
可 (SSR:RIE=1) されていると受信割込みが発生します。
<注意事項>
受信エラーが発生した場合は , 受信データレジスタ (RDR) のデータは無効となります。
図 14.5-1 RDRF( 受信データフル ) フラグビットのセットタイミング
受信データ
ST
D0
D1
D5
D2
D6
D7
SP
ST
RDRF
受信割込み発生
図 14.5-2 FRE ( フレーミングエラー ) フラグビットのセットタイミング
受信データ
ST
D0
D1
D5
D2
D6
D7
SP
ST
RDRF
FRE
受信割込み発生
(注意事項) ・最初のストップビットが”L”レベルのとき, フレーミングエラーが発生します。
・フレーミングエラーが発生しても, RDRFは”1”にセットされデータは受信されますが, 受信データは無効です。
図 14.5-3 ORE ( オーバランエラー ) フラグビットのセットタイミング
受信データ
ST D0
D1
D2 D3
D4
D5
D6 D7
SP
ST
D0
D1 D2
D3
D4
D5
D6 D7
SP
RDRF
ORE
(注意事項) 受信データが読み出される前に(RDRF=1), 次のデータが転送されるとオーバランエラーが発生します。
462
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第 14 章 マルチファンクション シリアルインタフェース
14.5 UART の割込み
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14.5.2
送信割込み発生とフラグセットのタイミング
送信時の割込みとしては , 送信データが送信データレジスタ (TDR) から送信用シフ
トレジスタに転送され (SSR:TDRE=1) て送信が開始された場合と送信動作をして
いない場合 (SSR:TBI=1) に発生します。
■ 送信割込み発生とフラグセットのタイミング
● 送信データエンプティフラグ (TDRE) のセットタイミング
送信データレジスタ (TDR) に書き込まれたデータが送信シフトレジスタに転送される
と , 次のデータの書込みが可能な状態 (SSR:TDRE=1) になります。そのとき , 送信割込
みが許可 (SCR:TIE=1) されていると , 送信割込みが発生します。TDRE ビットはリード
オンリビットなので , 送信データレジスタ (TDR) へのデータ書込みにより "0" にクリア
されます。
図 14.5-4 送信データエンプティフラグ (TDRE) のセットタイミング
送信割込み発生
送信データ
(モード0,1)
ST
D0
送信割込み発生
D1 D2
D3
D4 D5 D6
D7
SP ST
D0 D1
D2
TDRE
TDR への書込み
ST:スタートビット D0~D7:データビット SP:ストップビット
● 送信バスアイドルフラグ (TBI) のセットタイミング
送信データレジスタが空 (TDRE=1) で送信動作をしていないとき , SSR:TBI ビットは
"1" にセットされます。このとき , 送信バスアイドル割込みが許可 (SCR:TBIE=1) され
ていると , 送信割込みが発生します。送信データレジスタ (TDR) に送信データをセッ
トすると TBI ビットおよび送信割込み要求はクリアされます。
図 14.5-5 送信バスアイドルフラグ (TBI) のセットタイミング
送信データ
ST D0 D1 D2 D3 D4 D5 D6 D7 SP
ST D0 D1 D2 D3 D4 D5 D6 D7 SP
TBI
TDRE
TBIビットによる
送信割込み発生
TDR書込み
ST:スタートビット D0~D7:データビット SP:ストップビット
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463
第 14 章 マルチファンクション シリアルインタフェース
14.6 UART の動作
14.6
MB91490 シリーズ
UART の動作
UART は , モード 0 の双方向シリアル非同期通信 , モード 1 のマスタ / スレーブマル
チプロセッサ通信で動作します。
■ UART の動作
● 送受信データフォーマット
• 送受信データは , 必ずスタートビットから始まり , 指定されたデータビット長の送
受信が行われ , 少なくとも 1 ビットのストップビットで終了します。
• データ転送方向 (LSB ファーストまたは MSB ファースト ) は , シリアルモードレジ
スタ (SMR) の BDS ビットで決定されます。パリティありの場合 , パリティビットは
常に最終データビットと最初のストップビットの間に置かれます。
• 動作モード 0( 通常モード ) では , パリティはあり / なしの選択ができます。
• 動作モード 1( マルチプロセッサモード ) ではパリティは付加されず , AD ビットが
付加されます。
動作モード 0, 1 の送受信データフォーマットを図 14.6-1 に示します。
図 14.6-1 送受信データフォーマット例 ( 動作モード 0, 1)
[動作モード0]
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP1
Pなし
データ8ビット
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP1
ST
D0
D1
D2
D3
D4
D5
D6
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
SP1
ST
D0
D1
D2
D3
D4
D5
D6
P
Pあり
Pなし
データ7ビット
SP1 SP2
Pあり
ST
D0
D1
D2
D3
D4
D5
D6
P
SP1
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP1
ST
D0
D1
D2
D3
D4
D5
D6
AD
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
AD
SP1
[動作モード1]
データ8ビット
ST : スタートビット
SP : ストップビット
P : パリティビット
AD : アドレスビット
D : データビット
464
データ7ビット
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第 14 章 マルチファンクション シリアルインタフェース
14.6 UART の動作
MB91490 シリーズ
<注意事項>
• 図 14.6-1 は , データ長 7 ビット , 8 ビットに設定した場合を示しています ( データ長は ,
動作モード 0 の場合 , 5 ビット∼ 9 ビットまで設定できます )。
• シリアルモードレジスタ (SMR) の BDS ビットを "1" (MSB ファースト ) に設定した場
合 , ビットは D7, D6, D5,・・・, D1, D0(P) の順で処理されます。
• データ長を X ビット長に設定した場合 , 送受信データレジスタ (RDR/TDR) の下位 X ビッ
トが有効になります。
● 送信動作
• シリアルステータスレジスタ (SSR) の送信データエンプティフラグビット (TDRE)
が "1" であれば , 送信データレジスタ (TDR) に送信データを書き込むことができま
す。
• 送信データを送信データレジスタ (TDR) に書き込むと , 送信データエンプティフラ
グビット (TDRE) は "0" になります。
• シリアル制御レジスタの送信動作許可ビット (SCR:TXE) を "1" に設定すると , 送
信データは送信シフトレジスタにロードされてスタートビットから順に送信が開
始されます。
• 送信が開始されると , 送信データエンプティフラグビット (TDRE) は再び "1" にセッ
トされます。このとき , 送信割込みが許可 (SCR:TIE=1) されていると送信割込みが
発生します。割込み処理において , 次の送信データを送信データレジスタに書き込
むことができます。
<注意事項> 送信データエンプティフラグビット (SSR:TDRE) は初期値が "1" のため , 送信割込みが
許可 (SCR:TIE) されると直ちに送信割込みが発生します。
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465
第 14 章 マルチファンクション シリアルインタフェース
14.6 UART の動作
MB91490 シリーズ
● 受信動作
• 受信動作が許可 (SCR:RXE=1) されると受信動作を行います。
• スタートビットを検出すると , 拡張通信制御レジスタ (ESCR:PEN, P, L2, L1, L0), お
よびシリアルモードレジスタ (SMR:BDS) に設定されているデータフォーマットに
従って 1 フレームデータの受信が行われます。
• 1 フレームの受信が完了すると , 受信データフルフラグビット (SSR:RDRF) が "1"
にセットされます。このとき , 受信割込みが許可 (SCR:RIE=1) されている場合 , 受
信割込みが発生します。
• 受信データを読み出す際には , 1 フレームデータの受信完了後に受信データを読み
出し , シリアルステータスレジスタ (SSR) のエラーフラグの状態を確認してくださ
い。受信エラーが発生している場合には , エラー処理を行ってください。
• 受信データの読出しで , 受信データフルフラグビット (SSR:RDRF) は "0" にクリア
されます。
<注意事項>
受信データレジスタ (RDR) のデータは , 受信データレジスタフルフラグビット (SSR:
RDRF) が "1" にセットされ , 受信エラーが発生しなかった場合 (SSR:PE, ORE, FRE=0)
に有効となります。
● クロック選択
• 内部クロック , または外部クロックを使用できます。
• 外部クロックを使用する場合は , BGR:EXT=1 に設定します。この場合 , 外部クロッ
クがボーレートジェネレータで分周されます。
● スタートビット検出
• 非同期モード時は , SIN 信号の立下りエッジによってスタートビットを認識します。
このため受信動作を許可 (SCR:RXE=1) しても , SIN 信号の立下りエッジが入力され
ないと受信動作を開始しません。
• スタートビットの立下りエッジを検出すると , ボーレートジェネレータの受信リロー
ドカウンタはリセットされ , 再リロードしカウントダウンを開始します。これに
よって , 常にデータの中心でサンプリングします。
466
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第 14 章 マルチファンクション シリアルインタフェース
14.6 UART の動作
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スタートビット
データビット
SIN
SIN
(サンプリング済み)
SEDGE
(内部信号)
リロードカウンタ
リセット
データサンプリング
受信サンプリング
クロック
1ビットタイム
● ストップビット
• 1 ビットまたは 2 ビット長を選択できます。
• 受信データフルフラグビット (SSR:RDRF) は , 最初のストップビットを検出すると
"1" にセットされます。
● エラー検出
• 動作モード 0 では , パリティエラー , オーバランエラー , フレームエラーを検出でき
ます。
• 動作モード 1 では , オーバランエラー , フレームエラーを検出できます。パリティ
エラーは検出できません。
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467
第 14 章 マルチファンクション シリアルインタフェース
14.6 UART の動作
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● パリティビット
• パリティビットの付加は , 動作モード 0 の場合のみ設定できます。パリティ許可ビッ
ト (ESCR:PEN) でパリティの有無を , パリティ選択ビット (ESCR:P) で偶数パリ
ティ / 奇数パリティを設定できます。
• 動作モード 1 では , パリティを使用できません。
パリティ有効時の送受信データを図 14.6-2 に示します。
図 14.6-2 パリティ有効時の動作
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
偶数パリティにて受信時
パリティエラー発生
(ESCR:P=0)
受信データ
(モード0)
SSR :PE
偶数パリティの送信
(ESCR:P=0)
送信データ
(モード0)
奇数パリティの送信
(ESCR:P=1)
送信データ
(モード0)
ST:スタートビット SP:ストップビット パリティあり(ESCR:PEN=1),8ビット長の場合
(注意事項) 動作モード1では、パリティは使用できません。
● データ信号方式
拡張通信制御レジスタの INV ビットの設定によって , NRZ(Non Return to Zero) 信号方
式 (ESCR:INV=0), または反転 NRZ 信号方式 (ESCR:INV=1) を選択できます。
NRZ 信号方式および反転 NRZ 信号方式を図 14.6-3 に示します。
図 14.6-3 NRZ (Non Return to zero) 信号方式 , および反転 NRZ 信号方式
SIN (NRZ)
INV = 0
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SIN (反転NRZ)
INV = 1
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SOT (NRZ)
INV = 0
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SOT (反転NRZ)
INV = 1
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
● データ転送方式
データビット転送方法を LSB ファーストまたは MSB ファーストから選択できます。
468
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14.7
第 14 章 マルチファンクション シリアルインタフェース
14.7 専用ボーレートジェネレータ
専用ボーレートジェネレータ
UART の送受信クロックソースは , 次のいずれかを選択できます。
• 専用ボーレートジェネレータ ( リロードカウンタ )
• 外部クロックをボーレートジェネレータに入力 ( リロードカウンタ )
■ UART ボーレート選択
ボーレートは次の 2 種類の中から 1 種類を選択できます。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
2 つの内部リロードカウンタがあり , それぞれ送受信シリアルクロックに対応していま
す。ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロード値を
設定することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で内部クロックを分周します。
クロックソースの設定は , 内部クロックを選択 (SMR:EXT=0) してください。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で外部クロックを分周して得られるボー
レート
リロードカウンタのクロックソースに外部クロックを使用します。
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロード値を設定
することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で外部クロックを分周します。
クロックソースの設定は , 外部クロックとボーレートジェネレータクロックの使用を
選択 (SMR:EXT=1) してください。
本モードは特殊な周波数の発振子を分周して使用するケースを想定して用意されてい
ます。
<注意事項>
• 外部クロックの設定(EXT=1)は, リロードカウンタが停止した状態(BGR1/BGR0=15’h00)
で行ってください。
• 外部クロックに設定 (EXT=1) した場合 , 外部クロックの "H" 幅 , "L" 幅は 2 周辺クロッ
ク (CLKP) 以上必要です。
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469
第 14 章 マルチファンクション シリアルインタフェース
14.7 専用ボーレートジェネレータ
MB91490 シリーズ
ボーレート設定
14.7.1
ボーレートの設定を示します。また , シリアルクロック周波数の計算結果を示しま
す。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で設定します。
ボーレートの計算式を以下に示します。
(1) リロード値:
V = φ / b -1
V:リロード値
b:ボーレート
φ:周辺クロック (CLKP), 外部クロック周波数
(2) 計算例
周辺クロック (CLKP) 16MHz, 内部クロック使用 , ボーレート 19200bps に設定
する場合のリロード値は , 次のようになります。
リロード値:
V = (16 × 1000000)/19200 - 1 = 832
よって , ボーレートは ,
b = (16 × 1000000)/(832+1) = 19208 bps
(3) ボーレートの誤差
ボーレートの誤差は次の式によって求められます。
誤差 (%) = ( 計算値 - 目標値 )/ 目標値 × 100
( 例 ) 周辺クロック (CLKP) 20MHz, 目標ボーレート 153600bps に設定する場合
リロード値 =(20 × 1000000)/153600 - 1 = 129
ボーレート ( 計算値 ) =(20 × 1000000)/(129+1) = 153846 (bps)
誤 差 (%) =(153846 - 153600)/153600 × 100 = 0.16 (%)
<注意事項> • リロード値を "0" に設定するとリロードカウンタは停止します。
• リロード値が偶数の場合 , 受信シリアルクロックの "H" 幅と "L" 幅は "L" 幅の方が周辺
クロック (CLKP) 1 サイクル分長くなります。奇数の場合 , シリアルクロックの "H" 幅
と "L" 幅は同じになります。
• リロード値は 4 以上を設定してください。ただし , ボーレートの誤差とリロード値の設
定によって正常にデータを受信できないことがあります。
470
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第 14 章 マルチファンクション シリアルインタフェース
14.7 専用ボーレートジェネレータ
MB91490 シリーズ
■ 各周辺クロック (CLKP) 周波数に対するリロード値とボーレート
表 14.7-1 リロード値とボーレート
ボーレート
(bps)
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
32MHz
Value
ERR
Value
ERR
Value
ERR
Value
ERR
Value
ERR
Value
ERR
−
0
−
0
4
0
5
0
7
0
0
−
7
−
0
−
9
−
0
−
11
−
0
−
15
−
0
4M
−
−
−
2.5M
−
2M
−
0
−
4
1M
−
7
0
9
0
15
0
19
0
23
0
31
0
500000
15
0
19
0
31
0
39
0
47
0
63
0
460800
−
31
−
0
−
39
−
0
−
63
−
0
−
79
−
0
51
− 0.16
250000
95
0
−
127
−
0
230400
−
−
−
−
−
−
−
−
103
− 0.16
−
−
153600
51
− 0.16
64
− 0.16
103
− 0.16
129
− 0.16
155
− 0.16
207
− 0.16
125000
63
0
79
0
127
0
159
0
191
0
255
0
115200
68
− 0.64
86
0.22
138
0.08
173
0.22
207
− 0.16
277
0.08
76800
103
− 0.16
129
− 0.16
207
− 0.16
259
− 0.16
311
− 0.16
416
0.08
57600
138
0.08
173
0.22
277
0.08
346
− 0.16
416
0.08
555
0.08
38400
207
− 0.16
259
− 0.16
416
0.08
520
0.03
624
0
832
− 0.04
28800
277
0.08
346
< 0.01
554
− 0.01
693
− 0.06
832
− 0.03
1110
− 0.01
19200
416
0.08
520
0.03
832
− 0.03
1041
0.03
1249
0
1666
0.02
10417
767
< 0.01
959
< 0.01
1535
< 0.01
1919
< 0.01
2303
< 0.01
3071
< 0.01
0.04
1041
0.03
1666
0.02
2083
0.03
2499
0
3332
− 0.01
2221
< 0.01
2777
< 0.01
3332
< 0.01
4443
− 0.01
2082 − 0.02
3332
< 0.01
4166
< 0.01
4999
0
6666
< 0.01
< 0.01
8332
9600
832
7200
1110
4800
1666
2400
3332
< 0.01 4166 < 0.01
6666
< 0.01
9999
0
13332 <− 0.01
1200
6666
< 0.01 8334
13332 < 0.01 16666 < 0.01
19999
0
26666
< 0.01
< 0.01 1388 < 0.01
0.02
0.02
600 13332 < 0.01 16666 < 0.01 26666 < 0.01
−
−
−
−
−
−
300 26666
−
−
−
−
−
−
26666 < 0.01
−
−
−
• Value:BGR1/BGR0 レジスタの設定値 (10 進 )
• ERR :ボーレート誤差 (%)
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471
第 14 章 マルチファンクション シリアルインタフェース
14.7 専用ボーレートジェネレータ
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■ 受信時の許容ボーレート範囲
受信の際に , 送信先のボーレートのずれがどの程度まで許容できるかを次に示します。
受信時のボーレート誤差は下記に示す算出式を使用して , 必ず許容誤差範囲内になる
ように設定してください。
図 14.7-1 受信時の許容ボーレート範囲
サンプリング
▽
UARTの
転送レート
スタート
▽
▽
▽
▽
▽
bit0
bit1
bit7
パリティ
ストップ
FL
1データ・フレーム (11×FL)
スタート
許容最小
転送レート
bit0
bit1
パリティ
bit7
ストップ
FLmin
許容最大
転送レート
スタート
bit0
bit1
bit7
パリティ
ストップ
FLmax
図に示すように , スタートビット検出後は BGR1/BGR0 レジスタで設定したカウンタに
より , 受信データのサンプリング・タイミングが決定されます。このサンプリング・タ
イミングに最終データ ( ストップビット ) までが間に合えば正常に受信できます。
これを 11 ビット受信にあてはめると理論上 , 次のようになります。
サンプリング・タイミングのマージンを周辺クロック (CLKP) (φ) の 2 クロック分とす
ると ,
許容最小転送レート (FLmin) は次のようになります。
FLmin = (11 ビット× (V+1) – (V+1)/2 + 2)/φ = (21V+25)/2φ (s)
V: リロード値 φ:周辺クロック (CLKP)
したがって , 受信可能な送信先の最大ボーレート (BGmax) は次のようになります。
BGmax = 11/FLmin = 22φ/(21V+25) (bps)
V: リロード値 φ:周辺クロック (CLKP)
同様に , 許容最大転送レート (FLmax) を求めると , 次のようになります。
FLmax = (11 ビット× (V+1) + (V+1)/2 – 2)/φ = (23V+19)/2φ (s)
V:リロード値 φ:周辺クロック (CLKP)
したがって , 受信可能な送信先の最小ボーレート (BGmin) は次のようになります。
BGmin = 11/FLmax = 22φ/(23V+19) (bps)
V:リロード値 φ:周辺クロック (CLKP)
472
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第 14 章 マルチファンクション シリアルインタフェース
14.7 専用ボーレートジェネレータ
MB91490 シリーズ
前述の最小 / 最大ボーレート値の算出式から , UART と送信先とのボーレートの許容誤
差を求めると次のようになります。
表 14.7-2 ボーレートの許容誤差
リロード値 (V)
許容最大ボーレート誤差
許容最小ボーレート誤差
3
0%
0
10
+2.98%
-2.81%
50
+4.37%
-4.02%
100
+4.56%
-4.18%
200
+4.66%
-4.26%
32767
+4.76%
-4.35%
<注意事項>
受信の精度は , 1 フレームのビット数 , 周辺クロック (CLKP), リロード値に依存します。
周辺クロック (CLKP) が高く , 分周比が高くなるほど精度は高くなります。
■ 外部クロック
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) の EXT ビットに "1" を書き込む
と , ボーレートジェネレータで外部クロックを分周します。
<注意事項>
外部クロック信号は UART で内部クロックに同期します。したがって , 同期化不可能な外
部クロックの場合には動作が不安定になります
■ リロードカウンタの機能
リロードカウンタには , 送信リロードカウンタと受信リロードカウンタがあり , 専用
ボーレートジェネレータとして機能します。リロード値に対する 15 ビットレジスタか
ら構成されており , 外部クロックまたは内部クロックより送受信クロックを生成しま
す。
■ カウントの開始
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むと , リ
ロードカウンタはカウントを開始します。
■ 再スタート
リロードカウンタは下記の条件で再スタートします。
• 送信 / 受信リロードカウンタ共通
プログラマブルリセット (SCR:UPCL ビット )
• 受信リロードカウンタ
非同期モードでのスタートビット立下りエッジ検出
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473
第 14 章 マルチファンクション シリアルインタフェース
14.8 動作モード 0 ( 非同期ノーマルモード ) 設定手順と プログ
ラムフロー
14.8
MB91490 シリーズ
動作モード 0 ( 非同期ノーマルモード ) 設定手順と
プログラムフロー
動作モード 0 では , 非同期シリアル双方向通信をすることができます。
■ CPU 間接続
動作モード 0( 通常モード ) では , 双方向通信を選択します。図 14.8-1 に示すように 2
つの CPU を相互に接続します。
図 14.8-1 UART 動作モード 0 の双方向通信の接続例
SOT
SOT
SIN
SIN
SCK
SCK
CPU –1 (マスタ)
CPU –2 (スレーブ)
■ フローチャート
図 14.8-2 双方向通信フローチャートの例
(送信側)
(受信側)
スタート
スタート
動作モード設定
(モード0に設定)
TDRに1バイト
データをセット
して通信
動作モード設定
(送信側と合わす)
データ送信
NO
RDRF=1
YES
NO
RDRF=1
YES
受信データ読出しと
処理
474
データ送信
受信データ読出しと
処理
(ANS)
1バイトデータ送信
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第 14 章 マルチファンクション シリアルインタフェース
14.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順
とプログラムフロー
MB91490 シリーズ
14.9
動作モード 1 ( 非同期マルチプロセッサモード )
設定手順とプログラムフロー
動作モード 1( マルチプロセッサモード ) では , 複数 CPU のマスタ / スレーブ接続に
よる通信が可能です。マスタ / スレーブとして使用できます。
■ CPU 間接続
マスタ / スレーブ型通信では , 図 14.9-1 に示すように 2 本の共通通信ラインに 1 つのマ
スタ CPU と複数のスレーブ CPU を接続して通信システムを構成します。UART はマ
スタまたはスレーブのどちらでも使用できます。
図 14.9-1 UART のマスタ / スレーブ型通信の接続例
SOT
SIN
マスタ CPU
SOT
SIN
SOT
スレーブ CPU #0
SIN
スレーブ CPU #1
■ 機能選択
マスタ / スレーブ型通信では , 表 14.9-1 に示すように動作モードとデータ転送方式を選
択してください。
表 14.9-1 マスタ / スレーブ型通信機能の選択
動作モード
マスタ
CPU
アドレス
送受信
データ
送受信
モード 1
(AD ビット
送信 )
スレーブ
CPU
モード 1
(AD ビット
受信 )
データ
AD = 1
+
7 ビットまたは
8 ビットアドレス
AD = 0
+
7 ビットまたは
8 ビットデータ
パリティ
ストップ
ビット
ビット方向
なし
1 ビット
または
2 ビット
LSB ファースト
または ,
MSB ファースト
<注意事項>
動作モード 1 では送受信データ (TDR/RDR) はハーフワードアクセスで行ってください。
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475
第 14 章 マルチファンクション シリアルインタフェース
14.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順
とプログラムフロー
● 通信手順
MB91490 シリーズ
通信は , マスタ CPU がアドレスデータを送信することによって始まります。アドレス
データとは D8 ビットを "1" としたデータで , 通信先となるスレーブ CPU を選択しま
す。各スレーブ CPU はプログラムでアドレスデータを判断し , 割り当てられたアドレ
スと一致した場合にマスタ CPU との通信 ( 通常データ ) をします。
図 14.9-2 に , マスタ / スレーブ型通信 ( マルチプロセッサモード ) のフローチャートを
示します。
■ フローチャート
図 14.9-2 マスタ / スレーブ型通信フローチャートの例
(マスタCPU)
(スレーブCPU)
スタート
スタート
動作モード設定
(モード1に設定)
動作モード設定
(モード1に設定)
SIN端子をシリアルデータ
入力に設定
SOT端子をシリアルデータ
出力に設定
SIN端子をシリアルデータ
入力に設定
SOT端子をシリアルデータ
出力に設定
7または8データビット設定
1または2ストップビット設定
7または8データビット設定
1または2ストップビット設定
D8ビットに”1”をセット
送受信動作許可
送受信動作許可
受信バイト
NO
スレーブアドレスを送信
D8ビット=1
YES
NO
D8ビットに”0”をセット
スレーブアドレス
が一致
YES
スレーブCPUと通信
マスタCPUと通信
通信終了?
NO
NO
通信終了?
YES
ほかのスレーブ
CPUと通信
YES
NO
YES
送受信動作禁止
エンド
476
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14.10
第 14 章 マルチファンクション シリアルインタフェース
14.10 UART モードの注意事項
UART モードの注意事項
UART モードの注意事項を下記に示します。
• DMA 転送要求する場合 , DMA のブロックサイズを 1 回に設定してください。
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477
第 14 章 マルチファンクション シリアルインタフェース
14.11 CSIO( クロック同期シリアルインタフェース )
14.11
MB91490 シリーズ
CSIO( クロック同期シリアルインタフェース )
マルチファンクションシリアルインタフェースの機能のうち , 動作モード 2 でサ
ポートしている CSIO 機能について説明します。
● CSIO( クロック同期シリアルインタフェース )
● CSIO( クロック同期シリアルインタフェース ) の 概要
● CSIO( クロック同期シリアルインタフェース ) の レジスタ
• シリアル制御レジスタ (SCR)
• シリアルモードレジスタ (SMR)
• シリアルステータスレジスタ (SSR)
• 拡張通信制御レジスタ (ESCR)
• 受信データレジスタ / 送信データレジスタ (RDR/TDR)
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
● CSIO( クロック同期シリアルインタフェース ) の 割込み
• 受信割込み発生とフラグセットのタイミング
• 送信割込み発生とフラグセットのタイミング
● CSIO( クロック同期シリアルインタフェース ) の動作
● 専用ボーレートジェネレータ
• ボーレート設定
● CSIO( クロック同期シリアルインタフェース ) 設定手順とプログラムフロー
478
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14.12
第 14 章 マルチファンクション シリアルインタフェース
14.12 CSIO( クロック同期シリアルインタフェース ) の 概要
CSIO( クロック同期シリアルインタフェース ) の
概要
CSIO( クロック同期シリアルインタフェース ) は , 外部装置と同期通信をするための
汎用のシリアルデータ通信インタフェースです (SPI に対応します )。
■ CSIO ( クロック同期シリアルインタフェース ) の機能
機能
1
2
データバッファ
転送形式
3
ボーレート
4
データ長
5
受信エラー検出
全二重ダブルバッファ
• クロック同期 ( スタートビット / ストップビットなし )
• マスタ / スレーブ機能
• SPI に対応 ( マスタ / スレーブ両方サポート )
• 専用ボーレートジェネレータあり (15 ビットリロードカウンタから構成 ,
マスタ動作時 )
• 外部クロック入力可能 ( スレーブ動作時 )
5 ビット∼ 9 ビットに可変可能
オーバランエラー
6
割込み要求
• 受信割込み ( 受信完了 , オーバランエラー )
• 送信割込み ( 送信データエンプティ , 送信バスアイドル )
• 送受信とも拡張インテリジェント I/O サービス (EI2OS), および DMA 転送
サポート機能あり
7
同期モード
マスタまたはスレーブ機能
8
端子アクセス
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シリアルデータ出力端子を "1" に設定可能
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479
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
MB91490 シリーズ
CSIO( クロック同期シリアルインタフェース ) の
レジスタ
14.13
CSIO( クロック同期シリアルインタフェース ) のレジスタ一覧を示します。
■ CSIO( クロック同期シリアルインタフェース ) のレジスタ一覧
図 14.13-1 CSIO( クロック同期シリアルインタフェース ) のレジスタ一覧
bit15
アドレス
000062H 000063H
000072H 000073H
000082H 000083H
bit8 bit7
bit0
SCR ( シリアル制御レジスタ ) SMR ( シリアルモードレジスタ )
000060H 000061H
SSR
000070H 000071H
ESCR ( 拡張通信制御レジスタ )
(
シリアルステータスレジスタ
)
000080H 000081H
000066H 000067H
CSIO 000076H 000077H
000086H 000087H
RDR/TDR
( 送受信データレジスタ )
000064H 000065H
000074H 000075H
000084H 000085H
BGR1
( ボーレートジェネレータ
レジスタ 1)
BGR0
( ボーレートジェネレータ
レジスタ 0)
000068H 000069H
000078H 000079H
000088H 000089H
−
−
表 14.13-1 CSIO ( クロック同期シリアルインタフェース ) ビット配置
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
bit7
bit6
bit5
bit4
SCR/
SMR
UPCL
MS
SPI
RIE
TIE
TBIE
RXE
TXE
MD2
MD1
MD0
−
SSR/
ESCR
REC
−
−
−
TBI
SOP
−
−
−
−
D8
D7
D6
D5
D4
B8
B7
B6
B5
B4
TDR/
RDR
BGR1/
BGR0
480
ORE RDRF TDRE
−
−
B14
B13
B12
B11
B10
B9
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bit3
bit2
bit1
bit0
SCKE
SOE
L2
L1
L0
D3
D2
D1
D0
B3
B2
B1
B0
SCINV BDS
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第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
MB91490 シリーズ
シリアル制御レジスタ (SCR)
14.13.1
シリアル制御レジスタ (SCR) は , 送受信割込みの許可 / 禁止 , 送信アイドル割込みの
許可 / 禁止 , 送受信動作の許可 / 禁止の設定を行います。また , SPI に接続するため
の設定 , CSIO をリセットすることが可能です。
■ シリアル制御レジスタ (SCR)
図 14.13-2 にシリアル制御レジスタ (SCR) のビット構成を , 表 14.13-2 に各ビットの機
能を示します。
図 14.13-2 シリアル制御レジスタ (SCR) のビット構成
SCR
bit15
bit14
アドレス: UPCL MS
ch.0 000062H
ch.1 000072H R/W R/W
ch.2 000082H
bit13
bit12
bit11
bit10
bit9
bit8
SPI
RIE
TIE
TBIE
RXE
TXE
R/W
R/W
R/W
R/W
R/W
R/W
・・・・・・・・・・・・・・・・・・・・・
bit7
(SMR)
TXE
0
1
送信許可ビット
送信禁止
送信許可
RXE
0
1
受信許可ビット
受信禁止
受信許可
TBIE
0
1
:リード/ライト可能
RIE
0
1
受信割込み許可ビット
受信割込み禁止
受信割込み許可
SPI
0
1
SPI対応ビット
ノーマル同期転送
SPI対応
0
1
00000000B
送信バスアイドル割込み許可
送信割込み許可ビット
送信割込み禁止
送信割込み許可
UPCL
初期値
送信バスアイドル割込み許可ビット
送信バスアイドル割込み禁止
TIE
0
1
MS
0
1
R/W
bit0
マスタ/スレーブ機能選択ビット
マスタモード
スレーブモード
プログラマブルクリアビット
書込み時
読出し時
影響なし
常に"0"をリード
プログラマブルクリア
:初期値
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481
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
MB91490 シリーズ
表 14.13-2 シリアル制御レジスタ (SCR) の各ビットの機能説明 (1 / 2)
ビット名
機能
CSIO の内部状態を初期化するビットです。
"1" を設定した場合:
• CSIO を直接リセット ( ソフトウェアリセット ) します。ただし ,
レジスタの設定は保持されます。その際 , 送受信状態のものは直
ちに切断されます。
bit15
UPCL:
プログラマブル
クリアビット
• ボーレートジェネレータは , BGR1/BGR0 レジスタの設定値をリ
ロードし , 再スタートします。
• すべての送受信割込み要因 (TDRE, TBI, RDRF, ORE) は初期化さ
れます。
• "0" を設定した場合:動作に影響を及ぼしません。
• リード時は , 常に "0" が読み出されます。
( 注意事項 )
割込み禁止に設定した後に , プログラマブルクリアを
実行してください。
bit14
MS:
マスタ /
スレーブ機能
選択ビット
マスタまたはスレーブモードを選択します。
"0" に設定した場合:マスタモードに設定されます。
"1" に設定した場合:スレーブモードに設定されます。
( 注意事項 ) スレーブモードを選択した場合 , SMR:SCKE=0 であ
れば , 外部クロックが直接入力されます。
bit13
SPI:
SPI 対応
ビット
本ビットは , SPI に対応した通信をさせるためのビットです。
"0" に設定した場合:ノーマル同期通信を行います。
"1" に設定した場合:SPI に対応します。
bit12
RIE:
受信割込み
許可ビット
• CPU への受信割込み要求出力を許可 / 禁止するビットです。
• RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , また
はエラーフラグビット (ORE) のいずれかが "1" の場合 , 受信割込
み要求を出力します。
bit11
bit10
TIE:
送信割込み
許可ビット
• CPU への送信割込み要求出力を許可 / 禁止するビットです。
TBIE:
送信バス
アイドル
割込み許可
ビット
• CPU への送信バスアイドル割込み要求出力を許可 / 禁止するビッ
• TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力
します。
トです。
• TBIE ビットと TBI ビットが "1" のとき , 送信バスアイドル割込み
要求を出力します。
CSIO の受信動作を許可 / 禁止します。
"0" に設定した場合:データフレーム受信動作が禁止されます。
bit9
RXE:
受信許可ビット
"1" に設定した場合:データフレーム受信動作が許可されます。
( 注意事項 )
482
受信中に受信動作を禁止 (RXE=0) した場合には , 直
ちに受信動作を停止します。
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第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
表 14.13-2 シリアル制御レジスタ (SCR) の各ビットの機能説明 (2 / 2)
MB91490 シリーズ
ビット名
機能
CSIO の送信動作を許可 / 禁止します。
"0" に設定した場合:データフレーム送信動作が禁止されます。
bit8
TXE:
送信許可ビット
"1" に設定した場合:データフレーム送信動作が許可されます。
( 注意事項 )
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送信中に送信動作を禁止 (TXE=0) した場合には , 直
ちに送信動作を停止します。
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483
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
14.13.2
MB91490 シリーズ
シリアルモードレジスタ (SMR)
シリアルモードレジスタ (SMR) は , 動作モードの設定 , 転送方向 , データ長 , シリア
ルクロックの反転 , およびシリアルデータとクロックの端子への出力許可 / 禁止の設
定を行います。
■ シリアルモードレジスタ (SMR)
図 14.13-3 にシリアルモードレジスタ (SMR) のビット構成を , 表 14.13-3 に各ビットの
機能を示します。
図 14.13-3 シリアルモードレジスタ (SMR) のビット構成
SMR
bit15 ・・・・・・・・・・・・・・・・・・・ bit8
bit7
(SCR)
アドレス:
ch.0 000063H
ch.1 000073H
ch.2 000083H
bit6
bit5
bit4
MD2 MD1 MD0 -
bit3
SCINV
bit2
bit1
bit0
初期値
BDS SCKE SOE 000-0000B
R/W R/W R/W R/W R/W R/W R/W R/W
SOE
0
1
シリアルデータ出力許可ビット
SOT出力禁止
SOT出力許可
SCKE
シリアルクロック出力許可ビット
SCK出力禁止
または
SCK入力許可
SCK出力許可
0
1
BDS
0
1
SCINV
0
1
転送方向選択ビット
LSBファースト(最下位ビットから転送)
MSBファースト(最上位ビットから転送)
シリアルクロック反転ビット
マークレベル"H"フォーマット
マークレベル"L"フォーマット
未定義ビット
リード時,値は不定です。ライト時,影響しません。
R/W
-
:リード/ライト可能
:未定義ビット
:初期値
MD2 MD1 MD0
動作モード設定ビット
0
0
0
動作モード0(非同期ノーマルモード)
0
0
1
動作モード1(非同期マルチプロセッサモード)
0
1
0
動作モード2(クロック同期モード)
1
0
0
動作モード4(I2Cモード)
(注意事項) 本節では動作モード2のレジスタおよび動作について説明します。
484
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第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
MB91490 シリーズ
表 14.13-3 シリアルモードレジスタ (SMR) の各ビットの機能説明 (1 / 2)
ビット名
機能
動作モードを設定します。
"000B":動作モード 0( 非同期ノーマルモード ) に設定されます。
"001B":動作モード 1( 非同期マルチプロセッサモード ) に設定されま
す。
"010B":動作モード 2( クロック同期モード ) に設定されます。
bit7
∼
bit5
MD2 ∼ MD0:
動作モード
設定ビット
bit4
未定義ビット
"100B":動作モード 4(I2C モード ) に設定されます。
動作モード 2( クロック同期モード ) のレジスタおよび動作について
説明します。
( 注意事項 ) 上記の設定以外は禁止です。
動作モードを切り換える場合には , プログラマブルクリ
ア実行 (SCR:UPCL=1) 後 , 動作モードを切り換えてくだ
さい。
動作モード設定後 , 各レジスタを設定してください。
リードした場合:値は不定です。
ライトした場合:影響しません。
シリアルクロックフォーマットを反転するビットです。
"0" に設定した場合:
• シリアルクロック出力のマークレベルを "H" にします。
• 送信データは , ノーマル転送ではシリアルクロックの立下りエッジ ,
SPI 転送ではシリアルクロックの立上りエッジに同期して出力しま
す。
• 受信データは , ノーマル転送ではシリアルクロックの立上りエッジ ,
SPI 転送ではシリアルクロックの立下りエッジでサンプリングしま
bit3
SCINV:
シリアル
クロック反転
ビット
す。
"1" に設定した場合:
• シリアルクロック出力のマークレベルを "L" にします。
• 送信データは , ノーマル転送ではシリアルクロックの立上りエッジ ,
SPI 転送ではシリアルクロックの立下りエッジに同期して出力しま
す。
• 受信データは , ノーマル転送ではシリアルクロックの立下りエッジ ,
SPI 転送ではシリアルクロックの立上りエッジでサンプリングしま
す。
( 注意事項 )
本ビットは , 送受信が禁止 (TXE=RXE=0) のときに設定
してください。
転 送 シ リ ア ル デ ー タ を 最 下 位 ビ ッ ト 側 か ら 先 に 転 送 す る か (LSB
bit2
BDS:
転送方向選択
ビット
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ファースト , BDS=0) 最上位ビット側から先に転送するか (MSB ファー
スト , BDS=1) を選択するビットです。
( 注意事項 )
本ビットは , 送受信が禁止 (TXE=RXE=0) のときに設定
してください。
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485
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
表 14.13-3 シリアルモードレジスタ (SMR) の各ビットの機能説明 (2 / 2)
MB91490 シリーズ
ビット名
機能
bit1
SCKE:
シリアル
クロック出力
許可ビット
シリアルクロックの入出力ポートを制御するビットです。
"0" に設定した場合:
SCK"H" 出力 , または SCK 入力許可となります。SCK 入力とし
て使う場合は汎用入出力ポートを入力ポートに設定してくださ
い。
"1" に設定した場合:SCK 出力許可となります。
bit0
SOE:
シリアル
データ出力
許可ビット
シリアルデータの出力を許可 / 禁止するビットです。
"0" に設定した場合:SOT"H" 出力となります。
"1" に設定した場合:SOT 出力許可となります。
<注意事項>
動作モードを変更すると , ほかのレジスタは初期化されますので動作モードを最初に設定
してください。ただし , 16 ビット書込みで SCR と SMR を同時に書き込んだとき , SCR
には書き込んだ内容が反映されます。
486
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第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
MB91490 シリーズ
シリアルステータスレジスタ (SSR)
14.13.3
シリアルステータスレジスタ (SSR) は , 送受信状態の確認 , 受信エラーフラグの確
認 , また , 受信エラーフラグをクリアします。
■ シリアルステータスレジスタ (SSR)
図 14.13-4 にシリアルステータスレジスタ (SSR) のビット構成を , 表 14.13-4 に各ビッ
トの機能を示します。
図 14.13-4 シリアルステータスレジスタ (SSR) のビット構成
SSR
アドレス:
ch.0 000060H
ch.1 000070H
ch.2 000080H
bit15
bit14
bit13
bit12
REC
-
-
-
R/W
-
-
-
bit11
bit10
bit9
bit8
・・・・・・・・・・・・・・・・・・ bit0
bit7
(ESCR)
ORE RDRF TDRE TBI
R
R
R
初期値
0---0011B
R
TBI
0
1
TDRE
0
送信バスアイドルフラグビット
送信中
送信動作なし
送信データエンプティフラグビット
1
送信データレジスタTDRにデータが存在する
送信データレジスタTDRが空
RDRF
0
1
受信データフルフラグビット
受信データレジスタRDRが空
受信データレジスタRDRにデータが存在する
ORE
0
1
オーバランエラーフラグビット
オーバランエラーなし
オーバランエラーあり
未定義ビット
リード時,値は不定です。ライト時,影響しません。
REC
R/W
R
-
:リード/ライト可能
:リードオンリ
: 未定義ビット
0
1
受信エラーフラグクリアビット
書込み時
読出し時
影響なし
常に”0”をリード
受信エラーフラグ
(FRE, ORE)のクリア
: 初期値
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487
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
MB91490 シリーズ
表 14.13-4 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (1 / 2)
ビット名
bit15
REC:
受信エラー
フラグクリア
ビット
機能
シリアルステータスレジスタ (SSR) の ORE フラグをクリアするビッ
トです。
• "1" 書込みで , エラーフラグがクリアされます。
• "0" 書込みは , 影響しません。
リードした場合 , 常に "0" が読み出されます。
bit14
∼
bit12
未定義ビット
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
• 受信時にオーバランが発生すると "1" にセットされ , シリアルス
テータスレジスタ (SSR) の REC ビットに "1" を書き込むとクリアさ
bit11
ORE:
オーバラン
エラーフラグ
ビット
れます。
• ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力しま
す。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR) のデー
タは無効です。
• 受信データレジスタ (RDR) の状態を示すフラグです。
bit10
RDRF:
受信データ
フルフラグ
ビット
• RDR に受信データがロードされると "1" にセットされ , 受信データ
レジスタ (RDR) を読み出すと "0" にクリアされます。
• RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力し
ます。
• 送信データレジスタ (TDR) の状態を示すフラグです。
• TDR に送信データを書き込むと "0" となり , TDR に有効なデータが
bit9
TDRE:
送信データ
エンプティ
フラグビット
存在していることを示します。データが送信シフトレジスタにロー
ドされて送信が開始されると "1" になり , TDR に有効なデータが存
在していないことを示します。
• TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力し
ます。
• シリアル制御レジスタ (SCR) の UPCL ビットに "1" をセットすると ,
TDRE ビットは "1" になります。
488
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第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
表 14.13-4 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (2 / 2)
MB91490 シリーズ
ビット名
機能
• CSIO が送信動作をしていないことを示すビットです。
• 送信データレジスタ(TDR)へデータを書き込んだ場合に本ビットは
"0" になります。
bit8
TBI:
送信バス
アイドル
フラグビット
• 送信データレジスタ (TDR) がエンプティ (TDRE=1) で , 送信動作を
していない場合に本ビットが "1" になります。
• シリアル制御レジスタ (SCR) の UPCL ビットに "1" をセットすると
TDRE ビットは "1" になります。
• 本ビットが "1" で , 送信バスアイドル割込みが許可 (SCR:TBIE=1) さ
れていると送信割込み要求を出力します。
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489
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
14.13.4
MB91490 シリーズ
拡張通信制御レジスタ (ESCR)
拡張通信制御レジスタ (ESCR) は , 送受信データ長の設定 , シリアル出力を "H" 固定
の設定ができます。
■ 拡張通信制御レジスタ (ESCR) のビット構成
図 14.13-5 に拡張通信制御レジスタ (ESCR) のビット構成を , 表 14.13-5 に各ビットの
機能を示します。
図 14.13-5 拡張通信制御レジスタ (ESCR) のビット構成
ESCR
bit15
・・・・・・・・・・・・・・・・・・・・・ bit8
アドレス:
ch.0 000061H
ch.1 000071H
ch.2 000081H
-
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
SOP
-
-
-
-
L2
L1
L0
R/W
-
-
-
-
R/W
R/W R/W
L2
0
0
0
0
1
L1
0
0
1
1
0
L0
0
1
0
1
0
初期値
0----000B
データ長選択ビット
8ビット長
5ビット長
6ビット長
7ビット長
9ビット長
未定義ビット
リード時,値は不定です。ライト時,影響しません。
SOP
R/W
-
:リード/ライト可能
: 未定義ビット
0
1
シリアル出力端子セットビット
書込み時
読出し時
影響なし
常に”0”をリード
SOT端子を”H”にセット
: 初期値
490
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第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
表 14.13-5 拡張通信制御レジスタ (ESCR) の各ビットの機能説明
ビット名
機能
• シリアル出力端子を "H" にセットするビットです。本ビットに "1"
bit7
bit6
∼
bit3
SOP:
シリアル出力
端子セット
ビット
未定義ビット
を書いたときに SOT 端子を "H" にしますが , その後 , 本ビットに "0"
を書く必要はありません。
• リードした場合 , 常に "0" が読み出されます。
( 注意事項 )
シリアルデータ送信中に , 本ビットの設定をしないでく
ださい。
リードした場合:値は不定です。
ライトした場合:影響しません。
送受信データのデータ長を指定します。
"000B" に設定した場合:データ長は , 8 ビットに設定されます。
bit2
∼
bit0
L2 ∼ L0:
データ長選択
ビット
"001B" に設定した場合:データ長は , 5 ビットに設定されます。
"010B" に設定した場合:データ長は , 6 ビットに設定されます。
"011B" に設定した場合:データ長は , 7 ビットに設定されます。
"100B" に設定した場合:データ長は , 9 ビットに設定されます。
( 注意事項 )
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上記の設定以外は禁止です。
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491
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
14.13.5
MB91490 シリーズ
受信データレジスタ / 送信データレジスタ
(RDR/TDR)
受信データと送信データレジスタは同一アドレスに配置されています。読み出した
場合は受信データレジスタとして機能し , 書き込んだ場合は送信データレジスタと
して機能します。
■ 受信データレジスタ (RDR)
図 14.13-6 にシリアル受信レジスタ (RDR) のビット構成を示します。
図 14.13-6 受信データレジスタ (RDR) のビット構成
RDR
アドレス
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ch.0 000066H
ch.1 000076H
ch.2 000086H
D8
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
R
初期値
00000000B
R:リードオンリ
受信データレジスタ (RDR) は , シリアルデータ受信用の 9 ビットのデータバッファレ
ジスタです。
• シリアル入力端子 (SIN 端子 ) に送られてきたシリアルデータ信号がシフトレジスタ
で変換されて , 受信データレジスタ (RDR) に格納されます。
• データ長に応じ , 以下のように上位ビットから順に "0" となります。
データ長
D8
D7
D6
D5
D4
D3
D2
D1
D0
9 ビット
X
X
X
X
X
X
X
X
X
8 ビット
0
X
X
X
X
X
X
X
X
7 ビット
0
0
X
X
X
X
X
X
X
6 ビット
0
0
0
X
X
X
X
X
X
5 ビット
0
0
0
0
X
X
X
X
X
• 受信データが受信データレジスタ (RDR) に格納されると , 受信データフルフラグ
ビット (SSR:RDRF) が "1" にセットされます。受信割込みが許可されている場合は
(SSR:RIE=1) , 受信割込み要求を発生します。
• 受信データレジスタ (RDR) は , 受信データフルフラグビット (SSR:RDRF) が "1" の状
態で読み出してください。受信データフルフラグビット (SSR:RDRF) は , シリアル受
信データレジスタ (RDR) を読み出すと自動的に "0" にクリアされます。
• 受信エラーが発生 (SSR:ORE) した場合 , 受信データレジスタ (RDR) のデータは無
効となります。
• 9 ビット長転送の場合の RDR の読出しは 16 ビットアクセスで行います。
492
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■ 送信データレジスタ (TDR)
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
図 14.13-7 に送信データレジスタのビット構成を示します。
図 14.13-7 送信データレジスタ (TDR) のビット構成
TDR
アドレス
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ch.0 000066H
ch.1 000076H
ch.2 000086H
D8
D7
D6
D5
D4
D3
D2
D1
D0
W
W
W
W
W
W
W
W
W
初期値
11111111B
W:ライトオンリ
送信データレジスタ (TDR) は , シリアルデータ送信用の 9 ビットデータバッファレジ
スタです。
• 送信動作が許可されている場合に (SCR:TXE=1) , 送信するデータを送信データレ
ジスタ (TDR) に書き込むと送信データが送信用シフトレジスタに転送され , シリア
ルデータに変換されてシリアルデータ出力端子 (SOT 端子 ) から送出されます。
• データ長に応じ , 以下のように上位ビットから順に無効データとなります。
表 14.13-6 送信データレジスタ (TDR) の無効データ
データ長
D8
D7
D6
D5
D4
D3
D2
D1
D0
9 ビット
X X
X
X
X
X
X
X
X
8 ビット
無効
X
X
X
X
X
X
X
X
7 ビット
無効
無効
X
X
X
X
X
X
X
6 ビット
無効
無効
無効
X
X
X
X
X
X
5 ビット
無効
無効
無効
無効
X
X
X
X
X
• 送信データエンプティフラグ (SSR:TDRE) は , 送信データが送信データレジスタ
(TDR) に書き込まれると "0" にクリアされます。
• 送信データエンプティフラグ (SSR:TDRE) は , 送信データが送信用シフトレジスタ
へ転送されて送信が開始されると "1" にセットされます。
• 送信データエンプティフラグ (SSR:TDRE) が "1" の場合は , 次の送信用データを書
き込むことができます。送信割込みが許可されている場合には送信割込みが発生し
ます。次の送信データの書込みは , 送信割込みの発生によるか , 送信データエンプ
ティフラグ (SSR:TDRE) が "1" の状態で行ってください。
• 送信データエンプティフラグ (SSR:TDRE) が "0" のときは , 送信データレジスタ
(TDR) に送信データを書き込むことはできません。
• 9 ビット長転送の場合 , TDR への書込みは 16 ビットアクセスで行います。
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493
第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
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<注意事項>
送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用のレジ
スタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値と読出し値が
異なります。したがって , INC/DEC 命令などリードモディファイライト (RMW) 系命令は
使用できません。
494
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第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
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ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
14.13.6
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルクロックの分周
比を設定します。
■ ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 14.13-8 にボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成を示し
ます。
図 14.13-8 ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
アドレス:
bit15
BGR0
-
ch.0 000065H
ch.1 000075H
ch.2 000085H
-
bit14
bit13
bit12
bit11
bit10
bit9
bit8
bit7
bit6
bit5
bit4
R/W
R/W
R/W
bit2
bit1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
bit0
(BGR0)
(BGR1)
R/W
bit3
R/W
R/W
-0000000B
00000000B
BGR1
ch.0 000064H
ch.1 000074H
ch.2 000084H
BGR0
ライト
リード
ボーレートジェネレータレジスタ0
リロードカウンタビット0~7に書込み
BGR0の設定値の読出し
BGR1
ライト
リード
ボーレートジェネレータレジスタ1
リロードカウンタビット8~14に書込み
BGR1の設定値の読出し
未定義ビット
リードした場合,値は不定です。
ライトした場合,影響しません。
R/W :リード/ライト可能
: 未定義ビット
-
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) に値を設定します。
• BGR0 は下位ビット , BGR1 は上位ビットに対応し , カウントするリロード値の書き
込み , BGR0/BGR1 の設定値の読出しが可能です。
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むとリ
ロードカウンタはカウントを開始します。
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第 14 章 マルチファンクション シリアルインタフェース
14.13 CSIO( クロック同期シリアルインタフェース ) の レジス
タ
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<注意事項>
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) への書込みは , 16 ビットアクセ
スで行ってください。
• リロード値が偶数の場合 , シリアルクロックの "H" 幅と "L" 幅は SCINV ビットの設定
によって以下のようになります。奇数の場合 , シリアルクロックの "H" 幅と "L" 幅は同
じになります。
- SCINV=0 のとき , シリアルクロックの "H" 幅が周辺クロック (CLKP) 1 サイクル分
長くなります。
- SCINV=1 のとき , シリアルクロックの "L" 幅が周辺クロック (CLKP) 1 サイクル分長
くなります。
• リロード値は 1 以上を設定してください。ただし , 本 CSIO どうしをマスタとスレーブ
に使用する場合には , マスタとなる CSIO のリロード値は 3 以上を設定してください。
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) の設定値を変更した場合 , カウ
ンタ値が "0000H" になってから , 新しい設定値がリロードされます。したがって , 新し
い設定値を即有効にしたい場合は , BGR0/BGR1 の設定値を変更した後 , CSIO リセッ
ト (UPCL) を実行してください。
496
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14.14
第 14 章 マルチファンクション シリアルインタフェース
14.14 CSIO( クロック同期シリアルインタフェース ) の 割込み
CSIO( クロック同期シリアルインタフェース ) の
割込み
CSIO ( クロック同期シリアルインタフェース ) の割込みには受信割込みと送信割込
みがあり , 次に示す要因で割込み要求を発生させることができます。
• 受信データが受信データレジスタ (RDR) にセットされた場合 , または受信エラー
が発生した場合
• 送信データが送信データレジスタ (TDR) から送信用シフトレジスタに転送され ,
送信が開始された場合
• 送信バスアイドル ( 送信動作なし )
■ CSIO の割込み
CSIO の割込み制御ビットと割込み要因は表 14.14-1 のようになっています。
表 14.14-1 CSIO の割込み制御ビットと割込み要因
割込み
割込み 要求
フラグ
の種類 フラグ レジスタ
ビット
RDRF
受信
SSR
割込み要因
割込み要因
許可ビット
1 バイト受信
受信データ (RDR) の読出し
SCR:RIE
ORE
SSR
オーバランエラー
TDRE
SSR
送信レジスタが
エンプティ
TBI
SSR
送信動作なし
送信
割込み要求
フラグのクリア
受信エラーフラグクリアビット
(SSR:REC) への "1" 書込み
SCR:TIE
送信データ (TDR) への書込み ( 送信
再送 ) *
SCR:TBIE
送信データ (TDR) への書込み ( 送信
再送 ) *
* : TDRE ビットが "0" になってから TIE ビットを "1" にしてください。
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497
第 14 章 マルチファンクション シリアルインタフェース
14.14 CSIO( クロック同期シリアルインタフェース ) の 割込み
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受信割込み発生とフラグセットのタイミング
14.14.1
受信時の割込みとしては , 受信完了 (SSR:RDRF) および受信エラーの発生 (SSR:
ORE) があります。
■ 受信割込み発生とフラグセットのタイミング
最終データビットが検出されることにより , 受信データが受信データレジスタ (RDR)
に格納されます。受信が完了したとき (SSR:RDRF=1) または受信エラーが発生 (SSR :
ORE=1) すると各フラグがセットされます。そのとき , 受信割込みが許可 (SSR : RIE=1)
されていると受信割込みが発生します。
<注意事項>
受信エラーが発生した場合は , 受信データレジスタ (RDR) のデータは無効となります。
図 14.14-1 受信動作とフラグセットのタイミング
SCK
SIN
D0
D1
D2
D3
D4
D5
D6
D7
受信データ
サンプリング
RDRF
(注意事項)
図は, 以下の条件でのタイミングを表しています。
SCR:MS=1, SPI=0
ESCR:L2~L0=000B
SMR:SCINV=0, BDS=0, SCKE=0, SOE=0
498
受信割込み発生
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14.14 CSIO( クロック同期シリアルインタフェース ) の 割込み
MB91490 シリーズ
図 14.14-2 ORE( オーバランエラー ) フラグセットタイミング
SCK
SIN
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2 D3
D4 D5 D6 D7
受信データ
サンプリング
RDRF
ORE
(注意事項)
オーバランエラー発生
・図は, 以下の条件でのタイミングを表しています。
SCR:MS=1, SPI=0
ESCR:L2~L0=000B
SMR:SCINV=0, BDS=0, SCKE=0, SOE=0
・受信データが読み出される前に(RDRF=1), 次のデータが転送されるとオーバランエラーが発生します。
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499
第 14 章 マルチファンクション シリアルインタフェース
14.14 CSIO( クロック同期シリアルインタフェース ) の 割込み
14.14.2
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送信割込み発生とフラグセットのタイミング
送信時の割込みとしては , 送信データが送信データレジスタ (TDR) から送信用シフ
トレジスタに転送され (SSR:TDRE=1) て送信が開始された場合と , 送信動作をし
ていないとき (SSR:TBI=1) に発生します。
■ 送信割込み発生とフラグセットのタイミング
● 送信データエンプティフラグ (TDRE) のセットタイミング
送信データレジスタ (TDR) に書き込まれたデータが送信シフトレジスタに転送される
と , 次のデータの書込みが可能な状態 (SSR:TDRE=1) になります。そのとき , 送信割込
みが許可 (SCR:TIE=1) されていると送信割込みが発生します。TDRE ビットはリード
オンリビットなので , 送信データレジスタ (TDR) へのデータ書込みにより "0" にクリア
されます。
図 14.14-3 送信データエンプティフラグ (TDRE) のセットタイミング
SCK
送信データ
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
TDRE
TDRへの
書込み
送信割込みが発生
● 送信バスアイドルフラグ (TBI) のセットタイミング
送信データレジスタがエンプティ (TDRE=1) で送信動作をしていないとき , SSR:TBI
ビットは "1" にセットされます。このとき , 送信バスアイドル割込みが許可 (SCR:
TBIE=1) されていると送信割込みが発生します。送信データレジスタ (TDR) に送信デー
タをセットすると , TBI ビットおよび送信割込み要求はクリアされます。
図 14.14-4 送信バスアイドルフラグ (TBI) のセットタイミング
SCK
送信データ
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
TBI
TDRE
TDRへの
書込み
500
バスアイドルによる
送信割込みが発生
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第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
MB91490 シリーズ
14.15
CSIO( クロック同期シリアルインタフェース ) の動作
転送方式はクロック同期式となります。
■ CSIO ( クロック同期シリアルインタフェース ) の動作
■ ノーマル転送 (I)
● 特長
表 14.15-1 ノーマル転送 (I) の特長
項目
説明
1
シリアルクロック (SCK) のマークレベル
"H"
2
送信データ出力タイミング
SCK の立下りエッジ
3
受信データのサンプリング
SCK の立上りエッジ
4
データ長
5 ビット∼ 9 ビット
● レジスタ設定
ノーマル転送 (I) に必要なレジスタの設定値を以下に示します。
表 14.15-2 ノーマル転送 (I) レジスタ設定
bit15 bit14 bit13 bit12 bit11 bit10
SCR/ UPCL MS
SMR
0
1/0
SPI
RIE
TIE
0
*
*
SSR/ REC
ESCR
0
−
−
−
−
−
−
TDR/
RDR
BGR1/
BGR0
bit9
bit8
bit7
bit6
bit5
TBIE RXE TXE MD2 MD1 MD0
bit4
−
bit3
bit2
bit1
bit0
SCINV BDS SCKE SOE
0
1
0
0
0
*
1/0
1/0
SOP
−
−
−
−
L2
L1
L0
−
0
−
−
−
−
*
*
*
−
D8
D7
D6
D5
D4
D3
D2
D1
D0
−
*
*
*
*
*
*
*
*
*
*
*
*
ORE RDRF TDRE TBI
−
−
−
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
*
*
*
*
*
*
*
*
*
*
*
*
*
*
*
1:"1" を設定
0:"0" を設定
*:ユーザが決める設定
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501
第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
MB91490 シリーズ
<注意事項>
上記ビットの設定値 (1/0) は , マスタ動作 , スレーブ動作で異なります。以下のように設定
してください。
マスタ送信時 :SCR:MS=0, SMR:SCKE=1, SOE=1
マスタ受信時 :SCR:MS=0, SMR:SCKE=1, SOE=0
スレーブ送信時:SCR:MS=1, SMR:SCKE=0, SOE=1
スレーブ受信時:SCR:MS=1, SMR:SCKE=0, SOE=0
● ノーマル転送 (I) タイミングチャート
図 14.15-1 ノーマル転送 (I) タイミングチャート
1バイト目
●送信動作
2バイト目
SCK
SOT
D0 D1 D2
D3
D4 D5 D6 D7 D0
D1 D2 D3 D4
D4 D5 D6 D7
D1
D5
D6
D7
D2 D3 D4 D5
D6
D7
TDRE
TDR RW
TXE
●受信動作
D0 D1
SIN
D2 D3
D0
サンプリング
RDRF
RDR RD
RXE
● 動作説明
(1) マスタ動作 (SCR:MS=0, SMR:SCKE=1 に設定します )
• 送信動作
① シリアルデータ出力許可(SMR:SOE=1), 送信動作許可(SCR:TXE=1)および受信動作
禁止 (SCR:RXE=0) にして TDR に送信データを書き込むと SSR:TDRE=0 となり , シ
リアルクロック (SCK) 出力の立下りエッジに同期して送信データを出力します。
② 最初の 1 ビット目の送信データが出力されると SSR:TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
502
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CM71-10155-3
MB91490 シリーズ
第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0), 送信動作許可 (SCR:TXE=1) および受信動
作許可 (SCR:RXE=1) にして TDR にダミーデータを書き込むと , シリアルクロッ
ク出力 (SCK) の立上りエッジで受信データをサンプリングします。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込み許可 (SCR:RIE=1) さ
れていると受信割込み要求を出力します。このとき , 受信データ (RDR) を読み出
すことができます。
③ 受信データ (RDR) を読み出すと , SSR:RDRF は "0" にクリアされます。
<注意事項>
受信動作のみを行う場合, シリアルクロック(SCK)を出力させるためにTDRにダミーデー
タを書いてください。
(2) スレーブ動作 (SCR:MS=1, SMR:SCKE=0 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1) および送信動作許可 (SCR:TXE=1) にして
TDR に送信データを書き込むと SSR:TDRE=0 となり , シリアルクロック (SCK) 入
力の立下りエッジに同期して送信データを出力します。
② 最初の 1 ビット目の送信データが出力されると SSR;TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0) および受信動作許可 (SCR:RXE=1) にする
と , シリアルクロック入力 (SCK) の立上りエッジで受信データをサンプリングし
ます。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込み許可 (SCR:RIE=1) さ
れていると受信割込み要求を出力します。このとき , 受信データ (RDR) を読み出
すことができます。
③ 受信データ (RDR) を読み出すと , SSR:RDRF は "0" にクリアされます。
■ ノーマル転送 (II)
● 特長
表 14.15-3 ノーマル転送 (II) の特長
CM71-10155-3
項目
説明
1
シリアルクロック (SCK) のマークレベル
"L"
2
送信データ出力タイミング
SCK の立上りエッジ
3
受信データのサンプリング
SCK の立下りエッジ
4
データ長
5 ビット∼ 9 ビット
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503
第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
MB91490 シリーズ
● レジスタ設定
ノーマル転送 (II) に必要なレジスタの設定値を以下に示します。
表 14.15-4 ノーマル転送 (II) レジスタ設定
bit15 bit14 bit13 bit12 bit11 bit10
SCR/ UPCL MS
SMR
0
1/0
SPI
RIE
TIE
0
*
*
SSR/ REC
ESCR
0
−
−
−
−
−
−
TDR/
RDR
BGR1/
BGR0
bit9
bit8
bit07
bit6
bit5
TBIE RXE TXE MD2 MD1 MD0
bit4
−
bit3
bit2
bit1
bit0
SCINV BDS SCKE SOE
0
1
0
0
1
*
1/0
1/0
SOP
−
−
−
−
L2
L1
L0
−
0
−
−
−
−
*
*
*
−
D8
D7
D6
D5
D4
D3
D2
D1
D0
−
*
*
*
*
*
*
*
*
v
*
*
*
ORE RDRF TDRE TBI
−
−
−
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
*
*
*
*
*
*
*
*
*
*
*
*
*
*
*
1:"1" を設定
0:"0" を設定
*:ユーザが決める設定
<注意事項>
上記ビットの設定値 (1/0) は , マスタ動作 , スレーブ動作で異なります。以下のように設定
してください。
マスタ送信時
:SCR:MS=0, SMR:SCKE=1, SOE=1
マスタ受信時
:SCR:MS=0, SMR:SCKE=1, SOE=0
スレーブ送信時 :SCR:MS=1, SMR:SCKE=0, SOE=1
スレーブ受信時 :SCR:MS=1, SMR:SCKE=0, SOE=0
504
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第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
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■ ノーマル転送 (II) タイミングチャート
図 14.15-2 ノーマル転送 (II) タイミングチャート
1バイト目
●送信動作
マークレベル
2バイト目
SCK
SOT
D0 D1 D2
D3 D4 D5 D6
D7 D0 D1
D2 D3 D4
D5 D6
D2 D3 D4
D5
D7
TDRE
TDR RW
TXE
●受信動作
SIN
D0 D1
D2 D3 D4
D5 D6 D7
D0 D1
D6
D7
サンプリング
RDRF
RDR RD
RXE
● 動作説明
(1) マスタ動作 (SCR:MS=0, SMR:SCKE=1 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1), 送信動作許可 (SCR:TXE=1) および受信動
作禁止 (SCR:RXE=0) にし , TDR に送信データを書き込むと SSR:TDRE=0 となり ,
シリアルクロック (SCK) 出力の立上りエッジに同期して送信データを出力しま
す。
② 最初の 1 ビット目の送信データが出力されると SSR:TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。 • 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0), 送信動作許可 (SCR:TXE=1) および受信動
作許可 (SCR:RXE=1) にし , TDR にダミーデータを書き込むとシリアルクロック
出力 (SCK) の立下りエッジで受信データをサンプリングします。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR) を読み
出すことができます。
③ 受信データ (RDR) を読み出すと , SSR:RDRF は "0" にクリアされます。
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第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
MB91490 シリーズ
<注意事項>
受信動作のみを行う場合, シリアルクロック(SCK)を出力させるためにTDRにダミーデー
タを書いてください。
(2) スレーブ動作 (SCR:MS=1, SMR:SCKE=0 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1) および送信動作許可 (SCR:TXE=1) にし ,
TDR に送信データを書き込むと SSR:TDRE=0 となり , シリアルクロック (SCK) 入
力の立上りエッジに同期して送信データを出力します。
② 最初の 1 ビット目の送信データが出力されると SSR;TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0) および受信動作許可 (SCR:RXE=1) にする
と , シリアルクロック入力 (SCK) の立下りエッジで受信データをサンプリングし
ます。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR) を読み
出すことができます。
③ 受信データ (RDR) を読み出すと , SSR:RDRF は "0" にクリアされます。
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第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
MB91490 シリーズ
■ SPI 転送 (I)
● 特長
表 14.15-5 SPI 転送 (I) の特長
項目
説明
1
シリアルクロック (SCK) のマークレベル
"H"
2
送信データ出力タイミング
SCK の立上りエッジ
3
受信データのサンプリング
SCK の立下りエッジ
4
データ長
5 ビット∼ 9 ビット
● レジスタ設定
SPI 転送 (I) に必要なレジスタの設定値を以下に示します。
表 14.15-6 SPI 転送 (I) レジスタ設定
bit15 bit14 bit13 bit12 bit11 bit10
SCR/ UPCL MS
SMR
0
1/0
SPI
RIE
TIE
1
*
*
SSR/ REC
ESCR
0
−
−
−
−
−
−
TDR/
RDR
BGR1/
BGR0
bit9
bit8
bit7
bit6
bit5
TBIE RXE TXE MD2 MD1 MD0
bit4
−
bit3
bit2
bit1
bit0
SCINV BDS SCKE SOE
0
1
0
0
0
*
1/0
1/0
SOP
−
−
−
−
L2
L1
L0
−
0
−
−
−
−
*
*
v
−
D8
D7
D6
D5
D4
D3
D2
D1
D0
−
*
*
*
*
*
*
*
*
*
*
*
*
ORE RDRF TDRE TBI
−
−
−
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
*
*
*
*
*
*
*
*
*
*
*
*
*
*
*
1:"1" を設定
0:"0" を設定
*:ユーザが決める設定
<注意事項>
上記ビットの設定値 (1/0) は , マスタ動作 , スレーブ動作で異なります。以下のように設定
してください。
マスタ送信時
:SCR:MS=0, SMR:SCKE=1, SOE=1
マスタ受信時
:SCR:MS=0, SMR:SCKE=1, SOE=0
スレーブ送信時 :SCR:MS=1, SMR:SCKE=0, SOE=1
スレーブ受信時 :SCR:MS=1, SMR:SCKE=0, SOE=0
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14.15 CSIO( クロック同期シリアルインタフェース ) の動作
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● SPI 転送 (I) タイミングチャート
図 14.15-3 SPI 転送 (I) タイミングチャート
1バイト目
●送信動作
SCK
2バイト目
*
SOT
D0 D1 D2
D3 D4 D5 D6
D7 D0 D1
D2 D3 D4
D0 D1 D2
D3 D4 D5 D6
D7 D0
D2
D5 D6
D7
TDRE
TDR RW
TXE
●受信動作
SIN
D1
D3 D4 D5
D6
D7
サンプリング
RDRF
RDR RD
RXE
* : スレーブ送信時(MS=1, SCKE=0, SOE=1),TDRに書いてから
4マシンサイクル以上の時間が必要。
● 動作説明
(1) マスタ動作 (SCR:MS=0, SMR:SCKE=1 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1), 送信動作許可 (SCR:TXE=1) および受信動
作禁止 (SCR:RXE=0) にし , TDR に送信データを書き込むと SSR:TDRE=0 となり ,
1 ビット目が出力されます。その後 , シリアルクロック (SCK) 出力の立上りエッ
ジに同期して送信データを出力します。
② 最初のシリアルクロックの立下りエッジの半サイクル前で SSR:TDRE=1 となり ,
送信割込みが許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このと
き , 2 バイト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0), 送信動作許可 (SCR:TXE=1) および受信動
作許可 (SCR:RXE=1) にし , TDR にダミーデータを書き込むとシリアルクロック
出力 (SCK) の立下りエッジで受信データをサンプリングします。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込み許可 (SCR:RIE=1) さ
れていると受信割込み要求を出力します。このとき , 受信データ (RDR) を読み出
すことができます。
③ 受信データ (RDR) を読み出すと , SSR:RDRF は "0" にクリアされます。
508
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第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
MB91490 シリーズ
<注意事項>
受信動作のみを行う場合, シリアルクロック(SCK)を出力させるためにTDRにダミーデー
タを書いてください。
(2) スレーブ動作 (SCR:MS=1, SMR:SCKE=0 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1) および送信動作許可 (SCR:TXE=1) にし ,
TDR に送信データを書き込むと SSR:TDRE=0 となり , 1 ビット目が出力されま
す。その後 , シリアルクロック (SCK) 出力の立上りエッジに同期して送信データ
を出力します。
② 最初のシリアルクロックの立下りエッジの半サイクル前で SSR:TDRE=1 となり ,
送信割込みが許可 (SCR:TIE=1) されていると送信割込み要求を出力します。この
とき , 2 バイト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0) および受信動作許可 (SCR:RXE=1) にする
と , シリアルクロック入力 (SCK) の立下りエッジで受信データをサンプリングし
ます。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR) を読み
出すことができます。
③ 受信データ (RDR) を読み出すと , SSR:RDRF は "0" にクリアされます。
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14.15 CSIO( クロック同期シリアルインタフェース ) の動作
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■ SPI 転送 (II)
● 特長
表 14.15-7 SPI 転送 (II) の特長
項目
説明
1
シリアルクロック (SCK) のマークレベル
"L"
2
送信データ出力タイミング
SCK の立下りエッジ
3
受信データのサンプリング
SCK の立上りエッジ
4
データ長
5 ビット∼ 9 ビット
● レジスタ設定
SPI 転送 (II) に必要なレジスタの設定値を以下に示します。
表 14.15-8 SPI 転送 (II) レジスタ設定
bit15 bit14 bit13 bit12 bit11 bit10
SCR/ UPCL MS
SMR
0
1/0
SPI
RIE
TIE
1
*
*
SSR/ REC
ESCR
0
−
−
−
−
−
−
TDR/
RDR
BGR1/
BGR0
bit9
bit8
bit7
bit6
bit5
TBIE RXE TXE MD2 MD1 MD0
bit4
−
bit3
bit2
bit1
bit0
SCINV BDS SCKE SOE
0
1
0
0
1
*
1/0
1/0
SOP
−
−
−
−
L2
L1
L0
−
0
−
−
−
−
*
*
*
−
D8
D7
D6
D5
D4
D3
D2
D1
D0
−
*
*
*
*
*
*
*
*
*
*
*
*
ORE RDRF TDRE TBI
−
−
−
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
*
*
*
*
*
*
*
*
*
*
*
*
*
*
*
1:"1" を設定
0:"0" を設定
*:ユーザが決める設定
<注意事項>
上記ビットの設定値 (1/0) は , マスタ動作 , スレーブ動作で異なります。以下のように設定
してください。
マスタ送信時
:SCR:MS=0, SMR:SCKE=1, SOE=1
マスタ受信時
:SCR:MS=0, SMR:SCKE=1, SOE=0
スレーブ送信時 :SCR:MS=1, SMR:SCKE=0, SOE=1
スレーブ受信時 :SCR:MS=1, SMR:SCKE=0, SOE=0
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第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
MB91490 シリーズ
● SPI 転送 (II) タイミングチャート
図 14.15-4 SPI 転送 (II) タイミングチャート
1バイト目
●送信動作
SCK
2バイト目
*
SOT
D0 D1 D2
D3 D4 D5 D6
D7 D0 D1
D2 D3 D4
D5 D6
D7
D2
D5 D6
D7
TDRE
TDR RW
TXE
●受信動作
SIN
D0
D1 D2 D3 D4 D5 D6 D7 D0
D1
D3 D4
サンプリング
RDRF
RDR RD
RXE
*: スレーブ送信時(MS=1, SCKE=0, SOE=1), TDRに書いてから4マシンサイクル以上の時間が必要。
● 動作説明
(1) マスタ動作 (SCR:MS=0, SMR:SCKE=1 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1), 送信動作許可 (SCR:TXE=1) および受信動
作禁止 (SCR:RXE=0) にし , TDR に送信データを書き込むと SSR:TDRE=0 となり ,
シリアルクロック (SCK) 出力の立下りエッジに同期して送信データを出力しま
す。
② 最初の 1 ビット目の送信データが出力されると SSR:TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0), 送信動作許可 (SCR:TXE=1) および受信動
作許可 (SCR:RXE=1) にし , TDR にダミーデータを書き込むとシリアルクロック
出力 (SCK) の立上りエッジで受信データをサンプリングします。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR) を読み
出すことができます。
③ 受信データ (RDR) を読み出すと , SSR:RDRF は "0" にクリアされます。
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511
第 14 章 マルチファンクション シリアルインタフェース
14.15 CSIO( クロック同期シリアルインタフェース ) の動作
MB91490 シリーズ
<注意事項>
受信動作のみを行う場合, シリアルクロック(SCK)を出力させるためにTDRにダミーデー
タを書いてください。
(2) スレーブ動作 (SCR:MS=1, SMR:SCKE=0 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1) および送信動作許可 (SCR:TXE=1) にし ,
TDR に送信データを書き込むと SSR:TDRE=0 となり , シリアルクロック (SCK) 出
力の立下りエッジに同期して送信データを出力します。
② 最初の 1 ビット目の送信データが出力されると SSR;TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0) および受信動作許可 (SCR:RXE=1) にする
と , シリアルクロック入力 (SCK) の立上りエッジで受信データをサンプリングし
ます。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR) を読み
出すことができます。
③ 受信データ (RDR) を読み出すと , SSR:RDRF は "0" にクリアされます。
512
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MB91490 シリーズ
14.16
第 14 章 マルチファンクション シリアルインタフェース
14.16 専用ボーレートジェネレータ
専用ボーレートジェネレータ
専用ボーレートジェネレータは , マスタ動作時のみ機能します。
■ CSIO( クロック同期シリアルインタフェース ) ボーレート選択
専用ボーレートジェネレータの設定は , マスタ動作時とスレーブ動作時では異なりま
す。
● マスタ動作時
専用ボーレートジェネレータで内部クロックを分周させてボーレートを選択します。
• 2 つの内部リロードカウンタがあり , それぞれ送受信シリアルクロックに対応して
います。ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロー
ド値を設定することにより , ボーレートを選択できます。
• リロードカウンタは設定された値で内部クロックを分周します。
● スレーブ動作時
スレーブ動作時 (SCR:MS=1) は , 専用ボーレートジェネレータは機能しません
( クロック入力端子 SCK から入力された 外部クロックを直接使用します )。
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513
第 14 章 マルチファンクション シリアルインタフェース
14.16 専用ボーレートジェネレータ
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ボーレート設定
14.16.1
ボーレートの設定を示します。また , シリアルクロック周波数の計算結果を示しま
す。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で設定します。
ボーレートの計算式を以下に示します。
(1) リロード値:
V = φ / b -1
V:リロード値
b:ボーレート
φ:周辺クロック (CLKP) 周波数
(2) 計算例
周辺クロック (CLKP) 16MHz, 内部クロック使用 , ボーレート 19200bps に設定
する場合のリロード値は , 次のようになります。
リロード値:
V = (16 × 1000000)/19200 - 1 = 832
よって , ボーレートは ,
b = (16 × 1000000)/(832+1) = 19208 bps
(3) ボーレートの誤差
ボーレートの誤差は次の式によって求められます。
誤差 (%) = ( 計算値 - 目標値 )/ 目標値 × 100
( 例 ) 周辺クロック (CLKP) 20MHz, 目標ボーレート 153600bps に設定する場合
リロード値 =(20 × 1000000)/153600 - 1 = 129
ボーレート ( 計算値 ) =(20 × 1000000)/(129+1) = 153846 (bps)
誤 差 (%) =(153846 - 153600)/153600 × 100 = 0.16 (%)
<注意事項>
• リロード値を "0" に設定するとリロードカウンタは停止します。
• リロード値が偶数の場合 , シリアルクロックの "H" 幅と "L" 幅は SCINV ビットの設定
によって以下のようになります。奇数の場合 , シリアルクロックの "H" 幅と "L" 幅は同
じになります。
- SCINV=0 のとき , シリアルクロックの "H" 幅が周辺クロック (CLKP) 1 サイクル分
長くなります。
- SCINV=1 のとき , シリアルクロックの "L" 幅が周辺クロック (CLKP) 1 サイクル分長
くなります。
• リロード値は "3" 以上を設定してください。
514
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CM71-10155-3
第 14 章 マルチファンクション シリアルインタフェース
14.16 専用ボーレートジェネレータ
MB91490 シリーズ
■ 各周辺クロック (CLKP) 周波数に対するリロード値とボーレート
表 14.16-1 リロード値とボーレート
ボーレート
(bps)
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
32MHz
Value
ERR
Value
ERR
Value
ERR
Value
ERR
Value
ERR
Value
ERR
8M
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
4M
−
−
4
0
−
5
−
0
−
7
−
0
−
3
−
0
−
0
−
0
2.5M
−
3
−
3
−
0
−
5M
−
3
−
0
0
−
−
3
3
6M
4
0
−
7
−
0
−
9
−
0
−
11
−
0
−
15
−
0
2M
1M
7
0
9
0
15
0
19
0
23
0
31
0
500000
15
0
19
0
31
0
39
0
47
0
63
0
460800
−
31
−
0
−
39
−
0
−
63
−
0
−
79
−
0
51
− 0.16
95
0
−
127
−
0
− 0.16
−
−
207
− 0.16
250000
230400
−
−
−
−
−
−
−
−
103
153600
51
− 0.16
64
− 0.16
103
− 0.16
129
− 0.16
155
− 0.16
125000
63
0
79
0
127
0
159
0
191
0
255
0
115200
68
− 0.64
86
0.22
138
0.08
173
0.22
207
− 0.16
277
0.08
76800
103
− 0.16
129
− 0.16
207
− 0.16
259
− 0.16
311
− 0.16
416
0.08
57600
138
0.08
173
0.22
277
0.08
346
− 0.16
416
0.08
555
0.08
38400
207
− 0.16
259
− 0.16
416
0.08
520
0.03
624
0
832
− 0.04
28800
277
0.08
346
< 0.01
554
− 0.01
693
− 0.06
832
− 0.03
1110
− 0.01
19200
416
0.08
520
0.03
832
− 0.03
1041
0.03
1249
0
1666
0.02
10417
767
< 0.01
959
< 0.01
1535
< 0.01
1919
< 0.01
2303
< 0.01
3071
< 0.01
9600
832
0.04
1041
0.03
1666
0.02
2083
0.03
2499
0
3332
− 0.01
7200
1110
2221
< 0.01
2777
< 0.01
3332
< 0.01
4443
− 0.01
< 0.01
4166
< 0.01
4999
0
6666
< 0.01
< 0.01
8332
< 0.01
9999
0
13332 <− 0.01
13332 < 0.01 16666 < 0.01
19999
0
26666
< 0.01
< 0.01 1388 < 0.01
4800
1666
− 0.02
3332
2400
3332
0.02
< 0.01 4166
2082
< 0.01
6666
1200
6666
< 0.01 8334
0.02
600 13332 < 0.01 16666 < 0.01 26666 < 0.01
−
−
−
−
−
−
300 26666
−
−
−
−
−
−
26666 < 0.01
−
−
−
• Value:BGR1/BGR0 レジスタの設定値
• ERR :ボーレート誤差 (%)
■ リロードカウンタの機能
リロードカウンタには送信リロードカウンタと受信リロードカウンタがあり , 専用
ボーレートジェネレータとして機能します。リロード値に対する 15 ビットレジスタか
ら構成されており , 内部クロックより送受信クロックを生成します。
■ カウントの開始
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むと , リ
ロードカウンタはカウントを開始します。
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515
第 14 章 マルチファンクション シリアルインタフェース
14.16 専用ボーレートジェネレータ
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■ 再スタート
リロードカウンタは下記の条件で再スタートします。
● 送信 / 受信リロードカウンタ共通
プログラマブルリセット (SCR:UPCL ビット )
516
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第 14 章 マルチファンクション シリアルインタフェース
14.17 CSIO( クロック同期シリアルインタフェース ) 設定手順
とプログラムフロー
MB91490 シリーズ
14.17
CSIO( クロック同期シリアルインタフェース )
設定手順とプログラムフロー
CSIO( クロック同期シリアルインタフェース ) では , シリアル双方向同期通信をする
ことができます。
■ CPU 間接続
CSIO( クロック同期シリアルインタフェース ) では , 双方向通信を選択します。図 14.171 に示すように 2 つの CPU を相互に接続します。
図 14.17-1 CSIO( クロック同期シリアルインタフェース ) の双方向通信の接続例
SOT
SOT
SIN
SIN
SCK
SCK
CPU –1 (マスタ)
CPU –2 (スレーブ)
■ フローチャート
図 14.17-2 双方向通信フローチャートの例
(マスタ側)
(スレーブ側)
スタート
スタート
動作フォーマット設定
(マスタ側と合わせる)
動作フォーマット設定
データ送信
TDRに1バイトデータ
をセットして通信
NO
RDRF=1
YES
NO
RDRF=1
YES
受信データ読出しと
処理
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データ送信
(ANS)
受信データ読出しと
処理
1バイトデータ送信
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517
第 14 章 マルチファンクション シリアルインタフェース
14.18 CSIO モードの注意事項
14.18
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CSIO モードの注意事項
CSIO モードの注意事項を下記に示します。
• DMA 転送要求する場合 , DMA のブロックサイズを 1 回に設定してください。
• マスタ受信およびスレーブ受信時には , データ受信用の DMA 転送と , ダミーデータ
送信用の DMA 転送が必要なため , DMA を 2 チャネル使用する必要があります。
518
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第 14 章 マルチファンクション シリアルインタフェース
14.19 I2C インタフェース
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14.19
I2C インタフェース
マルチファンクションシリアルインタフェースの機能のうち , 動作モード 4 でサ
ポートしている I2C インタフェースについて説明します。
● I2C インタフェース
● I2C インタフェースの概要
● I2C インタフェースのレジスタ
• I2C バス制御レジスタ (IBCR)
• シリアルモードレジスタ (SMR)
• I2C バスステータスレジスタ (IBSR)
• シリアルステータスレジスタ (SSR)
• 受信データレジスタ / 送信データレジスタ (RDR/TDR)
• 7 ビットスレーブアドレスマスクレジスタ (ISMK)
• 7 ビットスレーブアドレスレジスタ (ISBA)
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
● I2C インタフェースの割込み
• I2C インタフェース通信の動作
• マスタモード
• スレーブモード
• バスエラー
● 専用ボーレートジェネレータ
• I2C のフローチャート例
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519
第 14 章 マルチファンクション シリアルインタフェース
14.20 I2C インタフェースの概要
14.20
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I2C インタフェースの概要
I2C インタフェースは IC 間バスをサポートし , I2C バス上のマスタ / スレーブデバイ
スとして動作します。
■ I2C インタフェースの機能
I2C インタフェースには , 以下の機能があります。
• マスタ / スレーブ送受信機能
• 調停機能
• クロック同期機能
• 転送方向検出機能
• 反復スタート条件の発生と検出機能
• バスエラー検出機能
• ゼネラルコールアドレッシング機能
• マスタおよびスレーブとしての 7 ビットアドレッシング
• 転送およびバスエラー時に割込み発生可能
• 10 ビットアドレッシング機能は , プログラムで対応可能
520
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
I2C インタフェースのレジスタ
14.21
I2C インタフェースのレジスタ一覧を示します。
■ I2C インタフェースのレジスタ一覧
図 14.21-1 I2C インタフェースのレジスタ一覧
bit15
アドレス
000062H 000063H
000072H 000073H
000082H 000083H
bit8 bit7
IBCR (I2C バス制御レジスタ )
000060H 000061H
SSR
000070H 000071H
000080H 000081H ( シリアルステータスレジスタ )
I2C
bit0
SMR ( シリアルモードレジスタ )
IBSR
(I C バスステータスレジスタ )
2
000066H 000067H
000076H 000077H
000086H 000087H
−
RDR/TDR
( 送受信データレジスタ )
000064H 000065H
000074H 000075H
000084H 000085H
BGR1
( ボーレートジェネレータ
レジスタ 1)
BGR0
( ボーレートジェネレータ
レジスタ 0)
00006AH 00006BH
00007AH 00007BH
00008AH 00008BH
ISMK
(7 ビットスレーブアドレス
マスクレジスタ )
ISBA
(7 ビットスレーブアドレス
レジスタ )
表 14.21-1 I2C インタフェースのビット配置
bit15 bit14 bit13 bit12 bit11 bit10
IBCR/
SMR
MSS
SSR/
IBSR
REC TSET
bit9
ACT/
ACKE WSEL CNDE INTE BER
SCC
−
−
ORE RDRF TDRE
bit8
bit7
bit6
bit5
INT MD2 MD1 MD0
−
bit4
bit3
bit2
−
RIE
TIE ITST1 ITST0
AL
RSC
SPC
BB
FBT RACK RSA TRX
bit1
bit0
RDR/
TDR
−
−
−
−
−
−
−
−
D7
D6
D5
D4
D3
D2
D1
D0
BGR1/
BGR0
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
ISMK/
ISBA
EN
SM6
SM5
SM4
SM3
SM2 SM1 SM0 SAEN SA6
SA2
SA1
SA0
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SA5 SA4 SA3
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521
第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
14.21.1
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I2C バス制御レジスタ (IBCR)
I2C バス制御レジスタ (IBCR) は , マスタ / スレーブモード選択 , 反復スタート条件の
発生 , アクノリッジ許可 , 割込み許可を設定し , 割込みフラグを表示します。
■ I2C バス制御レジスタ (IBCR)
図 14.21-2 に I2C バス制御レジスタ (IBCR) のビット構成を , 表 14.21-2 に各ビットの機
能を示します。
図 14.21-2 I2C バス制御レジスタ (IBCR) のビット構成
IBCR
アドレス:
ch.0 000062H
ch.1 000072H
ch.2 000082H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
MSS
ACT/SCC
ACKE
WSEL
CNDE
INTE
BER
INT
R/W
R/W
R/W
R/W
R/W
R/W
R
R/W
BER
0
1
バスエラー検出ビット
エラーなし
エラーを検出
INTE
0
1
割込み許可ビット
割込み禁止
割込み許可
CNDE
0
1
条件検出割込み許可ビット
反復スタートまたはストップ条件割込み禁止
反復スタートまたはストップ条件割込み許可
WSEL
0
1
ウェイト選択ビット
アクノリッジ後ウェイト(9ビット)
データ送受信完了後ウェイト(8ビット)
ACT/SCC
0
1
:リード/ライト可能
:リードオンリ
00000000B
0
1
ACKE
0
1
R
(SMR)
初期値
割込みフラグビット
書込み時
読出し時
INTビットのクリア
割込み要求なし
影響しません
割込み要求あり
INT
R/W
bit7 ・・・・・・・・・・・ bit0
MSS
0
1
アクノリッジ許可ビット
アクノリッジ禁止
アクノリッジ許可
動作フラグ/反復スタート条件発生ビット
書込み時
読出し時
影響しません
動作なし
反復スタート条件発生
I2C動作中
マスタ/スレーブ選択ビット
スレーブモード選択
マスタモード選択
:初期値
522
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
表 14.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (1 / 4)
ビット名
機能
• 本ビットに "1" を設定すると I2C バスがアイドル状態 (EN=1, BB=0) のとき ,
マスタモードとなります。
• IBSR レジスタの BB ビットが "1" のとき , このビットに "1" を設定すると BB
ビットが "0" になるまでスタート条件の発生をウェイトします。そのウェイ
ト中にスレーブアドレスが一致してスレーブとして動作する場合には本
ビットは "0" になり , IBSR レジスタの AL ビットが "1" になります。
• マスタ動作中 (MSS=1, ACT=1) で割込みフラグ (INT) が "1" のとき , 本ビッ
トに "0" を書き込むとストップ条件が発生します。
MSS ビットは以下の条件でクリアされます。
• I2C インタフェースの禁止 (EN ビット =0)
• アービトレーションロスト発生時
• バスエラー検出 (BER ビット =1)
MSS:
マスタ /
bit15 スレーブ
選択
ビット
• INT=1 のとき , MSS ビットへの "0" 書込み
MSS ビットと ACT ビットの関係を以下に示します。
MSS ビット ACT ビット
0
0
0
1
1
0
1
1
状態
アイドル
スレーブアドレス一致または予約アドレスに対
し ACK 応答 * し , スレーブ動作中 ( スレーブ
モード )
マスタ動作待機中
マスタ動作中 ( マスタモード )
2
*:ACK 応答:アクノリッジ区間に I C バスの SDA が "L" であることを指しま
す。
( 注意事項 )
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MSS ビットが "1" に設定されていて MSS ビットを "0" に変更す
る場合 , MSS ビット =1, INT ビット =1 のときに行ってくださ
い。ACT ビットが "1" のときに MSS ビットに "0" を書き込むと
INT ビットも "0" にクリアされます。
マスタ動作中 , MSS ビットに "0" を書き込んでも ACT ビットが
"1" の間は "1" が読み出されます。
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523
第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
表 14.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (2 / 4)
ビット名
機能
このビットは , 読出しと書込みで意味が異なります。
読出し
書込み
ACT ビット
SCC ビット
ACT ビットはマスタモードまたはスレーブモードとして動作していることを
示します。
ACT ビットのセット条件:
• スタート条件を I2C バスに出力したとき ( マスタモード )
• スレーブアドレスとマスタから送信されたアドレスが一致したとき ( ス
レーブモード )
• 予約アドレスを検出し , それに対しアクノリッジ応答したとき (MSS=0
のときスレーブモードとなる )
ACT ビットのリセット条件:
< マスタモード >
• ストップ条件検出
• アービトレーションロスト検出
ACT/SCC:
動作フラグ /
bit14 反復スタート
条件発生ビッ
ト
• バスエラー検出
• I2C インタフェースの禁止 (EN ビット =0)
< スレーブモード >
• ( 反復 ) スタート条件検出
• ストップ条件検出
• 予約アドレス検出状態 (RSA ビット =1) でアクノリッジ応答しなかった
とき
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラーの発生 (BER ビット =1)
マスタモード時 , このビットに "1" を書き込むと反復スタートを実行します。
"0" 書込みは無効です。
( 注意事項 ) SCC ビットへの "1" 書込みは , マスタモードの割込み中 (MSS=1,
ACT=1, INT=1) に行ってください。ACT ビットが "1" のときに
SCC ビットに "1" を書き込むと INT ビットは "0" にクリアされ
ます。
スレーブモード (MSS=0, ACT=1) 時 , 本ビットに "1" を書き込む
ことは禁止です。
SCC ビットに "1", MSS ビットに "0" を書き込んだ場合には ,
MSS ビットが優先されます。
リードモディファイライト (RMW) 系命令のリード時には SCC
ビットが読み出されます。
524
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
表 14.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (3 / 4)
ビット名
機能
• 本ビットに "1" を設定するとアクノリッジタイミングで "L" を出力します。
• ACT=1 のときに本ビットを変更する場合 , INT ビットが "1" のときに行って
ACKE:
ください。
bit13 アクノリッジ
許可
本ビットは以下の条件では無効となります。
ビット
• 予約アドレス以外のアドレスフィールドに対するアクノリッジ(自動生成)
• データ送信時 (RSA=0, TRX=1, FBT=0)
• 本ビットはアクノリッジ前か後のどちらに割込み (INT=1) を発生させ , I2C
バスをウェイトさせるかを選択するビットです。
WSEL:
bit12 ウェイト
選択ビット
• WSEL ビットは以下の条件では無効になります。
• 第一バイト * に対する割込み発生時 (INT=1)
• 予約アドレス検出時 (FBT=1, RSA=1)
* : 第一バイト:( 反復 ) スタート条件後のデータを指します。
CNDE:
bit11 条件検出
割込み許可
ビット
マスタモードまたはスレーブモード時 (ACT=1), ストップ条件または反復ス
タート条件が検出された場合 , 割込みの発生を許可するビットです。IBSR レ
ジスタの RSC または SPC ビットが "1" で本ビットが "1" のときに割込みが発
生します。
INTE:
bit10 割込み許可
ビット
マスタモードまたはスレーブモード時 , データ送受信およびバスエラーに対す
る割込み (INT=1) を許可するビットです。
本ビットは I2C バス上でエラーを検出したことを示します。
BER ビットのセット条件:
• 第一バイト * 転送中にスタート条件またはストップ条件を検出
• 第二バイト以降 , データの 2 ビット∼ 9( アクノリッジ ) ビット目で ( 反
復 ) スタート条件またはストップ条件を検出
bit9
BER:
バスエラー
検出ビット
BER ビットのリセット条件:
• BER=1 のときに INT ビットへ "0" 書込みした場合
• I2C インタフェースの禁止 (EN=0) の場合
*: 第一バイト:( 反復 ) スタート条件後のデータを指します。
( 注意事項 ) 割込みフラグ (INT ビット ) が "1" になったときにこのビットを
確認し , "1" になっていると正常に送受信ができていませんので
再送などの処理を行ってください。
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525
第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
表 14.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (4 / 4)
ビット名
bit8
526
機能
本ビットはマスタモード , スレーブモード時 , データ送受信の 8 ビット , 9
ビット (ACK) 後 , もしくはバスエラー時にこのフラグを "1" にセットします。
バスエラー時以外は , INT ビットが "1" になると SCL を "L" にし , INT ビット
が "0" になると SCL の "L" の状態を解除します。
INT ビットのセット条件:
< 8 ビット目>
• 第一バイトで予約アドレスを検出した場合
• WSEL が "1", 第二バイト以降でアービトレーションロストを検出した場
合
• WSEL が "1", マスタ動作中 , 第二バイト以降で TDRE ビットが "1" の場合
• WSELが"1", スレーブ動作中,第二バイト以降でTDREビットが"1"の場合
• WSELが"1", スレーブ送信中,第二バイト以降でTDREビットが"1"の場合
< 9 ビット目>
• 第一バイトでアービトレーションロストを検出した場合
• ストップ条件出力設定 ( マスタ動作中の MSS ビットへの "0" 書込み ) 時
以外に NACK を受信した場合
• 第一バイトで予約アドレスを検出せずにマスタモードまたはスレーブ
モードの送信方向 (TRX=1) で TDRE ビットが "1" の場合
• 第一バイトで予約アドレスを検出せずにマスタモードまたはスレーブ
INT:
モードの受信方向 (TRX=0) で TDRE ビットが "1" の場合
割込み
• WSEL=0 設定時 , 第二バイト以降でアービトレーションロストを検出し
フラグビット
た場合
• WSEL=0 設定時 , マスタモード動作中に第二バイト以降で TDRE ビット
が "1" の場合
• WSEL=0 設定時 , スレーブ送信中に第二バイト以降で TDRE ビットが "1"
の場合
• WSEL=0 設定時 , スレーブ受信の場合。ただし , 予約アドレスを検出した
第一バイトでのスレーブ受信では9ビット目では割込みは発生しません。
<その他>
バスエラー検出
INT ビットのリセット条件:
• INT ビットへの "0" 書込み
• INT ビットが "1", ACT ビットが "1" のときに MSS ビットへの "0" 書込み
• INT ビットが "1", ACT ビットが "1" のときに SCC ビットへの "1" 書込み
INT ビットへの "1" 書込みは無効です。
( 注意事項 ) EN ビットを "0" にした場合 , 受信タイミングによっては RDRF
ビットと INT ビットが "1" になることがあります。この場合 ,
受信データを読み出し , INT ビットをクリアしてください。
リードモディファイライト (RMW) 系命令のリード時には "1" が
読み出されます。
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
シリアルモードレジスタ (SMR)
14.21.2
シリアルモードレジスタ (SMR) は , 動作モードの設定 , 送受信割込みの許可 / 禁止
の設定を行います。
■ シリアルモードレジスタ (SMR)
図 14.21-3 にシリアルモードレジスタ (SMR) のビット構成を , 表 14.21-3 に各ビットの
機能を示します。
図 14.21-3 シリアルモードレジスタ (SMR) のビット構成
SMR
bit15
・・・・・・・・・・・・・・・・・・・ bit8
(IBCR)
アドレス:
ch.0 000063H
ch.1 000073H
ch.2 000083H
bit7
bit6
bit5
MD2 MD1 MD0
bit4
bit3
bit2
bit1
bit0
-
RIE
TIE
-
-
初期値
000-00-- B
R/W R/W R/W R/W R/W R/W R/W R/W
未定義ビット
常に“00B”を設定してください。
TIE
0
1
送信割込み許可ビット
送信割込み禁止
送信割込み許可
RIE
0
1
受信割込み許可ビット
受信割込み禁止
受信割込み許可
未定義ビット
リード時,値は不定です。ライト時,影響しません。
R/W
-
:リード/ライト可能
: 未定義ビット
: 初期値
動作モード設定ビット
MD2 MD1 MD0
0
0
0
動作モード0(非同期ノーマルモード)
0
0
1
動作モード1(非同期マルチプロセッサモード)
0
1
0
動作モード2(クロック同期モード)
1
0
0
動作モード4(I2Cモード)
(注意事項) 動作モード4のレジスタおよび動作について説明します。
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527
第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
表 14.21-3 シリアルモードレジスタ (SMR) の各ビットの機能説明
ビット名
機能
動作モードを設定します。
"000B":動作モード 0( 非同期ノーマルモード ) に設定されます。
"001B":動作モード 1( 非同期マルチプロセッサモード ) に設定されます。
bit7
∼
bit5
MD2, MD1,
MD0:
動作モード
設定ビット
bit4
未定義
ビット
"010B":動作モード 2( クロック同期モード ) に設定されます。
"100B":動作モード 4(I2C モード ) に設定されます。
動作モード 4(I2C モード ) のレジスタおよび動作について説明します。
( 注意事項 ) 上記の設定以外は禁止です。
動作モードを切り換える場合は , I2C 禁止 (ISMK:EN=0) 後 ,
動作モードを切り換えてください。
動作モード設定後 , 各レジスタを設定してください。
リードした場合:値は不定です。
ライトした場合:影響しません。
• CPU への受信割込み要求出力を許可 / 禁止するビットです。
• RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , またはエ
bit3
RIE:
受信割込み
許可ビット
ラーフラグビット (ORE) のいずれかが "1" の場合 , 受信割込み要求を出
力します。
( 注意事項 )
I2C バス制御レジスタ (IBCR) の INT ビットを使用して
データを受信する場合 , 本ビットを "0" にしてください。
• CPU への送信割込み要求出力を許可 / 禁止するビットです。
bit2
bit1,
bit0
TIE:
送信割込み
許可ビット
• TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力します。
未定義
ビット
本ビットには , 必ず "00B" を設定してください。
( 注意事項 )
I2C バス制御レジスタ (IBCR) の INT ビットを使用して
データを送信する場合 , 本ビットを "0" にしてください。
<注意事項>
動作モードを変更すると , ほかのレジスタが初期化されるので動作モードは最初に設定し
てください。ただし , 16 ビット書込みで IBCR と SMR を同時に書き込んだとき , IBCR に
は書き込んだ内容が反映されます。
528
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
I2C バスステータスレジスタ (IBSR)
14.21.3
I2C バスステータスレジスタ (IBSR) は , 反復スタート , アクノリッジ , データ方向 ,
アービトレーションロスト , ストップ条件 , I2C バス状態 , バスエラーを検出したこ
とを示します。
■ I2C バスステータスレジスタ (IBSR)
図 14.21-4 に I2C バスステータスレジスタ (IBSR) のビット構成を , 表 14.21-4 に各ビッ
トの機能を示します。
図 14.21-4 I2C バスステータスレジスタ (IBSR) のビット構成
IBSR
bit15 ・・・・・・・・・・・・・・・・・・・
アドレス:
ch.0 000061H
ch.1 000071H
ch.2 000081H
(SSR)
bit8
bit7
bit6
R
R
BB
0
1
SPC
0
1
R/W
:リード/ライト可能
R
:リードオンリ
:初期値
CM71-10155-3
bit5
bit4
bit3
FBT RACK RSA TRX
R
AL
R
R
bit2
bit1
RSC SPC
bit0
初期値
BB 00000000B
R/W R/W
R
バス状態ビット
バスアイドル状態
バス送受信状態
ストップ条件確認ビット
ストップ条件未検出
ストップ条件検出またはストップ条件出
マスタ
力時のアービトレーションロスト発生
スレーブ
ストップ条件検出
RSC
0
1
反復スタート条件確認ビット
反復スタート条件未検出
反復スタート条件検出
AL
0
1
アービトレーションロストビット
アービ トレーションロスト発生なし
アービトレーションロスト発生
TRX
0
1
データ方向ビット
受信方向
送信方向
RSA
0
1
予約アドレス検出ビット
予約アドレス未検出
予約アドレス検出
RACK
0
1
アクノリッジフラグビット
“L”受信
“H”受信
FBT
0
1
ファーストバイトビット
ファーストバイト以外
ファーストバイト送受信中
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529
第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
表 14.21-4 I2C バスステータスレジスタ (IBSR) の各ビットの機能説明 (1 / 3)
ビット名
bit7
bit6
機能
FBT:
ファースト
バイトビット
第一バイトを示すビットです。
FBT ビットのセット条件:
( 反復 ) スタート条件を検出した場合
FBT ビットのクリア条件:
• 2 バイト目の送受信
• ストップ条件検出
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
RACK:
アクノリッジ
フラグビット
第一バイト , マスタモード時またはスレーブモード時に受信したアク
ノリッジをこのビットに示します。
RACK ビットの更新条件
• ファーストバイト時のアクノリッジ
• マスタモードまたはスレーブモード時のデータのアクノリッジ
RACK ビットのクリア条件 (RACK ビット =0)
• ( 反復 ) スタート条件検出
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
本ビットは予約アドレスを検出したことを示すビットです。
RSA ビットのセット条件 (RSA=1)
一バイト目が (0000XXXXB) または (1111XXXXB)。"X" は "0" また
bit5
530
RSA:
予約アドレス
検出ビット
は "1" を示します。
RSA ビットのリセット条件 (RSA=0)
• ( 反復 ) スタート条件検出
• ストップ条件検出
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
第一バイトで RSA ビットが "1" になると , その一バイトの 8 ビット目
の SCL の立下りで割込みフラグ (INT) を "1" にして SCL を "L" にしま
す。このとき , 受信データを読み出し , スレーブとして動作させる場
合には ACKE を "1" に設定し , 割込みフラグ (INT) を "0" にクリアしま
す。その後 , TRX ビットが "0" であれば , スレーブとしてデータを受
信します。途中でデータを受信させない場合には ACKE ビットを "0"
にします。それ以降 , データを受信しません。
( 注意事項 ) データ転送中に ACKE を "0" にした場合には , ストップ
条件または反復スタート条件を検出するまで ACKE を
"1" にすることは禁止です。
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
表 14.21-4 I2C バスステータスレジスタ (IBSR) の各ビットの機能説明 (2 / 3)
ビット名
bit4
bit3
機能
TRX:
データ方向
ビット
本ビットはデータの方向を示すビットです。
TRX ビットのセット条件:
• マスタモードで ( 反復 ) スタート条件を送信
• スレーブモードで一バイトの 8 ビット目が "1" の場合 ( スレーブ
として送信方向 )
TRX ビットのリセット条件:
• アービトレーションロスト発生 (AL=1)
• スレーブモードでファーストバイトの 8 ビット目が "0" の場合
( スレーブとして受信方向 )
• マスタモードでファーストバイトの 8 ビット目が "1" の場合
( マスタとして受信方向 )
• ストップ条件検出
• マスタモード以外で ( 反復 ) スタート条件検出
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
AL:
アービトレー
ションロスト
ビット
本ビットはアービトレーションロストを示します。
AL ビットのセット条件:
• マスタモード時 , 出力しているデータと受信したデータが異なる
場合
• MSS ビットに "1" を設定したが , スレーブとして動作している場
合
• マスタモード時 , 二バイト目以降のデータの 1 ビット目で反復ス
タート条件を検出した場合
• マスタモード時 , 二バイト目以降のデータの 1 ビット目でストッ
プ条件を検出した場合
• マスタモード時 , 反復スタート条件を発生させようとして発生で
きない場合
• マスタモード時 , ストップ条件を発生させようとして発生できな
い場合
AL ビットのリセット条件:
• MSS ビットへの "1" 書込み
• INT ビットへの "0" 書込み
• AL ビット =1, SPC ビット =1 のときに SPC ビットへの "0" 書込み
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
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表 14.21-4 I2C バスステータスレジスタ (IBSR) の各ビットの機能説明 (3 / 3)
ビット名
bit2
bit1
bit0
532
機能
RSC:
反復スタート
条件確認
ビット
マスタモードまたはスレーブモード時に反復スタート条件を検出した
ことを示すビットです。
RSC ビットのセット条件:
スレーブモードまたはマスタモードで動作中にアクノリッジ後 , 反
復スタート条件が検出された場合
RSC ビットのリセット条件:
(1) RSC ビットへの "0" 書込み
(2) MSS ビットへの "1" 書込み
(3) I2C インタフェースの禁止 (EN ビット =0)
本ビットへの "1" 書込みは無効となります。
( 注意事項 ) 予約アドレス検出によってスレーブモードとして受信動
作中 , アクノリッジ応答しなかった場合 , スレーブモー
ドを終了しますので次に反復スタート条件を検出しても
本ビットに "1" はセットされません。
リードモディファイライト (RMW) 系命令のリード時に
は "1" が読み出されます。
SPC:
ストップ条件
確認ビット
マスタモードまたはスレーブモード時にストップ条件を検出したこと
を示すビットです。
SPC ビットのセット条件:
(1) スレーブモードまたはマスタモードで動作中にストップ条件が
検出された場合
(2) マスタモード時 , ストップ条件発生動作でアービトレーションロ
ストが発生した場合
SPC ビットのリセット条件:
(1) 本ビットへの "0" 書込み
(2) MSS ビットへの "1" 書込み
(3) I2C インタフェースの禁止 (EN ビット =0)
本ビットへの "1" 書込みは無効です。
( 注意事項 ) 予約アドレス検出によってスレーブモードとして受信動
作中 , アクノリッジ応答しなかった場合 , スレーブモー
ドを終了しますので次にストップ条件を検出しても本
ビットに "1" はセットされません。
リードモディファイライト (RMW) 系命令のリード時に
は "1" が読み出されます。
BB:
バス状態
ビット
本ビットはバスの状態を示します。
BB ビットのセット条件:
I2C バスの SDA または SCL で "L" を検出した場合
BB ビットのリセット条件:
(1) ストップ条件を検出した場合
(2) I2C インタフェースの禁止 (EN ビット =0)
(3) バスエラー検出 (BER ビット =1)
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
シリアルステータスレジスタ (SSR)
14.21.4
シリアルステータスレジスタ (SSR) は , 送受信状態の確認を行います。
■ シリアルステータスレジスタ (SSR)
図 14.21-5 にシリアルステータスレジスタ (SSR) のビット構成を , 表 14.21-5 に各ビッ
トの機能を示します。
図 14.21-5 シリアルステータスレジスタ (SSR) のビット構成
SSR
bi t15 bit14
アドレス: REC TSET
ch.0 000060H
ch.1 000070H R/W R/W
ch.2 000080H
bit13
bit12
-
-
-
-
bit11
bit10
bit9
ORE RDRF TDRE
R
R
R
bit8
bit7
・・・・・・・・・・・・・・・・・
-
初期値
bit0
(IBSR)
00--001-B
-
未定義ビット
リード時,値は不定です。ライト時,影響しません
TDRE
0
1
送信データエンプティフラグビット
送信データレジスタTDRにデータが存在する
送信データレジスタがエンプティ
RDRF
受信データフルフラグビット
0
受信データレジスタRDRがエンプティ
1
受信データレジスタRDRにデータが存在する
ORE
0
1
オーバランエラーフラグビット
オーバランエラーなし
オーバランエラーあり
未定義ビット
リード時,値は不定です。ライト時,影響しません
TSET
0
1
REC
R/W :リード/ライト可能
R
:リードオンリ
-
:未定義ビット
0
1
送信バッファエンプティフラグセットビット
書込み時
読出し時
影響なし
常に"0"をリード
TDREビットセット
受信エラーフラグクリアビット
書込み時
読出し時
影響なし
常に"0"をリード
受信エラーフラグ
(ORE)のクリア
:初期値
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
表 14.21-5 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (1 / 2)
ビット名
bit15
REC:
受信エラー
フラグクリア
ビット
機能
シリアルステータスレジスタ (SSR) の ORE ビットをクリアするビッ
トです。
• "1" 書込みで , ORE ビットがクリアされます。
• "0" 書込みは , 影響しません。
リードした場合 , 常に "0" が読み出されます。
bit14
bit13,
bit12
TSET:
送信バッファ
エンプティ
フラグセット
ビット
未定義ビット
シリアルステータスレジスタ (SSR) の TDRE ビットをセットする
ビットです。
• "1" 書込みで , TDRE ビットがセットされます。
• "0" 書込みは , 影響しません。
リードした場合 , 常に "0" が読み出されます。
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
• 受信時にオーバランが発生すると "1" にセットされ , シリアルス
bit11
ORE:
オーバラン
エラー
フラグビット
テータスレジスタ (SSR) の REC ビットに "1" を書き込むとクリアさ
れます。
• OREビットとRIEビットが"1"の場合, 受信割込み要求を出力します。
• 本フラグがセットされた場合 , 受信データレジスタ (RDR) は無効で
す。
• 受信データレジスタ (RDR) の状態を示すフラグです。
• RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , 受信割
込み要求を出力します。
bit10
RDRF:
受信データ
フルフラグ
ビット
• RDR に受信データがロードされると "1" にセットされ , 受信データ
レジスタ (RDR) を読み出すと "0" にクリアされます。
• データの 8 ビット目の SCL 立下りタイミングでセットされます。
• NACK 応答でもセットされます。
( 注意事項 )
NACK 応答: アクノリッジ期間 , I2C バスの SDA が "H" であること
を指します。
534
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
表 14.21-5 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (2 / 2)
ビット名
機能
• 送信データレジスタ (TDR) の状態を示すフラグです。
• TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力し
ます。
• TDR に送信データを書き込むと "0" となり , TDR に有効なデータが
bit9
TDRE:
送信データ
エンプティ
フラグビット
存在していることを示します。データが送信シフトレジスタにロー
ドされて送信が開始されると "1" となり , TDR に有効なデータが存
在していないことを示します。
• シリアルステータスレジスタ (SSR) の TSET ビットに "1" を書き込
むとセットされます。アービトレーションロスト , バスエラーなど
を検出した場合 , TDRE ビットを "1" にセットしたいときに使用し
ます。
bit8
未定義ビット
CM71-10155-3
リードした場合 : 値は不定です。
ライトした場合 : 影響しません。
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535
第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
14.21.5
MB91490 シリーズ
受信データレジスタ / 送信データレジスタ
(RDR/TDR)
受信データレジスタと送信データレジスタは同一アドレスに配置されています。読
み出した場合は受信データレジスタとして機能し , 書き込んだ場合は送信データレ
ジスタとして機能します。
■ 受信データレジスタ (RDR)
図 14.21-6 にシリアル受信レジスタ (RDR) のビット構成を示します。
図 14.21-6 受信データレジスタ (RDR) のビット構成
RDR
アドレス
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ch.0 000067H
ch.1 000077H
ch.2 000087H
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
初期値
00000000B
I2C モード時 , bit8 は未使用
R:リードオンリ
受信データレジスタ (RDR) は, シリアルデータ受信用のデータバッファレジスタです。
• シリアルデータライン (SDA 端子 ) に送られてきたシリアルデータ信号がシフトレ
ジスタで変換されて , 受信データレジスタ (RDR) に格納されます。
• 第一バイト * を受信した場合 , 最下位ビット (RDR:D0) がデータ方向ビットとなりま
す。
• 受信データが受信データレジスタ (RDR) に格納されると , 受信データフルフラグ
ビット (SSR:RDRF) が "1" にセットされます。
• 受信データフルフラグビット (SSR:RDRF) は , 受信データレジスタ (RDR) を読み
出すと自動的に "0" にクリアされます。
* : ( 反復 ) スタート条件後のデータを指します。
536
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
■ 送信データレジスタ (TDR)
図 14.21-7 に送信データレジスタのビット構成を示します。
図 14.21-7 送信データレジスタ (TDR) のビット構成
TDR
アドレス
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ch.0 000067H
ch.1 000077H
ch.2 000087H
D7
D6
D5
D4
D3
D2
D1
D0
W
W
W
W
W
W
W
W
初期値
11111111B
W:ライトオンリ
送信データレジスタ (TDR) は , シリアルデータ送信用のデータバッファレジスタです。
• 送信データレジスタ (TDR) の値の MSB ファーストでシリアルデータライン (SDA 端
子 ) に出力します。
• 第一バイトを送信する場合 , 最下位ビット (TDR:D0) がデータ方向ビットになりま
す。
• 送信データエンプティフラグ (SSR:TDRE) は , 送信データが送信データレジスタ
(TDR) に書き込まれると "0" にクリアされます。
• 送信データエンプティフラグ (SSR:TDRE) は , 送信用シフトレジスタへ転送される
と "1" にセットされます。
• 次の送信データの書込みは , 以下の条件のときに行ってください。
- 割込みフラグ (INT ビット ) が "1"
- バスエラーが発生していない (BER ビット =0)
- アクノリッジが ACK 応答 ( アクノリッジとして "0" 受信 )
• データエンプティフラグ (SSR:TDRE) が "0" のときは送信データレジスタ (TDR) に
送信データを書き込むことはできません。
<注意事項>
送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用のレジ
スタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値と読出し値が
異なります。したがって , INC/DEC 命令などリードモディファイライト (RMW) 系命令は
使用できません。
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537
第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
7 ビットスレーブアドレスマスクレジスタ (ISMK)
14.21.6
7 ビットスレーブアドレスマスクレジスタ (ISMK) は , スレーブアドレスの各ビット
の比較をするか設定するレジスタです。
■ 7 ビットスレーブアドレスマスクレジスタ (ISMK)
図 14.21-8 に 7 ビットスレーブアドレスレジスタ (ISMK) のビット構成を , 表 14.21-6 に
各ビットの機能を示します。
図 14.21-8 7 ビットスレーブマスクレジスタ (ISMK) のビット構成
ISMK
bit15
EN
アドレス:
ch.0 00006AH
R/W
ch.1 00007AH
ch.2 00008AH
bit14
bit13
bit12
bit11
bit10
bit9
bit8
bit7
・・・・・・・・・・・・・・・・・・・ bit0
(ISBA)
SM6 SM5 SM4 SM3 SM2 SM1 SM0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
スレーブアドレスマスクビット
ビット比較しない
ビット比較する
SM6~SM0
0
1
R/W
:リード/ライト可能
初期値
01111111B
EN
0
1
I2Cインタフェース許可ビット
禁止
許可
:初期値
表 14.21-6 7 ビットスレーブマスクレジスタ (ISMK) の各ビットの機能説明
ビット名
bit15
bit14
∼
bit8
538
機能
EN:
I2C インタ
フェース
許可ビット
I2C インタフェースの動作を許可 / 禁止するビットです。
"0" に設定した場合:I2C インタフェースは動作禁止状態になります。
"1" に設定した場合:I2C インタフェースが動作可能となります。
( 注意事項 ) IBSR レジスタの BER ビットが "1" にセットされても ,
本ビットは "0" にクリアされません。
本ビットが "0" のときにボーレートジェネレータを設定
してください。
本ビットが "0" のときに 7 ビットスレーブアドレスおよ
び 7 ビットスレーブマスクレジスタを設定してくださ
い。
送信中に EN ビットを "0" にすると I2C バスの SDA/
SCL にパルスが発生することがあります。
SM6 ∼ SM0:
スレーブ
アドレス
マスクビット
7 ビットスレーブアドレスと受信したアドレスに対し , 比較対象外に
するかどうかを設定するビットです。
"1" を設定したビット:比較する
"0" を設定したビット:一致したものとして処理する
( 注意事項 ) EN ビットが "0" のときに本レジスタを設定してくださ
い。
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第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
7 ビットスレーブアドレスレジスタ (ISBA)
14.21.7
7 ビットスレーブアドレスレジスタ (ISBA) は , スレーブアドレスを設定するレジス
タです。
■ 7 ビットスレーブアドレスレジスタ (ISBA)
図 14.21-9 に 7 ビットスレーブアドレスレジスタ (ISBA) のビット構成を , 表 14.21-7 に
各ビットの機能を示します。
図 14.21-9 7 ビットスレーブアドレスレジスタ (ISBA) のビット構成
bit15 ・・・・・・・・・・・・・・・・・
ISBA
(ISMK)
アドレス:
ch.0 00006BH
ch.1 00007BH
ch.2 00008BH
bit8
bit7
bit6
bit5
bit4
bit2
bit1
bit0
初期値
R/W R/W R/W R/W R/W R/W R/W R/W
6~0
スレーブアドレス設定ビット
7ビットスレーブアドレス
SAEN
0
1
スレーブアドレス許可ビット
禁止
許可
SA
R/W
bit3
SAEN SA6 SA5 SA4 SA3 SA2 SA1 SA0 00000000B
:リード/ライト可能
:初期値
表 14.21-7 7 ビットスレーブアドレスレジスタ (ISBA) の各ビットの機能説明
ビット名
機能
スレーブアドレスの検出許可ビットです。
"0" を設定した場合:スレーブアドレスを検出しません。
"1" を設定した場合:ISBA, ISMK の設定と受信した第一バイトと比較を
行います。
bit7
SAEN:
スレーブ
アドレス
許可ビット
bit6
∼
bit0
7 ビットスレーブアドレスレジスタ (ISBA) は , スレーブアドレス検出が
許可 (SAEN=1) されていると , ( 反復 ) スタート条件検出後に受信した 7
ビットのデータが本レジスタと比較し , 全ビットが一致するとスレーブ
モードとして動作し , ACK を出力します。そのとき , 受信したスレーブ
SA6 ∼ SA0: アドレスは本レジスタにセットされます (SAEN=0 の場合は , ACK を出力
しません )。
スレーブ
アドレス
ISMK レジスタに "0" を設定したアドレスビットは比較対象外となりま
す。
( 注意事項 ) 予約アドレスの設定は禁止です。
本レジスタは ISMK レジスタの EN ビットが "0" のときに
設定してください。
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539
第 14 章 マルチファンクション シリアルインタフェース
14.21 I2C インタフェースのレジスタ
MB91490 シリーズ
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
14.21.8
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルクロックの分周
比を設定します。
■ ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 14.21-10 にボーレートジェネレータレジスタ1, 0 (BGR1, BGR0)のビット構成を示し
ます。
図 14.21-10 ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
アドレス:
bit15
BGR0
ch.0 000065H
ch.1 000075H
ch.2 000085H
bit14
bit13
bi t11 bit10
bit9
bit8
bit7
bit6
bit5
(BGR1)
-
(-)
bit12
R/W
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
(BGR0)
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
-0000000B
00000000B
BGR1
ch.0 000064H
ch.1 000074H
ch.2 000084H
BGR0
ライト
リード
ボーレートジェネレータレジスタ0
リロードカウンタbit0~bit7に書込む
BGR0の設定値が読み出す
BGR1
ライト
リード
ボーレートジェネレータレジスタ1
リロードカウンタbit8~bit14に書込む
BGR1の設定値が読み出す
未定義ビット
リード時,値は不定です。ライト時,影響しません
R/W :リード/ライト可能
: 未定義ビット
-
ボーレートジェネレータレジスタはシリアルクロックの分周比を設定します。
BGR1 は上位ビット , BGR0 は下位ビットに対応し , カウントするリロード値の書込み ,
BGR1/BGR0 の設定値の読出しが可能です。
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むとリロー
ドカウンタはカウントを開始します。
<注意事項>
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) への書込みは , 16 ビットアクセ
スで行ってください。
• ISMK レジスタの EN ビットが "0" のときにボーレートジェネレータレジスタの設定を
行ってください。
• マスタモード , スレーブモードに関係なくボーレートを設定してください。
• 動作モード 4(I2C モード ) では周辺クロック (CLKP) は 8 MHz 以上で使用し , 400kbps
を超えるボーレートジェネレータの設定は禁止です。
540
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
MB91490 シリーズ
14.22
I2C インタフェースの割込み
I2C インタフェースの割込みは , 次に示す要因で割込み要求を発生させることができ
ます。
• 第一バイト送受信後 / データ送受信後
• ストップ条件
• 反復スタート条件
■ I2C インタフェースの割込み
I2C インタフェースの割込み制御ビットと割込み要因は表 14.22-1 のようになっていま
す。
表 14.22-1 I2C インタフェースの割込み制御ビットと割込み要因
割込み
の種類
割込み
要求
フラグ
ビット
フラグ
レジスタ
割込み要因
割込み要因
許可ビット
割込み要求
フラグのクリア
第一バイト送受信後 *1
データ送受信後 *1
INT
IBCR
バスエラー検出
IBCR:INTE
割込みフラグビット (IBCR:INT)
への "0" 書込み
アービトレーション
ロスト検出
受信
RDRF
SSR
予約アドレス検出
データ受信後
受信データ (RDR) の読出し
SMR:RIE
ORE
SSR
オーバランエラー
受信エラーフラグビット
(SSR:REC) への "1" 書込み
SPC
IBSR
ストップ条件
ストップ条件検出ビットへの "0"
書込み
RSC
IBSR
IBCR:CNDE
反復スタート条件
反復スタート検出フラグビット
(IBSR:RSC) への "0" 書込み
送信レジスタが
エンプティ
送信
TDRE
SSR
送信データ (TDR) への書込み ( 送
送信バッファエンプ
SMR:TIE
信再送 ) *2
ティフラグセットビッ
ト (SSR:TSET) への "1"
書込み
*1 : 正常なデータを送受信できます。TDRE が "0" の場合 , 割込みは発生しません。これは DMA 転送
をサポートするためです。
データ送受信時に INT フラグを発生させたい場合には , INT フラグがセットされるタイミングより
前に TDRE ビットが "1" である必要があります。
*2 : TDRE ビットが "0" になってから TIE ビットを "1" にしてください。
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541
第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
14.22.1
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I2C インタフェース通信の動作
I2C インタフェースは , 2 本の双方向バスライン , シリアルデータライン (SDA) およ
びシリアルクロックライン (SCL) を使用して通信を行います。
■ I2C バススタート条件
I2C バスの起動条件を以下に示します。
図 14.22-1 スタート条件
SDA
SCL
スタート条件
■ I2C バスストップ条件
I2C バスのストップ条件を以下に示します。
図 14.22-2 ストップ条件
SDA
SCL
ストップ条件
■ I2C バス反復スタート条件
I2C バスの反復スタート条件を以下に示します。
図 14.22-3 反復スタート条件
SDA
SCL
ACK *
* : ACK:アクノリッジ
542
反復スタート条件
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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マスタモード
14.22.2
マスタモードは , I2C バスにスタート条件を発生させ , I2C バスにクロックを出力し
ます。I2C バスがアイドル状態 (SCL="H", SDA="H") のとき , IBCR レジスタの
MSS ビットに "1" を設定するとマスタモードになり , IBCR レジスタの ACT ビット
が "1" になります。
■ スタート条件生成
SDA="H", SCL="H", EN=1, BB=0 のとき , MSS ビットへ "1" を書き込むとスタート条件
が出力されます。
I2C バスへスタート条件を出力すると ACT ビットに "1" をセットします。その後 , ス
タート条件を受信すると BB ビットが "1" にセットされ , I2C バスは通信中であること
を示します ( 図 14.22-4 を参照 )。
図 14.22-4 スタート条件出力および各ビットの関係
スタート条件
A6 *1
SDA
SCL
1
A5 *2
2
BBビット
MSSビット
”1”ライト
ACTビット
TRXビット
FBTビット
TDREビット
*1 : A6:アドレスbit6
*2 : A5:アドレスbit5
<注意事項>
動作モード 4(I2C モード ) では周辺クロック (CLKP) は 8 MHz 以上で使用し , 400kbps を
超えるボーレートジェネレータの設定は禁止です。
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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■ スレーブアドレス出力
スタート条件を出力すると TDR レジスタに設定されたデータを bit7 からアドレスとし
て出力します。TDR レジスタへのアドレス設定は , MSS=1 または SCC=1 を書く前に
行ってください。
アドレスおよびデータ方向の出力タイミングについて図 14.22-5 に示します。
図 14.22-5 アドレスおよびデータ方向
1
2
3
4
5
6
7
8
SCL
SDA
A6(D7) A5(D6) A4(D5) A3(D4) A2(D3) A1(D2) A0(D1) R/W(D0)
ACK
BBビット
MSSビット*
TDRE
INTビット
<予約アドレス検出>
RSAビット
RDRFビット
INTビット
INTが"1"の間, SCLは"L"になります。
A6~A0:アドレス
D7~D0:TDRレジスタビット
R/W
:データ方向("L"で書込み方向)
ACK
:アクノリッジ("L"でアクノリッジ, スレーブから出力)
* : MSSビットに"1"を書き込む前にTDRレジスタにアドレスをセットしてください。
544
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14.22 I2C インタフェースの割込み
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■ 第一バイト送信によるアクノリッジ受信
データ方向ビット (R/W) を出力すると , I2C インタフェースはスレーブからのアクノ
リッジを受信します。
表 14.22-2 アクノリッジ受信後の動作 (RSA ビット =0)
アクノリッジ受信直後の動作
データ方向ビット (R/W)
0
1
アクノリッジが ACK
アクノリッジが NACK
TDRE ビットが "1" の場合 , INT ビットを "1" に
してウェイト。TDRE ビットが "0" の場合 , INT
ビットは "0" のままでウェイトなし
INT ビットを "1" にし
てウェイト
• RSA ビットが "0" の場合 , アクノリッジ受信後 , TDRE ビットが "1" の場合には , 割
込みフラグ (INT) を "1" にセットし , SCL を "L" に保持してウェイトします。ウェイ
トは割込みフラグに "0" を書くと割込みフラグが "0" になってウェイトを解除しま
す。TDRE ビットが "0" の場合には , ACK を受信すると割込みフラグを "1" にセッ
トせずに SCL にクロックを発生します。
• RSAビットが"1"の場合, 予約アドレス受信後(アクノリッジ前), 割込みフラグ(INT)
を "1" にセットし , SCL を "L" に保持してウェイトします。RDR レジスタ読出し後 ,
ACKE ビット , 送信データを設定し , 割込みフラグに "0" を書くと割込みフラグが
"0" になってウェイトを解除します。
• 受信したアクノリッジは RACK ビットにセットされます。ウェイト中に RACK ビッ
トを確認し , NACK の場合には , MSS ビットに "0" または SCC ビットに "1" を書い
てストップ条件または反復スタート条件を発生させます。このとき , INT ビットは
自動的に "0" にクリアされます。
図 14.22-6 アクノリッジ (RSA=0, ACK 応答の場合 )
Data
INTビットにより"L"
SCL
SDA
R/W
ACK
"0"ライト
INTビット
RACKビット
FBTビット
TDRレジスタへライト
TDREビット
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14.22 I2C インタフェースの割込み
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アドレスに対するウェイトは
• RSA ビットが "0" の場合 , アクノリッジ受信後
• RSA ビットが "1" の場合 , アクノリッジ受信前
になります。WSEL の設定には依存しません。
図 14.22-7 アクノリッジ (RSA=0, NACK 応答の場合 )
INTビットにより"L"
SCL
SDA
R/W
NACK
"0"ライト
ストップ条件
INTビット
MSSビット
RACKビット
FBTビット
546
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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図 14.22-8 アクノリッジ (RSA=1, ACK 応答の場合 )
INTビットにより"L"
Data
SCL
SDA
R/W
ACK
"0"ライト
INTビット
RACKビット
FBTビット
RSAビット
RDRレジスタの読出し
RDRFビット
図 14.22-9 アクノリッジ (RSA=1, NACK 応答の場合 )
INTビットにより"L"
SCL
SDA
R/W
NACK
"0"ライト
ストップ条件
INTビット
MSSビット
RACKビット
FBTビット
RSAビット
RDRレジスタの読出し
RDRFビット
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14.22 I2C インタフェースの割込み
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■ マスタによるデータ送信
データ方向ビット (R/W) が "0" の場合 , データはマスタから送信します。1 バイト送信
ごとにスレーブから ACK または NACK の応答があります。
WSEL ビットの設定によってウェイトの発生する場所が以下のようになります。
表 14.22-3 マスタデータ送信時の WSEL ビット
WSEL ビット
動作
0
第二バイト以降 , TDRE ビットが "1" またはアービトレーションロスト検出でアク
ノリッジ後 , 割込みフラグ (INT) を "1", SCL を "L" にしてウェイト状態にします。
1
第二バイト以降 , TDRE ビットが "1" またはアービトレーションロスト検出でマス
タが 1 バイトのデータを送信後 , 割込みフラグ (INT) を "1", SCL を "L" にしてウェ
イト状態にします。
ただし , ストップ条件設定 (MSS=0, ACT=1) 時以外に NACK を受信した場合 , WSEL の
設定に依存せずにアクノリッジ後に割込みフラグ (INT) をセットします。
スレーブへデータを送信する場合の手順の一例を以下に示します。
● 予約アドレス以外への送信の場合
① スレーブアドレス ( データ方向ビットも含む ) を TDR レジスタにセットし , MSS
ビットに "1" を書きます。
② スレーブアドレス送信後に ACK を受信し , 割込みフラグ (INT) が "1" になります。
③ TDR レジスタに送信するデータを書きます。
④ WSEL ビット更新とともに割込みフラグ (INT) に "0" を書き込み , I2C バスのウェ
イトを解除します。
⑤ 1 バイト送信後に WSEL=0 の場合にはアクノリッジ受信後 , WSEL=1 の場合には
1 バイト送信直後に割込みフラグを "1" にして I2C バスをウェイトします。所定
のデータ数を送信するまで②∼④を繰り返します。ただし , WSEL=1のとき, ウェ
イト解除後に NACK を受信した場合にはアクノリッジ受信後にもう一度割込み
が発生し , バスをウェイトします。
⑥ MSS ビットに "0" または SCC ビットに "1" を設定し , ストップ条件または反復ス
タート条件を発生させます。
548
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14.22 I2C インタフェースの割込み
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● 予約アドレスへの送信の場合
① スレーブアドレスとして予約アドレスを TDR レジスタにセットし , MSS ビット
に "1" を書きます。
② スレーブアドレス送信後 , 割込みフラグ (INT) が "1" になります。
③ RDR レジスタを読み出し , 予約アドレスを確認します。*
④ TDR レジスタに送信するデータを書きます。
⑤ WSEL ビット更新とともに割込みフラグ (INT) に "0" を書き込み , I2C バスのウェ
イトを解除します。
⑥ 1 バイト送信後に WSEL=0 の場合にはアクノリッジ受信後 , WSEL=1 の場合には
1 バイト送信直後に割込みフラグを "1" にして I2C バスをウェイトします。所定
のデータ数を送信するまで④∼⑥を繰り返します。ただし , WSEL=1のとき, ウェ
イト解除後に NACK を受信した場合にはアクノリッジ受信後にもう一度割込み
が発生してバスをウェイトします。
⑦ MSS ビットに "0" または SCC ビットに "1" を設定し , ストップ条件または反復ス
タート条件を発生させます。
*:マルチマスタで予約アドレスがゼネラルコールの場合 , アービトレーション
ロストが発生してスレーブとして動作する可能性がある場合 , ACKE ビット
を "1", WSEL ビットを "1" にして次のデータでマスタとして動作するのか , ス
レーブとして動作するのかを確認する必要があります。
<注意事項> • 送受信中に IBCR レジスタを変更する場合 , 割込みフラグ (INT) が "1" のときに変更し
てください。
• WSEL ビットを変更した場合 , 次のデータの割込みフラグ (INT) の発生条件に使用され
ます。
• データ送信中で TDRE が "1" のときに TDR レジスタへ送信データを書き込み , ACK 応
答を検出すると割込みフラグ (INT) は "1" にならずにその書き込まれたデータが送信さ
れます。
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14.22 I2C インタフェースの割込み
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図 14.22-10 マスタの割込み 1(WSEL=0, RSA=0)
S
スレーブ
アドレス
W ACK
Data
ACK
△
①
Data
ACK
△
②
Data
ACK P or Sr
△
②
△▲
③
S :スタート条件
W:データ方向ビット(ライト方向)
P :ストップ条件
Sr:反復スタート条件
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレス送信+方向ビット送信+アクノリッジ受信により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信+アクノリッジ受信により, 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ 1バイト送信+アクノリッジ受信により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
図 14.22-11 マスタ送信の割込み 2(WSEL=1, RSA=0, ACK 応答 )
S
スレーブ
アドレス
W ACK
△
①
Data
ACK
△
②
Data
ACK
△
②
Data
ACK P or Sr
△
③
▲
S :スタート条件
W:データ方向ビット(ライト方向)
P :ストップ条件
Sr:反復スタート条件
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレス送信+方向ビット送信+アクノリッジ受信により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信により, 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ 1バイト送信により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
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14.22 I2C インタフェースの割込み
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図 14.22-12 マスタ送信の割込み 3(WSEL=1, RSA=0, NACK 応答 )
スレーブ
アドレス
S
W ACK
Data
△
①
ACK
Data
△
②
ACK
Data
△
②
NACK
△
③
P or Sr
▲
S :スタート条件
W:データ方向ビット(ライト方向)
P :ストップ条件
Sr:反復スタート条件
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレス送信+方向ビット送信+アクノリッジ受信により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信により, 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ 1バイト送信により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
図 14.22-13 マスタ送信の割込み 4(WSEL=1, RSA=0, 途中 NACK 応答 )
S
スレーブ
アドレス
W ACK
△
①
Data
ACK
△
②
Data
ACK
△
②
Data
NACK
△
②
P or Sr
△▲
③
S :スタート条件
W:データ方向ビット(ライト方向)
P :ストップ条件
Sr:反復スタート条件
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレス送信+方向ビット送信+アクノリッジ受信により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信により , 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ NACK応答により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
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14.22 I2C インタフェースの割込み
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図 14.22-14 マスタ送信の割込み 5(WSEL=1->0, RSA=0, ACK 応答 )
S
スレーブ
アドレス
W ACK
Data
△
①
ACK
Data
△
②
ACK
Data
ACK P or Sr
△
②
△▲
③
S :スタート条件
W:データ方向ビット(ライト方向)
P :ストップ条件
Sr:反復スタート条件
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレス送信+方向ビット送信+アクノリッジ受信により割込み発生
送信バッファに送信データを書き込んだ後, INT=0書込み
② 1バイト送信により, 割込み発生
送信バッファに送信データを書き込んだ後, WSEL=0,INT=0 WSEL=0,INT=0
③ 1バイト送信により,割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
図 14.22-15 マスタの割込み 6(WSEL=0, RSA=1)
S
スレーブ
アドレス
W ACK
△
①
Data
ACK
△
②
Data
ACK
Data
ACK P or Sr
△
②
△▲
③
S :スタート条件
W:データ方向ビット(ライト方向)
P :ストップ条件
Sr:反復スタート条件
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレス(予約アドレス)送信+方向ビット送信+アクノリッジ受信
により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信+アクノリッジ受信により , 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ 1バイト送信+アクノリッジ受信により , 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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■ マスタによるデータ受信
データ方向ビット (R/W) が "1" の場合 , スレーブから送信されたデータを受信します。
マスタは TDRE ビットが "1" であれば 1 バイト受信ごとにウェイトを発生 (INT=1,
RDRF=1) し , WSEL ビットに従って IBCR レジスタの ACKE ビットの設定で ACK また
は NACK 応答します。TDRE ビットが "0" であれば , IBCR レジスタの ACKE ビットの
設定で ACK 応答であればウェイトは発生せず (INT=0) に次のデータを受信し , NACK
応答であればウェイトが発生します (INT=1) 。
割込みによるウェイトは以下を参照してください。
表 14.22-4 マスタデータ受信時の WSEL ビット
WSEL ビット
動作
0
第二バイト以降 , TDRE ビットが "1" でアクノリッジ後 , 割込みフラグ (INT) を
"1", SCL を "L" にしてウェイト状態にします。
1
第二バイト以降 , TDRE ビットが "1" でマスタが 1 バイトのデータを受信後 , 割込
みフラグ (INT) を "1", SCL を "L" にしてウェイト状態にします。
スレーブからデータを受信する場合の手順の一例を以下に示します。
① スレーブアドレス ( データ方向ビットも含む ) を TDR レジスタにセットし , MSS
ビットに "1" を書きます。
② スレーブアドレス送信後に ACK を受信し , 割込みフラグ (INT) が "1" になります。
③ WSEL ビット更新とともに割込みフラグビット (INT) に "0" を書き込み , I2C バス
のウェイトを解除します。
④ 1 バイト受信後に WSEL=0 の場合にはアクノリッジ送信後 , WSEL=1 の場合には
1 バイト受信直後 , 割込みフラグを "1" にして I2C バスをウェイトします。所定
のデータ数を受信するまで②∼④を繰り返します。
⑤ 最終データ受信後 , NACK を出力し , MSS ビットに "0" または SCC ビットに "1"
を設定し , ストップ条件または反復スタート条件を発生させます。
<注意事項> • TDRE が "0" のとき , オーバランエラーが発生しても ACKE ビットの設定に従ってアク
ノリッジを出力し , 次の処理を行います。
• 送受信中に IBCR レジスタを変更する場合 , 割込みフラグ (INT) が "1" のときに変更し
てください。
• マスタ受信時 , TDR レジスタにダミーデータを書き込み , 割込みフラグ (INT) が "1" に
なるタイミングで TDRE ビットが "0" の場合 , 割込みフラグ (INT) は "0" のままで次の
データを受信します。
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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図 14.22-16 マスタ受信の割込み 1 (WSEL=0, RSA=0)
S
スレーブアドレス R ACK
Data
ACK
△
Data
ACK
△
①
Data
P or Sr
NACK
△
②
△▲
③
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレス送信+方向ビット送信+アクノリッジ受信により割込み発生
INT=0 書込みにより割込みが"0"にクリア
② 1バイト受信+アクノリッジ送信により割込み発生
受信データを読み出した後, ACKE=0に設定し, INT=0書込み
③ 1バイト受信+アクノリッジ送信したことにより割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
図 14.22-17 マスタ受信の割込み 2 (WSEL=1, RSA=0)
S
スレーブアドレス R ACK
Data
△
①
ACK
Data
△
②
ACK
Data
△
②
P or Sr
NACK
△
③
▲
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレス送信+方向ビット送信+アクノリッジ受信により割込み発生
INT=0書込みにより割込みが"0"にクリア
② 1バイト受信により割込み発生
受信データを読み出した後, INT=0書込み
③ 1バイト受信により割込み発生
受信データを読み出した後, ACKE=0に設定し, MSS=0
またはMSS=1,
SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
■ アービトレーションロスト
マスタのデータがほかのマスタからのデータと衝突し , 送信したデータと異なるデー
タを受信した場合 , アービトレーションロストと判断して MSS ビットを "0", AL ビッ
トを "1" にしてスレーブモードとして動作可能となります。
AL ビットは , 以下の条件で "0" にクリアすることができます。
• MSS ビットへの "1" 書込み
• INT ビットへの "0" 書込み
• AL ビット =1, SPC ビット =1 のときに SPC ビットへの "0" 書込み
• I2C インタフェースの禁止 (EN ビット =0)
アービトレーションロストが発生すると WSEL の設定に従って割込みフラグ (INT) を
"1" にし , I2C バスの SCL を "L" にします。
554
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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■ マスタモードのウェイト
BB ビットが "1" のときに MSS ビットに "1" を設定するとスレーブモードとして動作し
ていなければ BB ビットが "1" の間 , マスタモードをウェイトし , BB ビットが "0" に
なってからスタート条件を送信します。マスタモードがウェイト中かどうかは MSS
ビットと ACT ビットで判断できます (MSS=1, ACT=0 であればウェイト状態 ) 。MSS
ビットに "1" を設定後 , スレーブモードとして動作する場合 , AL ビットを "1", MSS ビッ
トを "0", ACT ビットを "1" にします。
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555
第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
MB91490 シリーズ
スレーブモード
14.22.3
スレーブモードは ( 反復 ) スタート条件を検出し , ISBA レジスタと ISMK レジスタ
との組合せと受信したアドレスが一致すると ACK 応答し , スレーブモードとして動
作します。
■ スレーブアドレス一致検出
( 反復 ) スタート条件を検出すると次のデータの 7 ビットをアドレスとして受信します。
ISMK レジスタで "1" がセットされているビットについて ISBA レジスタと受信アドレ
スの各ビットを比較し , 一致した場合に ACK を出力します。
表 14.22-5 スレーブアドレスに対するアクノリッジ出力直後の動作
アクノリッジ直後の動作
データ方向ビット (R/W)
0
1
アクノリッジが ACK
アクノリッジが NACK
TDRE ビットが "1" の場合 , INT ビットを "1"
にしてウェイト。TDRE ビットが "0" の場合 ,
INT ビットは "0" のままでウェイトなし
INT ビットは "0" のまま
でウェイトなし
• 予約アドレス検出
一バイト目で予約アドレス ("0000XXXXB" または "1111XXXXB") と一致した場合 ,
8 ビット目のデータ受信後 , INT ビットを "1" にして I2C バスをウェイトします。こ
のとき受信データを読み出し , スレーブとして動作させたい場合には ACKE を "1" に
セットして INT ビットをクリアします。その後 , スレーブとして動作します。ACKE
を "0" にした場合には , アクノリッジ出力後 , スレーブとして動作を行いません。
■ データ方向ビット
アドレス受信後 , データの送受信を決めるデータ方向ビットを受信します。このビット
が "0" のときにマスタからの送信を示し , スレーブとしてはデータを受信します。
■ スレーブによる受信
スレーブアドレスが一致しデータ方向ビットが "0" のとき , スレーブモードによる受信
を示します。スレーブモードによる受信の手順の一例は以下のようになります。
① ACK 送信後 , 割込みフラグ (INT) を "1" にして I2C バスをウェイトします。MSS
ビット , ACT ビットと FBT ビットでスレーブアドレス一致による割込みと判断
し , ACKE ビットに "1", 割込みフラグ (INT) に "0" を書いて I2C バスのウェイト
を解除します ( 表 14.22-5 を参照 ) 。
② 1 バイトのデータを受信後 , WSEL の設定に従って割込みフラグ (INT) を "1" に
して I2C バスをウェイトします。
③ RDR レジスタから受信したデータを読み出し , ACKE ビットを設定後 , 割込みフ
ラグ (INT) に "0" を書いて I2C バスのウェイトを解除します。
④ ストップ条件または反復スタート条件を検出するまで② , ③を繰り返します。
556
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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図 14.22-18 スレーブ受信の割込み 1(WSEL=0, RSA=0)
S
スレーブアドレス W ACK
Data
ACK
△
①
Data
ACK
△
②
Data
NACK
△
②
P or Sr
△▲
③
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレスが一致したのでACK出力し, 割込み発生
ACKE=1, INT=0書込み
② 1バイト受信+ACK応答により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
③ 1バイト受信+NACK応答により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
図 14.22-19 スレーブ受信の割込み 2(WSEL=1, RSA=0)
S
スレーブアドレス W ACK
Data
△
①
ACK
Data
△
②
ACK
Data
△
②
ACK
△
③
P or Sr
▲
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレスが一致したのでACK出力し, 割込み発生
ACKE=1, INT=0書込み
② 1バイト受信により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
③ 1バイト受信により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
図 14.22-20 スレーブ受信の割込み 3(WSEL=1, RSA=0)
S
スレーブアドレス W ACK
△
①
Data
ACK
△
②
Data
ACK
Data
△
②
NACK
△
②
P or Sr
△▲
③
△:INTE=1による割込み
▲:CNDE=1による割込み
① スレーブアドレスが一致したのでACK出力し, 割込み発生
ACKE=1, INT=0書込み
② 1バイト受信により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
③ NACK応答により割込み発生
INT=0書込み
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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図 14.22-21 スレーブ受信の割込み 4(WSEL=0, RSA=1)
S
スレーブアドレス W ACK
△
①
Data
ACK
△
②
Data
ACK
Data
△
②
ACK
P or Sr
△▲
③
△:INTE=1による割込み
▲:CNDE=1による割込み
① 予約アドレス("0000XXXXB"または"1111XXXXB")が一致したので割込み発生
受信データを読み出し, ACKE=1, INT=0書込み
② 1バイト受信+アクノリッジ出力により割込み発生
INT=0書込み
③ 1バイト受信+アクノリッジ出力により割込み発生
INT=0書込みにより割込み
■ スレーブによる送信
スレーブアドレスが一致してデータ方向ビットが "1" のとき , スレーブによる送信を示
します。WSEL の設定により , 1 バイト送信後またはアクノリッジ応答後に割込みフラ
グ (INT) を "1" にしてウェイトを発生します ( 表 14.22-5 を参照 ) 。
RACK ビットによってマスタから出力されたアクノリッジを確認することができ , マ
スタから NACK 応答時 , マスタが正しく受信できなかったか , データ受信の終了を示
します。WSEL=1 のときに NACK を検出した場合 , 割込みが発生してウェイトします。
558
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第 14 章 マルチファンクション シリアルインタフェース
14.22 I2C インタフェースの割込み
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14.22.4
バスエラー
I2C バス上でデータの送受信中にストップ条件 , ( 反復 ) スタート条件を検出すると
バスエラーとして取り扱います。
■ バスエラー発生条件
バスエラーは以下の条件で BER ビットを "1" にします。
• 第一バイト転送中に ( 反復 ) スタート条件またはストップ条件を検出
• データの 2 ビット∼ 9( アクノリッジ ) ビット目で ( 反復 ) スタート条件またはストッ
プ条件を検出
■ バスエラー動作
送受信による割込みフラグ (INT) が "1" になったときに BER ビットを確認し , BER ビッ
トが "1" の場合はエラー処理を行ってください。BER ビットは INT ビットに "0" を書
くことによってクリアされます。
バスエラーによって INT ビットは "1" にセットされますが , I2C バスの SCL を "L" にし
てウェイト状態にはなりません。
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559
第 14 章 マルチファンクション シリアルインタフェース
14.23 専用ボーレートジェネレータ
14.23
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専用ボーレートジェネレータ
専用ボーレートジェネレータは , シリアルクロックの周波数の設定を行います。
■ ボーレート選択
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
2 つの内部リロードカウンタがあり , それぞれ送受信シリアルクロックに対応していま
す。ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロード値を
設定することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で内部クロックを分周します。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で設定します。
ボーレートの計算式を以下に示します。
(1) リロード値:
V =φ / b − 1
V:リロード値 b:ボーレート φ:周辺クロック (CLKP) 周波数
ただし , I2C バスの SCL の立上り時間によっては設定したボーレートが発生し
ませんのでリロード値を調整してください。
(2) 計算例 :
周辺クロック (CLKP) 16MHz, ボーレート 400kbps に設定する場合のリロード
値は , 次のようになります。
リロード値:
V = (16 × 1000000)/400000 - 1 = 39
よって , ボーレートは ,
b = (16 × 1000000)/(38+2) = 400 kbps
<注意事項>
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) への書込みは , 16 ビットアクセ
スで行ってください。
• ISMK レジスタの EN ビットが "0" のときにボーレートジェネレータレジスタの設定を
行ってください。
• 動作モード 4(I2C モード ) では周辺クロック (CLKP) は 8 MHz 以上で使用し , 400kbps
を超えるボーレートジェネレータの設定は禁止です。
• リロード値を "0" に設定するとリロードカウンタは停止します。
560
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第 14 章 マルチファンクション シリアルインタフェース
14.23 専用ボーレートジェネレータ
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■ 各周辺クロック (CLKP) 周波数に対するリロード値とボーレート
表 14.23-1 リロード値とボーレート
ボーレート
[bps]
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
32MHz
リロード値 リロード値 リロード値 リロード値 リロード値 リロード値
400000
19
24
39
49
59
79
200000
39
49
79
99
119
159
100000
79
99
159
199
239
319
本数値は I2C バスの SCL 立上りが "0" の場合です。I2C バスの SCL 立上りが遅い場合
には上記の数値より遅いボーレートになります。
■ リロードカウンタの機能
リロード値に対する 15 ビットレジスタから構成されており , 内部クロックより送受信
クロックを生成します。また , 送信リロードカウンタのカウント値をボーレートジェネ
レータレジスタ 1, 0 (BGR1, BGR0) より読み出すことができます。
■ カウントの開始
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むと , リ
ロードカウンタはカウントを開始します。
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561
第 14 章 マルチファンクション シリアルインタフェース
14.23 専用ボーレートジェネレータ
14.23.1
MB91490 シリーズ
I2C のフローチャート例
I2C の通信フローチャート例を示します。
■ I2C フローチャート例
図 14.23-1 I2C フローチャート例 1
スタート
<初期設定>
ボーレート設定(BGR)
スレーブアドレス(ISBA)
スレーブマスク設定(ISMK)
I2C許可(ISMK:EN=1)
NO
マスタ ?
YES
送信データ書込み(TDR)
A
マスタ設定(IBCR:MSS=1)
NO
IBCR:INT=1 ?
YES
NO
IBCR:BER=0 ?
YES
バスエラー処理
NO
IBCR:ACT=1 ?
YES
アービトレーションロスト処理
NO
IBCR:MSS=1 ?
YES
IBSR:RSA=0 ?
エンド
スレーブ
NO
YES
予約アドレスA
NO
IBSR:RACK=0 ?
YES
NO
IBSR:TRX=1 ?
B
YES
NO
NO
送信完了 ?
IBSR:FBT=0 ?
YES
受信データ読出し(RDR)
YES
送信データ書込み(TDR)
ウェイト設定(IBCR:WSEL)
ACK設定(IBCR:ACKE)
割込みフラグクリア
(IBCR:INT=0)
YES(NACK応答)
ウェイト設定(IBCR:WSEL)
ACK設定(IBCR:ACKE=0)
反復スタート ?
NO
受信完了 ?
NO
ウェイト設定(IBCR:WSEL=1)
ACK設定(IBCR:ACKE=1)
割込みフラグクリア
(IBCR:INT=0)
YES
送信データ書込み(TDR)
反復スタート設定
(IBCR:MSS=SCC=1)
ACK設定(IBCR:ACKE)
ストップ設定(IBCR:MSS=0)
ACK設定(IBCR:ACKE)
割込みフラグクリア(IBCR:INT=0)
エンド
562
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第 14 章 マルチファンクション シリアルインタフェース
14.23 専用ボーレートジェネレータ
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図 14.23-2 I2C フローチャート例 2
スレーブ
NO
IBSR:RSA=0?
YES
IBSR:TRX=0?
NO
YES
NO
IBSR:RACK=0?
IBSR:FBT=0?
YES
受信データ読出し(RDR)
NO
YES
割込みフラグクリア(IBCR:INT=0)
ウェイト設定(IBCR:WSEL)
ACK設定(IBCR:ACKE)
割込みフラグクリア(IBCR:INT=0)
送信データ書込み(TDR)
ウェイト設定(IBCR:WSEL)
割込みフラグクリア(IBCR:INT=0)
エンド
A
NO
IBSR:FBT=1 ?
YES
受信データ読出し(RDR)
スレーブ動作 ?
NO
YES
IBSR:TRX=1 ?
ACK設定(IBCR:ACKE=0)
割込みフラグクリア(IBCR:INT=0)
NO
YES
IBSR:FBT=1 ?
送信データ書込み(TDR)
ウェイト設定(IBCR:WSEL)
ACK設定(IBCR:ACKE=0)
割込みフラグクリア(IBCR:INT=0)
YES
NO
受信データ読出し(RDR)
ウェイト設定(IBCR:WSEL)
ACK設定(IBCR:ACKE=1)
割込みフラグクリア(IBCR:INT=0)
A
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エンド
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563
第 14 章 マルチファンクション シリアルインタフェース
14.23 専用ボーレートジェネレータ
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図 14.23-3 I2C フローチャート例 3
予約アドレス
NO
IBSR:FBT=1 ?
YES
NO
マルチマスタ ?
YES
受信データ読出し(RDR)
ウェイト設定(IBCR:WSEL=1)
ACK設定(IBCR:ACKE=1)
受信データ読出し(RDR)
ウェイト設定(IBCR:WSEL)
ACK設定(IBCR:ACKE)
割込みフラグクリア(IBCR:INT=0)
割込みフラグクリア(IBCR:INT=0)
A
IBSR:TRX=1 ?
NO
受信データの読出し(RDR)
YES
SSR:RDRF=1 ?
NO
YES(NACK応答)
YES
ウェイト設定(IBCR:WSEL)
ACK設定(IBCR:ACKE=0)
受信データの読出し(RDR)
IBSR:RACK=0 ?
NO
受信完了 ?
NO
ウェイト設定(IBCR:WSEL=1)
ACK設定(IBCR:ACKE=1)
割込みフラグクリア(IBCR:INT=0)
YES
送信完了 ?
YES
A
NO
送信データの書込み(TDR)
ウェイト設定(IBCR:WSEL)
ACK設定(IBCR:ACKE=0)
割込みフラグクリア(IBCR:INT=0)
B
A
564
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第 14 章 マルチファンクション シリアルインタフェース
14.24 I2C モードの注意事項
MB91490 シリーズ
14.24
I2C モードの注意事項
I2C モードの注意事項を下記に示します。
• DMA 転送要求する場合 , DMA のブロックサイズを 1 回に設定してください。
• マスタ受信およびスレーブ受信時には , データ受信用の DMA 転送と , ダミーデータ
送信用の DMA 転送が必要なため , DMA を 2 チャネル使用する必要があります。
• I2C モードでは , 送信レジスタ (TDR) に有効なデータがなく , 送信データエンプティ
フラグビット (TDRE) が "1" の状態で , I2C バス上のデータが 9 ビット目 (WSEL=0 時 )
または 8 ビット目 (WSEL=1 時 ) まで送信された場合 , 図 14.24-1 のように割込みフ
ラグ (INT) が "1" となります。DMA 転送中に割込みフラグ (INT) が "1" になると ,
ソフトで "0" クリアしない限り , DMA 転送が継続できません ( マスタ送信 , スレー
ブ送信 , マスタ受信 , スレーブ受信共 )。
図 14.24-1 I2C の INT ビット変化タイミング (WSEL=0 時 )
SCL
SDA
DATA
ACK
DATA
ACK
TDRE bit
TDRへの
DMA転送
INT bit
上記のような仕様のため , I2C モードで DMA 転送する場合には , 割込みフラグ (INT) が
"1" となる前に , TDR への DMA 転送が行われるように対応してください。I2C の DMA
転送を優先するには , 以下のような対応があります。
- 優先度が高い ( チャネル番号が小さい )DMA を使用する。優先順位設定ビットを
固定 (AT=0) で使用する場合に有効。
- DMA 転送抑止割込みレベルビット (DILVR レジスタの LVL4-LVL0 ビット ) を可
能な限り小さい値にする。
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565
第 14 章 マルチファンクション シリアルインタフェース
14.24 I2C モードの注意事項
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• 送信データエンプティフラグ (SSR:TDRE) が "1" になって送信データレジスタ (TDR)
に送信データを DMA 転送によって書くか , またはソフトによって送信データエン
プティフラグ (SSR:TDRE) を確認して書く場合 , 送信データエンプティフラグ
(SSR:TDRE) が "0" にならない場合があるため , ACK フィールドの SCL が立下がる
までに送信データを書いてください。ソフトによって割込みフラグ (IBCR:INT) が
"1" になってから送信データを書く場合は特に制限はありません。DMA 転送時また
はソフトにて送信データエンプティフラグ (SSR:TDRE) による送信処理を行うとき ,
ACK フィールドの SCL が立ち下がるまでに送信データを書くのが遅れる場合には
以下の設定および手順にしてください。
- 設定
割込みフラグ (IBCR:INT) が "1" になるタイミングを 8 ビット目に設定 (WSEL=1)
する。
- 手順
マスタで送受信を行う場合 , 以下の手順で処理してください。スレーブで送受信
を行う場合には , 下記手順は必要ありません。
1. ソフトにて第一バイト ( スレーブアドレス ) を送信データレジスタに書く。
2. マスタ起動 (IBCR:MSS="1" ライト ) と同時にウエイト選択を 8 ビットに設定
(IBCR:WSEL="1" ライト ) する。
3. 第一バイト送信後 , 割込みフラグ (IBCR:INT) が "1" になるので ACK 応答
(IBSR:RACK="0") を確認後 , 第二バイト目をソフトによって送信データレジス
タ (TDR) に書いてから DMAC の設定を行い , DMA 転送を起動し , 割込みフラ
グ (IBCR:INT) に "0" を書く。
4. 送受信が終了した場合 , マスタの終了 (IBCR:MSS="0" ライト ) または再起動
(IBCR:SCC="1" ライト ) を行います。
566
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第 15 章
8/10 ビット A/D コンバータ
A/D コンバータの概要 , レジスタの構成 / 機能 , お
よび動作について説明します。
15.1 8/10 ビット A/D コンバータの概要
15.2 8/10 ビット A/D コンバータの構成
15.3 8/10 ビット A/D コンバータの端子
15.4 8/10 ビット A/D コンバータのレジスタ
15.5 8/10 ビット A/D コンバータの割込み
15.6 8/10 ビット A/D コンバータの動作説明
15.7 8/10 ビット A/D コンバータの A/D 変換データ保護機能
15.8 8/10 ビット A/D コンバータの使用メモ
15.9 8/10 ビット A/D コンバータの使用上の注意
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567
第 15 章 8/10 ビット A/D コンバータ
15.1 8/10 ビット A/D コンバータの概要
15.1
MB91490 シリーズ
8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータには , RC 逐次比較変換方式でアナログ入力電圧を 10
ビットもしくは 8 ビットのデジタル値に変換する機能があります。入力信号は , 各
アナログ入力端子から選択し , 変換起動はソフトウェア , 内部タイマ , 外部端子トリ
ガの 3 種類から選択できます。
■ 8/10 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) をデジタル値に A/D 変換す
る機能があり , 次の特長があります。
• 変換時間は , 最小 1.2 μs( 周辺クロック (CLKP) 33 MHz 時 , サンプリング時間を含む )
です。
• 変換方式は , サンプルホールド回路付き RC 逐次変換比較方式です。
• 10 ビットまたは 8 ビットの分解能を選択できます。
• アナログ入力端子はプログラムで選択できます。
• A/D データレジスタは , アナログ入力チャネルごとにあります。
• 各 A/D データレジスタ内には , エラーフラグビットおよびエラーステータスビット
が存在し , これらの値により A/D 変換データの状態を知ることができます。
• A/D 変換終了割込みにより , DMAC を起動させることができます。
• 変換の起動要因はソフトウェア , 16 ビットリロードタイマ 1 もしくは多機能タイマ
( 立上りエッジ ) , 外部端子トリガ ( 立下りエッジ ) から選択できます。
• A/D 変換機能選択ビットにより , 次の 2 つのモードを設定することができます。
[ 機能 1]
- アナログ入力チャネルごとに 1 つの A/D データレジスタが割り当てられます。
- 選択されたアナログ入力チャネルの全A/D変換終了時に割込み要求を発生できま
す。
- 変換データ保護機能は動作しません。
[ 機能 2]
- 全アナログ入力チャネルに対して A/D データレジスタは 1 つのみです。
- 選択された全アナログ入力チャネルのA/D変換終了時ごとに割込み要求を発生で
きます。
- 割込み許可の状態では変換データ保護機能が働くため , 連続変換してもデータの
欠落がありません。
568
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第 15 章 8/10 ビット A/D コンバータ
15.1 8/10 ビット A/D コンバータの概要
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変換モードは 3 種類あります。
表 15.1-1 8/10 ビット A/D コンバータの変換モード
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変換モード
シングル変換動作
スキャン変換動作
単発変換モード
指定したチャネル (1 チャネル
のみ ) を 1 回変換して終了
連続した複数のチャネル ( 複
数チャネル指定可能 ) を 1 回
変換して終了
連続変換モード
指定したチャネル (1 チャネル
のみ ) を繰り返し変換
連続した複数のチャネル ( 複
数チャネル指定可能 ) を繰り
返し変換
停止変換モード
指定したチャネル (1 チャネル
のみ ) を 1 回変換したら一時
停止し , 次の起動がかかるま
で待機
連続した複数のチャネル ( 複
数チャネル指定可能 ) を変換 。
ただし , 1 チャネル変換ごとに
一時停止し , 次の起動がかか
るまで待機
FUJITSU SEMICONDUCTOR LIMITED
569
第 15 章 8/10 ビット A/D コンバータ
15.2 8/10 ビット A/D コンバータの構成
15.2
MB91490 シリーズ
8/10 ビット A/D コンバータの構成
8/10 ビット A/D コンバータは , 次の 11 種類のブロックで構成されています。
• A/D 制御ステータスレジスタ (ADCS)
• A/D チャネル制御レジスタ (ADCH)
• A/D モード設定レジスタ (ADMD)
• A/D データレジスタ (ADCD)
• クロックセレクタ (A/D 変換起動用入力クロックセレクタ )
• デコーダ
• アナログチャネルセレクタ
• サンプルホールド回路
• D/A コンバータ
• コンパレータ
• コントロール回路
570
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CM71-10155-3
第 15 章 8/10 ビット A/D コンバータ
15.2 8/10 ビット A/D コンバータの構成
MB91490 シリーズ
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 15.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
R-bus
【ユニット1】
A/Dチャネル制御レジスタ1
(ADCH1)
デコーダ
A/Dコンバータ
D/A
コンバータ
A/Dデータレジスタ001-031
(ADCD001-031)
逐次比較
レジスタ
入力回路
(セレクタ)
比較器
周辺クロック(CLKP)
AN1-0(PB4)
AN1-1(PB5)
AN1-2(PB6)
AN1-3(PB7)
プリスケーラ
サンプル&ホールド
回路
A/Dモード設定レジスタ1
(ADMD1)
多機能タイマ
もしくは
16ビットリロードタイマ1
A/D起動
セレクタ
外部端子トリガ
(ADTG1)
AVCC10
AVRH2
A/D制御ステータスレジスタ1
(ADCS1)
AVSS10
変換終了割込み
R-bus
【ユニット2】
A/Dチャネル制御レジスタ2
(ADCH2)
デコーダ
A/Dコンバータ
D/A
コンバータ
A/Dデータレジスタ002-072
(ADCD002-072)
逐次比較
レジスタ
入力回路
(セレクタ)
比較器
周辺クロック(CLKP)
AN2-0(PC0)
AN2-1(PC1)
AN2-2(PC2)
AN2-3(PC3)
AN2-4(PC4)
AN2-5(PC5)
AN2-6(PC6)
AN2-7(PC7)
プリスケーラ
サンプル&ホールド
回路
A/Dモード設定レジスタ2
(ADMD2)
多機能タイマ
A/D起動
セレクタ
外部端子トリガ
(ADTG2)
A/D制御ステータスレジスタ2
(ADCS2)
AVCC10
AVRH2
AVSS10
変換終了割込み
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FUJITSU SEMICONDUCTOR LIMITED
571
第 15 章 8/10 ビット A/D コンバータ
15.2 8/10 ビット A/D コンバータの構成
MB91490 シリーズ
● A/D 制御ステータスレジスタ (ADCS)
一時停止および変換確認 , 割込み要求の許可 / 禁止 , 割込み要求の状態の確認 , A/D 変
換の分解能 , 変換機能 ( 機能 1/ 機能 2) を選択する機能があります。
● A/D チャネル制御レジスタ (ADCH)
A/D チャネルを選択する機能があります。
● A/D モード設定レジスタ (ADMD)
変換モードの選択と A/D 変換のコンペア時間やサンプリング時間を設定する機能があ
ります。
● A/D データレジスタ (ADCD)
A/D 変換結果を格納するレジスタです。レジスタ内のデータの状態を示すフラグビッ
トが存在します。
● クロックセレクタ (A/D 変換起動用入力クロックセレクタ)
A/D 変換起動クロックを選択するセレクタです。起動クロックには , 16 ビットリロー
ドタイマチャネル 1 出力 , 多機能タイマまたは外部端子トリガが選択できます。
● デコーダ
A/D チャネル制御レジスタ (ADCH) の ANE0 ∼ ANE2, ANS0 ∼ ANS2 ビットの設定か
ら使用するアナログ入力端子を選択する回路です。
● アナログチャネルセレクタ
アナログ入力端子の中から使用する端子を選択する回路です。
● サンプルホールド回路
アナログチャネルセレクタで選択された入力電圧を保持する回路です。A/D 変換を起
動した直後の入力電圧をサンプルホールドすることで , A/D 変換中 ( 比較中 ) の入力電
圧の変動の影響を受けずに変換できます。
● D/A コンバータ
サンプルホールドされた入力電圧と比較するための基準電圧を発生します。
● コンパレータ
サンプルホールドされた入力電圧と D/A コンバータの出力電圧を比較し , 大小を判定
します。
● コントロール回路
コンパレータからの大小信号で A/D 変換値を決定します。A/D 変換の終了後 , 変換結
果を A/D データレジスタ (ADCD) に格納して割込み要求を発生します。
572
FUJITSU SEMICONDUCTOR LIMITED
CM71-10155-3
第 15 章 8/10 ビット A/D コンバータ
15.3 8/10 ビット A/D コンバータの端子
MB91490 シリーズ
15.3
8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子および端子のブロックダイヤグラムを示します。
■ 8/10 ビット A/D コンバータの端子
A/D コンバータの端子は汎用ポートと兼用になっています。
表 15.3-1 に端子の機能 , 入
出力形式 , 8/10 ビット A/D コンバータ使用時の設定などを示します。
表 15.3-1 8/10 ビット A/D コンバータの端子
機能
端子名
端子機能
入出力形式
プルアップ
設定
スタンバイ
制御
端子の使用に必要な
I/O ポートの設定
PB4/AN1-0
ユニット 1
ch.0 ∼ ch.3
PB5/AN1-1
PB6/AN1-2
ポート B を入力設定
(DDRB:bit0 ∼ bit3=0)
アナログ入力に設定
(AICR1:bit0 ∼ bit3=1)
ポート B 入出力 /
アナログ入力
PB7/AN1-3
PC0/AN2-0
PC1/AN2-1
PC2/AN2-2
ユニット 2
ch.0 ∼ ch.7
PC3/AN2-3
ポート C 入出力 /
アナログ入力
PC4/AN2-4
あり
CMOS 出力 /
(ただし
,
CMOS ヒステ
アナログ入力
リシス入力
許可時 , プル
または
アップは機能
アナログ入力 しません。)
あり
ポート B を入力設定
(DDRC:bit0 ∼ bit7=0)
アナログ入力に設定
(AICR2:bit0 ∼ bit7=1)
PC5/AN2-5
PC6/AN2-6
PC7/AN2-7
外部トリガ
入力
ADTG1,
ADTG2
PA1/ADTG1
CMOS 出力 /
ポート A 入出力 /
CMOS ヒステ
PA2/ADTG2 外部トリガ入力
リシス入力
CM71-10155-3
あり
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ポート A を入力設定
(DDRA:bit1, bit2=0)
573
第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
15.4
MB91490 シリーズ
8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータのレジスタ一覧を示します。
■ 8/10 ビット A/D コンバータのレジスタ一覧
図 15.4-1 8/10 ビット A/D コンバータのレジスタ一覧
AICR2
アナログ入力制御レジスタ ( 上位 ):ユニット 2
アドレス
000170H
bit15
−
−
bit14
−
−
bit13
−
−
bit12
−
−
bit11
−
−
bit10
−
−
bit9
−
−
bit8
−
−
初期値
- - - - - - - -B
bit2
AN2E
R/W
bit1
AN1E
R/W
bit0
AN0E
R/W
初期値
11111111B
bit2
AN2E
R/W
bit1
AN1E
R/W
bit0
AN0E
R/W
初期値
- - - - 1111B
bit8
−
−
初期値
0000000 - B
アナログ入力制御レジスタ ( 下位 ):ユニット 2
アドレス
000171H
bit7
AN7E
R/W
bit6
AN6E
R/W
bit5
AN5E
R/W
bit4
AN4E
R/W
bit3
AN3E
R/W
AICR1
アナログ入力制御レジスタ ( 下位 ):ユニット 1
アドレス
000511H
bit7
−
−
bit6
−
−
bit5
−
−
bit4
−
−
bit3
AN3E
R/W
ADCS1/ADCS2
A/D 制御ステータスレジスタ:ユニット 1/2
アドレス
000514H
000174H
bit15
BUSY
R/W
bit14
INT
R/W
bit13
INTE
R/W
bit12
PAUS
R/W
bit11
bit10
bit9
S10 FuncSet START
R/W
R/W
R/W
ADCH1/ADCH2
A/D チャネル制御レジスタ:ユニット 1/2
アドレス
000516H
000176H
bit15
−
−
bit14
ANS2
R/W
bit13
ANS1
R/W
bit12
ANS0
R/W
bit11
−
−
bit10
ANE2
R/W
bit9
ANE1
R/W
bit8
ANE0
R/W
初期値
- 000 - 000B
bit3
CT1
R/W
bit2
CT0
R/W
bit1
ST1
R/W
bit0
ST0
R/W
初期値
00001111B
ADMD1/ADMD2
A/D モード設定レジスタ:ユニット 1/2
アドレス
000517H
000177H
bit7
MD1
R/W
bit6
MD0
R/W
bit5
STS1
R/W
bit4
STS0
R/W
( 続く )
574
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CM71-10155-3
第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
( 続き )
ADCD001 ∼ ADCD031/ADCD002 ∼ ADCD072
A/D データレジスタ ( 上位 ):ユニット 1/2
アドレス
000518H ∼ 00051EH
000178H ∼ 000186H
bit15
ERR
R
bit14
ERRST
R
bit13
−
−
bit12
−
−
bit11
−
−
bit10
−
−
bit9
D9
R
bit8
D8
R
初期値
10- - - - XXB
bit4
D4
R
bit3
D3
R
bit2
D2
R
bit1
D1
R
bit0
D0
R
初期値
XXXXXXXXB
A/D データレジスタ ( 下位 ):ユニット 1/2
アドレス
000519H ∼ 00051FH
000179H ∼ 000187H
bit7
D7
R
bit6
D6
R
bit5
D5
R
R/W: リード / ライト可能
R : リードオンリ
− : 未定義ビット
CM71-10155-3
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575
第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
A/D チャネル制御レジスタ (ADCH)
15.4.1
A/D チャネル制御レジスタは , A/D 変換チャネルの選択をする機能があります。
■ A/D チャネル制御レジスタ (ADCH: ADCH1, ADCH2)
アドレス 000516 H
000176 H
リード / ライト→
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
-
ANS2
ANS1
ANS0
-
ANE2
ANE1
ANE0
-
R/W
R/W
R/W
-
R/W
R/W
R/W
ANE2
0
0
0
0
1
1
1
1
ANE1
0
0
1
1
0
0
1
1
ANE0
0
1
0
1
0
1
0
1
ANS2
0
0
0
0
1
1
1
1
ANS1
0
0
1
1
0
0
1
1
ANS0
0
1
0
1
0
1
0
1
初期値
-000 -000B
A/D 変換終了チャネル選択ビット
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
ch.6
ch.7
A/D 変換開始チャネル選択ビット
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
ch.6
ch.7
R/W :リード / ライト可能
−
: 未定義ビット
:初期値
<注意事項>
• A/D ユニット 1 は ch.0 ∼ ch.3 のみで , ch.4 ∼ ch.7 は存在しません。したがって ,
ADCH1 レジスタの ANS2, ANE2 ビットは必ず "0" に設定してください。
• 必ず , "ANS ≦ ANE" となるように設定してください。
576
FUJITSU SEMICONDUCTOR LIMITED
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第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
表 15.4-1 A/D チャネル制御レジスタ (ADCH) の各ビットの機能説明
ビット名
bit15
機能
• 読出し値は "0" です。
未定義ビット
• 必ず "0" を設定してください。
• A/D変換の開始チャネルの設定および変換中チャネル番号の確認を
行うビットです。
• A/D 変換を起動すると , これらのビットに書き込まれたチャネルか
ら A/D 変換を開始します。
• A/D 変換中は , 変換中のチャネル番号が読めます。停止変換モード
での一時停止中は , 直前に変換したチャネルの番号が読めます。
bit14
∼
bit12
ANS2 ∼
ANS0:
A/D 変換開始
チャネル選択
ビット
bit11
未定義ビット
( 注意事項 ) ・ANS ビットには , 必ず入力チャネル数以下の値を設
定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止
している状態で行ってください。
・A/D 変換開始チャネル選択ビット (ANS2 ∼ ANS0) に
開始チャネルを設定したあとに , 本レジスタのビット
をリードモディファイライト系命令で設定しないで
ください。
ANS2 ∼ ANS0 ビットは A/D 変換動作が開始するま
では前回の変換チャネルが読み出されるため ,
ANS2 ∼ ANS0 ビットに開始チャネルを設定したあと
に , 本レジスタのビットをリードモディファイライト
系命令で設定した場合 , ANE2, ANE1, ANE0 ビットの
値が書き換わる可能性があります。
• 読出し値は "0" です。
• 必ず "0" を設定してください。
• A/D 変換の終了チャネルの設定を行うビットです。
• A/D 変換を起動すると , これらのビットに書き込まれたチャネルま
で A/D 変換を行います。
bit10
∼
bit8
ANE2 ∼
ANE0:
A/D 変換終了
チャネル選択
ビット
CM71-10155-3
• ANS2 ∼ ANS0 と同じチャネルを設定すると , そのチャネルのみ変
換を行います。また , 連続変換モードまたは停止変換モードを設定し
ているときは , これらのビットで設定されたチャネルまでの変換が終
わると , ANS2 ∼ ANS0 で設定された開始チャネルに戻ります。
( 注意事項 )
ANE ビットには , 必ず入力チャネル数以下の値を設定
してください。
必ず "ANS ≦ ANE" となるように設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止
している状態で行ってください。
FUJITSU SEMICONDUCTOR LIMITED
577
第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
15.4.2
MB91490 シリーズ
A/D モード設定レジスタ (ADMD)
A/D モード設定レジスタには , 変換モードの選択と , A/D 変換のコンペア時間やサン
プリング時間を設定する機能があります。
■ A/D モード設定レジスタ (ADMD: ADMD1, ADMD2)
アドレス 000517 H
000177 H
リード / ライト→
bit7
bit6
bit5
bit4
MD1
MD0
STS1
STS0
CT1
R/W
R/W
R/W
R/W
R/W
ST1
0
0
1
1
bit3
ST0
0
1
0
1
bit2
bit1
bit0
CT0
ST1
ST0
R/W
R/W
R/W
初期値
0000 1111 B
サンプリング時間設定ビット
10 周辺クロック (CLKP) サイクル (400 ns @ 25 MHz) *
13 周辺クロック (CLKP) サイクル (390 ns @ 33 MHz) *
16 周辺クロック (CLKP) サイクル (400 ns @ 40 MHz) *
32 周辺クロック (CLKP) サイクル (800 ns @ 40 MHz) *
*:周辺クロック (CLKP) サイクルで 390 ns 以上となるように設定してください。
CT1
0
0
1
1
CT0
0
1
0
1
コンペア時間設定ビット
18 周辺クロック (CLKP) サイクル (720 ns @ 25 MHz) *
24 周辺クロック (CLKP) サイクル (720 ns @ 33 MHz) *
30 周辺クロック (CLKP) サイクル (750 ns @ 40 MHz) *
60 周辺クロック (CLKP) サイクル (1500 ns @ 40 MHz) *
*:周辺クロック (CLKP) サイクルで 720 ns 以上となるように設定してください。
STS1 STS0
0
0
A/D 起動要因選択ビット
ソフトウェア起動
0
1
外部端子トリガ ( 立下りエッジ ) または
ソフトウェア起動
1
0
タイマ起動 ( 立上りエッジ ) または
ソフトウェア起動
1
1
外部端子トリガ ( 立下りエッジ ) または
タイマ起動 ( 立上りエッジ ) または
ソフトウェア起動
( 注意事項 ) ユニット 2 の場合は , 16 ビットリロードタイマ 1 もしくは多機能タイマです。
R/W :リード / ライト可能
:初期値
578
MD1
0
0
1
1
MD0
0
1
0
1
A/D 変換モード選択ビット
単発変換モード 1( 動作中の再起動可能 )
単発変換モード 2( 動作中の再起動不可 )
連続変換モード ( 動作中の再起動不可 )
停止変換モード ( 動作中の再起動不可 )
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第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
表 15.4-2 A/D モード設定レジスタ (ADMD) の各ビットの機能説明 (1 / 2)
ビット名
機能
• A/D 変換機能時の変換モードを選択するビットです。
• MD1, MD0 の 2 ビット値によって , 単発変換モード 1, 単発変換
モード 2, 連続変換モード , 停止変換モードのいずれかが選択さ
れます。
• それぞれのモードの意味は , 以下のとおりです。
bit7,
bit6
MD1, MD0:
A/D 変換
モード選択
ビット
単発変換モード 1:
ANS2 ∼ ANS0 の設定チャネルから ANE2 ∼ ANE0 の設定
チャネルまでの A/D 変換を連続して一度だけします。動作中
の再起動が可能です。
単発変換モード 2:
ANS2 ∼ ANS0 の設定チャネルから ANE2 ∼ ANE0 の設定
チャネルまでの A/D 変換を連続して一度だけします。動作中
の再起動はできません。
連続変換モード:
ANS2 ∼ ANS0 の設定チャネルから ANE2 ∼ ANE0 の設定
チャネルまでの A/D 変換を連続して , BUSY ビットで強制停
止するまで繰り返し行います。動作中の再起動はできませ
ん。
停止変換モード:
ANS2 ∼ ANS0 の設定チャネルから ANE2 ∼ ANE0 の設定
チャネルまでの A/D 変換を 1 チャネルごとに一時停止しなが
ら , BUSY ビットで強制停止するまで繰り返します。動作中
の再起動はできません。一時停止中の再起動は , STS1, STS0
ビットで選択した起動要因の発生によります。
( 注意事項 ) ・単発 , 連続 , 停止の各変換モードの再起動不可はタ
イマ , 外部トリガ , ソフトすべての起動に適用され
ます。
ビットの書換えは , 必ず変換動作前の A/D 動作が
停止している状態で行ってください。
・A/D 変換モード選択ビット (MD1, MD0) を "00B"
に設定した場合は , A/D 変換中の再起動ができま
す。このモードではソフトウェア起動 (STS1,
STS0=00B) のみ設定可能です。再起動は下記の手
順で行ってください。
(1)INT ビットを 0 にクリアする
(2)START ビットに 1 を , INT ビットに 0 を同時に
ライトする
• A/D 変換の起動要因の選択を行います。
• 起動要因が兼用になっている場合には , 最初に発生した起動要
因で起動します。
bit5,
bit4
STS1, STS0:
A/D 起動要因
選択ビット
( 注意事項 )
起動要因は , 書換えと同時に変更されますので , A/D
変換動作中に書き換える場合には , 目的とする起動
要因がない状態で切り換えてください。
STS1, STS0=11B のとき , 外部トリガ入力が "L" のと
き , タイマ起動はできません。また , タイマが "H"
のとき , 外部トリガ起動はできません。
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579
第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
表 15.4-2 A/D モード設定レジスタ (ADMD) の各ビットの機能説明 (2 / 2)
ビット名
機能
• A/D 変換時のコンペア時間を選択するビットです。
• アナログ入力が取り込まれた ( サンプリング時間経過 ) 後 , この
ビットに設定された時間後に変換結果のデータが確定し , A/D
bit3,
bit2
CT1, CT0:
コンペア時間
設定ビット
データレジスタ (ADCD) に格納されます。
( 注意事項 )
コンペア時間は 720 ns 以上となるように設定してく
ださい。720 ns 未満では 正常なアナログ変換値が得
られない場合があります。
ビットの書換えは , 必ず変換動作前の A/D 動作が停
止している状態で行ってください。
• A/D 変換時のサンプリング時間を選択するビットです。
• A/D が起動されると , このビットに設定された時間 , アナログ入
bit1,
bit0
580
ST1, ST0:
サンプリング
時間設定
ビット
力が取り込まれます。
( 注意事項 )
サンプリング時間は 390 ns 以上となるように設定し
てください。390 ns 未満では 正常なアナログ変換値
が得られない場合があります。
ビットの書換えは , 必ず変換動作前の A/D 動作が停
止している状態で行ってください。
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第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
15.4.3
A/D 制御ステータスレジスタ (ADCS)
A/D 制御ステータスレジスタには , 一時停止および変換確認 , 割込み要求の許可 / 禁
止 , 割込み要求の状態の確認 , A/D 変換の分解能 , 変換機能 ( 機能 1/ 機能 2) を選択
する機能があります。
■ A/D 制御ステータスレジスタ (ADCS: ADCS1, ADCS2)
bit15
アドレス 000514 H
BUSY
000174 H
リード / ライト→ R/W
bit14
bit13
bit12
INT
INTE
PAUS
R/W
R/W
R/W
START
0
1
FuncSet
bit11
bit10
S10
R/W
初期値
0000 000-B
FuncSet START
W
R/W
A/D 変換起動ビット
( ソフトウェア起動時のみ有効 )
A/D 変換機能を起動しない
A/D 変換機能を起動する
A/D 変換機能選択ビット
0
1
設定 2:全アナログ入力チャネルに対して A/D データレジスタは 1 つのみ
です。選択された全アナログ入力チャネルの A/D 変換終了時ごと
に割込み要求を発生できます。割込み許可の状態では変換データ
保護機能が働くため , 連続変換してもデータの欠落がありません。
S10
0
1
10 ビット分解能 (D9 ∼ D0)
A/D 変換分解能選択ビット
8 ビット分解能 (D7 ∼ D0)
一時停止フラグビット
A/D 変換動作の一時停止は発生していない
A/D 変換動作が一時停止中
割込み要求許可ビット
INTE
0
1
INT
0
1
BUSY
CM71-10155-3
bit8
設定 1:アナログ入力チャネルごとに 1 つの A/D データレジスタが割り当
てられます。選択されたアナログ入力チャネルの全 A/D 変換終了
時に割込み要求を発生できます。変換データ保護機能は動作しま
せん。
PAUS
0
1
R/W :リード / ライト可能
W :ライトオンリ
― :未定義ビット
:初期値
bit9
0
1
割込み要求出力の禁止
割込み要求出力の許可
割込み要求フラグビット
読出し時
書込み時
A/D 変換未終了
ビットクリア
A/D 変換終了
変化なし , ほかへの影響なし
A/D 変換中ビット
読出し時
書込み時
A/D 変換停止中
A/D 変換強制停止
変化なし , ほかへの影響なし
A/D 変換動作中
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581
第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
表 15.4-3 A/D 制御ステータスレジスタ (ADCS) の各ビットの機能説明 (1 / 2)
ビット名
機能
• A/D コンバータの動作表示ビットです。
• 読出し時 , このビットが "0" の場合には A/D 変換停止中である
ことを示し , "1" の場合には A/D 変換動作中であることを示し
ます。
bit15
BUSY:
A/D 変換中ビット
• 書込み時 , このビットへの "0" の書込みによって A/D 変換動作
は強制的に停止します。"1" の書込みでは , 変化せずほかへの
影響はありません。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
( 注意事項 )
強制停止とソフトウェア起動 (BUSY=0, START=1)
を同時にしないでください。
• A/D 変換によって A/D データレジスタにデータがセットされ
れば , このビットは "1" にセットされます。
• このビットと割込み要求許可ビット (ADCS:INTE) が "1" の
ときに割込み要求を発生します。
bit14
INT:
割込み要求フラグ
ビット
• 書込み時は , "0" でこのビットがクリアされ , "1" では変化せず
ほかへの影響はありません。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
( 注意事項 )
bit13
INTE:
割込み要求許可
ビット
このビットへの "0" 書込みによるクリアは , A/D
動作が停止している状態で行ってください。
• CPU への割込み出力の許可 / 禁止をするビットです。
• このビットと割込み要求フラグビット (ADCS:INT) が "1" の
ときに割込み要求を発生します。
• A/D 変換動作が一時停止したときに "1" にセットされます。
• 変換データ保護機能が動作すると自動的に"1"にセットされま
す。この間 , A/D 変換動作は停止し , A/D データレジスタは新
bit12
PAUS:
一時停止フラグ
ビット
しい変換結果に上書きされることはありません。
• このフラグのクリアはレジスタへの "0" 書込みのみです。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
• 詳しい動作に関しては , 「15.7 8/10 ビット A/D コンバータの
A/D 変換データ保護機能」を参照してください。
582
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第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
表 15.4-3 A/D 制御ステータスレジスタ (ADCS) の各ビットの機能説明 (2 / 2)
ビット名
機能
• A/D 変換の分解能を選択するビットです。
• このビットに "0" を書き込むと 10 ビット分解能が選択され ,
bit11
S10:
A/D 変換分解能
選択ビット
"1" を書き込むと 8 ビット分解能が選択されます。
( 注意事項 )
分解能によって , 使用されるデータビットが異な
ります。
ビットの書換えは , 必ず変換動作前の A/D 動作が
停止している状態で行ってください。
A/D 変換機能を選択するビットです。
[ 機能 1]:"0" 設定時
- アナログ入力チャネルごとに 1 つの A/D データレジスタが
割り当てられます。
- 選択されたアナログ入力チャネルの全 A/D 変換終了時に割
込み要求を発生できます。
- 変換データ保護機能は動作しません。
bit10
FuncSet:
A/D 変換機能選択
ビット
[ 機能 2]:"1" 設定時
- 全アナログ入力チャネルに対して A/D データレジスタは 1
つのみです。
- 選択された全アナログ入力チャネルの A/D 変換終了時ごと
に割込み要求を発生できます。
- 割込み許可の状態では変換データ保護機能が働くため , 連
続変換してもデータの欠落がありません。
( 注意事項 )
ビットの書換えは , 必ず変換動作前の A/D 動作が
停止している状態で行ってください。
• A/D 変換動作をソフトウェア的に起動するビットです。
• このビットに "1" を書き込むと A/D 変換が起動します。
bit9
START:
A/D 変換起動
ビット
• 停止変換モード時は, このビットによる再起動はかかりません。
• リードモディファイライト (RMW) 系命令のリード時には , "0"
が読み出されます。
( 注意事項 )
bit8
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未定義ビット
強制停止とソフトウェア起動 (BUSY=0, START=1)
を同時にしないでください。
• 読出し値は不定です。
• このビットへの書込みは , 動作に影響しません。
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583
第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
15.4.4
MB91490 シリーズ
A/D データレジスタ (ADCD)
A/D データレジスタは , A/D 変換結果を格納するレジスタです。
■ A/D データレジスタ (ADCD: ADCD001 ∼ ADCD031, ADCD002 ∼ ADCD072)
アドレス
bit15
000518 H ~00051E H
ERR
000178 H ~000186 H
リード / ライト→ R
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ERRST
D9
D8
R
R
R
bit5
bit7
bit6
bit1
bit0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
D9 ~ D0
bit4
bit3
bit2
初期値
10- - - -XX XXXX XXXXB
A/D データビット
変換データ
ERRST
0
1
ERR
R
―
584
:リードオンリ
:未定義ビット
:初期値
0
1
変換データエラーステータスビット (ERR=1 時のみ )
変換データは古い結果です。
変換データは新しいデータに上書きされたものです。
変換データエラーフラグビット
変換データは正常です。
変換データは正常ではありません。
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第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
MB91490 シリーズ
表 15.4-4 A/D データレジスタ (ADCD) の各ビットの機能説明
ビット名
機能
• A/D 変換データにエラーがあったことを示すビットでエラー
の内容は本ビットが "1" のとき ,ERRST ビットの値で知ること
ができます。
bit15
ERR:
変換データエラー
フラグビット
• 本ビットは読み出すと "1" にセットされます。
• 新しい変換結果が本レジスタに書き込まれると"0"にクリアさ
れます。
( 注意事項 )
変換データ保護機能を使用している場合 (FuncSet=1 かつ INTE=1), 本ビットは常に "0" です。
• ERR ビット =1 のとき ,A/D 変換データのエラー内容を示すフ
ラグです。
• ERR ビット =1 かつ本ビット =0 のとき ,CPU 読出しによる変
換結果が古いことを示します。
• ERR ビット =1 かつ本ビット =1 のとき ,CPU 読出しによる変
換結果は ,CPU による旧変換結果の読出しが完了しないまま ,
bit14
ERRST:
変換データエラー
ステータスビット
新しい変換結果の上書きより旧変換データが失われたことを
示します。
• CPU による旧変換結果の読出しが完了しないまま , 新しい変
換結果の上書きより旧変換データが失われた場合 , "1" にセッ
トされます。
• 本ビットは読み出すと "0" にクリアされます。
( 注意事項 )
bit13
∼
bit10
変換データ保護機能を使用している場合 (FuncSet=1 かつ INTE=1), 本ビットは常に "0" です。
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは , 動作に影響しません。
• A/D 変換の結果が格納され , レジスタは 1 回の変換終了ごとに
書き換えられます。
• 通常は , 最終変換値が格納されます。
bit9
∼
bit0
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D9 ∼ D0:
A/D データビット
• 本レジスタの初期値は不定です。
( 注意事項 )
変換データ保護機能があります。
A/D 変換中に本ビットにデータを書き込まないよ
うにしてください。
D9, D8 は , 8 ビット分解能を選択したときには ,
"0" が読み出されます。
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585
第 15 章 8/10 ビット A/D コンバータ
15.4 8/10 ビット A/D コンバータのレジスタ
15.4.5
MB91490 シリーズ
アナログ入力制御レジスタ (AICR)
アナログ入力制御レジスタは , アナログ入力を制御するレジスタです。
■ アナログ入力制御レジスタ (AICR: AICR1, AICR2)
アドレス
bit7
bit6
bit5
bit4
000511 H
bit3
bit2
bit1
bit0
AN3E
AN2E
AN1E
AN0E
R/W
R/W
R/W
R/W
AN3E~AN0E
0
1
アドレス
bit15
bit14
bit13
bit12
bit11
bit10
初期値
---- 1111B
アナログ入力許可ビット
アナログ入力禁止
アナログ入力許可
bit9
bit8
初期値
---- ---- 1111 1111B
000170 H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
AN7E
R/W
AN6E
AN5E
AN4E
AN3E
AN2E
AN1E
AN0E
R/W
R/W
R/W
R/W
R/W
R/W
R/W
AN7E ~ AN0E
0
1
R/W :リード / ライト可能
―
:未定義ビット
:初期値
アナログ入力許可ビット
アナログ入力禁止
アナログ入力許可
表 15.4-5 アナログ入力制御レジスタ (AICR) の各ビットの機能説明
ビット名
(AICR1)
bit7 ∼ bit4
(AICR2)
bit15 ∼ bit8
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは , 動作に影響しません。
• このビットが "0" の場合 , アナログ入力は禁止され
ます。
(AICR1)
bit3 ∼ bit0
(AICR2)
bit7 ∼ bit0
AN3E ∼ AN0E,
AN7E ∼ AN0E:
アナログ入力許可
ビット
• このビットが "1" の場合 , アナログ入力が許可され
ます。
• アナログ入力端子として使用する端子は , 対応す
る AICR レジスタのビットを "1" に設定してくださ
い。このときの PDR レジスタの読出し値は "0" に
なります。
586
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第 15 章 8/10 ビット A/D コンバータ
15.5 8/10 ビット A/D コンバータの割込み
MB91490 シリーズ
15.5
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータは , A/D 変換で A/D データレジスタにデータがセットさ
れることで割込み要求を発生させることができます。
■ 8/10 ビット A/D コンバータの割込み
8/10ビットA/Dコンバータの割込み制御ビットと割込み要因は, 表 15.5-1 のようになっ
ています。
表 15.5-1 8/10 ビット A/D コンバータの割込み制御ビットと割込み要因
8/10 ビット A/D コンバータ
割込み要求フラグビット
ADCS: INT
A/D 変換機能選択ビット
ADCS: FuncSet
割込み要求許可ビット
ADCS: INTE
割込み要因
A/D 変換結果の A/D データレジスタへの書込み
[ 機能 1]:FuncSet=0 設定時
- 選択されたアナログ入力チャネルの全A/D変換終了時に割込み要求を発生できま
す。
- すべての A/D 変換が終了し ,A/D 変換結果が A/D データレジスタ (ADCD) にセッ
トされると , A/D 制御ステータスレジスタ (ADCS) の INT ビットが "1" にセット
されます。このとき , 割込み要求が許可 (ADCS:INTE=1) されていると , 割込み
コントローラに割込み要求を出力します。
[ 機能 2]:FuncSet=1 設定時
選択された全アナログ入力チャネルのA/D変換終了時ごとに割込み要求を発生でき
ます。
各 A/D 変換が終了し ,A/D 変換結果が A/D データレジスタ (ADCD) にセットされる
と , A/D 制御ステータスレジスタ (ADCS) の INT ビットが "1" にセットされます。こ
のとき , 割込み要求が許可 (ADCS:INTE=1) されていると割込みコントローラに割
込み要求を出力します。
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587
第 15 章 8/10 ビット A/D コンバータ
15.6 8/10 ビット A/D コンバータの動作説明
15.6
MB91490 シリーズ
8/10 ビット A/D コンバータの動作説明
8/10 ビット A/D コンバータには , 単発変換モード , 連続変換モード , 停止変換モー
ドの 3 種類のモードがあります。各モードでの動作について説明します。
■ 単発変換モードの動作
単発変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順次変換し
ていき , ANE ビットで設定された終了チャネルまで変換が終わると A/D 変換は停止し
ます。開始チャネルと終了チャネルが同じ (ANS=ANE) ときは ANS ビットで指定した
1 チャネルだけの変換となります。単発変換モードで動作させるには , 図 15.6-1 の設定
が必要です。
図 15.6-1 単発変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
AICR
−
−
ANS2 ANS1 ANS0
◇
◇
◇
−
−
−
−
−
bit8
bit7
bit6
ADCS
ERR
ERRST
◇
◇
−
−
−
BUSY INT INTE PAUS S10
◇
◇
◇
◇
◇
bit4
bit3
bit2
bit1
bit0
ANE2 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
◇
◇
◇
−
−
−
0
◇
◇
◇
◇
◇
◇
◇
AN7E AN6E AN5E AN4E AN3E AN2E AN1E AN0E
◆
ADCD
bit5
−
◆
◆
◆
◆
◆
◆
◆
変換データを格納
Func
START
Set
◇
◇
◇ :使用ビット
◆ :使用する端子の対応するビットに "1" を設定
0 :"0" を設定
<参考>
単発変換モードでの変換順序の例を以下に示します。
ANS=000B, ANE=011B のとき:AN0 → AN1 → AN2 → AN3 →終了
(FuncSet =0) ADCD00 → ADCD01 → ADCD02 → ADCD03 →終了
(FuncSet =1) ADCD00 → ADCD00 → ADCD00 → ADCD00 →終了
ANS=011B, ANE=011B のとき:AN3 →終了
(FuncSet = 0) ADCD03 →終了
(FuncSet = 1) ADCD03 →終了
588
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第 15 章 8/10 ビット A/D コンバータ
15.6 8/10 ビット A/D コンバータの動作説明
MB91490 シリーズ
<注意事項>
A/D 変換モード選択ビット (MD1, MD0) を "00B" に設定した場合は , A/D 変換中の再起動
ができます。このモードではソフトウェア起動 (STS1, STS0=00B) のみ設定可能です。再
起動は下記の手順で行ってください。
1. INT ビットを "0" にクリアする
2. START ビットに "1" を , INT ビットに "0" を同時にライトする
■ 連続変換モードの動作
連続変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順次変換し
ていき , ANE ビットで設定された終了チャネルまで変換が終わると ANS ビットで設定
されたアナログ入力に戻り , A/D 変換動作を続けます。開始チャネルと終了チャネルが
同じとき (ANS=ANE) は ANS で指定したチャネルだけの変換を繰り返します。連続変
換モードで動作させるには , 図 15.6-2 に示す設定が必要です。
図 15.6-2 連続変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
AICR
−
−
ANS2 ANS1 ANS0
◇
◇
◇
−
−
−
−
−
bit8
bit7
ADCS
ERR
ERRST
◇
◇
−
−
BUSY INT INTE PAUS S10
◇
◇
◆
0
1
−
◇
◇
◇
◇
bit5
bit4
bit3
bit2
bit1
bit0
ANE2 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
◇
◇
◇
−
−
−
1
−
0
◇
◇
◇
◇
◇
◇
AN7E AN6E AN5E AN4E AN3E AN2E AN1E AN0E
◆
ADCD
bit6
◆
◆
◆
◆
◆
◆
◆
変換データを格納
Func
START
Set
◇
◇
:使用ビット
:使用する端子の対応するビットに "1" を設定
:"0" を設定
:"1" を設定
<参考>
連続変換モードでの変換順序の例を以下に示します。
ANS=000B, ANE=011B のとき:AN0 → AN1 → AN2 → AN3 →繰返し
(FuncSet =0) ADCD00 → ADCD01 → ADCD02 → ADCD03 →繰返し
(FuncSet =1) ADCD00 → ADCD00 → ADCD00 → ADCD00 →繰返し
ANS=011B, ANE=011B のとき:AN3 → AN3 → AN3 → AN3 →繰返し
(FuncSet =0) ADCD03 → ADCD04 → ADCD05 → ADCD06 →
ADCD07 →ADCD00→ADCD01→ADCD02 →繰返し
(FuncSet =1) ADCD00 →ADCD00→ADCD00→ADCD00 →繰返し
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第 15 章 8/10 ビット A/D コンバータ
15.6 8/10 ビット A/D コンバータの動作説明
MB91490 シリーズ
■ 停止変換モードの動作
停止変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を 1 チャネル
ごとに一時停止しながら変換していき , ANE ビットで設定された終了チャネルまで変
換が終わると ANS ビットで設定されたアナログ入力に戻り , A/D 変換と一時停止の動
作を続けます。開始チャネルと終了チャネルが同じとき (ANS=ANE) は ANS ビットで
指定したチャネルだけの変換を繰り返します。一時停止時の変換の再起動は , STS1,
STS0 ビットで指定した起動要因を発生します。停止変換モードで動作させるには , 図
15.6-3 の設定が必要です。
図 15.6-3 停止変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
AICR
−
−
ANS2 ANS1 ANS0
◇
◇
◇
−
−
−
−
−
bit8
bit7
bit6
ADCS
ERR
ERRST
◇
◇
−
−
−
BUSY INT INTE PAUS S10
◇
◇
◇
◇
◇
bit4
bit3
bit2
bit1
bit0
ANE2 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
◇
◇
◇
−
−
−
1
1
◇
◇
◇
◇
◇
◇
AN7E AN6E AN5E AN4E AN3E AN2E AN1E AN0E
◆
ADCD
bit5
−
◆
◆
◆
◆
◆
◆
◆
変換データを格納
Func
START
Set
◇
◇
◇ :使用ビット
◆ :使用する端子の対応するビットに "1" を設定
1 :"1" を設定
<参考>
停止変換モードでの変換順序の例を以下に示します。
・ANS=000B, ANE=011B のとき:
AN0 →一時停止→ AN1 →一時停止→ AN2 →一時停止→ AN3 →繰返し
FuncSet =0
ADCD00→一時停止→ADCD01→一時停止→ADCD02→一時停止→ADCD03→繰返し
FuncSet =1
ADCD00→一時停止→ADCD00→一時停止→ADCD00→一時停止→ADCD00→繰返し
・ANS=011B, ANE=011B のとき:
AN3 →一時停止→ AN3 →一時停止→ AN3 →一時停止→ AN3 →繰返し
FuncSet =0
ADCD03 →一時停止→ ADCD04 →一時停止→ ADCD05 →一時停止→ ADCD06 →
一時停止
ADCD07→一時停止→ADCD00→一時停止→ADCD01→一時停止→ADCD02→繰返し
FuncSet =1
ADCD00→一時停止→ADCD00→一時停止→ADCD00→一時停止→ADCD00→繰返し
590
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第 15 章 8/10 ビット A/D コンバータ
15.7 8/10 ビット A/D コンバータの A/D 変換データ保護機能
MB91490 シリーズ
15.7
8/10 ビット A/D コンバータの A/D 変換データ保護機能
割込み許可状態で A/D 変換を実行すると , 変換データ保護機能が働きます。
■ A/D 変換データ保護機能
ADCS:FuncSet=1 設定時 ( 変換機能 2), 変換データ格納用のデータレジスタが 1 つしか
ないので , A/D 変換をすると , 変換終了時にデータレジスタ内の格納データを書き換え
ます。そのため , 変換データのメモリへの転送が間に合わないと前回のデータが一部欠
落します。この対策として , 割込み許可 (INTE=1) のときは , 以下のようにデータ保護
機能が働きます。
変換データが A/D データレジスタ (ADCD) に格納されると , A/D 制御ステータスレジ
スタ (ADCS) の INT ビットが "1" にセットされます。この INT ビットが "1" の間 , 次の
変換終了後も ADCD への変換データの格納は行われず , PAUS ビットを セットし , A/D
は一時停止状態になります。一時停止中 , 直前の変換データを保持しています。一時停
止状態の解除は , INT ビットのクリアにより行われます。一時停止状態解除後 , 保持し
ていた変換データを ADCD に格納して次の動作に移行します。
図 15.7-1 データ保護機能の設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
−
AICR
−
ANS2 ANS1 ANS0
◇
◇
◇
−
−
−
−
−
bit8
bit7
ADCS
ERR
ERRST
◇
◇
−
−
−
BUSY INT INTE PAUS S10
◇
◇
1
◇
◇
bit5
bit4
bit3
bit2
bit1
bit0
ANE2 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
◇
◇
◇
−
−
−
◇
−
◇
◇
◇
◇
◇
◇
◇
AN7E AN6E AN5E AN4E AN3E AN2E AN1E AN0E
◆
ADCD
bit6
◆
◆
◆
◆
◆
◆
◆
変換データを格納
Func
START
Set
1
◇
◇ :使用ビット
◆ :使用する端子の対応するビットに "1" を設定
1 :"1" を設定
<注意事項>
• 変換データ保護機能は , 変換機能 2 を設定時 (ADCS:FuncSet=1) の割込み許可 (ADCS:
INTE=1) 状態でしか動作しません。
• 一時停止中に再起動すると待機データが壊れます。
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第 15 章 8/10 ビット A/D コンバータ
15.8 8/10 ビット A/D コンバータの使用メモ
15.8
MB91490 シリーズ
8/10 ビット A/D コンバータの使用メモ
8/10 ビット A/D コンバータを使用する際のメモです。
■ ADMD レジスタ設定
3 種類の周波数 (25MHz, 33MHz, 40MHz) をベースにした A/D コンバータのサンプリン
グ時間とコンペア時間を ADMD レジスタで設定することが可能で , それぞれの周波数
に対応した最小変換時間を設定することができます。設定周波数が上記 3 種類の値と
異なる場合には , 以下に示す 2 種類の方法で ADMD を設定してください。
• サンプル時間およびコンペア時間が 8/10 ビット A/D コンバータの推奨値以下とな
らないよう ADMD レジスタの ST[1:0]/CT[1:0] ビット (bit3, bit2/bit1, bit0) を設定する。
• 周辺クロック (CLKP) の周波数が上記 3 種類のいずれかになるよう , DIVR0 レジス
タの P3 ∼ P0 ビット (bit3 ∼ bit0) を設定する。
● 例:
• 周辺クロック (CLKP) の周波数が 16MHz の場合:方法 1
周期:62.5ns
サンプル時間:ST[1:0] =00B
⇒ 10 周辺クロック (CLKP) サイクル
⇒ 10 × 62.5ns = 625ns > 390ns( 最小値 )
コンペア時間:CT[1:0] =00B
⇒ 18 周辺クロック (CLKP) サイクル
⇒ 18 × 62.5ns = 1125ns > 720ns( 最小値 )
∴ 全変換時間 = 1750ns
• 周辺クロック (CLKP) の周波数が 16MHz の場合:方法 2
原発振周波数:10MHz
PLL 低倍率:× 5 逓倍
DIVR0:P3 ∼ P0 =0001B
⇒ CLKP = 10 × 5 / 2 = 25MHz
ST[1:0] = 00B, CT[1:0] =00B
∴ 全変換時間 = 1120ns
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第 15 章 8/10 ビット A/D コンバータ
15.9 8/10 ビット A/D コンバータの使用上の注意
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15.9
8/10 ビット A/D コンバータの使用上の注意
8/10 ビット A/D コンバータを使用するときの注意点を示します。
■ 8/10 ビット A/D コンバータ使用上の注意
● アナログ入力端子
A/D 入力端子はポートの入出力端子と兼用になっており , ポート方向レジスタ (DDR)
とアナログ入力許可レジスタ (AICR) で切り換えて使用するようになっています。アナ
ログ入力として使用する端子では , DDR の対応するビットに "0" を書き込んでポート
設定を入力にした上で , AICR レジスタでアナログ入力モード (AICRx=1) に設定して ,
ポート側の入力ゲートを固定してください。ポート入力モード (AICRx=0) の状態では
中間レベルの信号が入力されると , ゲートに入力リーク電流が流れます。
● 内部タイマで使用するときの注意
A/D コンバータを内部タイマで起動するとき , A/D 制御ステータスレジスタ (ADMD)
の STS1, STS0 ビットで設定しますが , このとき内部タイマの入力値は , インアクティ
ブ側 ( 内部タイマのときは "L") にしておいてください。アクティブ側にしておくと ,
ADMD レジスタへの書込みと同時に動作し始めるときがあります。
● A/D コンバータの電源・アナログ入力の投入順序
A/D コンバータの電源 (AVCC10, AVRH2, AVSS10) , アナログ入力 (AN1-0 ∼ AN1-3,
AN2-0 ∼ AN2-7) への印加は , 必ずデジタル電源 (VCC) の投入後 , または同時に投入し
てください。また , 電源切断時は , A/D コンバータの電源およびアナログ入力の切断後
にデジタル電源 (VCC) を切断 , または同時に切断してください。
● A/D コンバータの電源電圧について
ラッチアップ防止のため , A/D コンバータの電源 (AVCC10) は , デジタル電源 (VCC) の
電圧を超えないようにしてください。
● ADCH レジスタの設定について
必ず ANS ≦ ANE となるように設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
ADCH1 レジスタの ANS2, ANE2 ビットには必ず "0" を設定してください。
● ADMD レジスタの設定について
サンプル時間およびコンペア時間が 8/10 ビット A/D コンバータの推奨値以下とならな
いよう , ST[1:0]/CT[1:0] ビット (bit3, bit2/bit1, bit0) を設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
詳しい説明に関しては , 「15.8 8/10 ビット A/D コンバータの使用メモ」を参照してく
ださい。
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第 15 章 8/10 ビット A/D コンバータ
15.9 8/10 ビット A/D コンバータの使用上の注意
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● ADCS レジスタの設定について
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
ソフトウェアによる A/D 変換開始設定 (START=1) と停止設定 (BUSY=1) を同時に行わ
ないでください。
詳しい説明に関しては , 「15.4 8/10 ビット A/D コンバータのレジスタ」を参照してく
ださい。
● A/D 変換データ保護機能について
変換データ保護機能は , 変換機能 2 を設定時 (ADCS:FuncSet=1) の割込み許可 (ADCS:
INTE=1) 状態でしか動作しません。
● A/D データレジスタ内のフラグビットについて
A/D データレジスタの下位側 8 ビットに対してバイトアクセスで読出しを行っても ,
ERRST および ERR ビットは変化しません。
また , 変換データ保護機能を使用している場合 , ERRST および ERR ビットは常に "0"
です。
● 外部トリガ端子について
外部トリガ端子により A/D コンバータ起動後は , 必ず外部トリガ端子の入力レベルを
元に戻してください。
● A/D 変換の再起動について
A/D 変換モード選択ビット (MD1, MD0) を "00B" に設定した場合は , A/D 変換中の再起
動ができます。このモードではソフトウェア起動 (STS1, STS0=00B) のみ設定可能です。
再起動は下記の手順で行ってください。
1. INT ビットを "0" にクリアする
2. START ビットに "1" を , INT ビットに "0" を同時にライトする
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第 16 章
DMAC
(DMA コントローラ )
DMAC の概要 , レジスタの構成 / 機能 , および
DMAC の動作について説明します。
16.1 DMAC の概要
16.2 DMAC のレジスタ詳細説明
16.3 DMAC の動作説明
16.4 DMAC の動作フロー
16.5 DMAC のデータバス
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第 16 章 DMAC (DMA コントローラ )
16.1 DMAC の概要
16.1
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DMAC の概要
本モジュールは , FR ファミリデバイスにて DMA (Direct Memory Access) 転送を
実現するためのモジュールです。
本モジュールの制御による DMA 転送により , CPU を介さずに各種データ転送を高
速に行うことが可能となり , システムのパフォーマンスを増加させます。
■ DMAC のハードウェア構成
本モジュールは , 主に以下のものより構成されます。
• 独立した DMA チャネル× 5 チャネル
• 5 チャネル独立アクセス制御回路
• 32 ビットアドレスレジスタ ( リロード指定可能 : 各チャネル 2 本 )
• 16 ビット転送回数レジスタ ( リロード指定可能 : 各チャネル 1 本 )
• 4 ビットブロック回数レジスタ ( 各チャネル 1 本 )
• 2 サイクル転送
■ DMAC の主要機能
本モジュールによるデータ転送には , 主に以下のような機能があります。
● 複数チャネルの独立したデータ転送が可能 (5 チャネル )
• 優先順位 (ch.0>ch.1>ch.2>ch.3>ch.4)
• ch.0, ch.1 間にて順位回転が可能
• DMAC 起動要因
- 内蔵周辺要求 ( 割込み要求を共用 --- 外部割込みを含む )
- ソフトウェア要求 ( レジスタ書込み )
• 転送モード
- バースト転送 / ステップ転送 / ブロック転送
- アドレッシングモード 32 ビットフルアドレス指定 ( 増加 / 減少 / 固定 )
( アドレス増減幅は -255 ∼+ 255 まで指定可能 )
- データの種類バイト / ハーフワード / ワード長
- シングルショット / リロード選択可能
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第 16 章 DMAC (DMA コントローラ )
16.1 DMAC の概要
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■ DMAC のレジスタ一覧
図 16.1-1 に , DMA