4通道、12位、50/65 MSPS、 串行LVDS、3 V ADC AD9229 特性 功能框图 PDWN DTP DRVDD DRGND AD9229 VIN+A VIN–A SHA PIPELINE ADC SHA PIPELINE ADC SHA PIPELINE ADC SHA PIPELINE ADC VIN+B VIN–B VIN+C VIN–C VIN+D VIN–D 12 12 12 12 SERIAL LVDS D+A SERIAL LVDS D+B SERIAL LVDS D+C SERIAL LVDS D+D D–A D–B D–C D–D VREF SENSE FCO+ 0.5V FCO– REFT 应用 REFB 超声用数字波束形成系统 无线和有线宽带通信 通信测试设备 DATA RATE MULTIPLIER REF SELECT DCO+ DCO– AGND LVDSBIAS CLK 04418-001 一个封装中集成4个ADC 串行LVDS数字输出数据速率高达780 Mbps (ANSI-644) 数据时钟输出和帧时钟输出 信噪比(SNR)：69.5 dB（至奈奎斯特频率） 出色的线性度 微分非线性(DNL)：±0.3 LSB（典型值） 积分非线性(INL)：±0.4 LSB（典型值） 400 MHz全功率模拟带宽 功耗 1,350 mW (65 MSPS) 985 mW (50 MSPS) 输入电压范围：1 V至2 V峰峰值 3.0 V电源供电 掉电模式 数字测试码使能用于时序对准 图1 概述 产品聚焦 AD9229是一款4通道、12位、65 MSPS模数转换器(ADC)， 内置片内采样保持电路，专门针对低成本、低功耗、小尺 寸 和 易 用 性 而 设 计 。 该 产 品 的 转 换 速 率 最 高 可 达 65 MSPS，具有杰出的动态性能，适合比较重视小封装尺寸 的应用。 1. 2. 该ADC要求采用3 V单电源以及TTL/CMOS兼容型采样速率 时钟信号，以便充分发挥其工作性能。对于大多数应用来 说，无需外部基准电压源或驱动器件。 3. 4. 5. 6. 一个小型封装中集成4个ADC，节省空间。 提供数据时钟输出(DCO)，其工作频率高达390 MHz， 并支持双倍数据速率(DDR)操作。 各ADC的输出为串行化LVDS，数据速率最高可达780 Mbps(12位 × 65 MSPS)。 AD9229采用3.0 V单电源供电。 采用48引脚LFCSP无铅封装。 内部时钟占空比稳定器能够在较宽的输入时钟占空比 范围内保持ADC的性能。 为获得合适的LVDS串行数据速率，该ADC会自动倍乘采 样速率时钟。它提供一个数据时钟(DCO)用于在输出端捕 获数据，以及一个帧时钟(FCO)触发器用于发送新输出字 节信号。该ADC支持掉电模式，使能掉电模式时，典型功 耗为3 mW。 AD9229采用先进的CMOS工艺制造，提供48引脚LFCSP无 铅封装，额定温度范围为–40°C至+85°C工业温度范围。 Rev. B Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 © 2005–2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9229 目录 特性.....................................................................................................1 应用.....................................................................................................1 功能框图 ............................................................................................1 概述.....................................................................................................1 修订历史 ............................................................................................2 技术规格 ............................................................................................3 交流规格 ....................................................................................4 数字规格 ....................................................................................5 开关规格 ....................................................................................6 时序图 ................................................................................................7 绝对最大额定值...............................................................................8 测试级别说明 ...........................................................................8 ESD警告 .....................................................................................8 引脚配置和功能描述 ......................................................................9 等效电路 ..........................................................................................10 典型工作特性 .................................................................................11 术语...................................................................................................16 工作原理 ..........................................................................................18 模拟输入考虑 .........................................................................18 时钟输入考虑 .........................................................................19 评估板 ..............................................................................................24 电源...........................................................................................24 输入信号 ..................................................................................24 输出信号 ..................................................................................24 默认操作与跳线选择设置 ...................................................25 可选模拟输入驱动配置........................................................25 外形尺寸 ..........................................................................................39 订购指南 ..................................................................................39 修订历史 2010年5月—修订版A至修订版B 更改表11的第47项.........................................................................38 更新外形尺寸 .................................................................................39 更改订购指南部分 ........................................................................39 2005年9月—修订版0至修订版A 更改技术规格 ...................................................................................3 更改差分输入配置部分................................................................19 更改裸露焊盘散热块建议部分 ..................................................23 更改评估板部分.............................................................................24 更改表11 ..........................................................................................36 2005年3月—修订版0：初始版 Rev. B | Page 2 of 40 AD9229 技术规格 除非另有说明，AVDD = 3.0 V、DRVDD = 3.0 V、最大转换速率、2 V峰峰值差分输入、1.0 V内部基准电压源、AIN = –0.5 dBFS。 表1 AD9229-50 参数 分辨率 精度 无失码 失调误差 失调匹配 增益误差1 增益匹配1 微分非线性(DNL) 积分非线性(INL) 温度漂移 失调误差 增益误差1 基准电压(VREF = 1 V) 基准电压 输出电压误差(VREF = 1 V) 负载调整(1.0 mA、VREF = 1 V) 输出电压误差(VREF = 0.5 V） 负载调整(0.5 mA、VREF = 0.5 V) 输入电阻 模拟输入 差分输入电压范围(VREF = 1 V) 差分输入电压范围(VREF = 0.5 V) 共模电压 输入电容2 全功率模拟带宽 电源 AVDD DRVDD IAVDD DRVDD 功耗3 掉电功耗 串扰4 AD9229-65 温度 测试 级别 全 全 全 全 全 25°C 全 25°C 全 VI VI VI VI VI V VI V VI 保证 ±5 ±5 ±0.3 ±0.2 ±0.3 ±0.3 ±0.6 ±0.6 全 全 全 V V V ±2 ±12 ±16 全 全 全 全 全 VI V VI V V ±10 3 ±8 0.2 7 全 VI 2 2 V p-p 全 VI 1 1 V p-p 全 全 全 V V V 1.5 7 400 1.5 7 400 V pF MHz 全 全 全 全 全 全 全 IV IV VI VI VI V V 最小值 典型值 12 2.7 2.7 3.0 3.0 300 28 985 3 –95 增益误差和增益温度系数仅基于ADC，采用1.0 V固定外部基准电压和2 V峰峰值差分模拟输入。 输入电容指一个差分输入引脚与AGND之间的有效电容。等效模拟输入结构见图4。 3 功耗的测量条件：额定编码和2.4 MHz模拟输入(–0.5 dBFS)。 4 第一奈奎斯特区内的典型规格。 1 2 Rev. B | Page 3 of 40 最大值 最小值 典型值 12 保证 ±5 ±5 ±0.3 ±0.2 ±0.3 ±0.3 ±0.4 ±0.4 ±25 ±25 ±2.5 ±1.5 ±0.6 ±1 最大值 ±25 ±25 ±2.5 ±1.5 ±0.7 ±1 ±3 ±12 ±16 ±30 ±10 3 ±8 0.2 7 ±17 3.6 3.6 330 31 1083 2.7 2.7 3.0 3.0 420 29 1350 3 –95 单位 位 mV mV % FS % FS LSB LSB LSB LSB ppm/°C ppm/°C ppm/°C ±30 ±17 3.6 3.6 455 33 1465 mV mV mV mV kΩ V V mA mA mW mW dB AD9229 交流规格 除非另有说明，AVDD = 3.0 V、DRVDD = 3.0 V、最大转换速率、2 V峰峰值差分输入、1.0 V内部基准电压源、AIN = –0.5 dBFS。 表2 AD9229-50 有效位数(ENOB) fIN = 2.4 MHz fIN = 10.3 MHz fIN = 25 MHz fIN = 30 MHz fIN = 70 MHz fIN = 2.4 MHz fIN = 10.3 MHz fIN = 25 MHz fIN = 30 MHz fIN = 70 MHz fIN = 2.4 MHz 温度 全 25°C 全 全 25°C 全 25°C 全 全 25°C 全 测试 级别 IV V VI VI V V V VI VI V V 无杂散动态范围(SFDR) fIN = 10.3 MHz fIN = 25 MHz fIN = 30 MHz fIN = 70 MHz fIN = 2.4 MHz 25°C 全 全 25°C 全 V VI VI V V fIN = 10.3 MHz fIN = 25 MHz fIN = 30 MHz fIN = 70 MHz fIN = 2.4 MHz fIN = 10.3 MHz fIN = 25 MHz fIN = 30 MHz fIN = 70 MHz fIN = 2.4 MHz fIN = 10.3 MHz fIN = 25 MHz fIN = 30 MHz fIN = 70 MHz fIN1 = 15 MHz 25°C 全 全 25°C 全 25°C 全 全 25°C 全 25°C 全 全 25°C 25°C V VI VI V V V VI VI V V V VI VI V V fIN2 = 16 MHz fIN1 = 69 MHz fIN2 = 70 MHz 25°C V 参数 信噪比(SNR) 信纳比(SINAD) 最差谐波 (二次或三次) 最差其它谐波或杂散 (二次或三次除外) 双音交调失真(IMD) AIN1和AIN2 = –7.0 dBFS Rev. B | Page 4 of 40 最小值 典型值 最大值 69.5 70.4 70.4 68.7 69.6 68.4 67.2 70.0 70.0 69.4 66.8 11.3 11.1 AD9229-65 最小值 典型值 最大值 单位 69.0 70.2 dB 70.2 dB dB 68.0 69.5 dB 67.1 dB 69.8 dB 69.8 dB dB 67.3 69.0 dB 66.7 dB 11.3 Bits 11.3 11.2 11.3 10.9 10.8 85 76 85 85 11.2 10.8 85 85 73 78 –85 –85 –85 Bits Bits Bits Bits dBc 85 77 –85 –85 –76 –85 –77 –90 –90 –73 –88 –83 –73 –79.7 –85 –73 –68.5 –68.5 –78 –90 –90 –88 –81.7 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc AD9229 数字规格 除非另有说明，AVDD = 3.0 V、DRVDD = 3.0 V、最大转换速率、2 V峰峰值差分输入、1.0 V内部基准电压源、AIN = –0.5 dBFS。 表3 AD9229-50 参数 时钟输入 逻辑兼容 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电容 逻辑输入(PDWN) Logic 1电压 Logic 0电压 高电平输入电流 低电平输入电流 输入电容 数字输出(D+、D–) 逻辑兼容 差分输出电压 输出偏移电压 输出编码 温度 测试 级别 全 全 全 全 25°C IV IV VI VI V 全 全 全 全 25°C IV IV IV IV V 全 全 全 VI VI VI 最小值 典型值 AD9229-65 最大值 最小值 TTL/CMOS 2.0 0.8 ±10 ±10 2.0 0.5 0.5 2 0.8 ±10 ±10 V V µA µA pF 0.8 ±10 ±10 V V µA µA pF 440 1.35 mV V 2.0 0.5 0.5 2 Rev. B | Page 5 of 40 最大值 单位 TTL/CMOS 2.0 0.5 0.5 2 LVDS 260 1.15 典型值 1.25 偏移 二进制 0.8 ±10 ±10 440 1.35 0.5 0.5 2 LVDS 260 1.15 1.25 偏移 二进制 AD9229 开关规格 除非另有说明，AVDD = 3.0 V、DRVDD = 3.0 V、最大转换速率、2 V峰峰值差分输入、1.0 V内部基准电压源、AIN = –0.5 dBFS。 表4 AD9229-50 AD9229-65 参数 温度 测试 级别 时钟 最大时钟速率 最小时钟速率 高电平时钟脉宽(tEH) 全 全 全 VI IV VI 8 10 6.2 低电平时钟脉宽(tEL) 全 VI 8 10 全 全 VI V 3.3 6.5 250 全 V 250 250 ps 全 V 6.5 6.5 ns 全 V IV tFCO + (tSAMPLE/24) (tSAMPLE/24) ns 全 tFCO + (tSAMPLE/24) (tSAMPLE/24) DCO至FCO延迟时间(tFRAME) 全 IV 数据至数据偏斜 (tDATA-MAX – tDATA-MIN) 唤醒时间 流水线延迟 全 IV ±100 25°C 全 V IV 4 10 4 10 ms CLK 周期数 孔径 孔径延迟(tA) 孔径不确定(抖动） 25°C 25°C V V 1.8 <1 1.8 <1 超范围恢复时间 25°C V 2 2 ns ps rms CLK 周期数 输出参数 传播延迟(tPD) 上升时间(tR) (20%至80%) 下降时间(tF) (20%至80%) FCO传播延迟 (tFCO) DCO传播延迟 (tCPD) DCO至数据延迟时间(tDATA) 最小值 典型值 最大值 50 最小值 典型值 最大值 单位 10 7.7 MSPS MSPS ns 6.2 7.7 ns 3.3 6.5 250 65 10 (tSAMPLE/24) – 250 (tSAMPLE/24) – 250 (tSAMPLE/24) 7.9 (tSAMPLE/24) + 250 (tSAMPLE/24) + 250 ±250 Rev. B | Page 6 of 40 (tSAMPLE/24) – 250 (tSAMPLE/24) – 250 (tSAMPLE/24) ±100 7.9 (tSAMPLE/24) + 250 (tSAMPLE/24) + 250 ±250 ns ps ps ps ps AD9229 时序图 N–1 AIN N tA tEH tEL CLK DCO– tCPD DCO+ FCO– tFCO tFRAME FCO+ D+ tDATA tPD MSB D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 MSB D10 (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 9) (N – 9) 图2. 时序图 Rev. B | Page 7 of 40 04418-002 D– AD9229 绝对最大额定值 表5 参数 电气参数 AVDD DRVDD AGND AVDD 数字输出(D+, D–, DCO+, DCO–, FCO+, FCO–) LVDSBIAS CLK VIN+, VIN– PDWN, DTP REFT, REFB VREF, SENSE 环境参数 工作温度范围(环境） 参考 额定值 AGND DRGND DRGND DRVDD DRGND –0.3 V 至 +3.9 V –0.3 V 至 +3.9 V –0.3 V 至 +0.3 V –3.9 V 至 +3.9 V –0.3 V 至 DRVDD DRGND AGND AGND AGND AGND AGND –0.3 V 至 DRVDD –0.3 V 至 AVDD –0.3 V 至 AVDD –0.3 V 至 AVDD –0.3 V 至 AVDD –0.3 V 至 AVDD –40°C 至 +85°C 最高结温 150°C 引脚温度(焊接，10秒) 300°C 存储温度范围(环境） –65°C 至 +150°C 热阻1 25°C/W 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其它 超出本技术规范操作章节中所示规格的条件下，器件能够正 常工作。长期在绝对最大额定值条件下工作会影响器件的可 靠性。 测试级别说明 I. 100%生产测试。 II. 25°C时100%生产测试，额定温度时的性能通过设计和 特性保证。 III. 仅测试样片。 IV. 参数通过设计和特性测试保证。 V. 参数仅为典型值。 VI. 25°C时100%生产测试，工业温度范围内的性能通过设 计和特性保证。 1 θJA的测试条件为静止空气下采用实体接地层的4层PCB。 ESD警告 ESD（静电放电）敏感器件。静电电荷很容易在人体和测试设备上累积，可高达4000 V，并可能在 没有察觉的情况下放电。尽管本产品具有专用ESD保护电路，但在遇到高能量静电放电时，可能 会发生永久性器件损坏。因此，建议采取适当的ESD防范措施，以避免器件性能下降或功能丧 失。 Rev. B | Page 8 of 40 AD9229 48 47 46 45 44 43 42 41 40 39 38 37 DCO+ DCO– FCO+ FCO– D+A D–A D+B D–B D+C D–C D+D D–D 引脚配置和功能描述 DRGND DRVDD PIN 1 INDICATOR 1 2 NC 3 DTP 4 AVDD 5 AGND 6 PDWN 7 AVDD 8 AGND 9 VIN+A 10 VIN–A 11 AGND 12 AD9229 13 14 15 16 17 18 19 20 21 22 23 24 TOP VIEW (Not to Scale) DRGND DRVDD LVDSBIAS AGND AVDD AGND CLK AVDD AGND VIN+D VIN–D AGND 04418-003 VIN–B VIN+B AGND AVDD SENSE VREF REFB REFT AVDD AGND VIN+C VIN–C NC = NO CONNECT EXPOSED PADDLE, PIN 0 (Bottom of Package) 36 35 34 33 32 31 30 29 28 27 26 25 图3. LFCSP俯视图 表6 引脚功能描述 引脚编号 5, 8, 16, 21, 29, 32 6, 9, 12, 15, 22, 25, 28, 31, 33 2, 35 1, 36 0 引脚名称 AVDD 描述 模拟电源 引脚编号 26 引脚名称 VIN–D 描述 ADC D模拟输入(–) AGND 模拟地 DRVDD DRGND AGND 数字输出电源 数字地 裸露焊盘/散热块(位于封装底部） 27 30 34 VIN+D CLK LVDSBIAS ADC D模拟输入(+) 输入时钟 LVDS输出电流设置电阻引脚 37 D–D ADC D数字输出(–) 3 4 7 NC DTP PDWN 不连接 数字测试码使能 掉电选择(AVDD = 掉电） 38 39 D+D D–C ADC D数字输出(+) ADC C数字输出(–) VIN+A VIN–A ADC A模拟输入(+) ADC A模拟输入(–) D+C D–B ADC C数字输出(+) ADC B数字输出(–) 10 11 40 41 VIN–B ADC B模拟输入(–) D+B D–A ADC B数字输出(+) ADC A数字输出(–) 13 42 43 14 17 18 19 20 23 24 VIN+B SENSE VREF REFB REFT VIN+C VIN–C ADC B模拟输入(+) 基准电压模式选择 基准电压输入/输出 差分基准电压(底部） 差分基准电压(顶部） 44 45 D+A FCO– ADC A数字输出(+) 帧时钟指示器输出(–) 46 FCO+ 帧时钟指示器输出(+) 47 DCO– 数据时钟输出(–) 48 DCO+ 数据时钟输出(+) ADC C模拟输入(+) ADC C模拟输入(–) Rev. B | Page 9 of 40 AD9229 等效电路 AVDD DRVDD V V 04418-004 D– AGND D+ V V DRGND 图7. 等效数字输出电路 图4. 等效模拟输入电路 AVDD AVDD 375Ω 170Ω AGND AGND 图8. 等效DTP输入电路 图5. 等效时钟输入电路 AVDD PDWN 04418-006 375Ω AGND 100kΩ 图6. 等效数字输入电路 Rev. B | Page 10 of 40 04418-051 DTP 04418-005 CLK 04418-007 VIN+, VIN– AD9229 典型工作特性 0 0 AIN = –0.5dBFS SNR = 70.4dB ENOB = 11.4 BITS SFDR = 85.8dBC –20 AMPLITUDE (dBFS) –40 –60 –80 0 4.1 8.1 12.2 16.3 20.3 FREQUENCY (MHz) 24.4 28.4 0 SNR/SFDR (dB) –60 –80 04418-010 8.1 12.2 16.3 20.3 FREQUENCY (MHz) 24.4 28.4 75 2V p-p, SNR (dB) 70 1V p-p, SNR (dB) AIN = –0.5dBFS 60 10 32.5 15 20 90 AIN = –0.5dBFS SNR = 68.5dB ENOB = 11.1 BITS SFDR = 81.3dBC SNR/SFDR (dB) –60 –80 12.2 16.3 20.3 FREQUENCY (MHz) 24.4 28.4 45 50 1V p-p, SFDR (dBc) 80 2V p-p, SFDR (dBc) 75 2V p-p, SNR (dB) 70 65 04418-011 –100 8.1 40 85 –40 4.1 25 30 35 ENCODE (MSPS) 图13. SNR/SFDR与fSAMPLE 的关系 (fIN = 10.3 MHz，fSAMPLE = 50 MSPS) 0 0 32.5 80 图10. 单音32k FFT(fIN = 30 MHz，fSAMPLE = 65 MSPS) –20 28.4 1V p-p, SFDR (dBc) 65 4.1 24.4 2V p-p, SFDR (dBc) –40 0 12.2 16.3 20.3 FREQUENCY (MHz) 85 –100 AMPLITUDE (dBFS) 8.1 90 AIN = –0.5dBFS SNR = 69.6dB ENOB = 11.3 BITS SFDR = 82.4dBC –20 –120 4.1 图12. 单音32k FFT(fIN = 120 MHz，fSAMPLE = 65 MSPS) 0 AMPLITUDE (dBFS) 04418-012 –120 32.5 图9. 单音32k FFT(fIN = 2.4 MHz，fSAMPLE = 65 MSPS） –120 –80 04418-013 –120 –60 –100 04418-009 –100 –40 32.5 图11. 单音32k FFT(fIN = 70 MHz，fSAMPLE = 65 MSPS) 1V p-p, SNR (dB) AIN = –0.5dBFS 60 10 15 20 25 30 35 ENCODE (MSPS) 40 图14. SNR/SFDR与fSAMPLE的关系 （fIN = 25 MHz，fSAMPLE = 50 MSPS） Rev. B | Page 11 of 40 45 04418-014 AMPLITUDE (dBFS) –20 AIN = –0.5dBFS SNR = 68.1dB ENOB = 11.0 BITS SFDR = 77.0dBC 50 AD9229 95 90 1V p-p, SFDR (dBc) 2V p-p, SFDR (dBc) 80 90 1V p-p, SFDR (dBc) 70 SNR/SFDR (dB) SNR/SFDR (dB) 85 2V p-p, SFDR (dBc) 80 75 2V p-p, SNR (dB) 60 50 40 80 dB REFERENCE 30 70 20 20 25 50 55 60 0 –60 65 图15. SNR/SFDR与fSAMPLE 的关系 （fIN = 10.3 MHz，fSAMPLE = 65 MSPS） 85 –50 –40 –30 –20 ANALOG INPUT LEVEL (dBFS) 2V p-p, SFDR (dBc) 80 70 SNR/SFDR (dB) SNR/SFDR (dB) 1V p-p, SFDR (dBc) 75 2V p-p, SNR (dB) AIN = –0.5dBFS 60 50 40 20 25 30 35 40 45 ENCODE (MSPS) 50 55 60 0 –60 65 图16. SNR/SFDR与fSAMPLE 的关系 （fIN = 30 MHz，fSAMPLE = 65 MSPS） –40 –30 –20 ANALOG INPUT LEVEL (dBFS) –10 0 70 1V p-p, SFDR (dBc) SNR/SFDR (dB) 60 50 40 80 dB REFERENCE 30 20 1V p-p, SNR (dB) –40 –30 –20 ANALOG INPUT LEVEL (dBFS) 1V p-p, SFDR (dBc) 60 50 40 80 dB REFERENCE 30 20 2V p-p, SNR (dB) –50 2V p-p, SFDR (dBc) 80 04418-017 SNR/SFDR (dB) –50 90 2V p-p, SFDR (dBc) 80 0 –60 2V p-p, SNR (dB) 1V p-p, SNR (dB) 图19. SNR/SFDR与模拟输入电平的关系 （fIN = 10.3 MHz，fSAMPLE = 65 MSPS） 90 10 80 dB REFERENCE 30 10 04418-016 1V p-p, SNR (dB) 70 1V p-p, SFDR (dBc) 20 65 15 0 90 80 60 10 –10 图18. SNR/SFDR与模拟输入电平的关系 （fIN = 25 MHz，fSAMPLE = 50 MSPS） 2V p-p, SFDR (dBc) 70 04418-018 AIN = –0.5dBFS 30 35 40 45 ENCODE (MSPS) 2V p-p, SNR (dB) 1V p-p, SNR (dB) 04418-019 15 10 –10 0 图17. SNR/SFDR与模拟输入电平的关系 （fIN = 10.3 MHz，fSAMPLE = 50 MSPS） 10 0 –60 2V p-p, SNR (dB) 1V p-p, SNR (dB) –50 –40 –30 –20 ANALOG INPUT LEVEL (dBFS) 04418-020 60 10 1V p-p, SNR (dB) 04418-015 65 –10 图20. SNR/SFDR与模拟输入电平的关系 （fIN = 30 MHz，fSAMPLE = 65 MSPS） Rev. B | Page 12 of 40 0 AD9229 90 80 85 70 SFDR (dBc) 2V p-p, SFDR (dBc) 60 75 SFDR (dB) 70 SNR (dB) 65 80 dB REFERENCE 40 30 60 1V p-p, SFDR (dBc) 20 55 10 04418-021 50 45 50 1 10 100 FREQUENCY (MHz) 0 –60 –56 –52 –48 –44 –40 –36 –32 –28 –23 –19 –15 –10 ANALOG INPUT LEVEL (dBFS) 1000 图21. SNR/SFDR与fIN 的关系 （fSAMPLE = 65 MSPS） 04418-024 SNR/SFDR (dB) 80 –7 图24. 双音SFDR与模拟输入电平的关系 （fIN1 = 15 MHz，fIN2 = 16 MHz，fSAMPLE = 65 MSPS） 0 80 AIN1 AND AIN2= –7.0dBFS SFDR = 73.0dBc IMD2 = 80.5dBc IMD3 = 73.0dBc –20 70 2V p-p, SFDR (dBc) –40 SFDR (dB) AMPLITUDE (dBFS) 60 –60 50 80 dB REFERENCE 40 1V p-p, SFDR (dBc) 30 –80 04418-022 0 4.1 8.1 12.2 16.3 20.3 FREQUENCY (MHz) 24.4 28.4 0 –60 –56 –52 –48 –44 –40 –36 –32 –28 –23 –19 –15 –10 ANALOG INPUT LEVEL (dBFS) 32.5 图22. 双音32k FFT （fIN1 = 15 MHz，fIN2 = 16 MHz，fSAMPLE = 65 MSPS） 图25. 双音SFDR与模拟输入电平的关系 （fIN1 = 69 MHz，fIN2 = 70 MHz，fSAMPLE = 65 MSPS） 0 90 AIN1 AND AIN2= –7.0dBFS SFDR = 68.5dBc IMD2 = 77.0dBc IMD3 = 68.5dBc 1V p-p, SFDR (dBc) 85 SNR/SFDR (dB) –40 –60 –80 –100 2V p-p, SFDR (dBc) 80 75 2V p-p, SINAD (dB) 70 65 04418-023 AMPLITUDE (dBFS) –20 –120 –7 0 4.1 8.1 12.2 16.3 20.3 FREQUENCY (MHz) 24.4 28.4 32.5 图23. 双音32k FFT （fIN1 = 69 MHz，fIN2 = 70 MHz，fSAMPLE = 65 MSPS） 60 –40 1V p-p, SINAD (dB) –20 0 20 40 TEMPERATURE (°C) 04418-026 –120 10 04418-025 20 –100 60 图26. SINAD/SFDR与温度的关系 （fIN = 10.3 MHz，fSAMPLE = 65 MSPS） Rev. B | Page 13 of 40 80 AD9229 –40 15 –50 5 CMRR (dB) 0 –5 –10 –60 –70 –20 –40 04418-027 –15 –20 0 20 40 TEMPERATURE (°C) 60 –80 80 04418-031 GAIN ERROR (ppm/°C) 10 0 10 0.4 9 0.3 8 NUMBER OF HITS (1M) 0.5 0.2 0.1 0 –0.1 –0.2 –0.3 30 0.36LSB rms 7 6 5 4 3 04418-028 0 512 1024 1536 2048 CODE 2560 3072 3584 1 0 4095 图28. 典型INL(fIN = 2.4 MHz，fSAMPLE = 65 MSPS） N–3 N–2 N–1 N CODE N+1 N+2 N+3 图31. 折合到输入端的噪声直方图(fSAMPLE = 65 MSPS) 0.5 0 NPR = 60.8dB NOTCH = 18MHz NOTCH WIDTH = 3MHz 0.4 –20 0.3 AMPLITUDE (dBFS) 0.2 0.1 0 –0.1 –0.2 –0.3 –40 –60 –80 –0.4 0 512 1024 1536 2048 CODE 2560 3072 3584 4095 图29. 典型DNL(fIN = 2.4 MHz，fSAMPLE = 65 MSPS) –120 04418-035 –100 04418-030 DNL (LSB) 25 2 –0.4 –0.5 15 20 FREQUENCY (MHz) 04418-039 INL (LSB) 10 图30. CMRR与频率的关系(fSAMPLE = 65 MSPS) 图27. 增益误差与温度的关系 –0.5 5 0 4.1 8.1 12.2 16.3 20.3 FREQUENCY (MHz) 24.4 图32. 噪声功率比(fSAMPLE = 65 MSPS) Rev. B | Page 14 of 40 28.4 32.5 AD9229 0 –2 –3 –4 –5 –6 –7 –8 04418-038 FUNDAMENTAL LEVEL (dB) –1 0 50 100 150 200 250 300 350 FREQUENCY (MHz) 400 450 500 图33. 全功率带宽与频率的关系(fSAMPLE = 65 MSPS) Rev. B | Page 15 of 40 AD9229 术语 模拟带宽 模拟带宽指特定模拟输入频率，在该频率处，基频频谱能量 (如FFT分析所确定的)将从满量程降低3 dB。 全功率带宽 全功率带宽指相对于测量频率，在模拟前端输入端测得的–3 dB点。 孔径延迟 孔径延迟用于衡量采样保持放大器(SHA)性能，指从时钟输 入的50%点上升沿到输入信号保持并可进行转换的时间。 增益误差 规定最大增益误差，指实测满量程输入电压范围与理想满量 程输入电压范围之差。 孔径不确定(抖动) 孔径抖动指连续采样的孔径延迟变化，在ADC输入中可能 表现为频率相关噪声。 增益匹配 用FSR的百分比表示，通过下式计算： 时钟脉冲宽度和占空比 高电平脉冲宽度指为达到额定性能，时钟信号应停留于逻辑 1状态的最短时间。低电平脉冲宽度指时钟脉冲应停留于低 电平状态的最短时间。对于给定时钟速率，这些规格定义一 个可接受的时钟占空比。 共模抑制比(CMRR) CMRR定义为应用对共模信号时，对差分模拟输入的抑制 量，通常表示为20 log (差分增益/共模增益)。 串扰 串扰表示当所有其它通道用一个满量程信号驱动时，耦合至 被测静态输入通道的信号量。 差分模拟输入电压范围 为产生满量程响应而必须施加于转换器的峰峰值差分电压。 峰值差分电压的计算方法是将一个引脚上的实测电压减去 180°反相引脚上的电压。 微分非线性(DNL、无失码) 在一个理想ADC中，码转换相距恰好1 LSB。DNL是指实际 值与此理想值的偏差。n位分辨率保证无失码意味着，所有 工作条件下都必须存在全部2n个代码。 有效位数(ENOB) 对于正弦波，SINAD可以用位数表示。通过下式可以获得用 有效位数N表示的性能指标： Gain Matching = FSRmax − FSRmin FSR max + FSRmin 2 × 100% 其中，FSRMAX为ADC的最大正增益误差，FSRMIN为最大负增 益误差。 折合到输入端噪声 折合到输入端的噪声是用于衡量ADC内核产生的宽带噪声 的一项指标。其测量方法是对ADC输入端施加一个直流信 号，绘制输出码的直方图，然后通过直方图标准差进行计 算，表示为LSB均方根。 积分非线性(INL) INL是指每个码与一条从负满量程画到正满量程的直线的偏 差。用作负满量程的该点出现在第一个码转换之前的0.5 LSB 处。正满量程定义为超出最后一个码转换1.5 LSB的一个电 平。从各码的中点到该直线的距离即为偏差。 噪声功率比(NPR) NPR指注入ADC的满量程均方根噪声功率与受抑制的目标 频带(实测的陷波深度)之比。 失调误差 规定最大失调误差，指在输出端生成中量程码的模拟输入的 实测电压与理想电压之差。 失调匹配 用毫伏(mV)表示，通过下式计算： N = (SINAD – 1.76)/6.02 失调匹配 = OFFMAX − OFFMIN 其中，OFFMAX为最大正失调误差，OFFMIN为最大负失调误 差。 Rev. B | Page 16 of 40 AD9229 超范围恢复时间 信噪比(SNR) 超范围恢复时间指当瞬时输入从高于正满量程10%变为高于 负满量程10%，或者从低于负满量程10%变为低于正满量程 10%时，ADC重新获取模拟输入所需的时间。 SNR指实测输入信号的均方根值与奈奎斯特频率以下除前六 次谐波和直流以外所有其它频谱成分的均方根和之比，用分 贝(dB)表示。 输出传播延迟 无杂散动态范围(SFDR) 从时钟逻辑阈值到所有位均处于有效逻辑电平范围内的延迟 时间。 SFDR指输入信号与峰值杂散信号的均方根幅值之差，用分 贝(dB)表示。 二次和三次谐波失真 温度漂移 均方根信号幅值与二次或三次谐波成分的均方根值之比，用 相对于载波的分贝dB数表示。 失调误差和增益误差的温度漂移衡量的是初始(25°C)值与 TMIN或TMAX值之间的最大变化范围。 信纳比(SINAD) 双音无杂散动态范围(SFDR) SINAD指实测输入信号的均方根值与奈奎斯特频率以下包 括谐波但直流除外的所有其它频谱成分的均方根和之比，用 分贝(dB)表示。 任一输入信号音的均方根值与峰值杂散成分的均方根值之 比。峰值杂散成分可能是IMD产物，也可能不是。双音 SFDR可以用相对于载波的分贝(dB)数表示(即随着信号电平 的降低而下降)，或者用相对于满量程的分贝(dB)数表示(始 终与转换器满量程相关）。 Rev. B | Page 17 of 40 AD9229 工作原理 AD9229的模拟输入端无内部直流偏置。在交流耦合应用 中，用户必须提供外部偏置。为能够获得最佳性能，应设置 器件使得VCM = AVDD/2，但器件可以在更宽的范围内获得 合理的性能（见图35和图36）。 90 2V p-p, SFDR (dBc) 85 1V p-p, SFDR (dBc) SNR/SFDR (dB) 80 75 2V p-p, SNR (dB) 70 65 60 1V p-p, SNR (dB) 04418-053 AD9229架构由一个前端开关电容采样保持放大器(SHA)和其 后的流水线型ADC组成。流水线型ADC分为三部分：首先 是一个4位级，后面跟随8个1.5位级，最后是一个3位并行结 构。各级均提供充分的重叠，以便校正上级的并行输出误 差。各个级的量化输出组合在一起，在数字校正逻辑中最终 形成一个12位转换结果。流水线结构允许第一级处理新的输 入采样点，而其它级继续处理之前的采样点。采样在时钟的 上升沿进行。 除最后一级以外，流水线的每一级都由一个低分辨率并行 ADC、一个开关电容DAC和一个级间余量放大器(MDAC)组 成。余量放大器用于放大重构DAC输出与并行ADC输入之 间的差，用于流水线的下一级。为了便于实现并行误差的数 字校正，每一级设定了1位的冗余量。最后一级仅由一个并 行ADC组成。 输入级包含一个差分SHA，可在差分或单端模式下将其配置 为交流耦合或直流耦合。输出级模块能够实现数据对齐，执 行误差校正，并且将数据传输到输出缓冲器。然后将数据串 行化，并使其与帧和输出时钟对齐。 0 AD9229的模拟输入端是一个差分开关电容SHA，其处理差 分输入信号的性能极佳。SHA输入支持宽共模范围，并能保 持出色的性能。当输入共模电压为中间电源电压时，信号相 关误差最小，性能最佳。 H 90 2V p-p, SFDR (dBc) 85 80 1V p-p, SFDR (dBc) 75 SNR/SFDR (dB) S VIN+ CPAR 3.0 图35. SNR/SFDR与共模电压的关系 （fIN = 2.4 MHz，fSAMPLE = 65 MSPS） 模拟输入考虑 S 0.5 1.0 1.5 2.0 2.5 ANALOG INPUT COMMON-MODE VOLTAGE (V) 2V p-p, SNR (dB) 70 65 1V p-p, SNR (dB) 60 55 S 45 04418-029 CPAR S 04418-054 50 VIN– 40 H 0 0.5 1.0 1.5 2.0 2.5 ANALOG INPUT COMMON-MODE VOLTAGE (V) 3.0 图36. SNR/SFDR与共模电压的关系 （fIN = 30 MHz，fSAMPLE = 65 MSPS） 图34. 开关电容SHA输入 SHA根据时钟信号，在采样模式和保持模式之间切换(见图 34)。当SHA切换到采样模式时，信号源必须能够对采样电 容充电且在半个时钟周期内完成建立。每个输入端都串联一 个小电阻，可以降低驱动源输出级所需的峰值瞬态电流。此 外，在两个输入端之间可配置一个小并联电容，以提供动态 充电电流。此无源网络能在ADC输入端形成低通滤波器； 因此，模数转换的精度取决于应用。 为得到最佳动态性能，必须保证驱动VIN+的源阻抗与驱动 VIN−的源阻抗相匹配，从而保证共模建立误差是对称的。 这些误差会由ADC的共模抑制而减小。 Rev. B | Page 18 of 40 AD9229 2V p-p 49.9Ω C 1kΩ 0.1µF 图38. 差分变压器耦合配置 内部基准电压可以通过引脚绑定设为固定值0.5 V或1.0 V， 或者在该范围内进行调整，如内部基准电压连接部分所述。 将AD9229设置为2 V峰峰值的最大输入范围时，可以实现最 高SNR性能。 单端输入配置 单端输入在对成本敏感的应用中可以满足性能要求。在此配 置中，由于输入共模变化较大，因此会降低无杂散动态范围 (SFDR)和失真性能。然而，如果每个输入端的各信号源阻 抗都是匹配的，则对信噪比(SNR)性能的影响极小。图39详 细显示了典型的单端输入配置。 对于选定的基准电压，驱动SHA的信号源应能将信号峰值保 持在容许范围内。图35和图36定义了最小和最大共模输入电 平。 10µF 1kΩ 通过差分输入配置驱动AD9229时，可实现芯片的最佳性 能。在超声应用中，AD8332差分驱动器能够为ADC提供出 色的性能和灵活的接口(见图37)。 2V p-p 49.9Ω 0.1µF AVDD INH 22p LNA AD8332 LMD 374Ω VOL LON 18nF 274Ω VIN R 10µF VIN+ 1.0kΩ VGA 187nH R 0.1µF R 1kΩ AD9229 VIN– AGND VIN– 0.1µF 0.1µF C AVDD VIN+ AD9229 C 1.0kΩ 0.1µF AVDD 10µF 图39. 单端输入配置 VREF AGND 04418-032 1V p-p 1kΩ VIP 0.1µF 1kΩ AVDD 0.1µF 187Ω R 04418-034 差分输入配置 VOH AD9229 VIN– AGND 1kΩ 从以上公式可以看出，REFT和REFB电压关于中间电源电压 对称，根据定义，输入范围为VREF电压的两倍。 0.1µF 120nH VIN+ R AVDD REFT = 1/2 (AVDD + VREF) REFB = 1/2 (AVDD − VREF) 范围 = 2 × (REFT − REFB) = 2 × VREF LOP AVDD R 04418-033 内部基准电压缓冲器用于形成正负基准电压REFT和REFB， 进而决定ADC内核的输入范围。基准电压缓冲器的输出共 模电压设置为中间电源电压，REFT和REFB电压及范围定义 为： 0.1µF 图37. 利用AD8332进行差分输入配置 然而，大多数放大器的噪声性能无法实现AD9229的最高性 能 在SNR为关键参数的应用中，建议使用的输入配置是差 分变压器耦合，实例如图38所示。 在任何配置中，并联电容值C均取决于输入频率，并且可能 需要降低电容量或去掉该并联电容。 时钟输入考虑 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 号，因此，它对时钟占空比非常敏感。通常，为保持ADC 的动态性能，时钟占空比容差应为10%。AD9229内置一个 独立自足的时钟占空比稳定器，可对非采样边沿进行重新定 时，并提供标称占空比为50%的内部时钟信号。因此，时钟 输入占空比范围非常广，且不会影响AD9229的性能。 片内锁相环(PLL)倍乘输入时钟速率，以便移出串行数据。 PLL的 稳 定 性 条 件 将 ADC的 最 低 采 样 时 钟 速 率 限 制 在 10 MSPS。当输入时钟处于稳态工作时，采样速率的任何突然 变化都可能造成失锁条件，导致DCO、FCO和数据输出引 脚出现无效输出。 Rev. B | Page 19 of 40 AD9229 1400 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在给 定的满量程输入频率(fA)下，仅由孔径抖动(tA)造成的信噪比 (SNR)下降计算公式如下： 当孔径抖动可能影响AD9229的动态范围时，应将时钟输入信 号视为模拟信号。时钟驱动器电源应与ADC输出驱动器电源 分离，以免在时钟信号内混入数字噪声。低抖动的晶体控制 振荡器可提供最佳时钟源。如果时钟信号来自其它类型的时 钟源(通过门控、分频或其它方法)，则需要在最后一步中利 用原始时钟进行重定时。 1200 350 300 1100 IAVDD 150 800 100 300 TOTAL POWER 250 1100 200 1000 150 100 900 IDRVDD 800 10 CURRENT (mA) 350 20 30 40 ENCODE (MSPS) 50 50 60 0 图41. 电源电流与fSAMPLE 的关系 (fIN = 10.3 MHz，fSAMPLE = 65 MSPS) 将PDWN引脚置位高电平，可使AD9229进入掉电模式。在这 种状态下，ADC的典型功耗为3 mW。在掉电模式下，LVDS 输出驱动器处于高阻抗状态。将PDWN引脚重新置位低电平 后，AD9229返回正常工作模式。 在掉电模式下，通过关闭基准电压、基准电压缓冲器、PLL和 偏置网络，可实现低功耗。进入待机模式时，REFT和REFB上 的去耦电容放电；返回正常工作模式时，去耦电容必须重新 充电。因此，唤醒时间与处于掉电模式的时间有关；处于掉 电模式的时间越短，则相应的唤醒时间越短。REFT和REFB上 采用推荐的0.1 μF和10 μF去耦电容时，约需要1秒才能使基准 电压缓冲器去耦电容完全充电，并需要4 ms才能恢复正常工 作。 数字输出 700 600 10 CURRENT (mA) 200 TOTAL POWER 900 50 IDRVDD 15 20 25 30 35 ENCODE (MSPS) 40 45 图40. 电源电流与fSAMPLE 的关系 (fIN = 10.3 MHz，fSAMPLE = 50 MSPS) 50 0 04418-056 POWER (mW) 250 1000 400 1200 功耗和掉电模式 如图40和图41所示，AD9229的功耗与其采样速率成比例关 系。数字功耗变化不大，因为它主要由DRVDD电源和LVDS 输出驱动器的偏置电流决定。 IAVDD 04418-055 公式中，均方根孔径抖动(tA)表示所有抖动源(包括时钟输入 信号、模拟输入信号和ADC孔径抖动规格)的和方根(RSS)。欠 采样应用对抖动尤其敏感。 450 1300 POWER (mW) SNR下降幅度 = 20 × log 10 [1/2 × π × fA × tA] 500 AD9229的差分输出符合ANSI-644 LVDS标准。为了设置LVDS 偏置电流，应在LVDSBIAS引脚上串联一个接地电阻(RSET标 称值4.0 kΩ)。RSET电阻电流源自芯片，并将各输出端的输出 电流设置为标称值3.5 mA。LVDS接收器输入端有一个100 Ω差 分端接电阻，因此接收器摆幅标称值为350 mV。若要调整差 分信号摆幅，只需改变该电阻的阻值，如表7所示。 表7 LVDSBIAS引脚配置 RSET 3.7 kΩ 4.0 kΩ (默认) 4.3 kΩ Rev. B | Page 20 of 40 差分输出摆幅 375 mV p-p 350 mV p-p 325 mV p-p AD9229 AD9229 LVDS输出便于与具有LVDS能力的定制ASIC和FPGA 中的LVDS接收器连接，从而在高噪声环境中实现出色的开关 性能。推荐使用单一点到点网络拓扑结构，并将100 Ω端接电 阻尽可能靠近接收器放置。建议走线长度不要超过12英寸， 差分输出走线应尽可能彼此靠近且长度相等。 表9 数字测试码引脚设置 输出数据格式为偏移二进制。表8给出了一个输出编码格式示 例。 表8 数字输出编码 代码 4095 2048 2047 0 (VIN+) − (VIN−), 输入范围 = 2 V p-p (V) 1.000 0 −0.000488 −1.00 (VIN+) − (VIN−), 输入范围 = 1 V p-p (V) 0.500 0 −0.000244 −0.5000 数字输出偏移 二进制 (D11 ... D0) 1111 1111 1111 1000 0000 0000 0111 1111 1111 0000 0000 0000 时序 来自各ADC的数据经过串行化后，通过不同的通道提供。每 个串行流的数据速率等于12位乘以采样时钟速率，最大值为 780 bps(12位 × 65 MSPS = 780 bps)。典型最低转换速率为10 MSPS。 为了帮助从AD9229捕捉数据，器件提供了两个输出时钟。 DCO用来为输出数据定时，它等于采样时钟(CLK)速率的6 倍。数据逐个从AD9229输出，可以在DCO的上升沿和下降沿 进行捕捉；DCO支持双倍数据速率(DDR)捕捉。帧时钟输出 (FCO)用于指示新输出字节的开始，它与采样时钟速率相等。 更多信息参见图2所示的时序图。 所选DTP 正常工作 DTP 电压 AGND 相应的 D+ and D– 正常工作 相应的 FCO and DCO 正常工作 DTP1 AVDD/3 1000 0000 0000 正常工作 DTP2 2 × AVDD/3 1010 1010 1010 正常工作 受限 AVDD 不可用 不可用 基准电压源 AD9229内置稳定、精确的0.5 V基准电压源。通过改变施加于 AD9229的基准电压(内部基准电压或外部基准电压)，可以调 整电压输入范围。ADC输入范围跟随基准电压呈线性变化。 对VREF、REFT和REFB引脚应用去耦电容时，应采用陶瓷型 低ESR电容。这些电容应靠近ADC引脚，并与AD9229处于同 一层PCB。AD9229基准电压引脚的推荐电容值和配置如图42 和图43所示。 表10 基准电压设置 所选模式 外部基准电压 内部, 1 V p-p FSR 可编程 内部l, 2 V p-p FSR SENSE 电压 AVDD 相应的 VREF (V) 不可用 相应的差分范围 Span (V p-p) 2 × 外部基准 VREF 0.2 V 至 VREF AGND 至 0.2 V 0.5 0.5 × (1 + R2/R1) 1.0 1.0 2 × VREF 2.0 内部基准电压连接 DTP引脚 数字测试码(DTP)引脚支持两种类型的测试码，如表9所示。 当DTP连接到AVDD/3时，所有ADC通道输出移出以下测试 码：1000 0000 0000。当DTP连接到2 × AVDD/3时，所有ADC 通道输出移出以下测试码：1010 1010 1010。在所有通道移出 测试码的同时，FCO和DCO输出仍然正常工作。利用此测试 码，用户可以对FCO、DCO和输出数据执行时序对齐调整。 正常工作时，此引脚应连接到AGND。 AD9229的内置比较器可检测出SENSE引脚的电压，从而将基 准电压配置成四种不同的状态(见表10)。如果SENSE引脚接 地，则基准放大器开关与内部电阻分压器相连(见图42)，因 而将VREF设为1 V。将SENSE引脚与VREF引脚相连，可将放 大器输出端切换至SENSE引脚，从而将内部运算放大器电路 配置为一个电压跟随器，并提供0.5 V基准输出电压。如果连 接一个外部电阻分压器(如图43所示)，则开关再次切换至 SENSE引脚。这样，可使基准放大器进入同相模式；VREF输 出端电压的计算公式如下： 在所有基准电压配置中，ADC内核的输入范围均由REFT和 REFB确定。无论芯片使用内部基准电压还是外部基准电压配 置，ADC的模拟输入满量程范围都是基准电压引脚电压的两 倍。 R2 VREF 0.5 × 1 R1 Rev. B | Page 21 of 40 AD9229 外部基准电压 VIN+ VIN– 采用外部基准电压有可能进一步提高ADC增益精度、改善 热漂移特性。图45显示内部基准电压的典型漂移特性。 REFT 0.1µF ADC CORE + 0.1µF 0.10 10µF 0.08 REFB 0.1µF SELECT LOGIC VREF ERROR (%) 10µF 0.06 0.1µF VREF 0.5V SENSE 0.04 0.02 VREF = 0.5V 0 –0.02 04418-036 –0.04 VREF = 1.0V 04418-057 –0.06 –0.08 图42. 内部基准电压配置 –0.10 –40 –25 VIN+ 0.1µF + 0.1µF 10µF REFB 0.1µF VREF SELECT LOGIC R2 0.5V SENSE 04418-037 R1 图43. 可编程基准电压配置 如需利用AD9229的内部基准电压来驱动多个转换器，从 而提高增益的匹配度，则必须考虑到其它转换器对基准电 压的负载。图44说明负载如何影响内部基准电压。 建议使用两个独立的3.0 V电源为AD9229供电：一个用于 模拟端(AVDD)，一个用于数字端(DRVDD)。如果仅提 供一个电源，则应先连接到AVDD，然后分接出来，并 用铁氧体磁珠或滤波扼流圈隔离，再用去耦电容连接。 用户可以使用多个不同的去耦电容以适用于高频和低 频。去耦电容应放置在接近PCB入口点和接近器件的位 置处，尽可能地缩短走线长度。 AD9229仅需要一个PCB接地层。对PCB模拟、数字和时 钟模块进行合理的去耦和巧妙的分隔，可以轻松获得最 佳的性能。 0 –0.05 VREF = 0.5V –0.10 –0.15 –0.20 VREF = 1.0V –0.25 –0.30 04418-058 VREF ERROR (%) 80 将SENSE引脚与AVDD相连，可以禁用内部基准电压，从 而允许使用外部基准电压。外部基准电压的等效负载为7 k Ω。内部基准电压缓冲器为ADC内核生成正负满量程基准 电压REFT和REFB。因此，外部基准电压的最大值为1 V。 0.05 0.2 65 电源和接地建议 0.1µF 0 50 REFT ADC CORE –0.35 5 20 35 TEMPERATURE (°C) 图45. 典型VREF漂移 VIN– + 10µF –10 0.4 0.6 0.8 1.0 1.2 ILOAD (mA) 1.4 1.6 1.8 2.0 图44. VREF精度与负载的关系 Rev. B | Page 22 of 40 AD9229 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露的连续铜平面应 与AD9229的裸露焊盘(引脚0)匹配。铜平面上应有多个通 孔，以便获得尽可能低的热阻路径以通过PCB底部进行散 热。这些通孔应填满(插入)焊料或环氧树脂。 为了最大化地实现ADC与PCB之间的焊接覆盖与连接，应 在PCB上覆盖一个丝印层，以便将PCB上的连续铜平面划 分为多个均等的部分。这样，在回流焊过程中，可在二者 之间提供多个连接点。而一个连续的、无丝印层分割的平 面则可以保证在ADC与PCB之间仅有一个连接点。可以参 考图46所示的PCB布局布线范例。如需了解有关封装和芯 片 级 封 装 PCB布 局 布 线 的 详 细 信 息 ， 请 访 问 www.analog.com。 Rev. B | Page 23 of 40 SILKSCREEN PARTITION PIN 1 INDICATOR 04418-052 裸露焊盘散热块建议 图46. 典型PCB布局布线 AD9229 评估板 AD9229评估板提供了在各种模式和配置下运行ADC所需 的全部支持电路。转换器可以通过变压器(默认)或 AD8332驱动器来差分驱动。此外，ADC还可在单端模式 下驱动。分开的电源引脚用于将DUT与AD8332驱动电路 隔离。通过连接不同的跳线，可以选择各个输入配置(见 图48至图52)。图47显示的是典型的平台特性设置，可用 于评估AD9229的交流性能。为实现转换器的最佳性能， 须保证模拟输入和时钟的信号源的相位噪声极低(<1 ps均 方根抖动)。为达到指定的噪声性能，须对模拟输入信号 进行适当的滤波，从而清除谐波、降低输入端的积分噪 声或宽带噪声。 分提供适当的偏置电压。通过P501可为每个部分连接一 个独立的电源。至少需要为AVDD_DUT和DRVDD_DUT 提供一个1 A 3.0 V电源，但建议为模拟端和数字端提供单 独的电源。在评估板上使用VGA选项时，除其它3.0 V电 源外，还需要为评估板提供一个独立的5.0 V模拟电源。 5.0 V电源(AVDD_VGA)的电流能力也应为1 A。 输入信号 在连接时钟和模拟信号源时，使用低相位噪声的信号发 生器，例如Rohde & Schwarz SMHU或HP8644信号发生器 等。应使用一条1米长RG-58 50 Ω屏蔽同轴电缆连接到评 估板。根据ADC技术规格表提供期望频率和幅度下的输 入。通常，ADI公司的大多数评估板可接受约2.8 V p-p 或 13 dBm正弦波输入信号，作为其时钟信号。当与模拟输 入源相连时，建议使用带有50 Ω端接电阻的多极窄带带 通滤波器。ADI公司使用TTE、Allen Avionics和K&L类型 的带通滤波器。可能时，应将滤波器与评估板直接相 连。 图47至图57给出了系统级布线和接地技术的完整原理图 及布局布线图。 电源 该评估板带有一个开关电源，它支持的最大输出电压为 6 V、最大输出电流为2 A。该开关电源只需输入额定电 压为100 V至240 V的交流电源(频率为47 Hz至63 Hz)。另 一端是一个内径为2.1 mm的插孔，该插孔通过P503与PCB 相连。在PC板上，6 V电源经过保险丝和调理之后，连接 至3个低压差线性调节器。那些低压差线性调节器可为板 上各个部分提供适当的偏置电压。 输出信号 默认设置使用HSC-ADC-FPGA高速解串板来解串数字输 出数据，并将其转换为并行CMOS。这两个通道直接与 ADI公 司 的 标 准 双 通 道 FIFO数 据 采 样 板 (HSC-ADCEVALA-DC)相连。这样就可以同时评估4个通道中的两 个通道。如需了解更多关于这些板的通道设置及其可选 设置的信息，请访问www.analog.com/FIFO。 评估板在非默认条件下工作时，可以移除L504至L506， 以断开开关电源。这样，用户可以单独为评估板的各个 部 WALL OUTLET 100V TO 240V AC 47Hz TO 63Hz XFMR INPUT – GND 3.0V AD9229 EVALUATION BOARD CLK + CHA–CHD 12-BIT SERIAL LVDS 图47. 评估板连接 Rev. B | Page 24 of 40 HSC-ADC-FPGA HIGH SPEED DESERIALIZATION BOARD HSC-ADC-EVALA-DC FIFO DATA CAPTURE BOARD 2 CH 12-BIT PARALLEL CMOS USB CONNECTION PC RUNNING ADC ANALYZER 04418-040 ROHDE & SCHWARZ, SMHU, 2V p-p SIGNAL SYNTHESIZER BAND-PASS FILTER – DRVDD_DUT ROHDE & SCHWARZ, SMHU, 2V p-p SIGNAL SYNTHESIZER 3.0V + + AVDD_DUT GND 5.0V GND – SWITCHING POWER SUPPLY AVDD_VGA 6V DC 2Amax AD9229 默认操作与跳线选择设置 • DTP：为使能ADC数字输出端的两个数字测试码之 一，应使用JP202。如果JP202上的引脚2和3连接在一 起(1.0 V源)，则将使能测试码1000 0000 0000。如果 JP202上的引脚1和2连接在一起(2.0 V源)，则将使能 测试码1010 1010 1010。详情见DTP引脚部分。 • LVDSBIAS：要改变LVDS输出电平的摆幅，只需改 变R204的值。数字输出部分列出了其它推荐值。 • D+、D–：对于图47所示设置，如果使用一种备选的 数据捕捉方法，则可以在高速背板连接器附近安装 可选的接收器端接电阻R205至R210。 下文列出了AD9229 Rev. C评估板的默认和可选设置或模 式。 • • • • • 电源：将评估套件内的开关电源连接在交流电源(额 定电压为100 V至240 V交流电压，频率为47 Hz至63 Hz)与P503之间。 AIN：评估板配置为变压器耦合模拟输入，带有与最 高400 MHz频率信号匹配最佳的50 Ω阻抗。为获得更 大的带宽响应，可以更换或移除模拟输入端之间的 2.2 pF差分电容。变压器中点抽头或AVDD_DUT/2提 供模拟输入的共模电压。 VREF：SENSE引脚接地R224，从而将VREF设置为 1.0 V。这样，可以让ADC在2.0 V峰峰值满量程范围 内工作。评估板还提供了多种其它VREF选项，包括 1.0 V峰峰值满量程范围(可变范围，用户可以通过选 择 R219和 R220进 行 设 置 ) ， 以 及 采 用 ADR510或 ADR520的独立外部基准电压选项，只需安装R218和 R222并移除C208即可。要使用这些可选的VREF模 式，请变换R221至R224上的跳线设置。基准电压部 分说明了VREF选项的正确用法。 CLOCK：时钟输入电路由一个简单的逻辑电路构 成，它使用一个高速反相器，在时钟路径内产生极 低的抖动。时钟输入端带有50 Ω端接电阻且输入信 号经交流耦合，用以处理正弦波类型的输入信号。 如果使用振荡器，也有两个振荡器尺寸选项 (OSC200-201)来检查ADC的性能。J203和J204使用户 能够灵活地使用使能引脚，大多数振荡器都有使能 引脚。 PWDN：为利用芯片的掉电特性，只需将AVDD短 接至PWDN引脚。 可选模拟输入驱动配置 下面对使用双通道VGA AD8332的可选模拟输入驱动配 置进行简单的说明。如果使用这一特定驱动选项，可能 需要安装一些元件，表11列出了所有必要的元件。该表 列出了针对此选项正确配置评估板的必要设置。如需了 解更多关于双通道VGA AD8332的信息，包括其工作原 理以及可选引脚设置情况，请参阅AD8332数据手册。 为了配置模拟输入以驱动VGA而不是使用默认变压器选 项，应移除和/或更换下列元件： 1. 从默认模拟输入路径内移除R102、R115、R128、 R141、T101、T102、T103和T1044。 2. 在模拟输入路径内安装阻值为0 Ω的电阻R101、R114、 R127和R140。 3. 安装10 kΩ阻值的电阻R106、R107、R119、R120、 R132、R133、R144和R145，以便为模拟输入端提供 输入共模电平。 4. 在模拟输入路径内安装0 Ω阻值的电阻R105、R113、 R118、R124、R131、R137、R151和R43。 5. 目前，L305至L312和L405至L412安装了0 Ω电阻以支 持信号连接。如有其它要求，此区域允许用户设计 一个滤波器。 Rev. B | Page 25 of 40 AD9229 CH_A VGA INPUT CONNECTION INH1 CHANNEL A P101 AIN R101 0Ω DNP P102 DNP R104 0Ω AIN C101 0.1µF FB101 C102 CM1 0.1µF 10 R103 0Ω R102 65Ω CH_A AVDD_DUT CM1 R111 1kΩ R105 0Ω DNP T101 1 6 2 5 3 4 CHANNEL B P103 AIN CH_B R114 0Ω DNP R115 65Ω FB104 C108 0.1µF 10 P104 DNP AIN R116 0Ω R117 0Ω C109 CM2 0.1µF CH_B AVDD_DUT CM2 R125 1kΩ CM1 R113 0Ω DNP R112 1kΩ VGA INPUT CONNECTION INH2 AVDD_DUT R106 1kΩ DNP FB102 10 R160 499Ω FB103 10 R152 DNP R108 33Ω VIN_A C103 DNP C105 DNP R156 DNP VIN_A C106 DNP AVDD_DUT R118 0Ω DNP AVDD_DUT T102 1 6 2 5 3 4 R119 1kΩ DNP CM2 R124 0Ω DNP R126 1kΩ R109 1kΩ R110 33Ω R107 1kΩ DNP C107 0.1µF C104 2.2pF FB105 10 R161 499Ω FB106 10 R153 DNP R121 33Ω VIN_B C110 DNP R123 1kΩ C112 DNP R157 DNP R122 33Ω VIN_B R120 1kΩ DNP C114 0.1µF C111 2.2pF C113 DNP AVDD_DUT ANALOG INPUTS CH_C VGA INPUT CONNECTION INH3 CHANNEL C P105 AIN R127 0Ω DNP P106 DNP R130 0Ω AIN C115 0.1µF FB107 C116 CM3 0.1µF 10 R129 0Ω R128 65Ω CH_C AVDD_DUT CM3 R138 1kΩ R131 0Ω DNP T103 1 6 2 5 3 4 CHANNEL D P107 AIN CH_D R140 0Ω DNP R141 65Ω FB110 C122 0.1µF 10 P108 DNP AIN R143 0Ω R142 0Ω C123 CM4 0.1µF CH_D AVDD_DUT CM4 R149 1kΩ FB108 10 R162 499Ω FB109 10 R154 DNP R134 33Ω VIN_C C117 DNP R135 1kΩ C119 DNP R158 DNP R136 33Ω VIN_C R133 1kΩ DNP C121 0.1µF C118 2.2pF C120 DNP AVDD_DUT R151 0Ω DNP AVDD_DUT T104 1 6 2 5 3 4 R144 1kΩ DNP R43 0Ω DNP C128 0.1µF CM4 FB111 10 R163 499Ω FB112 10 R155 DNP R146 33Ω VIN_D C124 DNP C125 2.2pF R148 1kΩ C126 DNP R159 DNP R147 33Ω R145 1kΩ DNP C127 DNP VIN_D AVDD_DUT 04418-041 R150 1kΩ CM3 R137 0Ω DNP R139 1kΩ VGA INPUT CONNECTION INH4 AVDD_DUT R132 1kΩ DNP DNP : DO NOT POPULATE 图48. 评估板原理图，DUT模拟输入 Rev. B | Page 26 of 40 CHD CHC CHD D–D 37 38 D+D CHB CHB CHC 39 D–C D+C 40 41 D–B CHA FCO FCO DCO CHA 42 D+B A–D 43 44 D+A FCO– 45 FCO+ 46 VIN –C AGND 36 GND 35 DRVDD_DUT 34 33 GND 32 31 GND 30 29 GND DUTCLK AVDD_DUT 28 GND 27 26 R204 4.0kΩ AVDD_DUT VIN_D VIN_D 25 GND 24 23 22 21 20 19 13 AGND VIN +C VIN –D AGND VIN –A AVDD VIN +D REFT VIN +A REFB AGND VREF AGND SENSE AVDD 18 12 GND CLK AVDD 17 11 VIN_A AGND AD9229 PDWN AVDD 10 VIN_A OPTIONAL CLOCK OSCILLATOR AGND AGND GND AVDD 16 9 AVDD VIN +B 8 AVDD_DUT R203 10kΩ 47 AGND 7 AVDD_DUT R228 10kΩ 4 DTP 6 GND PWDN ENABLE JP201 DRVDD LVDSBIAS 15 3 JP202 DRGND DNC 5 AVDD_DUT DRVDD VIN –B PIN 1 TO PIN 2 = 1010 1010 1010 PIN 2 TO PIN 3 = 1000 0000 0000 2 1 R202 10kΩ 3 DRGND 14 DRVDD_DUT AVDD_DUT DIGITAL TEST PATTERN ENABLE R201 10kΩ 2 DCO– U201 1 GND DCO+ 48 DCO AD9229 VIN_C VIN _C GND AVDD_DUT VREF_DUT JP203 VSENSE_DUT AVDD_DUT JP204 AVDD_DUT GND VIN_B VIN _B DIGITAL OUTPUTS 60 DCO AVDD_VGA OSC200 1 4 C209 0.1µF EOH GND VCC OUTPUT 3 C204 0.1µF OSC201 1 14 C210 0.1µF NC/ENB GND VCC OUTPUT FCO 39 58 C202 10µF REFERENCE DECOUPLING CBELV3I66MT 40 59 C203 0.1µF 2 P202 CHA C201 0.1µF 38 57 CHB 7 37 56 8 CHC R225 0Ω DNP CX3600C-65 DNP 36 AVDD_DUT 35 54 P201 ENCODE INPUT C205 0.1µF R213 49.9Ω R211 1kΩ R229 0Ω 1 R231 0Ω DNP U202 2 3 U202 4 R214 22Ω AVDD_DUT:14 AVDD_DUT:14 GND:7 GND:7 34 DUTCLK R230 0Ω DNP 53 33 52 32 51 31 30 10 29 EXTERNAL REFERENCE CIRCUIT 9 AVDD_DUT U203 ADR510/ADR520 REFERENCE CIRCUIT VREF_DUT VREF SELECT R221 0Ω 1NV VOUT GND TRIM/NC 28 R218 0Ω DNP R215 2kΩ C206 0.1µF R216 10kΩ R217 470kΩ C207 0.1µF CW C208 10µF R219 DNP C9 C8 C7 C6 55 CHD CLOCK CIRCUIT R212 1kΩ C10 AVDD_DUT 8 27 7 VREF = 0.5V 26 R222 0Ω VREF = EXTERNAL R223 0Ω VREF = 0.5V (1 + R219/R220) R224 0Ω R220 DNP VREF = 1V = DEFAULT 6 25 5 24 4 VREF = 1V 23 VSENSE_DUT 3 22 REMOVE C208 WHEN USING EXTERNAL VREF 2 21 1 C5 C4 C3 C2 C1 A10 A9 A8 A7 A6 A5 A4 A3 A2 GNDCD10 R205 DNP GNDCD9 R206 DNP GNDCD8 R207 DNP GNDCD7 R208 DNP GNDCD6 R209 DNP GNDCD5 R210 DNP GNDCD4 GNDCD3 GNDCD2 GNDCD1 GNDAB10 GNDAB9 GNDAB8 GNDAB7 GNDAB6 GNDAB5 GNDAB4 GNDAB3 GNDAB2 GNDAB1 A1 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 50 49 48 47 46 45 DCO FCO CHA CHB CHC CHD 44 43 42 41 20 19 18 17 16 15 14 13 12 11 R205-R210 OPTIONAL OUTPUT TERMINATIONS DNP : DO NOT POPULATE 图49. 评估板原理图，DUT、VREF、时钟输入和数字输出接口 Rev. B | Page 27 of 40 04418-042 1469169-1 POPULATE L305 TO L312 WITH 0Ω RESISTORS OR DESIGN YOUR OWN FILTER R321 DNP C303 DNP C304 DNP L306 DNP L307 DNP R304 187Ω 1 VG C310 0.1µF 2 GND R307 187Ω R309 187Ω R302 10kΩ VG CW R303 39kΩ R308 374Ω C308 0.1µF R306 187Ω EXT VG JP301 L312 DNP R319 DNP C309 0.1µF R305 374Ω L308 DNP C306 DNP L310 DNP L311 DNP R318 DNP C307 0.1µF CH_C R320 DNP C305 DNP L309 DNP CH_C AVDD_VGA C311 1nF AVDD_VGA C312 0.1µF R310 100kΩ DNP R315 274Ω C325 0.1µF C323 22pF LON2 VPS2 14 13 12 11 10 C314 0.1µF 9 C316 0.1µF 8 INH2 7 LMD2 LOP2 R311 10kΩ DNP VG RCLAMP PIN HILO PIN = LO = 50mV HILO PIN = HI = 75mV COMM VOH2 17 18 19 VOL2 20 NC 21 LOP1 C321 18nF DNP : DO NOT POPULATE VPSV 22 VOL1 23 COM2 15 R316 274Ω C319 0.1µF C320 10µF R317 10kΩ DNP MODE PIN POSITIVE GAIN SLOPE = 0V TO 1.0V NEGATIVE GAIN SLOPE = 2.25V TO 5.0V C318 0.1µF VOH1 COM1 16 C322 18nF C326 0.1µF C324 22pF L313 120nH L314 120nH C327 0.1µF C328 0.1µF INH4 INH3 图50. 评估板原理图，可选DUT模拟输入驱动 Rev. B | Page 28 of 40 044181-003 C317 10µF VIP2 AVDD_VGA R314 10kΩ VIN2 VIP1 1 C315 0.1µF VIN1 6 32 VCM2 AD8332 5 C313 0.1µF VCM1 LMD1 31 MODE INH1 30 HILO 4 29 RCLMP GAIN VPS1 28 AVDD_VGA ENBL 3 27 ENBV AVDD_VGA 26 LON1 25 R311 10kΩ DNP COMM U301 2 R312 10Ω 24 AVDD_VGA HILO PIN HI GAIN RANGE = 2.25V TO 5.0V LO GAIN RANGE = 0V TO 1.0V OPTIONAL VGA DRIVE CIRCUIT FOR CHANNELS C AND D POWER-DOWN ENABLE (0V TO 1V = DISABLE POWER) L305 DNP CH_D VARIABLE GAIN CIRCUIT (0V TO 1.0V DC) CH_D EXTERNAL VARIABLE GAIN DRIVE AD9229 AD9229 CH_B POPULATE L405 TO L412 WITH 0Ω RESISTORS OR DESIGN YOUR OWN FILTER R418 DNP C403 DNP C404 DNP L406 DNP L407 DNP R403 187Ω R405 187Ω L412 DNP R416 DNP C410 0.1µF C409 0.1µF C408 0.1µF R404 374Ω L408 DNP C406 DNP L410 DNP L411 DNP R415 DNP C407 0.1µF CH_A R417 DNP C405 DNP L409 DNP CH_A R407 374Ω R406 187Ω R408 187Ω C411 1nF AVDD_VGA C412 0.1µF R409 100kΩ DNP R412 274Ω C421 0.1µF C425 22pF 14 13 12 11 10 C414 0.1µF 9 C416 0.1µF 8 7 INH2 VPS2 LON2 LOP2 R409 10kΩ DNP VG RCLAMP PIN HILO PIN = LO = 50mV HILO PIN = HI = 75mV COMM VOH2 17 18 19 VOL2 20 NC 21 LOP1 C423 18nF DNP : DO NOT POPULATE VPSV 22 VOL1 23 COM2 15 R413 274Ω C419 0.1µF C420 10µF R414 10kΩ DNP C424 18nF C422 0.1µF C426 22pF L413 120pH L414 120nH C427 0.1µF C428 0.1µF INH2 INH1 图51. 评估板原理图，可选DUT模拟输入驱动(续) Rev. B | Page 29 of 40 044181-044 C418 0.1µF VOH1 COM1 16 MODE PIN POSITIVE GAIN SLOPE = 0V TO 1.0V NEGATIVE GAIN SLOPE = 2.25V TO 5.0V C417 10µF VIP2 AVDD_VGA R411 10kΩ VIN2 VIP1 1 C415 0.1µF VIN1 6 32 VCM2 AD8332 LMD2 C413 0.1µF VCM1 LMD1 31 MODE 5 30 HILO INH1 29 RCLMP GAIN 4 28 AVDD_VGA ENBL VPS1 27 ENBV 3 26 2 25 R401 10kΩ DNP COMM U401 LON1 R402 10kΩ 24 AVDD_VGA HILO PIN HI GAIN RANGE = 2.25V TO 5.0V LO GAIN RANGE = 0V TO 1.0V OPTIONAL VGA DRIVE CIRCUIT FOR CHANNELS A AND B POWER-DOWN ENABLE (0V TO 1V = DISABLE POWER) L405 DNP CH_B AD9229 POWER SUPPLY INPUT 6V 2A MAX FER501 CHOKE_COIL F501 P503 4 1 SMDC110F 1 PWR_IN 3 2 R500 374Ω D501 S2A_RECT 2A DO-214AA C501 10µF 3 2 D502 SHOT_RECT 3A DO-214AB CR500 U501 L504 10µH ADP33339AKC-3 PWR_IN 3 INPUT C502 1µF OUTPUT1 GND 1 2 OUTPUT4 4 DUT_AVDD C503 1µF U502 L506 10µH ADP33339AKC-5 3 PWR_IN INPUT C514 1µF OUTPUT1 GND 1 2 OUTPUT4 4 VGA_AVDD C515 1µF U503 L505 10µH ADP33339AKC-3 PWR_IN 3 INPUT C506 1µF OUTPUT1 GND 1 2 OUTPUT4 4 DUT_DRVDD C507 1µF OPTIONAL POWER INPUT P501 DNP P1 P2 P3 P4 P5 P6 1 VGA_AVDD 2 3 DUT_AVDD 4 5 DUT_DRVDD 6 L503 10µH AVDD_VGA 5.0V C516 10µF C517 0.1µF L502 10µH AVDD_DUT 3.0V C508 10µF C509 0.1µF L501 10µH DNP : DO NOT POPULATE 图52. 评估板原理图，电源输入 Rev. B | Page 30 of 40 C505 0.1µF 04418-045 DRVDD_DUT 3.0V C504 10µF AD9229 DECOUPLING CAPACITORS DRVDD_DUT C613 0.1µF C614 0.1µF AVDD_VGA C617 0.1µF C618 0.1µF C619 0.1µF C620 0.1µF C625 0.1µF C630 0.1µF C631 0.1µF C621 0.1µF C632 0.1µF C628 0.1µF AVDD_DUT C627 0.1µF H1 H2 H3 H4 UNUSED GATES MOUNTING HOLES CONNECTED TO GROUND GND 5 U202 6 AVDD_DUT : 14 GND : 7 9 U202 8 AVDD_DUT : 14 GND : 7 11 U202 10 AVDD_DUT : 14 GND : 7 U202 12 AVDD_DUT : 14 GND : 7 DNP : DO NOT POPULATE 图53. 评估板原理图，去耦和其它 Rev. B | Page 31 of 40 04418-046 13 04418-047 AD9229 图54. 评估板布局布线——主面 Rev. B | Page 32 of 40 04418-048 AD9229 图55. 评估板布局布线——接地层 Rev. B | Page 33 of 40 04418-049 AD9229 图56. 评估板布局布线——电源层 Rev. B | Page 34 of 40 04418-050 AD9229 图57. 评估板布局布线——辅面(镜像) Rev. B | Page 35 of 40 AD9229 Table 11. Evaluation Board Bill of Materials (BOM) 1 2 每块 板的 数量 1 59 3 4 4 9 5 8 6 2 C202, C208, C317, C320, C417, C420, C504, C508, C516 C307, C308, C309, C310, C407, C408, C409, C410 C311, C411 7 4 C321, C322, C423, C424 电容 402 8 4 C323, C324, C425, C426 电容 402 9 1 C501 电容 1206 10 6 电容 603 11 1 C502, C503, C506, C507, C514, C515 CR500 LED 603 12 1 D502 二极管 DO-214AB 0.1 μF，陶瓷，X7R ，16 V，10%容差 1000 pF，陶瓷， X7R，25V，10%容差 0.018 μF，陶瓷， X7R，16V，10%容差 22 pF，陶瓷， NPO，5%容差，50V 10 μF，钽， 16 V，10%容差 1 μF，陶瓷，X5R ，6.3 V，10%容差 绿色，4 V，5 m烛 光 3 A, 30 V, SMC 13 1 D501 二极管 DO-214AA 2 A, 50 V, SMC 14 1 F501 保险丝 1210 6.0 V、2.2 A、动作 电流自复保险丝 15 1 FER501 铁氧体磁 珠 2020 16 12 17 2 FB101, FB102, FB103, FB104, FB105, FB106, FB107, FB108, FB109, FB110, FB111, FB112 JP201, JP301 10 μH, 5 A, 50V, 190 Ω @ 100 MHz 10 Ω，测试频率 100 MHz，25%容 差，500 mA 18 3 JP204, JP203, JP202 项目 索引标识符 器件 封装 描述 AD9229LFCSP_REVC C327, C328, C630, C628, C629, C631, C632, C101, C102, C107, C108, C109, C114, C115, C116, C121, C122, C123, C128, C201, C203, C204, C205, C206, C207, C313, C314, C315, C312, C318, C319, C412, C316, C325,C326, C413, C414, C415, C418, C419, C416, C421, C422, C427, C428, C505, C509, C517, C613, C614, C617, C618, C619, C620, C621, C625, C209, C210, C627 C104, C111, C118, C125 PCB 电容 PCB 402 PCB 0.1 μF，陶瓷， X5R，10 V，10% 容差 电容 402 电容 805 电容 603 电容 402 铁氧体磁 珠 603 连接器 2-pin 连接器 3-pin 制造商 厂家产品型号 Panasonic ECJ-0EB1A104K 2.2 pF，陶瓷， COG，0.25 pF容差 ，50 V 10 μF，6.3 V ±10% ，陶瓷X5R Murata GRM1555C1H2R2GZ01B AVX 08056D106KAT2A Kemet C0603C104K4RACTU Kemet C0402C102K3RACTU AVX 0402YC183KAT2A Kemet C0402C220J5GACTU Kemet T491B106K016AS Panasonic ECJ-1VB0J105K Panasonic LNJ314G8TRA Micro Commercial Co. Micro Commercial Co. Tyco/Raychem SK33MSCT Murata DLW5BSN191SQ2L Murata BLM18BA100SN1 Samtec TSW-102-07-G-S Samtec TSW-103-07-G-S 100密耳排针跳线 ，2引脚 100密耳排针跳线 ，3引脚 Rev. B | Page 36 of 40 S2A NANOSMDC110F-2 AD9229 项目 19 每块 板的 数量 6 20 索引标识符 L501, L502, L503, L504, L505, L506 器件 铁氧体磁珠 封装 1210 4 L313, L314, L413, L414 电感 402 21 12 电阻 805 22 1 L305, L306, L307, L308, L309, L310, L405, L406, L407, L408, L409, L410, L311, L312, L411, L412 OSC200 振荡器 SMT 23 5 P201, P101, P103, P105, P107 连接器 SMA 24 1 P202 连接器 HEADER 25 1 P503 连接器 0.1", PCMT 26 10 电阻 402 电阻 402 27 7 R201, R202, R228, R203, R312, R314, R317, R402, R411, R414 R225, R129, R142, R224 28 4 R102, R115, R128, R141 电阻 402 29 30 4 14 电阻 电阻 603 402 31 8 电阻 402 32 4 R104, R116, R130, R143 R111, R112, R125, R126, R138, R139, R149, R150, R211, R212, R109, R123, R135, R148 R108, R110, R121, R122, R134, R136, R146, R147 R160, R161, R162, R163 电阻 402 33 1 R215 电阻 402 34 1 R204 电阻 402 35 1 R213 电阻 402 36 1 R214 电阻 402 37 2 R216,R302 电位器 3-lead 38 1 R217 电阻 402 39 1 R303 电阻 402 40 8 R304, R306, R307, R309, R403, R405, R406, R408, 电阻 402 描述 制造商 10 μH，串芯磁珠3.2 Panasonic × 2.5 × 1.6 SMD，2 ECG A 120 nH，测试频率 Murata 100 MHz，5%容差 ，150 mA 0 Ω，1/8 W，5%容 Panasonic 差 厂家产品型号 EXC-CL3225U1 LQG15HNR12J02B ERJ-6GEY0R00V 时钟振荡器，66.66 MHz， 3.3 V 侧装SMA，板厚 0.063" 1469169-1，直角2 对，25 mm，排针 组件 CTS REEVES CB3LV-3C-66M6666-T Johnson Components 142-0711-821 Tyco 1469169-1 RAPC722，电源连 接器 Switchcraft SC1153 Yageo America 9C04021A1002JLHF3 Yageo America Panasonic 9C04021A0R00JLHF3 Panasonic Panasonic ERJ-3GEY0R00V ERJ-2RKF1001X Yageo America Panasonic 9C04021A33R0JLHF3 Yageo America Panasonic 9C04021A2001JLHF3 Susumu RR0510R-49R9-D Yageo America BC Components 9C04021A22R0JLHF3 Yageo America Susumu 9C04021A4703JLHF3 Panasonic ERJ-2RKF1870X 10 kΩ，1/16 W，5% 容差 0 Ω，1/16 W，5%容 差 64.9 Ω，1/16 W， 1%容差 0 Ω，1/10W，5%容差 1 kΩ，1/16 W，1% 容差 33 Ω，1/16 W，5% 容差 499 Ω，1/16 W，1% 容差 2 kΩ，1/16 W，5% 容差 4.02 kΩ，1/16 W， 1%容差 49.9 Ω，1/16 W， 0.5%容差 22 Ω，1/16 W，5% 容差 10 kΩ，陶瓷金属调 整电位器，18匝顶 部调节，10%，1/2 W 470 kΩ，1/16 W， 5%容差 39 kΩ，1/16 W，5% 容差 187 Ω，1/16 W，1% 容差 Rev. B | Page 37 of 40 ERJ-2RKF64R9X ERJ-2RKF4990X ERJ-2RKF4021X CT-94W-103 RR0510P-393-D AD9229 项目 41 每块 板的 数量 4 42 器件 电阻 封装 402 4 索引标识符 R305, R308, R404, R407, R500 R315, R316, R412, R413 电阻 402 43 4 T101, T102, T103, T104 变压器 CD542 44 2 U501, U503 IC SOT-223 45 2 U301, U401 IC LFCSP, CP32 46 47 1 1 U502 U201 IC IC SOT-223 LFCSP, CP48-1 48 1 U203 IC SOT-23 49 1 U202 IC TSSOP 50 4 MP101-104 装配部件 51 4 MP105-108 装配部件 52 4 MP109-112 装配部件 描述 374 Ω，1/16 W， 1%容差 274 Ω，1/16 W， 1%容差 ADT1-1WT，1:1阻 抗比变压器 ADP33339AKC-3， 1.5 A，3.0 V LDO调 节器 AD8332ACP，超低 噪声精密双通道 VGA 制造商 Panasonic 厂家产品型号 ERJ-2RKF3740X Panasonic ERJ-2RKF2740X Mini-Circuits ADT1-1WT ADI ADP33339AKC-3 ADI AD8332ACP ADI ADP33339AKC-5 ADI AD9229-65，4通道 、12位、 65 MSPS 串行LVDS 3 V ADC ADI ADR510AR，1.0 V精 密低噪声分流基准 电压源 Fairchild 74VHC04MTC，16 进制反相器 Richco CBSB-14-01A-RT， 高度7/8"，电路板 用支柱 SNT-100-BK-G-H， Samtec 100密耳跳线 5-330808-3，引脚 AMP 插孔，闭合端用于 OSC200 Rev. B | Page 38 of 40 ADP33339AKC-5 AD9229ABCPZ-65 ADR510AR 74VHC04MTC CBSB-14-01A-RT SNT-100-BK-G-H 5-330808-3 AD9229 外形尺寸 0.30 0.23 0.18 0.60 MAX 0.60 MAX 37 36 PIN 1 INDICATOR 6.85 6.75 SQ 6.65 0.50 REF 48 1.00 0.85 0.80 12° MAX 0.80 MAX 0.65 TYP 13 12 0.22 MIN 5.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 5.50 SQ 5.45 (BOTTOM VIEW) 0.50 0.40 0.30 PIN 1 INDICATOR *5.55 EXPOSED PAD 25 24 TOP VIEW 1 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-VKKD-2 WITH EXCEPTION TO EXPOSED PAD DIMENSION. 02-23-2010-C 7.10 7.00 SQ 6.90 图58. 48引脚 引脚框架芯片级封装[LFCSP_VQ]， 7 mm x 7 mm超薄四方体 (CP-48-8)， 尺寸单位：mm 订购指南 型号1 AD9229ABCPZ-65 AD9229ABCPZRL7-65 AD9229ABCPZ-50 AD9229ABCPZRL7-50 1 温度范围 –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C 封装描述 封装选项 48引脚引脚架构芯片级封装[LFCSP_VQ] CP-48-8 48引脚引脚架构芯片级封装[LFCSP_VQ] CP-48-8 48引脚引脚架构芯片级封装[LFCSP_VQ] CP-48-8 48引脚引脚架构芯片级封装[LFCSP_VQ] CP-48-8 Z = 符合RoHS标准的器件。 Rev. B | Page 39 of 40 AD9229 注释 © 2005–2010 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D04418–0–5/10(B) Rev. B | Page 40 of 40