14ビット、40MSPS/65MSPS A/Dコンバータ AD6644 AD6644は、当社の新SoftCellTMトランシーバ・チップセットの構 成にも使われています。AD6644は、ナイキスト帯域にわたり 100dBのマルチトーン、スプリアス・フリー・ダイナミックレンジ （SFDR） を達成しています。この壁を破った動作特性によって、 一般的にADCの制限を受けるマルチモード・デジタル・レシー バ（ソフトウェア・ラジオ） における負荷が軽減されます。ノイズ特 性は格段に優れており、代表的なS/N比は74dBとなっています。 A D 6 6 4 4 は 、また 、広 チャンネル 帯 域 システム（ C D M A 、 W-CDMA） に設計されるシングル・チャンネル・デジタル・レシー バにも有効です。オーバー・サンプリングを用いて、高調波を解 析帯域の外に排除できます。また、オーバー・サンプリングは、 デシメーション・レシーバ（例：AD6620）の利用を容易にし、解 析帯域におけるノイズ・フロアを低減できます。従来のアナロ グ・フィルタを動作の安定したデジタル部品に置き換えることに より、モデムのレシーバをより少ない“RF”部品で構成でき、製 造コストの低減、生産性と信頼性の向上が実現します。 AD6644は、アナログ・デバイセズの高速コンプリメンタリ・バイ ポーラ・プロセス （XFCB） に基づいて構成されており、革新的な マルチパス回路アーキテクチャを採用しています。ユニット は、−25∼＋85℃で動作保証された52ピンの低背クワッド・プ ラスチック・フラットパック （LQFP） にパッケージされています。 特長 サンプル・レート65MSPSを保証 40MSPSバージョンも供給 サンプリング・ジッター＜300fs 100dBマルチトーンSFDR 消費電力：1.3W 差動アナログ入力 デジタル出力 2の補数フォーマット 3.3V CMOSコンパチブル 出力ラッチのためのデータ・レディ アプリケーション マルチチャンネル、マルチモード・レシーバ AMPS、IS-136、CDMA、GSM、 第3世代のシングル・チャンネル・デジタル・レシーバ アンテナ・アレイ・プロセス処理 通信機器の構成部品 レーダー、赤外線画像処理 計測機器 概要 製品のハイライト AD6644は、高速、高性能のモノリシック14ビットA/Dコンバータで す。トラック・アンド・ホールド （T/H） とリファレンスを含む、必要な 全機能をオンチップで内蔵し、完全な変換ソリューションを提供 します。AD6644は、CMOSコンパチブルのデジタル出力を供給 します。AD6644は、AD9042（12ビット、41MSPS） およびAD6640 （12ビット、65MSPS、IFサンプリング） の後継機種にあたる、第3 世代の広帯域A/Dコンバータ・ファミリーとなる製品です。 マルチチャンネル、マルチモード・レシーバ用として設計された 1. 65MSPSのサンプル・レートを保証。 2. 完全差動形式のアナログ入力段。 3. デジタル出力は3.3V電源で動作可能であり、デジタル ASICとのインターフェースを容易化。 4. 完全なソリューション：リファレンスおよびトラック／ ホールド内蔵 5. 小型の表面実装型プラスチック52ピンLQFPパッケージ。 機能ブロック図 AV CC DVCC A1 TH1 AIN TH2 A2 TH4 TH3 TH5 ADC3 AIN VREF 2.4V ADC1 DAC1 ADC2 5 ENCODE ENCODE 6 DAC2 AD6644 5 デジタル・エラー訂正ロジック 内部 タイミング MSB GND DMID OVR DRY D13 D12 LSB D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、そ SoftCellは、アナログ・デバイセズの商標です。 の情報の利用または利用したことにより引き起こされる第3者の特許または権利の侵害 に関して、当社はいっさいの責任を負いません。さらに、アナログ・デバイセズ社の特 許または特許の権利の使用を許諾するものでもありません。 REV.0 アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8400 〒105-6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原3-5-36 電話06（6350）6868（代） 〒532-0003 新大阪第二森ビル AD6644―仕様 DC特性（AVCC＝5V、DVCC＝3.3V、TMIN＝−25℃、TMAX＝＋85℃） パラメータ 温度 分解能 精度 ノー・ミスコード オフセット誤差 ゲイン誤差 微分非直線性（DNL） 積分非直線性（INL） 温度ドリフト オフセット誤差 ゲイン誤差 電源除去比（PSRR） リファレンス出力（VREF） アナログ入力（AIN、AIN） 差動入力電圧範囲 差動入力抵抗 差動入力容量 電源 電源電圧 AVCC1 DVCC 電源電流 IAVCC（AVCC＝5.0V） IDVCC（DVCC＝3.3V） 消費電力 試験 レベル Min AD6644AST-40 Typ Max Min 14 保証 3 −6 ±0.25 ±0.50 AD6644AST-65 Typ Max 14 ビット 全範囲 全範囲 全範囲 全範囲 全範囲 II II II II V 全範囲 全範囲 全範囲 全範囲 V V V V 10 95 ±1.0 2.4 10 95 ±1.0 2.4 ppm/℃ ppm/℃ mV/V V 全範囲 全範囲 25℃ V V V 2.2 1 1.5 2.2 1 1.5 Vp-p KΩ pF 全範囲 全範囲 II II 全範囲 全範囲 全範囲 II II II −10 −10 −1.0 4.85 3.0 ＋10 ＋10 ＋1.5 5.0 3.3 5.25 3.6 245 30 1.3 276 36 1.5 −10 −10 −1.0 4.85 3.0 保証 3 −6 ±0.25 ±0.50 単位 ＋10 ＋10 ＋1.5 mV %FS LSB LSB 5.0 3.3 5.25 3.6 V V 245 30 1.3 276 36 1.5 mA mA W 注 1 AVCCは、4.85∼5.25Vの範囲で変化させられます。ただし、定格AC（高調波）動作特性は、AVCC＝5.0∼5.25Vの範囲においてのみ有効です。 仕様は予告なく変更されることがあります。 デジタル特性（AVCC＝5V、DVCC＝3.3V、TMIN＝−25℃、TMAX＝＋85℃） パラメータ エンコード入力（ENC、ENC） 差動入力電圧1 差動入力抵抗 差動入力容量 ロジック出力 （D13∼D0､DRY､OVR） ロジック互換性 ロジック“1”電圧2 ロジック“0”電圧2 出力符号化 DMID 温度 試験 レベル 全範囲 25℃ 25℃ IV V V 全範囲 全範囲 V V 全範囲 V Min AD6644AST-40 Typ Max 0.4 Min AD6644AST-65 Typ Max 0.4 10 2.5 10 2.5 CMOS 2.5 0.4 2の補数 DVCC/2 CMOS 2.5 0.4 2の補数 DVCC/2 単位 Vp-p kΩ pF V V V 注 1 全AC仕様は、ENCODEおよびENCODEを差動で駆動した場合のものです。動作特性対エンコード電力については図22を参照してください。 2 デジタル出力ロジック・レベル：DVCC＝3.3V、CLOAD＝10pF。10pFを超える容量性の負荷により動作特性が劣化します。 仕様は予告なく変更されることがあります。 スイッチング特性（AVCC＝5V、DVCC＝3.3V、ENCODEおよびENCODE＝最大変換レートMSPS、TMIN＝−25℃、 TMAX＝＋85℃） パラメータ 温度 試験 レベル 最大変換レート 最小変換レート エンコード・パルス幅ハイ エンコード・パルス幅ロー 全範囲 全範囲 全範囲 全範囲 II IV IV IV Min AD6644AST-40 Typ Max 40 Min AD6644AST-65 Typ Max 65 15 10 10 15 6.5 6.5 単位 MSPS MSPS ns ns 仕様は予告なく変更されることがあります。 2 REV.0 AD6644 AC特性1（AVCC＝5V、DVCC＝3.3V、ENCODEおよびENCODE＝最大変換レートMSPS、TMIN＝−25℃、TMAX＝＋85℃） パラメータ S/N比 アナログ入力 @−1dBFS 2.2MHz 15.5MHz 30.5MHz SINAD2 アナログ入力 @−1dBFS 2.2MHz 15.5MHz 30.5MHz 2 高調波最悪値 （2次または3次） アナログ入力 2.2MHz @−1dBFS 15.5MHz 30.5MHz 2 高調波最悪値（4次以上） アナログ入力 2.2MHz @−1dBFS 15.5MHｚ 30.5MHz 2トーンSFDR2、3、4 全範囲 2トーンIMD除去2、4 F1、F2@−7dBFS アナログ入力帯域幅 温度 試験 レベル 25℃ 25℃ 25℃ II II II 74.5 74.0 73.5 72 72 72 74.5 74.0 73.5 dB dB dB 25℃ 25℃ 25℃ II II V 74.5 74.0 73.0 72 72 74.5 74.0 73.0 dB dB dB 25℃ 25℃ 25℃ II II V 92 90 85 83 83 92 90 85 dBc dBc dBc 25℃ 25℃ 25℃ V II II V 93 92 92 85 85 93 92 92 dBc dBc dBc 全範囲 25℃ V V Min AD6644AST-40 Typ Max 100 Min AD6644AST-65 Typ Max 100 90 250 単位 dBFS 90 250 dBc MHz 注 1 全AC特性は、ENCODEおよびENCODEを差動で駆動した場合のものです。 2 定格AC動作特性は、AVCC＝5∼5.25Vで得られます。 3 アナログ入力信号電力は、−7dBFSから−100dBFSまでを掃引した場合のものです。 4 F1＝15MHz、F2＝15.5MHz 仕様は予告なく変更されることがあります。 スイッチング特性（AVCC＝5V、DVCC＝3.3V、ENCODEおよびENCODE＝最大変換レートMSPS、TMIN＝−25℃、 TMAX＝＋85℃、CLOAD＝10pF） パラメータ 名称 温度 試験 レベル AD6644AST-40/45 Min Typ Max tENC tENC tENCH tENCL 全範囲 全範囲 全範囲 全範囲 V V IV IV 6.2 6.2 tDR tE_DR 全範囲 IV 2.6 全範囲 全範囲 IV IV 10.3 15.1 全範囲 全範囲 全範囲 IV IV IV 3.8 3.0 3.0 全範囲 全範囲 IV IV 6.2 15.9 単位 1 ENCODE入力パラメータ Encode期間1 @65MSPS Encode期間1 @40MSPS Encodeパルス幅ハイ2@65MSPS Encodeパルス幅ロー@65MSPS ENCODE/DATAレディ Encodeの立ち上がりからDataレディの立ち下がりまで Encodeの立ち上がりからDataレディの立ち上がりまで @65MSPS （デューティ ・サイクル50%） @40MSPS （デューティ ・サイクル50%） ENCODE/DATA（D13:0）、OVR ENCからDATAのローへの立ち下がりまで ENCからDATAのローからの立ち上がりまで ENCODEからDATA遅延まで（ホールド・タイム）3 ENCODEからDATA遅延まで（セットアップ・タイム）4 Encode＝65MSPS（デューティ・サイクル50%） Encode＝40MSPS（デューティ・サイクル50%） REV.0 tE_FL tE_RL tH_E tS_E 3 15.4 25 7.7 7.7 3.4 tENCH+tDR 11.1 15.9 5.5 4.3 4.3 tENC−tE_FL 9.8 19.4 9.2 9.2 ns ns ns ns 4.6 ns 12.3 17.1 ns ns 9.2 6.4 6.4 ns ns ns 11.6 21.2 ns ns AD6644―仕様 パラメータ 名称 DATA READY（DRY5）/DATA､OVR 2 DataレディからDATA遅延まで （ホールド・タイム） Encode＝65MSPS （デューティ・サイクル50%） Encode＝40MSPS （デューティ・サイクル50%） 2 DataレディからDATA遅延まで （セットアップ・タイム） @65MSPS （デューティ・サイクル50%） @40MSPS （デューティ・サイクル50%） アパーチャ遅延 アパーチャ不確定性（ジッター） 温度 試験 レベル Min 全範囲 全範囲 IV IV 8.0 12.8 全範囲 全範囲 25℃ 25℃ IV IV V V 3.2 8.0 AD6644AST-40/65 Typ Max tH_DR tS_DR tA tJ 注6 8.6 13.4 注6 5.5 10.3 100 0.2 単位 9.4 14.2 ns ns 6.5 11.3 ns ns ps ps rms 注 1 いくつかのタイミング・パラメータは、tENCおよびtENCHの関数です。 2 tH_DRおよびtS_DRに対するデューティ・サイクルの変化を補償するために以下の式を用います。 NewtH_DR＝（tH_DR−%変化（tENCH） ）×tENC/2 NewtS_DR＝（tS_DR−%変化（tENCH） ）×tENC/2 3 ENCODEからDATA遅延（ホールド・タイム）は、A/Dコンバータを通じた絶対最小伝播遅延です。 4 ENCODEからDATA遅延（セットアップ・タイム）は、65MSPS（デューティ・サイクル50%）に対して相対的に計算されます。任意のエンコードに対するtS_Eの計算には以下の式を用います。 NewtS_E＝tENC（NEW）−tENC＋tS_E（即ち40MSPSに対しNewtS_E（TYP）＝25×109＋9.8×109＝19.4×109） 5 DRYは、エンコード・クロックを反転し遅延したものです。クロックのデューティ・サイクルに変化が生ずると、これに対応して、DRYのデューティ・サイクルにも変化が生じます。 6 DataレディからDATA遅延（tH_DRおよびtS_DR）は、65MSPS（デューティ・サイクル50%）に対して相対的に計算され、tENCおよびデューティ・サイクルに依存します。任意のエンコードに対するtH_DR およびtS_DRの計算には以下の式を用います。 NewtH_DR＝tENC（NEW）/2−tENCH＋tH_DR（即ち40MSPSに対しNewtH_DR（TYP）＝12.5×109−7.69×109＋8.6×109＝13.4×109） NewtS_DR＝tENC（NEW）/2−tENCH＋tS_DR（即ち40MSPSに対しNewtS_DR（TYP）＝12.5×109−7.69×109＋5.5×109＝10.3×109） 仕様は予告なく変更されることがあります。 tA N+3 N AIN N +1 N+2 N+4 t ENC ENC, ENC t ENCH N t ENCL N +1 N+2 t E_FL t E_DR t E_RL D[13:0], OVR N+3 N–3 t H_E t S_E N–2 N–1 t S_DR t DR N+4 N t H_DR DRY 図1 タイミング図 4 REV.0 AD6644 絶対最大定格1 パラメータ Min Max 試験レベルの解説 I 100%製造テスト済み。 単位 II 電気 AVCC電圧 0 7 V AVCC V IV パラメータは、設計および特性試験により保証。 25 mA V パラメータは、代表値（typ）のみ。 0 7 アナログ入力電圧 0 デジタル入力電圧 0 デジタル出力電流 両端において設計および特性の双方について保証済み。 V III DVCC電圧 アナログ入力電流 25℃において100%製造テスト済み、および温度範囲の AVCC V 4 mA サンプル・テストのみ。 環境2 動作温度範囲 （周辺） ＋85 ℃ 最大接合温度 −25 150 ℃ ピン温度 （ハンダ付け、10秒） 300 ℃ ＋150 ℃ 保管温度（周辺） −65 注 1 上記の絶対最大定格を超えるストレスを加えると、デバイスに永久的な損傷を与えることが あります。この定格はストレス定格の規定のみを目的とするものであり、この仕様の動作セ クションに記載する規定値以上でのデバイス動作を定めたものではありません。デバイスを 長期間絶対最大定格条件に置くと、デバイスの信頼度に影響を与えることがあります。 2 熱インピーダンス代表値（52ピンLQFP） 、θJA＝33℃/W；θJC＝11℃/W。 これらの計測は、静止した空気の中に置かれたソリッド・グラウンド・プレーンを持った 6層のボードについて行われたものです。 オーダー・ガイド モデル 温度範囲 パッケージ パッケージ・オプション AD6644AST-40 AD6644AST-65 AD6644AST/PCB −25∼＋85℃（周辺温度） −25∼＋85℃（周辺温度） 52ピンLQFP（低背形クワッド・プラスティック・フラットパック） 52ピンLQFP（低背形クワッド・プラスティック・フラットパック） AD6644AST-65搭載の評価ボード ST-52 ST-52 注意 ESD（静電放電）の影響を受けやすいデバイスです。4000Vもの高圧の静電気が人体やテスト装置に容易に帯電し、 検知されることなく放電されることがあります。本製品には当社独自のESD保護回路を備えていますが、高エネル ギーの静電放電を受けたデバイスには回復不可能な損傷が発生することがあります。このため、性能低下や機能喪 失を回避するために、適切なESD予防措置をとるようお奨めします。 REV.0 5 WARNING! ESD SENSITIVE DEVICE AD6644 ピン機能説明 ピン番号 記号 機能 1､33､43 DVCC 3.3V電源（デジタル） 、出力段のみ 2､4､7､10､13､15､17､19､21､23､ GND グラウンド 25､27､29､34､32 3 2.4V（アナログ・リファレンス）、0.1μFのマイクロ波チップ・コンデンサ VREF でグラウンドにバイパス。 5 ENCODE エンコード入力、変換は立ち上がりエッジで開始。 6 ENCODE ENCODEの反転、差動入力。 8､9､14､16､18､22､26､28､30 AVCC 5Vアナログ電源。 11 AIN アナログ入力。 12 AIN AINの反転、差動アナログ入力。 20 C1 内部電圧リファレンス。0.1μFのマイクロ波チップ・コンデンサでグラウンドにバイパス。 24 C2 内部電圧リファレンス。0.1μFのマイクロ波チップ・コンデンサでグラウンドにバイパス。 31 DNC 無接続。 32 OVR オーバーレンジ・ビット。ハイになるとアナログ入力が±FSを超えたことを示す。 35 DMID 出力データ電圧中間点。ほぼ、（DVCC）/2に等しい。 36 D0（LSB） デジタル出力ビット（LSB） 、2の補数 37∼41､44∼50 D1∼D5､D6∼D12 デジタル出力ビット、2の補数 51 D13（MSB） デジタル出力ビット（MSB） 、2の補数 52 DRY データ・レディ出力 D4 GND D5 D6 DVCC D8 D7 D10 D9 D12 D11 DRY D13 (MSB) ピン配置 52 51 50 49 48 47 46 45 44 43 42 41 40 DVCC 1 39 D3 ピン1 目印 GND 2 VREF 3 38 D2 37 D1 36 D0(LSB) GND 4 ENCODE 5 35 DMID ENCODE 6 GND 7 AV CC 8 AD6644 34 GND 上面図 （実寸ではありません） 33 DVCC 32 OVR AV CC 9 GND 10 AIN 11 31 DNC AIN 12 GND 13 28 AV CC 30 AV CC 29 GND 27 GND C2 GND AV CC GND C1 GND AV CC GND GND AV CC AV CC GND AV CC 14 15 16 17 18 19 20 21 22 23 24 25 26 DNC＝無接続 6 REV.0 ADP3020 最小変換レート 最も低い周波数のアナログ信号のS/N比が、保証された限界 から3dB以上劣化しないようなエンコード・レートです。 仕様の定義 アナログ帯域幅 基本周波数（FFT解析によって決定される）のスペクトル・ パワーが3dB減衰するアナログ入力周波数です。 最大変換レート パラメータの試験が行われるエンコード・レートです。 アパーチャ遅延 ENCODEコマンドの立ち上がりエッジの50%の時点と、ア ナログ入力がサンプルされる時点の間の遅延です。 出力伝播遅延 ENCODEおよびENCODEの差動の交点、および全出力ビッ トが有効なロジック・レベルにある時点との間の遅延です。 アパーチャ不確定性（ジッター） アパーチャ遅延のサンプル間における変動です。 ノイズ（A/Dコンバータの任意の範囲について） 差動アナログ入力抵抗、差動アナログ入力容量、 差動アナログ入力インピーダンス 各アナログ・ポートにおいて測定される実数および複素数 のインピーダンスです。抵抗は静的に測定され、容量およ び差動入力インピーダンスはネットワーク・アナライザを 用いて測定されます。 VNOISE = FS dBm – Signal 10 dBFS ここで、Zはインピーダンス、FSは対象の周波数に対するデ バイスのフルスケール、S/N比は特定の入力レベルに対する 値であり、信号はA/Dコンバータの信号レベルをフルスケー ルの下方へのdB値で示したものです。この値には、熱ノイ ズと量子化ノイズの両方が含まれます。 差動アナログ入力電圧範囲 フルスケールの応答を得るために、コンバータに供給すべ きピークtoピークの差動電圧です。ピーク差動電圧は、あ る1つのピンでの電圧を測定し、これを位相が180度異なる 他のピンの電圧から減算して計算されます。ピークtoピー ク差動は、入力位相を180度回転させて、再びピークの測定 を行うことによって計算されます。ここで、2つのピークの 測定結果から差異が計算されます。 電源除去比 入力オフセット電圧の変化の電源電圧の変化に対する比です。 SINAD（Signal-to-Noise-and-Distortion） 信号のrms振幅（フルスケールの1dB下に設定）の、高調波 を含みDC成分を含まない他のスペクトル成分すべてを加算 したもののrms値に対する比です。 微分非直線性 任意のコードの幅の理想的な1LSBのステップからの偏差です。 S/N比（高調波なし） 信号のrms振幅（フルスケールの1dB下に設定）の、最初の 5つの高調波を含まずDC成分を含まない他のスペクトル成 分すべてを加算したもののrms値に対する比です。 エンコード・パルス幅／デューティ・サイクル パルスのハイの幅は、定格動作を達成するためにENCODE パルスが1の状態になければならない最小の時間であり、パ ルスのローの幅は、ENCODEパルスが0の状態になければな らない最小の時間です。t ENCHの変化におけるタイミングの 関係を参照してください。これらの仕様は、任意のクロッ ク・レートについて、受容可能なENCODEのデューティ・ サイクルを定義します。 スプリアス・フリー・ダイナッミック・レンジ（SFDR） 信号のrms振幅の、ピーク・スプリアス・スペクトル成分の rms値に対する比です。ピーク・スプリアス成分は、高調波 であるかどうかを問いません。dBc（信号レベルが低くなる につれ劣化）またはdBFS（常にコンバータのフルスケール と比較される）のいずれかによって表します。 フルスケール入力電力 dBmの単位で表されます。次の式によって計算されます。 V 2 Full Scale rms | Z| Input Power Full Scale =10 log 0 . 001 2トーン相互変調歪み除去 いずれかの入力トーンのrms値の、最悪の3次相互変調生成 信号のrms値に対する比であり、dBcで表されます。 2トーンSFDR いずれかの入力トーンののrms値の、ピーク・スプリアス成 分のrms値に対する比です。ピーク・スプリアス成分は、 IMD生成信号であるかどうかを問いません。dBc（信号レベ ルが低くなるにつれ劣化）またはdBFS（常にコンバータの フルスケールと比較される）のいずれかによって表します。 高調波歪み、2次 信号のrms振幅の第2の高調波成分のrms値に対する比であ り、dBcによって表されます。 高調波歪み、3次 信号のrms振幅の第3の高調波成分のrms値に対する比であ り、dBcによって表されます。 他のスプリアスの最悪値 信号のrms振幅の最悪スプリアス成分（2次および3次の高調 波を除く）のrms値に対する比であり、dBcで表されます。 積分非直線性 最小二乗法によって決定された「最適な直線」を用いて基準 線からの伝達関数の偏差を1LSB単位で測定したものです。 REV.0 | Z | × 0 . 001 ×10 7 AD6644 等価回路 DVCC VCH AV CC カレント・ ミラー AIN BUF T/H 500 Ω VCL VREF BUF VCH AV CC DVCC 500 Ω AIN VREF D0∼ D13, OVR, DRY T/H BUF VCL 図2 アナログ入力段 カレント・ ミラー 図5 デジタル出力段 負荷 AV CC AV CC AV CC AV CC 10k Ω AV CC 10k Ω ENCODE ENCODE AV CC 2.4V VREF 10k Ω 10k Ω 100 µ A 負荷 図6 図3 2.4Vリファレンス ENCODE入力 AV CC DVCC VREF AV CC 10k Ω AV CC DMID カレント・ ミラー 10k Ω C1 または C2 図4 補償ピン、C1またはC2 図7 8 DMIDリファレンス REV.0 代表的な性能特性―AD6644 0 75.0 ENCODE = 65MSPS AIN = 2.2MHz @ –1dBFS SNR = 74.5dB SFDR = 92dBc –10 –20 –30 ENCODE = 65MSPS, AIN = –1dBFS TEMP= – 25℃，+25℃，+85℃ 74.5 T= – 25℃ –40 74.0 S/N比−dB –50 –60 –70 –80 T= + 85℃ T= + 25℃ 73.5 73.0 –90 –100 72.5 –110 –120 –130 0 5 図8 10 15 周波数−MHz 20 25 72.0 30 2.2MHzシングル・トーン 5 0 図11 10 15 周波数−MHz 20 25 30 ノイズ 対 アナログ周波数（ナイキスト） 94 0 ENCODE = 65MSPS AIN = 15.5MHz @ –1dBFS SNR = 74dB SFDR = 90dBc –10 –20 –30 ENCODE = 65MSPS, AIN = –1dBFS 92 TEMP= – 25℃，+25℃，+85℃ 90 –40 最悪高調波−dB –50 –60 –70 –80 –90 T= + 25℃ T= – 25℃，+85℃ 88 86 84 –100 –110 82 –120 –130 0 5 図9 10 15 20 周波数−MHz 25 80 30 15.5MHzシングル・トーン 5 0 図12 10 15 20 アナログ入力周波数−MHz 25 30 高調波 対 アナログ周波数（ナイキスト） 75 0 ENCODE = 65MSPS AIN = 30MHz @ –1dBFS SNR = 73.5dB SFDR = 85dBc –10 –20 –30 ローノイズ・アナログ・ソース 74 73 –40 S/N比−dB –50 –60 –70 –80 –90 72 アナログ・ソースの位相ノイズに より性能が劣化 71 70 –100 –110 69 AIN = –1dBFS ENCODE = 65MSPS –120 –130 0 5 図10 REV.0 10 15 20 周波数−MHz 25 68 30 30MHzシングル・トーン 0 10 図13 9 20 50 70 30 40 60 アナログ入力周波数−MHz 80 90 ノイズ 対 アナログ周波数（IF） 100 AD6644 0 100 95 最悪の他のスプリアス –20 90 –30 –40 85 高調波−dBc ENCODE = 65MSPS AIN = 15MHz, 15.5MHz @ –7dBFS ディザなし –10 ENCODE = 65MSPS AIN = –1dBFS –50 80 –60 75 –70 –80 70 –90 高調波（2次、3次） –100 65 –110 60 55 –120 –130 10 0 20 30 40 50 60 70 80 90 100 5 0 10 アナログ周波数−MHz 図17 高調波 対 アナログ周波数（IF） 120 110 110 100 dBFS 100 最悪のスプリアス−dBFSおよびdBc 最悪のスプリアス−dBFSおよびdBc 図14 ENCODE = 65MSPS AIN = 15.5MHz 90 80 dBc 70 60 SFDR = 90dB 基準線 50 40 30 20 15 20 周波数−MHz 25 30 15MHzおよび15.5MHzの2トーン dBFS ENCODE = 65MSPS F1 = 15MHz F2 = 15.5MHz 90 80 dBc 70 60 SFDR = 90dB 基準線 50 40 30 20 10 10 0 –80 –70 –20 –60 –50 –30 –40 アナログ入力電力レベル – dBFS 図15 –10 0 –77 0 –67 –57 –47 –37 –27 入力電力レベル −（F1＝F2）dBFS 図18 シングル・トーンSFDR –7 –17 2トーンSFDR 100 0 ENCODE = 65MSPS AIN = 19MHz, 19.5MHz @ –7dBFS ディザなし –20 –30 AIN = 2.2MHz @ –1dBFS S/N比、最悪のスプリアス−dBおよびdBc –10 –40 –50 –60 –70 –80 –90 –100 –110 –120 –130 5 0 図16 10 15 20 周波数−MHz 25 95 90 85 80 75 S/N比 70 65 60 30 最悪のスプリアス 0 10 20 30 40 50 60 70 80 90 ENCODE−MHz 図19 19MHzおよび19.5MHzの2トーン 10 S/N比、最悪のスプリアス対エンコード REV.0 AD6644 0 0 ENCODE = 65MSPS AIN = 15.5MHz @ –29.5dBFS ディザなし –10 –20 –20 –30 –30 –40 –40 –50 –50 –60 –60 –70 –70 –80 –80 –90 –90 –100 –100 –110 –110 –120 –120 –130 0 5 10 図20 15 20 周波数−MHz 25 –130 30 0 90 80 60 50 40 SFDR = 90dB 基準線 30 –80 –30 –20 –70 –60 –50 –40 アナログ入力電力レベル−dBFS –10 ディザなし SFDR S/N比、最悪のスプリアス−dBおよびdBc 2.2MHz 最悪のスプリアス ENCODE = 65MSPS 85 30.5MHz 80 S/N比 75 30.5MHz 70 –10.0 5.0 –5.0 0 ENCODE入力電力−dBm SFDR = 90dB 基準線 –80 –60 –20 –70 –50 –40 –30 アナログ入力電力レベル−dBFS 図24 95 2.2MHz SFDR = 100dB 基準線 30 0 –90 0 ENCODE = 65MSPS AIN = 15.5MHz ディザ@−19dBm 40 10 図21 REV.0 ディザあり1M FFT 50 10 図22 30 60 20 65 –15.0 25 70 20 90 15 20 周波数−MHz 100 ENCODE = 65MSPS AIN = 15.5MHz ディザなし 70 0 –90 10 図23 最悪のスプリアス−dBc 最悪のスプリアス−dBc 80 5 ディザなし1M FFT 100 90 ENCODE = 65MSPS AIN = 15.5MHz @ –29.5dBFS ディザ@−19dBm –10 10.0 15.0 S/N比、最悪のスプリアス 対 クランプされた エンコード電力 11 ディザありSFDR –10 0 AD6644 低ジッターのECL/PECLが利用可能な場合には、以下に示すように 差動ECL/PECL信号をAC結合して入力ピンをエンコードできます。 優 れ たジッター 特 性 を 示 す デバ イスとして M o t o r o l a の MC100LVEL16 （または同ファミリー製品） があります。 動作原理 AD6644 A/Dコンバータ （ADC） は、3段階のサブレンジ・アーキテクチ ャを採用しています。これにより、低消費電力で小ダイ・サイズであり ながら、必要な精度と速度を達成しています。 機能ブロック図に示すように、AD6644はコンプリメンタリ （相補型） ア ナログ入力ピンAINとAINを備えています。各アナログ入力は、2.4V を中心として、このリファレンスから±0.55Vの範囲でスイングします （図2） 。AINとAINの位相差は180度なので、差動アナログ入力信 号は、2.2Vピークtoピークとなります。 両アナログ入力は、最初のトラック／ホールド、TH1の前にバッファさ れます。ENCODEパルスがハイの状態では、TH1はホールド・モード となります。TH1にホールドされた値は、5ビットの粗いADC1に入力 されます。ADC1のデジタル出力は、5ビットDACであるDAC1を駆動 します。DAC1は、レーザー・ トリミングで達成される14ビット精度を必 要とします。DAC1の出力は、TH3入力の遅延されたアナログ出力 から減算されて、第1の残差信号を生成します。TH2は、ADC1のデ ジタル遅延を補償するアナログ・パイプライン遅延を供給します。 第1の残差信号は、5ビットのADC2、5ビットのDAC2、パイプライン TH4で構成された第2の変換ステージに加えられます。第2のDAC は、10ビットの精度をトリムなしに達成できる必要があります。TH5に 対する入力は、DAC2の量子化された信号をTH4によってホールドさ れた第1の残差信号から減算して生成される、第2の残差信号です。 TH5は、最後の6ビットのADC3を駆動します。 ADC1、ADC2、ADC3からのデジタル出力は加算されて、デジタル誤 差補正ロジックの中で補正されて最終的な出力データを生成します。 結果として、2の補数の形式でコードされた14ビット・パラレルのデジタ ルCMOSコンパチブル・ワードが得られます。 VT 0.1 µ F 0.1 µ F T1–4T AD6644 0.1 µ F ENCODE VT 図26 エンコード用の差動ECL アナログ入力 高速・高ダイナミックレンジの最新A/Dコンバータの大半と同様に、 AD6644のアナログ入力は差動です。差動入力では、信号がアナ ログ段で処理されるため、オンチップでの動作特性を大きく向上でき ます。この特性改善の大部分は、偶数次の高調波を高い比率で 除去する差動アナログ段によるものです。これらは、プリント基板のレ ベルでも利点があります。第1に、差動入力は、グラウンドおよび電源 ノイズのような浮遊信号に対して高いコモン・モード除去比がありま す。また、これらは、ローカル発振器のフィード・スルーなどのコモン・モ ード信号に対しても良好な除去特性を示します。 AD6644の入力電圧範囲は、グラウンドから2.4Vだけオフセットされ ています。各アナログ入力は、500Ωの抵抗を介して2.4Vのバイアス 電圧および差動バッファの入力に接続されています （図2） 。入力の 抵抗ネットワークは、フォロアを適切にバイアスして直線性および範囲 を最適化します。このため、AD6644を駆動するアナログ・ソースは、 入力ピンに対してAC結合する必要があります。AD6644の差動入力 インピーダンスは1kΩなので、アナログ入力の電源要求事項はわず か−2dBmであり、ほとんどの場合ドライバ・アンプが省略できます。こ の高入力インピーダンスを最大限に活用するために、20：1のトランス が必要となります。これは大きな変圧比であり、満足な特性が得られ ない結果にもなりえます。この場合には、より低いステップ・アップ比を 使用できます。AD6644のアナログ入力を駆動するために推奨され る方法としては、4：1のRFトランスを用いることです。例えば、R Tが 6 0 . 4 Ωに設 定され R S が 2 5 Ωに設 定された場 合には、入 力は 4.8dBmのフルスケール・ ドライブで50Ωのソースとマッチします。トラン スの2次側の直列抵抗 （RS） を用いてトランスをADCから絶縁してくだ さい。これにより、ADCからのダイナミックな電流がトランスの2次側に 還流することを防止できます。終端抵抗 （RT） は、 トランスの1次側に 設ける必要があります。 AD6644の適用 AD6644のエンコード AD6644のエンコード信号は、動作特性の劣化を防止するために、 高品質で位相ノイズが極めて少ないソースを使う必要があります。 14ビット精度を維持するためには、エンコード・クロックの位相ノイズに ついて厳しい条件が課されます。ジッターの多いクロック・ソースを用 いた場合には、70MHzの入力信号についてのS/N比特性が、簡単 に3∼4dBも劣化します。完全な詳細については、当社のアプリケー ション・ノートAN501“Aperture Uncertainty and ADC System Performance” を参照してください。 最適な動作のためには、AD6644を差動クロックで駆動する必要が あります。エンコード信号は、通常、 トランスまたはコンデンサを介して ENCODEおよびENCODEピンにAC結合されます。これらのピンは 内部的にバイアスされており、バイアスを追加する必要はありません。 以下にAD6644をクロックする望ましい方法を示します。クロック・ソー ス （低ジッター） は、RFトランスによってシングル・エンドから差動に変換 されます。トランスの2次側の配線間のバックtoバックのショットキ・ダイ オードは、AD6644へ入力されるクロックの幅を、差動で約0.8Vp-p に制限します。これにより、クロックの大きな電圧スイングがAD6644 の他の部分に送り込まれる （フィード・スルー） のを防止し、ENCODE 入力に加わるノイズを制限します。適当な制限抵抗 （一般的に100 Ω） が1次側に直列に設けられた場合には、水晶クロック発振器を 使ってRFトランスを駆動することもできます。 クロック・ソース ENCODE ECL/ PECL T1–4T アナログ 入力信号 RS AIN RT AD6644 RS AIN 0.1 F 図27 トランス結合アナログ入力回路 ENCODE 100Ω AD6644 ENCODE HSMS2812 ダイオード 図25 水晶クロック発振器−差動エンコード 12 REV.0 AD6644 源の各ピンをデバイスと直接にデカップリングするために、高品質のセ DC結合が必要なアプリケーションでは、当社の新しい差動出力の オペアンプAD8138によってAD6644をドライブできます （図28） 。 ラミック・チップ・コンデンサの使用を強く推奨します。AD6644のピン AD8138オペアンプは、シングルエンドと差動の変換を行い、これによ 出力は、高周波数、高解像度の設計の実現を容易とします。すべ りシステム全体としてのコストが低減でき、レイアウトにおける制約が最 てのデジタル出力は、チップの両側に分離して配置されており、入力 小化されます。 は絶縁のために他方に配置されています。 デジタル経 路の配 置には注 意が 必 要です。デジタルの出力が CF A6644のアナログ部に結合されるのを防止するために、これらの出力 499Ω に最小限の容量性負荷を接続するべきです。AD6644の出力は、1 5V VIN 0.1µ F 499Ω 25Ω VOCM AD8138 25Ω 499Ω ゲートのみのファンアウトとすることを推奨します。 AIN AD6644 AIN デジタル 出力 エンコード回路のレイアウトも重要です。回路にノイズが受信されると、 デジタル化プロセスが阻害され、全体としての性能が低下します。エ VREF ンコード・クロックは、デジタル出力およびアナログ入力から絶縁する 499Ω 必要があります。 CF 図28 DC結合アナログ入力回路 ジッターについての配慮 A/DコンバータのSN比 （SNR） は予測可能です。A/Dコンバータのコ 電源 電源ソースの選択は慎重に行う必要があります。リニア電源を強く推 ードに正規化された場合、式1の3つの項によってS/N比が正確に示 奨します。スイッチング電源は、AD6644によって 「受信」 される可能性 がコンバータのノイズに影響を与えます。 されます。これらは、ジッター、平均DNL、誤差です。これらの各項 のある輻射成分を持つ傾向があります。各電源ピンは、パッケージ のなるべく近くで0.1μFのチップ・コンデンサでデカップルしてください。 SNR = –20 × log AD6644のデジタル電源とアナログ電源ピンは分離されています。ア (1 + ε ) 2N 2 + ( 2×π× fANALOG × t J RMS ) 2 + VNOISE 2N 2 1/2 RMS (1) ナログ電源にはAV CCと表示され、デジタル電源ピンにはDV CCと表 fANALOG＝ アナログ入力周波数。 示されます。AVCCおよびDVCCは、独立した電源としてください。これ t JRMS＝ エンコードのrmsジッター （エンコード・ソースおよび内部 は、デジタルの高速な出力スイングにより、スイッチング電流がアナロ エンコード回路の合計rms値） グ電源と結合することがあるからです。AVCCは、5Vから5%以内に ε＝ A/Dコンバータの平均DNL （典型的には0.41LSB） 保持するよう注意してください。AD6644はDVCC＝3.3Vで仕様規定 N＝ A/Dコンバータのビット数 されていますが、これは、この電圧がASICに共通する電源となって VNOISE RMS＝ A/Dコンバータのアナログ入力 （代表値は2.5LSB） に対 いるためです。 するrms熱ノイズです。 出力負荷 AD6644用のデータ・レシーバは慎重に設計してください。デジタル出 AD6644のような14ビットA/Dコンバータでは、アナログ周波数が増大 力によってシリーズの抵 抗（ 例えば 1 0 0 Ω ） を駆 動して、次に ことがあります。下の図は、ジッターが増大につれてのAD6644のS/N 74LCX574などのゲートに接続することを推奨します。容量性負荷を 比変化の予測を示したものです。図は上記の式から求められたもの 最小限にするために。各出力ピンに対しては、1つのゲートだけを接 です。 続してください。この例を、図30の評価ボードの概略図に示します。 アパーチャ・ジッターについての詳細は、当社のアプリケーション・ノー するにつれ、アパーチャ・ジッターがS/N比特性に大きな影響を与える AD6644のデジタル出力は、1V/nsの安定した出力スルーレートを持 トAN501“Aperture Uncertainty and ADC System Performance” を っています。代表的なCMOSゲートは、PCBの配線との組み合わせ 参照してください。 で10pF程度の負荷を持っています。このため、各ビット・スイッチで、 ビットあたり10mA （10pF×1V/1ns） のダイナミックな電流がデバイスか 80 ら流出します。フルスケールの遷移によって、出力段を介して最大 AIN = 30MHz 140mA （14ビット×10mA/ビット） の電流が発生する可能性があります。 AIN = 70MHz 75 シリーズ抵抗は、出力段に流入する可能性のある電流を制限する S/N比−dB ために、AD6644のなるべく近くに設置してください。これらのスイッチ ング電流は、グラウンドとDV CCピンの間に閉じ込められます。標準 TTLのゲートは、AD6644のダイナミックなスイッチング電流を大きく増 大させてしまうので、採用を避けてください。また、容量性負荷が増 70 AIN = 110MHz 65 加することにより、出力のタイミングが遅れてタイミング仕様が無効とな AIN = 150MHz 60 ることにも注意してください。デジタル出力のタイミングは10pFの負荷 AIN = 190MHz について保証されたものです。 55 0 レイアウトについての情報 評価ボードの概略図 （図30） は、AD6644の代表的な構成例を示し 図26 たものです。最良の結果を得るためには多層基板を推奨します。電 REV.0 0.1 13 0.2 0.3 0.4 ジッター – ps 0.5 エンコード用の差動ECL 0.6 AD6644 評価ボード AD6644の評価ボードは簡素な構成となっており、デバイス エンコード信号は、内蔵の水晶発振器U5による生成も可能 の評価に必要な回路がすべて含まれています。外部接続の またはENCODEのラベルがあるBNCコネクタを介した外部 必要があるのは電源、クロック、アナログ入力のみです。 エンコード・ソースに置き換え可能です。外部ソースを使 評価ボードには、ENCODEのための内部クロック発振器の 用する場合には、高品質で位相ノイズの極めて低いソース オプションが含まれます。AD6644のアナログ電源ピンへの にしてください。 電源は、パワー端子ブロック（PCTB2）を介して接続され AD6644の出力データは、74LCX574（U7、U2）ラッチによ ています。デジタル・インターフェースの電源は、J6の1ピ ってラッチされます。これらのラッチのクロックは、ジャ ンを介して接続されています。J2コネクタは、SoftCell受信 ンパE3∼E4またはE4∼E5の選択により決定されます。E3∼ シグナル・プロセッサ（AD6620、AD6624）評価ボードに E5は、クロックにゲートによる遅延をかけたもので、E4を 直接に接続されており、システム性能の完全な評価を実現 E5に接続することにより、AD6644のDataレディにより出力 します。 データをラッチできます。クロックは、BUFLAT（ピン19、 アナログ入力は、BNCコネクタを介して接続されており、 20）のラベルがある出力データ（J2）からも分配されます。 です。内蔵発振器は、OPT_CLKのラベルがあるSMAコネク これはAD6644の入力にトランス結合されています、トラン スの巻線比は1：4となっており、AD6644を駆動するための 入力電力を低減しています。 AD6644部品一覧 項目 数量 参照番号 解説 1 2 2 C1､C2 タンタル・チップ・コンデンサ10μF 1 C3､C7､C8､C9､C10､C11､C16､C30､C31､ セラミック・チップ・コンデンサ0508、0.01μF C32､C4､C22､C23､C24､C25､C26､C27､ C28､C29 3 8 C12､C13､C14､C17､C18､C19､C20､C21 セラミック・チップ・コンデンサ0508､0.01μF 4 1 CR1 HSMS2812表面実装型ダイオード 5 1 E3､E4､E5 3ピン・ヘッダー 6 4 F1､F2､F3､F4 フェライト（オプション） 7 2 J1､J6 PCTB2 8 1 J2 50ピン2列ヘッダー SMAコネクタ 9 1 J3 10 2 J4､J5 BNCコネクタ 11 1 R1 表面実装型抵抗1206､100Ω 表面実装型抵抗1206､60.4Ω 12 1 R2 13 4 R3､R4､R5､R8 表面実装型抵抗0805､449Ω（オプション、DC結合のみ） 14 2 R6､R7 表面実装型抵抗0805､25Ω 15 1 R9 表面実装型抵抗0805､348Ω 16 1 R10 表面実装型抵抗0805､615Ω 17 1 R35 表面実装型抵抗0805､49.9Ω 18 30 R36､R37､R38､R39､R40､R41､R42､R43､ 表面実装型抵抗0402､100Ω R44､R45､R46､R47､R48､R49､R50､R51､ R52､R53､R54､R55､R56､R57､R58､R59､ R60､R61､R62､R63､R64､R65 19 2 T2､T3 表面実装型トランス小型回路、巻線比1：4 20 1 U1 AD6644AST 14ビット 65MSPS A/Dコンバータ 21 2 U2､U7 74LCX574 8回路ラッチ 22 1 U3 AD8138シングル／差動アンプ（オプション、DC結合のみ） 23 2 U4､U6 NC7SZ32 2入力ORゲート 24 1 U5 CTSリーブ・フルサイズMX045水晶クロック発振器 14 REV.0 K1115 2 AIN J5 2 1 1 8 C4 100nF 14 R2 60.4 Ω R35 49.9 Ω GND OUT ENC J4 SMA OPT_CLK J3 7 VCC 1 R1 100 Ω C3 100nF 6 4 2 1 3P3VD 5VA V R8 499 Ω 6 V– V 3 AD6644ST/PCB概略図（GS02357D概略図） C30 100nF R7 25 Ω ENC ENC E5 E3 R6 25 Ω GND 5VA 5VA GND AIN AIN GND 13 12 11 10 9 8 7 6 5 GND 4 3 3P3V 1 GND 2 U1 BUFLAT GND AIN AIN AD6644ST 3P3V PCTB2 1 2 J1 C8 100nF D0 D1 D2 D3 GND GND AV CC DNC AV CC OVR DVCC GND DMID 14 15 16 17 18 19 20 21 22 23 24 25 26 AV CC GND AV CC GND ENC ENC GND VREF GND DVCC 52 51 50 49 48 47 46 45 44 43 42 41 40 1 2 C9 100nF F1 FERRITE C1 10 µF GND C7 100nF 30 5VA 29 GND 28 5VA 27 GND 31 32 35 PREF 34 GND 33 3P3V 36 37 38 39 + 注：点で表示した線は、オプションのアナログ入力です。 3 T1–4T 4 1 2 1:4 5 6 T3 5 4 CR1 VREF R4 499 Ω 2 + GND 1 8 2 U3 R5 499 Ω 5VA C27 100nF 1 3 VREF E4 C32 100NF OPT_LAT NC7SZ32 DR_OUT 4 HSMS2812 C28 100nF GND 3 AD8138 R3 499 Ω C29 100nF 1:4 1 2 T1–4T 3 R9 348 Ω 2 R10 615 Ω U4 5 3P3V T2 C22 100nF DRY AV CC U5 DR_OUT D13 GND NC GND D5 1 D4 F3 FERRITE D12 D11 D10 D9 D8 AV CC GND AV CC GND C1 5VA GND 5VA GND 5VA GND BNC BNC 3P3V GND D7 D6 DVCC GND 5VA GND 15 GND AV CC GND C2 GND 図30 AV CC + GND 5VA REV.0 C10 100nF C2 10 µF R43 R42 R41 R40 R39 R38 R36 R45 R46 R47 R48 R49 R50 R51 R44 C11 100nF C16 100nF GND 1 100 Ω 2 100 Ω 3 100 Ω 4 100 Ω 5 100 Ω 6 100 Ω 7 100 Ω 8 GND 9 GND 10 GND 1 100 Ω 2 100 Ω 3 100 Ω 4 100 Ω 5 100 Ω 6 100 Ω 7 100 Ω 8 100 Ω 9 GND 10 U7 20 19 20 C12 10nF C17 10nF C13 10nF C18 10nF 74LCX574 Q0 18 Q1 17 D2 Q2 16 Q3 D3 15 D4 Q4 14 D5 Q5 13 D6 Q6 12 D7 Q7 11 GND CLOCK D0 D1 OUT_EN VCC U2 GND 3 +V H1 H2 H3 H4 C20 10nF 1 2 F4 FERRITE C14 10nF 4 実装用穴 100 Ω 100 Ω 100 Ω 100 Ω 100 Ω 100 Ω 100 Ω C19 10nF BUFLAT 3P3VD R63 R62 R61 R60 R59 R58 R37 NC7SZ32 2 1 U6 5 3P3VD 3P3VD 100 Ω R65 100 Ω R52 R53 100 Ω R54 100 Ω 100 Ω R55 100 Ω R56 100 Ω R57 R64 100 Ω BUFLAT BUFLAT 74LCX574 D0 D1 19 Q0 18 Q1 17 D2 Q2 16 D3 Q3 15 D4 Q4 14 D5 Q5 13 D6 Q6 12 D7 Q7 11 GND CLOCK OUT_EN VCC J6 C23 100nF C21 10nF B05 B04 B03 B02 B01 B00 GND GND GND GND GND GND OVR GND B13 B12 B11 B10 B09 B08 B07 B06 GND C24 100nF 5VA PCTB2 1 2 20 28 30 27 29 36 38 40 42 44 46 48 50 35 37 39 41 43 45 47 49 C25 100nF 3P3V C26 100nF GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND 3P3VD HEADR50 34 33 32 26 25 31 24 23 22 18 19 21 16 14 13 17 12 11 15 8 6 10 9 5 7 2 4 3 J2 2 1 1 F2 FERRITE AD6644 + AD6644 図31 AD6644ST/PCB上面シルクスクリーン 図32 AD6644ST/PCB上面銅配線 16 REV.0 AD6644 図33 AD6644ST/PCB下面シルクスクリーン 図34 REV.0 AD6644ST/PCB下面銅配線 17 AD6644 図35 図36 AD6644ST/PCBグラウンド層−第2層および第5層（ネガ表示） AD6644ST/PCB“スプリット”電源層−第3層および第4層（ネガ表示） 18 REV.0 AD6644 外形寸法 サイズはインチと（mm）で示します。 52ピン・プラスチック低背型クワッド・フラットパック （ST-52） 0.063 (1.60) MAX 0.472 (12.00) SQ 0.030 (0.75) 0.018 (0.45) 39 27 40 26 実装面 0.394 (10.0) SQ 上面図 （ピンは下部） 14 52 0.006 (0.15) 0.002 (0.05) 0.057 (1.45) 0.053 (1.35) REV.0 1 13 0.026 (0.65) BSC 19 0.015 (0.38) 0.009 (0.22) PRINTED IN JAPAN TDS5/2000/2000 AD6644 このデータシートはエコマーク認定の再生紙を使用しています。 20 REV.0