初步 CY14B116K/CY14B116M 具有实时时钟功能的 16 Mbit (2048 K × 8/1024 K × 16) nvSRAM 特性 ■ ■ 16 Mbit 的非易失性静态随机存取存储器 （nvSRAM） ❐ 访问时间为 25 ns 和 45 ns ❐ 内部采用 2048 K × 8 （CY14B116K）、 1024 K × 16 （CY14B116M） ❐ 只需一个小电容，即可在断电时实现自动存储 ❐ 可通过软件、器件引脚或断电时自动存储来触发存储至 QuantumTrap 非易失性元件 ❐ 可通过软件或加电触发回读 至 SRAM 可靠性高 ❐ ❐ ❐ ■ ■ ■ 功能说明 无限次读、写和回读循环 一百万次 QuantumTrap 存储周期 数据保留：时长为 20 年 睡眠模式操作 功能齐全的实时时钟 （RTC） ❐ 看门狗定时器 ❐ 带可编程中断的时钟警报 ❐ 备用电源失败指示 ❐ 可编程频率 （1Hz、 512 Hz、 4096 Hz、 32.768 kHz）方波 输出 ❐ RTC 的备用电容或电池 ❐ 0.45 mA 的备用电流 （典型值） 赛普拉斯 CY14B116K/CY14B116M 将 16 Mbit 的 nvSRAM 和功 能齐全的 RTC 整合在一个单片集成电路中。 nvSRAM 是一种快 速 SRAM，其中每个存储器单元中都包含非易失性元件。该存储 器采用 “2048K 字节，每字节 8 位 ” 或 “1024 K 字，每字 16 位 ” 的组织方式。嵌入式非易失性元件通过采用 QuantumTrap 技术，打造出了世界上最可靠的非易失性存储器。可以在无限制 的时间内对 SRAM 进行读写操作。对 SRAM 进行读操作时，位 于非易失性单元内的数据不会发生改变。断电时，数据会从 SRAM 自动转移到非易失性元件内（“ 存储 ” 操作）。加电时， 数据会从非易失性存储器回读到 SRAM （“ 回读 ” 操作）。“ 存储 ” 和 “ 回读 ” 操作也可以在软件控制下执行。 RTC 功能提供了一个带闰年跟踪及可编程高精度振荡器的精确 时钟。可以编程警报功能，以便设置定期的分、时、日或月警报。 它也是一个可编程的看门狗定时器。 低功耗 访问时间为 45 ns，活动模式下的电流为 75 mA ❐ 待机模式下的电流为 750 mA ❐ 睡眠模式下的电流为 10 mA ❐ ■ 工作电压：VCC = 2.7 V 至 3.6 V ■ 工业温度范围：–40 °C 至 +85 °C ■ 封装 44 薄型小尺寸封装 （TSOP II） ❐ 54 薄型小尺寸封装 （TSOP II） ❐ 165 细间距球栅阵列 （FBGA）封装 ❐ ■ 符合 RoHS 勘误表：工程样本并不满足 （tHA）的写入操作结束后的地址保持时间和静电放电电压的规范。 有关芯片勘误表的信息，请查看第 40 页上的勘误表。具体内容包括触发 条件、受影响器件以及推荐的解决方案。 赛普拉斯半导体公司 文档编号：001-92864 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期：July 30, 2014 初步 CY14B116K/CY14B116M 逻辑框图 [1, 2, 3] V CC V CAP V RTCcap V RTCbat POWER CONTROL SLEEP MODE CONTROL A 0-A11 ROW DECODER QUANTUMTRAP 4096 X 4096 STORE STORE / RECALL CONTROL ZZ HSB RECALL STATIC RAM ARRAY 4096 X 4096 SOFTWARE DETECT A 2-A14 OE [4] CE CONTROL LOGIC OUTPUT BUFFERS COLUMN IO SENSE AMPS DQ 0-DQ 15 INPUT BUFFERS WE BLE BHE ZZ RTC X out X in INT COLUMN DECODER MUX A 0-A20 A 12-A20 注释： 1. 地址 A0 - A20 适用于 x8 配置；地址 A0 - A19 适用于 x16 配置。 2. 数据 DQ0–DQ7 适用于 × 8 配置；数据 DQ0–DQ15 适用于 × 16 配置。 3. BHE 和 BLE 仅适用于 ×16 配置。 4. TSOP II 封装基于单 CE 选项，而 BGA 封装则基于双 CE 选项。在本数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 LOW 和 CE2 为 HIGH 时， CE 将为 LOW。在其他情况下， CE 为 HIGH。 文档编号：001-92864 版本 ** 页 2 /44 初步 CY14B116K/CY14B116M 目录 引脚分布 ............................................................................. 4 器件操作 ............................................................................. 6 SRAM 读取 ......................................................................... 6 SRAM 写入 ......................................................................... 6 自动存储操作 （断电）........................................................ 6 硬件存储 （HSB）操作 ...................................................... 7 硬件回读 （加电）............................................................... 7 软件存储 .............................................................................. 7 软件回读 .............................................................................. 7 睡眠模式 ............................................................................. 8 阻止自动存储 ...................................................................... 9 数据保护 ........................................................................... 10 实时时钟操作 .................................................................... 10 nvTime 操作 .............................................................. 10 时钟操作 .................................................................... 10 读取时钟 .................................................................... 10 设置时钟 .................................................................... 10 备用电源 .................................................................... 10 停止和启动振荡器...................................................... 11 校准时钟 .................................................................... 11 警报 ........................................................................... 11 看门狗定时器............................................................. 12 可编程方波发生器...................................................... 13 功耗监控器 ................................................................ 13 备用电源监控器 ......................................................... 13 中断 ........................................................................... 13 标志寄存器 ................................................................ 15 RTC 外部组件............................................................ 15 RTC 的 PCB 设计注意事项............................................... 16 布局要求 .................................................................... 16 最大额定值......................................................................... 22 工作范围 ............................................................................ 22 直流电气特性 ..................................................................... 22 文档编号：001-92864 版本 ** 数据保留与耐久性............................................................. 23 电容 .................................................................................. 23 热电阻 ............................................................................... 23 交流测试条件 .................................................................... 24 RTC 特性 .......................................................................... 24 交流开关特性 .................................................................... 25 自动存储 / 加电回读特性 ................................................... 29 度睡眠模式的特性............................................................. 30 软件控制的存储和回读 特性 .................................................................................. 31 硬件存储特性 .................................................................... 32 对于 ×16 配置 ............................................................ 33 SRAM 操作的真值表 ........................................................ 33 对于 ×8 配置 ............................................................. 33 对于 ×16 配置 ........................................................... 34 订购信息 ........................................................................... 35 封装图............................................................................... 36 缩略语............................................................................... 39 文档规范 ........................................................................... 39 测量单位 .................................................................... 39 勘误表............................................................................... 40 受影响的器件型号...................................................... 40 16 Mbit （2048 K × 8， 1024 K × 16） nvSRAM 合格状态 .................................................................... 40 16 Mbit （2048 K × 8， 1024 K × 16） nvSRAM 勘误表 总结 ........................................................................... 40 文档修订记录页 ................................................................. 43 销售、解决方案和法律信息 ............................................... 44 全球销售和设计支持 ................................................... 44 产品 ............................................................................ 44 PSoC® 解决方案 ........................................................ 44 赛普拉斯开发者社区 ................................................... 44 技术支持 .................................................................... 44 页 3 /44 初步 CY14B116K/CY14B116M 引脚分布 图 1. 引脚框图：44 引脚 TSOP II （×8） INT A20 A0 A1 A2 A3 A4 CE DQ0 DQ1 VCC VSS DQ2 DQ3 WE A5 A6 A7 A8 A9 Xout Xin 1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 44 43 42 41 40 39 38 37 36 35 34 33 32 31 44 - TSOP II (x8) 顶视图 （不按比例） 15 16 17 18 19 20 21 22 30 29 28 27 26 25 24 23 2 3 图 2. 引脚框图：54 引脚 TSOP II （×16） INT A19 A0 HSB NC[5] A19 A18 A17 A16 A15 OE DQ7 DQ6 VSS VCC DQ5 DQ4 VCAP A14 A13 A1 A2 A3 A4 CE DQ0 DQ1 DQ2 DQ3 VCC VSS DQ4 DQ5 DQ6 DQ7 WE A5 A6 A7 A8 A9 NC A12 A11 A10 VRTCcap VRTCbat Xout Xin 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 54 - TSOP II (x16) 顶视图 （不按比例） 17 18 19 20 21 22 23 24 25 26 27 图 3. 引脚框图：165 球形焊盘 FBGA （×16） 4 5 6 7 8 9 HSB A18 A17 A16 A15 OE BHE BLE DQ15 DQ14 DQ13 DQ12 VSS VCC DQ11 DQ10 DQ9 DQ8 VCAP A14 A13 A12 A11 A10 NC VRTCcap VRTCbat 10 11 A NC A6 A8 WE BLE CE1 NC OE A5 A3 NC B NC DQ0 DQ1 A4 BHE CE2 NC A2 NC NC NC C ZZ NC NC VSS A0 A7 A1 VSS NC DQ15 DQ14 D NC DQ2 NC VSS VSS VSS VSS VSS Xin NC NC E NC VCAP NC VCC VSS VSS VSS VCC Xout DQ13 NC F NC DQ3 NC VCC VCC VSS VCC VCC NC NC DQ12 G HSB NC NC VCC VCC VSS VCC VCC NC NC NC H NC NC VCC VCC VCC VSS VCC VCC VCC NC NC J NC NC NC VCC VCC VSS VCC VCC NC DQ8 NC K NC NC DQ4 VCC VCC VSS VCC VCC NC NC NC L NC DQ5 NC VCC VSS VSS VSS VCC NC NC DQ9 M NC NC NC VSS VSS VSS VSS VSS NC DQ10 NC N INT DQ6 DQ7 VSS A11 A10 A9 VSS NC NC NC P NC NC NC A13 A19 VRTCbat A18 A12 NC DQ11 NC A16 NC[5] A14 NC NC R NC NC A15 NC A17 VRTCcap 注释： 5. 32 Mbit 的地址扩展。 NC 引脚未连接到芯片。 文档编号：001-92864 版本 ** 页 4 /44 初步 CY14B116K/CY14B116M 表 1. 引脚定义 引脚名称 A0 – A20 A0 – A19 DQ0 – DQ7 DQ0 – DQ15 WE I/O 类型 说明 地址输入。使用该引脚选择用于 ×8 配置的 2,097,152 nvSRAM 字节的其中一个。 输入 输入 / 输出 输入 地址输入。使用该引脚选择用于 ×16 配置的 1,048,576 nvSRAM 字的其中一个。 用于 ×8 配置的双向数据输入 / 输出线。根据操作将该引脚作为输入或输出使用。 用于 ×16 配置的双向数据输入 / 输出线。根据操作将该引脚作为输入或输出使用。 写使能输入，为低电平有效。当该引脚为低电平时， I/O 引脚上数据被写入到特定的地址。 TSOP II 封装中的芯片使能输入，为低电平有效。该引脚为低电平时，将选择芯片。处于高电平时，则 取消选择芯片。 CE 输入 CE1, CE2 FBGA 封装中的芯片使能输入。器件被选中，然后在 CE1 的下降沿 （CE2 为 HIGH）或在 CE2 的上升 沿 （CE1 为 LOW）访问存储器。 OE 输入 输出使能，低电平有效。低电平有效输入 OE 在读周期内使能数据输出缓冲器。将 OE 置为高电平时会 使 I/O 引脚进入三 态。 BLE 输入 字节使能，低电平有效。该引脚为 LOW （低电平）时，它将使能 DQ7–DQ0。 BHE 输入 字节使能，低电平有效。该引脚为低电平时，它将使能 DQ15–DQ8。 ZZ[6] 输入 睡眠模式使能。当 ZZ 引脚被拉低时，器件将进入低功耗睡眠模式，这时器件的功耗是最低的。由于对 此输入与 CE 进行了逻辑 AND 运算，所以为了正常运行， ZZ 需要置为 HIGH。 Xout[7] 输出 晶振连接。启动时驱动晶振。 Xin[7] 输入 晶振连接。对于 32.768 KHz 晶振。 VRTCcap[7] 电源 电容供应的 RTC 备用电源电压。如果要使用 VRTCbat，则必须让其保持未连接状态。 VRTCbat[7] 电源 电池供应的 RTC 备用电源电压。如果要使用 VRTCcap，则必须让其保持未连接状态。 INT[7] 输出 中断输出 / 校准 / 方波。可编程此引脚，以响应时钟警报、看门狗定时器以及功耗监控器另外，可以将 其配置为高电平有效 （推或拉）或低电平 （开漏）有效。在校准模式下，可输出 512 Hz 方波。在方 波模式下，用户可选择 1 Hz、 512 Hz、 4096 Hz 或 32768 Hz 频率做为连续输出。 VCC 电源 器件的电源输入。 VSS 电源 器件的接地。必须连接至系统地面。 HSB 输入 / 输出 VCAP 电源 自动存储电容。在断电期间给 nvSRAM 供电是为了在该过程中将数据从 SRAM 存储到非易失性元件 内。 NC NC 未连接。芯片板未连接到封装引脚。 硬件存储繁忙 （HSB）。该输出为低电平时，它表示硬件存储正在执行过程中。当在芯片外部将其置 于低电平时，它表示一个非易失性存储操作。在每次硬件和软件存储操作之后， HSB 通过标准输出高 电流在简短时间内 （tHHHD）变为高电平，然后通过内部弱上拉电阻一直保持高电平 （外部上拉电阻 连接可选）。 注释： 6. 165 球形焊盘 FBGA 封装才支持睡眠模式性能。 7. 如果不使用 RTC 功能，则必须让其保持未连接状态。 文档编号：001-92864 版本 ** 页 5 /44 初步 器件运行 CY14B116K/CY14B116M nvSRAM 由两个相同物理单元中的成 对功能组件组成。它们是一个 SRAM 存储器单元和一个非易失性 QuantumTrap单元。SRAM储存器单元可作为标准快速静态RAM 工作。加电时，SRAM 中的数据被自动传输到非易失性单元（存 储操作），或从非易失性单元传输到 SRAM （回读操作）。“ 存 储 ” 和 “ 回读 ” 操作也可以在软件控制下执行。使用该独特的 架构，所有单元都可以并行存储和回读。在存储和回读操作期 间， SRAM 读写操作被禁止。 CY14B116K/CY14B116M 支持对 SRAM 进行无限制的读写操作。此外，它还提供无限次从非易失 性单元的回读操作以及最多 100 万次存储操作。欲了解读写模式 的完整说明，请参考 第 33 页上的 SRAM 操作的真值表 。 CY14B116K/CY14B116M 在正常工作时，器件从 VCC 吸取电流，以给 VCAP 引脚连接的电 容充电。在断电期间内，芯片使用该存储的电荷执行存储操作。 如果 VCC 引脚的电压降到 VSWITCH 以下，器件将自动断开 VCAP 引脚与 VCC 的连接。这时，通过使用 VCAP 电容提供的电源初始 化存储操作。 注意 ：如果电容未与 VCAP 引脚连接，则必须使用第 9 页上的阻 止自动存储中指定的软序列禁用自动存储。如果在 VCAP 引脚上 没有电容时启用自动存储，则器件将在没有足够电荷的情况下尝 试自动存储操作以完成存储。这样会破坏 nvSRAM 中存储的数 据。 图 4. 自动存储模式 VCC SRAM 读取 当 CE 和 OE 为低电平，且 WE、 ZZ 和 HSB 为高电平时， CY14B116K/CY14B116M 将执行读周期。引脚 A0–A20 或 A0–A19 果 CE 或 OE 启动了读取操作，输出在 tACE 或 tDOE 中较晚者时 VCC 10 k: 上的地址确定 2,097,152 数据字节中的访问字节或 1,048,576 字 （每字的大小为 16 位）中的访问字。字节使能（BHE、BLE）确 定将哪些字节使能为输出 （在 16 位字的情况下）。当读取由地 址转换触发时，输出在经过 tAA （读取周期 1）时长后有效。如 0.1 uF WE VCAP 有效 （读取周期 2）。数据输出在 tAA 访问时间内反复响应地址 变化而不需要切换任何控制输入引脚。这一直有效，直到另一个 地址变化或直到 CE 或 OE 变为高电平，或 WE 或 HSB 变为低电 平为止。 V SS VCAP SRAM 写入 当 CE 和 WE 均为低电平且 HSB 为高电平时，将执行写循环。地 址输入必须稳定才能进入写周期，并且必须保持稳定状态，直到 CE 或 WE 在周期结束时变为高电平为止。如果数据在 WE 控制 的写入结束前或在 CE 控制的写入结束前的 tSD 时有效，则公用 I/O 引脚 DQ0–DQ15 上的数据被写入到存储器中。字节使能输入 （BHE、BLE）确定在 16 位字的情况下写入哪些字节。在整个写 周期期间保持 OE 为高电平以避免公用 I/O 线路上出现数据总线 争用。如果 OE 为低电平，则内部电路将在 WE 变为低电平之后 的 tHZWE 时间内关闭输出缓冲器。 自动存储操作 （断电） 图 4 显示的是自动存储操作的正确存储电容 （VCAP）连接。请 参考第 22 页上的直流电气特性，了解 VCAP 的大小。 VCAP 引脚 上的电压通过芯片上的电压调节器输入到 VCC。上拉电阻应该置 于 WE 上，以在加电期间保持其处于非活动状态。仅当 WE 信号 在加电期间为三态时，该上拉电阻才有效。当 nvSRAM 退出加电 回读时，主微控制器必须处于活动状态或者 WE 保持非活动状 态，直到主微控制器退出复位状态为止。 为了降低不必要的非易失性存储，将忽略自动存储和硬件存储操 作，除非在最新的存储或回读周期后至少发生了一次写操作（这 些操作设置了写入锁存）。无论是否发生写操作，都会执行软件 触发的存储周期。 CY14B116K/CY14B116M 使用三个存储操作之一将数据存储到 非易失性 QuantumTrap 单元，具体如下：由 HSB 激活的硬件 存储操作；由地址序列激活的软件存储操作；器件断电时自动存 储操作。自动存储操作是 nvSRAM 的独有特性，在 CY14B116K/CY14B116M 上默认使能该特性。 文档编号：001-92864 版本 ** 页 6 /44 初步 硬件存储 （HSB）操作 CY14B116K/CY14B116M 提供了 HSB 引脚以控制和确定存储操 作。 HSB 引脚用于请求硬件存储周期。当 HSB 引脚被设置为低 电平时，器件将在 tDELAY 的时间后有条件地启动存储操作。仅在 最后一个存储或回读周期后发生了对 SRAM 的写操作时，存储周 期才开始。HSB 引脚还可作为开漏驱动器（内部 100 k 弱上拉 电阻）使用，它在进行存储 （通过任何手段触发的）时在内部变 为低电平以指示繁忙状态。 注意：在每次硬件和软件存储操作之后，HSB 通过标准输出高电 流在短时间内 （tHHHD）变为高电平，然后通过内部 100 k 上 拉电阻一直保持高电平。 在 HSB 通过任何手段变为低电平时进行的 SRAM 写操作要在启 动存储操作之前给定的时间 （tDELAY）内完成。但是，在 HSB 变为低电平后请求的任何 SRAM 写周期都被禁止，直到 HSB 变 为高电平。如果未设置写锁存，则 HSB 不会被器件置为低电平。 但是所有 SRAM 读和写周期都被禁止，直到主微控制器或其他外 部源使 HSB 变回高电平。 在任何存储操作期间，无论它如何启动，器件都会继续将 HSB 引 脚设置为低电平，仅在存储完成时才会释放。存储操作完成后， 如果 HSB 引脚变回高电平，nvSRAM 存储器访问将在 tLZHSB 的 时间内被禁止。如果不使用 HSB，让其保持未连接状态即可。 硬件回读 （加电） 加电时或任何低功率状态之后 （VCC < VSWITCH），内部回读请 求将被锁存。如果加电时 VCC 再次超过 VSWITCH，将自动启动回 读周期并需要 tHRECALL 的时间来完成。在此期间， HSB 驱动器 将 HSB 引脚设置为低电平，对 nvSRAM 的所有读和写操作都将 被禁止。 CY14B116K/CY14B116M 从而启动软件存储周期。在存储周期期间，首先擦除上一个非易 失性数据，接下来执行非易失性元件程序。启动存储周期后将禁 用续写操作，直到该周期完成。 由于特定地址的读取序列用于存储启动，所以在该序列中要避免 其他读或写访问干预。否则该序列将被中止，并且不会发生任何 存储或回读操作。 若要启动软件存储周期，必须执行下列读取序列： 1. 读取地址 0x4E38，有效读取 2. 读取地址 0xB1C7，有效读取 3. 读取地址 0x83E0，有效读取 4. 读取地址 0x7C1F，有效读取 5. 读取地址 0x703F，有效读取 6. 读取地址 0x8FC0，启动存储周期 该软件序列可以在六个读取序列中 WE 都保持高电平的情况下通 过 CE 或 OE 控制的读取来锁定。在序列中输入第六个地址之后， 存储周期将立即开始，且芯片被禁用。HSB 被置为低电平。 达到 tSTORE 周期时间后， SRAM 再次被激活以进行读和写操作。 软件回读 通过软件地址序列将数据从非易失性存储器传输到 SRAM。同软 件存储周期的启动相似，当想要启动软件回读操作时，也会以相 同的方式执行一个读序列。若要启动回读周期，需要执行下列 CE 或 OE 控制的读操作序列： 1. 读取地址 0x4E38，有效读取 2. 读取地址 0xB1C7，有效读取 3. 读取地址 0x83E0，有效读取 4. 读取地址 0x7C1F，有效读取 5. 读取地址 0x703F，有效读取 6. 读取地址 0x4C63，启动回读周期 软件存储 在内部，回读是两步程序。首先，清除 SRAM 数据；然后，将非 易失性信息传输到 SRAM 单元。在 tRECALL 周期时间后，SRAM 通过软件地址序列将数据从 SRAM 传输到非易失性存储器内。按 六个特定地址的准确顺序执行连续的 CE 或 OE 控制的读周期， 再次处于就绪状态，以进行读和写操作。回读操作不会更改非易 失性元件中的数据。 文档编号：001-92864 版本 ** 页 7 /44 初步 CY14B116K/CY14B116M 于断电模式。器件退出睡眠模式时，RTC 电路的电源转回 VCC 电 睡眠模式 在睡眠模式下，器件的电源电流 （IZZ）为最低的。器件在设置 源，并由主电源 （VCC）控制。 ZZ 引脚为低电平后进入低功耗睡眠模式。进入睡眠模式后， nvSRAM 执行一个存储操作，将数据存储到非易失性的存储器， 然后进入低功耗模式。从进入睡眠模式时，器件在 tSLEEP 时间后 ZZ 引脚取消激活为 HIGH 时，在用户可以访问器件前将发生一段 延迟时间 tWAKE。如果不采用睡眠模式，应该将 ZZ 引脚连接到 开始消耗 IZZ 电流。当 ZZ 引脚为低电平时，除了 ZZ 引脚外，忽 注意：当 nvSRAM 进入睡眠模式时，它将启动一个非易失性存储 周期。这时，每次进入睡眠模式时，将失去一个擦写周期，除非 从存储 / 回读的最后操作起不对 nvSRAM 进行任何写操作。 略所有输入引脚。在睡眠模式下，将不能对 nvSRAM 进行正常操 作。 当器件 进 入 睡 眠 模 式时， RTC 电 路 的 电 源 转 变 为备用电源 （VRTCcap 或 VRTCbat）。晶体振荡器同时进入低功耗模式，类似 VCC。 注意：如果加电过程中 ZZ 引脚为低电平，则器件将不会进入睡 眠模式。然而， I/O 处于三态化状态，直到 ZZ 引脚被取消激活 （高电平）为止。 图 5. 睡眠模式 （ZZ）流程图 Power Applied After tHRECALL After tWAKE Device Ready CE = HIGH ZZ = HIGH CE = LOW ZZ = HIGH CE = LOW; ZZ = HIGH Active Mode (ICC) Standby Mode (ISB) CE = HIGH; ZZ = HIGH CE = Don’t Care ZZ = HIGH ZZ = LOW ZZ = LOW Sleep Routine After tSLEEP Sleep Mode (IZZ) 文档编号：001-92864 版本 ** 页 8 /44 初步 CY14B116K/CY14B116M 表 2. 模式选择 CE[8] H WE X OE X BHE， BLE[9] X A15 - A0[10] X L H L L X 读取 SRAM 输出数据 活动 L L X L X 写入 SRAM 输入数据 活动 L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8B45 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储禁用 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 活动 [11] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4B46 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储使能 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 活动 [11] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8FC0 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性存储 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 活动 ICC2[11] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4C63 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性回读 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 活动 [11] 阻止自动存储 通过启动自动存储禁用的序列，可以禁用自动存储功能。使用与 软件存储启动类似的方式执行读操作序列。若要启动自动存储禁 用的序列，必须执行下列 CE 或 OE 控制的读操作序列： 模式 I/O 功耗 未选中 输出高阻态 待机 1. 读取地址 0x4E38，有效读取 2. 读取地址 0xB1C7，有效读取 3. 读取地址 0x83E0，有效读取 4. 读取地址 0x7C1F，有效读取 5. 读取地址 0x703F，有效读取 6. 读取地址 0x4B46，自动存储使能 1. 读取地址 0x4E38，有效读取 2. 读取地址 0xB1C7，有效读取 3. 读取地址 0x83E0，有效读取 4. 读取地址 0x7C1F，有效读取 5. 读取地址 0x703F，有效读取 6. 读取地址 0x8B45，自动存储禁用 数据保护 通过启动自动存储使能序列，可以重新使能自动存储。使用与软 件回读启动类似的方式执行读操作序列。若要启动自动存储使能 序列，必须执行下列 CE 或 OE 控制的读操作序列： CY14B116K/CY14B116M 通过禁止外部启动的存储和写操作， 在低电压状态下阻止破坏数据。当 VCC 低于 VSWITCH 时，将检 如果禁用或重新使能自动存储功能，则必须执行手动软件存储操 作才能在后续的断电循环中保存自动存储的状态。器件出厂时已 使能自动存储功能，且已在所有单元中写入了 0x00。 测到低电压状态。 如果 CY14B116K/CY14B116M 在加电时处于 注释： 8. TSOP II 封装基于单 CE 选项，而 BGA 封装则基于双 CE 选项。在本数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 LOW 和 CE2 为 HIGH 时， CE 将为 LOW。在其他情况下， CE 为 HIGH。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不支持中间电压。 9. BHE 和 BLE 仅适用于 ×16 配置。 10. CY14B116K 上有 21 个地址行 （CY14B116M 上有 20 个地址行），其中只有 13 个地址行 （A14 - A2）用于控制软件模式。剩余的地址行无需关注。 11. 六个连续的地址必须按顺序列出。 WE 在六个周期期间必须为高电平才能使能非易失性周期。 文档编号：001-92864 版本 ** 页 9 /44 初步 写模式 （CE 和 WE 均为低电平），在回读或存储后将禁止写操 作，直到 tLZHSB （HSB 到输出有效的时间）后使能 SRAM 为 止。这样可以防止在加电或掉电时的意外写操作。 实时时钟操作 nvTime 操作 CY14B116K/CY14B116M 提供了具有时钟、警报、看门狗、中 断和控制功能的内部寄存器。RTC 寄存器使用 SRAM 中最后 16 个地址。时钟和定时器信息寄存器间的内部双缓冲可阻止在读或 写期间访问被传输的内部时钟数据。双缓冲技术还避免了在访问 时钟数据期间影响正常的定时计数或内部时钟的准确性。时钟和 警报寄存器以 BCD 格式存储数据。 下面各节内容描述的是 CY14B116K 的 RTC 功能。除了 RTC 寄 存器地址外， CY14B116M 的描述内容也一样。 CY14B116K 的 RTC 寄存器地址的取值范围为 0x1FFFF0 到 0x1FFFFF，而 CY14B116M 的取值范围从 0xFFFF0 至 0xFFFFF。请参考第 17 页上的表 6 和第 18 页上的表 7，了解有关寄存器映射描述的详细 信息。 时钟操作 时钟寄存器以一秒的增量保存时间，最长达 9,999 年。时间可被 设置为任何日历时间；时钟自动记录某月某日、某周某日、闰年 及世纪转换。专用于时钟功能的寄存器共有八个，用于设置写周 期时间以及读取周期时间。这些寄存器包含 BCD 格式的时间。定 义为 “0” 的位目前不可用，这些位被保留以供赛普拉斯将来使 用。 读取时钟 双缓冲 RTC 寄存器结构降低了从时钟读取错误数据的可能性。当 读取位 “R” （位于标志寄存器 0x1FFFF0 位置）设置为 “1” 时，在读取时钟数据之前对 CY14B116K 计时寄存器的内部更新 将停止，以防止读取正在转换的数据。停止寄存器的更新不会影 响时钟的准确性。 当 RTC 器件的读取序列启动后，用户计时寄存器的更新将停止， 直到向读取位 “R”（位于标志寄存器的 0x1FFFF0 位置中）写 入 “0” 后才重新开始更新。读取序列完成后，所有 RTC 寄存 器在 20 ms 内同时更新。 文档编号：001-92864 版本 ** CY14B116K/CY14B116M 设置时钟 对 RTC 器件进行写访问将停止计时寄存器更新，而当写入位 “W”（位于标志寄存器的 0x1FFFF0 位置）设置为 “1” 时允 许用户设置时间。然后，正确的星期、日期和时间被写入寄存器， 且必须为 24 小时 BCD 格式。写入的时间称为 “ 基准时间 ”。 该值保存在非易失性寄存器中，用于计算当前时间。当通过写入 “0” 清除写入位 “W” 时，计时寄存器的值被传输到实际的时 钟计数器，然后该时钟恢复正常运行。 如果写入 RTC 寄存器的时间不是 BCD 格式的数据，则 RTC 寄 存器中每个无效的半字节在翻滚至 0x0 前继续计数至 0xF，然后 RTC 寄存器恢复正常操作。 注意：“W” 位设置为 “0” 后，写入计时、警报、校准和中断 寄存器的值在 tRTCp 时间后被传输到 RTC 计时计数器中。这些计 数器值必须通过启动软件 / 硬件存储或自动存储操作保存在非易 失性存储器中。在 “ 自动存储禁用 ” 模式下， tRTCp 时间后执 行存储操作，同时写入 RTC 寄存器以正确记录所做的修改。 备用电源 CY14B116K 中的 RTC 用于永久带电操作。在实际应用中，根据 是选择了电容还是电池来连接 VRTCcap 或 VRTCbat 引脚。当主电 源 VCC 断电并下降至 VSWITCH 以下时，器件会切换至备用电源。 时钟振荡器消耗的电流非常少，因此最大程度地延长了备用电源 的 供 电 时 间。主 电 源 移 除 后，无 论 时 钟 操 作 如 何，存 储 在 nvSRAM 中的数据都是安全的，因为断电后这些数据被存储在非 易失性元件中。 在备用电源操作期间，室温下消耗 0.45 mA （典型）的电流。 CY14B116K 根据实际应用选择电容或电池值。 下表显示了基于最大电流规格的备用时间。额定备用时间大约比 这些时间长两倍。 表 3. RTC 备用时间 电容值 0.1F 0.47F 1.0F 备用时间 （CY14B116K） 2.5 天 12 天 25 天 页 10 /44 初步 使用电容具有明显的优势，即每次系统加电时可对备用电源充 电。如果使用电池，推荐使用 3 V 锂的电池；只在移除主电源时， CY14B116K 才会使用该电池产生的电流。然而，CY14B116K 在 任何时候不会对电池进行充电。必须根据系统生命周期期间总的 预期累计断电时间选择电池容量。 停止和启动振荡器 校准寄存器中 0x1FFFF8 位置的 OSCEN 位控制振荡器的使能和 禁用。该位是非易失性的，交付给客户时处于 “ 使能 ” （设置 为 “0”）状态。系统被存放时，为了保持电池寿命，必须将 OSCEN 设置为 “1”。这样将关闭振荡器电路，以延长电池寿 命。如果 OSCEN 位从 “ 禁用 ” 变为 “ 使能 ”，振荡器大约 需要一秒钟 （最多两秒）的时间进行启动。 CY14B116K/CY14B116M 器周期，即校准寄存器中的每个校准步骤的调整为 +4.068 或 –2.034 ppm。 为了确定所需的校准，标志寄存器 （0x1FFFF0）中的 CAL 位必 须设置为 “1”。这导致 INT 引脚以 512 Hz 的额定频率切换。任 何偏离 512 Hz 的偏差表示所需纠正的大小和方向。例如，读数 512.01024 Hz 表示误差为 +20 ppm。因此，必须将十进制值 –10 （001010b）加载到校准寄存器中以抵消此误差。 注意：设置或改变校准寄存器不影响测试输出频率。 要将设置或清除 CAL，需要将写入位 “W” （位于 0x1FFFF0 的寄存器中）设置为 “1”，以便使能对标志寄存器的写入。将 某个值写入 CAL，然后将写位复位为 “0” 以禁用写入。 当系统电源关闭时，如果备用电源 （VRTCcap 或 VRTCbat）的电 警报 压降至各自最低值以下，振荡器可能掉电。当系统电源恢复时， CY14B116K 能够检测振荡器是否掉电。这记录在标志寄存器中 0x1FFFF0 位置的振荡器掉电标志 （OSCF）内。当系统通电 （VCC 大于 VSWITCH）时，会检查 OSCEN 位是否处于 “ 使能 警 报 功 能 将 用 户 编 写 的 警 报 时 间 值 和 日 期 （存 储 在 寄 存 器 0x1FFFF2-0x1FFFF5 中）与相应的时间和日期值相比较。当出 现匹配时，将设置警报中断标志 （AF），而且如果设置了警报中 断使能 （AIE）位，将在 INT 引脚上生成中断。 ” 状态。如果 OSCEN 位处于 “ 使能 ” 状态并且振荡器在 5 ms 内未激活， OSCF 位将被设置为 “1”。系统必须检查该条件， 然后写入 “0” 以清除标志。 有四个警报匹配字段，即：日期、小时、分钟和秒钟。上述每个 字段有一个匹配位，用于确定字段是否被用于警报匹配逻辑。将 匹配位设置为 “0” 表示相应的字段用于匹配处理。根据匹配位 的不同，警报可以明确到每个月发生一次或频繁到每分钟发生一 次。不选择任何匹配位 （所有位都为 1）表示不需要匹配，因此 禁用警报。选择所有的匹配位 （都为 0）会导致精确的时间和日 期匹配。 注意：除设置 OSCF 标志位外，时间寄存器被复位为 “ 基准时 间 ”，这是上次写入计时寄存器的值。控制寄存器或校准寄存器 与 OSCEN 位不受 “ 振荡器失败 ” 条件的影响。 首次对时间寄存器进行写入时， OSCF 值必须重置为 “0”。这 将初始化该位的状态 （系统首次加电时可能已设置）。 要重置 OSCF，需要将写位 “W” （位于 0x1FFFF0 的标志寄 存器中）设置为 “1” 以便使能对标志寄存器的写入。对 OSCF 位写入 “0”，然后将写位重置为 “0” 以禁用写操作。 校准时钟 RTC 由一个石英控制的晶振以 32.768 kHz 的额定频率驱动。时 钟的准确度取决于晶振和校准的质量。市场中的晶振通常有 +20 ppm 到 +35 ppm 的误差。然而，CY14B116K 采用一种可以在任 何特定温度下将准确度提高至 +1/–2 ppm 的校准电路。这表示每 月有 +2.5 秒到 –5 秒的误差。 可通过下面的两种方法来检测警报事件：读取 AF 标志或监控 INT 引脚。位于标志寄存器 0x1FFFF0 中的 AF 标志表示发生了日期 或时间匹配。当发生匹配时，AF 位设置为 “1”。读取标志寄存 器会清除警报标志位 （和所有其他寄存器位）。硬件中断引脚也 可能被用于检测警报事件。 要设置、清除或使能警报，需要将 “W” 位 （在标志寄存器 0x1FFFF0 中）设置为 “1” 以便使能对警报寄存器的写入。写 入警报 值后，将 “W” 位清除为 “0” 以更改生效。 注意 CY14B116K：要求将针对秒的警报匹配位 （即警报秒寄存 器 0x1FFFF2 中的 “D7” 位）设置为 “0”，以便正确地操作 警报标志和中断。 校准电路对振荡器分频器电路增加或减少计数以获取此准确度。 抑制 （消减，负校准）或拆分 （增加，正校准）的脉冲数量取决 于加载到位于 0x1FFFF8 的校准寄存器中的五个校准位的值。校 准位占用校准寄存器中的五个低位。这些位被设置为以二进制形 式表示的 0 和 31 之间的任何值。D5 位是符号位，其中 “1” 表 示正校准，“0” 表示负校准。增加计数可使时钟加速，减少计 数可使时钟减速。如果将一个二进制 “1” 加载到寄存器中，其 对应振荡器误差中 4.068 或 –2.034 ppm 偏移的调整，具体取决 于符号。 看门狗定时器 校准在 64 分钟周期内发生。对于周期内前 62 分钟 （每分钟一 次），可能会有一秒被缩短为 128 个振荡器周期或被延长为 256 个振荡器周期。如果将二进制 “1” 加载到寄存器中，则仅修改 周期时长为 64 分钟的前两分钟。如果将二进制 6 加载到寄存器 中，则影响前 12 分钟，以此类推。因此，每个校准步骤可以对 每 125,829,120 个实际振荡器周期加上 512 个或减少 256 个振荡 定时器由一个可加载的寄存器和一个自由运行的计数器组成。在 加电时，寄存器 0x1FFFF7 中的看门狗超时值加载到计数器加载 寄存器中，如图 6 所示。计数操作从加电时开始，并在看门狗探 针 （WDS）位设置为 “1” 的任何时候从可加载值重新开始。 计数器与终止值 “0” 进行比较。如果计数器达到此值，则产生 内部标志和可选中断输出。可以通过在计数器到达 “0” 之前将 文档编号：001-92864 版本 ** 看门狗定时器是一个自由运行且使用从晶体振荡器获得的 32 Hz 时钟（31.25 ms）的递减计数器。必须运行振荡器才能使看门狗 正常运行。看门狗定时器将从看门狗定时器寄存器 0x1FFFF7 中 加载的值开始递减计数。 注意：由于看门狗定时器使用了一个自由运行的 32 Hz （周期为 31.25 ms）时钟，所以倒计时的开始将延迟 0 ms 至 31.25 ms 间 的一段。 页 11 /44 初步 CY14B116K/CY14B116M WDS 位设置为 “1” 来阻止超时中断。这导致计数器重新加载 看门狗超时值并重启。如果在计数器达到最终直前设置WDS位， 中断将不出现，看门狗计时器同时也不被设置。 可编程方波生成器 通过将看门狗写入位设置为 “0”，可写入新的超时值。当 WDW 位为 “0” 时，将使能看门狗超时值位 D5-D0 的写功能，以修改 超时值。当 WDW 为 “1” 时，对 D5-D0 位的写入将被忽略。采 用 WDW 功能，用户能在无需考虑看门狗定时器值被修改的情况 下设置 WDS 位。看门狗定时器逻辑图如图 6 所示。注意：将看 门狗超时值设置为 “0” 会禁用看门狗功能。 1. 1 Hz 2. 512 Hz 3. 4096 Hz 4. 32768 Hz 方波生成器模块使用晶振输出在器件的 INT 引脚上生成所需的频 率。输出频率可编程为以下频率之一： 当器件使用备用电源运行时，不生成方波输出。 看门狗定时器的输出为标志位 WDF （如果看门狗允许超时，将 设置该标志位） 。如果设置了中断寄存器中的看门狗中断使能 （WIE）位，看门狗超时将产生 INT 引脚上的硬件中断。 当用户 读取标志寄存器时，标志和硬件中断都会被清除。 功耗监控器 图 6. 看门狗定时器框图 与 VSWITCH 阈值相比较。 Clock Divider Oscillator 32768 Hz 被访问。功耗监控器基于内部带隙参考电路，此电路将 VCC 电压 达到 VSWITCH 值后，由于 VCC 因断电而发生衰减，将启动从 1 Hz SRAM 到非易失性元素的数据存储操作，以保存最后的 SRAM 数 据状态。电源也从 VCC 切换到备用电源 （电池或电容）来运行 32 Hz Counter CY14B116K 提供具有断电中断功能的电源管理方案。它也控制 内部开关为时钟提供备用电源，并保护存储器在低 VCC 条件下不 Zero Compare WDF RTC 振荡器。 当使用备用电源运行时，对 nvSRAM 的读取和写入操作被禁止且 RTC 功能对用户不可用。 RTC 时钟继续在后台运行。 VCC 存储 Load Register WDS 备用电源监控器 Q D WDW Q Write to Watchdog Register 到器件后，用户可以使用更新后的 RTC 计时寄存器 （请参见第 29 页上的 “ 自动存储 / 加电回读特性 ”）。 Watchdog Register CY14B116K 提供一个可检测备用电源 （备用电池或电容）故障 的备用电源监控系统。如果发生备用电源故障，会在下次加电时 发出备用电源故障标志 （BPF） 。如果备用电压下降至低于 VBAKFAIL，将设置 BPF 标志 。即使 RTC 在备用模式下运行，仍 会监控备用电源。备用模式运行中检测到的低电压通过 BPF 标志 进行标记。BPF 只能保持数据直到确定了备用电压（VDR）的低 电压电平为止。 中断 CY14B116K 有一个标志寄存器、中断寄存器以及能向微控制器 发出中断信号的中断逻辑。有三个潜在中断源：看门狗定时器、 功耗监控器和警报定时器。通过在中断寄存器 （0x1FFFF6）中 适当的设置，可以单独使能上述三个中断源来驱动 INT 引脚。此 外，在标志寄存器 （0x1FFFF0）中，每个中断源都有相应的标 志位，主机处理器使用这些标志位来确定中断来源。当中断发生 时， INT 引脚驱动器有两个能指定其行为的位。 仅在三个中断源中的一个产生中断标志，并且各自位于中断寄存 器中的中断使能位被使能 （设置为 “1”）时，才会产生中断。 中断源处于活动状态后，两个可编程位 （即 H/L 和 P/L）会决定 INT 引脚上输出引脚驱动器的行为。这两个位位于中断寄存器 中，可用于驱动 INT 引脚上的电平或脉冲模式输出。在脉冲模式 中，脉冲宽度内部固定在大约 200 ms。此模式旨在复位主机微 控制器。在电平模式中，引脚进入其活动性极，直到用户读取标 志寄存器。此模式用作主机微控制器的中断。下一节对控制位进 行了总结。 文档编号：001-92864 版本 ** 页 12 /44 初步 系统仅在常规电源运行时才会生成中断，则系统以备用电源模式 运行时并不会触发中断。 注意 CY14B116K：只有在加电回读序列完成后， 才生成有效的 中断。加电后，必须在 tHRECALL 的时间内忽略 INT 引脚上的所 有事件。 中断寄存器 看门狗中断启用 （WIE）。当设置为 “1” 时，如果发生看门狗 超时，看门狗定时器驱动 INT 引脚和一个内部标志。当 WIE 设置 为 “0” 时，看门狗定时器只影响标志寄存器中的 WDF 标志。 警报中断启用 （AIE）。当设置为 “1” 时，警报匹配驱动 INT 引脚和一个内部标志。当 AIE 设置为 “0” 时，警报匹配只影响 标志寄存器中的 AF 标志。 断电中断启用（PFE）。当设置为 “1” 时，断电监控器驱动 INT 引脚和一个内部标志。当 PFE 设置为 “0” 时，断电监控器只影 响标志寄存器中的 PF 标志。 文档编号：001-92864 版本 ** CY14B116K/CY14B116M 方波启用 （SQWE）。 当设置为 “1”， INT 引脚生成具有可编 程频率的方波。频率由中断寄存器的 SQ1 和 SQ0 位决定。该位 是非易失性的，在电源循环后保持不变。SQWE 位覆盖所有其他 中断。然而， CAL 位优先于方波发生器。该位的出厂默认值为 “0”。 高电平 / 低电平（H/L）。当设置为 “1” 时，INT 引脚为高电平 有效且驱动器模式为推挽式。仅在 VCC 高于 VSWITCH 时，INT 引 脚才被驱动为高电平。当 H/L 设置为 “0” 时， INT 引脚为低电 平有效，且驱动模式为开漏式。必须通过一个 10 kΩ 电阻将 INT 引脚上拉至 VCC，同时使用低电平有效模式的中断。 脉冲 / 电平 （P/L）。当设置为 “1”，且出现中断时， INT 引脚 将在 200 ms 左右被驱动为有效状态 （由 H/L 决定）。当 P/L 设 置为 “0” 时， INT 引脚被驱动至高电平或低电平 （由 H/L 决 定），直到标志或控制寄存器被读取。 SQ1 和 SQ0。当 SQWE 位设置为 “1” 时，这些位一起用于修 正 INT 引脚输出的中方波频率。这些位是非易失性的，在电源通 断时保持不变。输出频率的决定如下表所示。 页 13 /44 初步 表 4. 方波输出选择 SQ1 SQ0 0 0 频率 1 Hz 注释 0 1 512 Hz 512 Hz 时钟输出 1 0 4096 Hz 4 KHz 时钟输出 1 1 32768 Hz 振荡器输出频率 1 Hz 信号 当使用多于一个中断源，其中的一个中断激活 INT 引脚时，外部 主机需要读取标志寄存器，以确定中断的类别。请记住，当读取 标志寄存器时，所有标志都被清除。如果 INT 引脚被编程为电平 模式，标志在读取后将被清除，并且 INT 引脚会返回到其非活动 状态。如果引脚被编程为脉冲模式，读取标志也能清除寄存器中 标志和引脚。如果读取了标志寄存器，脉冲模式不能完成指定的 持续时间。如果 INT 引脚用于复位主机，在复位期间内标志或控 制寄存器将不被读取。 文档编号：001-92864 版本 ** CY14B116K/CY14B116M 设置校准位 CAL = “1” 或 SQWE =“1” 将使能 INT 引脚上的 方波输出。在此情况下， CAL 位的设置与 SQWE 位的设置更为 有限。设置 CAL 位将使能 INT 引脚上的 512 Hz 数字时钟输出， 用以实现校准。CAL 位在电源发生通断变化时会丢失，在下一个 加电周期中将被置为零。设置 SQWE、 SQ0 和 SQ1 时要使用 AutoStore 或软件 STORE，以保持这些位的非易失性，并且在电 源通断周期中使其保持不变。当多个源同时驱动中断引脚（INT） 时，根据下面的优先权可以得知驱动 INT 引脚的原因。 以下的概要表显示了 INT 引脚的状态。 表 5. INT 引脚状态 CAL SQWE WIE/AIE/PFE 1 X X INT 引脚输出 512 Hz 0 1 X 方波输出 0 0 1 警报 0 0 0 HI-Z （高阻） 页 14 /44 初步 CY14B116K/CY14B116M 标志寄存器 标志寄存器具有三个标志位，即用于生成中断的 WDF、AF 和 PF 位。这些标志分别由看门狗超时、警报匹配或电源掉电监控器设 置。 处理器可通过轮询该寄存器或使能中断来确定何时设置标 志。寄存器被读取时，这些标志会自动复位。在加电时，标志寄 存器自动加载值 0x00 （OSCF 位除外。请参见第 11 页上的停止 和启动振荡器）。 图 7. 中断框图 WIE Watchdog Timer WDF PFE Power Monitor P/L PF 512 Hz Clock AIE Pin Driver Mux Clock Alarm Square Wave AF VCC HI-Z Control INT H/L VSS SEL Line SQWE Priority CAL Encoder WIE/PIE/ AIE RTC 外部组件 C1 和 C2 包含印刷电路板 （PCB）的寄生电容。 PCB 寄生电容 RTC 要求将外部 32.768kHz 晶体和 C1、C2 负载电容连接起来， 包括由晶体焊盘 / 引脚的地层、Xin/Xout 焊盘以及与晶体和器件相 如图 8 所示。该图显示了推荐的 RTC 外部组件的值。负载电容 连接的焊盘和铜线导致的电容。 图 8. RTC 建议的组件配置 [12] 推荐值 Y1 = 32.768 kHz (12.5 pF) C1 = 12 pF C2 = 69 pF 注意：C1 和 C2 的推荐值已经包括了 电路板走线电容。 C1 Y1 C2 Xout Xin 注释： 12. 欲了解有关非易失性静态随机存取存储器 （nvSRAM）实时时钟 （RTC）的设计指南以及最佳实践的详细信息，请参考应用笔记 AN61546。 文档编号：001-92864 版本 ** 页 15 /44 初步 RTC 的 PCB 设计注意事项 RTC 晶体振荡器是一个低电流电路，其晶体引脚上的节点处于高 阻抗状态。由于 RTC 的较低计时电流，晶体连接对电路板上的 噪声非常敏感。因此，必须将 RTC 电路与电路板上的其他信号 隔离开。 此外，使 PCB 上的杂散电容最小也非常重要。杂散电容被添加 到晶体的总负载电容内，使得振荡器频率出现误差。为获取 RTC 的最佳性能，要求实现适当的旁路并谨慎设计布局。 布局要求 布线 RTC 电路时，电路板布局必须符合 （但不限于）下面的指 南。按照这些指南，您能够获取 RTC 设计的最佳性能。 ■ 放置时，将晶体尽可能接近 Xin 和 Xout 引脚的位置。使晶体和 RTC 之间的走线长度相等，以便通过缩短天线来降低噪声耦合 的可能性。 ■ Xin 和Xout 走线宽度必须小于8 mil。较大的走线宽度会引起更大 的走线电容。这些连接焊盘和走线的宽度越大，噪声从相邻信 号耦合的可能性越大。 CY14B116K/CY14B116M ■ 通过在晶振电路周围提供一个保护环来屏蔽Xin 和Xout 信号。该 保护环阻止来自相邻信号的噪声耦合。 ■ 在 RTC 走线附近布置其他任何高速度信号时，需要特别注意。 晶体与电路板上其他信号的相隔距离越长，噪声耦合到晶体的 可能性越小。在电路板上，保持 Xin、Xout 走线以及其他任何高 速度信号之间的最小 200 mil 的距离。 ■ 在 PCB 的同一层上，请勿在晶体组件下面布置任何信号。 ■ 在邻近 PCB 层上创造一个独立、坚固接地的铜质层，该层位于 晶体电路下面，其目的是阻止布置在 PCB 其他信号层上的走线 的意外噪声耦合。在同一个 PCB 层上，本地接地层与其相邻层 之间的距离至少为 40 mil。坚固层只应该处于 RTC 组件附近的 范围内，其外围要等于保护环的外围。隔离接地层应连接到系 统接地。图 9 显示了 RTC 电路的推荐布局。 图 9. RTC 的推荐布局 顶层 / 器件层 ：L1 铜制接地层：L2 aaaa 系统地层 C1 aaaaaaaaa 铜制接地层 aaaaaaaaa 第二层 ：L2 aaaaaaaaaa 器件层的保护环 aaaaaaaaaaa 第一层：L1 Y1 C2 aaaaaaaaaa 过孔：连结到 aaaaaL2 上的铜制接地层过孔 文档编号：001-92864 版本 ** 过孔：连结到 L2 上的系统地层过孔 页 16 /44 初步 CY14B116K/CY14B116M 表 6. RTC 寄存器映射图 [13] 寄存器 CY14B116K CY14B116M D7 D6 BCD 格式数据 [14] D4 D3 D5 D2 D1 D0 功能 / 范围 0x1FFFFF 0xFFFFF 0x1FFFFE 0xFFFFE 0 0 0x1FFFFD 0xFFFFD 0 0 0x1FFFFC 0xFFFFC 0 0 0x1FFFFB 0xFFFFB 0 0 0x1FFFFA 0xFFFFA 0 0x1FFFF9 0xFFFF9 0 0x1FFFF8 0xFFFF8 OSCEN (0) 0 0x1FFFF7 0xFFFF7 WDS (0) WDW (0) 0x1FFFF6 0xFFFF6 WIE (0) AIE (0) 0x1FFFF5 0xFFFF5 M (1) 0 警报日期 (x10) 警报，日期 警报，日期： 01–31 0x1FFFF4 0xFFFF4 M (1) 0 警报小时 (x10) 警报，小时： 警报，小时： 00–23 0x1FFFF3 0xFFFF3 M (1) 警报分钟 (x10) 警报，分钟： 警报，分钟： 00–59 0x1FFFF2 0xFFFF2 M (1) 警报秒 (x10) 警报，秒 警报，秒钟： 00–59 0x1FFFF1 0xFFFF1 0x1FFFF0 0xFFFF0 WDF 年 (x10) 0 0 月 (x10) 日期 (x10) 0 年数：00–99 月 月数：01–12 日期 0 日期：01–31 日/周 小时 (x10) 分钟 (x10) 日 / 周：01–07 小时 小时：00–23 分钟 分钟：00–59 秒 秒钟：00–59 秒 (x10) AF 年 校准值 [15] 校准 (00000) 校准符 号 (0) 看门狗定时器 15] WDT (000000) PFE (0) 世纪 (x10) PF SQWE (0) OSCF[16] H/L (1) BPF[16] P/L (0) 世纪 CAL (0) SQ1 (0) SQ0 (0) 中断 [15] 世纪：00–99 W (0) R (0) 标志 [15] 注释： 13. RTC 寄存器的高位字节 D15–D8 （CY14B116M）会保留以供将来使用。 14. ( ) 指明出厂数值。 15. 该值为二进制的值，而非 BCD 格式的值。 文档编号：001-92864 版本 ** 页 17 /44 初步 CY14B116K/CY14B116M 表 7. 寄存器映射的详细信息 寄存器 CY14B116K CY14B116M 0x1FFFFF 0xFFFFF 说明 D7 D6 D5 计时 － 年 D4 D3 D2 年 (x10) D1 D0 年 包含表示年的两个低位 BCD 数字。低位半字节 （四位）包含了表示年的数值；高位半字节 （四 位）包含的是以 10 年为单位的值。每半字节的工作范围为 0 到 9。该寄存器的范围为 0–99。 计时－月 0x1FFFFE 0xFFFFE D7 D6 D5 D4 0 0 0 月 (x10) D3 D2 D1 D0 月 包含表示月的 BCD 数字。低位半字节 （四位）包含了低位数字，其取值范围为 0 到 9 ；高位半 字节 （一位）包含了高位数字，取值范围为 0 到 1。该寄存器的范围为 1 到 12。 0x1FFFFD 0xFFFFD D7 D6 0 0 D5 计时 － 日期 D4 D3 D2 日期 (x10) D1 D0 日期 包含日期的 BCD 数字。低位半字节 （四位）包含低位数字，其取值范围为 0 到 9 ；高位半字节 （两位）包含高位数字，其取值范围为 0 到 3。该寄存器的范围为 1 到 31。可针对闰年进行自动 调整。 0x1FFFFC 0xFFFFC D7 D6 D5 0 0 0 计时 － 日 / 周 D4 D3 0 D2 D1 0 D0 日/周 低位半字节 （三位）包含一个与星期相关的值。星期是一个环形计数器，它从 1 计数到 7，然后 再返回 1。用户必须为星期值提供意义，因为星期不被集成到日期内。 0x1FFFFB 0xFFFFB D7 D6 0 0 D5 计时－小时 D4 D3 D2 小时 (x10) D1 D0 小时 包含小时 （二十四制式格式）的 BCD 值。低位半字节 （四位）包含低位数字，其取值范围为 0 到 9 ；高位半字节 （两位）包含高位数字，其取值范围为 0 到 2。该寄存器的范围为 1 到 23。 0x1FFFFA 0xFFFFA D7 D6 0 D5 计时 － 分钟 D4 D3 D2 分钟 (x10) D1 D0 分钟 包含分钟的 BCD 值低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （三位）包 含高位数字，范围为 0 到 5。该寄存器的范围为 0 到 59。 0x1FFFF9 0xFFFF9 D7 0 D6 D5 秒 (x10) 计时 － 秒 D4 D3 D2 D1 D0 秒 包含秒钟的 BCD 值。低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （三位） 包含高位数字，范围为 0 到 5。该寄存器的范围为 0 到 59。 文档编号：001-92864 版本 ** 页 18 /44 初步 CY14B116K/CY14B116M 表 7. 寄存器映射的详细信息 （续） 寄存器 CY14B116K CY14B116M 0x1FFFF8 0xFFFF8 OSCEN 说明 D7 D6 D5 OSCEN 0 校准 符号 校准 / 控制 D4 D3 D0 振荡器使能。被设置为 “1” 时，振荡器将停止。被设置为 “0” 时，振荡器将运行。通过禁用 振荡器，可以在存储过程中节省电池或电容电源。 确定对时基进行哪种校准调整：增加 （1）还是减少 （0）。 校准 这五个位控制时钟的校准 0xFFFF7 D1 校准 校准 符号 0x1FFFF7 D2 D7 D6 WDS WDW D5 看门狗定时器 D4 D3 D2 D1 D0 WDT WDS 看门狗探针。将该位设置为 “1” 可重新加载并重启看门狗定时器。将该位设置为 “0” 不起作 用。看门狗定时器复位后，该位被自动清除。 WDS 位是只写位。读取该位始终返回 0。 WDW 看门狗写使能。通过将该位设置为 “1” 可禁用对看门狗超时值 （D5–D0）的任何写入操作。 这允许用户可在不影响超时值的情况下置位看门狗探针位。当完成下一个写周期时，将该位设置 为 “0” 可以将 D5–D0 位写入到看门狗寄存器内。第 11 页上的看门狗定时器中详细介绍了该功 能。 WDT 看门狗超时选择。可通过该寄存器中的 6 位值选择看门狗定时器的间隔。它代表一个 32 Hz 计数 （31.25 毫秒）的乘数。超时值范围为 31.25 毫秒 （01h）到 2 秒 （3Fh）。将看门狗定时器寄存 器设置为 0 将禁用定时器。仅当在上一个周期中将 WDW 位设置为 “0” 时，才能对这些位进行 写操作。 注意：由于看门狗定时器使用了一个自由运行的 32 Hz （周期为 31.25 ms）时钟，所以时间间 隔将增加从 0 ms 到 31.25 ms 一段。 0x1FFFF6 0xFFFF6 中断状态 / 控制 D7 D6 D5 D4 D3 D2 D1 D0 WIE AIE PFE SQWE H/L P/L SQ1 SQ0 WIE 看门狗中断使能。当该位被设置为 “1” 并发生看门狗超时时，看门狗定时器将驱动 INT 引脚和 WDF 标志。当设置为 “0” 时，看门狗定时器仅对 WDF 标志产生影响。 AIE 警报中断使能。当设置为 “1” 时，警报匹配将驱动 INT 引脚和 AF 标志。当设置为 “0” 时， 警报匹配只影响 AF 标志。 PFE 断电使能。当设置为 “1” 时，断电监控器驱动 INT 引脚和 PF 标志。当设置为 “0” 时，断电 监控器只影响 PF 标志。 SQWE 方波使能。当设置为 “1” 时，在 INT 引脚上以 SQ1 和 SQ0 位所编程的频率驱动方波。方波输 出优先于中断逻辑。如果将 SQWE 设置为 “1”，则使能的中断源处于活动状态时，仅产生相 应的标志， INT 引脚继续驱动方波。 H/L 高电平 / 低电平。当设置为 “1” 时，将 INT 引脚驱动为高电平有效。当设置为 “0” 时， INT 引脚为开漏，即低电平有效。 P/L 脉冲 / 电平。当设置为 “1” 时， INT 引脚由一个约 200 ms 的中断源驱动为有效状态 （由 H/L 决定）。当设置为 “0” 时， INT 引脚被驱动到有效电平状态 （如 H/L 设置），直到 标志寄存器 被读取为止。 文档编号：001-92864 版本 ** 页 19 /44 初步 CY14B116K/CY14B116M 表 7. 寄存器映射的详细信息 （续） 寄存器 CY14B116K CY14B116M SQ1、 SQ0 0x1FFFF5 0xFFFF5 说明 SQ1、 SQ0。当 SQWE 被设置为 “1” 时，这些位用于决定 INT 引脚输出上的方波频率。以下 为每个 （SQ1、 SQ0）组合的频率输出： (0, 0) － 1 Hz (0, 1) － 512 Hz (1, 0) － 4096 Hz (1, 1) － 32768 Hz D7 D6 M 0 D5 警报 － 日期 D4 D3 日期 (x10) D2 D1 D0 警报 — 日期 包含警报日期值以及用于选择或取消选择日期值的匹配位。 M 0x1FFFF4 匹配。当该位设置为 “0” 时，在警报匹配中使用日期值。将该位设置为 “1” 时，匹配电路将 忽略日期值。 0xFFFF4 D7 D6 M 0 D5 警报 － 小时 D4 D3 警报小时 (x10) D2 D1 D0 警报小时 包含警报小时值和用于选择或取消选择小时值的匹配位。 M 0x1FFFF3 匹配。当该位设置为 “0” 时，在警报匹配中使用小时数值。将该位设置为 “1” 时，匹配电路 将忽略小时数值。 0xFFFF3 D7 D6 M D5 警报 － 分钟 D4 D3 警报分钟 (x10) D2 D1 D0 警报分钟 包含警报分钟值以及用于选择或取消选择分钟值的匹配位。 M 0x1FFFF2 匹配。当该位设置为 ‘0” 时，在警报匹配中使用分钟值。将该位设置为 ‘1” 时，匹配电路将忽 略分钟值。 0xFFFF2 D7 D6 M D5 警报 － 秒 D4 D3 D2 警报秒 (x10) D1 D0 警报秒 包含警报秒值以及用于选择或取消选择秒值的匹配位。 M 0x1FFFF1 匹配。当该位设置为 “0” 时，在警报匹配中使用秒值。将该位设置为 “1” 时，匹配电路将忽 略秒值。 0xFFFF1 D7 D6 D5 世纪 (x10) 计时 － 世纪 D4 D3 D2 D1 D0 世纪 包含世纪的 BCD 值低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （四位）包 含高位数字，范围为 0 到 9。该寄存器的范围为 0 到 99 世纪。 文档编号：001-92864 版本 ** 页 20 /44 初步 CY14B116K/CY14B116M 表 7. 寄存器映射的详细信息 （续） 寄存器 CY14B116K CY14B116M 0x1FFFF0 0xFFFF0 WDF 说明 D7 D6 D5 标志 D4 WDF AF PF OSCF D3 D2 D1 D0 BPF CAL W R 看门狗定时器标志。当没有用户复位情况下允许看门狗定时器达到 0 时，该只读位被设置为 “1”。当标志寄存器被读取或上电时，该位被清除为 0。 AF 警报标志。当时间和日期与储存在警报寄存器中的值相匹配且匹配位为 “0” 时，该只读位被设 置为 “1”。当标志寄存器被读取或被上电时，该位将被清除。 PF 断电标志。当电源下降到低于断电阀值 VSWITCH 时，该只读位被设置为 “1”。当读取标志寄存 器时，将清除该位。 OSCF 振荡器失败标志。如果振荡器被使能而且在前 5 毫秒的操作时间内未运行，那么在上电时将被设 置为 “1”。这表示 RTC 备用电源中断而且时钟值不再有效。该位在电源循环后保持不变，绝 不会被芯片内部清除。用户必须检查此条件并写入 “0” 以清除该标志。当用户复位 OSCF 标 志位时，在 tRTCp 时长后该位将被更新。 BPF 备用电源中断标志。如果备用电源 （电池或电容）中断，加电时将该位设置为 “1”。备用电源 中断条件由电压下降到低于其各自最低指定电压确定。 BPF 只能保持数据直到确定了备用电压 （VDR）的低电压电平为止。用户必须复位该位以清除标志。用户复位 BPF 标志位后，在 tRTCp 时间后将更新该位。 CAL 校准模式。当该位设置为 “1” 时， INT 引脚会输出 512 Hz 的方波。当设置为 “0” 时，则 INT 引脚恢复正常操作。该位优先于 SQ0/SQ1 和其他功能。加电时，该位默认为 “0” （禁 用）。 W 写使能：将 “W” 位设置为 “1” 会冻结对 RTC 寄存器的更新。然后用户可写入 RTC 寄存 器、警报寄存器、校准寄存器、中断寄存器以及标志寄存器。如果时间已更改，将 “W” 设置 为 “0” 时， RTC 寄存器中的内容将被传输到计时计数器中。完成该传输过程会需要 tRTCp 时 间。加电时，该位默认为 0。 R 读使能：将 “R” 位设置为 “1” 会停止用户 RTC 寄存器中的时钟更新，以便在读取过程中不 显示时钟更新。将 “R” 位设置为 “0” 以恢复对保持寄存器的时钟更新。设置该位不需要将 “W” 位设置为 “1”。加电时，该位默认为 0。 文档编号：001-92864 版本 ** 页 21 /44 初步 CY14B116K/CY14B116M 最大额定值 封装功率散耗能力为 （TA = 25 °C） ........................... .1.0 W 超过最大额定值可能会影响器件的使用寿命。这些用户指导未经 过测试。 表面组装铅焊温度 （3 秒） ...................................... +260 °C 存储温度 .................................................... –65°C 到 +150°C 直流输出电流 （每次只输出 1 路电流，持续时间 1 秒）20 mA 最长累积存储时间 静电放电电压 [17]（根据 MIL-STD-883，方法 3015）> 2001 V 在 150°C 环境温度下 .........................................1000 个小时 在 85°C 环境温度下 ................. ................................... 20 年 栓锁电流 ................................................................ > 140 mA 最高结温 .................................................................... 150 °C 工作范围 VCC 上相对于 VSS 的供电电压.................... .–0.5 V 到 +4.1 V 应用于高阻态的输出电压 ....................–0.5 V 到 VCC + 0.5 V 产品 范围 环境 温度 (TA) VCC 输入电压 ............................................. –0.5 V 到 VCC+ 0.5 V CY14B116K/ CY14B116M 工业 –40°C 至 +85°C 2.7 V 至 3.6 V 处于接地电位的 任何引脚的跳变电压 （< 20 ns）......... –2.0 V 至 VCC+ 2.0 V 直流电气特性 适用条件为 工作范围 参数 说明 VCC 电源 ICC1 VCC 平均电流 最小值 典型值 [18] 最大值 单位 2.7 3.0 3.6 V 测试条件 无输出负载下取得的值 （IOUT = 0 mA） tRC = 25 ns – – 95 mA tRC = 45 ns – – 75 mA – – 10 mA ICC2 存储过程中的 VCC 平均电流 所有输入无需关注， VCC = VCC （最大值）。 tSTORE 期间的平均电流 ICC3 在 tRC = 200 ns 条件下的 VCC 平均电流 VCC （典型值）， 25 °C 所有输入在 CMOS 电平循环。 无输出负载条件下取得的值 （IOUT = 0 mA）。 – 50 – mA ICC4 自动存储循环期间 VCAP 的 平均电流 无需关注所有的输入。 tSTORE 期间的平均电流 – – 6 mA ISB VCC 待机电流 CE > （VCCQ – 0.2 V）。 VIN < 0.2 V tRC = 25 ns 或 > (VCC – 0.2 V)。“W” 位设置为 tRC = 45 ns “0”。非易失性周期完成后的待机电 流强度。输入为静态。 f = 0 MHz。 – – 750 A – – 600 A IZZ 睡眠模式下的电流 所有 CMOS 输入都处于静态状态； RTC 以备用电 源运行。 – – 10 A IIX[19] 输入漏电流 （HSB 除外） VCC = VCC （最大值）， VSS < VIN < VCC –1 – +1 A –100 – +1 A –1 – +1 A 输入漏电流 （适用于 HSB） VCC = VCC （最大值）， VSS < VIN < VCC IOZ 关闭状态的输出漏电流 VCC = VCC （最大值）， VSS < VOUT < VCC， CE 或 OE > VIH ，或 BLE/BHE > VIH ，或 WE < VIL 注释： 17. 勘误表：工程样本并不满足 ZZ 引脚上静态放电电压大于 2001 V 的规范，其偏差高达 1100 V。更多有关信息，请参考第 40 页上的勘误表。 18. 典型值的温度为 25°C、 VCC = VCC(Typ)。并非 100% 经过了测试。 19. 如果高电平有效和低电平有效的驱动程序均被禁用，对于 HSB 引脚，当 VOH 等于 2.4 V 时， IOUT = -2 µA。使能这些驱动程序后，标准 VOH 和 VOL 均有效。该参数 被特性表征化，但未进过测试。 文档编号：001-92864 版本 ** 页 22 /44 初步 CY14B116K/CY14B116M 直流电气特性 （续） 适用条件为 工作范围 VIH 输入高电平电压 最小值 典型值 [18] 最大值 单位 V 2.0 – VCC + 0.5 VIL 输入低电平电压 VSS – 0.5 – 0.8 V VOH 输出高电平电压 IOUT = –2 mA 2.4 – – V VOL 输出低电平电压 IOUT = 4 mA – – 0.4 V VCAP[20] 存储电容 介于 VCAP 引脚和 VSS 之间 19.8 22.0 120.0 F – – 4.5 V 参数 说明 测试条件 VVCAP[20, 21] 器件在 VCAP 引脚上驱动的 最大电压 VCC = VCC （最大值） 数据保留与耐久性 适用条件为 工作范围 参数 DATAR 说明 数据保留 NVC 非易失性存储操作 最小值 20 单位 1,000,000 周期 年 电容 下表列出了各种电容参数。[22] 参数 说明 CIN 输入电容 COUT 输出电容 测试条件 最大值 单位 8 pF 8 pF TA = 25 °C、 f = 1 MHz、 VCC = VCC （典型值） 热电阻 下表列出了各种热电阻参数。 [22] 参数 JA JA 说明 热电阻 （结温） 热电阻 （连接至外壳） 测试条件 44-TSOP II 54-TSOP II 165-FBGA 根据 EIA/JESD51 的要求，测试条件 遵循测试热阻的标准测试方法和过 程。 44.6 41.1 15.6 单位 °C/W 2.4 4.6 2.9 °C/W 注释： 20. VCAP 的最小值要确保提供了足够的电荷来完成自动存储操作。VCAP 的最大值可保证 VCAP 的电容在加电回读周期期间充电至最小电压，以便紧急断电循环可以顺利完 成自动存储操作。因此，建议在规定的最小极限值和最大极限值内使用电容。 21. 当选择 VCAP 电容时，将提供 VCAP 引脚上的最大电压 （VVCAP）作为指导。在工作温度范围内的 VCAP 电容的额定电压应高于 VVCAP 电压。 22. 这些参数仅在设计上得到保证，但未经过测试。 文档编号：001-92864 版本 ** 页 23 /44 初步 CY14B116K/CY14B116M 图 10. 交流测试负载和波形 针对三态规范 577 577 3.0 V 3.0 V R1 R1 输出 输出 CL 30 pF R2 789 R2 789 CL 5 pF 输入和输出的时序参考电平 .......................................... 1.5 V 交流测试条件 输入脉冲电平 ........................................................ 0 V 到 3 V 输入上升和下降时间 (10%–90%) ............................... < 3 ns RTC 特性 适用条件为 工作范围 参数 VRTCbat RTC 电池引脚电压 IBAK[24] RTC 备用电流 VRTCcap [25] 最小值 典型值 [23] 最大值 单位 1.8 3.0 3.6 V TA = –40 °C – – 0.45 A TA = 25 °C – 0.45 – A TA = 85 °C – – 0.60 A TA = –40 °C 1.6 – 3.6 V TA = 25 °C 1.5 3.0 3.6 V 说明 RTC 电容引脚电压 TA = 85 °C 1.4 – 3.6 V 备用电压故障阈值 1.8 – 2.2 V BPF 标志保留电压 1.6 – – V RTC 振荡器启动时间 – 1 2 sec tRTCp 将 “W” 位被设置为 “0” 后的 RTC 处理时间。 – – 1 ms RBKCHG RTC 备用电容充电限流电阻 350 – 850 VBAKFAIL VDR tOCS 注释： 23. 典型值的温度为 25°C、 VCC = VCC(Typ)。并非 100% 经过了测试。 24. 从 VRTCcap 或 VRTCbat。 25. 如果 VRTCcap > 0.5 V 或电容未连接到 VRTCcap 引脚，振荡器将在 tOCS 时间内启动。如果已连接备用电容且 VRTCcap < 0.5 V，要想启动振荡器，必须允许将 0.5 V 冲电给电容。 文档编号：001-92864 版本 ** 页 24 /44 初步 CY14B116K/CY14B116M 交流开关特性 在工作范围 [26] 的条件下 参数 赛普拉斯参数 SRAM 读周期 tACE 说明 备用参数 tACS 25 ns 最小值 最大值 45 ns 最小值 最大值 单位 芯片使能访问时间 – 25 – 45 ns [27] tRC 读周期的时间 25 – 45 – ns tAA [28] tAA 地址访问时间 – 25 – 45 ns tDOE tOE tRC 输出被使能到数据有效的时间 – 12 – 20 ns tOH 从地址更改后的输出保持时间 3 – 3 – ns tLZCE[29] tLZ 芯片被使能到输出有效的时间 3 – 3 – ns tHZCE [ 29, 31] tHZ 芯片被禁用到输出无效的时间 – 10 – 15 ns tLZOE [29] tOLZ 从输出被使能到输出有效的时间 0 – 0 – ns tHZOE [29, 31] tOHZ 从输出被禁用到输出无效的时间 – 10 – 15 ns tPU [29] tPA 芯片被使能到电源有效的时间 0 – 0 – ns tPD [29] tPS 芯片被禁用到处于待机状态的时间 – 25 – 45 ns 字节使能到数据有效的时间 – 12 – 20 ns 字节使能到输出有效的时间 0 – 0 – ns 字节禁用到输出无效的时间 – 10 – 15 ns tOHA [28] tDBE tLZBE [29] tHZBE[29, 31] SRAM 写周期 tWC tWC 写周期时间 25 – 45 – ns tPWE tWP 写入脉冲宽度 20 – 30 – ns tSCE tCW 字节被使能到写周期结束的时间 20 – 30 – ns tSD tDW 数据建立到写周期结束的时间 10 – 15 – ns tHD tDH 写周期结束后的数据保持时间 0 – 0 – ns tAW tAW 地址建立到写周期结束的时间 20 – 30 – ns tSA tAS 地址建立到写周期开始的时间 0 – 0 – ns tHA[30] tWR 写周期结束后的地址保持时间 0 – 0 – ns tHZWE [29, 31, 32] tWZ 从写周期使能到输出禁用的时间 – 10 – 15 ns tLZWE [29] tOW 写周期结束后的输出有效时间 3 – 3 – ns 字节使能到写周期结束的时间 20 – 30 – ns tBW 注释： 26. 测试条件假定信号跳变时间不大于 3 ns、时序参考电平为 VCC/2、输入脉冲电平为 0 至 VCC(typ)、所指定 IOL/IOH 的输出负载以及 30 pF 负载电容，如图 10 所示。 27. WE 必须在 SRAM 读周期内保持高电平状态。 28. 当 CE、 OE 和 BHE、 BLE 均为低电平时，一直选中器件。 29. 这些参数仅在设计上得到保证，但未经过测试。 30. 勘误表：工程样本并不满足写入操作结束后地址保持时间 （tHA） > 0 ns 的规范。当前芯片版本满足 tHA > 2 ns 的要求。更多信息，请参考第 40 页上的勘误表。 31. tHZCE、 tHZOE、 tHZBE 和 tHZWE 的负载电容为 5 pF。跃变在稳定状态输出电压 ±200 mV 的条件下测量。 32. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 文档编号：001-92864 版本 ** 页 25 /44 初步 CY14B116K/CY14B116M 图 11. 第一个 SRAM 读周期 （地址控制） [33、 34、 35] tRC Address Address Valid tAA Output Data Valid Previous Data Valid Data Output tOHA 图 12. 第二个 SRAM 读周期：CE 和 OE 控制 [33、 35、 36] Address Address Valid tRC [37] tHZCE tACE CE tAA tLZCE tHZOE tDOE OE tHZBE tLZOE tDBE BHE, BLE tLZBE Data Output High Impedance Output Data Valid tPU ICC Standby tPD Active 注释： 33. WE 必须在 SRAM 读周期内保持高电平状态。 34. 当 CE、 OE 和 BHE、 BLE 均为低电平时，一直选中器件。 35. HSB 必须在读和写周期内保持为高电平状态 36. BHE 和 BLE 仅适用于 ×16 配置。 37. TSOP II 封装基于单 CE 选项，而 BGA 封装则基于双 CE 选项。在本数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 LOW 和 CE2 为 HIGH 时， CE 将为 LOW。在其他情况下， CE 为 HIGH。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不支持中间电压。 文档编号：001-92864 版本 ** 页 26 /44 初步 CY14B116K/CY14B116M 图 13. 第一个 SRAM 度周期：WE 控制 [38、 39、 40、 41] tWC Address Address Valid tSCE tHA [42] CE tBW BHE, BLE tAW tPWE WE tSA tHD tSD Data Input Input Data Valid tLZWE tHZWE Data Output High Impedance Previous Data 图 14. 第二个 SRAM 写周期：CE 控制 [38、 39、 40、 41 ] tWC Address Valid Address tSA tSCE tHA [42] CE tBW BHE, BLE tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注释： 38. BHE 和 BLE 仅适用于 ×16 配置。 39. 如果 CE 变为低电平时 WE 也处于低电平状态，则输出会保持高阻抗状态。 40. HSB 必须在读和写周期内保持为高电平状态 41. 地址转换期间， CE 或 WE 必须 超过 VIH。 42. TSOP II 封装基于单 CE 选项，而 BGA 封装则基于双 CE 选项。在本数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 LOW 和 CE2 为 HIGH 时， CE 将为 LOW。在其他情况下， CE 为 HIGH。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不支持中间电压。 文档编号：001-92864 版本 ** 页 27 /44 初步 CY14B116K/CY14B116M 图 15. 第二个 SRAM 写周期：CE 控制 [43、 44、 45、 46 ] tWC Address Valid Address tSA tSCE tHA [47] CE tBW BHE, BLE tPWE WE tHD tSD Data Input Input Data Valid High Impedance Data Output 图 16. 第三个 SRAM 写周期：BHE 和 BLE 控制 [4344、 45、 46、 48] （不适用于对 RTC 寄存器的写入操作） tWC Address Address Valid tSCE [47] CE tSA tHA tBW BHE, BLE tAW tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注释： 43. BHE 和 BLE 仅适用于 ×16 配置。 44. 如果 CE 变为低电平时 WE 处于低电平状态，输出会保持在高阻抗状态。 45. HSB 必须在读和写周期内保持高电平状态 46. 地址转换期间， CE 或 WE 必须 超过 VIH。 47. TSOP II 封装基于单 CE 选项，而 BGA 封装则基于双 CE 选项。在本数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 LOW 和 CE2 为 HIGH 时， CE 将为 LOW。在其他情况下， CE 为 HIGH。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不支持中间电压。 48. 仅允许 CE 和 WE 控制对 RTC 寄存器进行的写操作。在 CE 或 WE 引脚处于低电平前， BLE 引脚必须保持为低电平状态，以能够写入到 RTC 寄存器中。 文档编号：001-92864 版本 ** 页 28 /44 初步 CY14B116K/CY14B116M 自动存储 / 加电回读特性 适用条件为 工作范围 CY14B116K/CY14B116M 参数 说明 单位 最小值 最大值 tHRECALL [49] 加电回读时间 – 30 ms tSTORE [50] 存储周期时间 – 8 ms tDELAY [51, 52] 完成 SRAM 写入周期的时间 – 25 ns VSWITCH 低电压触发电平 – 2.65 V tVCCRISE[52] VCC 上升时间 150 – s VHDIS[52] HSB 输出禁用电压 – 1.9 V tLZHSB[52] HSB 到输出有效的时间 – 5 s tHHHD[52] HSB 高电平有效时间 – 500 ns 图 17. 自动存储或加电回读 [53] VCC VSWITCH VHDIS [50] t VCCRISE Note tHHHD tSTORE Note tHHHD [54] Note [50] tSTORE [54] Note HSB out tDELAY tLZHSB tLZHSB AutoStore tDELAY Power-Up RECALL tHRECALL tHRECALL Read & Write Inhibited (RWI) Power-Up RECALL Read & Write BROWN OUT AutoStore Power-Up RECALL Read & Write Power-down AutoStore 注释： 49. 当 VCC 超过 VSWITCH 时，将开始计算 tHRECALL。 50. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，则将不会发生自动存储或硬件存储操作。 51. 在启动硬件存储和自动存储时，会在 tDELAY 时间内持续使能 SRAM 写操作。 52. 这些参数仅在设计上得到保证，但未经过测试。 53. 在 VCC 低于 VSWITCH 的情况下，在存储、回读的过程中会忽略读写周期。 文档编号：001-92864 版本 ** 页 29 /44 初步 CY14B116K/CY14B116M 睡眠模式的特性 适用条件为 工作范围 CY14B116K/CY14B116M 参数 说明 单位 最小值 最大值 tWAKE 睡眠模式退出时间 （ZZ 为高电平到唤醒后进行第一次访问） – 30 ms tSLEEP 睡眠模式进入时间 （ZZ 为低电平到 CE 失去控制权的时间） – 8 ms tZZL ZZ 为低电平有效的时间 50 – ns tWEZZ 最后一次写入到进入睡眠模式的时间 0 – s tZZH ZZ 有效到 DQ 为高阻的时间 – 70 ns 图 18. 睡眠模式 [55] V CC V SWITCH V SWITCH t t SLEEP HRECALL t WAKE ZZ t WEZZ WE t DQ Read & Write Inhibited (RWI) ZZH Data Power-Up RECALL Read & Write Sleep Entry Sleep Sleep Exit Read & Write Power-down AutoStore 注释： 55. 器件启动睡眠子程序，然后在 tSLEEP 持续时间后进入睡眠模式。 文档编号：001-92864 版本 ** 页 30 /44 初步 CY14B116K/CY14B116M 软件控制的存储和回读特性 适用条件为工作范围 [56， 57] 参数 25 ns 最小值 最大值 25 – 说明 45 ns 最小值 最大值 45 – 单位 tRC 存储 / 回读初始化周期的时间 tSA 地址建立时间 0 – 0 – ns tCW 时钟脉冲宽度 20 – 30 – ns tHA ns 地址保持时间 0 – 0 – ns tRECALL 回读持续时间 – 600 – 600 s tSS [58, 59] 软序列处理时间 – 500 – 500 s 图 19. CE 和 OE 控制的软件存储和回读周期 [57] tRC Address tRC Address #1 tSA [60] Address #6 tCW tCW CE tHA tSA tHA tHA tHA OE tHHHD HSB (STORE only) tHZCE tLZCE t DELAY [61] Note tLZHSB High Impedance tSTORE/tRECALL DQ (DATA) RWI 图 20. 自动存储使能和禁用周期 Address tSA [60] CE tRC tRC Address #1 Address #6 tCW tCW tHA tSA tHA tHA tHA OE tLZCE tHZCE tSS [61] Note t DELAY DQ (DATA) RWI 注释： 56. 由 CE 控制的或 OE 控制的读操作为软件序列提供时钟脉冲。 57. 必须按顺序列出六个连续地址表 2。在六个连续周期内， WE 必须保持为高电平状态。 58. 这是执行软序列指令所耗费的时间。 VCC 电压必须保持高电平，以保证有效地寄存指令。 59. 存储和回读等指令会锁定 I/O，直到操作完成，这样会更加延长此时间。请参见特定的指令。 60. TSOP II 封装基于单 CE 选项，而 BGA 封装则基于双 CE 选项。在本数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 LOW 和 CE2 为 HIGH 时， CE 将为 LOW。在其他情况下， CE 为 HIGH。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不支持中间电压。 61. 由于输出在 tDELAY 时间被禁用，因此，第六次读取的 DQ 输出数据可能无效。 文档编号：001-92864 版本 ** 页 31 /44 初步 CY14B116K/CY14B116M 硬件存储特性 适用条件为 工作范围 参数 CY14B116K/CY14B116M 说明 最小值 最大值 单位 tDHSB 未设置写入锁存时的从 HSB 到输出有效时间 – 25 ns tPHSB 硬件存储脉冲宽度 15 – ns 图 21. 硬件存储周期 [62] Write Latch set ~ ~ tPHSB HSB (IN) tSTORE tHHHD ~ ~ tDELAY HSB (OUT) tLZHSB RWI Write Latch not set ~ ~ tPHSB HSB (IN) HSB (OUT) HSB pin is driven HIGH to VCC only by internal 100 K: resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven LOW. ~ ~ tDELAY RWI 图 22. 软序列处理 [63, 64] Soft Sequence Command Address [65] Address #1 tSA Address #6 tCW tSS Soft Sequence Command Address #1 tSS Address #6 tCW CE V CC 注释： 62. 如果从上一个非易失性周期后仍未进行 SRAM 写入，则不会发生自动存储或硬件存储。 63. 这是执行软序列指令所耗费的时间。 VCC 电压必须保持高电平，以保证有效地寄存指令。 64. 存储和回读等指令会锁定 I/O，直到操作完成，这样会更加延长该时间。请参见特定的指令。 65. TSOP II 封装基于单 CE 选项，而 BGA 封装则基于双 CE 选项。在本数据手册中，对于双 CE 器件， CE 是 CE1 和 CE2 的内部逻辑结合。当 CE1 为 LOW 和 CE2 为 HIGH 时， CE 将为 LOW。在其他情况下， CE 为 HIGH。芯片使能引脚 （即单芯片使能器件的 CE ；以及双芯片使能器件的 CE1 和 CE2）上不支持中间电压。 文档编号：001-92864 版本 ** 页 32 /44 初步 CY14B116K/CY14B116M SRAM 操作的真值表 在 SRAM 操作过程中，必须保持 HSB 为高电平。 对于 ×8 配置 单芯片使能选项 （44 引脚 TSOP II 封装） 输入和输出 模式 功耗 CE WE OE H X X 高阻 取消选择 / 断电 待机 L H L 数据输出 （DQ0–DQ7）； 读取 活动 L H H 高阻 输出处于禁用状态 活动 L L X 数据输入 （DQ0–DQ7）； 写入 活动 对于 ×16 配置 单芯片使能选项 （54 引脚 TSOP II 封装） 输入和输出 模式 功耗 CE WE OE BLE BHE H X X X X 高阻 取消选择 / 断电 待机 L X X H H 高阻 输出处于禁用状态 活动 L H L L L 数据输出 （DQ0–DQ15） 读取 活动 L H L L H 数据输出 （DQ0–DQ7）； 高阻态的 DQ8–DQ15 读取 活动 L H L H L 数据输出 （DQ8–DQ15） ; 高阻态的 DQ0–DQ7 读取 活动 L H H X X 高阻 输出处于禁用状态 活动 L L X L L 数据输入 （DQ0–DQ15） 写入 活动 L L X L H 数据输入 （DQ0–DQ7）； 高阻态的 DQ8–DQ15 写入 活动 L L X H L 数据输入 （DQ8–DQ15）； 写入 高阻态的 DQ0–DQ7 活动 文档编号：001-92864 版本 ** 页 33 /44 初步 CY14B116K/CY14B116M 对于 ×16 配置 双芯片使能选项 （165 球形焊盘 FBGA 封装） 输入和输出 模式 功耗 CE1 CE2 WE OE BLE BHE H X X X X X 高阻 取消选择 / 断电 待机 X L X X X X 高阻 取消选择 / 断电 待机 L H X X H H 高阻 输出处于禁用状态 活动 L H H L L L 数据输出 （DQ0–DQ15） 读取 活动 L H H L L H 数据输出 （DQ0–DQ7）； 读取 高阻态的 DQ8–DQ15 活动 L H H L H L 数据输出 （DQ8–DQ15） ； 高阻态的 DQ0–DQ7 读取 活动 L H H H X X 高阻 输出处于禁用状态 活动 L H L X L L 数据输入 （DQ0–DQ15） 写入 活动 L H L X L H 数据输入 （DQ0–DQ7）； 写入 高阻态的 DQ8–DQ15 活动 L H L X H L 数据输入 （DQ8–DQ15） ； 高阻态的 DQ0–DQ7 活动 文档编号：001-92864 版本 ** 写入 页 34 /44 初步 CY14B116K/CY14B116M 订购信息 速度 （ns） 25 45 订购代码 封装框图 CY14B116K-ZS25XI 51-85087 44 引脚 TSOP II CY14B116K-ZS25XIT 51-85087 44 引脚 TSOP II CY14B116M-ZSP25XI 51-85160 54 引脚 TSOP II CY14B116K-ZS45XI 51-85087 44 引脚 TSOP II CY14B116K-ZS45XIT 51-85087 44 引脚 TSOP II CY14B116M-ZS45XIT 51-85087 44 引脚 TSOP II CY14B116M-BZ45XI 51-85195 165 球形焊盘的 FBGA 封装类型 工作范围 工业 这些器件都是无铅的。要了解这些部件的供应情况，请联系赛普拉斯本地销售代表。 订购代码定义 CY14 B 116 K - ZS 25 X I T 选项： T — 盘带封装 空白 — 标准 无铅 封装： ZS P- 44-TSOP II ZSP - 54-TSOP II BZA - 165-FBGA 温度： I －工业范围（-40 到 85°C） 速度： 25 - 25 ns 45 - 45 ns 数据总线： K - ×8 + RTC M - ×16 + RTC 容量： 116 - 16 Mbit 电压： B － 3.0 V 14 - nvSRAM 赛普拉斯 文档编号：001-92864 版本 ** 页 35 /44 初步 CY14B116K/CY14B116M 封装图 图 23. 44 引脚 TSOP II 封装外形 （51-85087） 51-85087 *E 文档编号：001-92864 版本 ** 页 36 /44 初步 CY14B116K/CY14B116M 封装图 （续） 图 24. 54 引脚 TSOP II 封装外形 （51-85160） 51-85160 *D 文档编号：001-92864 版本 ** 页 37 /44 初步 CY14B116K/CY14B116M 封装图 （续） 图 25. 165 球形焊盘 FBGA （15 mm × 17 mm × 1.40 mm）封装外形 (51-85195) 51-85195 *C 文档编号：001-92864 版本 ** 页 38 /44 初步 缩略语 CY14B116K/CY14B116M 文档规范 说明 测量单位 缩略语 BCD 二进码十进数 CMOS 互补金属氧化物半导体 °C 摄氏度 EIA 电子工业联盟 Hz 赫兹 FBGA 小间距球栅阵列 Kbit 千位 I/O 输入 / 输出 kHz 千赫兹 JESD JEDEC 标准 k 千欧姆 nvSRAM 非易失性静态随机存取存储器 A 微安 RoHS 有害物质限制 mA 毫安 RTC 实时时钟 F 微法 RWI 禁止读和写 Mbit 兆位 TSOP II 薄小型封装 MHz 兆赫兹 s 微秒 ms 毫秒 ns 纳秒 Ω 欧姆 pF 皮法 V 伏特 W 瓦特 文档编号：001-92864 版本 ** 符号 测量单位 页 39 /44 初步 CY14B116K/CY14B116M 勘误表 本节描述了大小为 16 Mbit（2048 K × 8，1024 K × 16）的 nvSRAM 产品系列的勘误表。勘误表中包括勘误触发条件、影响范围、可 用解决方案和芯片修订适用性。 若有任何问题，请联系您本地赛普拉斯销售代表。 受影响的器件型号 芯片型号 CY14B116K 器件特性 3 V、 16 Mbit、 2048 K × 8 且带有 RTC （实时时钟）的异步接口 nvSRAM CY14B116M 3 V、 16 Mbit、 1024 K × 16 且带有 RTC （实时时钟）的异步接口 nvSRAM 16 Mbit （2048 K × 8， 1024 K × 16） nvSRAM 的合格状态 工程样本 （ES）。 16 Mbit （2048 K × 8， 1024 K × 16） nvSRAM 勘误表汇总 下表定义了 CY14B116x 系列中器件的勘误表适用性。 项目 1. 写入操作结束后地址保持时间 （tHA）不 满足数据手册中的规范 芯片型号 在 “ 受影响的芯片型号 ” 表中所列出 的所有芯片型号 2. ZZ 引脚上的静态放电电压 （人体模型）不 CY14B116M 满足数据手册规范 文档编号：001-92864 版本 ** 芯片版本 修复状态 版本 1 在下一个芯片版本中得到纠正 版本 1 在下一个芯片版本中得到纠正 页 40 /44 初步 CY14B116K/CY14B116M 1. 写入操作结束后地址保持时间 （tHA）不满足数据手册中的规范 ■ 问题定义 工程样本并不满足写入操作结束后地址保持时间 （tHA）规范，即 tHA ≥ 0 ns。当前芯片版本满足了 tHA ≥ 2 ns 的要求。 ■ 受影响的参数 写入操作结束后的地址保持时间 （tHA）。 ■ 触发条件 结束当前的 SRAM 写周期后，可以通过下面的方法实现在 2 ns 内进行更改地址： a. WE 控制 SRAM 写操作时，在将 WE 控制信号从低电平转换为高电平后，可以在 2 ns 时间内更改地址。该方法适用于所有总线 宽度 （× 8， × 16）。 b. 在 CE 控制 SRAM 写操作时，将 CE 控制信号从低电平转换为高电平后，可以在 2 ns 时间内更改地址。该方法适用于所有总线 宽度 （× 8， × 16）。 c. 在字节使能控制 SRAM 写操作时，将字节使能控制 （BHE， BLE）从低电平转换为高电平后，可以在 2 ns 内更改地址。 BHE 和 BLE 控制适用于 × 16 接口。 ■ 影响范围 它可以破坏 SRAM 中随机存储位置的数据。 ■ 解决方案 工程样本将要求 tHA ≥ 2 ns，而在数据手册规范中为 tHA ≥ 0 ns。通过将控制信号从低电平切换为高电平来终止当前 SRAM 写操作 后， WE / CE 控制的写操作或字节使能 （BHE、 BLE）控制的写操作必须至少在 2 ns 时间内保持当前地址，这样存储器控制器才 可执行 nvSRAM 中的 SRAM 写操作。图 26 显示的是 WE 控制 SRAM 写周期中测量 tHA 的示例。 图 26. WE 控制 SRAM 写周期中测量 tHA 的示例 tHA ≥ 2 ns tWC Address Address Valid tSCE tHA CE tBW BHE, BLE tAW tPWE WE tSA tSD Data Input Input Data Valid tHZWE Data Output ■ tHD Previous Data tLZWE High Impedance 修复状态 该问题在下一个芯片版本中得到纠正。 文档编号：001-92864 版本 ** 页 41 /44 初步 CY14B116K/CY14B116M 2. ZZ 引脚上的静态放电电压 （人体模型）不满足数据手册规范 ■ 问题定义 工程样本不满足 ZZ 引脚上静电放电电压 （人体模型）的数据手册规范，即 ZZ 引脚的静电放电电压 > 2001 V。当前芯片的 ZZ 引 脚的容限为 1100 V。 ■ 受影响的参数 无。 ■ 触发条件 如果静电放电电压 （人体模型）≥ 1101V，在 ZZ 引脚的 ESD 测试可能失败。 ■ 影响范围 如果 ZZ 引脚的 ESD 高于 1100 V，则可能损坏器件。使用其它引脚 （除了 ZZ 引脚以外）满足数据手册中 ESD 规范。 ■ 解决方案 无。器件要在 ESD 敏感度不超过 1100 V 的环境下运行。 ■ 修复状态 该问题在下一个芯片版本中得到纠正。 文档编号：001-92864 版本 ** 页 42 /44 初步 CY14B116K/CY14B116M 文档修订记录页 文档标题：CY14B116K/CY14B116M，具有实时时钟功能的 16 Mbit (2048 K × 8/1024 K × 16) nvSRAM 文档编号：001-92864 ECN 修订版本 变更者 提交日期 变更说明 ** 4460285 LISZ 文档编号：001-92864 版本 ** 07/30/2014 本文档版本号为 Rev.**，译自英文版 001-67786 Rev*E。 页 43 /44 初步 CY14B116K/CY14B116M 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要找到离您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车用产品 cypress.com/go/automotive cypress.com/go/clocks 时钟与缓冲器 cypress.com/go/interface 接口 照明与电源控制 cypress.com/go/powerpsoc cypress.com/go/plc 存储器 PSoC 触摸感应产品 USB 控制器 无线 /RF cypress.com/go/memory cypress.com/go/psoc psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2011-2014。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其它电路的使用承担任何责任。也不会根据专 利权或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于 可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的 所有风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途之外，未经赛普拉斯的明确书面许可，不得对此类源代码进行任何复制、修改、转换、编译或 演示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键器件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用的赛普拉斯软件许可协议限制。 文档编号：001-92864 版本 ** 本文件中提及的所有产品和公司名称均为其各自所有者的商标。 修订日期 July 30, 2014 页 44/44