CY14V256LA 256 Kbit （32 K × 8）nvSRAM （非易失性静态随机存取存储器） 256 Kbit （32 K × 8） nvSRAM 特性 功能说明 ■ 存取时间为 35 ns ■ 内部采用 32 K x 8 的组织方式 ■ 只需一个小电容，即可在断电时实现自动存储 ■ 可通过软件、器件引脚或断电时自动存储来触发存储至 QuantumTrap 非易失性元件内 ■ 可通过软件或加电触发回读至 SRAM ■ 无限次读、写和回读周期 ■ 一百万次的 QuantumTrap 存储周期 ■ 20 年的数据保留时间 ■ 内核 VCC = 3.0 V 至 3.6 V ； I/O VCCQ = 1.65 V 至 1.95 V ■ 工业级温度 ■ 48 球型焊盘小间距球栅阵列 （FBGA）封装 ■ 无铅并满足有害物质限制 （RoHS）规定 赛普拉斯 CY14V256LA 是一种快速静态 RAM，且每个存储器单 元中都包含非易失性元件。该存储器采用 “32 K 字节，每字节 8 位 ” 的组织方式。嵌入式非易失性元件通过采用 QuantumTrap 技术，打造出了世界上最可靠的非易失性存储器。SRAM 能够实 现无限次读写周期，而独立的非易失性数据则存储在高度可靠的 QuantumTrap 单元中。断电时，数据会从 SRAM 自动转移到非 易失性元件中 （“ 存储 ” 操作）。加电时，数据会从非易失性 存储器存储到 SRAM （“ 回读 ” 操作）。也可以在软件控制下 执行 “ 存储 ” 和 “ 回读 ” 操作。 要获取相关文档的完整列表，请单击此处。 逻辑框图 Logic Block Diagram VCC VCCQ VCAP Quantum Trap 512 X 512 A5 DQ 3 DQ 4 DQ 5 DQ 6 RECALL STORE/ RECALL CONTROL HSB A14 - A 2 COLUMN I/O INPUT BUFFERS DQ 2 STATIC RAM ARRAY 512 X 512 SOFTWARE DETECT DQ 0 DQ 1 POWER CONTROL STORE ROW DECODER A6 A7 A8 A9 A 11 A 12 A 13 A 14 COLUMN DEC A 0 A 1 A 2 A 3 A 4 A 10 DQ 7 OE CE WE 赛普拉斯半导体公司 文档编号：001-95823 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 April 7, 2015 CY14V256LA 目录 引脚分布 ............................................................................. 3 引脚定义 ............................................................................. 3 器件运行 ............................................................................. 4 SRAM 读取 .................................................................. 4 SRAM 写入 .................................................................. 4 自动存储操作 ............................................................... 4 硬件存储操作 ............................................................... 4 硬件回读 （加电） ........................................................ 4 软件存储 ...................................................................... 4 软件回读 ...................................................................... 5 阻止自动存储 ............................................................... 6 数据保护 ...................................................................... 6 最大额定值 .......................................................................... 7 工作范围 ............................................................................. 7 直流电气特性 ...................................................................... 7 数据保留时间与耐久性 ........................................................ 8 电容值 ................................................................................. 8 热阻 .................................................................................... 8 交流测试负载 ...................................................................... 9 交流测试条件 ...................................................................... 9 交流切换特性 .................................................................... 10 SRAM 读周期 ............................................................ 10 SRAM 写周期 ............................................................ 10 切换波形 ........................................................................... 11 文档编号：001-95823 版本 ** 自动存储 / 加电回读 .......................................................... 13 切换波形 ........................................................................... 14 软件控制的存储 / 回读周期 ............................................... 15 切换波形 ........................................................................... 15 硬件存储周期 .................................................................... 16 切换波形 ........................................................................... 16 SRAM 操作的真值表 ........................................................ 17 订购信息 ........................................................................... 18 订购代码定义 ............................................................. 18 封装图 ............................................................................... 19 缩略语 ............................................................................... 20 文档规范 ........................................................................... 20 测量单位 .................................................................... 20 文档修订记录页 ................................................................ 21 销售、解决方案和法律信息 .............................................. 22 全球销售和设计支持 .................................................. 22 产品 ........................................................................... 22 PSoC 解决方案 .......................................................... 22 页 2/22 CY14V256LA 引脚分布 图 1. 48 球型焊盘的 FBGA （6 × 10 × 1.2 mm）引脚分布 （× 8） 顶视图 （不按比例） 2 3 4 5 6 NC OE A0 A1 A2 VCC A NC NC A3 A4 CE NC B DQ0 VCC A5 A6 NC DQ4 C VSS DQ1 NC A7 DQ5 VCCQ 1 VCAP VSS VCCQ DQ2 DQ3 NC A14 NC HSB NC A8 D DQ6 VSS E VSS NC DQ7 F A12 A13 WE NC G A9 A10 A11 NC H 引脚定义 引脚名称 I/O 类型 A0–A14 说明 输入 DQ0–DQ7 输入 / 输出 WE 输入 低电平有效的写使能输入。当使能芯片，并 WE 为低电平时， I/O 引脚上的数据被写入到指定的地址位 置内。 CE 输入 芯片使能输入，低电平有效。当该引脚为低电平时，将选择芯片。处于高电平时，则取消选择芯片。 OE 输入 低电平有效的输出使能。低电平有效输入 OE 在读周期内使能数据输出缓冲器。在取消激活高电平的 OE 时， I/O 引脚会进入三态。 VSS 接地 器件的接地引脚。必须连接至系统地。 VCC 电源 器件内核的电源输入。 VCCQ 电源 器件输入和输出的电源输入。 HSB 输入 / 输出 硬件存储繁忙 （HSB）。该输出为低电平时，它表示硬件存储正在执行过程中。如果在芯片外部将其置 于低电平，那么它会开始执行一个非易失性存储操作。每次执行完硬件和软件存储后，将使用标准的大 输出电流在一小段时间 （tHHHD）内将 HSB 驱动为高电平，然后使用一个内部弱上拉电阻保持该引脚的 高电平状态 （选择性地使用外部上拉电阻连接）。 VCAP 电源 自动存储电容。在断电期间内给 nvSRAM 供电是为了在该过程中将数据从 SRAM 存储到非易失性元件 内。 NC 无连接 地址输入。用于选择 32,768 字节 nvSRAM 中的一个字节 双向数据 I/O 线。根据操作将该引脚作为输入或输出使用。 无连接。该引脚未与芯片内部连接。 文档编号：001-95823 版本 ** 页 3/22 CY14V256LA 器件运行 VCCQ VCC 0.1 uF 0.1 uF 10 kOhm CY14V256LAnvSRAM 由两个相同物理单元中的成对功能组件 组成。它们是一个 SRAM 存储器单元和一个非易失性 QuantumTrap 单元。 SRAM 储存器单元可作为标准的快速静态 RAM 工作。 SRAM 中的数据被传输到非易失性单元 （存储操 作），或从非易失性单元传输到 SRAM （回读操作）。使用该独 特的架构，所有单元都可以并行执行存储和回读操作。在存储和 回读操作期间内， SRAM 读写操作被禁止。与典型的 SRAM 相 同， CY14V256LA 支持无限次读写操作。此外，它还提供无限 次从非易失性单元的回读操作以及最多 100 万次存储操作。请 参考 第 17 页上的 SRAM 操作的真值表了解读写模式的完整说 明。 图 2. 自动存储模式 VCCQ VCC WE VCAP SRAM 读取 当CE和 OE为低电平，且WE 和 HSB为高电平时，CY14V256LA 将执行读周期。引脚 A0–14 上指定的地址将确定要访问 32,768 个 数据字节中的哪一个。当读取由地址转换触发时，输出在经过 tAA （读取周期 1）时间后有效。如果 CE 或 OE 启动了读取操作，输 出在 tACE 或 tDOE 中较晚者时有效 （读取周期 2）。数据输出在 tAA 访问时间内反复响应地址变化而不需要切换任何控制输入引 脚。这一直有效，直到另一个地址变化或直到 CE 或 OE 变为高 电平，或 WE 或 HSB 变为低电平为止。 SRAM 写入 当 CE 和 WE 均为低电平且 HSB 为高电平时，将执行写循环。地 址输入稳定下来后，才能进入写周期，并且该输入必须保持稳定 状态，直到 CE 或 WE 在周期结束时变为高电平为止。如果数据 在 WE 控制的写入结束前或在 CE 控制的写入结束前的 tSD 时有 效，则公用 I/O 引脚 DQ0–7 上的数据被写入到存储器中。在整个 写周期期间内内保持 OE 为高电平以避免共用 I/O 线路上出现数 据总线争用。如果 OE 为低电平，则内部电路将在 WE 变为低电 平之后的 tHZWE 时关闭输出缓冲器。 VCAP VSS 硬件存储操作 CY14V256LA 提供了 HSB 引脚以控制和确定存储操作。使用 HSB 引脚请求硬件存储周期。当 HSB 引脚被设置为低电平时， CY14V256LA 将在 tDELAY 的时间后有条件地启动存储操作。仅 在最后一个存储或回读周期后发生了对 SRAM 的写操作时才开 始实际的存储周期。HSB 引脚还起到开漏驱动器（内部 100 kW 弱上拉电阻）的作用，它在进行 （通过任何手段触发的）存储时 在内部变为低电平以指示繁忙状态。 注意：在每次进行硬件和软件存储操作后， HSB 会在一小段时 间 （tHHHD）通过标准输出高电流变为高电平，然后通过内部 自动存储操作 100 kW 上拉电阻一直保持高电平。 CY14V256LA 通过下面三个方法之一将数据存储到 nvSRAM 内：由 HSB 激活的硬件存储操作；由地址序列激活的软件存储 操作；器件断电时自动存储。自动存储操作是 QuantumTrap 技 术的独有特性，在 CY14V256LA 上默认使能该特性。 在 HSB 通过任何手段变为低电平时进行的 SRAM 写操作要在启 动存储操作之前给定的时间 （tDELAY）内完成。但是，在 HSB 变为低电平后请求的任何 SRAM 写周期都被禁止，直到 HSB 变 回高电平。如果未设置写锁存，则 HSB 不会被 CY14V256LA 置 为低电平。但是所有 SRAM 读和写周期都被禁止，直到 MPU 或 其他外部源使 HSB 变回高电平。 在正常工作时，器件从 VCC 接收电流，进而给与 VCAP 引脚连接 的电容充电。芯片使用该存储的电荷执行单个存储操作。如果 VCC 引脚的电压降到 VSWITCH 以下，器件将自动断开 VCAP 引脚 与 VCC 的连接。通过 VCAP 电容所提供的电源触发存储操作。 注意：如果电容未与 VCAP 引脚连接，则必须使用 第 6 页上的阻 止自动存储中指定的软序列禁用自动存储。如果在 VCAP 引脚上 不存在电容器的情况下启用自动存储，则器件将在没有足够的电 荷时尝试执行自动存储操作以完成存储。这样会破坏 nvSRAM 中 存储的数据。 图 2 显示的是自动存储操作的正确存储电容 （VCAP）连接。请 参考 第 7 页上的直流电气特性，了解 VCAP 的大小。 VCAP 引脚 上的电压通过芯片上的调压器输入到 VCC 。将一个上拉设置于 WE上以在加电过程中保持其处于非活动状态。仅当WE信号在加 电期间内为三态时，该上拉才有效。很多 MPU 在加电时使其控 制引脚进入三态。使用上拉时必须验证该情况。当 nvSRAM 退出 加电回读时， MPU 必须处于活动状态或者 WE 保持为非活动状 态，直到 MPU 退出复位状态为止。 为了降低不必要的非易失性存储，将忽略自动存储和硬件存储操 作，除非在最新的存储或回读周期后至少发生了一次写操作。无 论是否发生写操作，都会执行软件触发的存储周期。系统会监控 HSB 信号以检测自动存储周期是否在进行中。 文档编号：001-95823 版本 ** 在任何存储操作期间内，无论它如何启动，CY14V256LA 都会继 续将 HSB 引脚设置为低电平，仅在存储完成时才会释放。存储 操作完成后，如果 HSB 引脚变回高电平， nvSRAM 存储器访问 在 tLZHSB 时间内将被禁止。如果不使用 HSB ，请保持它的未连 接状态。 硬件回读 （加电） 上电时或任何低功率状态之后（VCC< VSWITCH），内部回读请求 将被锁存。如果 VCC 再次超过了 VSWITCH 的检测电压，将自动 启动回读周期并需要经过 tHRECALL 的时间来完成。在此期间内， HSB 驱动器将 HSB 置为低电平。 软件存储 通过软件地址序列将数据从 SRAM 传输到非易失性存储器内。通 过以准确的顺序在六个特定地址执行连续的 CE 或 OE 控制的读 周期，可以启动 CY14V256LA 软件存储周期。在存储周期期间 内，首先擦除上一个非易失性数据，接下来执行非易失性元件程 序。启动存储周期后，将禁用后续的输入和输出，直到该周期完 成。 页 4/22 CY14V256LA 由于特定地址的读取序列用于存储启动，所以在该序列中要避免 其他读或写访问干预，否则该序列将被中止，并且不会发生任何 存储或回读操作。 软件回读 通过软件地址序列将数据从非易失性存储器传输到 SRAM。软件 回读周期以与软件存储启动类似的方式通过读操作序列启动。若 要启动回读周期，必须执行下列 CE 或 OE 控制的读操作序列： 1. 读取地址 0x0E38，有效读取 2. 读取地址 0x31C7，有效读取 3. 读取地址 0x03E0，有效读取 4. 读取地址 0x3C1F，有效读取 5. 读取地址 0x303F，有效读取 6. 读取地址 0x0C63，启动回读周期 若要启动软件存储周期，必须执行下列读取序列： 1. 读取地址 0x0E38，有效读取 2. 读取地址 0x31C7，有效读取 3. 读取地址 0x03E0，有效读取 4. 读取地址 0x3C1F，有效读取 5. 读取地址 0x303F，有效读取 6. 读取地址 0x0FC0，启动存储周期 当 WE 在六个读取序列中始终保持高电平状态时，可以通过 CE 控制的读取或 OE 控制的读取锁定该软件序列。在序列中输入第 六个地址之后，存储周期将立即开始，且芯片被禁用。 HSB 被 置为低电平。达到 tSTORE 周期时间后， SRAM 再次被激活以进 行读和写操作。 在内部，回读程序包括两个步骤。首先，清除 SRAM 数据。然 后，将非易失性信息传输到 SRAM 单元。在 tRECALL 周期时间 后，SRAM 再次处于就绪状态，以进行读和写操作。回读操作不 会更改非易失性元件中的数据。 表 1. 模式选择 CE WE OE A14–A0[1] 模式 I/O 电源 H X X X 未选中 输出高阻态 待机 L H L X 读取 SRAM 输出数据 活动 L L X X 写入 SRAM 输入数据 活动 L H L 0x0E38 0x31C7 0x03E0 0x3C1F 0x303F 0x0B45 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储禁用 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 活动 [2] 注释 1. CY14V256LA 上有 15 个地址行，只有 13 个地址行 （A14 - A2）用于控制软件模式。无需关注余下的地址行。 2. 六个连续的地址必须按顺序列出。 WE 在六个周期的期间内必须为高电平才能使能非易失性循环。 文档编号：001-95823 版本 ** 页 5/22 CY14V256LA 表 1. 模式选择 （续） CE WE OE A14–A0[1] 模式 I/O 电源 L H L 0x0E38 0x31C7 0x03E0 0x3C1F 0x303F 0x0B46 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储使能 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 活动 [1] L H L 0x0E38 0x31C7 0x03E0 0x3C1F 0x303F 0x0FC0 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性存储 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 活动 ICC2[1] L H L 0x0E38 0x31C7 0x03E0 0x3C1F 0x303F 0x0C63 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性回读 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 活动 [1] 阻止自动存储 通过启动自动存储禁用的序列，可以禁用自动存储功能。以与软 件存储启动类似的方式执行读操作序列。如要启动自动存储禁用 序列，必须执行下面 CE 控制的读操作序列： 1. 读取地址 0x0E38，有效读取 2. 读取地址 0x31C7，有效读取 3. 读取地址 0x03E0，有效读取 4. 读取地址 0x3C1F，有效读取 5. 读取地址 0x303F，有效读取 6. 读取地址 0x0B45，自动存储禁用 如果禁用或重新使能自动存储功能，则必须触发手动存储操作 （软件或硬件）才能在后续的断电循环中保存自动存储。器件出 厂时已使能自动存储功能，且已在所有单元中写入了 0x00。 数据保护 CY14V256LA 通过禁止外部启动的存储和写操作，可以避免在低 电压状态下破坏数据。当 VCC 低于 VSWITCH 时，会检测到 低电 压状态。如果 CY14V256LA 在加电时处于写模式（CE 和 WE 均 为低电平），在回读或存储后将禁止写操作，直到 tLZHSB （HSB 到输出有效的时间）后使能 SRAM 为止。当 VCCQ < VIODIS 时， 各 I/O 将被禁用 （无存储指令）。这样可防止在 VCCQ 加电期间 内掉电条件下发生意外地写操作。 通过启动自动存储使能序列，可以重新使能自动存储。以与软件 回读启动类似的方式执行读操作序列。如果要启动自动存储使能 序列，必须执行下列 CE 控制的读操作序列： 1. 读取地址 0x0E38，有效读取 2. 读取地址 0x31C7，有效读取 3. 读取地址 0x03E0，有效读取 4. 读取地址 0x3C1F，有效读取 5. 读取地址 0x303F，有效读取 6. 读取地址 0x0B46，自动存储使能 注释 1. 六个连续的地址必须按顺序列出。 WE 在六个周期的期间内必须为高电平才能使能非易失性循环。 文档编号：001-95823 版本 ** 页 6/22 CY14V256LA 最大额定值 超过最大额定值可能会缩短器件的使用寿命。这些用户指导未经 过测试。 存储温度 ..................................................–65 °C 到 +150 °C 最长的累积存储时间： 在 150°C 环境温度下 ................................. 1000 小时 在接地电位的所有引脚上的 瞬变电压 （< 20 ns）........................ –2.0 V 到 VCCQ + 2.0 V 封装功率散耗 （TA = 25 °C）........................................ 1.0 W 表面贴装铅焊温度 （3 秒）....................................... +260 °C 直流输出电流 （每次只输出 1 路电流，持续时间 1 秒）..................... 15 mA 在 85°C 环境温度下 ............................................ 20 年 静电放电电压 ( 根据 MIL-STD-883，方法 3015) .......................... > 2001 V 最高结温 ..................................................................... 150°C 栓锁电流 ................................................................. > 140 mA VCC 上相对于 VSS 的供电电压....................... –0.5 V 到 4.1 V 工作范围 VCCQ 上相对于 VSS 的供电电压 ............... –0.5 V 到 +2.45 V 范围 应用于高阻态的输出电压 .................. –0.5 V 到 VCCQ+ 0.5 V 工业级 输入电压 ........................................... –0.5 V 到 VCCQ+ 0.5 V 环境温度 VCC VCCQ –40°C 至 +85°C 3.0 V 至 3.6 V 1.65 V 至 1.95 V 直流电气特性 在工作范围内 参数 VCC 说明 测试条件 供电电压 VCCQ 最小值 3.0 典型值 [2] 3.3 最大值 3.6 单位 V 1.65 1.8 1.95 V tRC = 35 ns 无输出负载下取得的值 （IOUT = 0 mA） – – 60 mA – – 20 mA 存储过程中的 VCC 平均电流 无需关注多有的输入， VCC = 最大值， tSTORE 持续时间内的平均电流 – – 10 mA ICC3 在 tRC = 200 ns、 VCC(typ)、 25 °C 条件下的 VCC 平均电流 – 35 – mA ICCQ3 在 tRC = 200 ns、 VCCQ(Typ)、 25 °C 时的 VCCQ 平均电流 所有输入在 CMOS 电平循环。 无输出负载下取得的值 （IOUT = 0 mA） – 5 – mA ICC4 自动存储周期期间内的 VCAP 平均电流 无需关注所有的输入。 tSTORE 期间内的平均电流 – – 8 mA ISB VCC 待机电流 CE > （VCCQ – 0.2 V）。 VIN < 0.2 V 或 > （VCCQ – 0.2 V）。 非易失性周期完成后的待机电流强 度。输入为静态。 f = 0 MHz – – 8 mA IIX[3] 输入漏电流 （HSB 除外） VCCQ = 最大值，VSS < VIN < VCCQ –1 – +1 µA 输入漏电流 （用于 HSB） VCCQ = 最大值， VSS < VIN < VCCQ –100 – +1 µA ICC1 VCC 平均电流 ICCQ1 VCCQ 平均电流 ICC2 注释 2. 典型值在 25 °C， VCC = VCC(Typ) 和 VCCQ= VCCQ(Typ)。并未经过 100% 测试。 3. 如果高电平有效和低电平有效的驱动程序均被禁用，对于 HSB 引脚，当 VOH 等于 1.7 V 时， IOUT = -4 µA。使能这些驱动程序后，标准 VOH 和 VOL 均有效。该参数 被特性表征化，但未经过测试。 文档编号：001-95823 版本 ** 页 7/22 CY14V256LA 直流电气特性 （续） 在工作范围内 参数 说明 IOZ 断开状态输出漏电流 测试条件 VCCQ = Max, VSS < VOUT < VCCQ, VIH 输入高电压 CE 或 OE > VIH 或 WE < VIL – VIL 输入低电平电压 – VOH 输出高电压 IOUT = –1 mA 最小值 – 典型值 [2] – 最大值 +1 单位 µA 0.7 × VCCQ – VCCQ + 0.3 V – 0.3 – 0.3 × VCCQ V VCCQ – 0.45 – – V VOL 输出低电压 IOUT = 2 mA – – 0.45 V VCAP[2] 存储电容 介于 VCAP 引脚和 VSS 之间， 额定电容为 5 V 61 – 180 µF VVCAP[3、 4] 器件在 VCAP 引脚上的 最大驱动电压 VCC = 最大值 – – VCC V 单位 数据保留时间与耐久性 参数 DATAR 数据保留时间 说明 最小值 20 NVC 非易失性存储操作 1,000 年 K 最大值 单位 7 pF 输入电容 （用于 HSB） 8 pF 输出电容 （HSB 除外） 7 pF 输出电容 （用于 HSB） 8 pF 电容值 参数 [4] 说明 输入电容 （HSB 除外） CIN COUT 测试条件 TA = 25 °C， f = 1 MHz， VCC = VCC(typ)，VCCQ = VCCQ(typ) 热阻 参数 [4] JA JC 说明 热阻 （结温） 热电阻 （结至外壳） 测试条件 48 球型焊盘 FBGA 根据 EIA/JESD51 的要求，测试条件遵循测试热电阻的标 准测试方法和流程。 48.19 °C/W 6.5 °C/W 单位 注释 2. VCAP 的最小值可保证能够提供用来完成自动存储操作的电荷。 VCAP 的最大值可保证 VCAP 的电容在加电回读周期期间内充电至最小电压，以便紧急断电循环可以顺 利完成自动存储操作。因此，建议始终使用在指定最小和最大极限值内的电容。请参考应用手册 AN43593，了解更多有关 VCAP 选项的详细信息。 3. 当选择 VCAP 电容时，可得到 VCAP 引脚上的最大电压 （VVCAP）作为指导。在工作温度范围内， VCAP 电容的额定电压应高于 VVCAP 电压。 4. 这些参数由设计保证，但未进行过测试。 文档编号：001-95823 版本 ** 页 8/22 CY14V256LA 交流测试负载 图 3. 交流测试负载 450 450 1.8 V 1.8 V R1 针对三态规范 R1 输出 输出 30 pF R2 450 5 pF R2 450 交流测试条件 输入脉冲电平 ...................................................... 0 V 至 1.8 V 输入上升和下降时间 （10% 至 90%） ..................... < 1.8 ns 输入和输出时序参考电平 ............................................... 0.9 V 文档编号：001-95823 版本 ** 页 9/22 CY14V256LA 交流切换特性 在工作范围内 参数 [5] 赛普拉斯参数 SRAM 读周期 tACE 说明 备用参数 35 ns 最小值 最大值 单位 tACS 芯片使能访问时间 – 35 ns tRC[6] tAA[7] tRC 读周期的时间 35 – ns tAA 地址访问时间 – 35 ns tDOE tOE 输出使能到数据有效的时间 – 15 ns tOHA[7] tOH 地址更改后的输出保持时间 3 – ns tLZCE[8、 9] tLZ 芯片使能到输出有效的时间 3 – ns tHZCE[8、 9] tHZ 芯片禁用到输出无效的时间 – 13 ns tLZOE[8、 9] tOLZ 从输出被使能到输出有效的时间 0 – ns tHZOE[8、 9] tOHZ 从输出被禁用到输出无效的时间 – 13 ns tPU[8] tPA 芯片被使能到电源有效的时间 0 – ns tPD[8] tPS 芯片被禁用到电源待机的时间 – 35 ns SRAM 写周期 tWC tWC 写周期时间 35 – ns tPWE tWP 写入脉冲宽度 25 – ns tSCE tCW 芯片使能到写周期结束的时间 25 – ns tSD tDW 数据建立到写周期结束的时间 12 – ns tHD tDH 写周期结束后的数据保持时间 0 – ns tAW tAW 地址建立到写周期结束的时间 25 – ns tSA tAS 地址建立到写周期开始的时间 0 – ns tHA tWR 写周期结束后的地址保持时间 0 – ns tHZWE[8、9、 10] tWZ 写周期使能到输出禁用的时间 – 13 ns tLZWE[8、 9] tOW 写周期结束到输出有效的时间 3 – ns 注释 5. 测试条件采用等于或短于 1.8 ns 的信号跳变时间，VCCQ/2 的时序参考电平，0 至 VCCQ(typ) 的输入脉冲电平以及第 9 页上的图 3 中所示的指定 IOL/IOH 的输出负载和 负载电容。 6. WE 必须在 SRAM 读周期内保持高电平状态。 7. 当 CE 和 OE 均为低电平时，器件会继续被选中。 8. 这些参数由设计保证，但未进行过测试。 9. 稳定状态下所测量的输出电压为 ±200 mV。 10. 如果 CE 变为低电平时 WE 处于低电平状态，输出会保持在高阻抗状态。 文档编号：001-95823 版本 ** 页 10/22 CY14V256LA 切换波形 图 4. 第一个 SRAM 读周期 （地址控制）[11、 12、 13] tRC Address Address Valid tAA Data Output Output Data Valid Previous Data Valid tOHA 图 5. 第二个 SRAM 读取周期 （CE 和 OE 控制） [11、 13] Address Address Valid tRC tHZCE tACE CE tAA tLZCE tHZOE tDOE OE tLZOE Data Output High Impedance Output Data Valid tPU ICC Standby tPD Active 注释 11. WE 必须在 SRAM 读周期内保持高电平状态。 12. 当 CE 和 OE 均为低电平有效时，一直选中器件。 13. 在读和写周期内， HSB 必须保持为高电平状态。 文档编号：001-95823 版本 ** 页 11/22 CY14V256LA 切换波形 （续） 图 6. 第一个 SRAM 写周期 （WE 控制） [14、 15、 16] tWC Address Address Valid tSCE tHA CE tAW tPWE WE tSA tHD tSD Data Input Input Data Valid tLZWE tHZWE Data Output High Impedance Previous Data 图 7. 第二个 SRAM 写周期 （CE 控制）[14、 15、 16] tWC Address Valid Address tSA tSCE tHA CE tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注释 14. 在读和写周期内， HSB 必须保持为高电平状态。 15. 如果 CE 变为低电平时 WE 处于低电平状态，输出会保持在高阻抗状态。 16. 地址转换期间， CE 或 WE 必须 大于 VIH。 文档编号：001-95823 版本 ** 页 12/22 CY14V256LA 自动存储 / 加电回读 在工作范围内 参数 说明 CY14V256LA 最大值 20 单位 tHRECALL [17] 加电回读期间 最小值 – tSTORE [18] 存储周期时间 – 8 ms tDELAY [19] 完成 SRAM 写入周期所允许的时长 – 25 ns VSWITCH VCC 的低电压触发电平 – 2.90 V VIODIS[20] tVCCRISE[21] VHDIS[21] tLZHSB[21] tHHHD[21] 禁用 I/O 时的 VCCQ 电压 ms – 1.50 V 150 – µs 禁用 HSB 输出时的 VCC 电压 – 1.9 V HSB 到输出有效的时间 – 5 µs HSB 高电平有效时间 – 500 ns VCC 上升时间 注释 17. 当 VCC 大于 VSWITCH 时，将开始计算 tHRECALL。 18. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，将不会发生自动存储或硬件存储操作。 19. 在启动硬件存储和自动存储时，会在 tDELAY 时间内持续使能 SRAM 写操作。 20. 当电压低于 VIODIS 时， HSB 没有被定义。 21. 这些参数由设计保证，但未进行过测试。 文档编号：001-95823 版本 ** 页 13/22 CY14V256LA 切换波形 图 8. 自动存储或加电回读 [22] VCC VSWITCH VHDIS VCCQ VIODIS 18 t VCCRISE Note tHHHD 18 tSTORE Note t HHHD Note 23 HSB OUT VCCQ tSTORE 23 Note tDELAY tLZHSB AutoStore t LZHSB tDELAY POWERUP RECALL tHRECALL tHRECALL Read & Write Inhibited (RWI) POWER-UP RECALL Read & Write VCC Read POWER POWER-UP Read & DOWN & RECALL Write V Write AutoStore CCQ BROWN OUT AutoStore BROWN OUT I/O Disable 注释 22. 在 VCC 小于 VSWITCH 的情况下，将在存储、回读过程中忽略读写周期。 23. 在通电和断电期间，如果通过外部电阻上拉 HSB 引脚电压，那么 HSB 会产生瞬时脉冲。 文档编号：001-95823 版本 ** 页 14/22 CY14V256LA 软件控制的存储 / 回读周期 在工作范围内 参数 [24、 25] 35 ns 说明 最小值 35 最大值 – 单位 tRC 存储 / 回读初始化周期的时间 tSA 地址建立时间 0 – ns tCW 时钟脉冲宽度 20 – ns tHA 地址保持时间 0 – ns tRECALL 回读持续时间 – 200 µs ns 切换波形 图 9. CE 和 OE 控制软件存储 / 回读周期 [25] tRC Address tRC Address #1 tSA Address #6 tCW tCW CE tHA tSA tHA tHA tHA OE tHHHD HSB (STORE only) tHZCE tLZCE t DELAY 26 Note tLZHSB High Impedance tSTORE/tRECALL DQ (DATA) RWI 图 10. 自动存储使能 / 禁用周期 [25] Address tSA CE tRC tRC Address #1 Address #6 tCW tCW tHA tSA tHA tHA tHA OE tLZCE tHZCE tSS 26 Note t DELAY DQ (DATA) RWI 注释 24. 软件序列由 CE 控制的或 OE 控制的读操作计时。 25. 必须按第 5 页上的表 1 列出的顺序读取六个连续地址。在六个连续周期内， WE 必须保持为高电平状态。 26. 由于输出在 tDELAY 时间被禁用，因此，第六次读取的 DQ 输出数据可能无效。 文档编号：001-95823 版本 ** 页 15/22 CY14V256LA 硬件存储周期 在工作范围内 参数 CY14V256LA 说明 最小值 – 最大值 25 单位 tDHSB 未设置写入锁存时 HSB 到输出有效的时间 tPHSB 硬件存储脉冲宽度 15 – ns 软序列处理时间 – 100 s tSS [27、 28] ns 切换波形 图 11. 硬件存储周期 [29] Write Latch set ~ ~ tPHSB HSB (IN) tSTORE tHHHD ~ ~ ~ ~ tDELAY HSB (OUT) SO tLZHSB RWI Write Latch not set ~ ~ tPHSB HSB (IN) HSB (OUT) tDHSB tDHSB ~ ~ tDELAY HSB pin is driven high to VCCQ only by Internal 100 K: resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven LOW. RWI 图 12. 软序列处理时间 [27、 28] Soft Sequence Command Address Address #1 tSA Address #6 tCW tSS Soft Sequence Command Address #1 tSS Address #6 tCW CE VCC 注释 27. 这是执行软序列指令所耗费的时间。 VCC 和 VCCQ 电压必须保留高电平以保证有效地寄存指令。 28. 存储和回读等指令会锁定 I/O，直到操作完成为止，这样可以延长该时间。请参见特定的指令。 29. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，将不会发生自动存储或硬件存储操作。 文档编号：001-95823 版本 ** 页 16/22 CY14V256LA SRAM 操作的真值表 SRAM 操作过程中，必须保持 HSB 为高电平。 表 2. 真值表 输入 / 输出 模式 电源 CE WE OE H X X 高阻态 取消选择 / 断电 待机 L H L 数据输出 （DQ0–DQ7） 读取 活动 L H H 高阻态 输出处于禁用状态 活动 L L X 数据输入 （DQ0–DQ7） 写入 活动 文档编号：001-95823 版本 ** 页 17/22 CY14V256LA 订购信息 速度 订购代码 （ns） 35 CY14V256LA-BA35XIT 封装图 封装类型 51-85128 48 球型焊盘 FBGA 工作范围 工业级 CY14V256LA-BA35XI 这些器件都是无铅的。要了解这些芯片的供应情况，请联系赛普拉斯本地销售代表。 订购代码定义 CY 14 V 256 L A - BA 35 X I T 选项： T — 盘带封装 空白 — 标准 温度： I －工业范围 （-40 到 85°C） 无铅 速度： 35 - 35 ns Die 修订版： 空白－无修订 A — 第一版本 封装： BA - 48 球型焊盘 FBGA 数据总线： L-×8 电压： V - 3.3 V VCC，1.8 V VCCQ 容量： 256 - 256 Kb 14 － nvSRAM 赛普拉斯 文档编号：001-95823 版本 ** 页 18/22 CY14V256LA 封装图 图 13. 48 球型焊盘 FBGA （6 × 10 × 1.2 mm） BA48B 封装外形， 51-85128 51-85128 *G 文档编号：001-95823 版本 ** 页 19/22 CY14V256LA 缩略语 文档规范 缩略语 说明 测量单位 CE CMOS 芯片使能 互补金属氧化物半导体 °C 摄氏度 EIA 电子工业联盟 kW 千欧姆 FBGA 小间距球栅阵列 MHz 兆赫兹 HSB I/O 硬件存储繁忙 A 微安 输入 / 输出 F 微法 nvSRAM 非易失性静态随机存取存储器 s 微秒 OE SRAM 输出使能 mA 毫安 静态随机访问存储器 mm 毫米 RoHS 有害物质限制 ms 毫秒 RWI 禁止读和写 ns 纳秒 WE 写入使能 欧姆 % 百分比 pF 皮法 V 伏特 W 瓦特 文档编号：001-95823 版本 ** 符号 测量单位 页 20/22 CY14V256LA 文档修订记录页 文档标题：CY14V256LA， 256 Kbit （32 K x 8） nvSRAM （非易失性静态随机存取存储器） 文档编号：001-95823 版本 ** ECN 编号 4691547 变更者 SNYQ 文档编号：001-95823 版本 ** 提交日期 04/07/2015 变更说明 本文档版本号为 Rev**，译自英文版 001-76295 Rev*C。 页 21/22 CY14V256LA 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要找到距您最近的办事处，请访问赛普拉斯 所在地。 产品 汽车级产品 PSoC 解决方案 cypress.com/go/automotive psoc.cypress.com/solutions cypress.com/go/clocks PSoC 1 | PSoC 3 | PSoC 5 时钟与缓冲区 接口 照明与电源控制 存储器 PSoC cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc 触摸感应产品 cypress.com/go/touch USB 控制器 无线 / 射频 cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2012-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会以明示 或暗示的方式授予任何专利许可或其他权利。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能发 生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有风 险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号：001-95823 版本 ** 本文档中所介绍的所有产品和公司名称均为其各自所有者的商标。 修订日期 April 7, 2015 页 22/22