19-0345; Rev 4; 12/97 KIT ATION EVALU LE B A IL A AV 概要 _______________________________ 特長 _______________________________ MAX194は、高速、高精度、低消費電力の特性と10µA のシャットダウンモードを兼ね備えた14ビットの逐次 比較近似アナログディジタルコンバータ(ADC)です。内 部キャリブレーション回路が直線性とオフセットの誤 差を補正するため、外部調節なしでも仕様通りの性能 を全温度範囲で発揮します。また、容量性DAC構造に よる内部85kspsトラック/ホールド機能を備えています。 ◆ 真の14ビット精度：INL = 1/2 LSB、SINAD = 82dB ◆ 変換時間：9.4µs ◆ シャットダウンモード時の電流：10µA ◆ トラック/ホールド内蔵 ◆ AC及びDC仕様 MAX194に外部リファレンス（最大+5Vまで）を付けて用 いる場合、入力範囲はユニポーラ(0V∼V REF)あるいは バイポーラ(-VREF∼VREF)のいずれかをピンで選択できま す。アナログとディジタルの電源を別にすることにより、 ディジタルノイズカップリングを最小限に抑えられます。 ◆ 入力範囲：ユニポーラ（0V∼VREF）及び バイポーラ（-VREF∼VREF） チップセレクト(CS)入力によりスリーステートシリアル データ出力を制御します。出力は、変換中にビットが 決定する度に読むこともできるし、あるいは変換後に シリアルクロック(SCLK)を用いて最大5Mbpsの速度 で読むこともできます。変換終了(EOC)出力は、プロ セッサに割込をかけるのに用いることもでき、あるい は連続フルスピード変換の場合は、直接変換入力 (CONV)に接続することもできます。 ◆ ピンコンパチブルの16ビットアップグレードも提供 （MAX195） MAX194は16ピンDIP、ワイドSOP及びセラミックサイド ブレーズパッケージで提供されています。出力データ フォーマットは、16ビットのMAX195 ADCとピン配置 及び機能がコンパチブルになるように設定されています。 アプリケーション_____________________ ポータブル機器 振動解析 工業用制御機器 ディジタル信号処理 複数トランスジューサ計測 オーディオ 医療用信号収集 ロボット工学 ピン配置 ____________________________ ◆ スリーステートシリアルデータ出力 ◆ パッケージ：小型16ピンDIP及びSOP 型番 _______________________________ PART TEMP. RANGE 0°C to +70°C 16 Plastic DIP MAX194BCPE MAX194ACWE MAX194BCWE MAX194AEPE MAX194BEPE MAX194AEWE MAX194BEWE MAX194AMDE MAX194BMDE 0°C to +70°C 0°C to +70°C 0°C to +70°C -40°C to +85°C -40°C to +85°C -40°C to +85°C -40°C to +85°C -55°C to +125°C -55°C to +125°C 16 Plastic DIP 16 Wide SO 16 Wide SO 16 Plastic DIP 16 Plastic DIP 16 Wide SO 16 Wide SO 16 Ceramic SB 16 Ceramic SB ファンクションダイアグラム____________ AIN REF 13 12 MAIN DAC CALIBRATION DACs TOP VIEW BP/UP/SHDN 1 16 VDDA CLK 2 15 VSSA SCLK 3 VDDD 4 13 AIN 12 REF DGND 6 11 VSSD CONV EOC 7 10 RESET BP/UP/SHDN 9 CONV COMPARATOR 4 6 11 16 14 15 VDDD DGND VSSD VDDA AGND VSSA MAX194 2 CLK SCLK DOUT 5 CS 8 Σ SAR 14 AGND MAX194 PIN-PACKAGE MAX194ACPE CS RESET 3 5 9 1 8 10 CONTROL LOGIC DOUT THREE-STATE BUFFER 7 EOC DIP/Wide SO/Ceramic SB ________________________________________________________________ Maxim Integrated Products 1 無料サンプル及び最新版データシートの入手にはマキシム社のホームページをご利用下さい。http://www.maxim-ic.com MAX194 14ビット、85ksps、10µsシャットダウン付ADC MAX194 14ビット、85ksps、10µsシャットダウン付ADC ABSOLUTE MAXIMUM RATINGS VDDD to DGND .....................................................................+7V VDDA to AGND......................................................................+7V VSSD to DGND.........................................................+0.3V to -6V VSSA to AGND .........................................................+0.3V to -6V VDDD to VDDA, VSSD to VSSA ..........................................±0.3V AIN, REF ....................................(VSSA - 0.3V) to (VDDA + 0.3V) AGND to DGND ..................................................................±0.3V Digital Inputs to DGND...............................-0.3V, (VDDA + 0.3V) Digital Outputs to DGND............................-0.3V, (VDDA + 0.3V) Continuous Power Dissipation (TA = +70°C) Plastic DIP (derate 10.53mW/°C above +70°C) ............842mW Wide SO (derate 9.52mW/°C above +70°C)..................762mW Ceramic SB (derate 10.53mW/°C above +70°C)...........842mW Operating Temperature Ranges MAX194_C_E ........................................................0°C to +70°C MAX194_E_E .....................................................-40°C to +85°C MAX194_MDE..................................................-55°C to +125°C Storage Temperature Range .............................-65°C to +160°C Lead Temperature (soldering, 10sec) .............................+300°C Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability. ELECTRICAL CHARACTERISTICS (VDDD = VDDA = +5V, VSSD = VSSA = -5V, fCLK = 1.7MHz, VREF = 5V, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS ±1 LSB ACCURACY (Note 1) Resolution RES Differential Nonlinearity DNL Integral Nonlinearity INL Unipolar/Bipolar Offset Error 14 Bits MAX194A ±1⁄2 MAX194B ±1 MAX194A, VREF = 4.75V ±1 MAX194B, VREF = 4.75V ±2 Unipolar/Bipolar Offset Tempco 0.4 Unipolar Full-Scale Error Bipolar Full-Scale Error ±1 MAX194B, VREF = 4.75V ±2 MAX194A, VREF = 4.75V ±2 MAX194B, VREF = 4.75V ±4 0.1 Power-Supply Rejection Ratio (VDDA and VSSA only) VDDA = 4.75V to 5.25V, VREF = 4.75V 65 VSSA = -5.25V to -4.75V, VREF = 4.75V 65 LSB ppm/°C MAX194A, VREF = 4.75V Full-Scale Tempco LSB LSB LSB ppm/°C dB ANALOG INPUT Unipolar Input Range Bipolar Input Capacitance 0 VREF -VREF VREF Unipolar 250 Bipolar 125 V pF DYNAMIC PERFORMANCE (fs = 85kHz, bipolar range AIN = -5V to +5V, 1kHz) (Note 1) Signal-to-Noise plus Distortion Ratio Total Harmonic Distortion (up to the 5th harmonic) SINAD 82 THD Peak Spurious Noise -90 dB -90 dB Conversion Time tCONV Clock Frequency (Notes 2, 3) fCLK 1.7 MHz Serial Clock Frequency fSCLK 5 MHz 2 16 x tCLK dB 9.4 _______________________________________________________________________________________ µs 14ビット、85ksps、10µsシャットダウン付ADC MAX194 ELECTRICAL CHARACTERISTICS (continued) (VDDD = VDDA = +5V, VSSD = VSSA = -5V, fCLK = 1.7MHz, VREF = 5V, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS DIGITAL INPUTS (CLK, CS, CONV, RESET, SCLK, BP/UP/SHDN) CLK, CS, CONV, RESET, SCLK Input High Voltage VIH VDDD = 5.25V CLK, CS, CONV, RESET, SCLK Input Low Voltage VIL VDDD = 4.75V 2.4 V CLK, CS, CONV, RESET, SCLK Input Capacitance (Note 2) CLK, CS, CONV, RESET, SCLK Input Current Digital inputs = 0V or 5V BP/UP/SHDN Input High Voltage VIH BP/UP/SHDN Input Low Voltage VIL BP/UP/SHDN Input Current, High IIH BP/UP/SHDN = VDDD BP/UP/SHDN Input Current, Low IIL BP/UP/SHDN = 0V BP/UP/SHDN Mid Input Voltage VIM BP/UP/SHDN Voltage, Floating VFLT BP/UP/SHDN Max Allowed Leakage, Mid Input 0.8 V 10 pF ±10 µA VDDD - 0.5 0.5 V 4.0 µA -4.0 1.5 µA VDDD - 1.5 2.75 BP/UP/SHDN = open BP/UP/SHDN = open V -100 V V +100 nA 0.4 V ±10 µA 10 pF DIGITAL OUTPUTS (DOUT, EOC) Output Low Voltage VOL VDDD = 4.75V, ISINK = 1.6mA Output High Voltage VOH VDDD = 4.75V, ISOURCE = 1mA DOUT Leakage Current ILKG DOUT = 0V or 5V VDDD - 0.5 V Output Capacitance (Note 4) POWER REQUIREMENTS VDDD 4.75 5.25 V VSSD -5.25 -4.75 V V VDDA By supply-rejection test 4.75 5.25 VSSA By supply-rejection test -5.25 -4.75 V VDDD Supply Current IDDD VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V 2.5 4 mA VSSD Supply Current ISSD VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V 0.9 2 mA VDDA Supply Current IDDA VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V 3.8 5 mA VSSA Supply Current ISSA VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V 3.8 5 mA _______________________________________________________________________________________ 3 MAX194 14ビット、85ksps、10µsシャットダウン付ADC ELECTRICAL CHARACTERISTICS (continued) (VDDD = VDDA = +5V, VSSD = VSSA = -5V, fCLK = 1.7MHz, VREF = 5V, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS 80 mW POWER REQUIREMENTS (cont.) Power Dissipation VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V VDDD Shutdown Supply Current (Note 5) IDDD VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V, BP/UP/SHDN = 0V 1.6 5 µA VSSD Shutdown Supply Current ISSD VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V, BP/UP/SHDN = 0V 0.1 5 µA VDDA Shutdown Supply Current IDDA VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V, BP/UP/SHDN = 0V 0.1 5 µA VSSA Shutdown Supply Current ISSA VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V, BP/UP/SHDN = 0V 0.1 5 µA Note 1: Note 2: Note 3: Note 4: Note 5: Accuracy and dynamic performance tests performed after calibration. Tested with 50% duty cycle. Duty cycles from 25% to 75% at 1.7MHz are acceptable. See External Clock section. Guaranteed by design, not tested. Measured in shutdown mode with CLK and SCLK low. TIMING CHARACTERISTICS (VDDD = VDDA = +5V, VSSD = VSSA = -5V, unless otherwise noted.) PARAMETER SYMBOL CONDITIONS TA = +25°C TYP TA = 0°C to +70°C MIN MAX TA = -40°C to +85°C MIN MAX TA = -55°C to +125°C MIN MAX UNITS CONV Pulse Width tCW CONV to CLK Falling Synchronization (Note 4) tCC1 10 10 10 ns CONV to CLK Rising Synchronization (Note 4) tCC2 40 40 40 ns 20 30 35 ns Data Access Time tDV CL = 50pF 80 80 90 ns Bus Relinquish Time tDH CL = 10pF 40 40 40 ns CLK to EOC High tCEH CL = 50pF 300 300 350 ns CLK to EOC Low tCEL CL = 50pF 300 300 350 ns CLK to DOUT Valid tCD CL = 50pF 100 350 100 375 100 400 ns SCLK to DOUT Valid tSD CL = 50pF 20 140 20 160 20 160 ns CS to SCLK Setup Time tCSS 75 75 75 ns CS to SCLK Hold Time tCSH -10 -10 -10 ns Acquisition Time tAQ 2.4 2.4 2.4 µs Calibration Time tCAL 8.2 8.2 8.2 ms 14,000 x tCLK RESET to CLK Setup Time tRCS -40 -40 -40 ns RESET to CLK Hold Time tRCH 120 120 120 ns Start-Up Time (Note 6) tSU Exiting shutdown 3.2 Note 6: Settling time required after deasserting shutdown to achieve less than 0.1LSB additional error. 4 _______________________________________________________________________________________ µs 14ビット、85ksps、10µsシャットダウン付ADC 端 子 1 名 称 機 能 バイポーラ/ユニポーラ/シャットダウン入力。スリーステート入力でバイポーラ、ユニポーラあるいはシャットダウ BP/UP/SHDN ンのいずれかの入力範囲を選択します。0V = シャットダウン、+5V = ユニポーラ、フローティング = バイポーラ。 変換クロック入力 2 CLK 3 SCLK シリアルクロック入力は変換と変換の間にデータをシフトアウトするために使用します。CLKに対して非同期でも可能です。 4 VDDD +5Vディジタル電源 5 DOUT シリアルデータ出力(MSBが先) 6 DGND ディジタルグランド 7 EOC 8 CS 9 CONV 変換開始入力(アクティブロー)。入力信号がすでに取込まれている場合はCONVがローになった後の立下 がりエッジで変換開始、それ以外の場合は取込み後のクロックの立下がりエッジで変換を開始します。 10 RESET リセット入力。RESETをローにすることによりADCが非アクティブ状態になります。 立上がりのエッジで制御ロジックがリセットされ、キャリブレーションが開始します。 11 VSSD -5Vディジタル電源 12 REF リファレンス入力(0V∼5V) 13 AIN アナログ入力(ユニポーラの0V∼VREF又はバイポーラの±VREF) 14 AGND アナロググランド 15 VSSA -5Vアナログ電源 16 VDDA +5Vアナログ電源 変換終了/キャリブレーション出力(通常ロー)。変換あるいはキャリブレーション開始時に立上がり、終り に立下がります。出力フレーミング信号として使用可能です。 チップセレクト入力(アクティブロー)。シリアルインタフェースとスリーステートデータ出力(DOUT)をイネーブルします。 詳細 _______________________________ MAX194は逐次比較レジスタ(SAR)を用いてアナログ 入力を14ビットのディジタルコードに変換し、シリアル データストリームとして出力します。データビットは 変換中にCLKクロックレートで読むこともでき、ある いは変換と変換の間に CLKと非同期にSCLKレート （最大5Mbpsまで）で読むこともできます。 MAX194は内部トラック/ホールド入力付の容量性 ディジタルアナログコンバータ(DAC)を備えています。 インタフェースと制御ロジックは、ほとんどのマイクロ プロセッサ(µP)との接続が容易に行えるように設計さ れているため、外付部品を省くことができます。 MAX194はSARとDACの他にもシリアルインタ フェース、SARで用いるサンプリングコンパレータ、 10個のキャリブレーションDAC、及びキャリブレー ションと変換用の制御ロジックを備えています。 DACは、二進法の重みをかけたコンデンサのアレイ 及び「ダミーサブLSB」コンデンサ1個からなっていま す（図1）。ユニポーラモードの入力取込み中は、アレイ の共通端子はAGNDに接続され、自由端子は全て入力 信号(AIN)に接続されます。取込みが終了すると、 共通端子はAGNDから切離され、自由端子はAINから 切離され、入力電圧に比例する電荷がコンデンサアレイ にトラップされます。 最大のコンデンサであるMSBの自由端子はリファレンス (REF)に接続され、それがコンパレータに接続された 共通端子をプラスに引上げます。同様に、その他全て のコンデンサの自由端子はAGNDに接続され、それが コンパレータ入力をマイナスに引下げます。アナログ 入 力 が V REFに 近 い 場 合 、 M S B の 自 由 端 子 を R E F に 接続してもコンパレータ入力は僅かにプラスになるだ けです。しかし、残りのコンデンサの自由端子を グランドに接続することでコンパレータの入力は グランドより大幅に低く、コンパレータの入力は マイナスに、そしてコンパレータの出力はローになり、 MSBはハイに設定されます。アナログ入力がグランド に近い場合、コンパレータ出力はハイ、MSBはローに なります。 次に、2番目に大きなコンデンサがAGNDから切離さ れ、REFに接続されます。全てのビットが定義される までこのプロセスが続きます。入力範囲がバイポーラ の場合、MSBコンデンサは入力取込み中はAINでなく REFに接続されるため、入力範囲がVREF ∼ -VREFにな ります。 _______________________________________________________________________________________ 5 MAX194 端子説明 ___________________________________________________________________ MAX194 14ビット、85ksps、10µsシャットダウン付ADC MSB LSB 32,768C 16,384C SUB-LSBs 4C 2C DUMMY C C AIN REF AGND 図1. コンデンサとDACのファンクションダイアグラム tCAL CLK tRCH tRCS RESET EOC CALIBRATION BEGINS CALIBRATION ENDS MAX194 OPERATION HALTS 図2. キャリブレーション開始 キャリブレーション 理想的なDACではコンデンサが1つ大きくなるに従い、 各データビットのコンデンサの容量は2倍ずつ正確に 増えて行きます。しかし、これでは容量の範囲が広く なりすぎるため、経済的に実現できるサイズの製品に は収まりません。コンデンサアレイは実際には2つの アレイからなっています。その2つを容量的にカップ リングすることでLSBアレイの実効値を減らしていま す。MSBアレイのコンデンサは製造時にトリミングで 誤差を減らしています。LSBコンデンサに小さな変動 が あ っ た 場 合 で も 、 14ビットの結果に与える誤差の 影響は無視できるほどです。 残念ながら、トリミングだけでは14ビット性能を 達成することはできません。また、温度、電源電圧、 その他のパラメータの変化に起因する性能変化の補正 も 行 う ことはできません。このため、MAX194では MSBアレイ中の各コンデンサにキャリブレーション DACが装備されています。これらのDACはメイン 6 DAC出力に容量的にカップリングされており、ディ ジタル入力の値に従ってメインDACの出力をオフ セットします。キャリブレーションでは各MSBコン デンサの誤差を補正するための正しいディジタルコード が決定され、記憶されます。その後は、メインDAC の中の対応するビットがハイになると、この記憶され たコードが適切なキャリブレーションDACに入力さ れ、該当するコンデンサの誤差を補正します。 MAX194はパワーアップ時に自動キャリブレーション を行います。ノイズの影響を軽減するために、各キャ リブレーション試験は何回も行なわれ、その結果が 平均されます。キャリブレーションには約14,000 クロックサイクルを要します。これは最高クロック (CLK)速度(1.7MHz)で8.2msです。パワーアップ キ ャ リ ブ レ ー シ ョ ン の 他 に も 、 RESETをローにして M A X 1 9 4 の 動 作 を 停 止 し 、再 び ハ イ に してキャリブ レーションを開始することができます（図2） 。 _______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC MAX194 tCC1 tCC2 CLK tCEL tCEH EOC * CONV tCW TRACK/HOLD tAQ CONVERSION ENDS CONVERSION BEGINS * THE FALLING EDGE OF CONV MUST OCCUR IN THIS REGION 図3. 変換開始（前変換の終了から少なくとも3 CLKサイクル後） MAX194のパワーオン遅延時間（最低500ns）以内に 電源がセトリングしない場合、最終値と異なった電源 電圧でパワーアップキャリブレーションが開始され、 コンバータが正しくキャリブレーションされないこと があります。その場合は、使用前にコンバータを再び キャリブレーションしてください（RESETをパルス的 にローにする）。DC精度を保つために、電源電圧、温 度、リファレンス電圧あるいはクロック特性（「外部 クロック」の項を参照）に大きな変化がある度にMAX194 をキャリブレーションしてください。これらのパラメータ はDCオフセットに影響を与えるために、このようなこ とが必要となります。直線性のみが問題視される場合は これらのパラメータが大幅に変化しても大丈夫です。 キャリブレーションデータはディジタルで記憶される ため、精度を保つために頻繁に変換を実行したり、 MAX194が長時間シャットダウンされた後に再び キャリブレーションを行ったりする必要はありませ ん。しかし、前回のキャリブレーション後に電源電圧 や周囲温度が大きく変化したと考えられる場合は、 再びキャリブレーションを行うことが推奨されます。 ディジタルインタフェース ディジタルインタフェースピンはBP/UP/SHDN、CLK、 SCLK、EOC、CS、CONV及びRESETからなっています。 BP/UP/SHDNはスリーレベル入力です。MAX194のア ナログ入力をバイポーラモード(AIN = -VREF∼V REF)に する時はフローティングにします。ユニポーラ入力 ( A I N = 0 V ∼ V REF) に す る 時 は ハ イ に 接 続 し ま す 。 B P / U P / SHDNを ロ ー に す る と M A X 1 9 4 は 1 0 µ A の シャットダウンモードになります。 RESETをロジックローにするとMAX194の動作が停止 します。そしてRESETの立上がりエッジでキャリブ レ ー シ ョ ン が 開 始 さ れ ま す（ 上 述 の「 キ ャ リ ブ レ ー シ ョ ン 」の 項 を 参 照 ）。 CONVを ロ ー に す る と 変 換 が 始まります。変換信号はCLKと同期していなければな りません。また、CONVの立下がりエッジは図3と4に 示す期間内になければなりません。CLKがプロセッサ で直接制御されていない場合、同期を確実にする方法 として二つの方法があります。一つめはCONVをEOC （連続変換）で駆動する方法です。二つめは、変換開始 信号を変換クロックでゲートし、CLKがローの時のみ CONVがローになるようにする方法です（図5）。ゲート の最大伝播遅延時間が40nsを超えないようにします。 MAX194は自動的にCLKの4周期分をトラック/ホールド 取込み用に確保します。CONVの発生が前の変換から 少なくとも3クロック(CLK)サイクル経過していた場合、 CLKの次の立下がりエッジで変換が始まり、その次の CLKの立下がりエッジでEOCがハイになります（図3）。 変換開始後に生じた変換開始パルスは無視されます。 CONVの発生時が前の変換から3クロック(CLK)サイクル 経過していなかった場合、変換は前の変換の終了から 数えて4つめの立下がりクロックエッジで始まり、 その次のCLKの立下がりエッジでEOCがハイになりま す（図4）。変換中、CONVは無視されます。 _______________________________________________________________________________________________________ 7 MAX194 14ビット、85ksps、10µsシャットダウン付ADC tCC1 tCC2 CLK tCEL tCEH EOC * CONV tCW tAQ TRACK/HOLD CONVERSION ENDS CONVERSION BEGINS * THE FALLING EDGE OF CONV MUST OCCUR IN THIS REGION 図4. 変換開始（前の変換の終了から3 CLKサイクル未満） 外部クロック 出力データ 1.7MHz（最大クロック周波数）の場合、変換クロック (CLK)のデューティサイクルは25%∼75%であるべき です。これよりも周波数が低いクロックの場合は、 ハイとローの時間が150nsを超えるようにします。正確 な変換が可能な最小クロックレートは、 + 70℃までの 温度では125Hz、 + 125℃では1kHzです。この制限は サンプリングコンデンサアレイのリーク電流に起因し ます。さらに、+ 70℃までの温度ではCLKが50ms以上、 + 125℃の温度では500µs以上ハイに留まらないよう にしてください。CLKがこれ以上ハイに留まった場合 は、RESET をパルス的にローにして再キャリブレー ションを行う必要があります。これは、内部ダイナミック メモりに保存されている状態情報が失われている可能性 があるためです。MAX194のクロックは、ローに維持 する限り無制限に停止することができます。 変換結果はMSBから先にクロックアウトされます。 フォーマットは14データビットに2つのサブLSBが 加わったものです。CSがローに維持されている時のみ シリアルデータはDOUTに出力されます。それ以外の時 はDOUTはハイインピーダンス状態になります。DOUT のデータを読取る方法は2つあります。データビットが 決定される度に（CLKクロックレートで）読取る場合は、 変換中はCSをローに保ちます。変換と変換の間に結果 を読取る場合は、CSをローに保ちながらSCLKを最大 5MHzで動かします。 周波数、デューティサイクル、及びその他クロック信号 の形になんらかの変化があった場合、CLKとアナログ 入力（AINとREF）間のカップリングによって生じる オフセットも変化します。再キャリブレーションを行 うことでこのオフセットは補正され、DC精度も回復 します。 SPI/QSPIはMotorola Corp.の商標です。 8 シリアルデータビットが決定される度に（変換クロック レートで）読取る場合、EOCがデータビットのフレーム を決めます（図6）。CONVがローになり、入力信号が 取込まれた後の最初のCLKの立下がりエッジで変換は 始まります。それ以降のCLKの立下がりエッジでデータ ビットがDOUTからシフトアウトされます。CLKから DOUTへのタイミングの最大仕様に対応するために、 CLKの立上がりエッジでデータをクロックインします。 クロック速度が1MHzより速い時は、次のCLKの立下が りエッジでデータをクロックインします。詳細につい ては「動作モード」及び「SPI TM/QSPI TMインタフェース」 の項を参照してください。新しい変換を前の変換に 続く入力取込み周期の直後に開始できるため、変換中 にシリアルデータを読んだ場合に変換スループットが 最高になります。 _______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC MAX194 START MAX194 CONV CLK START CLK CONV SEE DIGITAL INTERFACE SECTION 図5. CONVをゲートしてCLKと同期 CS CONV tCW CLK (CASE 1) CLK (CASE 2) tCEH tCEL EOC tDV DOUT B13 FROM PREVIOUS CONVERSION tCD B13 B12 B11 B10 B0 MSB LSB CONVERSION BEGINS S1 S0 SUB-LSBs B13 tDH CONVERSION ENDS CASE 1: CLK IDLES LOW, DATA LATCHED ON RISING EDGE (CPOL = 0, CPHA = 0) CASE 2: CLK IDLES LOW, DATA LATCHED ON FALLING EDGE (CPOL = 0, CPHA = 1) NOTE: ARROWS ON CLK TRANSITIONS INDICATE LATCHING EDGE 図6. 出力データフォーマット、変換中にデータを読取る（モード1） 変換と変換の間にデータビットを読取る場合は、次の いずれかを行うことができます。 1) 変換終了までCLKサイクルを数える 2) EOCをポーリングして変換終了を確認する 3) EOCの立下がりエッジで割込をかける MSBの変換結果は、CSがローになった後でしかも最初 のSCLKパルスの前というタイミングでDOUTに出力さ れることに注意してください。その後の各SCLKパルス によって変換ビットが次々にシフトアウトされます。 15番目のSCLKパルスがサブLSB(S0)をシフトアウトし ます。それ以上のクロックパルスはゼロをシフトアウト します。 データはSCLKの立下がりエッジでクロックアウトされ ます。SCLKからDOUTへのタイミングの最大仕様に対 応するために、SCLKの立上がりエッジでデータをクロ ックインします。クロック速度が2.5MHz以上の時は次 のSCLKの立下がりエッジでデータをクロックインしま す（図7）。最大のSCLKは5MHzです。詳細については 「動作モード」及び「SPI/QSPIインタフェース」の項を参 照してください。変換クロックが最高速度(1.7MHz)に _______________________________________________________________________________________ 9 MAX194 14ビット、85ksps、10µsシャットダウン付ADC tCONV EOC tCSS CS tCSH SCLK (CASE 1) SCLK (CASE 2) SCLK (CASE 3) B13 DOUT B12 B11 B10 B9 B1 B0 MSB tDV LSB S0 SUB-LSBs tSD tDH CASE 1: SCLK IDLES LOW, DATA LATCHED ON RISING EDGE (CPOL = 0, CPHA = 0) CASE 2: SCLK IDLES LOW, DATA LATCHED ON FALLING EDGE (CPOL = 0, CPHA = 1) CASE 3: SCLK IDLES HIGH, DATA LATCHED ON FALLING EDGE (CPOL = 1, CPHA = 0) 図7. S1 NOTE: ARROWS ON SCLK TRANSITIONS INDICATE LATCHING EDGE 出力データフォーマット、変換と変換の間にデータを読取る（モード2） +5V 10µF 0.1µF 1 CONVERSION CLOCK 2 3 4 5 6 7 8 図8. -5V 0.1µF BP/UP/SHDN VDDA CLK VSSA SCLK MAX194 VDDD DOUT AIN REF DGND VSSD EOC RESET CS CONV 16 15 14 13 ANALOG INPUT 12 REFERENCE (0V TO VDDA) 11 10 9 最も単純な動作モードにおけるMAX194の構成 近 い 場 合 、 各 変 換 の 後（ 取 込 み 時 間 内 ）で デ ー タ を 読取った場合の方が、変換と変換の間で読取った場合 よりもスループットが低くなります（約70ksps max）。 これは16データビットを5Mbpsでクロックに合わせて 出力するためには、最低入力取込み時間（1.7MHzで 4サイクル）よりも長い時間がかかるからです。データ がクロックインしたら、次の変換を始める前に、AIN 10 AGND 10µF 上のカップリングノイズが落ち着くのを少し（約1µs） 待ってください。 ど ち ら の 方 法 で デ ー タ を 読 取 る 場 合 で も 、 CONVを ローにすることで個別に変換を開始することもできる し、EOCをCONVに接続することで連続的に変換する こともできます。図8にMAX194の最も単純な動作 構成を示します。 ______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC 低ESRコンデンサのメーカ COMPANY CAPACITOR FACTORY FAX [COUNTRY CODE] USA TELEPHONE Sprague 595D series, 592D series [1] (603) 224-1430 (603) 224-1961 AVX TPS series [1] (207) 283-1941 (800) 282-4975 Sanyo OS-CON series, MV-GX series [81] 7-2070-1174 (619) 661-6835 Nichicon PL series [1] (708) 843-2798 (708) 843-7500 MAX194 表1. +5V BRIDGE INSTRUMENTATION AMPLIFIER VDDA MAX194 AIN REF 47µF LOW ESR 図9. 0.1µF CERAMIC 高精度リファレンスを用いない比率測定 アプリケーション情報 _________________ リファレンス MAX194のリファレンス電圧範囲は0V∼VDDAです。 リファレンス電圧を選択する場合、MAX194の等価 入力ノイズ（ユニポーラモードで40µVRMS、バイポーラ モードで80µV RMS）を考慮する必要があります。また、 V REF がVDDAを超えてしまった場合、内部保護ダイ オードが電流を通し始め、誤差が生じます。そのため に、VDDAに近いリファレンスを用いる場合は注意が 必要です（VREFとVDDAが実質的に等しい場合を除く）。 V REF は絶対最大定格(VDDA + 0.3V)を超えてはいけま せん。 MAX194が定格通りの性能を発揮するためには良質 のリファレンスが必要です。最も重要な必要条件は、 リファレンスがREF入力に対して低インピーダンスで あるということです。これはリファレンスをオペアンプ でバッファし、REF入力を大きな低ESRコンデンサ (1µF∼47µF)とそれに並列な0.1µFのセラミックコン デンサでバイパスすることによって達成できます。 低ESRコンデンサは表1に示すメーカから入手できます。 リファレンスは、メイン変換DACのコンデンサだけで なく、キャリブレーションDACのコンデンサも駆動し なければなりません。これら全てのコンデンサが、 GNDとREFの間を変換クロック周波数でスイッチング する可能性があります。全容量性負荷は1000pFを超 えることがあり、REFはアナログ入力(AIN)と違って 変換中連続的にサンプリングされます。 リファレンス回路を選択する際の最初のステップは、 必要な性能を決定することです。多くの場合、これは コストとサイズの間での妥協点を見つけることになり ます。システムが正確なリファレンスを全く必要と しない場合もあります。図9のブリッジ回路のような 比率測定をする場合には、REF入力に対して低インピー ダンスであり、比較的ノイズの少ない電圧源であれば 何でも使用できます。大きな低インピーダンスバイパス コンデンサを用いて、コンデンサアレイのスイッチング 中にREFを安定した状態で保つことさえできれば、 +5Vのアナログ電源でもかまいません。300µA∼ 400µA(typ)のダイナミックREF入力電流が直線性の 誤差を生じさせるため、+5V電源とバイパスコンデンサ の間に抵抗を入れないでください。 ______________________________________________________________________________________ 11 MAX194 14ビット、85ksps、10µsシャットダウン付ADC +15V +5V 0.1µF 0.1µF 2 1k VIN 16 VDDA 2k 1N914 MAX874 COMP 8 2 1000pF VOUT 10Ω 6 4.096V 6 3 MAX427 12 10Ω 4 47µF GND 0.1µF 4 MAX194 0.1µF 7 0.1µF LOW ESR 0.1µF REF VSSA AGND 15 14 1N914 -15V -5V 図10. AC精度を実現した標準的なリファレンス回路 VIN ≥ 8V 2 IN MAX6241 OUT 6 12 MAX194 REF 2.2µF 3 1µF 図11. TRIM NR 5 GND 4 2.2µF 0.1µF AGND 14 高精度リファレンス 良好なAC精度を与えるより典型的な方式を図10に 示します。MAX874の初期精度はトリミングによって 改善することができますが、ドリフトが大きすぎるた め、全温度範囲で確実な安定性を提供することはでき ません。容量が変化した後、直ちにREFを安定化させ るための駆動電流をMAX427バッファが提供します。 リファレンスの精度の悪さはフルスケール誤差を増や します。完全な14ビット精度を維持するためには、 全温度範囲での総誤差が1/2 14 (61ppm)以下のリファ 12 10k レンスが必要です。MAX6241は1ppm/℃(typ)のドリフト 仕様 を実現し、容易にREF入力を直接駆動します。 これにより、大きな温度変化が生じた場合でも誤差を 1LSB以下に抑えることができます。MAX6241の初期 精度仕様(0.02%)では最大誤差が約±4LSBになりますが、 絶対DC精度が重要な場合は、ソフトウェアでオフセット を補正するか、あるいはリファレンス電圧をトリミング することができます。図11の回路は、初期誤差さえ補正 すれば、優れた温度安定性とDC精度を提供します。 ______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC MAX194 +5V VDDA +15V MAX194 10Ω AIN INPUT SIGNAL 1N914 DIODE CLAMPS VSSA -15V -5V 図12. 過電圧及び誤電源シーケンスに対するアナログ入力保護 IN1 IN2 A0 A1 MAX194 4-TO-1 MUX IN3 IN4 AIN OUT EOC CLK CONVERSION AQUISITION EOC A0 A1 CHANGE MUX INPUT HERE 図13. 変換の始めにマルチプレクサ入力を変更し、スルーイングとセトリングの時間を確保 ______________________________________________________________________________________ 13 MAX194 14ビット、85ksps、10µsシャットダウン付ADC 1k +5V +15V 1000pF 0.1µF 2 1N914 7 10Ω 6 AIN 3 MAX400 IN 100Ω 4 1N914 1.0µF 0.1µF -15V 図14. -5V MAX400でAINを駆動（低周波数用） 1k 0.1µF 2 100pF 0.1µF 2 3 MAX427 1k 4 4 -15V 10Ω 7 ELANTEC EL2003 AIN 1N914 0.0033µF 0.1µF 図15. 1N914 1 7 6 IN +5V +15V +15V 0.1µF -15V -5V AC/DC用のAINバッファ REF及びAIN入力保護 アナログ入力 REF及びAIN信号はMAX194の電源電圧を超えないよう にしてください。超える可能性がある時は、ダイオード を用いて信号を電源電圧範囲にクランプします。この 際、シリコンダイオードと10Ωの電流制限抵抗を用 いるか（図10及び12）、あるいはショットキダイオード を抵抗なしで使用してください。 MAX194は、内部トラック/ホールド機能を提供する 容量性DACを備えています。入力インピーダンスは ユニポーラモードで30Ω(typ)（ 250pFと直列）、バイ ポーラモードで50Ω(typ)（ 125pFと直列）です。 電流制限抵抗を用いる場合は、抵抗を適切な入力 （AIN又はREF）とバイパスコンデンサの間に配置して ください。これは、入力に対して、ダイナミック入力 電流に起因するAC変動を発生させますが、変動は急 速に落ち着くため、変換結果には影響を与えません。 誤ってバイパスコンデンサを入力のところに直接取り 付けてしまった場合、このコンデンサは電流制限抵抗 と共にRCローパスフィルタを形成し、ダイナミック 入力電流が平均されて直線性誤差が生じます。 14 入力範囲 アナログ入力範囲はユニポーラ(0V∼V REF )又はバイ ポ ー ラ ( - V REF∼ V REF) が 可 能 で す 。 範 囲 の 選 択 は B P / U P / SH DN ピ ン で 行 い ま す（「 デ ィ ジ タ ル イ ン タ フ ェ ー ス 」の 項 を 参 照 ）。 リ フ ァ レ ン ス 範 囲 は 0 V ∼ VDDAです。MAX194の等価入力ノイズ（ユニポーラ モードで40µV RMS 、バイポーラモードで80µV RMS ）を 考慮した上でリファレンス電圧を選択する必要があり ます。 ______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC MAX194 510Ω +5V 0.1µF 2 7 22Ω 6 IN AIN 3 MAX410 4 0.1µF 0.01µF -5V 図16. AC/DC用の±5Vバッファ（±3.5Vスイング） 入力信号収集及びセトリング 変換クロックの4周期分が入力信号収集用に割当てられ ています。最高の変換レートでは4クロック周期は 2.4µsになります。前の変換の終了から4クロックサイ ク ル 以 上 経 過 し て い る 場 合 、 変 換 は CONVが ロ ー に なった次のクロックの立下がりエッジで始まります。 そ う で な い 場 合 は 、 CONVを ロ ー に す る と 前 の 変 換 から4番目のクロックの立下がりエッジで変換が始まり ます。この方式は、最小入力取込み時間が必ず 4クロック周期になることを保証します。 ほとんどのアプリケーションでは入力バッファアンプ が必要です。入力信号が多重化されている場合、入力 チャネルは変換終了付近や変換終了後でなく、変換開 始付近で切換わるようにします（図13）。こうすること により、入力バッファアンプが入力信号の大きな階段 状変化に応答するための時間が稼げます。入力アンプ は、必要な出力電圧変化を取込み時間が開始する前に 完了させるだけの十分なスルーレートを備えていなけ ればなりません。 取込み開始時には容量性DACがアンプの出力に接続され、 出力に多少の乱れが生じます。サンプリングされた電圧 が取込み時間終了前に必要な範囲内に落ち着くようにし てください。計測したい周波数が低い場合は、AINを大き なコンデンサでバイパスすることで電圧変化をほとんど 起こさずに容量性DACを充電できます（図14）。しかし、 AC用の場合はAINを広帯域バッファ（最低10MHz） で駆動 しなければなりません。このバッファはDACの容量性 負荷（使用されているAINのバイパスコンデンサに並列） に対して安定していなければならず、しかもセトリング が速くなければなりません（図15又は16） 。 ディジタルノイズ ディジタルノイズはAIN及びREFにカップリングされや すいものです。変換クロック(CLK)及び入力取込み中に アクティブなその他のディジタル信号は、変換結果の ノイズの原因になります。ノイズ信号がサンプリング インターバルに同期している場合は、実効入力オフセット が生じます。非同期信号は入力でのランダムノイズを 発生させ、発生したノイズの高周波成分がエイリアシング によって計測したい周波数帯域に入ってくることがあり ます。入力を（ノイズ信号に含まれる周波数に対して） 低インピーダンスにすることで、ノイズを最小限に抑え ます。これを実現するにはAINをAGNDにバイパスするか、 あるいは数メガヘルツの小信号帯域を持ったアンプで 入力をバッファする必要がありますが、できれば両方を 実施してください。AINの帯域は約16MHzです。 同期ノイズ（変換クロック等）に起因するオフセットは MAX194のキャリブレーションによってキャンセルされ ます。しかし、同期信号によって生じるオフセットの 大きさは信号の形によって異なるため、2種類以上の クロック信号や周波数が使用される場合等、クロック その他のディジタル信号の形や相対的なタイミングが 変化した場合は、再キャリブレーションを実施するの が適切かもしれません。 歪み 該 当 周 波 数 で 、 M A X 1 9 4 の T H D（ - 9 0 d B 、 す な わ ち 0.0032%）よりも歪みが大幅に小さなアンプを選択する ことで、ダイナミック性能の劣化を防ぐことができま す。選択されたアンプの同相除去比が十分でない場合、 THD性能が劣化します。この場合は反転構成（プラス 入力を接地）を使用して誤差の原因を排除します。自己 加熱による抵抗変化に起因する直線性誤差は、温度 計数の低い利得設定抵抗を使用することで低減できま す。また、アンプ利得が有限であるために生じる直線 性誤差は、十分なループ利得を持つアンプ回路を計測 したい周波数で使用することによって低減できます （図14、15、16） 。 ______________________________________________________________________________________ 15 MAX194 14ビット、85ksps、10µsシャットダウン付ADC QSPI MAX194 PCS0 CS CONV SCK MISO CLK DOUT SCLK GPT *OC3 *IC1 *OC2 BP/UP/SHDN 動作モード及びSPI/QSPIインタフェース RESET 基本的な2つのインタフェースモードは、シリアルデータ が変換中に受信される（CLKがクロックになり、SCLKは 使用せず）か、あるいは変換と変換の間にバースト的に 受信される（SCLKがクロック）かによって定義されます。 ここではどちらのモードもQSPIプロセッサにインタ フェースする形で説明しますが、SPIともコンパチブルです。 MAX194をQSPIプロセッサに接続(変換中に データをクロックアウト) DC精度 DC精度が重要な場合は、MAX194の最大オフセット （±1LSB = 入力範囲±4Vで±488µV）よりもオフセットが 大幅に小さなバッファを使用するか、あるいはオフ セットをトリミングすることができ、しかも必要な 温度範囲で安定性を保つことのできるバッファを使用 してください。 推奨回路 図14はDC及び低周波数に適した回路を示します。 MAX400はオフセット(10µV)とドリフト(0.2µV/℃)が 非常に低く、電圧ノイズ(10nV/ √ Hz)も低くなっていま す。しかし、利得帯域幅積(GBW)が低いため、AINを 直接駆動することはできません。従って、アナログ 入力をバイパスすることで高周波インピーダンスを低 くしています。この大型バイパスコンデンサは、100Ω の抵抗によってアンプ出力から隔てられていています。 この抵抗はノイズのフィルタリングを強化します。 ±15V電源はAIN範囲を超えているため、AINに保護ダイ オードを取付けてください。 図15では広帯域アンプ(MAX427)で広帯域ビデオバッファ を駆動しています。このビデオバッファはAINと小型 バイパスコンデンサ（ノイズ対策）を直接駆動する能力を 持っています。ビデオバッファはMAX427のフィード バックループの中に入っているため良好なDC精度を提供 しています。また、このバッファは出力インピーダンス が低く、電流能力が大きいため、AC性能も良好です。 16 ±15V電源がない場合は、MAX194の±5Vアナログ電源に は図16の回路が適しています。MAX410は同相入力範囲 が最低±3.5Vです。出力電圧スイングも同様なため、3.5V のリファレンス電圧を使用できます。オフセット電圧 (250µV)、ドリフト(1µV/℃)、ユニティゲイン帯域 (28MHz)、低電圧ノイズ(2.4nV/√Hz)等、14ビット性能を 実現させる性能を兼ね備えています。0.01µFのバイパス コンデンサを付けることでノイズ性能が向上します。 EOC * THE USE OF THESE SIGNALS ADDS FLEXIBILITY AND FUNCTIONALITY BUT IS NOT REQUIRED TO IMPLEMENT THE INTERFACE. 図17. 過電圧防止のために、AINはダイオードで±5Vの電源電圧 にクランプされています。MAX427は最大オフセット 電圧が15µV、最大ドリフトが0.8µV/℃、ノイズ仕様が 5nV/√Hz以下と高性能であるため、AC/DC用に最適です。 モード1（変換とデータ転送が同時） このモードでは各データビットは、変換中に決定される 度にMAX194から読まれていきます。SCLKは接地され、 CLKは変換クロック及びシリアルデータクロックとして 使用されます。このモードで使用するためにQSPIプロ セッサをMAX194に接続したところを図17に示します。 関連タイミング図を図18に示します。 標準的なQSPIインタフェース信号のほかにも、一般I/O ラインを用いてEOCを監視し、BP/UP/SHDN及びRESET を駆動しています。2個の一般出力ピンは、アプリケー ションによっては必要ありません。また、I/Oラインがな い場合はEOCの接続を省略することもできます。 EOC信号は、キャリブレーション中はキャリブレー ションの終了を知るために監視され、変換の前には MAX194が変換中でないことを確認するために監視され ますが、システムにEOCを完全に無視させることも 可能です。パワーアップ時あるいはRESETをパルス的に ローにした後に、キャリブレーションシーケンスを完 了するためにµPは14,000 CLKサイクルを提供しなけれ ばなりません（図2）。これを実施するための一つの 方法はCLKをトグルして、EOCがローになるのを監視す ることです。しかし、単に14,000 CLKサイクルを数え てキャリブレーションの終了とすることもできます。 同様に、一番最近の変換が完了していることが確実で あれば、変換の前にEOCの状態をチェックする必要はあ りません。これは各変換が少なくとも20 CLKであるこ とを確認することで実現できます。 ______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC MAX194 CS, CONV CLK EOC B13 FROM PREVIOUS CONVERSION DOUT B13 tDV B12 B0 S1 S0 B13 tDH tCD DATA LATCHED: 図18. 図17に示されている回路のタイミング図 データはCLKの立下がりエッジでMAX194からクロック アウトされ、立上がりエッジあるいはその次の立下が りエッジでµPにクロックインすることができます。 立上がりエッジでデータをクロックインする場合 （SPI/QSPIでCPOL = 0、CPHA = 0の時; 標準 MICROWIRETM：Hitachi H8）、CLKレート(max)は次式 で与えられます。 QSPI MAX194 PCS0 GPT CS SCK SCLK MISO DOUT OC3 1 fCLK (max) = 1⁄2 • ————— tCD + tSD BP/UP/SHDN IC1 EOC OC2 ここでt CD はMAX194のCLKからDOUTへの有効遅延、 tSDはµPのデータセットアップ時間です。 RESET 立下がりエッジでデータをクロックインする場合 (CPOL = 0、CPHA = 1)、CLKレート(max)は次式で与 えられます。 CONV IC3 CLK 74HC32 1.7MHz 1.3µs START 図19. MAX194をQSPIプロセッサに接続（変換と 変換の間にSCLKでデータをクロックアウト） MICROWIREはNational Semiconductor Corp.の商標です。 1 fCLK (max) = ————— tCD + tSD 電気特性の表に記載されている最大CLK周波数を超え ないようにしてください。立下がりエッジでデータを クロックインする場合、プロセッサのホールドタイム が最小tCD(100ns)を超えてはいけません。 QSPIは必要な20 CLKサイクルを2つの連続した10ビット 転送として提供することができますが、SPIは8ビット 転送に限られています。つまり、SPIの場合、変換は必ず 3つの8ビット転送からなっていなければなりません。 選択されたクロックレートでの8ビット動作間のポーズ は、変換時間が20ms以下に収まるような長さにしてく ださい。これを怠った場合は容量性DACからのリーク 電流で誤差が生じることがあります。 ______________________________________________________________________________________ 17 MAX194 14ビット、85ksps、10µsシャットダウン付ADC 588ns CLK START EOC CS 239ns 4.19MHz SCLK B13 DOUT 1.3µs 図20. CONVERSION TIME 9.4µs B1 B0 5.1µs S1 S0 4µs 図19に示された回路のタイミング図 このモードを使用したMAX194の評価キット（EVキット） 及びMotorolaの68HC16用の完全ソースコードが MAX194のEVキットマニュアルに含まれています。 モード2（非同期データ転送） このモードでは変換クロック(CLK)とシリアルクロック (SCLK)を使用します。シリアルデータは変換と変換 の間にクロックアウトされます。このため、高CLK レートでの最大スループットは低減されますが、アプリ ケーションによっては便利な場合もあります。QSPI プロセッサ(Motorola 68HC16)をMAX194に接続した 場合のファンクションダイアグラムを図19に示しま す。図20にはタイミング図を、図21にはこの構成用の アセンブラ言語を示します。 「外部クロック」の項で説明したように、ORゲートを 用いて「スタート」信号を非同期CLKに同期させます。 モード1の場合と同様に、QSPIプロセッサはキャリブ レーション中にCLKを発生し、CLKサイクルをカウント するか、あるいはここに示すように EOCを監視して キャリブレーションの完了を確認しなければなりませ ん。また、EOCは、変換結果がいつ読めるかをチェック するためにµPにポーリングされます。EOCがローにな ると、データはQSPIの最高データレート(4.19Mbps)で クロックアウトされます。データが転送されてしまえ ば、いつでも新しい変換を開始することができます。 18 17µs B12 B11 SCLKからDOUTへの有効(t SD )のタイミング仕様は、 シリアルインタフェースに制限を加えます。2.5Mbps までのSCLKレートでは、データはSCLKの立下がり エッジでMAX194からクロックアウトされ、次の立上 がりエッジでµPにクロックインすることができます (CPOL = 0、CPHA = 0)。データレートが2.5Mbps以 上の場合は、SCLKの立下がりエッジでMAX194から データをクロックアウトし、SCLKの次の立下がり エッジでµPにクロックインする必要があります (CPOL = 0、CPHA = 1)（ 遅いレートでもこれを実施 することはできます）。また、プロセッサのホールド タイムが最小tSD(20ns)を超えないようにします 。 モード1のCLKの場合と同様に、SPIのサブセットと なっている一部のインタフェース規格では最大SCLK レートが実現できないことがあります。 電源、レイアウト、グランド及びバイパス 最適な性能を実現するためには、アナログとディジタル のグランド面が別々になったプリント基板を使用しま す。ワイヤラップボードは推奨されていません。図22 に示すように、2枚のグランド面は低インピーダンス 電源及びMAX194で互いに接続してください。アナログ とディジタルの電源が同じソースから来ている場合 は、小さな抵抗(10Ω)でディジタル電源とアナログ 電源を分離します。 ______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC MAX194 図21. 68HC16モジュール及び図19に示された回路用のMAX194のコードリスティング ______________________________________________________________________________________ 19 MAX194 14ビット、85ksps、10µsシャットダウン付ADC 図21. 20 68HC16モジュール及び図19に示された回路用のMAX194のコードリスティング（続き） ______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC MAX194 図21. 68HC16モジュール及び図19に示された回路用のMAX194のコードリスティング（続き） 4つの電源のシーケンスの制限条件は以下のとおりです。 • VDDDの前にVDDAを印加すること。 • VSSDの前にVSSAを印加すること。 • VDDAとVSSAがすでに存在する条件でAINとREFを 印加すること。 • 電源のセトリングはMAX194のパワーオン遅延（最低 500ns）中に完了すること。完了しない場合は、使用 前にRESETをパルス的にローにして、コンバータの キャリブレーションをやり直す必要があります。 ディジタルのリターン電流がアナロググランドを通らな いように注意し、リターン電流経路は低インピーダンス を通るよう注意してください。5mAの電流が僅か0.1Ωの インピーダンスのPCボードグランドトレースを流れるだ けで、約500µVの誤差電圧が生じます。これは±4Vの フルスケールシステムで約1 LSBの誤差になります。 ボードレイアウトは、ディジタル信号とアナログ信号 ができるだけ分離されるように設計します。アナログ ラインとディジタルライン（特にクロックライン）が平行 に走らないようにします。アナログラインとディジタル ラインを交差させる必要がある場合は直角に交差させ ます。 ADCの高速コンパレータはVDDA及びVSSA電源の高周波 ノイズに敏感です。これらの電源は、0.1µFコンデンサ と1µF又は10µFの低ESRコンデンサを並列にしてアナ ロググランド面にバイパスします。電源ノイズを効果 的に除去するために、コンデンサのリード先は短くし ます。 シャットダウン MAX194はBP/UP/SHDNをローにすることによって シャットダウンできます。デバイスを使用していない 時の消費電力を10µW(100µW max)まで低減できるだけ でなく、変換と変換の間に短時間コンバータをシャット ダウンするだけで、かなりの電力が節約できます。 シャットダウン時間が長く、その間に電源電圧や周囲 の温度が変化している場合を除き、シャットダウン後 にコンバータをリセット（キャリブレーション）する 必要はありません。 コンバータが“ウェイクアップ”してセトリングが完 了するまでに必要な時間の長さは、許容追加誤差の 大きさに著しく影響されます。追加誤差を0.1LSBとす ると、3.2µsあればセトリング及びアナログ入力信号の 再取込みが十分可能です。誤差を0.05LSB以下とした 場合に必要なセトリング時間は20µsです。MAX194の 理論的な消費電力と変換数/秒の関係を図23のグラフに ______________________________________________________________________________________ 21 MAX194 14ビット、85ksps、10µsシャットダウン付ADC 10Ω VDDD POWER DISSIPATION (mW) 10µF 5V 0.1µF MAX194 0.1µF 10µF DGND AGND 10µF 5V 0.1µF 10µF MAX194-FIG23 100 VDDA 10 20µs WAKE-UP DELAY 0.05LSB ERROR 1 3.2µs WAKE-UP DELAY 0.1LSB ERROR 0.1 0.1µF 0.01 VSSA 1 10 100 1000 10,000 100,000 CONVERSIONS PER SECOND VSSD 10Ω 図22. 電源のバイパスと接地 示します。ここでは変換クロックは1.7MHzで、変換と 変換の間はできるだけシャットダウンすることを仮定 しています。 MAX194をシャットダウンする前にCLKを止めます。 この時、短いクロックパルスを発生させないようにし ます。短いCLKパルス（150ns以下）が存在したり、CLK を止めずにMAX194をシャットダウンした場合、 MAX194の内部キャリブレーションデータに悪影響を与え ることがあります。CLKがフリーランニング（非安定） で非同期の場合は、図24の回路を用いてCLKを確実に 止めてください。 セトリング及び変換の実行に要する時間を最小に留め るために、コンバータのシャットダウンは、変換が 終了して希望のモード（ユニポーラ又はバイポーラ）が 設定された後に行ってください。これでサンプリング コンデンサアレイが入力信号に正しく接続されます。 変換の途中でシャットダウンされた場合、ウェイク アップ時にMAX194はまず古い変換を終わらせ、入力 取込みのために4クロック(CLK)サイクル待ち、それか ら新しい変換を開始します。 ダイナミック性能_____________________ 高速サンプリング能力、85kspsのスループット、 広ダイナミックレンジの特性を兼ね備えたMAX194は、 ACアプリケーション及び信号処理に最適です。こうした アプリケーションをサポートするために、高速フーリエ 変換(FFT)試験技術を用いて定格のスループットでの ADCの動的周波数応答、歪み及びノイズをチェックす ることができます。具体的には、低歪みのサイン波を 22 図23. 変換と変換の間にMAX194をシャットダウン した場合の消費電力対変換数/秒 ADC入力に印加して、指定された時間だけディジタル 変換結果を記録します。このデータは、スペクトルの 内容を決定するFFTアルゴリズムで解析されます。変換 誤差は基本入力周波数以外のスペクトル要素として 表示されます。 信号対雑音比と有効ビット数 信号対雑音比(SNR)は、基本波の入力周波数のRMS 振幅と、その他全てのADC出力信号のRMS振幅の比で す。出力帯域は、DCからADCサンプルレートの1/2まで に制限されています。これには通常（常にではありま せんが）歪みとノイズの成分が含まれています。従って、 この比は信号対雑音+歪み(SINAD)と呼ばれることもあ ります。 理論上の最小ADCノイズは量子化誤差から生じ、次の ようにADCの分解能から直接求めることができます。 SNR = (6.02N +1.76)dB。ここで、Nは分解能を表す ビット数です。これによると完全な14ビットADCでも 86dB以上は不可能です。出力のFFTプロットはさまざ まなスペクトル帯域での出力レベルを表示します。 図25は、MAX194を用いて純粋な1kHzのサイン波を 85kspsでサンプリングした結果を示します。 ADCの有効分解能または有効ビット数は、SNRの式 を次のように変形することによって得られます。 N = (SNR - 1.76)/6.02。この式でSNRのかわりにSINAD を代入するとADCの有用性のよりよい目安になります。 図26に、SINADから計算したMAX194の有効ビット数 を入力周波数の関数として示します。 ______________________________________________________________________________________ 14ビット、85ksps、10µsシャットダウン付ADC MAX194 1/2 74HC73 MAX194 J Q CLK K +5V BP/UP/SHDN CK 2 x CLK CLOCK SHUTDOWN CK (2 x CLK) Q (CLK) J (CLOCK SHUTDOWN) 図24. 非安定（フリーランニング）非同期CLKを止める回路 全高調波歪み SIGNAL AMPLITUDE (dB) -10 fIN = 1kHz fS = 85kHz TA = +25°C -30 -50 純粋なサイン波がADCに入力されると、ADCの伝達 関数のAC積分非直線性(INL)が原因でサンプリングされ た出力データに、入力周波数の高調波が出現します。 全高調波歪み(THD)は、（DCからサンプルレートの1/2 までの周波数帯域内、ただしDC成分は除く）入力信号 の全ての高調波のRMS和と基本波とのRMS振幅に対す る比です。これは以下のように表すことができます。 -70 -90 -110 -130 -150 0 5 10 15 20 25 30 35 40 √(V22 + V32 + V42 + ... + VN2) THD = 20log —————————————— V1 FREQUENCY (kHz) 図25. MAX194のFFTプロット ここで、V 1 は基本波のRMS振幅、V 2 ∼V N は第2次∼ 第N次の高調波の振幅です。「電気特性」の項のTHD 仕様は、第2次∼第5次の高調波を含んでいます。 MAX194では、この歪みは主に入力電圧の変化に起因す るAINサンプリングスイッチのオン抵抗の変化から生じ ています。こうした抵抗の変化とDACの容量（やはり入力 電圧によって変化）がAC信号の遅延に変動をもたらし、 その結果、ある程度高い周波数でかなりの歪みが起こり ます（図27） 。 ______________________________________________________________________________________ 23 90 MAX194-26 14.0 13.5 MAX194-27 MAX194 14ビット、85ksps、10µsシャットダウン付ADC fS = 85kHz TA = +25°C 85 12.5 SINAD (dB) EFFECTIVE BITS 13.0 12.0 11.5 fS = 85kHz TA = +25°C 80 75 70 11.0 65 10.5 10.0 0.1 60 1 10 100 0.1 INPUT FREQUENCY (kHz) 図26. 有効ビット数対入力周波数 図27. 100 信号対（雑音+歪み）対周波数 11 . . . 111 11 . . . 110 11 . . . 101 11 . . . 111 11 . . . 110 11 . . . 101 11 . . . 100 11 . . . 011 11 . . . 010 10 . . . 010 10 . . . 001 10 . . . 000 01 . . . 111 01 . . . 110 00 . . . 110 00 . . . 101 00 . . . 100 00 . . . 011 00 . . . 010 00 . . . 001 00 . . . 000 00 . . . 010 00 . . . 001 00 . . . 000 0V 図28. 10 1 FREQUENCY (kHz) VREF - (1LSB) -VREF MAX194のユニポーラ伝達関数 図29. 0V VREF - (1LSB) MAX194のバイポーラ伝達関数 スプリアスフリーのダイナミックレンジ 伝達関数 スプリアスフリーのダイナミックレンジは、基本波の RMS振幅と、次に大きな（DCからサンプルレート1/2ま での周波数帯域内にある）スペクトル成分の振幅の比で す。通常、このピークは入力周波数の高調波として現 れます。しかし、ADCが例外的に線形の場合には、 ADCのノイズフロア内のランダムピークとしてのみ 現れます。 MAX194の伝達関数を図28及び図29に示します。ユニ ポーラモードでは出力データはバイナリフォーマット、 バイポーラモードではオフセットバイナリです。 TRANSISTOR COUNT: 7966 〒169 -0051東京都新宿区西早稲田3-30-16（ホリゾン1ビル） TEL. (03)3232-6141 FAX. (03)3232-6149 マキシム社では全体がマキシム社製品で実現されている回路以外の回路の使用については責任を持ちません。回路特許ライセンスは明言されていません。 マキシム社は随時予告なしに回路及び仕様を変更する権利を保留します。 24 __________________Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 (408) 737-7600 © 1997 Maxim Integrated Products is a registered trademark of Maxim Integrated Products.