19-0377; Rev 1; 12/97 KIT ATION EVALU LE B A IL A AV 概要 _______________________________ 特長 _______________________________ MAX195は、高速、高精度、低消費電力の特性と10µAの シャットダウンモードを兼ね備えた16ビット逐次比較型 アナログディジタルコンバータ(ADC)です。内部キャリブ レーション回路が直線性とオフセットの誤差を補正する ため、外部調節なしでも仕様通りの性能を全温度範囲で 発揮します。また、容量性DAC構造による内部85ksps トラック/ホールド機能を備えています。 ◆ 16ビット、ノーミスコード（欠落コード無し） MAX195に外部リファレンス(最大+5V)を付けて用いる 場合、入力範囲はユニポーラ(0V∼V REF )あるいはバイ ポーラ(-VREF∼V REF)のいずれかをピンで選択できます。 アナログとディジタルの電源を別にすることにより、 ディジタルノイズカップリングを最小限に抑えられます。 チップセレクト(CS)入力により、スリーステートシリアル データ出力を制御します。出力は、変換中にビットが決 定するたびに読むことも、変換後にシリアルクロック (SCLK)を用いて最大5Mbpsの速度で読むこともできます。 変換終了(EOC )出力は、プロセッサに割込をかけるのに 用いることもできます。また、連続フルスピード変換の 場合は、直接変換入力(CONV)に接続することもできます。 MAX195は16ピンDIP、ワイドSOP及びセラミックサイド ブレーズパッケージで提供されています。 アプリケーション_____________________ ポータブル機器 複数トランスデューサ計測 オーディオ 医療用信号収集 工業用制御機器 振動解析 ロボット工学 ディジタル信号処理 ピン配置 ____________________________ ◆ SINAD：90dB ◆ 変換時間：9.4µs ◆ シャットダウンモード時の電流：10µA max ◆ トラック/ホールド内蔵 ◆ AC及びDC仕様 ◆ 入力範囲：ユニポーラ(0V∼VREF) バイポーラ(-VREF∼VREF) ◆ スリーステートシリアルデータ出力 ◆ パッケージ：小型16ピンDIP、SOP及びサイドブレード 型番 _______________________________ PART TEMP. RANGE MAX195BCPE 0°C to +70°C MAX195BCWE MAX195ACDE MAX195BC/D MAX195BEPE MAX195BEWE MAX195AEDE MAX195AMDE MAX195BMDE 0°C to +70°C 0°C to +70°C 0°C to +70°C -40°C to +85°C -40°C to +85°C -40°C to +85°C -55°C to +125°C -55°C to +125°C PIN-PACKAGE 16 Plastic DIP 16 Wide SO 16 Ceramic SB Dice* 16 Plastic DIP 16 Wide SO 16 Ceramic SB 16 Ceramic SB** 16 Ceramic SB** * Dice are specified at TA = +25°C, DC parameters only. ** Contact factory for availability and processing to MIL-STD-883. ファンクションダイアグラム____________ AIN REF 13 12 MAIN DAC Σ TOP VIEW BP/UP/SHDN 1 16 VDDA CLK 2 15 VSSA SCLK 3 14 AGND VDDD 4 DOUT 5 MAX195 CALIBRATION DACs 11 VSSD CONV EOC 7 10 RESET BP/UP/SHDN 9 CONV MAX195 2 CLK SCLK DGND 6 CS 8 VDDD DGND VSSD VDDA AGND VSSA SAR 13 AIN 12 REF COMPARATOR 4 6 11 16 14 15 CS RESET 3 5 9 1 8 10 CONTROL LOGIC DOUT THREE-STATE BUFFER 7 EOC DIP/Wide SO/Ceramic SB ________________________________________________________________ Maxim Integrated Products 1 無料サンプル及び最新版データシートの入手にはマキシム社のホームページをご利用下さい。http://www.maxim-ic.com MAX195 16ビット、85ksps、10µAシャットダウン付ADC MAX195 16ビット、85ksps、10µAシャットダウン付ADC ABSOLUTE MAXIMUM RATINGS VDDD to DGND .....................................................................+7V VDDA to AGND......................................................................+7V VSSD to DGND.........................................................+0.3V to -6V VSSA to AGND .........................................................+0.3V to -6V VDDD to VDDA, VSSD to VSSA ..........................................±0.3V AIN, REF ....................................(VSSA - 0.3V) to (VDDA + 0.3V) AGND to DGND ..................................................................±0.3V Digital Inputs to DGND...............................-0.3V, (VDDA + 0.3V) Digital Outputs to DGND............................-0.3V, (VDDA + 0.3V) Continuous Power Dissipation (TA = +70°C) Plastic DIP (derate 10.53mW/°C above +70°C) ............842mW Wide SO (derate 9.52mW/°C above +70°C)..................762mW Ceramic SB (derate 10.53mW/°C above +70°C)...........842mW Operating Temperature Ranges MAX195_C_E ........................................................0°C to +70°C MAX195_E_E .....................................................-40°C to +85°C MAX195_MDE..................................................-55°C to +125°C Storage Temperature Range .............................-65°C to +160°C Lead Temperature (soldering, 10sec) .............................+300°C Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability. ELECTRICAL CHARACTERISTICS (VDDD = VDDA = +5V, VSSD = VSSA = -5V, fCLK = 1.7MHz, VREF = +5V, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS ACCURACY (Note 1) Resolution RES Differential Nonlinearity DNL Integral Nonlinearity INL Unipolar/Bipolar Offset Error 16 Bits MAX195A ±1 MAX195B ±2 MAX195A ±0.003 MAX195B ±0.004 MAX195A, VREF = 4.75V ±3 MAX195B, VREF = 4.75V ±4 Unipolar/Bipolar Offset Tempco 0.4 VREF = 4.75V ±0.0075 Bipolar Full-Scale Error VREF = 4.75V ±0.018 0.1 Power-Supply Rejection Ratio (VDDA and VSSA only) VDDA = 4.75V to 5.25V, VREF = 4.75V 65 VSSA = -5.25V to -4.75V, VREF = 4.75V 65 %FSR LSB ppm/°C Unipolar Full-Scale Error Full-Scale Tempco LSB %FSR %FSR ppm/°C dB ANALOG INPUT Unipolar Input Range Bipolar Input Capacitance 0 VREF -VREF VREF Unipolar 250 Bipolar 125 V pF DYNAMIC PERFORMANCE (fs = 85kHz, bipolar range AIN = -5V to +5V, 1kHz) (Note 1) Signal-to-Noise plus Distortion Ratio (Note 2) Total Harmonic Distortion (up to the 5th harmonic) (Note 2) SINAD TA = +25°C THD TA = +25°C Peak Spurious Noise (Note 2) 2 87 90 -97 TA = +25°C 16 (tCLK) dB -90 dB -90 dB Conversion Time tCONV 9.4 Clock Frequency (Notes 3, 4) fCLK 1.7 MHz Serial Clock Frequency fSCLK 5 MHz _______________________________________________________________________________________ µs 16ビット、85ksps、10µAシャットダウン付ADC (VDDD = VDDA = +5V, VSSD = VSSA = -5V, fCLK = 1.7MHz, VREF = +5V, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS DIGITAL INPUTS (CLK, CS, CONV, RESET, SCLK, BP/UP/SHDN) CLK, CS, CONV, RESET, SCLK Input High Voltage VIH VDDD = 5.25V CLK, CS, CONV, RESET, SCLK Input Low Voltage VIL VDDD = 4.75V 2.4 V CLK, CS, CONV, RESET, SCLK Input Capacitance (Note 3) CLK, CS, CONV, RESET, SCLK Input Current Digital inputs = 0 or 5V BP/UP/SHDN Input High Voltage VIH BP/UP/SHDN Input Low Voltage VIL BP/UP/SHDN Input Current, High IIH BP/UP/SHDN = VDDD BP/UP/SHDN Input Current, Low IIL BP/UP/SHDN = 0V BP/UP/SHDN Mid Input Voltage VIM BP/UP/SHDN Voltage, Floating VFLT BP/UP/SHDN Max Allowed Leakage, Mid Input 0.8 V 10 pF ±10 µA VDDD - 0.5 0.5 V 4.0 µA -4.0 1.5 µA VDDD - 1.5 2.75 BP/UP/SHDN = open BP/UP/SHDN = open V -100 V V +100 nA 0.4 V DIGITAL OUTPUTS (DOUT, EOC) Output Low Voltage VOL VDDD = 4.75V, ISINK = 1.6mA Output High Voltage VOH VDDD = 4.75V, ISOURCE = 1mA DOUT Leakage Current ILKG DOUT = 0 or 5V VDDD - 0.5 V ±10 µA 10 pF 4.75 5.25 V Output Capacitance (Note 2) POWER REQUIREMENTS VDDD VSSD -5.25 -4.75 V VDDA By supply-rejection test 4.75 5.25 V VSSA By supply-rejection test -5.25 -4.75 V VDDD Supply Current IDDD VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V 2.5 4 mA VSSD Supply Current ISSD VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V 0.9 2 mA VDDA Supply Current IDDA VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V 3.8 5 mA VSSA Supply Current ISSA VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V 3.8 5 mA _______________________________________________________________________________________ 3 MAX195 ELECTRICAL CHARACTERISTICS (continued) MAX195 16ビット、85ksps、10µAシャットダウン付ADC ELECTRICAL CHARACTERISTICS (continued) (VDDD = VDDA = +5V, VSSD = VSSA = -5V, fCLK = 1.7MHz, VREF = 5V, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS 80 mW POWER REQUIREMENTS (cont.) Power Dissipation VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V VDDD Shutdown Supply Current (Note 5) IDDD VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V, BP/UP/SHDN = 0V 1.6 5 µA VSSD Shutdown Supply Current ISSD VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V, BP/UP/SHDN = 0V 0.1 5 µA VDDA Shutdown Supply Current IDDA VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V, BP/UP/SHDN = 0V 0.1 5 µA VSSA Shutdown Supply Current ISSA VDDD = VDDA = 5.25V, VSSD = VSSA = -5.25V, BP/UP/SHDN = 0V 0.1 5 µA Note 1: Note 2: Note 3: Note 4: Note 5: Accuracy and dynamic performance tests performed after calibration. Guaranteed by design, not tested. Tested with 50% duty cycle. Duty cycles from 25% to 75% at 1.7MHz are acceptable. See External Clock section. Measured in shutdown mode with CLK and SCLK low. TIMING CHARACTERISTICS (VDDD = VDDA = +5V, VSSD = VSSA = -5V, unless otherwise noted.) PARAMETER SYMBOL CONDITIONS TA = +25°C TYP TA = 0°C to +70°C MIN MAX TA = -40°C to +85°C MIN MAX TA = -55°C to +125°C MIN MAX UNITS CONV Pulse Width tCW CONV to CLK Falling Synchronization (Note 2) tCC1 10 10 10 ns CONV to CLK Rising Synchronization (Note 2) tCC2 40 40 40 ns Data Access Time tDV CL = 50pF 80 80 90 ns Bus Relinquish Time tDH CL = 10pF 40 40 40 ns CLK to EOC High tCEH CL = 50pF 300 300 350 ns CLK to EOC Low tCEL CL = 50pF 300 300 350 ns CLK to DOUT Valid tCD CL = 50pF 100 350 100 375 100 400 ns SCLK to DOUT Valid tSD CL = 50pF 20 140 20 160 20 160 ns CS to SCLK Setup Time tCSS 75 75 75 ns CS to SCLK Hold Time tCSH -10 -10 -10 ns Acquisition Time tAQ 2.4 2.4 2.4 µs Calibration Time tCAL 8.2 8.2 8.2 ms 20 14,000 x tCLK 30 35 ns RESET to CLK Setup Time tRCS -40 -40 -40 ns RESET to CLK Hold Time tRCH 120 120 120 ns Start-Up Time (Note 6) tSU Exiting shutdown 50 Note 6: Settling time required after deasserting shutdown to achieve less than 0.1LSB additional error. 4 _______________________________________________________________________________________ µs 16ビット、85ksps、10µAシャットダウン付ADC 端 子 名 称 機 能 1 BP/UP/SHDN バイポーラ/ユニポーラ/シャットダウン入力。スリーステート入力でバイポーラ、ユニポーラあるいはシャット ダウンのいずれかの入力範囲を選択します。0V=シャットダウン、+5V=ユニポーラ、フローティング=バイポーラ。 変換クロック入力 2 CLK 3 SCLK シリアルクロック入力は変換と変換の間にデータをシフトアウトするために使用します。CLKに対して非同期でも可能です。 4 VDDD +5Vディジタル電源 5 DOUT シリアルデータ出力(MSBが先) 6 DGND ディジタルグランド 7 EOC 8 CS 9 CONV 変換開始入力(アクティブロー)。入力信号がすでに取込まれている場合は、CONVがローになった後の立下 がりエッジで変換開始、それ以外の場合は取込み後のクロックの立下がりエッジで変換を開始します。 10 RESET リセット入力。RESETをローにすることによりADCが非アクティブ状態になります。立上がりのエッジで 制御ロジックがリセットされ、キャリブレーションが開始します。 11 VSSD -5Vディジタル電源 12 REF リファレンス入力(0V∼5V) 13 AIN アナログ入力(ユニポーラの0V∼VREF又はバイポーラの±VREF) 14 AGND アナロググランド 15 VSSA -5Vアナログ電源 16 VDDA +5Vアナログ電源 変換終了/キャリブレーション出力(通常ロー)。変換あるいはキャリブレーションの開始から1クロックサイクル後 に立上がり、終了から1クロックサイクル後に立下がります。出力フレーミング信号としても使用可能です。 チップセレクト入力(アクティブロー)。シリアルインタフェースとスリーステートデータ出力(DOUT)をイネーブルします。 詳細 _______________________________ MAX195は、逐次比較型レジスタ(SAR)を用いてアナログ 入力を16ビットのディジタルコードに変換し、シリアル データストリームとして出力します。データビットは 変換中にCLKクロックレートで読むこともでき、変換と 変換の間にCLKと非同期にSCLKレート(最大5Mbps)で読 むこともできます。 MAX195は内部トラック/ホールド入力付の容量性ディジ タルアナログコンバータ(DAC)を備えています。インタ フェースと制御ロジックは、殆どのマイクロプロセッサ (µP)との接続が容易に行えるように設計されているた め、外付部品を省くことができます。MAX195はSARと DACの他にもシリアルインタフェース、SARで用いる サンプリングコンパレータ、10個のキャリブレーション DAC、及びキャリブレーションと変換用の制御ロジック を備えています。 DACは、容量に二進法の重みをかけた16個のコンデンサ のアレイ及び「ダミーLSB」コンデンサ1個からなってい ます(図1)。ユニポーラモードの入力取込み中は、アレイ の共通端子はAGNDに接続され、自由端子は全て入力 信号(AIN)に接続されます。取込みが終了すると、共通 端子はAGNDから切離され、自由端子はAINから切離され、 入力電圧に比例する電荷がコンデンサアレイにトラップ されます。 最大のコンデンサであるMSBの自由端子はリファレンス (REF)に接続され、それがコンパレータに接続された 共通端子をプラスに引上げます。同時に、その他全ての コンデンサの自由端子はAGNDに接続され、それがコン パレータ入力をマイナスに引下げます。アナログ入力が V REF に近い場合、MSBの自由端子をREFに接続しても コンパレータ入力は僅かにプラスになるだけです。しか し、残りのコンデンサの自由端子をグランドに接続する ことでコンパレータの入力はグランドより大幅に低くな り、コンパレータの入力はマイナスに、そしてコンパ レータの出力はローになり、MSBはハイに設定されます。 アナログ入力がグランドに近い場合、コンパレータ出力 はハイ、MSBはローになります。 次に、2番目に大きなコンデンサがAGNDから切離され、 REFに接続され、コンパレータが次のビットを決定しま す。全てのビットが定義されるまでこのプロセスが続き ます。入力範囲がバイポーラの場合、MSBコンデンサは 入力取込み中AINでなくREFに接続されるため、入力範囲 がVREF∼-VREFになります。 _______________________________________________________________________________________ 5 MAX195 端子説明 ___________________________________________________________________ MAX195 16ビット、85ksps、10µAシャットダウン付ADC MSB LSB 32,768C 16,384C 4C 2C DUMMY C C AIN REF AGND 図1. 容量性DACのファンクションダイアグラム tCAL CLK tRCH tRCS RESET EOC CALIBRATION BEGINS CALIBRATION ENDS MAX195 OPERATION HALTS 図2. キャリブレーション開始 キャリブレーション 理想的なDACでは、内部コンデンサが各々1つ大きくなる に連れ、各データビットのコンデンサの容量は2倍ずつ 正確に増えていきます。しかし、これでは容量の範囲 が広くなりすぎるため、経済的に実現できるサイズの 製品には収まりません。コンデンサアレイは実際には 2つのアレイからなっています。その2つを容量的に カップリングすることでLSBアレイの実効値を減らして います。MSBアレイのコンデンサは製造時にトリミング で誤差を減らしています。LSBコンデンサに小さな変動 があった場合でも、16ビットの結果に与える誤差の 影響は無視できるほどです。 残念ながら、トリミングだけでは16ビット性能を達成 することはできません。また、温度、電源電圧その他 のパラメータの変化に起因する性能変化の補正も行う ことはできません。このため、MAX195ではMSBアレイ中 の各コンデンサにキャリブレーションDACが装備され ています。これらのDACはメインDAC出力に容量的に 6 カップリングされており、ディジタル入力の値に従っ てメインDACの出力をオフセットします。キャリブ レーションでは各MSBコンデンサの誤差を補正するた めの正しいディジタルコードが決定され、記憶されま す。その後は、メインDACの中の対応するビットが ハイになると、この記憶されたコードが適切なキャリブ レーションDACに入力され、該当するコンデンサの誤 差を補正します。 MAX195はパワーアップ時に自動キャリブレーションを 行います。ノイズの影響を軽減するために、各キャリブ レーション試験は何回も行なわれ、その結果が平均 されます。キャリブレーションには約14,000クロック サイクルを要します。これは最高クロック(CLK)速度 (1.7MHz)で8.2msです。パワーアップキャリブレーション の他にも、RESETをローにしてMAX195の動作を停止し、 再びハイにしてキャリブレーションを開始することが できます(図2)。 _______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC MAX195 tCC1 tCC2 CLK tCEL tCEH EOC * CONV tCW TRACK/HOLD tAQ CONVERSION ENDS CONVERSION BEGINS * THE FALLING EDGE OF CONV MUST OCCUR IN THIS REGION 図3. 変換開始(前変換の終了から少なくとも3 CLKサイクル後) MAX195のパワーオン遅延時間(最低500ns)以内に電源が セトリングしない場合、最終値と異なった電源電圧で パワーアップキャリブレーションが開始され、コン バータが正しくキャリブレーションされないことがあ ります。その場合は、使用前にコンバータを再びキャリ ブレーションして下さい(RESETをパルス的にローにする)。 DC精度を保つために、電源電圧、温度、リファレンス 電圧あるいはクロック特性(「外部クロック」の項を参照) に大きな変化がある度にMAX195をキャリブレーション して下さい。これらのパラメータはDCオフセットに影響 を与えるために、このようなことが必要となります。 直線性のみが問題になる場合はこれらのパラメータが 大幅に変化しても大丈夫です。 キャリブレーションデータはディジタルで記憶される ため、精度を保つために頻繁に変換を実行したり、 MAX195が長時間シャットダウンされた後に再びキャリブ レーションを行ったりする必要はありません。しかし、 前回のキャリブレーション後に電源電圧や周囲温度が 大きく変化したと考えられる場合は、再びキャリブ レーションを行うことが推奨されます。 ディジタルインタフェース ディジタルインタフェースピンはBP/UP/ SHDN、CLK、 SCLK、EOC、CS、CONV及びRESETからなっています。 BP/UP/SHDNはスリーレベル入力です。MAX195のアナ ログ入力をバイポーラモード(AIN = -VREF∼VREF)にする時 は、この入力をフローティングにします。ユニポーラ 入力(AIN = 0V∼V REF )にする時はハイに接続します。 BP/UP/SHDNをローにするとMAX195は10µAシャット ダウンモードになります。 RESETをロジックローにするとMAX195の動作が停止し ます。そしてRESETの立上がりエッジでキャリブレー ションが開始されます(上述の「キャリブレーション」の 項を参照)。 CONVをローにすると変換が始まります。変換が開始す ると、その後から来る変換開始パルスは無視されます。 変換信号はCLKと同期していなければなりません。また、 CONVの立下がりエッジは図3と4に示す期間内になけれ ばなりません。CLKがプロセッサで直接制御されていな い場合、同期を確実にする方法として2つの方法があり ます。１つめはCONVをEOC(連続変換)で駆動する方法 です。2つめは、変換開始信号を変換クロックでゲート し、CLKがローの時のみCONVがローになれるようにす る方法です(図5)。ゲートの最大伝播遅延時間が40nsを 超えないようにします。 MAX195は自動的にCLKの4周期分をトラック/ホールド 取込み用に確保します。CONVの発生が前の変換から少 なくとも3クロック(CLK)サイクル経過していた場合、CLK の次の立下がりエッジで変換が始まり、その次のCLKの 立下がりエッジでEOCがハイになります(図3)。変換信号 の発生時が前の変換から3クロックサイクル経過してい なかった場合、変換は前の変換の終了から数えて4つめ の立下がりクロックエッジで始まり、その次のCLKの 立下がりエッジでEOCがハイになります(図4)。 _______________________________________________________________________________________ 7 MAX195 16ビット、85ksps、10µAシャットダウン付ADC tCC1 tCC2 CLK tCEL tCEH EOC * CONV tCW tAQ TRACK/HOLD CONVERSION ENDS CONVERSION BEGINS * THE FALLING EDGE OF CONV MUST OCCUR IN THIS REGION 図4. 変換開始(前の変換の終了から3 CLKサイクル未満) 外部クロック 出力データ 1.7MHz(最大クロック周波数)の場合、変換クロック (CLK)のデューティサイクルは25%∼75%であるべきで す。これよりも周波数が低いクロックの場合は、ハイ とローの時間が150nsを超えるようにします。正確な変 換が可能な最小クロックレートは、+70℃までの温度で は125Hz、+125℃では1kHzです。この制限はサンプ リングコンデンサアレイのリーク電流に起因します。 さらに、+70℃までの温度ではCLKが50ms以上、+125℃ の温度では500µs以上ハイに留まらないようにして下さ い。CLKがこれ以上ハイに留まった場合は、RESETを パルス的にローにして再キャリブレーションを行う 必要があります。これは、内部ダイナミックメモリに 保存されている状態情報が失われている可能性がある ためです。MAX195のクロックは、ローに維持する限り 無制限に停止することができます。 変換結果はMSBから先にクロックアウトされますが、 CSがローに維持されている時のみDOUTに出力されま す。それ以外の時はDOUTはハイインピーダンス状態に なります。DOUTのデータを読取る方法は2つあります。 データビットが決定される度に(CLKクロックレートで) 読取る場合は、変換中はCSをローに保ちます。変換と 変換の間に結果を読取る場合は、CSをローに保ちながら SCLKを最大5MHzで動かします。 周波数、デューティサイクル、及びその他クロック信号の 形になんらかの変化があった場合、CLKとアナログ入力 (AINとREF)間のカップリングによって生じるオフセットも 変化します。再キャリブレーションを行うことでこのオフ セットは補正され、DC精度も回復します。 シリアルデータビットが決定される度に読取る場合、 EOCがデータビットのフレームを決めます(図6)。CONV がローになり、入力信号が取込まれた後の最初のCLKの 立下がりエッジで変換は始まります。それ以降のCLKの 立下がりエッジでデータビットがDOUTからシフトアウト されます。CLKからDOUTへのタイミングの最大仕様 に対応するためには、CLKの立上がりエッジあるいは クロック速度が1MHz以上の場合に、次のCLKの立下が りエッジでデータをクロックインします。詳細につい ては「動作モード」及び「SPITM/QSPITMインタフェース」の 項を参照して下さい。新しい変換を、前の変換に続く 入力取込み周期の直後に開始できるため、変換中に シリアルデータを読んだ場合に変換スループットが最高 になります。 SPI/QSPIはMotorola Corp. の商標です。 8 _______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC MAX195 START MAX195 CONV CLK START CLK CONV SEE DIGITAL INTERFACE SECTION 図5. CONVをゲートしてCLKと同期 CS CONV tCW CLK (CASE 1) CLK (CASE 2) tCEH tCEL EOC tCD tDV DOUT B15 FROM PREVIOUS CONVERSION B15 B14 B13 B12 B2 MSB B1 B0 LSB CONVERSION BEGINS B15 tDH CONVERSION ENDS CASE 1: CLK IDLES LOW, DATA LATCHED ON RISING EDGE (CPOL = 0, CPHA = 0) CASE 2: CLK IDLES LOW, DATA LATCHED ON FALLING EDGE (CPOL = 0, CPHA = 1) NOTE: ARROWS ON CLK TRANSITIONS INDICATE LATCHING EDGE 図6. 出力データフォーマット、変換中にデータを読取る(モード1) 変換と変換の間にデータビットを読取る場合は、次の いずれかを行うことができます。 1) 変換終了までCLKサイクルを数える。 2) EOCをポーリングして変換終了を確認する。 3) EOCの立下がりエッジで割込をかける。 MSBの変換結果は、CSがローになった後でしかも最初 のSCLKパルスの前というタイミングでDOUTに出力さ れることに注意して下さい。その後の各SCLKパルスに よって変換ビットが次々にシフトアウトされます。 15番目のSCLKパルスがLSBをシフトアウトします。そ れ以上のクロックパルスはゼロをシフトアウトします。 _______________________________________________________________________________________ 9 MAX195 16ビット、85ksps、10µAシャットダウン付ADC tCONV EOC tCSS CS tCSH SCLK (CASE 1) SCLK (CASE 2) SCLK (CASE 3) B15 DOUT B14 B13 B12 B11 B3 MSB tDV B2 B1 B0 LSB tSD tDH CASE 1: SCLK IDLES LOW, DATA LATCHED ON RISING EDGE (CPOL = 0, CPHA = 0) CASE 2: SCLK IDLES LOW, DATA LATCHED ON FALLING EDGE (CPOL = 0, CPHA = 1) CASE 3: SCLK IDLES HIGH, DATA LATCHED ON FALLING EDGE (CPOL = 1, CPHA = 0) NOTE: ARROWS ON SCLK TRANSITIONS INDICATE LATCHING EDGE 図7. 出力データフォーマット、変換と変換の間にデータを読取る(モード2) +5V -5V 0.1µF 10µF 1 2 CONVERSION CLOCK 3 4 5 6 7 8 0.1µF BP/UP/ SHDN VDDA CLK VSSA SCLK MAX195 AGND VDDD AIN DOUT REF DGND VSSD EOC RESET CS CONV 10µF 16 15 14 13 ANALOG INPUT 12 11 REFERENCE (0V TO VDDA) 10 9 図8. 最も単純な動作モードにおけるMAX195の構成 10 データはSCLKの立下がりエッジでクロックアウトされま す。SCLKからDOUTへのタイミングの最大仕様に対応す るために、SCLKの立上がりエッジでデータをクロック インします。クロック速度が2.5MHz以上の時は次の SCLKの立下がりエッジでデータをクロックインします (図7)。最大のSCLKは5MHzです。詳細については「動作 モード」及び「SPI/QSPIインタフェース」の項を参照し て下さい。変換クロックが最高速度(1.7MHz)に近い場合、 各変換の後(取込み時間内)でデータを読取った場合の方 が、変換と変換の間で読取った場合よりもスループット が低くなります(約70ksps max)。これは、16データビット を5Mbpsでクロックに合わせて出力するためには、最低 入力取込み時間(1.7MHzで4サイクル)よりも長い時間が かかるからです。データがクロックインしたら、次の 変換を始める前に、AIN上のカップリングノイズが落ち 着くのを少し(約1µs)待って下さい。 どちらの方法でデータを読取る場合でも、CONVをロー にすることで個別に変換を開始することもできるし、 EOCをCONVに接続することで連続的に変換することも できます。図8にMAX195の最も単純な動作構成を示し ます。 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC MAX195 表1. 低ESRコンデンサのメーカ COMPANY CAPACITOR FACTORY FAX [COUNTRY CODE] USA TELEPHONE Sprague 595D series, 592D series 1-603-224-1430 603-224-1961 AVX TPS series 1-207-283-1941 800-282-4975 Sanyo OS-CON series, MVGX series 81-7-2070-1174 619-661-6835 Nichicon PL series 1-708-843-2798 708-843-7500 +5V BRIDGE INSTRUMENTATION AMPLIFIER VDDA AIN MAX195 REF 47µF LOW ESR 0.1µF CERAMIC AGND 図9. 高精度リファレンスを用いない比率測定 アプリケーション情報 _________________ リファレンス MAX195のリファレンス電圧範囲は0V∼VDDAです。 リファレンス電圧を選択する場合、MAX195の等価入力 ノイズ(ユニポーラモードで40µVRMS、バイポーラモード で80µV RMS)を考慮する必要があります。また、V REFが VDDAを超えてしまった場合、内部保護ダイオードが電 流を通し始め、誤差が生じます。そのために、VDDAに 近いリファレンスを用いる場合は注意が必要です(VREF とVDDAが実質的に等しい場合を除く)。V REFは絶対最大 定格(VDDA + 0.3V)を超えてはいけません。 MAX195が定格通りの性能を発揮するためには良質の リファレンスが必要です。最も重要な必要条件は、 リファレンスがREF入力に対して低インピーダンスであ るということです。これはリファレンスをオペアンプ でバッファし、REF入力を大きな低ESRコンデンサ(1µF∼ 47µF)とそれに並列な0.1µFのセラミックコンデンサで バイパスすることによって達成できます。低ESRコン デンサは表1に示すメーカから入手できます。 リファレンスは、メイン変換DACのコンデンサだけで なく、キャリブレーションDACのコンデンサも駆動し なければなりません。これらの全てのコンデンサが、 GNDとREFの間を変換クロック周波数でスイッチングす る可能性があります。全容量性負荷は1000pFを超える ことがあり、REFはアナログ入力(AIN)と違って変換中連 続的にサンプリングされます。 リファレンス回路を選択する際の最初のステップは、 必要な性能を決定することです。多くの場合、これは コストとサイズの間での妥協点を見つけることになり ます。システムが正確なリファレンスを全く必要とし ない場合もあります。図9のブリッジ回路のような比率 測定をする場合には、REF入力に対して低インピーダンス であり、比較的ノイズの少ない電圧源であれば何でも 使用できます。大きな低インピーダンスバイパスコン デンサを用いて、コンデンサアレイのスイッチング中 にREFを安定した状態で保つことさえできれば、+5Vの アナログ電源でもかまいません。300µA∼400µA(typ)の ダイナミックREF入力電流が直線性の誤差を生じさせる ため、+5V電源とバイパスコンデンサの間に抵抗を入れ ないで下さい。 ______________________________________________________________________________________ 11 MAX195 16ビット、85ksps、10µAシャットダウン付ADC +15V +5V 0.1µF 2 0.1µF 1k VIN 16 VDDA 2k COMP 2 6 0.1µF 7 1000pF MAX874 VOUT 1N914 8 4.096V 3 12 MAX427 REF 10Ω 47µF LOW ESR 4 0.1µF GND MAX195 10Ω 6 0.1µF 1N914 VSSA AGND 15 14 0.1µF 4 -15V -5V 図10. AC精度を実現した標準的なリファレンス回路 VIN ≥ 8V 2 IN MAX6241 OUT 12 6 MAX195 REF 2.2µF 3 1µF TRIM NR 5 GND 4 10k 2.2µF 0.1µF AGND 14 図11. 高精度リファレンス 良好なAC精度を与えるより典型的な方式を図10に示し ます。MAX874の初期精度はトリミングによって改善す ることができますが、ドリフトが大きすぎるため、全温 度範囲で確実な安定性を提供することはできません。容 量が変化した後、直ちにREFを安定化させるための駆動 電流をMAX427バッファが提供します。 リファレンスの精度の悪さはフルスケール誤差を増やし ます。リファレンスに起因する誤差を1LSB以下に抑え るためには、全温度範囲での総誤差が1/ 216 (15ppm)以下 12 のリファレンスが必要です。MAX6241は1ppm/℃(typ)の ドリフト仕様を実現しています。これにより、ある程度 の温度変化が生じた場合でも誤差を1LSB以下に抑える ことができます。MAX6241の初期精度仕様(0.02%)では オフセット誤差が約±14LSBになりますが、絶対DC精度 が重要な場合は、ソフトウェアでオフセットを補正する か、あるいはリファレンス電圧をトリミングすることが できます。図11の回路は、初期誤差さえ補正すれば、 優れた温度安定性とDC精度を提供します。 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC MAX195 +5V +15V VDDA MAX195 10Ω AIN INPUT SIGNAL 1N914 DIODE CLAMPS VSSA -15V -5V 図12. 過電圧及び誤電源シーケンスに対するアナログ入力保護 REF及びAIN入力保護 入力信号収集及びセトリング REF及びAIN信号はMAX195の電源電圧を超えないよう にして下さい。超える可能性がある時は、ダイオード を用いて信号を電源電圧範囲にクランプします。この 際、シリコンダイオードと10Ωの電流制限抵抗を用い るか(図10及び12)、あるいはショトキダイオードを抵抗 なしで使用して下さい。 変換クロックの4周期分が入力信号収集用に割当てられ ています。最高の変換レートでは4クロック周期は2.4µs になります。前の変換の終了から3クロックサイクル以 上経過している場合、変換はCONVがローになった次の クロックの立下がりエッジで始まります。そうでない 場合は、CONVをローにすると前の変換から4番目の クロックの立下がりエッジで変換が始まります。この 方式は、最小入力取込み時間が必ず4クロック周期にな ることを保証します。 電流制限抵抗を用いる場合は、抵抗を適切な入力(AIN又 はREF)とバイパスコンデンサの間に配置して下さい。 これは、入力に対して、ダイナミック入力電流に起因 するAC変動を発生させますが、変動は急速に落ち着く ため、変換結果には影響を与えません。誤ってバイパス コンデンサを入力のところに直接取付けてしまった場 合、このコンデンサは電流制限抵抗と共にRCローパス フィルタを形成し、ダイナミック入力電流が平均され、 直線性誤差が生じます。 アナログ入力 MAX195は、内部トラック/ホールド機能を提供する容 量性DACを備えています。入力インピーダンスはユニ ポーラモードで30Ω(typ)(250pFと直列)、バイポーラ モードで50Ω(typ)(125pFと直列)です。 入力範囲 アナログ入力範囲はユニポーラ(0V∼VREF)又はバイポーラ (-VREF∼V REF)が可能です。範囲の選択はBP/UP/SHDN ピンで行います(「ディジタルインタフェース」の項を参 照)。リファレンス範囲は0V∼VDDAです。MAX195の等 価 入 力 ノ イ ズ ( ユ ニ ポ ー ラ モ ー ド で 40 µ V R M S 、 バ イ ポーラモードで80µV RMS)を考慮した上でリファレンス 電圧を選択する必要があります。 殆どのアプリケーションでは入力バッファアンプが必 要です。入力信号が多重化されている場合、入力チャ ネルは変換終了付近や変換終了後でなく、変換開始付 近で切換えるようにします(図13)。こうすることにより、 入力バッファアンプが入力信号の大きな階段状変化に 応答するための時間が稼げます。入力アンプは、必要 な出力電圧変化を取込み時間が始まる前に完了させる だけの十分なスルーレートを備えていなければなりま せん。 取込み開始時には容量性DACがアンプ出力に接続され、 出力に多少の乱れが生じます。サンプリングされた電圧 が、取込み時間終了前に必要範囲内に落ち着くようにし て下さい。計測したい周波数が低い場合は、AINを大き なコンデンサでバイパスすることで、電圧変化を殆ど 起こさずに容量性DACを充電できます(図14)。しかし、 AC用の場合はAINは広帯域バッファ(最低10MHz)で駆動 しなければなりません。このバッファはDACの容量性負 荷(使用されているAINのバイパスコンデンサに並列)に 対して安定していなければならず、しかもセトリングが 速くなければなりません(図15又は16)。 ______________________________________________________________________________________ 13 MAX195 16ビット、85ksps、10µAシャットダウン付ADC IN1 IN2 A0 A1 MAX195 4-TO-1 MUX IN3 AIN OUT IN4 EOC CLK CONVERSION ACQUISITION EOC A0 A1 CHANGE MUX INPUT HERE 図13. 変換の始めにマルチプレクサ入力を変更し、スルーイングとセトリングの時間を確保 1k +5V +15V 0.1µF 2 1000pF 1N914 7 10Ω 6 IN AIN 3 MAX400 100Ω 4 1N914 0.1µF -15V 1.0µF -5V 図14. MAX400でAINを駆動(低周波数用) 14 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC アンプ利得が有限であるために生じる直線性誤差は、 十分なループ利得を持つアンプ回路を、計測したい周波 数で使用することによって低減できます(図14、15、16)。 ディジタルノイズはAIN及びREFにカップリングされや すいものです。変換クロック(CLK)及び入力取込み中に アクティブなその他ディジタル信号は、変換結果のノイズ の原因になります。ノイズ信号がサンプリングインタバル に同期している場合は、実効入力オフセットが生じます。 非同期信号は入力にランダムノイズを発生させ、発生し たノイズの高周波成分がエイリアシングによって計測し たい周波数帯域に入ってくることがあります。入力を (ノイズ信号に含まれる周波数に対して)低インピーダンス にすることで、ノイズを最小限に抑えます。これを実現 するにはAINをAGNDにバイパスするか、あるいは数メガ ヘルツの小信号帯域を持ったアンプで入力をバッファす る必要がありますが、できれば両方を実施して下さい。 AINの帯域は約16MHzです。 DC精度 DC精度が重要な場合は、MAX195の最大オフセット (±3 LSB = 入力範囲±4Vで±366µV)よりもオフセットが大 幅に小さなバッファを使用するか、あるいはオフ セットをトリミングすることができ、しかも必要な温度範 囲で安定性を保つことのできるバッファを使用して下さい。 推奨回路 図 14 は D C 及 び 低 周 波 数 に 適 し た 回 路 を 示 し ま す 。 MAX400はオフセット(10µV)とドリフト(0.2µV/℃)が非常 に低く、電圧ノイズ(10nV/√Hz)も低くなっています。し かし、利得帯域幅積(GBW)が低いため、AINを直接駆動 することはできません。従って、アナログ入力をバイパス することで高周波インピーダンスを低くしています。この 大型バイパスコンデンサは、100Ωの抵抗によってアンプ 出力から隔てられていています。この抵抗はノイズの フィルタリングを強化します。±15V電源はAIN範囲を 超えているため、AINに保護ダイオードを取付けて下さい 「 ( REF及びAINの入力保護」の項を参照)。 同期ノイズ(変換クロック等)に起因するオフセットは MAX195のキャリブレーションによってキャンセルされ ます。しかし、同期信号によって生じるオフセットの大 きさは信号の形によって異なるため、2種類以上のクロック 信号や周波数が使用される場合等、クロックその他の ディジタル信号の形や相対的なタイミングが変化した場 合は、再キャリブレーションを実施するのが適切かもし れません。 図15では広帯域アンプ(MAX427)で広帯域ビデオバッファ を駆動しています。このビデオバッファはAINと小型 バイパスコンデンサ(ノイズ対策)を直接駆動する能力を 持っています。ビデオバッファはMAX427のフィード バックループの中に入っているため、良好なDC精度を 提供しています。また、このバッファは出力インピー ダンスが低く、電流能力が高いため、AC性能も良好です。 過電圧防止のために、AINはダイオードで±5Vの電源電圧 にクランプされています。MAX427は最大オフセット電圧 が15µV、最大ドリフトが0.8µV/℃、ノイズ仕様が5nV/√Hz 以下と高性能であるため、AC/DC用に最適です。 歪み 該 当 周 波 数 で 、 MAX195 の T H D ( - 9 7 d B 、 す な わ ち 0.0014%)よりも歪みが大幅に小さなアンプを選択するこ とで、ダイナミック性能の劣化を防ぐことができます。 選択されたアンプの同相除去比が十分でない場合、THD 性能が劣化します。この場合は反転構成(プラス入力を 接地)を使用して誤差の原因を排除します。自己加熱に よる抵抗変化に起因する直線性誤差は、温度係数の低い 利得設定抵抗を使用することで低減できます。また、 1k 0.1µF 2 100pF 0.1µF 7 1N914 1 2 6 IN +5V +15V +15V 3 MAX427 1k ELANTEC EL2003 10Ω 7 AIN 4 4 0.1µF -15V 1N914 0.0033µF 0.1µF -15V -5V 図15. AC/DC用のAINバッファ ______________________________________________________________________________________ 15 MAX195 ディジタルノイズ MAX195 16ビット、85ksps、10µAシャットダウン付ADC ±15V電源がない場合は、MAX195の±5Vアナログ電源 には図16の回路が適しています。MAX410は同相入力範 囲が最低±3.5Vです。出力電圧スイングも同様なため、 最大3.5Vのリファレンス電圧を使用できます。オフセット 電圧(250µV)、ドリフト(1µV/℃)、ユニティゲイン帯域 (28MHz)、低電圧ノイズ(2.4nV/√Hz)等、16ビット性能を 実現させる性能を兼ね備えています。 動作モード及びSPI/QSPIインタフェース 基本的な2つのインタフェースモードは、シリアルデータ が変換中に受信される(CLKがクロックになり、SCLKは 使用せず)か、あるいは変換と変換の間にバースト的に +5V 0.1µF 7 22Ω 6 IN AIN 3 MAX410 4 0.01µF 0.1µF -5V 図16. AC/DC用の±5Vバッファ(±3.5Vスイング) QSPI PCS0 CS CONV SCK MISO CLK MAX195 DOUT SCLK GPT *OC3 *IC1 *OC2 モード1(変換とデータ転送が同時) このモードでは、各データビットは、変換中に決定さ れる度にMAX195から読まれていきます。SCLKは接地 され、CLKは変換クロック及びシリアルデータクロック として使用されます。このモードで使用するために QSPIプロセッサをMAX195に接続したところを図17に示 します。関連タイミングを図18に示します。 標準的なQSPIインタフェース信号のほかにも、一般 I/O ラインを用いてEOCを監視し、BP/UP/SHDN及びRESET を駆動しています。2個の一般出力ピンはアプリケー ションによっては必要ありません。また、I/Oラインが ない場合はEOCの接続を省略することもできます。 510Ω 2 受信される(SCLKがクロック)かによって定義されます。 ここではどちらのモードもQSPIプロセッサにインタ フェースする形で説明しますが、SPIともコンパチブル です。 BP/UP/SHDN EOC RESET * THE USE OF THESE SIGNALS ADDS FLEXIBILITY AND FUNCTIONALITY BUT IS NOT REQUIRED TO IMPLEMENT THE INTERFACE. EOC信号は、キャリブレーション中はキャリブレー ションの終了を知るために監視され、変換の前には MAX195が変換中でないことを確認するために監視され ますが、システムにEOCを完全に無視させることも可 能です。パワーアップ時あるいはRESETをパルス的に ローにした後に、キャリブレーションシーケンスを 完了するためにµPは14,000 CLKサイクルを提供しなけ ればなりません(図2)。これを実施するための一つの方 法は、CLKをトグルしてEOCがローになるのを監視する ことです。しかし、単に14,000 CLKサイクルを数えて キャリブレーションの終了とすることもできます。同 様に、一番最近の変換が完了しているしていることが 確実であれば、変換の前にEOCの状態をチェックする 必要もありません。これは、各変換が少なくとも 20CLKサイクルであることを確認することで実現でき ます。 データはCLKの立下がりエッジでMAX195からクロック アウトされ、立上がりエッジあるいはその次の立下が りエッジでµPにクロックインすることができます。立 上がりエッジでデータをクロックインする場合 (SPI/QSPIでC P OL = 0、C P HA = 0の時；標準 MICROWIRETM：Hitachi H8)、最大CLKレートは次式から 得られます。 1 fCLK(max) = 1/ 2 t CD + t SD ここでtCDはMAX195のCLKからDOUTへの有効遅延時間、 tSDはµPのデータセットアップ時間です。 図17. MAX195をQSPIプロセッサに接続(変換中にデータ をクロックアウト) MICROWIREはNational Semiconductor Corp.の商標です。 16 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC MAX195 CS, CONV CLK EOC B15 FROM PREVIOUS CONVERSION DOUT B15 tDV B14 B2 B1 B0 B15 tDH tCD DATA LATCHED: 図18. 図17に示されている回路のタイミング図(モード1) 立下がりエッジでデータをクロックインする場合 (CPOL = 0、CPHA = 1)、CLKレート(max)は次式で算出 されます。 1 fCLK (max) = ————— tCD + tSD QSPI PCS0 GPT CS SCK SCLK MISO DOUT OC3 電気特性の表に記載されている最大CLK周波数を超え ないようにして下さい。立下がりエッジでデータを クロックインする場合、プロセッサのホールドタイム が最小tCD(100ns)を超えてはいけません。 MAX195 BP/UP/SHDN IC1 EOC OC2 RESET CONV IC3 CLK 74HC32 1.7MHz 1.3µs START QSPIは必要な20CLKサイクルを2つの連続した10ビット 転送として提供することができますが、SPIは8ビット 転送に限られています。つまり、SPIの場合、変換は必 ず3つの8ビット転送からなっていなければなりません。 選択されたクロックレートでの8ビット動作間のポーズ は、変換時間が20ms以下に収まるような長さにして下 さい。これを怠った場合は、容量性DACからの漏れ電 流で誤差が生じることがあります。このモードを使用 したMAX195の評価キット(EVキット)及びMotorolaの 68HC16用の完全ソースコードがMAX195EVキットに含 まれています。 モード2(非同期データ転送) 図19. MAX195をQSPIプロセッサに接続(変換と変換の 間にSCLKでデータをクロックアウト) このモードでは変換クロック(CLK)とシリアルクロック (SCLK)を使用します。シリアルデータは変換と変換の 間にクロックアウトされます。このため、高CLKレート での最大スループットは低減されますが、アプリケー ションによっては便利な場合もあります。QSPIプロ セッサ(Motorola 68HC16)をMAX195に接続した場合の ファンクションダイアグラムを図19に示します。図20 にはタイミング図を、図21にはこの構成用のアセンブラ 言語を示します。 ______________________________________________________________________________________ 17 MAX195 16ビット、85ksps、10µAシャットダウン付ADC 588ns CLK START EOC CS 239ns 4.19MHz SCLK B15 DOUT 1.3µs CONVERSION TIME 9.4µs 17µs* B14 B13 B3 B2 5.1µs B1 B0 4µs * INTERRUPT LATENCY OF THE PROCESSOR 図20. 図19に示された回路のタイミング図(モード2) 「外部クロック」の項で説明したように、ORゲートを用 いて「スタート」信号を非同期CLKに同期させます。 モード1の場合と同様に、QSPIプロセッサはキャリブ レーション中にCLKを発生し、CLKサイクルをカウント するか、あるいはここに示すようにEOCを監視して キャリブレーションの完了を確認しなければなりません。 また、EOCは、変換結果がいつ読めるかをチェックする ためにµPにポーリングされます。EOCがローになると、 データはQSPIの最高データレート(4.19Mbps)でクロック アウトされます。データが転送されてしまえば、いつ でも新しい変換を開始することができます。 SCLKからD O U Tへの有効(t SD )のタイミング仕様は、 シリアルインタフェースに制限を加えます。2.5Mbpsま でのSCLKレートでは、データはSCLKの立下がりエッジ でMAX195からクロックアウトされ、次の立上がりエッジ でµP にクロックインすることができます(CPOL = 0、 CPHA = 0)。データレートが2.5Mbps以上の場合は、 SCLKの立下がりエッジでMAX195からデータをクロック アウトし、SCLKの次の立下がりエッジでµPにクロック インする必要があります(CPOL = 0、CPHA = 1)(遅い レートでこれを実施することはできます)。また、プロ セッサのホールドタイムが最小tSD(20ns)を超えないよう にします。モード1のCLKの場合と同様に、SPIのサブ セットとなっている一部のインタフェース規格では、 最大SCLKレートが実現できないことがあります。 18 電源、レイアウト、接地及びバイパス 最適な性能を実現するためには、アナログとディジタル の接地面が別々になった基板を使用します。ワイヤ ラップボードは推奨されていません。図22に示すように、 2枚のグランド面は低インピーダンス電源及びMAX195 で互いに接続して下さい。アナログとディジタルの 電源が同じソースから来ている場合は、小さな抵抗 (10Ω)でディジタル電源とアナログ電源を分離します。 4つの電源のシーケンスの制限条件は以下のとおりです。 • • • VDDDの前にVDDAを印加します。 • 電源のセトリングはMAX195のパワーオン遅延(最低 500ns)中に完了させます。完了しない場合は、使用 前にRESETをパルス的にローにして、コンバータの キャリブレーションをやり直す必要があります。 VSSDの前にVSSAを印加します。 VDDAとVSSAがすでに存在する条件でAINとREFを印 加します。 ディジタルのリターン電流がアナロググランドを通らな いように注意し、リターン電流経路は低インピーダンス を通るよう注意して下さい。5mAの電流が僅か0.05Ωの インピーダンスのPCボードグランドトレースを流れる だけで、約250µVの誤差電圧が生じます。これは±4Vの フルスケールシステムで約2LSBの誤差になります。 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC MAX195 図21. 68HC16モジュール及び図19に示された回路用のMAX195のコードリスティング ______________________________________________________________________________________ 19 MAX195 16ビット、85ksps、10µAシャットダウン付ADC 図21. 68HC16モジュール及び図19に示された回路用のMAX195のコードリスティング(続き) 20 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC MAX195 図21. 68HC16モジュール及び図19に示された回路用のMAX195のコードリスティング(続き) ボードレイアウトは、ディジタルとアナログ信号ができ るだけ分離されるように設計します。アナログラインと ディジタルライン(特にクロックライン)が平行に走らな いようにします。アナログラインとディジタルラインを 交差させる必要がある場合は直角に交差させます。 ADCの高速コンパレータはVDDA及びVSSA電源の高周波 ノイズに敏感です。これらの電源は、0.1µFコンデンサ と1µF又は10µFの低ESRコンデンサを並列にしてアナログ グランド面にバイパスします。電源ノイズを効果的に 除去するために、コンデンサのリード先は短くします。 シャットダウン MAX195はB P / U P /SHDNをローにすることによって シャットダウンできます。デバイスを使用していない時 の消費電力を10µW(100µW max)まで低減できるだけでな く、変換と変換の間に短時間コンバータをシャットダウン するだけで、かなりの電力が節約できます。シャット ダウン時間が長く、その間に電源電圧や周囲の温度が変 化している場合を除き、シャットダウン後にコンバータ をリセット(キャリブレーション)する必要はありません。 コンバータがウェイクアップしてセトリングが完了す るまでに必要な時間の長さは、許容追加誤差の大きさ に著しく影響されます。追加誤差を0.5LSBとすると、 3.2µsあればセトリング及びアナログ入力信号の再取込み が十分可能です。誤差を0.1LSB以下とした場合に必要 なセトリング時間は50µsです。MAX195の理論的な消費 電力と変換数/秒の関係を図23に示します。ここでは 変換クロックは1.7MHzで、変換と変換の間はできるだ けシャットダウンすることを仮定しています。 MAX195をシャットダウンする前にCLKを止めます。こ の時、短いクロックパルスを発生させないようにします。 短いCLKパルス(150ns以下)が存在したり、CLKを止めず にMAX195をシャットダウンした場合、MAX195の内部 キャリブレーションデータに悪影響を与えることがあり ます。CLKがフリーランニング(非安定)で非同期の場合 は、図24の回路を用いてCLKを確実に止めて下さい。 セトリング及び変換の実行に要する時間を最小に留め るために、コンバータのシャットダウンは、変換が終了 して希望のモード(ユニポーラ又はバイポーラ)が設定さ れた後に行って下さい。これでサンプリングコンデンサ アレイが入力信号に正しく接続されます。変換の途中 でシャットダウンされた場合、ウェイクアップ時に MAX195はまず古い変換を終わらせ、入力取込みのため に4クロック(CLK)サイクル待ち、それから新しい変換 を開始します。 ______________________________________________________________________________________ 21 MAX195 16ビット、85ksps、10µAシャットダウン付ADC 10Ω VDDD 0.1µF MAX195 0.1µF 10µF DGND AGND 10µF 5V 0.1µF 10µF POWER DISSIPATION (mW) 10µF 5V MAX195-FIG23 100 50µs WAKE-UP DELAY 0.01LSB ERROR VDDA 10 20µs WAKE-UP DELAY 0.25LSB ERROR 1 0.1 3.2µs WAKE-UP DELAY 0.5LSB ERROR 0.1µF VSSA 0.01 1 VSSD 10 100 1000 10,000 100,000 CONVERSIONS PER SECOND 10Ω 図22. 電源のバイパスと接地 図23. 変換と変換の間にMAX195をシャットダウンした 場合の消費電力対変換数/秒 ダイナミック性能_____________________ です。これによると完全な16ビットADCでも98dB以上 は不可能です。出力のFFTプロットはさまざまなスペク ト ル 帯 域 で の 出 力 レ ベ ル を 表 示 し ま す 。 図 25 は 、 MAX195を用いて純粋な1kHzのサイン波を85kspsでサン プリングした結果を示します。 高速サンプリング能力、85kspsのスループット、広 ダイナミックレンジの特性を兼ね備えたMAX195は、 ACアプリケーション及び信号処理に最適です。こうし たアプリケーションをサポートするために、高速 フ ー リ エ 変 換 (FFT) 試 験 技 術 を 用 い て 定 格 の ス ル ー プットでのADCのダイナミック周波数応答、歪み及び ノイズをチェックすることができます。具体的には、 低歪みのサイン波をADC入力に印加して、指定された時 間だけディジタル変換結果を記録します。このデータ は、スペクトルの内容が決定するFFTアルゴリズムで解析 されます。変換誤差は基本入力周波数以外のスペクトル 要素として表示されます。 信号対雑音比と実効ビット数 信号対雑音比(SNR)は、基本入力周波数のRMS振幅と、 その他全てのADC出力信号のRMS振幅の比です。出力 帯域は、DCからADCサンプルレートの1/2までに制限さ れています。これには通常(常にではありませんが)歪み とノイズの成分が含まれています。従って、この比は 信号対雑音+歪み(SINAD)と呼ばれることもあります。 理論上の最小ADCノイズは量子化誤差から生じ、次のよ う に ADC の 分 解 能 か ら 直 接 求 め る こ と が で き ま す 。 SNR = (6.02N +1.76)dB。ここで、Nは分解能を表すビット数 22 ADCの有効分解能又は有効ビット数は、SNRの式を次の ように変形することによって得られます。N = (SNR 1.76)/6.02。この式でSNRのかわりにSINADを代入する と、ADCの有用性のよりよい目安になります。図26に、 SINADから計算したMAX195の有効ビット数を、入力周 波数の関数として示します。 MAX195の最大サンプリングレート85kspsより大幅に近 いサンプリングレートで使用する場合は、余分にサン プリングを行い(オーバサンプリング)、ソフトウェアで 平均することでノイズ性能を改善できます。MAX195で 測定した16,384個のサンプルを平均化しなかった場合、 最適な「無ノイズ変換」を行った場合、及び5サンプルの 移動平均を取った場合を示す棒グラフを図27に示します。 標準偏差は平均化しない場合が0.621LSB、移動平均し た場合で0.382LSBです。データポイントの数がもっと 少なくてもいい場合は、移動平均のかわりに通常平均 (例えば5個のデータポイントを平均して1個のデータ ポイントとする)を行うことでも類似した結果が得られ ます。 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC MAX195 1/2 74HC73 MAX195 CLOCK SHUTDOWN J +5V K Q CLK BP/UP/SHDN CK 2 x CLK CK (2 x CLK) Q (CLK) J (CLOCK SHUTDOWN) 図24. 非安定(フリーランニング)非同期CLKを止める回路 オーバサンプリングと平均化の組合せよりもさらに 優れた方法は、オーバサンプリングとディジタル フィルタリングの組合せです。平均化は大雑把なディ ジタルフィルタといえます(ただし、計算は単純)。有限 インパルス応答等のディジタルフィルタアルゴリズム は容易に入手でき、データレートが低い場合あるいは リアルタイムでデータを処理する必要がない場合は、 遅いプロセッサでも有用です。平均化の方法をとる場 合は、丸め方の非対称性に起因する小さなオフセット 誤差を防ぐために、必ず奇数個のサンプルを平均する ようにして下さい。 SIGNAL AMPLITUDE (dB) -10 fIN = 1kHz fS = 85kHz TA = +25°C -30 -50 -70 -90 -110 -130 -150 0 5 10 15 20 25 FREQUENCY (kHz) 図25. MAX195のFFTプロット 30 35 40 単純な平均化であれ複雑なディジタルフィルタリング であれ、オーバサンプリングの効果はノイズを広帯域 に拡散させることにあります。そして、拡散された ノイズの内、フィルタの通過帯域よりも上の部分が、 ディジタルフィルタリングあるいは平均化によって 除去されます。これによって、通過帯域に残るノイズ は、オーバサンプリングを行わない場合と比較して 少なくなります。オーバサンプリングのもう一つの 利点は、入力のエイリアシングを防止するプレフィルタ の設計あるいは選択が容易になるという点です。これ は、サンプルレートが該当周波数よりもかなり高いた めに、ロールオフがなだらかなフィルタを使用できる からです。 ______________________________________________________________________________________ 23 fS = 85kHz TA = +25°C 15 100 MAX195-26 16 MAX195-28 MAX195 16ビット、85ksps、10µAシャットダウン付ADC fS = 85kHz TA = +25°C 95 SINAD (dB) EFFECTIVE BITS 90 14 13 12 85 80 75 70 11 65 10 0.1 60 1 10 100 0.1 FREQUENCY (kHz) 1 10 100 FREQUENCY (kHz) 図28. (S/N+歪み)対周波数 図26. 有効ビット数対入力周波数 18 16 IDEAL CONVERSION 14 VREF = +4.5V VAIN = +2.25V UNIPOLAR MODE 85ksps MAX195 FG27 OCCURRENCES OF OUTPUT CODE (THOUSANDS) これは以下のように表すことができます。 12 10 8 6 NO AVERAGING RUNNING AVERAGE OF 5 SAMPLES 4 2 0 8021 8022 8023 8024 8025 8026 8027 OUTPUT CODE (HEXADECIMAL) 図27. 16,384個の変換の棒グラフ(平均化による ノイズ低減の効果を示す) 全高調波歪み 純粋なサイン波がADCに入力されると、ADCの伝達関数 のAC積分非直線性(INL)が原因でサンプリングされた 出力データに、入力周波数の高調波が出現します。 全高調波歪み(THD)は、入力信号の全ての高調波のRMS和 (DCからサンプルレートの1/2までの周波数帯域内、た だしDC成分は除く)の、基本周波のRMS振幅に対する比 です。 24 _________________________ √(V22 + V32 + V42 + ... + VN2) THD = 20log —————————————— V1 ここで、V 1は基本周波数のRMS振幅、V 2∼V Nは2次∼N 次の高調波の振幅です。「電気的特性」の項のTHD仕様 は、第2次∼第5次の高調波を含んでいます。MAX195で は、この歪みは主に入力電圧の変化に起因する AIN サンプ リングスイッチのオン抵抗の変化から生じています。 こうした抵抗変化とDACの容量(やはり入力電圧によって 変化)がAC信号の遅延に変動をもたらし、その結果、ある 程度高い周波数でかなりの歪みが起こります(図28)。 スプリアスフリーのダイナミックレンジ スプリアスフリーのダイナミックレンジは、基本周波 数のRMS振幅と、次に大きな(DCからサンプルレートの 1/2までの周波数帯域内にある)スペクトル成分の振幅 の比です。通常、このピークは入力周波数の高調波と して現れます。しかし、ADCが例外的に線形の場合に は、ADCのノイズフロア内のランダムピークとしての み現れます。 伝達関数 MAX195の伝達関数を図29及び図30に示します。ユニ ポーラモードでは出力データはバイナリフォーマット、 バイポーラモードではオフセットバイナリです。 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC 11 . . . 111 11 . . . 110 11 . . . 101 11 . . . 100 11 . . . 011 11 . . . 010 BP/UP/SHDN VSSA CLK VDDA SCLK AGND 00 . . . 110 00 . . . 101 00 . . . 100 00 . . . 011 00 . . . 010 00 . . . 001 00 . . . 000 AIN REF VREF - (1LSB) 0V 図29. 0.273" (6.93mm) VDDD MAX195のユニポーラ伝達関数 DOUT 11 . . . 111 11 . . . 110 11 . . . 101 DGND VSSD EOC 10 . . . 010 10 . . . 001 10 . . . 000 01 . . . 111 01 . . . 110 CS 0.144" (3.66mm) TRANSISTOR COUNT: 7966 SUBSTRATE CONNECTED TO VDDA 00 . . . 010 00 . . . 001 00 . . . 000 -VREF 図30. CONV RESET 0V VREF - (1LSB) MAX195のバイポーラ伝達関数 ______________________________________________________________________________________ 25 MAX195 チップ構造図 ________________________ パッケージ _________________________________________________________________ PDIPN.EPS MAX195 16ビット、85ksps、10µAシャットダウン付ADC 26 ______________________________________________________________________________________ 16ビット、85ksps、10µAシャットダウン付ADC SOICW.EPS ______________________________________________________________________________________ 27 MAX195 パッケージ（続き）____________________________________________________________ パッケージ（続き）____________________________________________________________ SBN.EPS MAX195 16ビット、85ksps、10µAシャットダウン付ADC 〒169 -0051東京都新宿区西早稲田3-30-16（ホリゾン1ビル） TEL. (03)3232-6141 FAX. (03)3232-6149 マキシム社では全体がマキシム社製品で実現されている回路以外の回路の使用については責任を持ちません。回路特許ライセンスは明言されていません。 マキシム社は随時予告なしに回路及び仕様を変更する権利を保留します。 28 __________________Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 (408) 737-7600 © 1997 Maxim Integrated Products is a registered trademark of Maxim Integrated Products.