データシート

[AK4490]
AK4490
Premium 32-Bit 2ch DAC
1. 概
要
AK4490 は、VELVET SOUND テクノロジーを採用した新世代 32-bit 2ch Premium DAC です。新開発の
歪低減技術により業界最高水準の低歪特性を実現し、新規搭載の OSR-Doubler 技術により広い信号帯
域・低帯域外ノイズ特性と低消費電力を両立しました。また、5 種類のサウンドカラー
（32-bit Digital Filter）
を内蔵しているため、様々なアプリケーションで柔軟かつ容易に音質作りが可能です。ディジタル入力
は最大 768kHz の PCM 入力と 11.2MHz の DSD 入力に対応し、ネットワークオーディオ、USB-DAC、カ
ーオーディオシステム等で普及の進むハイレゾリューション音源の再生に最適です。
TM
アプリケーション： AVレシーバー、CD/SACD プレイヤー、ネットワークオーディオ、USB DAC、USB
ヘッドフォン、Sound Plate/Bar、カーオーディオ、車載用別体アンプ、計測器、制
御システム, Public Audio(PA), Smart Cellular Phones, IC-Recorder, Bluetooth
Headphone, HD Audio/Voice Conference
2. 特
長
 256倍オーバサンプリング
 サンプリングレート: 30kHz  768kHz
 32ビット8倍ディジタルフィルタ
- Ripple: 0.005dB, Attenuation: 100dB
- ショートディレイシャープロールオフ, GD=6.25/fs
- ショートディレイスローロールオフ, GD=5.3/fs
- シャープロールオフ
- スローロールオフ
- スーパースローロールオフ
 強ジッタ耐力
 低歪差動出力
 2.8MHz, 5.6MHz, 11.2MHz DSD入力対応
- Filter (fc=50kHz, fc=150kHz, 2.8MHz mode)
 32, 44.1, 48kHz対応ディジタルディエンファシス内蔵
 ソフトミュート
 ディジタルATT(255 levels and 0.5dB step)
 Mono Mode
 外部ディジタルフィルタ インタフェース
 THD+N: -112dB
 DR, S/N: 120dB (Mono mode 時 123dB)
 オーディオI/Fフォーマット: 24/32 ビット前詰め, 16/20/24/32 ビット後詰め, I2S, DSD
 マスタクロック
30kHz ~ 32kHz: 1152fs
30kHz ~ 54kHz: 512fs or 768fs
30kHz ~ 108kHz: 256fs or 384fs
108kHz ~ 216kHz: 128fs or 192fs
~ 384kHz: 64fs or 128fs
~ 768kHz: 64fs
 電源電圧: DVDD=AVDD=3.0  3.6V, VDD1/2=4.75  7.2V
 ディジタル入力レベル: CMOS
 パッケージ: 48ピンLQFP
MS1648-J-03
2014/11
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[AK4490]
3. 目
次
1. 概
要 ............................................................................................................................................................... 1
2. 特
長 ............................................................................................................................................................... 1
3. 目 次 ................................................................................................................................................................... 2
4. ブロック図と機能説明 ....................................................................................................................................... 4
5. ピン配置と機能説明 ........................................................................................................................................... 5
■ オーダリングガイド ...................................................................................................................................... 5
■ ピン配置 .......................................................................................................................................................... 5
■ 機能説明 .......................................................................................................................................................... 6
■ 使用しないピンの処理について .................................................................................................................. 8
6. 絶対最大定格 ....................................................................................................................................................... 9
7. 推奨動作条件 ....................................................................................................................................................... 9
8. 電気的特性 ......................................................................................................................................................... 10
■ アナログ特性 ................................................................................................................................................ 10
■ シャープロールオフ・フィルタ特性(fs = 44.1kHz) ................................................................................. 11
■ シャープロールオフ・フィルタ特性(fs = 96kHz) .................................................................................... 11
■ シャープロールオフ・フィルタ特性(fs = 192kHz) .................................................................................. 11
■ ショートディレイ・シャープロールオフフィルタ特性 (fs = 44.1kHz) ................................................ 13
■ ショートディレイ・シャープロールオフフィルタ特性 (fs = 96kHz) ................................................... 13
■ ショートディレイ・シャープロールオフフィルタ特性 (fs = 192kHz) ................................................. 13
■ スローロールオフ・フィルタ特性(fs = 44.1kHz) ..................................................................................... 15
■ スローロールオフ・フィルタ特性(fs = 96kHz) ........................................................................................ 15
■ スローロールオフ・フィルタ特性(fs = 192kHz) ...................................................................................... 15
■ ショートディレイ・スローロールオフフィルタ特性 (fs = 44.1kHz) .................................................... 17
■ ショートディレイ・スローロールオフフィルタ特性 (fs = 96kHz) ....................................................... 17
■ ショートディレイ・スローロールオフフィルタ特性 (fs = 192Hz) ....................................................... 17
■ DSDモード特性 ............................................................................................................................................ 19
■ DC特性........................................................................................................................................................... 19
■ スイッチング特性 ........................................................................................................................................ 20
■ タイミング波形 ............................................................................................................................................ 22
9. 機能説明 ............................................................................................................................................................. 27
■ D/A変換モード ............................................................................................................................................. 27
■ システムクロック ........................................................................................................................................ 27
■ オーディオインタフェースフォーマット................................................................................................. 34
■ D/A変換モード切り替えタイミング.......................................................................................................... 39
■ ディエンファシスフィルタ ........................................................................................................................ 40
■ 出力ボリューム (PCM, DSD) ...................................................................................................................... 40
■ ゼロ検出機能 (PCM, DSD) .......................................................................................................................... 41
■ モノラル出力機能(PCM, DSD, Ex DF I/F) ................................................................................................. 41
■ 音質調整機能(PCM, DSD, Ex DF I/F) ......................................................................................................... 41
■ ソフトミュート機能 (PCM, DSD) .............................................................................................................. 42
■ システムリセット ........................................................................................................................................ 43
■ パワーON/OFF タイミング ......................................................................................................................... 44
■ リセット機能 ................................................................................................................................................ 45
■ 同期化機能 .................................................................................................................................................... 47
■ レジスタコントロールインタフェース .................................................................................................... 49
■ レジスタマップ ............................................................................................................................................ 54
■ 詳細説明 ........................................................................................................................................................ 54
10. 外部接続回路例 ............................................................................................................................................... 60
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[AK4490]
11. パッケージ ....................................................................................................................................................... 64
■ 外形寸法図 .................................................................................................................................................... 64
■ 材質・メッキ仕様 ........................................................................................................................................ 64
■ マーキング .................................................................................................................................................... 65
12. 改訂履歴 ........................................................................................................................................................... 66
重要な注意事項 ..................................................................................................................................................... 68
MS1648-J-03
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[AK4490]
4. ブロック図と機能説明
DVDD
DVSS
PDN
AVDD
AVSS
VSSL
BICK/DCLK/BCK
LRCK/DSDR/DINR
VDDL
Interpolator
PCM
Data
Interface
SCF
AOUTLN
SDATA/DSDL/DINL
DSD
Data
Interface
AOUTLP
Normal path
DSDD bit “0”

Modulator
DATT
Soft Mute
Bias
Vref
Volume btpass
DSDD bit “1”
External
DF
Interface
SCF
VCML
VREFHL
VREFLL
VREFLR
VREFLL
VCMR
AOUTRP
AOUTRN
WCK
SSLOW
CSN/SMUTE
CCLK/DEM0
Clock
Divider
Control
Register
VDDR
VSSR
CDTI/DEM1
CAD1/ACKS PSN DZFL/DIF0 DZFR/DIF1 CAD0/DIF2
MCLK
Block Diagram
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[AK4490]
5. ピン配置と機能説明
■ オーダリングガイド
40  +85C
AK4490評価用ボード
AK4490EQ
AKD4490
48pin LQFP (0.5mm pitch)
AOUTLP
AOUTLN
VDDL
VDDL
VSSL
VSSL
VSSR
VSSR
VDDR
VDDR
AOUTRN
AOUTRP
36
35
34
33
32
31
30
29
28
27
26
25
■ ピン配置
NC
37
24
NC
VCML
38
23
VCMR
VREFLL
39
22
VREFLR
VREFLL
40
21
VREFLR
VREFHL
41
20
VREFHR
VREFHL
42
19
VREFHR
NC
43
18
17
NC
OUTRP
ACKS/CAD1
AK4490
Top View
9
10
11
12
SLOW/CDTI/SDA
DIF0/DZFL/TSTO
DIF1/DZFR/TSTO
DIF2/CAD0
PSN
8
13
SD/CCLK/SCL
48
7
DVDD
SMUTE/CSN
I2C
6
14
SSLOW/WCK
47
5
DVSS
LRCK/DSDR/DINR
DEM0
4
15
SDATA/DSDL/DINL
46
3
DEM1
BICK/DCLK/BCK
16
2
45
PDN
AVSS
1
MCLK
1
44
NC
AVDD1
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■ 機能説明
No.
Pin Name
I/O
1
NC
-
2
PDN
I
BICK
DCLK
BCK
SDATA
DSDL
DINL
LRCK
DSDR
DINR
SSLOW
WCK
I
I
I
I
I
I
I
I
I
I
I
SMUTE
I
CSN
SD
CCLK
SCL
SLOW
CDTI
SDA
DIF0
DZFL
DIF1
DZFR
DIF2
CAD0
I
I
I
I
I
I
I/O
I
O
I
O
I
I
3
4
5
6
7
8
9
10
11
12
13
PSN
I
14
I2C
I
Function
No internal bonding.
Connect to GND.
Power-Down Mode Pin
When at “L”, the AK4490 is in power-down mode and is held in reset.
The AK4490 must always be reset upon power-up.
Audio Serial Data Clock Pin in PCM Mode
DSD Clock Pin in DSD Mode
Audio Serial Data Clock Pin
Audio Serial Data Input Pin in PCM Mode
DSD Lch Data Input Pin in DSD Mode
Lch Audio Serial Data Input Pin
L/R Clock Pin in PCM Mode
DSD Rch Data Input Pin in DSD Mode in Serial Control Mode
Rch Audio Serial Data Input Pin in Serial Control Mode
Digital filter setting in Parallel Control Mode
Word Clock input pin in Serial Control Mode
Soft Mute Pin in Parallel Control Mode
When this pin is changed to “H”, soft mute cycle is initiated.
When returning “L”, the output mute releases.
Chip Select Pin in Serial Control Mode, I2C= “L”
Digital filter setting in Parallel Control Mode
Control Data Clock Pin in Serial Control Mode, I2C= “L”
Control Data Clock Pin in Serial Control Mode, I2C= “H”
Digital filter setting in Parallel Control Mode
Control Data Input Pin in Serial Control Mode, I2C= “L”
Control Data Clock Pin in Serial Control Mode, I2C= “H”
Digital Input Format 0 Pin in PCM Mode
Lch Zero Input Detect Pin in Serial Control Mode
Digital Input Format 1 Pin in PCM Mode
Rch Zero Input Detect Pin in Serial Control Mode
Digital Input Format 2 Pin in PCM Mode
Chip Address 0 Pin in Serial Control Mode
Parallel or Serial Select Pin
(Internal pull-up pin)
“L”: Serial Control Mode, “H”: Parallel Control Mode
I2C mode select pin in Serial mode (Internal pull-down pin)
15 DEM0
I
De-emphasis Enable 0 Pin in Parallel Control Mode (Internal pull-up pin)
Note: All input pins except internal pull-up/down pins must not be left floating.
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[AK4490]
16
DEM1
ACKS
CAD1
I
I
I
18
NC
-
19
VREFHR
I
20
21
21
VREFHR
VREFLR
VREFLR
I
I
I
17
De-emphasis Enable 1 Pin in Parallel Control Mode (Internal pull-down pin)
Master Clock Auto Setting Mode Pin in Parallel Mode (Internal pull-down pin)
Chip Address 1 Pin in Serial Control Mode
No internal bonding.
Connect to GND.
Rch High Level Voltage Reference Input Pin
Rch High Level Voltage Reference Input Pin
Rch Low Level Voltage Reference Input Pin
Rch Low Level Voltage Reference Input Pin
Right channel Common Voltage Pin,
23 VCMR
Normally connected to VREFLR with a 10uF electrolytic cap.
No internal bonding.
24 NC
Connect to GND.
25 AOUTRP
O Rch Positive Analog Output Pin
26 AOUTRN
O Rch Negative Analog Output Pin
27 VDDR
Rch Analog Power Supply Pin, 4.75  7.2V
28 VDDR
Rch Analog Power Supply Pin, 4.75  7.2V
29 VSSR
Ground Pin
30 VSSR
Ground Pin
31 VSSL
Ground Pin
32 VSSL
Ground Pin
33 VDDL
Lch Analog Power Supply Pin, 4.75  7.2V
34 VDDL
Lch Analog Power Supply Pin, 4.75  7.2V
35 AOUTLN
O Lch Negative Analog Output Pin
36 AOUTLP
O Lch Positive Analog Output Pin
No internal bonding.
37 NC
Connect to GND.
Left channel Common Voltage Pin,
38 VCML
Normally connected to VREFLL with a 10uF electrolytic cap.
39 VREFLL
I
Lch Low Level Voltage Reference Input Pin
40 VREFLL
I
Lch Low Level Voltage Reference Input Pin
41 VREFHL
I
Lch High Level Voltage Reference Input Pin
42 VREFHL
I
Lch High Level Voltage Reference Input Pin
No internal bonding.
43 NC
Connect to GND.
44 AVDD
Analog Power Supply Pin, 3.0  3.6V
45 AVSS
Ground Pin
46 MCLK
I
Master Clock Input Pin
47 DVSS
Ground Pin
48 DVDD
Digital Power Supply Pin, 3.0  3.6V
Note: All input pins except internal pull-up/down pins must not be left floating.
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[AK4490]
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
(1) パラレルモード (PCM modeのみ)
区分
Analog
Digital
ピン名
AOUTLP, AOUTLN
AOUTRP, AOUTRN
設定
オープン
オープン
I2C
DVSSに接続又はオープン
(2) シリアルモード
1. PCM Mode
区分
ピン名
AOUTLP, AOUTLN
AOUTRP, AOUTRN
PSN, DEM1
DEM0
Analog
Digital
設定
オープン
オープン
DVSSに接続
DVDDに接続
2. DSD Mode
区分
Analog
Digital
ピン名
AOUTLP, AOUTLN
AOUTRP, AOUTRN
PSN, DEM1
DEM0
pull-up pin List
pull-up pin
13, 15
pull-down pin List
pull-down pin
14, 16, 17
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設定
オープン
オープン
DVSSに接続
DVDDに接続
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[AK4490]
6. 絶対最大定格
(AVSS=DVSS=VSSL=VSSR=VREFLL=VREFLR=0V; Note 1)
Parameter
Symbol
min
max
Unit
0.3
4.6
Analog
AVDD
V
Power Supplies:
0.3
7.5
Analog
VDDL/R
V
Digital
DVDD
V
0.3
4.6
|AVSS  DVSS| (Note 2)
GND
V
0.3
Input Current, Any Pin Except Supplies
IIN
10
mA
Digital Input Voltage
VIND
0.3
DVDD+0.3
V
Ambient Temperature (Power applied)
Ta
40
85
C
Storage Temperature
Tstg
65
150
C
Note 1. 電圧は全てグランドピンに対する値です。
Note 2. AVSS, DVSS, VSSL, VSSR は同じアナロググランドに接続して下さい。
Note 3. 絶対最大定格以上の静電気ノイズや電圧印加（オーバーシュート含む）の影響を抑圧するために、少
なくとも VDDL-VSSL 間と VDDR-VSSR 間に 0.1uF 以上のデカップリングコンデンサを挿入してくだ
さい。
注意 : この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
7. 推奨動作条件
(AVSS=DVSS=VSSL=VSSR =0V; Note 1)
Parameter
Symbol
min
typ
max
Analog
AVDD
3.0
3.3
3.6
Power Supplies
Analog
VDDL/R
4.75
5.0
7.2
(Note 4)
Digital
DVDD
3.0
3.3
3.6
Voltage
“H” voltage reference VREFHL/R
VDDL/R0.5
VDDL/R
Reference
“L” voltage reference
VREFLL/R
VSSL/R
(Note 5)
Note 1. 電圧は全てグランドピンに対する値です。
Note 4. AVDD, VDDL/R, DVDDの電源立ち上げシーケンスを考慮する必要はありません。
Note 5. アナログ出力電圧は(VREFH  VREFL)の電圧に比例します。
AOUT (typ.@0dB) = (AOUT+)  (AOUT) = 2.8Vpp  (VREFHL/R  VREFLL/R)/5.
Unit
V
V
V
V
V
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
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[AK4490]
8. 電気的特性
■ アナログ特性
(Ta=25C; AVDD=DVDD=3.3V; AVSS=DVSS=VSSL/R=0V; VREFHL/R=VDDL/R=5V, VREFLL/R=
VSSL/R=0V; Input data = 24bit; RL  1k; BICK=64fs; Signal Frequency = 1kHz; Sampling Frequency =
44.1kHz; Measurement bandwidth = 20Hz ~ 20kHz; External Circuit: Figure 41; unless otherwise specified.)
Parameter
min
typ
max
Unit
Resolution
32
Bits
Dynamic Characteristics
(Note 6)
0dBFS
fs=44.1kHz
-112
-105
dB
THD+N
BW=20kHz
-57
-49
dB
60dBFS
0dBFS
fs=96kHz
-109
-100
dB
BW=40kHz
-54
-44
dB
60dBFS
0dBFS
fs=192kHz
-106
-100
dB
BW=40kHz
60dBFS
-54
-44
dB
BW=80kHz
-51
-41
dB
60dBFS
Dynamic Range (60dBFS with A-weighted)
(Note 7)
115
120
dB
S/N (A-weighted)
(Note 8)
115
120
dB
S/N (Mono mode, A-weighted)
118
123
dB
Interchannel Isolation (1kHz)
110
120
dB
DC Accuracy
Interchannel Gain Mismatch
0.15
0.3
dB
Gain Drift
(Note 9)
20
ppm/C
Output Voltage
(Note 10)
2.65
2.8
2.95
Vpp
Load Capacitance
25
pF
Load Resistance
(Note 11)
1
k
Power Supplies
Power Supply Current
Normal operation (PDN pin = “H”)
VDDL/R
22
32
mA
AVDD
0.6
1.2
mA
DVDD (fs= 44.1kHz)
10
14
mA
DVDD (fs= 96kHz)
15
20
mA
DVDD (fs = 192kHz)
17
23
mA
Power down (PDN pin = “L”)
(Note 12)
AVDD+VDDL/R+DVDD
10
100
A
Note 6. Audio Precision System Two使用。平均値測定。測定結果は評価ボードマニュアルを参照下さい。
Note 7. Figure 41 (回路例2)使用時。 101dB at 16bit data and 118dB at 20bit data.
Note 8. Figure 41 (回路例2)使用時。 S/N比は入力ビット長に依存しません。
Note 9. (VREFH  VREFL)の電圧は+5V一定。
Note 10. フルスケール電圧(0dB)。出力電圧は(VREFHL/R  VREFLL/R)の電圧に比例します。
AOUT (typ.@0dB) = (AOUT+)  (AOUT) = 2.8Vpp  (VREFHL/R  VREFLL/R)/5.
Note 11. Load Resistanceについては、AC負荷(DCカット用コンデンサあり)に対して1k ohm (min)です。Figure 41
を参照してください。DC負荷(DCカット用コンデンサなし)に対して1.5k ohm (min)です。Figure 40を参照
してください。Load Resistanceはグランドに対する値です。アナログ特性は出力ピンに接続される容量
性負荷に敏感なため、容量性負荷が極力小さくなるようにしてください。
Note 12. パワーダウン時、PSN pin = DVDD、それ以外の外部クロック(MCLK, BICK, LRCK)を含む
全てのディジタル入力をDVSSに固定した場合の値です。
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[AK4490]
■ シャープロールオフ・フィルタ特性(fs = 44.1kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Normal Speed Mode; DEM=OFF;
SD bit=“0” or SD pin = “L”, SLOW bit=“0” or SLOW pin = “L”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) 0.01dB
PB
0
20.0
kHz
6.0dB
22.05
kHz
Stopband
(Note 13)
SB
24.1
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
100
dB
Group Delay
(Note 14)
GD
29.4
1/fs
Digital Filter + SCF
Frequency Response: 0  20.0kHz
+0.1/-0.2
dB
■ シャープロールオフ・フィルタ特性(fs = 96kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Double Speed Mode; DEM=OFF;
SD bit=“0” or SD pin = “L”, SLOW bit=“0” or SLOW pin = “L”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13)
0.01dB
PB
0
43.5
kHz
6.0dB
48.0
kHz
Stopband
(Note 13)
SB
52.5
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
100
dB
Group Delay
(Note 14)
GD
28.8
1/fs
Digital Filter + SCF
Frequency Response: 0  40.0kHz
+0.1/-0.6
dB
■ シャープロールオフ・フィルタ特性(fs = 192kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Quad Speed Mode; DEM=OFF;
SD bit=“0” or SD pin = “L”, SLOW bit=“0” or SLOW pin = “L”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) 0.01dB
PB
0
87.0
kHz
6.0dB
96.0
kHz
Stopband
(Note 13)
SB
105
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
92
dB
Group Delay
(Note 14)
GD
28.8
1/fs
Digital Filter + SCF
Frequency Response: 0  80.0kHz
+0.1/2.0
dB
Note 13.通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、PB = 0.4535  fs(@0.01dB)、SB
= 0.546  fsです。
Note 14. ディジタルフィルタによる演算遅延で、16/20/24/32ビットデータが入力されてからアナログ信号が出力さ
れるまでの時間です。
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- 11 -
[AK4490]
Figure 1. Sharp Roll-off Filter Frequency Response
Figure 2. Sharp Roll-off Filter Passband Ripple
MS1648-J-03
2014/11
- 12 -
[AK4490]
■ ショートディレイ・シャープロールオフフィルタ特性 (fs = 44.1kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Normal Speed Mode; DEM=OFF;
SD bit=“1” or SD pin = “H”, SLOW bit=“0” or SLOW pin = “L”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) 0.01dB
PB
0
20.0
kHz
6.0dB
22.05
kHz
Stopband
(Note 13)
SB
24.1
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
100
dB
Group Delay
(Note 14)
GD
6.25
1/fs
Digital Filter + SCF
Frequency Response : 0  20.0kHz
+0.1/-0.2
dB
■ ショートディレイ・シャープロールオフフィルタ特性 (fs = 96kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Double Speed Mode; DEM=OFF;
SD bit=“1” or SD pin = “H”, SLOW bit=“0” or SLOW pin = “L”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) 0.01dB
PB
0
43.5
kHz
6.0dB
48.0
kHz
Stopband
(Note 13)
SB
52.5
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
100
dB
Group Delay
(Note 14)
GD
5.63
1/fs
Digital Filter + SCF
Frequency Response : 0  40.0kHz
+0.1/-0.6
dB
■ ショートディレイ・シャープロールオフフィルタ特性 (fs = 192kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Quad Speed Mode; DEM=OFF;
SD bit=“1” or SD pin = “H”, SLOW bit=“0” or SLOW pin = “L”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) 0.01dB
PB
0
87.0
kHz
6.0dB
96.0
kHz
Stopband
(Note 13)
SB
105
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
92
dB
Group Delay
(Note 14)
GD
5.63
1/fs
Digital Filter + SCF
Frequency Response : 0  80.0kHz
+0.1/2.0
dB
MS1648-J-03
2014/11
- 13 -
[AK4490]
Figure 3. Short delay Sharp Roll-off Filter Frequency Response
Figure 4. Short delay Sharp Roll-off Filter Passband Ripple
MS1648-J-03
2014/11
- 14 -
[AK4490]
■ スローロールオフ・フィルタ特性(fs = 44.1kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Normal Speed Mode; DEM=OFF;
SD bit=“0” or SD pin = “L”, SLOW bit=“1” or SLOW pin = “H”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13)
0.01dB
PB
0
4.4
kHz
6.0dB
18.2
kHz
Stopband
(Note 13)
SB
39.1
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
94
dB
Group Delay
(Note 14)
GD
6.63
1/fs
Digital Filter + SCF
Frequency Response: 0  20.0kHz
+0.1/-4.5
dB
■ スローロールオフ・フィルタ特性(fs = 96kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Double Speed Mode; DEM=OFF;
SD bit=“0” or SD pin = “L”, SLOW bit=“1” or SLOW pin = “H”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13)
0.01dB
PB
0
18.1
kHz
6.0dB
45.6
kHz
Stopband
(Note 13)
SB
85.0
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
100
dB
Group Delay
(Note 14)
GD
6.00
1/fs
Digital Filter + SCF
Frequency Response: 0  40.0kHz
+0.1/-4.0
dB
■ スローロールオフ・フィルタ特性(fs = 192kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Quad Speed Mode; DEM=OFF;
SD bit=“0” or SD pin = “L”, SLOW bit=“1” or SLOW pin = “H”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) 0.01dB
PB
0
32.9
kHz
6.0dB
90.4
kHz
Stopband
(Note 13)
SB
171
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
97
dB
Group Delay
(Note 14)
GD
6.00
1/fs
Digital Filter + SCF
Frequency Response: 0  80.0kHz
+0.1/5.5
dB
Note 15.通過域、阻止域の周波数はfs(システムサンプリングレート)に比例し、PB = 0.4535  fs(@0.01dB)、SB
= 0.546  fsです。
Note 16. ディジタルフィルタによる演算遅延で、16/20/24/32ビットデータが入力されてからアナログ信号が出力さ
れるまでの時間です。
MS1648-J-03
2014/11
- 15 -
[AK4490]
Figure 5. Slow Roll-off Filter Frequency Response
Figure 6. Slow Roll-off Filter Passband Ripple
MS1648-J-03
2014/11
- 16 -
[AK4490]
■ ショートディレイ・スローロールオフフィルタ特性 (fs = 44.1kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Normal Speed Mode; DEM=OFF;
SD bit=“1” or SD pin = “H”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13)
0.01dB
PB
0
4.4
kHz
6.0dB
18.2
kHz
Stopband
(Note 13)
SB
39.1
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
94
dB
Group Delay
(Note 14)
GD
5.3
1/fs
Digital Filter + SCF
Frequency Response : 0  20.0kHz
+0.1/-4.5
dB
■ ショートディレイ・スローロールオフフィルタ特性 (fs = 96kHz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Double Speed Mode; DEM=OFF;
SD bit=“1” or SD pin = “H”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) 0.01dB
PB
0
18.1
kHz
6.0dB
45.6
kHz
Stopband
(Note 13)
SB
85.0
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
100
dB
Group Delay
(Note 14)
GD
4.68
1/fs
Digital Filter + SCF
Frequency Response : 0  40.0kHz
+0.1/-0.4
dB
■ ショートディレイ・スローロールオフフィルタ特性 (fs = 192Hz)
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V; Quad Speed Mode; DEM=OFF;
SD bit=“1” or SD pin = “H”)
Parameter
Symbol
min
typ
max
Unit
Digital Filter
Passband
(Note 13) 0.01dB
PB
0
32.9
kHz
6.0dB
96.0
kHz
Stopband
(Note 13)
SB
170
kHz
Passband Ripple
PR
0.005
dB
Stopband Attenuation
SA
97
dB
Group Delay
(Note 14)
GD
4.68
1/fs
Digital Filter + SCF
Frequency Response : 0  80.0kHz
+0.1/5.5
dB
MS1648-J-03
2014/11
- 17 -
[AK4490]
Figure 7. Short Delay Slow Roll-off Filter Frequency Response
Figure 8. Short Delay Slow Roll-off Filter Passband Ripple
MS1648-J-03
2014/11
- 18 -
[AK4490]
■ DSDモード特性
(Ta=-40~85C; VDDL/R=4.75  7.2V, AVDD= DVDD=3.0 3.6V; fs=44.1kHz; D/P bit=“1”, DSDF bit=“0”)
Parameter
min
typ
max
Units
Digital Filter Response
20kHz
-0.4
dB
Frequency Response (Note 18)
50kHz
-2.8
dB
100kHz
-15.5
dB
(Ta=-40~85C; VDDL/R=4.75  7.2V, AVDD= DVDD=3.0 3.6V; fs=44.1kHz; D/P bit=“1”, DSDF bit=“1”
DSDD bit=“1”)
Parameter
min
typ
max
Units
Digital Filter Response
20kHz
-0.05
dB
Frequency Response (Note 18)
50kHz
-0.29
dB
100kHz
-1.16
dB
150kHz
-2.8
dB
Note 17. SACDフォーマットブック(Scarlet Book)では、DSD信号のピークレベルがデューティレンジ
25%~75%を越えることは推奨されていません。
Note 18. 入力に1kHz、デューティレンジ25%~75%のsine波を与えたときの出力レベルを0dBとします。
■ DC特性
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V)
Parameter
Symbol
min
typ
max
Unit
High-Level Input Voltage
VIH
70%DVDD
V
Low-Level Input Voltage
VIL
30%DVDD
V
High-Level Output Voltage
(Iout=100A)
VOH
DVDD0.5
V
Low-Level Output Voltage
(DZFL, DZFR pins: Iout=100A)
VOL
0.5
V
(SDA pin:
Iout=3mA)
VOL
0.4
V
Input Leakage Current
(Note 19)
Iin
10
A
Note 19. DEM1 pin, I2C pin, ACKS pinは内部でプルダウン,またDEM0 pin , PSN pin, は内部でプルアップされ
ています。(typ. 100k)このため、DEM1 pin, I2C pin, ACKS pin, DEM0pin, PSN pinはこの仕様から除き
ます。
MS1648-J-03
2014/11
- 19 -
[AK4490]
■ スイッチング特性
(Ta=25C; AVDD=DVDD=3.0  3.6, VREFHL/R=VDDL/R=4.75  7.2V)
Parameter
Symbol
Master Clock Timing
Frequency
fCLK
Duty Cycle
dCLK
Minimum Pulse Width
tCLKH
tCLKL
LRCK Frequency
(Note 20)
1152fs, 512fs or 768fs
fsn
256fs or 384fs
fsd
128fs or 192fs
fsq
64fs
fsoc
64fs
fssd
Duty Cycle
Duty
PCM Audio Interface Timing
BICK Period
1152fs, 512fs or 768fs
tBCK
256fs or 384fs
tBCK
128fs or 192fs
tBCK
64fs
tBCK
64fs
tBCK
BICK Pulse Width Low
tBCKL
BICK Pulse Width High
tBCKH
BICK “” to LRCK Edge
(Note 21)
tBLR
LRCK Edge to BICK “”
(Note 21)
tLRB
SDATA Hold Time
tSDH
SDATA Setup Time
tSDS
External Digital Filter Mode
BCK Period
tB
BCK Pulse Width Low
tBL
BCK Pulse Width High
tBH
BCK “” to WCK Edge
tBW
WCK Period
tWCK
WCK Edge to BCK “”
tWB
WCK Pulse Width Low
tWCK
WCK Pulse Width High
tWCH
DATA Hold Time
tDH
DATA Setup Time
tDS
DSD Audio Interface Timing (64 mode,
DSDSEL 1-0 bit = “00”)
DCLK Period
tDCK
DCLK Pulse Width Low
tDCKL
DCLK Pulse Width High
tDCKH
DCLK Edge to DSDL/R
(Note 22)
tDDD
MS1648-J-03
min
typ
max
Unit
7.7
40
9.155
9.155
49.152
60
MHz
%
ns
ns
30
54
108
54
108
216
kHz
kHz
kHz
kHz
kHz
%
384
768
45
55
1/128fsn
1/64fsd
1/64fsq
1/64fso
1/64fsh
9
9
5
5
5
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
27
10
10
5
1.3
5
54
54
5
5
ns
ns
ns
ns
s
ns
ns
ns
ns
ns
1/64fs
160
160
20
20
ns
ns
ns
ns
2014/11
- 20 -
[AK4490]
DSD Audio Interface Timing (128 mode,
DSDSEL 1-0 bit = “01”)
DCLK Period
tDCK
1/128fs
ns
DCLK Pulse Width Low
tDCKL
80
ns
DCLK Pulse Width High
tDCKH
80
ns
DCLK Edge to DSDL/R
(Note 22)
tDDD
10
10
ns
DSD Audio Interface Timing (256 mode,
DSDSEL 1-0 bit = “10”)
DCLK Period
tDCK
1/256fs
ns
DCLK Pulse Width Low
tDCKL
40
ns
DCLK Pulse Width High
tDCKH
40
ns
DCLK Edge to DSDL/R
(Note 22)
tDDD
5
5
ns
Control Interface Timing
CCLK Period
tCCK
200
ns
CCLK Pulse Width Low
tCCKL
80
ns
Pulse Width High
tCCKH
80
ns
CDTI Setup Time
tCDS
50
ns
CDTI Hold Time
tCDH
50
ns
CSN High Time
tCSW
150
ns
CSN “” to CCLK “”
tCSS
50
ns
CCLK “” to CSN “”
tCSH
50
ns
2
Control Interface Timing (I C Bus mode):
SCL Clock Frequency
fSCL
400
kHz
Bus Free Time Between Transmissions
tBUF
1.3
s
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
0.6
s
Clock Low Time
tLOW
1.3
s
Clock High Time
tHIGH
0.6
s
Setup Time for Repeated Start Condition
tSU:STA
0.6
s
SDA Hold Time from SCL Falling
(Note 23)
tHD:DAT
0
s
SDA Setup Time from SCL Rising
tSU:DAT
0.1
s
Rise Time of Both SDA and SCL Lines
tR
0.3
s
Fall Time of Both SDA and SCL Lines
tF
0.3
s
Setup Time for Stop Condition
tSU:STO
0.6
s
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
0
50
ns
Capacitive load on bus
Cb
400
pF
Reset Timing
PDN Pulse Width
(Note 24)
tPD
150
ns
Note 20. 1152fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り替えた場合はPDN pinまたはRSTN bitで
リセットして下さい。
Note 21. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。
Note 22. データ送信側に要求される値です。
Note 23. データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。
Note 24. PDN pinを“L”にすることでリセットがかかります。
MS1648-J-03
2014/11
- 21 -
[AK4490]
■ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK=tCLKH x fCLK, tCLKL x fCLK
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
tWCK
VIH
WCK
VIL
tWCKH
tWCKL
tB
VIH
BCK
VIL
tBH
tBL
Clock Timing
MS1648-J-03
2014/11
- 22 -
[AK4490]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tSDS
tSDH
VIH
SDATA
VIL
Audio Interface Timing (PCM Mode)
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
VIH
DSDL
DSDR
VIL
tDDD
VIH
DSDL
DSDR
VIL
Audio Serial Interface Timing (DSD Normal Mode, DCKB bit = “0”)
MS1648-J-03
2014/11
- 23 -
[AK4490]
tDCK
tDCKL
tDCKH
VIH
DCLK
VIL
tDDD
tDDD
VIH
DSDL
DSDR
VIL
tDDD
tDDD
VIH
DSDL
DSDR
VIL
Audio Serial Interface Timing (DSD Phase Modulation Mode, DCKB bit = “0”)
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
A4
VIH
VIL
WRITE Command Input Timing
MS1648-J-03
2014/11
- 24 -
[AK4490]
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
CDTI
D3
D2
D1
VIH
D0
VIL
WRITE Data Input Timing
VIH
SDA
VIL
tBUF
tLOW
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
Start
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
I2C Bus Mode Timing
Stop
MS1648-J-03
2014/11
- 25 -
[AK4490]
tPD
PDN
VIL
Power Down & Reset Timing
VIH
WCK
VIL
tBW
tWB
VIH
BCK
VIL
tDS
tDH
VIH
DINL
DINR
VIL
External Digital Filter I/F Mode
MS1648-J-03
2014/11
- 26 -
[AK4490]
9. 機能説明
■ D/A変換モード
AK4490はPCMデータとDSDデータの両方をD/A変換することが可能です。DSD mode時は、DCLK, DSDL,
DSDRの各ピンからDSDデータを入力できます。PCM modeではBICK, LRCK, SDATAの各ピンからPCM
データを入力します。モード切り替えはD/P bitで行います。D/P bitでPCM/DSD modeを切り替えた場合
はRSTN bitでリセットして下さい。切り替えには2 ~ 3/fs程度かかります。パラレルモード時はPCMデー
タのみに対応します。
D/P bit
Interface
0
PCM
1
DSD
Table 1. PCM/DSD Mode Control
また、DP bit= “0”の場合、内部Digital Filterと外部Digital Filter I/Fを選択することが可能です。外部Digital
Filter I/F使用時(EX DF I/F mode)は、MCLK, BCK, WCK, DINL, DINRの各ピンからデータを入力します。
モード切替はEXDF bitで行います。EXDF bitで内部Digital Filterと外部Digital Filter I/Fを切替える場合は
RSTN bitでリセットして下さい。切り替えには2 ~ 3/fs程度かかります。
Ex DF bit
Interface
0
PCM
1
EX DF I/F
Table 2. Digital Filter Control (DP bit = “0”)
■ システムクロック
[1] PCM Mode
AK4490に必要なクロックは、MCLK, BICK, LRCKです。MCLKとLRCKは同期する必要はありますが位
相を合わせる必要はありません。MCLKはインターポレーションフィルタと変調器に使用されます。
MCLK周波数を設定する方法は(Manual Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting
Mode) の２つがあります。Manual Setting Mode (ACKS pin = “L”, Normal Speed Mode)では、MCLK周波数
は自動設定されます(Table 4)。リセット解除時 (PDN pin = “”) はAuto Setting Mode に設定されます。Auto
Setting Mode (ACKS pin = “H”) では、サンプリングスピードとMCLK周波数は自動検出され(Table 5)、内
部クロックは適切な周波数 (Table 6) に自動設定されます。
動作中にMCLKまたはLRCKが止まった場合は、AK4490は自動的にリセット状態になり、アナログ出力
はHi-zとなります。MCLKとLRCKを再入力後、リセット状態が解除され動作を再開します。電源 ON 時
は MCLKとLRCKが入力されるまでパワーダウン状態です。
各スピードでのMCLK周波数はTable 3で示される周波数を外部から供給して下さい。
(1) パラレルモード (PSN pin = “H”)
1. Manual Setting Mode (ACKS pin = “L”)
各スピードでのMCLK周波数はTable 3で示される周波数を外部から供給して下さい。DFS1-0 bitは“00”
に固定されます。このモードは、2倍速、4倍速には対応していません。
MS1648-J-03
2014/11
- 27 -
[AK4490]
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
MCLK (MHz)
BICK
128fs
192fs
256fs
384fs
512fs
768fs
1152fs
64fs
N/A
N/A
8.1920
12.2880
16.3840
24.5760
36.8640 2.0480MHz
N/A
N/A
11.2896
16.9344
22.5792
33.8688
N/A
2.8224MHz
N/A
N/A
12.2880
18.4320
24.5760
36.8640
N/A
3.0720MHz
Table 3. System Clock Example (Manual Setting Mode @Parallel Mode)(N/A: Not available)
32kHz~96kHzのサンプリングレートまで対応します(Table 4)。但し、32kHz~48kHzのサンプリングレー
トでは、MCLK= 256fs/384fsでのDR, S/Nは、MCLK= 512fs/768fsの時に比べて3dB程度劣化します。
ACKS pin
MCLK
DR,S/N
L
256fs/384fs/512fs/768fs
120dB
H
256fs/384fs
117dB
H
512fs/768fs
120dB
Table 4. MCLK周波数とDR, S/Nの関係(fs = 44.1kHz)
2. Auto Setting Mode (ACKS pin = “H”)
MCLK周波数とサンプリングスピードは自動検出(Table 5)されます。各スピードでのMCLK周波数は
Table 6で示される周波数を外部から供給して下さい。
MCLK
Sampling Speed
1152fs
Normal (fs32kHz)
512fs/256fs 768fs/384fs
Normal
256fs
384fs
Double
128fs
192fs
Quad
64fs
96fs
Oct
32fs
48fs
Hex
Table 5. Sampling Speed (Auto Setting Mode @Parallel Mode)
LRCK
Fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
384kHz
768kHz
MCLK(MHz)
192fs
256fs
32fs
48fs
64fs
96fs
128fs
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
24.576
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
36.864
N/A
N/A
N/A
N/A
N/A
N/A
N/A
24.576
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
36.864
N/A
N/A
N/A
N/A
N/A
N/A
22.5792
24.5760
N/A
N/A
N/A
N/A
N/A
N/A
N/A
33.8688
36.8640
N/A
N/A
8.1920
11.2896
12.2880
22.5792
24.5760
N/A
N/A
N/A
N/A
384fs
512fs
768fs
1152fs
12.2880
16.9344
18.4320
33.8688
36.8640
N/A
N/A
N/A
N/A
16.3840
22.5792
24.5760
N/A
N/A
N/A
N/A
N/A
N/A
24.5760
33.8688
36.8640
N/A
N/A
N/A
N/A
N/A
N/A
36.8640
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Sampling
Speed
Normal
Double
Quad
Table 6. System Clock Example (Auto Setting Mode @Parallel Mode) (N/A: Not available)
MS1648-J-03
2014/11
- 28 -
Oct
Hex
[AK4490]
MCLK= 256fs/384fsのとき、Auto Setting Modeは32kHz~96kHzのサンプリングレートまで対応します
(Table 7)。但し、32kHz~48kHzのサンプリングレートでは、MCLK= 256fs/384fsでのDR, S/Nは、MCLK=
512fs/768fsの時に比べて3dB程度劣化します。
ACKS pin
MCLK
DR,S/N
L
256fs/384fs/512fs/768fs
120dB
H
256fs/384fs
117dB
H
512fs/768fs
120dB
Table 7. MCLK周波数とDR, S/Nの関係(fs = 44.1kHz)
3. Digital filter
AK4490ではSD pin, SLOW pinで4種類のディジタルフィルタを設定できます。それぞれ好みの音質で音
楽再生が可能です。
SD pin
L
L
H
H
SLOW pin
L
H
L
H
Mode
Sharp roll-off filter
Slow roll-off filter
Short delay Sharp roll-off filter
Short delay Slow roll-off filter
Table 8. Digital Filter Setting
(default)
AK4490はより周波数特性を緩くした設定も可能です。SSLOW pin = “H”のときその動作になります。
(2) シリアルモード (PSN pin = “L”)
1. Manual Setting Mode (ACKS bit = “0”)
MCLK周波数は自動設定されますが、DFS2-0 bitでサンプリングスピードを設定します(Table 9)。各スピ
ードでのMCLK周波数はTable 10で示される周波数を外部から供給して下さい。パワーダウン解除時
(PDN pin = “L”  “H”)はManual Setting Modeに設定されます。DFS2-0 bitを切り替えた場合はRSTN bitで
リセットして下さい。
DFS2
0
0
0
0
1
1
1
1
DFS1
0
0
DFS0
0
1
Sampling Rate (fs)
Normal Speed Mode
30kHz  54kHz
Double Speed Mode
54kHz  108kHz
120kHz 
1
0
Quad Speed Mode
216kHz
1
1
Revered
0
0
Oct Speed Mode
384kHz
0
1
Hexa Speed Mode
768kHz
1
0
Revered
1
1
Revered
Table 9. Sampling Speed (Manual Setting Mode @Serial Mode)
MS1648-J-03
(default)
2014/11
- 29 -
[AK4490]
LRCK
Fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
384kHz
768kHz
32fs
48fs
64fs
96fs
N/A
N/A
N/A
N/A
N/A
N/A
N/A
12.288
24.576
N/A
N/A
N/A
N/A
N/A
N/A
N/A
18.432
36.864
N/A
N/A
N/A
N/A
N/A
N/A
N/A
24.576
49.152
N/A
N/A
N/A
N/A
N/A
N/A
N/A
36.864
N/A
MCLK(MHz)
128fs
192fs
256fs
N/A
N/A
N/A
N/A
N/A
22.5792
24.5760
49.152
N/A
N/A
N/A
N/A
N/A
N/A
33.8688
36.8640
N/A
N/A
8.1920
11.2896
12.2880
22.5792
24.5760
45.1584
49.152
N/A
N/A
384fs
512fs
768fs
1152fs
12.2880
16.9344
18.4320
33.8688
36.8640
N/A
N/A
N/A
N/A
16.3840
22.5792
24.5760
N/A
N/A
N/A
N/A
N/A
N/A
24.5760
33.8688
36.8640
N/A
N/A
N/A
N/A
N/A
N/A
36.8640
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Sampling
Speed
Normal
Double
Quad
Oct
Hexa
Table 10. System Clock Example (Manual Setting Mode @Serial Mode)
2. Auto Setting Mode (ACKS bit = “1”)
MCLK周波数とサンプリングスピードは自動検出(Table 11)されるため、DFS2-0 bitの設定は不要です。
各スピードでのMCLK周波数はTable 12で示される周波数を外部から供給して下さい。
MCLK
Sampling Speed
1152fs
Normal (fs32kHz)
512fs/256fs 768fs/384fs
Normal
256fs
384fs
Double
128fs
192fs
Quad
Table 11. Sampling Speed (Auto Setting Mode @Serial Mode)
LRCK
Fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
384kHz
768kHz
32fs
48fs
64fs
96fs
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
24.576
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
36.864
N/A
N/A
N/A
N/A
N/A
N/A
N/A
24.576
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
36.864
N/A
MCLK(MHz)
128fs
192fs
256fs
N/A
N/A
N/A
N/A
N/A
22.5792
24.5760
N/A
N/A
N/A
N/A
N/A
N/A
N/A
33.8688
36.8640
N/A
N/A
8.1920
11.2896
12.2880
22.5792
24.5760
N/A
N/A
N/A
N/A
384fs
512fs
768fs
1152fs
12.2880
16.9344
18.4320
33.8688
36.8640
N/A
N/A
N/A
N/A
16.3840
22.5792
24.5760
N/A
N/A
N/A
N/A
N/A
N/A
24.5760
33.8688
36.8640
N/A
N/A
N/A
N/A
N/A
N/A
36.8640
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
Sampling
Speed
Normal
Double
Quad
Oct
Hexa
Table 12. System Clock Example (Auto Setting Mode @Serial Mode)
MCLK= 256fs/384fsのとき、Auto Setting Modeは32kHz~96kHzのサンプリングレートまで対応します
(Table 13)。但し、32kHz~48kHzのサンプリングレートでは、MCLK= 256fs/384fsでのDR, S/Nは、MCLK=
512fs/768fsの時に比べて3dB程度劣化します。
ACKS bit
MCLK
DR,S/N
0
256fs/384fs/512fs/768fs
120dB
1
256fs/384fs
117dB
1
512fs/768fs
120dB
Table 13. MCLK周波数とDR, S/Nの関係(fs = 44.1kHz)
MS1648-J-03
2014/11
- 30 -
[AK4490]
3. Digital Filter
AK4490ではSD bit, SLOW bitで4種類のディジタルフィルタを設定できます。それぞれ好みの音質で音楽
再生が可能です。
SD bit
0
0
1
1
SLOW bit
0
1
0
1
Mode
Sharp Roll-off Filter
Slow Roll-off Filter
Short delay Sharp Roll-off Filter
Short delay Slow Roll-off Filter
Table 14. Digital Filter Setting
(default)
AK4490はより周波数特性を緩くした動作も可能です。SSLOW bit = “1” (05H D0)のときその動作になり
ます。
MS1648-J-03
2014/11
- 31 -
[AK4490]
[2] DSD Mode
必要なクロックは、MCLK, DCLKです。MCLKとDCLKは同期する必要はありますが位相を合わせる必
要はありません。MCLK周波数はDCKS bitで設定します。
動作中(PDN pin = “H”)に、MCLKが止まった場合は、AK4490は自動的にリセット状態になり、アナログ
出力はHi-zになります。但し、外部クロックDCLKを止めてはいけません。DCLKが供給されない場合、
内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性がありま
す。DCLKを止める場合はパワーダウン状態(PDN pin = “L”)にして下さい。電源ON等のリセット解除時
(PDN pin = “L”  “H”)はMCLKとDCLKが入力されるまでパワーダウン状態です。
DCKS bit
0
1
MCLK Frequency DCLK Frequency
512fs
64fs/128fs/256fs
768fs
64fs/128fs/256fs
Table 15. System Clock (DSD Mode)
(default)
AK4490はDSDデータストリームの2.8224MHz(64fs), 5.6448MHz(128fs)と11.2896MHz(256fs)に対応しま
す。設定はDSDSEL 1-0 bitで行います。
DSDSEL1
DSDSEL0
DSD data stream
0
0
2.8224MHz
(default)
0
1
5.6448MHz
1
0
11.2896MHz
1
1
Reserved
Table 16. DSD Sampling Speed Control
AK4490はDSDを再生する際に、Volume Bypass機能があります。DSDD bitでモードを選択できます。
DSDD bit=”1”の場合は出力ボリューム機能が使用できません。
DSDD
Mode
0
Normal Path
(default)
1
Volume Bypass
Table 17. DSD Play Back Mode Control
DSDD bit=”1”のとき、DSDF bitでフィルタ特性を50kHzと150kHzに切り替えることができます。
DSDD bit
DSDF bit
Cut Off Filter
0
0
50kHz
0
1
Reserved
1
0
50kHz
1
1
(default)
150kHz
Table 18. DSD Filter Select
MS1648-J-03
2014/11
- 32 -
[AK4490]
DSD信号フルスケール (FS) 検出機能
AK4490は、DSD Mode時に各チャネルでフルスケールの信号を検出する機能を持ちます。
各チャネルの入力データDSDLもしくはDSDRが2048回連続して“0”(-FS)or “1”(+FS)の場合、LSIはフルス
ケール検出状態となり、レジスタDML bit,もしくは DMR bitに“1”を読み出します。またDDM bit= “1”の
時、フルスケール検出状態となると、出力はMute状態になります。DSDD bit = “0”の場合はソフト遷移
しますが、DSDD bit = “1”の場合はソフト遷移しません。
DDM bit= “1”の時、フルスケール検出状態からの通常動作モードへの復帰は、DMC bitで制御します。
DMC bit= “0”の時、LSIは通常信号が入力されると、自動復帰し通常動作モードに移行します。
DMC bit= “1”の時、LSIにDMRE bit= “1”を書き込むことで通常動作モードに移行します。
DSDD
Mode
検出後の状態
0
Normal Path
DSD Mute
1
Volume Bypass
PD
(default)
Table 19. DSD Mode とフルスケール検出後の状態(DDM bit= “0”)
DSD Error
(DDR or DDLbit)
DSD Data
2048fs
DSD Data
DSD Data(FS or -FS )
DSD Data
AOUT
Mode
Figure 9. DSD FS 検出時のアナログ出力波形(DSDD bit= “1”の時)
2048fs
DSD Error
(DDR or DDLbit)
DSD Data
DSD Data
DSD Data(FS or -FS )
DSD Data
AOUT
Mode
Figure 10. DSD FS 検出時のアナログ出力波形(DSDD bit= “0”の時)
MS1648-J-03
2014/11
- 33 -
[AK4490]
■ オーディオインタフェースフォーマット
[1] PCM mode
オーディオデータはBICKとLRCKを使ってSDATAから入力されます。8種類のデータフォーマット
(Table 22)は、DIF2-0 pin（パラレルモード）または、DIF2-0 bit（シルアルモード）で選択できます。全
モードともMSBファースト、2’sコンプリメントのデータフォーマットでBICKの立ち上がりでラッチさ
れます。Mode 2を16ビット、20ビットで使った場合はデータのないLSBには“0”を入力して下さい。
Mode
0
1
2
3
4
5
6
7
DIF2
0
0
0
0
1
1
1
1
DIF1
0
0
1
1
0
0
1
1
DIF0
Input Format
BICK
0
16bit後詰め
 32fs
1
20bit後詰め
 48fs
0
24bit前詰め
 48fs
1
24bit I2S互換
 48fs
0
24bit後詰め
 48fs
1
32bit後詰め
 64fs
0
32bit前詰め
64fs
1
32bit I2S互換
 64fs
Table 20. Audio Interface Format
Figure
Figure 11
Figure 12
Figure 13
Figure 14
Figure 12
Figure 15
Figure 16
Figure 17
(default)
LRCK
0
1
10
11
12
13
14
15
0
1
10
11
12
13
14
15
0
1
BICK
(32fs)
SDATA
Mode 0
15
0
14
1
6
5
14
4
15
3
16
2
17
1
0
31
15
0
14
1
6
5
14
4
15
3
16
2
17
1
0
31
15
0
14
1
BICK
(64fs)
SDATA
Mode 0
Don’t care
15
14
0
Don’t care
15
14
0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 11. Mode 0 Timing
MS1648-J-03
2014/11
- 34 -
[AK4490]
LRCK
0
1
8
9
10
11
12
31
0
1
8
9
10
11
12
31
0
1
0
1
BICK
(64fs)
SDATA
Mode 1
Don’t care
19
0
Don’t care
19
0
Don’t care
19
0
19
0
19:MSB, 0:LSB
SDATA
Mode 4
23
Don’t care
22
21
20
23
22
20
21
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 12. Mode 1/4 Timing
LRCK
0
1
2
22
23
24
30
31
0
1
2
22
23
24
30
31
BICK
(64fs)
SDATA
23
22
1
0
Don’t care
23
22
0
1
Don’t care
23
22
0
1
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 13. Mode 2 Timing
LRCK
0
1
2
3
23
24
25
31
0
1
2
3
23
24
25
31
BICK
(64fs)
SDATA
23
22
1
0
Don’t care
23
22
1
0
Don’t care
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 14. Mode 3 Timing
MS1648-J-03
2014/11
- 35 -
[AK4490]
LRCK
0
1
2
20
21
22
32
33
63
0
1
2
20
21
22
32
33
63
0
1
BICK(128fs)
SDATA
31
0
1
2
12
13
14
23
1
24
0
31
31
0
1
2
12
13
14
23
1
24
0
31
0
1
BICK(64fs)
SDATA
31 30
20 19 18
8
9
0
1
31 30
20
19 18
Lch Data
8
9
0
1
31
Rch Data
31: MSB, 0:LSB
Figure 15. Mode 5 Timing
LRCK
0
1
2
20
21
22
32
33
63
0
1
2
20
21
22
32
33
63
0
1
BICK(128fs)
SDATA
31 30
0
1
12 11 10
2
12
13
0
14
31 30
23
24
31
0
1
12
11 10
2
12
0
13
14
31
23
24
31
0
1
BICK(64fs)
SDATA
31 30
20 19 18
8
9
0
1
31 30
20
19 18
Lch Data
8
9
0
1
31
Rch Data
31: MSB, 0:LSB
Figure 16. Mode 6 Timing
LRCK
0
1
2
20
21
22
33
34
63
0
1
2
20
21
22
33
34
63
24
25
31
0
1
BICK(128fs)
SDATA
31
0
1
13 12 11
2
12
13
0
14
31
24
25
31
0
1
13
2
12 11
12
0
13
14
0
1
BICK(64fs)
SDATA
0
31
21 20 19
9
8
2
1
0
31
Lch Data
21
20 19
9
8
2
1
0
Rch Data
31: MSB, 0:LSB
Figure 17. Mode 7 Timing
MS1648-J-03
2014/11
- 36 -
[AK4490]
[2] DSD Mode
DSDデータ入力の場合は、DIF2-0 pin及びDIF2-0 bitは無効です。DCLK周波数は64fs, 128fs, 256fsと可変
です。DCLKの極性はDCKB bitで反転することが可能です。Phase Modulationは256fs Modeは対応してい
ません。
DCLK (64fs,128fs,256fs)
DCKB bit=”1”
DCLK (64fs,128fs,256fs)
DCKB bit=”0”
DSDL,DSDR
Normal
D0
DSDL,DSDR
Phase Modulation
D0
D1
D1
D2
D1
D2
D3
D2
D3
Figure 18. DSD Mode Timing
MS1648-J-03
2014/11
- 37 -
[AK4490]
[3] 外部デジタルフィルタモード (EX DF I/F Mode)
下記表の、DWはWCK1周期中のBCKの個数です。
オーディオデータはMCLK, BCK及びWCKを使ってDINL, DINRから入力されます。3種類のデータフォ
ーマット(Table 22)がDIF2-0bitで選択できます。データはBCKの立ち上がりでラッチされます。BCKには
MCLKと同じクロックを入力してください。BCK, MCLKはバーストしたものを入力しないでください。
各スピードでのMCLKとBCKの周波数はTable 23で示される周波数を外部から入力してください。
Sampling
Speed[kHz]
44.1(30~48)
44.1(30~48)
96(54~96)
96(54~96)
192(108~192)
192(108~192)
MCLK&BCK [MHz]
128fs
N/A
N/A
N/A
N/A
N/A
N/A
12.288
32
192fs
N/A
N/A
N/A
N/A
N/A
N/A
256fs
N/A
N/A
11.2896
32
384fs
N/A
N/A
WCK
512fs
ECS
768fs
33.8688
16fs
32
48
DW
16.9344
33.8688
N/A
8fs
48
N/A
96
DW
24.576
36.864
N/A
N/A
8fs
32
48
N/A
N/A
DW
18.432
36.864
N/A
N/A
N/A
4fs
48
N/A
96
N/A
N/A
DW
24.576
36.864
N/A
N/A
N/A
N/A
4fs
32
48
N/A
N/A
N/A
N/A
DW
36.864
N/A
N/A
N/A
N/A
N/A
2fs
N/A
96
N/A
N/A
N/A
N/A
DW
Table 21. System Clock Example (EX DF I/F Mode) (N/A: Not available)
22.5792
0
(default)
1
0
1
0
1
Mode DIF2
DIF1
DIF0
Input Format
0
0
0
0
16bit後詰め
1
0
0
1
N/A
2
0
1
0
N/A
3
0
1
1
N/A
4
1
0
0
24bit後詰め
5
1
0
1
(default)
32bit後詰め
6
1
1
0
N/A
7
1
1
1
N/A
Table 22. Audio Interface Format (EX DF I/F Mode) (N/A: Not available)
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2014/11
- 38 -
[AK4490]
1/16fs or 1/8fs or 1/4fs or 1/2fs
WCK
0
1
8
9
10
11
16
17
26
27
28
29
30
31
0
1
BCK
DINL or
DINR
31
0
30
1
24 23
5
22
6
21
7
20
17
8
16
47
15
48
14
6
5
65
49
4
3
92
2
93
1
94
0
95
0
1
BCK
DINL or
DINR
Don’t care
0
1
Don’t care
5
6
7
Don’t care
8
23
24
31
17
25
2
3
44
45
1
46
0 Don’t care
47
0
1
BCK
DINL or
DINR
Don’t care
Don’t care
Don’t care
31
3
2
1
0
Don’t care
Figure 19. EX DF I/F Mode Timing
■ D/A変換モード切り替えタイミング
RSTN bit
4/fs
D/A Mode
PCM Mode
DSD Mode
0
D/A Data
PCM Data
DSD Data
Figure 20. D/A Mode Switching Timing (PCM to DSD)
RSTN bit
D/A Mode
DSD Mode
PCM Mode
4/fs
D/A Data
PCM Data
DSD Data
Figure 21. D/A Mode Switching Timing (DSD to PCM)
Note. DSD Mode時は25%から75%デューティを信号レンジとします。SACDフォーマットブック(Scarlet
Book)では、DSD信号のピークレベルがこのデューティを越えることは推奨されていません。
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2014/11
- 39 -
[AK4490]
■ ディエンファシスフィルタ
IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15s特性)を内
蔵しています。256fs/384fs と128fs/192fs の時にはディエンファシスフィルタはOFFです。DSD Mode時に
はDEM1-0 bitは無効です。PCM ModeとDSD Modeを切り替えても設定値は保持されます。
DEM1
DEM0
Mode
0
0
44.1kHz
0
1
OFF
(default)
1
0
48kHz
1
1
32kHz
Table 23. De-emphasis Control
■ 出力ボリューム (PCM, DSD)
AK4490はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(ATT)を内
蔵しています。このボリュームはDACの前段にあり、入力データを0dBから127dBまでアテネーション、
またはミュートします。設定値間の遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発
生しません。FFH (0dB)から00H (MUTE)までには7424/fsかかります。イニシャルリセットするとアッテ
ネーションレベルはFFHに初期化されます。PCMモードとDSDモードを切り替えてもレジスタ設定値は
保持されます。
遷移時間
0dB to MUTE
fs=44.1kHz
168.3ms
fs=96kHz
77.3ms
fs=192kHz
38.6ms
Table 24. ATT Transition Time
Sampling Speed
MS1648-J-03
2014/11
- 40 -
[AK4490]
■ ゼロ検出機能 (PCM, DSD)
AK4490はチャネル独立のゼロ検出機能を持ちます。各チャネルの入力データが8192回連続して“0”の場
合、各チャネルのDZF pinが独立に“H”になります。その後、各チャネルの入力データが“0”でなくなる
と対応するチャネルのDZF pinが“L”になります。RSTN bitが“0”の場合、両チャネルのDZF pinが“H”にな
ります。RSTN bitが“1”になった後、各チャネルの入力データが“0”でなくなると対応するチャネルのDZF
pinが4  5LRCK後に“L”になります。また、DZFM bitを“1”にすると両チャネルの入力データが8192回連
続して“0”の場合のみ、両チャネルのDZF pinが“H”になります。ゼロ検出機能はDZFE bitで無効にできま
す。この時、両チャネルのDZF pinは常に“L”です。DZF pinの極性はDZFB bitで反転することが可能です。
DZFE
DZFB
Data
DZF-pin
0
-
L
1
-
H
not zero
L
Zero detect
H
not zero
H
0
0
1
1
Zero detect
L
Table 25. Zero Detect Function and DZF Pin Output
■ モノラル出力機能(PCM, DSD, Ex DF I/F)
AK4490はMONO bitとSELLR bitで入力と出力の組み合わせを変更できます。この機能はすべてのオーデ
ィオフォーマットで使用できます。
MONO bit
SELLR bit
0
0
1
1
Lch Out
0
Lch In
1
Rch In
0
Lch In
1
Rch In
Table 26. MONO Mode Output Select
Rch Out
Rch In
Lch In
Lch In
Rch In
■ 音質調整機能(PCM, DSD, Ex DF I/F)
AK4490は好みにより、SC1-0 bitで音質をコントロールできます。
SC1
SC0
Mode
0
0
Sound Setting 1
0
1
Sound Setting 2
1
0
Sound Setting 3
1
1
Reserved
Table 27. SC1-0 bits Control
MS1648-J-03
(default)
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- 41 -
[AK4490]
■ 特性( DSD)
(Ta=25C; AVDD=DVDD=3.3V; AVSS=DVSS=VSSL/R=0V; VREFHL/R=VDDL/R=5V, VREFLL/R=
VSSL/R=0V; Input data = 24bit; RL  1k; Signal Frequency = 1kHz; Sampling Frequency = 44.1kHz;
Measurement bandwidth = 20Hz ~ 20kHz; External Circuit: Figure 41; unless otherwise specified.)
Dynamic Characteristics
DSD data stream 2.8224MHz
0dBFS
-110
THD+N
DSD data stream 5.6448MHz
0dBFS
-110
DSD data stream 11.2896MHz 0dBFS
-110
S/N (A-weighted, Normal path)
Digital “0”
120
DC Accuracy
Output Voltage (Normal path )
2.8
Output Voltage (Volume Bypass )
1.87
MS1648-J-03
dB
dB
dB
dB
Vpp
Vpp
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- 42 -
[AK4490]
■ ソフトミュート機能 (PCM, DSD)
ソフトミュートはディジタル的に実行されます。SMUTE pinを“H”またはSMUTE bitを“1”にするとその
時点のATT設定値からATT設定値  ATT遷移時間で入力データが (“0”)までアテネーションされます。
SMUTE pinを“L”またはSMUTE bitを“0”にすると状態が解除され、からATT設定値  ATT遷移時間
でATT設定値まで復帰します。ソフトミュート開始後、までアテネーションされる前に解除されると
アテネーションが中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能は信号を
止めずに信号源を切り替える場合などに有効です。
SMUTE pin or
SMUTE bit
(1)
(1)
ATT_Level
(3)
Attenuation
-
GD
(2)
GD
(2)
AOUT
DZF pin
(4)
8192/fs
注：
(1) ATT設定値  ATT遷移時間。例えば、Normal Speed Mode時、ATT設定値が“255”の場合は7424LRCK
サイクルです。
(2) ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。
(3) ソフトミュート開始後、までアテネーションされる前に解除されるとアテネーションが中断さ
れ、同じサイクルでATT設定値まで復帰します。
(4) 各チャネルの入力データが8192回連続して“0”の場合、各チャネルのDZF pinは“H”になります。そ
の後、各チャネルの入力データが“0”でなくなると、対応するチャネルのDZF pinが“L”になります。
Figure 22. Soft Mute Function
■ システムリセット
電源ON時には、PDN pinに一度“L”を入力してリセットして下さい。アナログ部はMCLK入力によりパワ
ーダウン状態が解除され、ディジタル部は内部カウンタがMCLKを4/fsカウントした後、パワーダウン状
態が解除されます。
MS1648-J-03
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- 43 -
[AK4490]
■ パワーON/OFF タイミング
AK4490はPDN pinを“L”にすることでレジスタがリセットされパワーダウンモードに入ります。アナロ
グ出力はフローティング(Hi-Z)です。 PDNのエッジでクリックノイズが起こります。クリックノイズが
システムに影響する場合は、アナログ出力を外部でミュートしてください。
RSTN bit “0”でDAC部分をリセットすることが出来ます。この場合レジスタは初期化されず、アナログ
出力はVCML/Rになります。RSTNのエッジで起こるクリックノイズが、システムに影響する場合は、ア
ナログ出力を外部でミュートしてください。
Power
PDN pin
(1)
Internal
State
Normal Operation
DAC In
(Digital)
“0”data
“0”data
GD
DAC Out
(Analog)
(3)
Reset
(2)
(4)
GD
(4)
(3)
(5)
Clock In
Don’t care
Don’t care
MCLK,LRCK,BICK
(7)
DZFL/DZFR
External
Mute
(6)
Mute ON
Mute ON
Notes:
(1) 電源立ち上げは、デジタル、アナログ同時か3.3V系電源(DVDD, AVDD)を立ち上げてから、5V
系電源(VDDL/R, VREFHL/R)を立ち上げるようにしてください。
電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。
(2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。
(3) パワーダウン時、アナログ出力はHi-Zです。
(4) PDN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが“0”の場合で
も出力されます。
(5) パワーダウン状態(PDN pin = “L”)では各クロック入力(MCLK, BICK, LRCK)を止めることができ
ます。
(6) クリックノイズ(3)が問題になる場合はアナログ出力を外部でミュートして下さい。タイミング
例を示します。
(7) パワーダウン状態(PDN pin = “L”)では、DZFL/R pinは“L”になります。
Figure 23. Power-down/up Sequence Example
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[AK4490]
■ リセット機能
(1) RSTN bitによるリセット
RSTN bitを“0”にするとDACはリセットされますが、内部レジスタは初期化されません。この時、アナロ
グ出力はVCML/R電圧になり、DZFL/DZFR pinは“H”になります。Figure 24にRSTN bitによるリセットシ
ーケンスを示します。
RSTN bit
3~4/fs (5)
2~3/fs (5)
Internal
RSTN bit
Internal
State
Normal Operation
Power-down
D/A In
(Digital)
“0” data
(1)
D/A Out
(Analog)
Normal Operation
Digital Block
GD
GD
(3)
(2)
(3)
(1)
2/fs(4)
DZF
(6)
注：
(1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(2) RSTN bit = “0”時アナログ出力はVCOM電圧です。
(3) 内部RSTN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが “0”の場
合でも出力されます。
(4) DZF pinはRSTN bitの立ち下がりエッジで “H”になり、LSI内部のRSTN bitの立ち上がりエッジの
2/fs後 “L”になります。
(5) RSTN bitを書き込んでからLSI内部のRSTN bitが変化するまでの立ち下がり時に3 ~4/fs かかりま
す。また、立ち上がり時に2 ~ 3/fsかります。
(6) クリックノイズ(3)又はHi-Z出力(2)が問題になる場合はアナログ出力を外部でミュートしてくだ
さい。
Figure 24. リセットタイミング例
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- 45 -
[AK4490]
(2) MCLK停止またはLRCK/WCK停止によるリセット
PCM modeで動作中 (PDN pin = “H”) にMCLK またはLRCKが止まった場合は、AK4490は自動的にリセッ
ト状態になり、アナログ出力はフローティング状態(Hi-Z)になります。MCLKとLRCKを再入力後、リセ
ット状態が解除され動作を再開します。MCLK またはLRCKを止めているときは、ゼロ検出機能は動作
しません。DSD modeで動作中はMCLKが止まった場合、リセット状態になります。外部デジタルフィル
タモードで動作中はMCLK、WCKが止まった場合、リセット状態になります。
AVDD pin
DVDD pin
PDN pin
(1)
Internal
State
Power-down
D/A In
(Digital)
Power-down
Normal Operation
Normal Operation
(3)
GD
D/A Out
(Analog)
Digital Circuit Power-down
(2)
GD
(4)
Hi-Z
(5)
(2)
(4)
(4)
(5)
Clock In
MCLK, LRCK Stop
MCLK, LRCK
External
MUTE
(6)
(6)
(6)
Notes:
(1) 電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ディジタルデータの入力を止めることができます。この区間に“0”データを入力しておくことで、
MCLK, LRCK再入力後のクリックノイズを軽減できます。
(4) PDN pinの立ち上がり(“”)及びMCLKの入力から、3~4LRCK以内にクリックノイズが出力されま
す。このノイズはデータが“0”の場合でも出力されます。
(5) リセット状態(MCLKまたはLRCK/WCK停止)では、各クロック入力(MCLK, BICK, LRCK/WCK)を
とめることができます。
(6) クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートしてください。タイミング
例をFigure 25に記します
Figure 25. リセットタイミング例
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[AK4490]
■ 同期化機能
AK4490は内部のカウンタを外部クロックのエッジから3/256fsの範囲内になるよう、内部カウンタをリ
セットする機能を備えています。PCM ModeもしくはEXDF Modeで動作中にSYNCE-bitを”1”に設定する
と、両方のチャネルの入力データが8192回連続して“0”の場合、もしくはRSTN bit=”0”の場合に、クロッ
ク同期化機能が有効になります。PCM Mode時はLRCKの立下りエッジ(データフォーマットI2S Mode時
は立上りエッジ)に同期させ、EXDF Mode時はWCKの立下りエッジに同期させます。
このとき、アナログ出力はVCML/R電圧になります。Figure 26に入力データが8192回連続して“0”の場合
の同期化シーケンス、Figure 27にRSTN bitを用いた同期化シーケンスを示します。
(1) 入力データが8192回連続して“0”の場合の同期化
入力データが8192回連続して"0"の場合、もしくはアッテネーション設定によりデータが8192回連続して
"0"になった場合、DZFL/DZFR pinは“H”になり同期化機能が有効になります。なお、同期化機能は両方
のチャネルのデータが8192回連続して"0"の場合になると有効になります。Figure 26に入力データが8192
回連続して“0”の場合の同期化シーケンスを示します。
D/A In
(Digital)
SMUTE
(1)
(1)
ATT_Level
Attenuation
-
GD
GD
(4)
AOUT
DZF pin
(2)
8192/fs
(2)
8192/fs
SYNC
Operation (2)
Internal Counter
Reset
Internal
Data Reset
GD
SYNC
Operation (2)
(5)
4~5/fs (3)
注：
(1) 内部データのATT遷移時間については、40ページの出力ボリュームを参照してください。
(2) 両方のチャネルの入力データが8192回連続して“0”の場合、両方のチャネルのDZF pinが“H”になり、
同期化機能は有効になります。
(3) 内部カウンタリセット時は4～5/fsの間、内部データを強制的に"0"に固定します。
(4) 内部カウンタリセット時にクリックノイズが出力されることがあります。このノイズはデータが
“0”の場合でも出力されます。クリックノイズが問題になる場合はアナログ出力を外部でミュートし
てください。
(5) 内部クロックと外部クロック入力が同期している場合は、同期化機能が有効であってもカウンタ
リセットはされません。
Figure 26. 入力データが8192回連続して“0”の場合の同期化シーケンス
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[AK4490]
(2) RSTN-bitを用いた同期化シーケンス
RSTN bitを“0”にするとDZFL/DZFR pinは“H”になり、その後3～4/fs後にDACがリセットされアナログ出
力がVCML/R電圧になります。同期化機能は両方のDZFL/DZFR pinが"H"になると有効になります。
Figure 27にRSTN-bitを用いた同期化シーケンスを示します。
RSTN bit
3~4/fs (4)
2~3/fs (4)
Internal
RSTN bit
Internal
State
Normal Operation
D/A In
(Digital)
force”0” (2)
(3)
D/A Out
(Analog)
Normal Operation
Digital Block Power-down
GD
GD (3)
(5)
(5)
2/fs(4)
DZF
SYNC Operation (1)
Internal Counter
Reset
Internal
Data Reset
4~5/fs (2)
注：
(1) DZF pinはRSTN bitの立ち下がりエッジで “H”になり、LSI内部のRSTN bitの立ち上がりエッジの2/fs
後 “L”になります。この間、同期化機能は有効になります。
(2) 内部カウンタリセット時は4～5/fsの間、内部データを強制的に"0"に固定します。
(3) ディジタル入力に対してアナログ出力は群遅延(GD)を持つため、RSTN bitに"0"を書き込む際は群
遅延期間以上の間無入力状態にしておくことを勧めます。
(4) RSTN bitを書き込んでからLSI内部のRSTN信号が変化するまでの立ち下がり時に3 ~4/fs かかりま
す。また、立ち上がり時に3 ~ 4/fsかります。同期化機能はRSTN bit=”0”の書き込みと同時に有効に
なるため、LSI内部のRSTN信号が"1"に変化する前に内部カウンタがリセットされる場合がありま
す。
(5) 内部RSTN信号のエッジ(“ ”)や内部カウンタリセット時にクリックノイズが出力されます。この
ノイズはデータが “0”の場合でも出力されます。クリックノイズが問題になる場合はアナログ出力
を外部でミュートしてください。
Figure 27. RSTN-bitを用いた同期化シーケンス
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- 48 -
[AK4490]
■ レジスタコントロールインタフェース
(1) 3線シリアルコントロールモード (I2C pin = “L”)
AK4490のいくつかの機能はピン(パラレルモード)とレジスタ(シリアルモード)のどちらでも設定できま
すが、パラレルモード時にはレジスタ設定は無効、シリアルモード時にはピン設定は無効になります。
PSN pinの設定を変更した場合は、PDN pinでAK4490をリセットして下さい。シリアルモードではPSN pin
を“L”にすることによってイネーブルされます。このモードでは3線式シリアルI/F pin: CSN, CCLK, CDTI
で書き込みを行います。I/F上のデータはChip address (2bit, C1/0), Read/Write (1bit, “1”固定, Write only),
Register address (MSB first, 5bit)とControl data (MSB first, 8bit)で構成されます。データ送信側はCCLKの“”
で各ビットを出力し、受信側は“”で取り込みます。データの書き込みはCSNの“”で有効になります。
CCLKのクロックスピードは5MHz (max)です。
Function
Parallel Control Mode Serial Control Mode
Audio Format
Y
Y
Auto Setting Mode
Y
Y
De-emphasis
Y
Y
SMUTE
Y
Y
DSD Mode
Y
EX DF I/F
Y
Zero Detection
Y
Sharp Roll off filter
Y
Y
Slow Roll off filter
Y
Y
Minimum delay Filter
Y
Y
Digital Attenuator
Y
Table 28. Function List (Y: Available, -: Not available)
PDN pinを“L”にすると内部レジスタ値が初期化されます。また、シリアルモードではRSTN bitに“0”を書
き込むと内部タイミング回路がリセットされます。但し、このときレジスタの内容は初期化されません。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0: Chip Address (C1 bit =CAD1 pin, C0 bit =CAD0 pin)
R/W:
READ/WRITE (Fixed to “1”, Write only)
A4-A0: Register Address
D7-D0: Control Data
Figure 28. Control I/F Timing
*3線シリアルモードではデータ読み出しをサポートしません。
*PDN pin = “L”時、コントロールレジスタへの書き込みはできません。
*CSNが“L”期間中にCCLKの“”が15回以下または17回以上の場合にはデータは書き込まれません。
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- 49 -
[AK4490]
(2) I2Cバスコントロールモード (I2C pin = “H”)
AK4490のI2Cバスモードのフォーマットは、高速モード(max: 400kHz, Ver1.0)に対応しています。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 29に示されます。バス上のICへのアクセスに
は、最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”に
すると、開始条件が作られます(Figure 35)。開始条件の後、スレーブアドレスが送信されます。このア
ドレスは7bitから構成され、8bit目にはデータ方向ビット(R/W)が続きます。上位5bitは “00100”固定、次
の2bitはアクセスするICを選ぶためのアドレスビットで、CAD1 pin, CAD0 pinにより設定されます(Figure
30)。アドレスが一致した場合、AK4490は確認応答(Acknowledge)を生成し、命令が実行されます。マス
タは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 36)。R/W
ビットが “0”の場合はデータ書き込み、R/Wビットが “1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8bit、MSB firstで構成され、上位3bit
は “0”固定です(Figure 31)。第3バイト以降はコントロールデータです。コントロールデータは8bit、MSB
firstで構成されます(Figure 32)。AK4490は、各バイトの受信を完了するたびに確認応答を生成します。
データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLラインが “H”
の時にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 35)。
AK4490は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条
件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブ
アドレスに格納されます。アドレス “09H”を越えるデータを送ると、内部レジスタに対応するアドレス
カウンタはロールオーバし、アドレス “00H”から順に格納されます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の
間で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 37)。SCLライン
が “H”の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “0”
Slave
Address
Sub
Address(n)
A
C
K
Data(n)
Data(n+1)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 29. I2Cバスモードのデータ書き込みシーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
(CAD0はpinにより設定)
Figure 30. 第1バイトの構成
0
0
0
A4
A3
A2
Figure 31. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 32. 第3バイト以降の構成
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2014/11
- 50 -
[AK4490]
(2)-2. READ命令
R/Wビットが “1”の場合、AK4490はREAD動作を行います。指定されたアドレスのデータが出力された
後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、
次のアドレスのデータを読み出すことができます。アドレス “09H”のデータを読み出した後、さらに次
のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。
AK4490はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK4490は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定さ
れたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次の
アドレス値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であ
り、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレン
トアドレスリードでは、AK4490はREAD命令のスレーブアドレス(R/W = “1”)の入力に対して確認応答を
生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを
1つインクリメントします｡データが出力された後､マスタが確認応答を生成せず停止条件を送ると、
READ動作は終了します。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+2)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 33. CURRENT ADDRESS READ 命令
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス
リードはREAD命令のスレーブアドレス(R/W bit= “1”)を入力する前に、ダミーのWRITE命令を入力する
必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブア
ドレス(R/W = “0”)、読み出すアドレスを順次入力します。AK4490がこのアドレス入力に対して確認応
答を生成した後、再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4490はこの
スレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アド
レスカウンタを1つインクリメントします。データが出力された後、マスタがアクノリッジを生成せず
停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
S
T
A
R
T
R/W= “0”
Slave
Address
Sub
Address(n)
A
C
K
S
A
C
K
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 34. RANDOM ADDRESS READ 命令
MS1648-J-03
2014/11
- 51 -
[AK4490]
SDA
SCL
S
P
start condition
stop condition
Figure 35. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 36. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 37. I2Cバスでのビット転送
MS1648-J-03
2014/11
- 52 -
[AK4490]
ファンクションリスト
機能
Attenuation Level
デフォルト
0dB
External Digital Filter I/F Mode
Ex DF I/F Mode clock setting
Audio Data Interface Modes
Data Zero Detect Enable
Data Zero Detect Mode
Minimum delay Filter Enable
De-emphasis Response
Soft Mute Enable
DSD/PCM Mode Select
Master Clock Frequency Select at
DSD Mode
MONO mode Stereo Mode Select
Inverting Enable of DZF
The Data Selection of L channel
and R channel
Disable
16fs(fs=44.1kHz)
24bit前詰め
Disable
Separated
Sharp Roll-off Filter
OFF
Normal Operation
PCM Mode
512fs
Stereo
“H” active
R channel
アドレス
03H
04H
00H
00H
00H
01H
01H
01H
01H
01H
02H
02H
02H
02H
02H
ビット
ATT7-0
PCM
DSD
Ex DF I/F
Y
Y
-
EXDF
ESC
DIF2-0
DZFE
DZFM
SD
DEM1-0
SMUTE
DP
DCKS
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
-
-
Y
-
MONO
DZFB
SELLR
Y
Y
Y
Y
Y
-
Y
Y
Y
(Y: Available, -: Not available)
Table 29. ファンクションリスト
MS1648-J-03
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- 53 -
[AK4490]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
Register Name
Control 1
Control 2
Control 3
Lch ATT
Rch ATT
Control4
Control5
Control6
Control7
Control8
D7
ACKS
DZFE
DP
ATT7
ATT7
INVL
DDM
0
0
0
D6
EXDF
DZFM
0
ATT6
ATT6
INVR
DML
0
0
0
D5
ECS
SD
DCKS
ATT5
ATT5
0
DMR
0
0
0
D4
0
DFS1
DCKB
ATT4
ATT4
0
DMC
0
0
0
D3
DIF2
DFS0
MONO
ATT3
ATT3
0
DMRE
0
0
0
D2
DIF1
DEM1
DZFB
ATT2
ATT2
0
0
0
0
0
D1
DIF0
DEM0
SELLR
ATT1
ATT1
DFS2
DSDD
0
SC1
DSDF
D0
RSTN
SMUTE
SLOW
ATT0
ATT0
SSLOW
DSDSEL0
SYNCE
SC0
DSDSEL1
Note:
3線シリアルコントロールモードではデータ読み出しをサポートしません。
I2Cバスコントロールモードでは読み出しをサポートします。
アドレス0AH  1FHへの書き込みは禁止です。
PDN pinを“L”にするとレジスタの内容が初期化されます。
RSTN bitに“0”を書き込むと内部タイミング回路がリセットされますが、レジスタの内容は初期化さ
れません。
PSN pinの設定を変更した場合は、PDN pinでAK4490をリセットして下さい。
■ 詳細説明
Addr Register Name
00H Control 1
R(I2C)/W
Default
D7
ACKS
R/W
0
D6
EXDF
R/W
0
D5
ECS
R/W
0
D4
0
R
0
D3
DIF2
R/W
0
D2
DIF1
R/W
1
D1
DIF0
R/W
0
D0
RSTN
R/W
0
RSTN: Internal Timing Reset
0: Reset. All registers are not initialized. (default)
1: Normal Operation
“0”で内部タイミング回路がリセットされますが、レジスタの内容は初期化されません。
PSN pin = “H”のときレジスタの内容にかかわらず、動作します。
DIF2-0:Audio Data Interface Modes (Table 20)
初期値は“010” (Mode2: 24bit前詰め)です。
ECS: Ex DF I/F Mode Clock Setting (Table 2)
0: WCK=768kHz mode (default)
1: WCK=384kHz mode
EXDF: External Digital Filter I/F Mode (Serial mode only)
0: Disable: Internal Digital Filter Mode (default)
1: Enable: External Digital Filter Mode
ACKS: Master Clock Frequency Auto Setting Mode Enable (PCM only)
0: Disable: Manual Setting Mode (default)
1: Enable: Auto Setting Mode
ACKS bitが“1”の時、サンプリング周波数とMCLK周波数は自動検出されます。
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- 54 -
[AK4490]
Addr Register Name
01H Control 2
R(I2C)/W
Default
D7
DZFE
R/W
0
D6
DZFM
R/W
0
D5
SD
R/W
1
D4
DFS1
R/W
0
D3
DFS0
R/W
0
D2
DEM1
R/W
0
D1
DEM0
R/W
1
D0
SMUTE
R/W
0
SMUTE: Soft Mute Enable
0: Normal Operation (default)
1: DAC Outputs Soft-Muted.
DEM1-0: De-emphasis Response
初期値は“01” (OFF)です。
DFS1-0: Sampling Speed Control (Table 9)
初期値は“000” (Normal Speed)です。DFS2-0 bitを切り替えた場合、クリックノイズが発生し
ます。
SD:
DFS2
0
0
DFS1
0
0
0
1
0
1
1
1
1
1
0
0
1
1
DFS0
0
1
Sampling Rate (fs)
Normal Speed Mode
30kHz  54kHz (default)
Double Speed Mode
54kHz  108kHz
120kHz 
0
Quad Speed Mode
216kHz
1
Reserved
0
Oct Speed Mode
384kHz
1
Hexa Speed Mode
768kHz
0
Reserved
1
Reserved
Table 9. Sampling Speed (Manual Setting Mode @Serial Mode)
Minimum delay Filter Enable
0: Traditional Filter
1: Short delay Filter (default)
SD
0
0
1
1
SLOW
Mode
0
Sharp roll-off filter
1
Slow roll-off filter
0
Short delay sharp roll off filter
1
Short delay slow roll off filter
Table 14. Digital Filter Setting
(default)
DZFM:
Data Zero Detect Mode
0: Channel Separated Mode (default)
1: Channel ANDed Mode
DZFM bitを“1”にすると両チャネルの入力データが8192回連続して“0”の場合のみ、両チャ
ネルのDZF pinが“H”になります。
DZFE:
Data Zero Detect Enable
0: Disable (default)
1: Enable
Zero detect function can be disabled by DZFE bit “0”. In this case, the DZF pins of both channels are
always “L”.
MS1648-J-03
2014/11
- 55 -
[AK4490]
Addr Register Name
02H Control 3
R(I2C)/W
Default
SLOW:
D7
DP
R/W
0
D6
0
R
0
D5
DCKS
R/W
0
D4
DCKB
R/W
0
D3
MONO
R/W
0
D2
DZFB
R/W
0
D1
SELLR
R/W
0
D0
SLOW
R/W
0
Slow Roll-off Filter Enable
0: Sharp Roll-off Filter (default)
1: Slow Roll-off Filter
SD
0
0
1
1
SLOW
Mode
0
Sharp roll-off filter
1
Slow roll-off filter
0
Short delay sharp roll off filter
1
Short delay slow roll off filter
Table 14. Digital Filter Setting
(default)
SELLR: The data selection of L channel and R channel, when MONO Mode
0: All channel output R channel data, when MONO Mode. (default)
1: All channel output L channel data, when MONO Mode.
MONO bitが“1”の時に有効になり、“0”のときR chの、“1”のときL chのデータを選択し両方の
チャネルに出力します。
DZFB: Inverting Enable of DZF
0: DZF pin goes “H” at Zero Detection (default)
1: DZF pin goes “L” at Zero Detection
DZFE
0
DZFB
Data
DZF-pin
0
-
L
1
-
H
not zero
L
Zero detect
H
not zero
H
0
1
1
Zero detect
L
Table 25. Zero Detect Function and DZF Pin Output
MONO: MONO Mode Stereo Mode Select
0: Stereo Mode (default)
1: MONO Mode
MONO bitが“1”の時Mono Modeになります。
DCKB: Polarity of DCLK (DSD Only)
0: DSD data is output from DCLK Falling edge. (default)
1: DSD data is output from DCLK Rising edge.
DCKS: Master Clock Frequency Select at DSD Mode (DSD only)
0: 512fs (default)
1: 768fs
DP:
DSD/PCM Mode Select
0: PCM Mode (default)
1: DSD Mode
D/P bitの設定を変更した場合は、RSTN bitでAK4490をリセットして下さい。
MS1648-J-03
2014/11
- 56 -
[AK4490]
Addr Register Name
03H Lch ATT
04H Rch ATT
R(I2C)/W
Default
D7
ATT7
ATT7
R/W
1
D6
ATT6
ATT6
R/W
1
D5
ATT5
ATT5
R/W
1
D4
ATT4
ATT4
R/W
1
D3
ATT3
ATT3
R/W
1
D2
ATT2
ATT2
R/W
1
D1
ATT1
ATT1
R/W
1
D0
ATT0
ATT0
R/W
1
ATT7-0: Attenuation Level
256 levels, 0.5dB step
Data
FFH
FEH
FDH
:
:
02H
01H
00H
Attenuation
0dB
-0.5dB
-1.0dB
:
:
-126.5dB
-127.0dB
MUTE (-)
設定値間の遷移はソフト遷移です。したがって、遷移中にスイッチングノイズは発生しません。
ATT設定間の遷移は7425レベルでソフト遷移します。FFH (0dB)から00H (MUTE)までには7424/fs
(168ms@fs=44.1kHz)かかります。
Addr Register Name
05H Control 4
R(I2C)/W
Default
D7
INVL
R/W
0
D6
INVR
R/W
0
D5
0
R
0
D4
0
R
0
D3
0
R
0
D2
0
R
0
D1
DFS2
R/W
0
D0
SSLOW
R/W
0
SSLOW: Super Slow Roll-off Filter Enable
0: Disable (default)
1: Enable
DFS2: Sampling Speed Control (Table 9)
初期値は“000” (Normal Speed)です。DFS2-0 bitを切り替えた場合、クリックノイズが発生し
ます。
DFS2
0
0
0
0
1
1
1
1
DFS1
DFS0
Sampling Rate (fs)
0
0
Normal Speed Mode
30kHz  54kHz
0
1
Double Speed Mode
54kHz  108kHz
1
0
Quad Speed Mode
120kHz  216kHz
1
1
Reserved
0
0
Oct Speed Mode
384kHz
0
1
Hexa Speed Mode
768kHz
1
0
Reserved
1
1
Reserved
Table 9. Sampling Speed (Manual Setting Mode @Serial Mode)
MS1648-J-03
(default)
2014/11
- 57 -
[AK4490]
INVR:
AOUTR出力位相反転ビット
0: Disable (default)
1: Enable
INVL:
AOUTL出力位相反転ビット
0: Disable (default)
1: Enable
Addr Register Name
06H Control 5
R(I2C)/W
Default
D7
DDM
R/W
0
D6
DML
R/W
0
D5
DMR
R/W
0
D4
DMC
R/W
0
D3
DMRE
R/W
0
D2
0
R
0
D1
DSDD
R/W
0
D0
DSDSEL0
R/W
0
DSDSEL1-0 : DSD Sampling Speed Control (See also Control 7 register.)
DSDSEL1
DSDSEL0
DSD data stream
0
0
2.8224MHz
(default)
0
1
5.6448MHz
1
0
11.2896MHz
1
1
Reserved
Table 16. DSD Sampling Speed Control
DSDD: DSD Play Back Path Control
DSDD
Mode
0
Normal Path
(default)
1
Volume Bypass
Table 17. DSD Play Back Mode Control
DMRE: DSD Mute Release
このレジスタはDDM bit = “1”かつ DMC bit = “1”のときのみ、有効です。DDM bit, DMC bitに
よりAK4490がDSD dataをMuteしているとき “1”にすることによりMuteが解除されます。
0: Hold (default)
1: Mute Release
DMC: DSD Mute Control
このレジスタはDDM bit = “1”とき有効です。このレジスタはDDM bitによりAK4490がDSD
DataのMuteを行ったあと、DSD dataのレベルがフルスケール以下になった場合の処理を選択
できます。
0: Auto Return (自動復帰) (default)
1: Mute Hold
DMR/DML
このレジスタは、DSDRもしくはDSDLがFS検出した際に、検出フラグを出力します。(I2C
のみ)
DDM: DSD Data Mute
AK4490はDSD dataが2048 Sample(1/fs)の期間すべて “1”, “0”となったとき内部で出力をミュ
ートする機能があります。このレジスタはその機能を有効することが出来ます。
0: Disable (default)
1: Enable
MS1648-J-03
2014/11
- 58 -
[AK4490]
Addr Register Name
07H Control 6
R(I2C)/W
Default
D7
0
R
0
D6
0
R
0
D5
0
R
0
D4
0
R
0
D3
0
R
0
D2
0
R
0
D1
0
R
0
D0
SYNCE
R/W
0
SYNCE: Synchronization Control
AK4490を複数使用した場合に同期を合わす機能があります。このレジスタはその機能を有効
にすることが出来ます。
0: Disable (default)
1: Enable
Addr Register Name
08H Control 7
R(I2C)/W
Default
D7
0
R
0
D6
0
R
0
D5
0
R
0
D4
0
R
0
D3
0
R
0
D2
0
R
0
D1
SC1
R/W
0
D2
0
R
0
D1
DSDF
R/W
0
D0
SC0
R/W
0
SC1-0: Sound Control Bit
SC1
SC0
Sound Mode
0
0
Sound Setting 1
0
1
Sound Setting 2
1
0
Sound Setting 3
1
1
Addr Register Name
09H Control 8
R(I2C)/W
Default
(default)
Reserved
Table 27. SC1-0 bits Control
D7
0
R
0
D6
0
R
0
D5
0
R
0
D4
0
R
0
D3
0
R
0
D0
DSDSEL1
R/W
0
DSDSEL1-0:DSD Sampling Speed Control (See also Control 4 register.)
DSDSEL1
DSDSEL0
DSD data stream
0
0
2.8224MHz
(default)
0
1
5.6448MHz
1
0
11.2896MHz
1
1
Reserved
Table 16. DSD Sampling Speed Control
DSDD bit= “1”のとき、DSDF bitでフィルタ特性を50kHzと150kHzに切り替えることができます。
DSDD bit DSDF bit
Cut Off Filter
0
0
50kHz
0
1
Reserved
1
0
50kHz
1
1
(default)
150kHz
Table 18. DSD Filter Select
MS1648-J-03
2014/11
- 59 -
[AK4490]
10. 外部接続回路例
システム接続例をFigure 38、アナログ出力回路例をFigure 40, Figure 41とFigure 42に示します。具体的な
回路と測定例については評価ボード(AKD4490)を参照して下さい。
NC 37
VCML 38
VREFLL 39
VREFLL 40
VREFHL 41
0.1u
NC 43
10u
0.1u
VREFHL 42
DVSS 47
220u
1
NC
2
PDN
3
BICK
VDDL 34
4
SDATA
VDDL 33
5
LRCK
6
WCK
7
SMUTE/CSN
8
SD/CCLK/SCL
9
SLOW/CDTI/SDA
AOUTLP 36
AK4490
AOUTLN 35
VSSR 30
N
Rch
LPF
Rch
Mute
Rch Out
0.1u 10u
+
0.1u
0.1u
220u
10u
Analog
Ground
0.1u 10u
+
24 NC
AOUTRP 25
23 VCMR
22 VREFLR
21 VREFLR
20 VREFHR
16 DEM1
15 DEM0
14 I2C
18 NC
AOUTRN 26
19 VREFHR
11 DIF1/DZFR
13 PSN
Lch Out
VSSR 29
VDDR 27
Digital
Ground
Lch
Mute
VSSL 32
VDDR 28
12 DIF2/CAD0
Lch
LPF
VSSL 31
10 DIF0/DZFL
17 ACKS/CAD1
MicroController
MCLK 46
DSP
DVDD 48
0.1u
10u
0.1u
AVSS 45
+
AVDD 44
10u
Analog 5.0V
Analog 3.3V
Digital 3.3V
+
Electrolytic Capacitor
Ceramic Capacitor
注:
- Chip Address = “00”. BICK = 64fs, LRCK = fs
- AVDDとDVDDの配線はレギュレータ等からの低インピーダンス状態のまま分けて配線して下
さい。
- AVSS, DVSS, VSSL, VSSR, VREFLL, VREFLR は同じアナロググランドに接続して下さい。
- AOUTが負荷容量を駆動する場合は直列に抵抗を入れて下さい。
- プルダウン/プルアップピン以外のディジタル入力ピンはオープンにしないで下さい。
Figure 38. Typical Connection Diagram (AVDD=3.3V, VDDL/R=5V, DVDD=3.3V, Serial Control Mode)
MS1648-J-03
2014/11
- 60 -
[AK4490]
VDDR 27
AOUTRN 26
N
AOUTRP 25
VSSR 29
VDDR 28
VSSL 31
VSSR 30
VSSL 32
VDDL 33
VDDL 34
37 NC
AOUTLP 36
Analog Ground
AOUTLN 35
38 VCML
System
VCMR 23
40 VREFLL
VREFLR 22
VREFLR 21
41 VREFHL
Controller
NC 24
39 VREFLL
42 VREFHL
VREFHR 20
AK4490
43 NC
VREFHR 19
46 MCLK
DEM1 16
DEM0 15
11 DIF1/DZFR
6 WCK
5 LRCK
4 SDATA
3 BICK
NC
1
2 PDN
48 DVDD
10 DIF0/DZFL
47 DVSS
9 SLOW/CDTI/SDA
ACKS/CAD1 17
8 SD/CCLK/SCL
NC 18
45 AVSS
7 SMUTE/CSN
44 AVDD
12 DIF2/CAD0
Digital Ground
I2C 14
PSN 13
Figure 39. Ground Layout
1. グランドと電源のデカップリング
AK4490ではディジタルノイズのカップリングを最小限に抑えるため、AVDDとDVDDをデカップリング
します。VREFHL/R, VDDL/R にはシステムのアナログ電源を供給し、AVDD, DVDDにはシステムのディ
ジタル電源を供給して下さい。VREFHL/R1とVDDL/Rの配線はレギュレータ等からの低インピーダンス
状態のまま分けて配線して下さい。AVSS, DVSS, VSSL, VSSR は同じアナロググランドに接続して下さ
い。デカップリングコンデンサ、特に小容量のセラミックコンデンサはAK4490にできるだけ近づけて接
続します。
2. 基準電圧
VREFHL/R pinとVREFLL/R pinに入力される電圧の差がアナログ出力のフルスケールを決定します。通常
はVREFHL/R pinをAVDDに接続し、VREFLL/R pinをVSS に接続します。VREFHL/R pinとVREFLL/R pin
との間に0.1µFのセラミックコンデンサを接続します。VCML/Rはアナログ信号のコモン電圧として使わ
れます。このピンには高周波ノイズを除去するために、10µF程度の電解コンデンサと並列に0.1µFのセラ
ミックコンデンサをVSS との間に接続して下さい。特に、セラミックコンデンサはピンにできるだけ近
づけて接続して下さい。VCML/R pinから電流を取ってはいけません。ディジタル信号、特にクロックは
AK4490へのカップリングを避けるためVREFHL/R, VREFLL/R pinからできるだけ離して下さい。
3. アナログ出力
アナログ出力は完全差動出力になっており、出力レンジはVCML/Rを中心に2.8Vpp (typ, VREFHL/R 
VREFLL/R = 5V)です。差動出力は外部で加算されます。AOUTL/R +, AOUTL/R の加算電圧はVAOUT =
(AOUT+)(AOUT)です。加算ゲインが１の場合、出力レンジは5.6Vpp (typ, VREFHL/R  VREFLL/R = 5V)
です。外部加算回路のバイアス電圧は外部で供給します。入力コードのフォーマットは2’s complement (2
の補数)で7FFFFFH(@24bit)に対しては正のフルスケール、800000H(@24bit) に対しては負のフルスケー
ル、000000H(@24bit)でのVAOUTの理想値は0V電圧が出力されます。
内蔵の変調器の帯域外ノイズ(シェーピングノイズ)は内蔵のスイッチトキャパシタフィルタ(SCF)で減
衰されます。
Figure 40は差動出力を1個のオペアンプで加算する外部LPF回路例です。Figure 41は差動出力の回路例及
び3個のオペアンプを使った外部LPF回路例です。
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- 61 -
[AK4490]
AK4490
1.5k
AOUT-
1.5k
390
1n
+Vop
2.2n
1.5k
AOUT+
1.5k
Analog
Out
390
1n
-Vop
Figure 40. External LPF Circuit Example 1 for PCM (fc = 99.2kHz, Q=0.704)
Frequency Response
Gain
20kHz
0.011dB
40kHz
0.127dB
80kHz
1.571dB
Table 30. Frequency Response of External LPF Circuit Example 1 for PCM
+15
3.3n
+
100u
AOUTL- +
10k
330
180
7
3
2 +
* 4
3.9n
-15
10u
0.1u
6
NJM5534D
+
10u
0.1u
620
3.3n
100u
330
180
7
3
+
2 4
3.9n
680
100
6
1.0n NJM5534D
Lch
g
10u
0.1u
6
NJM5534D
1.2k
10k
AOUTL+
+
2 - 4
+
3
7
560
620
+
+10u
1.0n
1.2k
680
0.1u
560
+
0.1u
10u
+
10u
0.1u
Figure 41. External LPF Circuit Example 2 for PCM
1st Stage
2nd Stage
Total
Cut-off Frequency
182kHz
284kHz
Q
0.637
Gain
+3.9dB
-0.88dB
+3.02dB
20kHz
-0.025
-0.021
-0.046dB
Frequency
40kHz
-0.106
-0.085
-0.191dB
Response
80kHz
-0.517
-0.331
-0.848dB
Table 31. Frequency Response of External LPF Circuit Example 2 for PCM
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- 62 -
[AK4490]
SACDフォーマットブック(Scarlet Book)では、SACDの再生時のフィルタ特性として、カットオフ50kHz
以下のスロープ30dB/oct以上のフィルタが推奨されています。AK4490では内部フィルタ(Table 32)と外部
アナログフィルタ(Figure 42)により、このフィルタ特性を実現可能です。
Frequency
Gain
20kHz
0.4dB
50kHz
2.8dB
100kHz
15.5dB
Table 32. Internal Filter Response at DSD Mode
2.0k
1.8k
4.3k
AOUT1.0k
270p
2.8Vpp
2200p
+Vop
3300p
2.0k
1.8k
1.0k
+
AOUT+
+
-
2.8Vpp
4.3k
270p
Analog
Out
6.34Vpp
-Vop
Figure 42. External 3rd Order LPF Circuit Example for DSD
Frequency
Gain
20kHz
0.05dB
50kHz
0.51dB
100kHz
16.8dB
DC gain = 1.07dB
Table 33. 3rd Order LPF (Figure 42) Response
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[AK4490]
11. パッケージ
■ 外形寸法図
48pin LQFP (Unit mm)
■ 材質・メッキ仕様
Package molding compound:
Lead frame material:
Lead frame surface treatment:
Epoxy, Halogen (bromine and chlorine) free
Cu
Solder (Pb free) plate
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[AK4490]
■ マーキング
AKM
AK4490EQ
XXXXXXX
￥0VT
48
1
1) AKM Logo
2) Pin #1 indication
3) Date Code: XXXXXXX(7 digits)
4) Marking Code: AK4490EQ
12. 改訂履歴
Date (Y/M/D)
14/04/23
14/07/14
Revision
00
01
Reason
初版
仕様変更
Page
Contents
1
誤記訂正
7
2. 特長 電源電圧
VDD1/2=4.75～5.25V→VDD1/2=4.75～7.2V
5. ピン配置と機能説明
■機能説明
23 VCMR
Normally connected to VREFLL with a 10uF electrolytic cap.
→Normally connected to VREFLR with a 10uF electrolytic
cap.
38 VCML
Normally connected to VREFLR with a 10uF electrolytic cap.
→Normally connected to VREFLL with a 10uF electrolytic
cap.
MS1648-J-03
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[AK4490]
12. 改訂履歴
Date (Y/M/D)
14/07/23
Revision
01
Reason
誤記訂正
Page
4
仕様変更
9
Contents
4. ブロック図
Volume bypassの線を追加
6. 絶対最大定格
Power Supply, ADDL/R: 7.5 → 7.2V (max.)
Note 3 絶対最大定格以上の静電気ノイズや電圧印加（オー
バーシュート含む）の影響を抑圧するために、少なくとも
VDDL-VSSL 間と VDDR-VSSR 間に 0.1uF 以上のデカップ
リングコンデンサを挿入してください。
7. 推奨動作条件
Analog, ADDL/R: 5.25 → 7.2V (max.)
Note14. “入力レジスタにセットされてから”を削除
Note15. “入力レジスタにセットされてから”を削除
9.機能説明 ■システムクロック
“動作中にMCLKまたはLRCKが止まった場合は、AK4490
は自動的にリセット状態になり、アナログ出力はAVDD/2
電圧(typ)を出力します。”→“動作中にMCLKまたはLRCK
が止まった場合は、AK4490は自動的にリセット状態にな
り、アナログ出力はHi-zとなります。”
9.機能説明 [2] DSD mode
“動作中にMCLKまたはLRCKが止まった場合は、AK4490
は自動的にリセット状態になり、アナログ出力はAVDD/2
電圧(typ)を出力します。”→“動作中にMCLKまたはLRCK
が止まった場合は、AK4490は自動的にリセット状態にな
り、アナログ出力はHi-zとなります。”
Table18.以降の記述を削除
誤記訂正
誤記訂正
誤記訂正
11
15
27
誤記訂正
32
誤記訂正
41
記述追加
誤記訂正
42
49
Table 27. Mode
1→Sound Setting 1
2→Sound Setting 2
3→Sound Setting 3
4→Reserved
“■ 特性( DSD)” のページを追加
■レジスタコントロールインタフェース
記述追加
54
■レジスタマップ
“マスタクロックが供給されていない時は”を削除
“3線シリアルコントロールモードではデータ読み出しを
サポートしません。
I2Cバスコントロールモードでは読み出しをサポートし
ます。”
14/08/07
02
記述追加
54-58
■詳細説明
各アドレスに “R(I2C)/W“を追加
誤記訂正
1
仕様変更
9
誤記訂正
27
2. 特徴
“Filter bypass mode”を削除
6. 絶対最大定格
Power Supply, ADDL/R: 7.2 → 7.5V (max.)
9.機能説明 ■システムクロック1. Manual Setting Mode
(ACKS pin = “L”)
”DFS1 bitは“0”に固定されます。”→”DFS1-0 bitは“00”に固
定されます。”
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[AK4490]
12. 改訂履歴
Date (Y/M/D)
14/08/07
Revision
02
Reason
誤記訂正
Page
11
28
30
54
14/11/14
03
誤記訂正
20
Contents
■シャープロールオフ・フィルタ(fs=192kHz)
VREFHL/R=VDDL/R=4.75  7.25V
→VREFHL/R=VDDL/R=4.75  7.2V
9.機能説明 ■システムクロック1. Manual Setting Mode
(ACKS pin = “L”) Table 3
88.2kHzと96kHzの仕様を削除
9.機能説明 ■システムクロック2. Auto Setting Mode
(ACKS bit = “1”)
”DFS1-0 bitの設定は不要”→”DFS2-0 bitの設定は不要”
ECS: Ex DF I/F Mode Clock Setting
0: Disable: Internal Digital Filter Mode (default)
→0: WCK=768kHz mode (default)
1: Enable: External Digital Filter Mode
→1: WCK=384kHz mode
Master Clock Timing
Minimum Pulse Widthの記述を追加訂正
External Digital Filter Mode
WCK Periodを追加訂正
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[AK4490]
重要な注意事項
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じます。
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