NJU8725 デジタルオーディオ用Ｄ級アンプ 概 外 要 形 NJU8725 は、6 次∆Σ変換技術を使った 800mW 出力 のデジタルオーディオ用Ｄ級アンプです。 デジタルア ッテネータ，ソフトミュート，ディエンファシスを内蔵 し、オーディオ信号はデジタル入力−PWM 出力となり、 出力に簡単な LC 型ローパスフィルタを接続することで アナログオーディオ信号出力を得ることが出来ます。 NJU8725 は、Ｄ級動作により電力効率が高いのでバッ テリーを電源とする機器に最適です。 特 NJU8725V 徴 ２チャンネル BTL 出力機能 6 次 32fS オーバーサンプリング∆Σ+PWM 内蔵 8 倍オーバーサンプリングデジタルフィルタ内蔵 サンプリング周波数 最大 96ｋHz ディエンファシス 32kHz，44.1kHz，48kHz システムクロック 256fS デジタルファンクション アッテネータ 107step，LOG 特性 ソフトミュート オーディオデータ入力フォーマット 16bit, 18bit I2S, 右詰め／左詰めデータフォーマット 短絡保護回路内臓 ロジック電源電圧 2.4∼3.6V ドライバ電源電圧 VDD∼5.25V CMOS 構造 外形 SSOP24 / QFN28-N1 NJU8725KN1 1 2 3 MUTE VDDL OUTLP VSSL OUTLN VDDL MODE RST VSS 4 5 6 7 8 9 10 11 12 24 23 22 21 20 19 18 17 16 15 14 13 SSOP24 Ver.2008-07-29 F0/DATA F1/REQ F2/SCK DIN VDDR OUTRP VSSR OUTRN VDDR LRCK BCK MCK 28 1 MUTE VDDL OUTLP VSSL VSSL OUTLN VDDL DIN VDDR OUTRP VSSR VSSR OUTRN VDDR MODE RST VSS MCK BCK LRCK NC VDD STBY TEST TEST STBY VDD F0/DATA F1/REQ F2/SCK NC 端子配列 QFN28-N1 -1- NJU8725 ブロック図 VDD VSS RST パワーオン リセット回路 短絡保護 VDDL OUTLP 同期回路 VSSL VDDL MCK LRCK BCK DIN MUTE STBY MODE F0/DATA F1/REQ F2/SCK -2- シリアル オーディオデータ インターフェース 8fS オーバーサンプリング デジタルフィルタ 32fS 6 次∆Σ + PWM OUTLN VSSL VDDR OUTRP システム コントローラ VSSR VDDR OUTRN VSSR Ver.2008-07-29 NJU8725 NJU3555 端子説明 SSOP24 1 No. QFN28-N1 26 記 号 I/O 機 能 VDD − ロジック電源端子：VDD=3.3V スタンバイコントロール端子 L:スタンバイ H：通常動作 テスト切替端子 通常はロジック GND へ接続してください。 ミュートコントロール端子 L：ミュート H：通常動作 Lch 電源端子：VDDL=VDD ~ 5.0V Lch 正出力端子 Lch GND 端子：VSSL=0V Lch 負出力端子 Lch 電源端子：VDDL=VDD ~ 5.0V ファンクション設定モード切替端子 L：パラレル設定 H：シリアル設定 リセット端子 L：リセット H：通常動作 ロジック GND 端子：VSS=0V マスタークロック入力端子（256fS） ビットクロック端子（MCK と同期） L/R チャネルクロック端子（MCK と同期） Rch 電源端子：VDDR=VDD ~ 5.0V Rch 負出力端子 Rch GND 端子：VSSR=0V Rch 正出力端子 Rch 電源端子：VDDR=VDD ~ 5.0V オーディオデータ入力端子 MODE=L：オーディオデータフォ−マット設定端子 2 MODE=H：制御レジスタシリアルデータシフトクロック端子 シフトレジスタは SCK 信号の立ち上がりに同期して制御デー タを取り込みます。 MODE=L：オーディオデータフォ−マット設定端子 1 MODE=H：制御レジスタシリアルデータ要求端子 MODE=L：オーディオデータフォ−マット設定端子 0 MODE=H：制御レジスタシリアルデータ端子 未接続端子 2 27 STBY I 3 28 TEST I 4 1 MUTE I 5 6 7 8 9 2 3 4,5 6 7 VDDL OUTLP VSSL OUTLN VDDL − O − O − 10 8 MODE I 11 9 RST I 12 13 14 15 16 17 18 19 20 21 10 11 12 13 15 16 17,18 19 20 21 VSS MCK BCK LRCK VDDR OUTRN VSSR OUTRP VDDR DIN − I I I − O − O − I 22 23 F2/SCK I 23 24 F1/REQ I 24 25 F0/DATA I − 14,22 NC − 入力端子構成 VDD 入力端子 IC 内部回路 VSS Ver.2008-07-29 -3- NJU8725 機能説明 (1) 信号出力 信号出力は矩形波で出力されます。 アナログ信号にするには、2 次以上の LC 型 LPF が必要です。 また、 出力ドライバの電源 VDDL，VDDR，VSSL，VSSR は、電圧変動に対してレスポンスの良いスイッチング電源等で供 給して下さい。 出力波形の歪みは、電源の安定度に依存します。 (2) マスタークロック 内部動作用クロックとしてサンプリング周波数の 256 倍のクロックを MCK 端子に入力します。 (3) リセット RST 端子を 3ms 以上 LOW レベルにすることで内部回路のリセットを行います。 このリセット信号は内部 でクロックに同期化されます。 また、内部にパワーオンリセット信号を生成する回路を内蔵してこの信号と論 理 OR 処理を行っています。内部リセット信号が発生すると、ファンクション設定レジスタは初期化されます。 また、出力端子は、ハイ・インピーダンス状態となります。 3ms 以上 RST 端子 出力状態 ｵｰﾃﾞｨｵ 約 540ms 1024/fs BPZ ｱﾝﾐｭｰﾄ Hi-Z Hi-Z ･･･ ﾊｲ･ｲﾝﾋﾟｰﾀﾞﾝｽ ｵｰﾃﾞｨｵ BPZ ･･･ ﾊﾞｲﾎﾟｰﾗｾﾞﾛ fs=44.1ｋHzの場合、1/fsに比例して時間は変化します。 図 1. リセット動作 (4) 8fS オーバーサンプリングデジタルフィルタ サンプリング周波数を 8 倍にして、オーディオデータの補間と折り返しノイズの低減を行います。 また、シリアルファンクション設定によるアッテネーション及びディエンファシスも行います。 (5) 32fS 6 次∆Σ+PWM 8fS オーバーサンプリングデジタルフィルタからのオーディオデータを 32fS の 1 ビット PWM データに変換 します。 (6) 短絡保護回路 出力端子を GND に短絡させた場合及び出力端子間を短絡させた場合、出力端子をハイ・インピーダンス状 態にして、IC を破壊から保護します。 マスタークロックが入力されていれば、自動的に復帰します。 入力されていない場合は復帰しません。 -4- Ver.2008-07-29 NJU8725 NJU3555 (7) システムコントローラ (7-1) スタンバイ STBY 端子を LOW レベルにすることにより、NJU8725 は、待機状態になります。 この時、デジタル オーディオフォーマット, アッテネーション値, ディエンファシスの設定, アッテネーション遷移時間の 設定は保持され、出力端子は、ハイ・インピーダンス状態となります。 (7-2) ファンクション設定モード NJU8725 にはファンクション設定方法が 2 種類あります。MODE 端子により設定方法を切り替えます。 MODE 0 1 設定方式 パラレル シリアル 機 能 オーディオデータフォーマット設定 制御レジスタシリアルデータ端子 適応端子 F0, F1, F2 DATA, REQ, SCK ここでいうパラレル設定とは端子から直接ファンクション設定を行うことで、シリアル設定とは 3 線式 シリアル設定を意味します。 この MODE の切り替えにより、F0/DATA、F1/REQ、F2/SCK 端子の機能が 切り替わります。 F0，F1，F2 端子の機能は「(8-5)F0,F1,F2」を参照して下さい。 DATA、REQ、SCK 端子は「(8)制御レジスタ」を参照して下さい。 (7-3) ミュート MUTE 端子を LOW レベルにすることにより、ソフトミュート動作を行います。 ミュート動作により現 在設定されているアッテネーション値から-∞へデジタルアッテネータが動作します。 また、この端子が HIGH レベルになると-∞から現在設定されたアッテネーション値へアッテネーション値が変化します。 MUTE 0 1 Ver.2008-07-29 アッテネーション値 -∞ 設定値 -5- NJU8725 (8) シリアルオーディオデータインターフェース (8-1) 入力データの形式 I2S, 左詰めデータフォーマット, 右詰めデータフォーマットの 3 種類のフォーマット形式と 16bit, 18bit の 2 種類のビット数を選択できます。 (8-2) 入力タイミング DIN に入力されたシリアルデータは、BCK の立ち上がりエッジで内部シフトレジスタに取り込まれます。 取り込まれたシリアルデータは、LRCK に入力したサンプルレートクロック（fS）の立ち上がり/立ち下が りエッジによって次のように転送されます。 データフォーマット I2S 左詰め 右詰め 立ち上がりエッジ Lch 入力レジスタ Rch 入力レジスタ Rch 入力レジスタ 立ち下がりエッジ Rch 入力レジスタ Lch 入力レジスタ Lch 入力レジスタ BCK，LRCK は，MCK に同期させる必要があります。 Left Channel LRCK Right Channel BCK DIN 15 14 13 15 14 13 1 0 1 0 図 3.1. 16 ビット I2S データフォーマット Right Channel LRCK Left Channel BCK DIN 15 14 13 15 14 13 1 0 15 1 0 図 3.2. 16 ビット 左詰めデータフォーマット Right Channel LRCK Left Channel BCK DIN 0 15 14 3 2 1 0 15 14 3 2 1 0 図 3.3. 16 ビット 右詰めデータフォーマット -6- Ver.2008-07-29 NJU8725 NJU3555 Left Channel LRCK Right Channel BCK DIN 17 16 15 17 16 15 1 0 1 0 図 3.4. 18 ビット I2S データフォーマット Right Channel LRCK Left Channel BCK DIN 17 16 15 17 16 15 1 0 1 0 17 図 3.5. 18 ビット 左詰めデータフォーマット Right Channel LRCK Left Channel BCK DIN 0 17 16 3 2 1 0 17 16 3 2 1 0 図 3.6. 18 ビット 右詰めデータフォーマット (8-3) 同期外れ時の動作 LRCK に対して、MCK が±10 クロック以上変動し、同期外れが検出されると、アッテネータの値を-∞ にします。 LRCK が MCK に再同期すると、アッテネータは所定の値に戻ります。 内部状態 正常動作 同期外れ 正常動作 設定値 アッテネーション値 設定値 -∞ 図 4. 同期外れ時の動作 Ver.2008-07-29 1024/fS -7- NJU8725 (9) 制御レジスタ ファンクション設定モードを MODE 端子によりシリアル設定とした場合、各種モードを制御レジスタイン ターフェースでコントロール可能です。 制御データは F2/SCK の立ち上がりで取り込まれ、F1/REQ 信号の 立ち上がりエッジで制御レジスタにセットされます。 この立ち上がりエッジにおける最新の 8 ビットデータ が有効となります。 F1/REQ F2/SCK F0/DATA B7 B5 B6 B4 B2 B3 B1 B0 図 5. 制御レジスタコントロールタイミング (9-1) シリアル･データフォーマット B7 B6 B5 B4 B3 0 ATTN6 ATTN5 ATTN4 ATTN3 1 0 0 0 0 1 0 0 1 F2 1 0 1 0 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 上記以外のデータ設定は行わないでください。 B2 ATTN2 0 F1 0 0 0 MUTT2 0 B1 ATTN1 DEMP1 F0 0 0 0 MUTT1 0 B0 ATTN0 DEMP0 MUTE RST TEST 0 MUTT0 TRST (9-2) ATTN6∼ATTN0 B7=0 の時、B6∼B0 の値はアッテネーションデータとなります。 この値が設定されると MUTT2∼ MUTT0 で設定された遷移時間によりアッテネーション値が変化します。アッテネータの減衰量 (ATT) は 次式により決まります。 ATT が 14h 以下になると、アッテネータの減衰量は -∞ になります。 リセット時は、-∞ にセットされます。 （ファンクション設定モードがパラレル設定の時、ATT は 0dB に固定されます。） ATT=DATA -121[dB] DATA：アッテネータ設定値 7Fh=6dB 7Eh=5dB 7Dh=4dB : 79h=0dB : 16h=-99dB 15h=-100dB 14h=-∞ 13h=-∞ : 00h=-∞ (初期値) -8- Ver.2008-07-29 NJU8725 NJU3555 (9-3) DEMP1，DEMP0 ディエンファシスの ON/OFF 及びサンプリング周波数の設定を行います。 DEMP1 DEMP0 ディエンファシス 初期値 0 0 OFF ○ 0 1 32kHz 1 0 44.1kHz 1 1 48kHz (9-4) MUTE ソフトミュート動作を行います。 このフラグは、MUTE 端子と同機能です。 MUTE ミュート 初期値 0 OFF ○ 1 ON (9-5) F0，F1，F2 オーディオ入力データのフォーマットを選択します。 このフラグはパラレル設定（MODE=0）時の F0/DATA，F1/REQ，F2/SCK 端子と同機能です。 F0 F1 F2 データフォーマット ビット数 初期値 0 0 0 I2S 16 ○ 0 0 1 16 左詰め 0 1 0 16 右詰め 1 0 0 I2S 18 1 0 1 18 左詰め 1 1 0 18 右詰め (9-6) RST このフラグを １ にすることで制御レジスタの初期化及びデジタルフィルタ、PWM モジュレータが 初期化されます。 RST リセット動作 初期値 0 通常動作 ○ 1 リセット (9-7) TRST このフラグを １ TRST 0 1 にすることでデジタルフィルタ、PWM モジュレータが初期化されます。 データバス初期化 初期値 通常動作 ○ リセット (9-8) MUTT2∼MUTT0 アッテネータの遷移時間を設定します。 この遷移時間はアッテネータが 1step 変化する時間です。 MUTT2 MUTT1 MUTT0 遷移時間 初期値 0 0 0 1 / fS ○ 0 0 1 2 / fS 0 1 0 4 / fS 0 1 1 8 / fS 1 0 0 16 / fS 1 0 1 32 / fS 1 1 0 64 / fS 1 1 1 128 / fS Ver.2008-07-29 -9- NJU8725 (10) パワーオンシーケンス スタンバイ動作なしに、動作中に MCK を停止させないで下さい。停止させると、OUTLP、OUTLM、 OUTRP、OUTRM からポップノイズが出ます。 VDDD RST STBY MCK 1ms 以内 3ms 10ms 以上 以上 - 10 - 500ms 以上 Ver.2008-07-29 NJU8725 NJU3555 絶対最大定格 (Ta=25°C) 項 目 記 号 VDD VDDL VDDR Vin Topr Tstg 定 格 値 単位 -0.3 ∼+4.0 V 電源電圧 -0.5 ∼+5.5 V -0.5 ∼+5.5 V 入力電圧 -0.3∼VDD+0.3 V 動作温度 -40 ∼ +85 °C 保存温度 -40 ∼+125 °C 600(SSOP24) 許容損失 PD mW 640 (QFN28-N1) * * : JEDEC 準拠の 2 層基板実装時 注1) 電圧は全て VSS= VSSR= VSSL=0V を基準とした値です。 注2) 絶対最大定格を超えて LSI を使用した場合、LSI の永久破壊となることがあります。 また、通常動作では 電気的特性の条件で使用することが望ましく、この条件を超えると LSI の誤動作の原因になると共に、LSI の信頼性に悪影響を及ぼすことがあります。 注3) 安定して動作させるために、VDD-VSS、VDDR-VSSR、VDDL-VSSL 間にデカップリングコンデンサを挿入してくだ さい。 電気的特性 (特記無き場合, Ta=25°C, VDD=VDDL=VDDR=3.3V, fS=44.1kHz, 入力信号周波数=1kHz, 入力信号レベル=Full Scale, MCK=256fS, 測定帯域=20Hz∼20kHz, 負荷インピーダンス=8Ω, 2 次 34kHz LC フィルタ(Q=0.85)追加時) 項 目 VDDL,VDDR 動作電圧範囲 VDD 動作電圧範囲 記号 条 件 Eeff 出力電力効率 出力 THD THD 出力電力 Po S/N ダイナミックレンジ チャネルセパレーション チャンネル間出力レベル差 最大ミュート減衰量 帯域内リップル SN Drange Echn CHD MAT PR 消費電流 (スタンバイ時) IST 消費電流 (無信号入力時) IDD VIH VIL ILK 入力電圧 入力リーク電流 注4) 出力電力効率(%) Ver.2008-07-29 = VDDL=VDDR=5V 出力 THD=10% Vo=-6dB VDDL=VDDR=5V 出力 THD=10% A weight A weight EIAJ(1kHz) 20Hz ~ 20kHz MCK, BCK, LRCK, DIN 停止 無負荷 MIN VDD 2.4 TYP 3.3 MAX 5.25 3.6 単位 V V 注 80 - - % 4 - - 0.1 % - 800 - mW/ch 85 85 60 90 - 90 90 - 3 ±1 dB dB dB dB dB dB - - 10 µA 0.7VDD 0 - 13 - 20 VDD 0.3VDD ±1.0 mA V V µA OUTL 出力電力+OUTR 出力電力（W） VDDL 消費電力＋VDDR 消費電力（W） × 100 - 11 - NJU8725 注5) アナログ AC 特性テスト環境 図 6.にアナログ AC 特性の測定環境を示します。 NJU8725 のアナログ AC 特性は、評価ボード上にあ る 2 次 LC 型 LPF で高域のノイズを落として評価ボードから取り出し、オーディオアナライザ上のフィル タで正確に帯域制限して各種特性を測定しています。 デジタル データ デジタル オーディオ インターフェース レシーバ NJU8725 2次 LC LPF NJU8725 評価ボード フィルタ 歪率計 オーディオアナライザ 図 6. アナログ AC 特性 測定環境 2 次 LPF : fC=34kHz, 応用回路例中にある LPF の定数を使用 フィルタ : 22Hz HPF + 20kHz 10 次 LPF (S/N とダイナミックレンジ測定時は A-Weighting Filter 有り) - 12 - Ver.2008-07-29 NJU8725 NJU3555 タイミング特性 • マスタークロック入力 tMCKH tMCKL MCK tMCKI (特記無き場合, Ta=25°C, VDD=VDDL=VDDR=3.3V) 項 目 MCK 周波数 MCK クロック幅（H） 記号 fMCKI tMCKH MCK クロック幅（L） tMCKL 条 件 256fS MIN 7.28 12 TYP - MAX 27.648 - 単位 MHz ns 12 - - ns 注6) tMCKI は MCK 信号の周期を示します。 • リセット入力 tRST RST (特記無き場合, Ta=25°C, VDD=VDDL=VDDR=3.3V) 項 目 記号 tRST リセット時間 • 条 件 MIN 3 TYP - MAX - 単位 ms tBCLK デジタルオーディオ信号インターフェース BCK tBLR tLRB tBCKL tBCKH LRCK tDS tDH DIN 項 目 オーディオ D/A サンプルレート DIN セットアップ時間 DIN ホールド時間 BCK クロック幅 BCK クロック幅 (H) BCK クロック幅 (L) LRCK ホールド時間 LRCK セットアップ時間 Ver.2008-07-29 記号 fS tDS tDH tBCLK tBCKH tBCKL tBLR tLRB 条 件 (特記無き場合, Ta=25°C, VDD=VDDL=VDDR=3.3V) MIN TYP MAX 単位 28 100 KHz 20 ns 20 ns 1/(128fS) ns 20 ns 20 ns 20 ns 20 ns - 13 - NJU8725 • 制御レジスタインターフェース tRQH tREH tRQS F1/REQ tSCL tSCH F2/SCK tSCK B6 B7 F0/DATA B5 B4 B2 B3 B1 B0 tDAS tDAH 項 目 F2/SCK クロック幅 記号 tSCK F2/SCK クロック幅 (H) tSCH 条件 (特記無き場合, Ta=25°C, VDD=VDDL=VDDR=3.3V) MIN TYP MAX 単位 2 µs 0.8 - - µs F2/SCK クロック幅 (L) tSCL 0.8 - - µs F0/DATA セットアップ時間 tDAS 0.8 - - µs F0/DATA ホールド時間 tDAH 0.8 - - µs F1/REQ クロック幅 (H) tREH 1.6 - - µs F2/SCK セットアップ時間 tRQS 0.8 - - µs F1/REQ ホールド時間 tRQH 0.8 - - µs • 入力信号 立ち上がり/立ち下がり時間 tUP tDN (特記無き場合, Ta=25°C, VDD=VDDL=VDDR=3.3V) 項 目 記号 条 件 MIN TYP MAX 単位 立ち上がり時間 tUP - - 100 ns 立ち下がり時間 tDN - - 100 ns 注7) 全てのタイミングは VDD の 30%および 70%を基準に規定されます。 - 14 - Ver.2008-07-29 NJU8725 NJU3555 応用回路例 •A915BY-220M は東光㈱の製品です。 詳しくは、同社発行の技術資料を参照 して下さい。 A915BY-220M 10µF 12(10) 22µH VDD 22µH VSS OUTLN 8(6) モード コントロール 10(8) 24(25) 23(24) 22(23) 11(9) 2(27) 4(1) 3(28) MODE F0/DATA F1/REQ F2/SCK RST STBY MUTE TEST A915BY-220M 1.0µF 19(19) 22µH 22µH OUTRN VDDL VDDL VSSL VDDR VDDR VSSR Speaker 8Ω 1.0µF DIN OUTRP NJU8725 デジタル オーディオ データ 13(11) 14(12) MCK 15(13) BCK 21(21) LRCK 8Ω 1.0µF 0.1µF 1(26) 3.3V 6(3) 1.0µF OUTLP 17(16) Speaker A915BY-220M 5(2) 100µF 9(7) 2.2µF Switching Regulator 2.2µF 7(4,5) 2.2µF 20(20) 16(15) 2.2µF 2.2µF 18(17,18) * ( )内は QFN28-N1 の端子番号です。 注8) 電源端子間には，必ずデカップリングコンデンサを接続して下さい。 注9) ドライバの電源、 VDDL=VDDR は、過度応答性の良いスイッチング電源を使用して下さい。 過度応答性が悪 い電源を使用した場合、歪率が悪化します。 注10) 本回路は、応用例を示すものであり、特性の保証を行うものではありません。 ご使用に際しては、シス テムに合わせた回路定数の検討を十分に行って下さい。 ＜注意事項＞ このデータブックの掲載内容の正確さには 万全を期しておりますが、掲載内容について 何らかの法的な保証を行うものではありませ ん。とくに応用回路については、製品の代表 的な応用例を説明するためのものです。また、 工業所有権その他の権利の実施権の許諾を伴 うものではなく、第三者の権利を侵害しない ことを保証するものでもありません。 Ver.2008-07-29 - 15 -