微細化に堪え得る オンチップSRAM ワード線電位制御の効果を知る 平林 修 東芝 セミコンダクター社 半導体研究開発センター IC の製造プロセスの微細化を進めるには、それに伴って生じる新たな課題に 対処していかなければならない。そうした課題の1つが、プロセスばらつきの 影響に堪え得るオンチップの SRAMを開発することである。今後も、SRAM の微細化トレンドを維持するためには、従来とは異なる技術的な工夫を盛り 込む必要がある。 微細化で生じる問題 SRAMは、CMOS ICのオンチップメ モリーとして多用されている。ICの開 発者 / 利用者にとっては、最も身近な メモリーだと言えよう。オンチップメ モリーとして用いられる理由としては、 特殊なプロセスを必要としないので製 造が容易であることや、リフレッシュ動 作などが不要なので使いやすいことが 挙げられる。 その半面、SRAMは製造プロセスの 微細化に伴う諸問題にいち早く直面し ている存在だとも言える。そのため、 近年は、この点について学会などで盛 んに議論が行われている。単位面積当 たりの記憶容量を増やすことを目的と し、SRAMのメモリーセルには、通常の ロジック回路で使用されるものよりも 微細なトランジスタが使用される。結 果として、最先端プロセスを使用した IC の設計では、微細化に伴う問題が SRAMにおいて最初に顕在化している のである。 では、プロセスの微細化によりトラン ジスタの素子サイズが小さくなること で何が問題になるのだろうか。それは、 トランジスタ特性の局所ばらつきであ る。ここで言う局所ばらつきとは、単一 チップ中のトランジスタ1個ごとに異な る値で生じるばらつきのことを指す。 局所ばらつきが生じる最も大きな原 因は、トランジスタごとの不純物原子 （ドーパント） 数の“揺らぎ”である。トラ ンジスタの微細化により、トランジスタ 1個当たりに注入されるドーパント数が 減少した結果、注入されるドーパント の数や分布の揺らぎが、トランジスタ ごとの閾（しきい） 値電圧（Vth ） に大き な変動を生じさせるのだ。 次ページの図1に、Vthのミスマッチ とトランジスタサイズの関係を示した。 ここで言うVthのミスマッチとは、まっ たく同じ構成のトランジスタを2 つ隣 2009.11 EDN Japan 33 微細化に堪え得る オンチップSRAM ワード線電位制御の効果を知る （b） 80 L 60 W 50 40 30 20 σVth ∝ 10 0 0 5 10 15 1 L×W 20 1/ L×W 〔1/μm〕 図1 Vthのミスマッチとトランジスタサイズの関係 接して配置した場合のVthの差のこと である。これが Vthの局所ばらつきに 相当する。図1（ a） のとおり、隣接した まったく同じサイズのトランジスタで あっても、Vthにはばらつきが生じる。 そして、トランジスタサイズが小さくな るほど、ばらつきは大きくなる。一般 的に、ドーパント数の揺らぎによるVth の局所ばらつきは、トランジスタのチャ ンネル面積（＝ゲート長 L×チャンネル 幅 W）の−1/2 乗に比例することが知 ＊1） られている（図1（ b）） 。チャンネル 面積が小さいほど局所ばらつきは大き くなるため、ICにおいて最も微細なト ランジスタで構成されるSRAMで顕著 な問題となっているのである。 SRAM の微細化トレンド 最近では、オンチップメモリーとして 使用されるSRAM の総容量は数十 M ビットに及ぶ。そのため、SRAMセル の面積の大小がチップ面積に大きなイ ンパクトを及 ぼす。このことから、 SRAMセルに対するスケーリングの要 求は依然として強い。SRAMにおける ディスターブ不良 メモリーセルの面積は、世代ごとに半 分となるスケーリングのトレンドを維 持している（図2） 。各社このトレンド に沿った微細メモリーセルの開発を進 めてきている。 図 2のグラフには、メモリーセルに使 用されているnMOSトランジスタの チャンネル面積のトレンドも併せて示 している。セル全体の面積は、世代ご とに半分になるというトレンドをキー プしているのに対して、トランジスタの チャンネル面積はセル面積ほどには縮 小されなくなっていることが見て取れ る。その理由となっているのが、前述 した局所ばらつきの増大である。チャ ンネル面積をセル面積と同じ比率で縮 小していくと、局所ばらつきが増大し、 メモリーセルが正常に動作しなくなっ てしまう。このため、チャンネル面積は 縮小せず、その他の部分を縮小するこ とにより、セル全体の面積を削減して いるのだ。 このように、微細プロセスにおけるオ ンチップ SRAM のメモリーセルでは、 ばらつきを考慮した上でチャンネル面 ここで、局所ばらつきの増大により 生じるSRAMの問題についてもう少し 詳しく説明しよう。 図3に、一般的な6トランジスタ型の SRAMメモリーセルの回路図とセルレ イアウトを示した。6トランジスタ型セ ルでは、2 つのインバータから成るフ リップフロップによって「0」 、 「1」のデー タを記憶する。読み出し / 書き込みは 2 つの転送ゲートPGを介して行う。通 常、ビット線の対（ BL、/BL ） は電源電 圧に充電されている。読み出し（ディ 1 0.1 1 90 65 45 32 nMOSのチャンネル面積 （正規化値） Vthのミスマッチ 〔mV〕 70 積を確保することが重要となってい る。そして、このことが、セル面積の限 界を作る大きな要因になってきてい る。上述したとおり、現状はチャンネ ル部を縮小できない分、その他の部分 をよりアグレッシブに縮小することで、 セル面積のスケーリングのトレンドを 維持している。しかし、この考え方で は、微細化が進むほどチャンネル部の 割合が増大するので、ますます条件が 厳しくなっていく。従って、今後もト レンドを維持するためには、別の対策 が必要となるのである。 SRAMセル全体の面積 〔μm2〕 （a） 0.1 テクノロジーノード 〔nm〕 図 2 SRAM セルのスケーリングトレンド 実線がセル全体の面積を表し、点線がセル内の nMOSのチャンネル面積を表す。 M. J. M. Pelgrom, et al., "Matching Properties of MOS Transistors," J. Solid-State Circuits, vol. 24, pp.1433-1439, Oct. 1989 ＊1） E. Seevinck, et al., "Static-Noise Margin Analysis of MOS SRAM Cells," J. Solid-State Circuits, vol. 22, pp748-754, Oct. 1987 ＊2） O. Hirabayashi, et al., "A process-variation-tolerant dual-power-supply SRAM with 0.179μ m2 Cell in 4 0 nm CMOS using level-programmable wordline driver," ISSCC Dig. Tech. Papers, pp.458-459, Feb. 2009 ＊3） 34 EDN Japan 2009.11 （a） 回路図 （b） レイアウト WL PU PU PG PG PD BL PG PU PU PG PD PD PD /BL 図 3 6 トランジスタ型 SRAM セル 「0」の保持 局所ばらつきなし 局所ばらつきあり 0.8 0.6 0.4 0.2 0.0 0.0 「1」の保持 0.2 0.4 0.6 VIN 〔V〕 0.8 1.0 ディスターブ不良率 （正規化値） 1.0 VOUT 〔V〕 スターブ） 時にはワード線（ WL ） がハイ レベルになる。フリップフロップのデー タに応じ、一方のビット線が一方のPG を介してローレベルへと放電されるこ とでデータが読み出される。このとき、 ワード線がハイレベルになることで、 PGによってフリップフロップの両出力 がわずかにプルアップされる。その影 響で、この不安定なフリップフロップの データが反転してしまい、データの破壊 という結果に至ることがある。これが、 SRAMのディスターブ不良である。こ の不良モードは、前述したVth の局所 ばらつきによって生じる。 図4は、SRAM セルにおいてフリッ プフロップを構成するインバータ対そ れぞれの入出力特性をX/Y 軸を反転 して重ねたものである。これは「バタ フライカーブ」と呼ばれている。2 つの 曲線の両端にある交点が安定点であ り、これらが 0、1のデータそれぞれを記 憶している状態に当たる。このバタフ ライカーブにおいて、2 つの曲線に囲ま れた領域に内接する正方形の大きさ が、セルの安定度の指標として用いら れている＊2 ）。もし、各トランジスタに 局所ばらつきがなければ、図中の青い 線のような状態になる。一方、局所ば らつきによって各トランジスタの Vth が変動すると、赤い点線のように、バタ フライカーブに歪（ひずみ）が生じる。 その結果、2つの曲線に囲まれた領域に 内接する正方形が小さくなる。さらに 局所ばらつきが大きくなると、曲線が 交わらないものが発生する。この場合、 0、1のデータを保持できず、メモリーセ ルとして正常に機能しなくなってディ スターブ不良となる。ディスターブ不 良の発生確率は、Vth のばらつきの大 きさに依存する。言い換えれば、チャ 100 10-1 10-2 10-3 10-4 10-5 10-6 1.0 1.2 1.4 1.6 1.8 2.0 チャンネル面積 （正規化値） 図 4 バタフライカーブと局所ばらつきの関係 図 5 チャンネル面積とディスターブ不良率の 関係 ンネル面積から大きな影響を受ける。 図5は、 メモリーセルのフリップフロッ プを構成するnMOSトランジスタ （PD） のチャンネル面積とディスターブ不良の 発生確率の関係を表したものである。 この図から、チャンネル面積を1割削減 すると、ディスターブ不良の発生確率が 一桁近く増えてしまうことがわかる。 これがチャンネル面積のスケーリングが 困難になっている理由である。 ここで見方を変えると、回路設計の 工夫などのアプローチにより、不良率 を低減することができれば、その分、 チャンネル面積の縮小を許容できるこ とになる。前述したように、 現状はチャ ンネル面積によってセル面積に限界が 生じている。逆に言えば、チャンネル 面積を縮小できるならば、現状のデザ インルールのままで、さらに小さなメモ リーセルを実現できることになる。ま た、次世代のプロセスでスケーリング のトレンドを維持することも可能にな る。以下では、セル面積の削減を実現 可能にする回路設計によるアプローチ の例として、ワード線電位制御につい て説明する＊3 ）。 2009.11 EDN Japan 35 微細化に堪え得る オンチップSRAM ワード線電位制御の効果を知る 1000 VDD PU PG PU H L PD PG PD BL 0.975 10 1 0.1 0.01 0.80 /BL 1.000 トータルの不良 100 書き込み 不良 ディスターブ 不良 0.85 0.90 0.95 1.00 図 7 ワード線電位制御による不良率の変化 wid_3 wid_2 wid_1 wid_0 PSW px2 px1 /prechg px1 ワード線デコーダ wl_511 blc_511 vm_511 bit_511 blc_0 vm_0 bit_0 MC wl_0 MC MC 電位可変型のワード線ドライバ 注） MC： メモリーセル 図 9 ワード線電位制御に対応した SRAM の構成 ワード線電位制御 一般に、SRAMセルの設計では、読 み出し動作と書き込み動作のバランス を考慮して各トランジスタの駆動力比 を確保することが重要である。図6は、 SRAMにおける読み出しと書き込みの 動作の様子を表している。読み出し時 には、プルダウン用nMOS（PD） の駆動 力に比べて転送ゲートPGの駆動力が 大きいほど、ワード線の選択時にフリッ 0.950 0.925 0.900 0.875 0.850 0.800 VSM （1.0V） VDD （0.8V） px4 ディスターブ不良 0.825 ワード線電位 〔V〕 図 6 読み出し / 書き込み動作 ワード線電位 〔V〕 セルの不良率 （正規化値） WL プフロップ両端の電圧の浮きが大きく なる。そのため、ディスターブ不良が発 生しやすくなる。一方、書き込み時に はビット線のいずれかがローになること でフリップフロップを反転させる。この とき、プルアップ用pMOS（PU） の駆動 力に比べて転送ゲートPGの駆動力が 弱いと、フリップフロップを反転させづ らくなる。そのため、書き込み不良が発 生しやすくなる。通常は、これらのト レードオフを考慮した最適な駆動力比 書き込み不良 FS FF TT SS プロセス条件 SF 図 8 プロセス変動に対するワード線電位制 御の効果 等高線は、セルの不良率を対数で表した上で正 規化したものである。 となるように素子のサイズを設計する。 上述した各トランジスタの駆動力比 （ PD/PUとPG の駆動力比） を、チップ の製造後に調整可能にする方法があ る。それが、本稿で取り上げるワード線 電位制御である。 図7に、ワード線の電位を変えた場 合のメモリーセルの不良率の変化を示 した。ワード線の電位が低い場合、転 送ゲートPG の駆動力が小さくなるの で、書き込み不良が支配的となる。一 方、ワード線の電位が高い場合には ディスターブ不良が増加する。そして、 ワード線電位を最適な値に設定すれ ば、トータルの不良率を最小にするこ とが可能になる。 さらにプロセス変動も盛り込むと、 ワード線電位の変更により図8に示すよ うな結果が得られる。横軸は、nMOS、 pMOSがそれぞれFast（速い） 、Typical （標準） 、Slow（遅い） のいずれのプロセス 条件にあるかを示す。例えば、 「FS」は nMOS が Fast 側に、pMOS が Slow 側 にシフトした条件を表している。また、 等高線は不良率を表し、色が明るいほど G. Gammie, et al., "A 4 5 nm 3 .5 G Baseband-and-Multimedia Application Processor using Adaptive Body-Bias and Ultra-low-Power Techniques," ISSCC Dig. Tech. Papers, pp.258259, Feb. 2008 ＊4） 36 EDN Japan 2009.11 れている。そして、各 pMOSのソース端 子に、2つの電源のうちいずれを供給す るかを選択できるようになっている。す なわち、通常のロジック用電源VDD が供 給されたpMOSと、ロジック用電源より も高い SRAM 用電源 VSM が供給され た pMOSが並列に接続された構成とな る。これにより、2つの電源間をpMOS （a） ワード線ドライバの構成 1.000 VSM （1.0V） VDD （0.8V） W-pVSM TT （25℃） FF （−40℃） FF （90℃） SS （−40℃） SS （90℃） 0.975 W-pVDD WL 0.950 0.925 0.900 0.875 0.850 0.825 具体的な回路構成 0.800 （0,8） （2,6） （4,4） （6,2） （8,0） （W-pVDD,W-pVSM） 図 10 ワード線ドライバの詳細 （a） 直流電流の経路 （b） 直流電流量 200 FF （90℃） VSM （1.0V） VDD （0.8V） pVSM pVDD i WL 直流電流 〔μA〕 次に、ワード線電位制御を行うための 具体的な回路構成について説明する。 近年のハイエンドICでは、SRAM 専用 の電源を導入した設計が多く見受けら れる＊4）。具体的には、通常のロジック 用電源よりも200mVほど高いSRAM 用電源を使用する。これは、ロジック用 電源の電圧をSRAMの動作下限電圧 よりも下げて、チップ全体の消費電力を 減らすことを目的としている。これら2 つの電源を利用することで、ワード線の 電位を両電源間の任意のレベルに設定 することができる。 図9に、ワード線電位制御を利用した SRAMの回路構成を示した。図中の電 位可変型のワード線ドライバは、ワード 線を駆動するためのインバータ回路で ある。この回路では、 ワード線をプルアッ プするpMOSが並列に分割して配置さ で抵抗分割したようなかたちとなり、 ワード線の電位はVDD とVSM の間の値 になる。その値は、VDD の供給された pMOSと、VSM の供給された pMOS の 駆動力比に応じて変更できる。 この駆動力比は、それぞれの電源が 供給されるpMOS のチャンネル幅に よって決めることができる。図10（a） （b） ワード線電位の精度 ワード線電位 〔V〕 不良が少ないという意味である。 各素子の駆動力比は、プロセス条件 に応じて変動する。従って、不良率が 最小になる最適なワード線電位はプロ セス条 件 によっ て異 なる。 通 常 の SRAMでは、ワード線の電位は固定 （＝ 電源電圧） なので、あらかじめあらゆる プロセス変動を考慮して最適値となる ようにセルを設計する。 一方、ワード線の電位を制御するこ とにより、各プロセス条件に応じてワー ド線の電位を最適な値に設定するよう にすれば、各チップのSRAMを不良率 が最小となる部分（図 8の赤色の部分） で動作させられるようになる。このよ うなプロセス変動に応じたワード線電 位制御により、セルの不良率は大幅に 改善する。その分、チャンネル面積を 縮小することが可能になる。 150 100 50 0 （0,8） （2,6） （4,4） （6,2） （8,0） （W-pVDD,W-pVSM） 図 11 ワード線電位制御の問題点 2009.11 EDN Japan 37 微細化に堪え得る オンチップSRAM ワード線電位制御の効果を知る は、チャンネル幅の異なるワード線ドラ イバの概念図である。一方、図10（ b） はVDD が供給されたpMOSのチャンネ ル 幅 W-pVDD と、VSM が 供 給 さ れ た pMOS のチャンネル幅 W-pVSM の比を 変えた場合に、ワード線電位がどのよ うに変化するかを示している。このよ うに、チャンネル幅の比に応じてワード 線の電位が変化することを利用すれ ば、製造後にプロセス条件を判定し、 各 SRAMに適切なワード線電位を設 定することが可能になる。具体的には、 レーザートリミングなどの手法により、 図 9 で言えば wid_3 〜 wid_0 の信号の 設定を行えばよい。 このワード線電位の生成方法のメ リットは、プロセス、温度などの条件が 変わっても、ワード線レベルの変動幅 が±10mVと小さいことである。ワー ド線ドライバに用いるpMOSは、メモ 微細化に対処するためのその他の技術 本稿で紹介したワード線電位制御以外 にも、SRAMセルの安定性を向上するた めの回路技術が存在する。例えば、書き 込み時にアクセスするカラムのセル電源 電圧のみを下げるように動的な制御を行 うことで、アクセスしていないセルを不安 定にすることなく書き込みマージンを改善 ＊A） する方法（図A） や、書き込み時にビッ ト線を負電位にする方法＊B）など、各種の バイアス制御方式が提案されている。 また、セルの面積は増加してしまうが、 セル自体をよりばらつきに強いものに変 更するという考え方もある。例えば、通 常の6トランジスタ型セルに読み出し用 ポートを追加した8トランジスタ型セルを 使用することで、読み出し時のデータ破 ＊C） 壊は起こらなくなる （図 B ） 。 K. Zhang, et al., "A 3-GHz 70-Mb SRAM in 65-nm CMOS Technology With Integrated Column-Based Dynamic Power Supply," J. Solid-State Circuits, vol. 41, pp.146-151, Jan. 2006 書き込み時にアクセスするカラム のみセルの電源電圧を下げる VSM （1.0V） （0.8V） VDD c<0> 選択 c<1> c<2> MC MC MC MC MC MC /prechg 注） MC： メモリーセル 図 A セル電源の動的制御回路 試作による確認 読み出しポートを分離 ＊A ） K. Nii, et al., "A 4 5 -nm Single-port and Dual-port SRAM family with Robust Read/ Write Stabilizing Circuitry under DVFS Environment," Symp. VLSI Circuits, pp.212213, June 2008 Read_WL Write_WL ＊B ） L. Chang, et al., "Stable SRAM Cell Design for the 3 2 nm Node and Beyond," Symp. VLSI Technology, pp.128-129, June 2005 ＊C ） 38 EDN Japan 2009.11 Read_BL Write_BL 図 B 8 トランジスタ型セル リーセルよりも寸法が大きいので、局所 ばらつきの影響はそれほど大きくない。 特性のそろったpMOS同士のチャンネ ル幅比でワード線レベルが決まるため、 変動幅を抑えられるのである。図 7に 示したように、SRAMセルの不良率は、 ワード線の電位に対して敏感であるた め、変動幅を小さくすることが重要な ポイントとなる。 一方、この方法の問題点としては、 消費電流が増加することが挙げられ る。pMOSにより抵抗分割のようなか たちで中間レベルの電位を生成するた め、ワード線の選択時に、2 つの電源間 に直流電流が発生するからである。前 ページの図11（ a） がその電流経路であ り、図11（ b） は直流電流量を表してい る。この直流電流は、2つの電源のちょ うど中間程度の電位を生成しようとし た場合に最大になる。とはいえ、動作 時以外にはこの電流は発生せず、通常 は、全体の動作電流と比べて問題にな らない程度（ 200μA 以下） だと考えら れる。ただし、用途などによっては注 意が必要である。 /Write_BL 最後に、ワード線電位制御を適用し たテストチップの試作結果を紹介する。 この技術を利用すれば、セルの安定性 が高まり、不良率を下げることができ る。そのため、 同じデザインルールでも、 より小さなセル面積を実現可能である。 筆者らは、40nm 世代のトレンドに のっとった既存セル（面積は0.20μm2 ） をベースとし、チャンネル面積を20％ 縮小することでセル全体の面積を10％ 削減した試作品を開発した（写真1） 。 その0.179μm2 という面積は、40nm 世 代のセルとしては現在報告されている 面積は0.179μm2 VSM用の レギュレータ 512Kビット 512Kビット バンドギャップリファレンス 512Kビット 512Kビット 1.0 ■ ● Vout 〔V〕 0.8 写真 2 40nm プロセスで試作した 2Mビットのテストチップ ワード線電位制御なし ワード線電位制御あり 0.6 0.4 0.2 0.0 1.2 SRAM用電源VSM 〔V〕 写真 1 試作したセルの SEM 写真 1.1 1.0 0.9 0.8 0.0 0.2 0.4 0.6 0.8 1.0 PF PP PP PP PP PP PP FP FP PF PP PP PP PP PP FP FP FP PF PF PP PP PP FP FP FP FP PF PF PP PP PP FP FP FP FP PF PF PF FP FP FP FP FP FP PF PF FF FP FP FP FP FP FF PF FF FF FP FP FP FP FP FF FF FF FF FF FP FP FP FF FF FF FF FF FF FF FP FP FF -0.0 〔V〕 VIN 図 12 試作したセルのバタフライカーブ 最小のサイズである。 このセルのバタフライカーブの測定 結果を図12に示した。ワード線の電 位を下げることでバタフライカーブが 大きくなっており、より安定なセルに なっていることがわかる。 図13は、 このセルを搭載した2Mビッ トのテストチップ（写真2） の評価結果 である。これは電源とワード線の電位 を変化させて行った試験の結果であ り、パス、フェイルの判定結果をそれぞ れ「 P」 、 「F 」で表している。nMOS/ pMOS が そ れ ぞ れ Slow/Fast（ SF ） 、 Fast/Slow（FS ） の2 つの条件のチップ について試験した結果を重ねて表記し ており、1文字目が SF 条件のチップの P/F、2 文字目はFS 条件のチップのP/ -0.05 -0.1 -0.15 FF -0.2 ワード線電位の降圧量 （VSM−VWL〔 ）V〕 図13 テストチップの評価結果 Fを表している。例えば、 「PF」という 表記の場合、SF条件のチップはパスで、 FS条件のチップはフェイルという意味 である。 ワード線電位 VWL が固定である従来 の構成は、図のいちばん左列の設定、 すなわちワード線電位の降圧量 （VSM − VWL ） が−0.0Vの条件に相当する。 この 場合、 SRAM用電源VSM が1.2Vであっ ても、FS 条件のチップではフェイルし てしまう。 ここでプロセス条件ごとにワード線 電位制御を行うと、SF 条件のチップの 場合にはワード線電位が最も高い設定 （−0.0V） とすることで、VSM を0.9Vま で下げてもパスする。また、FS 条件の チップの場合には、ワード線電位を 125mV 下げた設定（−0.125V） にする ことで、VSM ＝0.8V でもパスするよう になる。このように、条件ごとに最適 なワード線の電位を設定することで、 0.179μm2 のセルでも安定して動作さ せることが可能である。 ＊ ＊ ＊ 以上、本稿ではプロセスの微細化に 伴う局所ばらつきの問題と、その問題 が SRAMに及ぼす影響について述べ た。その上で、これらの問題への対策 の一例として、ワード線電位制御につ いて説明した。SRAMセルの微細化ト レンドを維持するには、このような回路 技術の導入がますます重要になると考 えられる。 E 2009.11 EDN Japan 39