TC59LM814/06CFT-50,-60
東芝 MOS 形デジタル集積回路 シリコンモノリシック シリコンゲート CMOS
256M ビット ネットワーク FCRAM1
− 4,194,304 ワード × 4 バンク ×16 ビット
− 8,388,608 ワード × 4 バンク ×8 ビット
概
要
TC59LM814/06CFT は、CMOS 技術を用いた 268,435,456 のメモリセルを有するダブルデータレートファーストサイ
クルランダムアクセスメモリ(FCRAMTM)です。構成が異なる 2 製品をラインアップしており、TC59LM814CFT は、
4,194,304 ワードｘ4 バンクｘ16 ビット構成、TC59LM806CFT は、8,388,608 ワードｘ4 バンクｘ8 ビット構成です。
コマンド入力はクロックの立ち上がりエッジに同期して行われますが、データの入出力は DQS の立ち上がり及び立ち下
がりのエッジに同期して行われ、最大で 400M ワード/秒のデータ高速転送ができます。本製品は FCRAMTM 固有のコア
構成の採用により、既存の標準的な DDR SDRAM と比較してより速いサイクルタイムで動作させることが可能です。
TC59LM814/06CFT は高速ランダムサイクル、大メモリ容量、低消費電流等が要求されるワークステーションのセカ
ンダリキャッシュメモリやネットワークのルーター、スイッチ等のバッファーメモリ、コントロールメモリに最適です。
本製品は出力ドライバは軽い負荷環境下においても高速、高品質なデータ転送が可能です。
特
長
主
tCK
要
特
TC59LM814/06CFT
性
CLK サイクルタイム (最小)
-50
-60
CL = 3
5.5 ns
6.5 ns
CL = 4
5 ns
6 ns
tRC
ランダムリード/ライトサイクルタイム (最小)
25 ns
30 ns
tRAC
ランダムアクセスタイム (最大)
22 ns
26 ns
IDD1S 動作平均電流 (シングルバンク) (最大)
190 mA
170 mA
2 mA
2 mA
3 mA
3 mA
lDD2P スタンドバイ平均電流 (パワーダウン) (最大)
lDD6
•
•
•
•
•
•
•
•
•
•
•
注)
セルフリフレッシュ平均電流 (最大)
同期式オペレーション
• 倍周期データレート (DDR)
データの入出力は DS/QS(ライト/リードデータストローブ)の立ち上がり/立ち下がりに同期して行われます。
• 差動式クロック入力 (CLK & CLK )
CS , FN 及び全てのアドレス入力信号は、CLK の立ち上がりエッジで取り込まれます
出力データ(DQS & QS)は CLK と CLK の交点を基準に出力されます。
全てのタイミングは CLK と CLK の交点から定義されます。
最大クロック周波数
: 200 MHz
最大データ転送レート
: 400M ワード/秒
4 バンク独立動作
• ファーストサイクル & ショートレイテンシ
双方向性データストローブ信号
• 分散オートリフレッシュ (最大間隔 7.8 µs)
セルフリフレッシュ
• パワーダウンモード
可変バースト長制御
• ライトレイテンシ = CAS レイテンシ−1
プログラマブル CAS レイテンシ/バースト長
CAS レイテンシ = 3、4
バースト長 = 2、4
構成
TC59LM814CFT: 4,194,304 ワード × 4 バンク × 16 ビット
TC59LM806CFT: 8,388,608 ワード × 4 バンク × 8 ビット
電源電圧
VDD:
2.5 V ± 0.15 V
VDDQ: 2.5 V ± 0.15 V
入出力:
SSTL_2 (Half strength driver)
パッケージ: 400 × 875 mil、66 pin TSOPII、0.65 mm pin pitch (TSOPII66-P-400-0.65)
“FCRAM”は富士通(株)の登録商標です。
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
ピン配置 (上面図)
ピン名称
PIN
NAME
TC59LM814CFT
A0~A14
アドレス入力
BA0, BA1
バンクアドレス
DQ0~DQ7 (×8)
データ入出力
DQ0~DQ15 (×16)
CS
チップセレクト
FN
ファンクションコントロール
PD
パワーダウンコントロール
CLK, CLK
クロック入力
DQS (×8)
ライト/リードデータストローブ
UDQS/LDQS (×16)
VDD
電源 (+2.5 V)
VSS
電源 (グラウンド)
VDDQ
電源 (+2.5 V) (DQ バッファ用)
VSSQ
電源 (グラウンド)
(DQ バッファ用)
基準電圧
VREF
1
2
NC , NC
無接続
TC59LM806CFT
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
NC1
VDDQ
LDQS
NC1
VDD
NC1
NC1
A14
A13
FN
CS
NC1
BA0
BA1
A10
A0
A1
A2
A3
VDD
VDD
DQ0
VDDQ
NC2
DQ1
VSSQ
NC2
DQ2
VDDQ
NC2
DQ3
VSSQ
NC2
NC1
VDDQ
NC2
NC1
VDD
NC1
NC1
A14
A13
FN
CS
NC1
BA0
BA1
A10
A0
A1
A2
A3
VDD
1
2
3
4
5
6
7
8
9
10 400 mil width
11 875 mil length
12
13
14
15 66 pin TSOPII
16
17
18
0.65 mm
19
20 Lead pitch
21
22
23
24
25
26
27
28
29
30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
VSS
VSS
DQ7 DQ15
VSSQ VSSQ
NC2 DQ14
DQ6 DQ13
VDDQ VDDQ
NC2 DQ12
DQ5 DQ11
VSSQ VSSQ
NC2 DQ10
DQ4 DQ9
VDDQ VDDQ
NC2 DQ8
NC1 NC1
VSSQ VSSQ
DQS UDQS
NC1 NC1
VREF VREF
VSS
VSS
NC1 NC1
CLK CLK
CLK CLK
PD
PD
NC1 NC1
A12 A12
A11 A11
A9
A9
A8
A8
A7
A7
A6
A6
A5
A5
A4
A4
VSS
VSS
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
ブロック図
CLK
CLK
PD
CS
FN
DLL
クロック
バッファ
コマンド
デコーダ
他のブロックへ
コントロール
信号
ジェネレータ
バンク #3
バンク #2
バンク #1
BA0, BA1
アドレス
バッファ
アッパーアドレス
ラッチ
ロワーアドレス
ラッチ
リフレッシュ
カウンタ
バースト
カウンタ
データコントロール
&
ラッチデータ回路
A0~A14
ローデコーダ
バンク #0
モード
レジスタ
メモリ
セルアレイ
カラムデコーダ
リード
データ
バッファ
ライトアドレス
ラッチ/
アドレス
コンパレータ
ライト
データ
バッファ
DQ バッファ
DQS
DQ0~DQn
注:
TC59LM806CFT は 4 バンクの 32768 ロウ × 256 カラム × 8 DQ のセルアレイで構成されます。
TC59LM814CFT は 4 バンクの 32768 ロウ × 128 カラム × 16 DQ のセルアレイで構成されます。
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
最大定格
記
号
項
目
定
格
単
位
−0.3~ 3.3
V
電源電圧 (DQ バッファ)
−0.3~VDD+ 0.3
V
VIN
入力電圧
−0.3~VDD+ 0.3
V
VOUT
入力電圧 (DQ ピン)
−0.3~VDDQ + 0.3
V
VREF
入力基準電圧
−0.3~3.3
V
Topr
動作温度 (雰囲気温度)
0~70
°C
Tstg
保存温度
−55~150
°C
Tsolder
はんだ付け加熱温度 (10 秒)
260
°C
PD
消費電力
1
W
IOUT
出力短絡電流
±50
mA
VDD
電源電圧
VDDQ
注:
注
最大定格表に記載された範囲を超える状況下ではデバイスに致命的な損傷をもたらす恐れがあります。本製品の動作は、本
データシートに記述されている動作に関する種々の項目の範囲内でのみ保証されます。最大定格の範囲内であっても長期間最
大定格条件にさらされた場合、デバイスの信頼性に致命的な影響を及ぼす可能性があります。
DC、AC 許容動作条件 (注: 1) (Ta = 0°~70°C)
記
号
項
目
最
小
標
準
最
大
単
位
注
VDD
電源電圧
2.35
2.5
2.65
V
VDDQ
電源電圧 (DQ バッファ)
2.35
VDD
VDD
V
VREF
入力基準電圧
VDDQ/2 × 96%
VDDQ/2
VDDQ/2 × 104%
V
2
VIH (DC)
高レベル入力電圧 (DC)
VREF + 0.2
VDDQ + 0.2
V
5
VIL (DC)
低レベル入力電圧 (DC)
−0.1
VREF − 0.2
V
5
VICK (DC)
差動クロック DC 入力電圧
−0.1
VDDQ + 0.1
V
10
VID (DC)
CLK、 CLK 入力電圧差 (DC)
0.4
VDDQ + 0.2
V
7, 10
VIH (AC)
高レベル入力電圧 (AC)
VREF + 0.35
VDDQ + 0.2
V
3, 6
VIL (AC)
低レベル入力電圧 (AC)
−0.1
VREF − 0.35
V
4, 6
VID (AC)
CLK、 CLK 入力電圧差 (AC)
0.7
VDDQ + 0.2
V
7, 10
VX (AC)
CLK、 CLK 交差電圧 (AC)
VDDQ/2 − 0.2
VDDQ/2 + 0.2
V
8, 10
VISO (AC)
CLK、 CLK 中間レベル (AC)
VDDQ/2 − 0.2
VDDQ/2 + 0.2
V
9, 10
Rev 1.2
2005-06-21
4/39
TC59LM814/06CFT-50,-60
注:
(1)
全ての電圧は VSS、VSSQ を基準にしています。
(2)
VREF レベルは VDDQ (DC)のレベル変動に追従するようにして下さい。
VREF におけるノイズの最大振幅は VREF (DC) ±2%を超えないようにして下さい。
(3)
オーバーシュート定格: パルス幅 5 ns 以下で VIH (max) = VDDQ + 0.9 V 以内。
(4)
アンダーシュート定格: パルス幅 5 ns 以下で VIL (min) = −0.9 V 以内。
(5)
VIH (DC)及び VIL (DC)は現行状態を維持するためのレベル規定です。
(6)
VIH (AC)及び VIL (AC)は新しい論理状態へ変化させるためのレベル規定です。
(7)
VID は CLK 入力レベルと CLK 入力レベルの電位差を意味します。
(8)
最適な VX (AC)は VDDQ/2 です。
(9)
VISO は{VICK (CLK) + VICK ( CLK )} /2 を意味します。
(10)
下図を参照下さい。
CLK
Vx
Vx
Vx
Vx
Vx
VID (AC)
CLK
VICK
VICK
VICK
VISO (min)
VISO (max)
VICK
VSS
|VID (AC)|
0 V Differential
VISO
VSS
外部終端する場合は、終端電圧(VTT)は VREF (DC) ± 0.04 V の範囲にして下さい。
(11)
ピン容量 (VDD, VDDQ = 2.5 V, f = 1 MHz, Ta = 25°C)
記
号
項
目
最
小
最
大
単
位
CIN
入力ピン容量(CLK、 CLK 以外)
2.5
4.0
pF
CINC
クロックピン容量(CLK、 CLK )
2.5
4.0
pF
CI/O
入出力ピン容量(DQ、DQS)
4.0
6.0
pF
1.5
pF
4.0
6.0
pF
CNC
CNC
注:
1
1
NC ピン容量
2
2
NC ピン容量
この項目は抜き取り検査のみで全数検査は実施しておりません。
2
NC ピンは隣接ピンとの容量調整の為、負荷容量を含んでおります。
2
NC ピンは電源及びグラウンドクランプダイオードが付いています。
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
電気的特性 (VDD, VDDQ=2.5V ± 0.15V, Ta = 0~70°C)
最
記
号
項
大
目
単
位
注
-50
-60
IDD1S
動作平均電流
tCK = min、IRC = min、
リード/ライトコマンドサイクリング
0 V ≤ VIN ≤ VIL (AC) (max), VIH (AC) (min) ≤ VIN ≤ VDDQ,
1 バンク動作、バースト長 = 4、
最小 IRC の間にアドレス遷移は 2 回。
190
170
1, 2
IDD2N
スタンバイ平均電流
tCK = min、 CS = VIH、 PD = VIH、
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ、
全てのバンク: 非活性状態、
上述以外の入力信号は 4 × tCK の間に 1 回遷移。
40
35
1, 2
IDD2P
スタンバイ平均電流 (パワーダウン)
tCK = min、 CS = VIH、 PD = VIL (パワーダウン)、
0 V ≤ VIN ≤ VDDQ、
全てのバンク: 非活性状態
2
2
1, 2
IDD5
オートリフレッシュ平均電流
tCK = min、IREFC = min、tREFI = min、
オートリフレッシュコマンドサイクリング
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ、
最小 IREFC の間にアドレス遷移は 2 回。
65
60
1, 2
IDD6
セルフリフレッシュ平均電流
セルフリフレッシュモード
PD = 0.2 V、0 V ≤ VIN ≤ VDDQ
3
3
2
記
号
項
目
mA
最
小
最
大
単
位
注
ILI
入力リーク電流
( 0 V ≤ VIN ≤ VDDQ、測定以外のピンは 0 V)
−5
5
µA
ILO
出力リーク電流
(出力はディセーブル、0 V ≤ VOUT ≤ VDDQ)
−5
5
µA
IREF
VREF 電流
−5
5
µA
出力電流
VOH = VDDQ − 0.4 V
−10
3
出力電流
VOL = 0.4 V
10
3
出力電流
VOH = VDDQ − 0.4 V
−11
3
出力電流
VOL = 0.4 V
11
出力電流
VOH = VDDQ − 0.4 V
−8
3
出力電流
VOL = 0.4 V
8
3
出力電流
VOH = VDDQ − 0.4 V
−7
3
出力電流
VOL = 0.4 V
7
3
IOH (DC)
IOL (DC)
IOH (DC)
IOL (DC)
IOH (DC)
IOL (DC)
IOH (DC)
IOL (DC)
注:
Normal
Output Driver
Strong
Output Driver
Weaker
Output Driver
Weakest
Output Driver
3
mA
1. これらは、tCK、tRC 及び IRC を最小値でサイクリングさせた場合の電流です。電流は過渡的に流れる為、サイクルレー
トに強く依存します。
2. これらの値は VDD – VSS 間の電流値を定義しています。
3. 出力ドライバの選択はエクステンディッドモードレジスタにて行われます。
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
AC 許容動作条件及び特性 (注: 1, 2)
記
号
項
-50
目
-60
単位
注
最小
最大
最小
最大
25
30
3
CL = 3
5.5
12
6.5
12
3, 9
CL = 4
5
12
6
12
3, 9
tRC
ランダムサイクル時間
tCK
クロックサイクル時間
tRAC
ランダムアクセス時間
22
26
3
tCH
クロック高レベル時間
0.45 × tCK
0.45 × tCK
3
tCL
クロック低レベル時間
0.45 × tCK
0.45 × tCK
3
tCKQS
DQS アクセス時間
−0.65
0.65
−0.85
0.85
3, 8
tQSQ
DQS – DQ スキュー
0.4
0.5
4
tAC
クロックアクセス時間
−0.65
0.65
−0.85
0.85
3, 8
tOH
出力データホールド時間
−0.65
0.65
−0.85
0.85
3, 8
tQSPRE
DQS (リード)プリンアンブルパルス
幅
0.9 × tCK
− 0.2
1.1 × tCK
+ 0.2
0.9 × tCK
− 0.2
1.1 × tCK
+ 0.2
3, 8
tHP
クロックハーフピリオド
(tCH, tCL 実最小時間)
min(tCH, tCL)
min(tCH, tCL)
3
tQSP
DQS (リード) パルス幅
tHP− 0.55
tHP− 0.65
4, 8
tQSQV
出力データ有効時間
tHP− 0.55
tHP− 0.65
4, 8
tDQSS
DQS(ライト)立ち上がりエッジセット
アップ時間
0.75 × tCK
1.25 × tCK
0.75 × tCK
1.25 × tCK
3
tDSPRE
DQS(ライト)プリアンブルパルス幅
0.4 × tCK
0.4 × tCK
4
tDSPRES
DQS(ライト)プリアンブルセット
アップ幅
0
0
tDSPREH DQS(ライト)プリアンブルホールド幅
0.25 × tCK
0.25 × tCK
3
tDSP
DQS(ライト)入力パルス幅
0.45 × tCK
0.55 × tCK
0.45 × tCK
0.55 × tCK
4
DQS(ライト)立ち上がり
エッジセットアップ時間
CL = 3
1.3
1.5
3, 4
tDSS
CL = 4
1.3
1.5
3, 4
tDSPST
DQS(ライト)ポストアンブルパルス幅
0.45 × tCK
0.45 × tCK
4
DQS(ライト)ポストアンブ CL = 3
ルホールド時間
CL = 4
1.3
1.5
3, 4
tDSPSTH
1.3
1.5
3, 4
tDSSK
UDQS – LDQS スキュー(x16)
-0.5 × tCK
0.5 × tCK
-0.5 × tCK
0.5 × tCK
tDS
データ入力セットアップ時間
0.5
0.6
4
tDH
データ入力ホールド時間
0.5
0.6
4
tDIPW
データ入力パルス幅
1.5
1.9
tIS
コマンド/アドレス入力セットアップ
時間
0.9
1.0
3
tIH
コマンド/アドレス入力ホールド時間
0.9
1.0
3
tIPW
コマンド/アドレス入力パルス幅
2.0
2.2
tLZ
出力ローインピーダンス時間
−0.65
−0.85
3,6,8
tHZ
出力ハイインピーダンス時間
0.65
0.85
3,7,8
ns
3
Rev 1.2
2005-06-21
7/39
TC59LM814/06CFT-50,-60
AC 許容動作条件及び特性 (注: 1, 2) (続き)
記
号
項
-50
目
-60
単位
最小
最大
最小
最大
注
tQSLZ
DQS 出力ローインピーダンス時間
−0.65
−0.85
3,6,8
tQSHZ
DQS 出力ハイインピーダンス時間
−0.65
0.65
−0.85
0.85
3,7,8
tQPDH
PD 高レベルホールド時間
0
0
tPDEX
パワーダウンイグジット時間
2
2
tT
立ち上がり/立ち下がり時間
0.1
1
0.1
1
tFPDL
PD ロー入力タイミング
(セルフリフレッシュ)
−0.5 × tCK
5
−0.5 × tCK
5
tREFI
オートリフレッシュ間隔(8 回平均)
0.4
7.8
0.4
7.8
tPAUSE
電源投入後安定時間
200
200
ランダムリード/ライトサ
イクル時間 (同一バンク)
CL = 3
5
5
IRC
CL = 4
5
5
1
1
1
1
CL = 3
4
4
CL = 4
4
4
2
2
2
2
3
3
1
1
IRCD
RDA/WRA-LAL コマンド間隔
(同一バンク)
IRAS
LAL-RDA/WRA コマンド間
隔 (同一バンク)
IRBD
ランダムバンクアクセス間隔
(他バンク間)
IRWD
RDA 後 LAL-WRA コマンド BL = 2
間隔 (他バンク間)
BL = 4
IWRD
WRA 後 LAL-RDA コマンド間隔
(他バンク間)
モードレジスタセットサイ CL = 3
クル時間
CL = 4
5
5
IRSC
5
5
IPD
PD ロー入力・入力非活性時間
1
1
IPDA
PD ハイ入力・入力バッファ活性時間
1
1
REF コマンド・
パワーダウン間隔
CL = 3
15
15
IPDV
CL = 4
18
18
オートリフレッシュ
サイクル時間
CL = 3
15
15
IREFC
CL = 4
18
18
ICKD
REF コマンド・クロック入力ディ
セーブル時間
(セルフリフレッシュエントリー時)
16
16
ILOCK
DLL 安定時間
(RDA コマンド間)
200
200
ns
3
3
µs
5
cycle
Rev 1.2
2005-06-21
8/39
TC59LM814/06CFT-50,-60
AC テスト条件
記
号
項
目
定
格
単 位
VIH (min)
高レベル入力電圧 (AC)
VREF + 0.35
V
VIL (max)
低レベル入力電圧 (AC)
VREF − 0.35
V
VREF
入力基準電圧
VDDQ/2
V
VTT
終端電圧
VREF
V
VSWING
入力信号最大振幅
1.0
V
Vr
差動クロック入力基準電圧
VX (AC)
V
VID (AC)
CLK, CLK 入力電圧差
1.5
V
SLEW
入力信号最小移行レート
1.0
V/ns
VOTR
出力信号測定基準電位
VDDQ/2
V
注
VDDQ
VTT
VIH min (AC)
VSWING
VSS
∆T
VREF
Measurement point
VIL max (AC)
Output
RT = 50 Ω
Z = 50 Ω
CL = 30 pF
Output
VREF
∆T
SLEW = (VIH min (AC) − VIL max (AC))/∆T
AC Test Load
注:
(1)
立ち上がり、立ち下がり時間は VIH min (DC)と VIL max (DC)の間で定義されます。
入力信号の立ち上がり、立ち下がりの傾きは一定とします。
(2)
単位が Cycle で記述された項目の値は tCK 値より計算されますが、小数点第 2 位以下は切り上げています。
(例 : tDQSS = 0.75 × tCK, tCK = 5 ns, 0.75 × 5 ns = 3.75 ns → 3.8 ns.)
(3)
これらの項目は、差動クロック(CLK、 CLK )の AC 交差点から定義されます。
(4)
これらの項目は、DQS の遷移信号が VREF 電位と交差するポイントから定義されます。
(5)
tREFI (max)は均等分散リフレッシュの場合に適用されます。
tREFI (min)集中リフレッシュ及び分散リフレッシュのどちらにも適用されます。
tREFI (min)は任意の連続した 8 回のオートリフレッシュコマンド間隔が常に 400ns 以上でなければいけません。
言い換えると、3.2 µs (8 × 400 ns)内に実行可能なオートリフレッシュの回数は、最大で 8 回迄です。
(6)
ローインピーダンスの状態は VDDQ/2 ± 0.2 V に達した状態です。
(7)
ハイインピーダンスの状態は出力バッファが駆動していない状態です。
(8)
これらの項目はクロックのジッターに依存します。これらの項目の値は安定したクロックにおいて測定された場
合のものです。
(9)
“-50”製品を 8.5ns∼12ns( 117MHz∼83MHz )のクロックサイクルで使用される場合には”-60”製品のタイミング
規定に従って下さい。
Rev 1.2
2005-06-21
9/39
TC59LM814/06CFT-50,-60
電源投入
(1)
電源(VDD、VDDQ)を立ち上げる前に PD をロー状態(≤ 0.2 V)にします。
(2)
VDDQ は VDD と同時か VDD より後に立ち上げます。
(3)
VREF は VDDQ と同時ないしは VDDQ よりも後に立ち上げます。
(4)
電源が所望の電位に到達後、クロック(CLK、CLK )を入力し、電源、クロック入力が安定した状態で 200 µs のポー
ズタイムをとります。
(5)
電源とクロックが安定後、NOP 状態(DESL)かつ PD をハイ状態にします。
(6)
エクステンディッドモードレジスタセット(EMRS)コマンドで DLL をイネーブルにし、ドライバストレングスを
セットします。(注 1)
(7)
モードレジスタセット(MRS)コマンドにて CAS レイテンシ(CL)、バーストタイプ(BT)、バースト長(BL)をセット
します。(注 1)
(8)
2 回以上のオートリフレッシュを実行します。(注 1)
(9)
EMRS より 200 クロック後に通常動作可能です。
注:
(1)
ステップ(6)、(7)、(8)は順不同です。
(2)
“ロー”はロジック低レベル状態、”ハイ”はロジック高レベル状態を意味します。
(3)
電源投入シーケンス中の DQ 出力はハイインピーダンス状態になります。
2.5V(TYP)
VDD
2.5V(TYP)
VDDQ
1.25V(TYP)
VREF
CLK
CLK
tPDEX
lPDA
200 us(min)
lRSC
lRSC
lREFC
lREFC
PD
200clock cycle(min)
Command
DESL
RDA MRS DESL
op-code
RDA MRS
DESL WRA REF
DESL
WRA REF
DESL
op-code
Address
EMRS
MRS
DQ
(Input)
Hi-Z
DQS
EMRS
MRS
Auto Refresh cycle
Normal Operation
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
タイミング図
コマンド入力タイミング
tCK
tCK
tCH
tCL
CLK
CLK
tIS
tIH
tIS
1st
CS
2nd
tIS
tIH
2nd
tIPW
tIS
A0~A14
BA0, BA1
tIPW
tIH
tIS
1st
FN
tIH
tIH
tIS
UA, BA
tIH
LA
tIPW
DQS
tDS tDH
tDS tDH
tDIPW
tDIPW
DQ (input)
入力真理値表参照
CLK, CLK タイミング
tCH
tCL
VIH
VIH (AC)
VIL (AC)
VIL
CLK
CLK
tT
tCK
tT
VIH
CLK
VID (AC)
CLK
VX
VX
VX
VIL
Rev 1.2
2005-06-21 11/39
TC59LM814/06CFT-50,-60
リードタイミング (Burst Length = 4)
tCH
tCL
tCK
CLK
CLK
tIS tIH
Input
(control &
addresses)
DESL
tIPW
tQSLZ
CAS latency = 3
DQS
(output)
LAL (after RDA)
tCKQS
tCKQS
tQSP
tCKQS
tQSP
Hi-Z
Hi-Z
Preamble
Postamble
tLZ
DQ
(output)
tQSHZ
tQSPRE
Hi-Z
tQSQV
tQSQ
tQSQ
tQSQV
Q0
Q1
Q2
tAC
tAC
tQSQ tHZ
Hi-Z
Q3
tAC
tOH
tCKQS
tQSLZ
CAS latency = 4
DQS
(output)
tCKQS
tQSP
tCKQS
tQSP
Hi-Z
Postamble
Preamble
tLZ
DQ
(output)
tQSHZ
tQSPRE
Hi-Z
tQSQV
tQSQ
tQSQ
tQSQV
tQSQ
Q0
Q1
Q2
Q3
tAC
tAC
tAC
tHZ
tOH
注: LDQS、UDQS はそれぞれ以下の DQ に対応します。(TC59LM814CFT)
LDQS
DQ0~DQ7
UDQS
DQ8~DQ15
Rev 1.2
2005-06-21 12/39
TC59LM814/06CFT-50,-60
ライトタイミング(Burst Length = 4)
tCH
tCL
tCK
CLK
CLK
tIS tIH
LAL (after WRA)
Input
(control &
addresses)
DESL
tIPW
tDSPSTH
tDQSS
tDSPRES
CAS latency = 3
tDSS
tDSPREH tDSP
tDSP
tDSP
tDSPST
DQS
(input)
tDSS
Preamble
tDSPRE
tDS
Postamble
tDS
tDH tDIPW
DQ
(input)
D0
tDS
tDH
D1
D2
tDH
D3
tDQSS
tDSPRES
CAS latency = 4
tDSS
tDSPSTH
tDSS
tDSP
tDSPREH
tDSP
tDSP
tDSPST
DQS
(input)
Preamble
tDSPRE
Postamble
tDS
tDS
tDH tDIPW
DQ
(input)
D0
tDQSS
D1
tDS
tDH
D2
tDH
D3
tDQSS
注: LDQS、UDQS はそれぞれ以下の DQ に対応します。(TC59LM814CFT)
LDQS
DQ0~DQ7
UDQS
DQ8~DQ15
tREFI, tPAUSE, IXXXX タイミング
CLK
CLK
tREFI, tPAUSE, IXXXX
tIS tIH
Input
(control &
addresses)
tIS tIH
(DESL)
Command
注: “IXXXX”は“IRC”, “IRCD”, “IRAS”等を意味します。
Command
Rev 1.2
2005-06-21 13/39
TC59LM814/06CFT-50,-60
ライトタイミング (x16 品) (Burst Length = 4)
CLK
CLK
Input
(control &
addresses)
WRA
LAL
DESL
CAS latency = 3
tDSSK
tDSSK
tDSSK
tDSSK
tDS
tDS
tDS
tDS
LDQS
Preamble
Postamble
tDH
DQ0~DQ7
tDH
D0
tDH
D1
tDH
D2
D3
UDQS
Preamble
tDS
Postamble
tDS
tDH
DQ8~DQ15
CAS latency = 4
D0
tDS
tDH
tDH
D1
tDS
tDH
D2
D3
tDSSK
tDSSK
tDSSK
tDSSK
LDQS
Preamble
tDS
tDS
DQ0~DQ7
tDS
tDH
tDH
D0
tDS
tDH
tDH
D1
D2
D3
UDQS
Preamble
tDS
tDS
tDH
DQ8~DQ15
D0
tDS
tDH
D1
tDS
tDH
D2
tDH
D3
Rev 1.2
2005-06-21 14/39
TC59LM814/06CFT-50,-60
動作真理値表 (注: 1, 2, 3)
コマンド真理値表 (注: 4)
• 1st コマンド
記
号
項
目
CS
FN
BA1~BA0
A14~A9
A8
A7
A6~A0
DESL
Device Deselect
H
×
×
×
×
×
×
RDA
Read with Auto-close
L
H
BA
UA
UA
UA
UA
WRA
Write with Auto-close
L
L
BA
UA
UA
UA
UA
• 2nd コマンド
記
号
項
目
CS
FN
BA1~
BA0
A14~
A13
A12~
A11
A10~A9
A8
A7
A6~A0
LAL
Lower Address Latch (×16)
H
×
×
V
V
×
×
×
LA
LAL
Lower Address Latch (×8)
H
×
×
V
×
×
×
LA
LA
REF
Auto-Refresh
L
×
×
×
×
×
×
×
×
MRS
Mode Register Set
L
×
V
L
L
L
L
V
V
注:
1. L = Logic Low, H = Logic High, × = either L or H, V = Valid (specified value), BA = Bank Address, UA = Upper Address,
LA = Lower Address
2. 全てのコマンドは各コマンド入力にとって正当な状態で入力されるものとします。
3. SELFX と PDEX を除く全てのコマンドは。CLK の立ち上がりにおける差動クロック入力交差点で取り込まれます。
4. 動作モードは 1 番目のコマンドと 2 番目のコマンドの組み合わせによって決まります。
”状態遷移図”と以下のコマンド表を参照してください
リードコマンド表
注:
コマンド (記号)
CS
FN
BA1~BA0
A14~A9
A8
A7
A6~A0
RDA (1st)
L
H
BA
UA
UA
UA
UA
LAL (2nd)
H
×
×
×
×
LA
LA
5.
注
5
x16 品では、A7 は"×" (L または H)
ライトコマンド表
• TC59LM814CFT
コマンド (記号)
CS
FN
BA1~
BA0
A14
A13
A12
A11
A10~
A9
A8
A7
A6~A0
WRA (1st)
L
L
BA
UA
UA
UA
UA
UA
UA
UA
UA
LAL (2nd)
H
×
×
LVW0
LVW1
UVW0
UVW1
×
×
×
LA
コマンド (記号)
CS
FN
BA1~
BA0
A14
A13
A12
A11
A10~
A9
A8
A7
A6~A0
WRA (1st)
L
L
BA
UA
UA
UA
UA
UA
UA
UA
UA
LAL (2nd)
H
×
×
VW0
VW1
×
×
×
×
LA
LA
• TC59LM806CFT
注:
6. A14~ A11 はライト動作時のバリアブルライトバースト長制御に使用します。
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
動作真理値表 (続き)
バリアブルライト(VW)真理値表
記
号
項
目
VW0
VW1
Write All Words
L
×
Write First One Word
H
×
Reserved
L
L
Write All Words
H
L
Write First Two Words
L
H
Write First One Word
H
H
BL=2
BL=4
注:
7. x16 品では、LVW0 と LVW1 は DQ0~DQ7 の制御、
UVW0 と UVW1 は DQ8~DQ15 の制御。
モードレジスタセットコマンド表
コマンド (記号)
CS
FN
BA1~BA0
A14~A9
A8
A7
A6~A0
RDA (1st)
L
H
×
×
×
×
×
MRS (2nd)
L
×
V
L
L
V
V
CS
FN
BA1~BA0
A14~A9
A8
A7
A6~A0
注:
注
8
8. “モードレジスタ表”を参照して下さい。
オートリフレッシュコマンド表
コマンド
(記号)
現在の状態
Active
WRA (1st)
Auto-Refresh
REF (2nd)
項
目
PD
n−1
n
Standby
H
H
L
L
×
×
×
×
×
Active
H
H
L
×
×
×
×
×
×
CS
FN
BA1~BA0
A14~A9
A8
A7
A6~A0
注
セルフリフレッシュコマンド表
コマンド
(記号)
現在の状態
Active
WRA (1st)
Self-Refresh Entry
項
目
Self-Refresh
Continue
Self-Refresh Exit
PD
注
n−1
n
Standby
H
H
L
L
×
×
×
×
×
REF (2nd)
Active
H
L
L
×
×
×
×
×
×
Self-Refresh
L
L
×
×
×
×
×
×
×
SELFX
Self-Refresh
L
H
H
×
×
×
×
×
×
11
CS
FN
BA1~BA0
A14~A9
A8
A7
A6~A0
注
10
9, 10
パワーダウンコマンド表
項
目
Power Down Entry
Power Down Continue
Power Down Exit
注:
9.
コマンド
(記号)
現在の状態
PDEN
PD
n−1
n
Standby
H
L
H
×
×
×
×
×
×
Power Down
L
L
×
×
×
×
×
×
×
PDEX
Power Down
L
H
H
×
×
×
×
×
×
11
PD は REF コマンドに対して tFPDL の範囲内でロー状態にしなければなりません。
10.
PD をロー状態にする時は、DQ ピンの状態がハイインピーダンス状態後にしてください。
11.
PD をロー状態からハイ状態へ移行した場合、クロックに対して非同期動作となります。
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
動作真理値表 (続き)
現在の状態
PD
n−1 n
CS
FN
アドレス
コマンド
アクション
注
Idle
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN
Row Active for Read
H
H
H
H
L
H
H
L
L
×
H
L
H
L
×
×
×
×
×
×
LA
Op-code
×
×
×
LAL
MRS/EMRS
PDEN
MRS/EMRS
Row Active for Write
H
H
H
H
L
H
H
L
L
×
H
L
H
L
×
×
×
×
×
×
LA
×
×
×
×
LAL
REF
PDEN
REF (self)
Read
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN
H
H
H
×
×
DESL
H
H
H
H
L
H
H
L
L
×
L
L
H
L
×
H
L
×
×
×
BA, UA
BA, UA
×
×
×
RDA
WRA
PDEN
Data Write&Continue Burst Write to
End
Illegal
Illegal
Illegal
Illegal
Invalid
Auto-Refreshing
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN
NOP → Idle after IREFC
Illegal
Illegal
Self-Refresh Entry
Illegal
Refer to Self-Refreshing State
Mode Register
Accessing
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN
NOP → Idle after IRSC
Illegal
Illegal
Illegal
Illegal
Invalid
H
L
×
L
×
×
×
×
×
×
L
H
H
×
×
PDEX
L
H
L
×
×
Invalid
Maintain Power Down Mode
Exit Power Down Mode → Idle after
tPDEX
Illegal
H
L
L
L
×
L
H
H
×
×
H
L
×
×
×
×
×
×
×
×
SELFX
Invalid
Maintain Self-Refresh
Exit Self-Refresh → Idle after IREFC
Illegal
Write
Power Down
Self-Refreshing
注:
NOP
Row activate for Read
Row activate for Write
Power Down Entry
Illegal
Refer to Power Down State
12
Begin Read
Access to Mode Register
Illegal
Illegal
Invalid
Begin Write
Auto-Refresh
Illegal
Self-Refresh Entry
Invalid
Continue Burst Read to End
Illegal
Illegal
Illegal
Illegal
Invalid
13
13
13
13
14
12. 全てのバンクがアイドル状態でなければ禁止コマンドとなります。
13. 指定された状態のバンクに対しての禁止コマンドです。
バンクアドレスによって指定されたバンクによっては、正常な動作が可能です。
14. tFPDL 規定を満たさなければなりません。。
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
モードレジスタ表
MRS (レギュラーモードレジスタセット) (注: 1)
*1
ADDRESS
Register
*1
BA1
BA0
0
0
A14~A8
A7
0
*3
A6~A4
A3
A2~A0
CL
BT
BL
TE
A7
TEST MODE (TE)
A3
BURST TYPE (BT)
0
Regular (default)
0
Sequential
1
Test Mode Entry
1
Interleave
A6
A5
A4
CAS LATENCY (CL)
0
0
×
Reserved
0
1
0
Reserved
0
1
1
3
1
0
0
4
1
0
1
Reserved
1
1
×
Reserved
*2
*2
*2
A2
A1
A0
BURST LENGTH (BL)
0
0
0
0
0
1
2
0
1
0
4
0
1
1
1
×
×
Reserved
Reserved
*2
*2
*2
EMRS (エクステンディッドモードレジスタセット) (注: 4)
ADDRESS
Register
注:
1.
2.
3.
4.
5.
*4
*4
BA1
BA0
0
1
A14~A7
A6
A5~A2
A1
0
DIC
0
DIC
A0
*5
DS
A6
A1
OUTPUT DRIVE IMPEDANCE CONTROL (DIC)
0
0
Normal Output Driver
0
1
Strong Output Driver
1
0
Weaker Output Driver
1
1
Weakest Output Driver
A0
DLL SWITCH (DS)
0
DLL Enable
1
DLL Disable
レギュラーモードレジスタは BA0 = 0 と BA1 = 0 の組み合わせによって選択されます。
レギュラーモードレジスタ中の“Reserved”にはセットしないで下さい。
テストモードは特殊な動作モードの為、レギュラーモードレジスタの際の A7 は“0” (ロー状態)にセットして下さい。
エクステンディッドモードレジスタは BA0 = 1 と BA1 = 0 の組み合わせによって選択されます。
エクステンディッドモードレジスタ時の A0 は"0"(ロー状態)にセットしてください。
Rev 1.2
2005-06-21
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TC59LM814/06CFT-50,-60
状態遷移図
SELFREFRESH
POWER
DOWN
SELFX
( PD = H)
PDEX
( PD = H)
PD = L
PDEN
( PD = L)
STANDBY
(IDLE)
PD = H
AUTOREFRESH
MODE
REGISTER
WRA
RDA
REF
MRS
ACTIVE
(RESTORE)
ACTIVE
LAL
LAL
WRITE
(BUFFER)
READ
Command input
Automatic return
アクティブ状態における 2 番目のコ
マンドは、RDA または WRA コマンド
入力から 1 クロック後に入力されな
ければなりません。
Rev 1.2
2005-06-21
19/39
TC59LM814/06CFT-50,-60
タイミング図
シングルバンクリードタイミング (CL = 3)
0
1
2
3
4
5
6
7
8
9
10
11
RDA
LAL
CLK
CLK
IRC = 5 cycles
IRC = 5 cycles
Command
BL = 2
DQS
(output)
RDA
LAL
DESL
IRCD=1 cycle
RDA
IRAS = 4 cycles
LAL
DESL
IRCD=1 cycle
Hi-Z
IRAS = 4 cycles
Hi-Z
CL = 3
DQ
(output)
Hi-Z
CL = 3
Hi-Z
Hi-Z
Q0 Q1
Hi-Z
Q0 Q1
BL = 4
DQS
(output)
Hi-Z
Hi-Z
CL = 3
DQ
(output)
Hi-Z
CL = 3
Hi-Z
Hi-Z
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
Hi-Z
シングルバンクリードタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
RDA
LAL
CLK
CLK
IRC = 5 cycles
Command
BL = 2
DQS
(output)
RDA
LAL
IRCD = 1 cycle
DESL
IRAS = 4 cycles
IRC = 5 cycles
RDA
LAL
IRCD = 1 cycle
Hi-Z
IRAS = 4 cycles
IRCD = 1 cycle
Hi-Z
CL = 4
DQ
(output)
DESL
Hi-Z
CL = 4
Q0 Q1
Hi-Z
Q0 Q1
BL = 4
DQS
(output)
Hi-Z
Hi-Z
CL = 4
DQ
(output)
Hi-Z
CL = 4
Q0 Q1 Q2 Q3
Hi-Z
Q0 Q1 Q2
Rev 1.2
2005-06-21
20/39
TC59LM814/06CFT-50,-60
シングルバンクライトタイミング (CL = 3)
0
1
2
3
4
5
6
7
8
9
10
11
WRA
LAL
10
11
WRA
LAL
CLK
CLK
IRC = 5 cycles
Command
WRA
LAL
DESL
IRCD = 1 cycle
BL = 2
IRC = 5 cycles
WRA
IRAS = 4 cycles
LAL
DESL
IRCD = 1 cycle
IRAS = 4 cycles
DQS
(input)
tDQSS
WL = 2
WL = 2
DQ
(input)
D0 D1
D0 D1
tDQSS
BL = 4
tDQSS
DQS
(input)
WL = 2
WL = 2
DQ
(input)
D0 D1 D2 D3
D0 D1 D2 D3
シングルバンクライトタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
CLK
CLK
IRC = 5 cycles
WRA
Command
LAL
IRCD = 1 cycle
BL = 2
IRC = 5 cycles
DESL
WRA
IRAS = 4 cycles
LAL
IRCD = 1 cycle
DESL
IRAS = 4 cycles
IRCD = 1 cycle
DQS
(input)
WL = 3
WL = 3
DQ
(input)
D0 D1
D0 D1
tDQSS
BL = 4
tDQSS
DQS
(input)
WL = 3
DQ
(input)
WL = 3
D0 D1 D2 D3
注:
D0 D1 D2 D3
は不定レベルを示します。
Rev 1.2
2005-06-21
21/39
TC59LM814/06CFT-50,-60
シングルバンクリード/ライトタイミング (CL = 3)
0
1
2
3
4
5
6
7
8
9
10
11
RDA
LAL
CLK
CLK
IRC = 5 cycles
Command
RDA
LAL
DESL
IRCD = 1 cycle
BL = 2
DQS
IRC = 5 cycles
WRA
IRAS = 4 cycles
LAL
IRCD = 1 cycle
Hi-Z
IRAS = 4 cycles
Hi-Z
CL = 3
DQ
DESL
Hi-Z
WL = 2
Hi-Z
Hi-Z
Q0 Q1
Hi-Z
D0 D1
tDQSS
BL = 4
DQS
Hi-Z
Hi-Z
CL = 3
DQ
Hi-Z
WL = 2
Hi-Z
Hi-Z
Q0 Q1 Q2 Q3
Hi-Z
D0 D1 D2 D3
シングルバンクリード/ライトタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
RDA
LAL
CLK
CLK
IRC = 5 cycles
Command
RDA
LAL
IRCD = 1 cycle
BL = 2
DQS
DESL
IRAS = 4 cycles
IRC = 5 cycles
WRA
LAL
IRCD = 1 cycle
Hi-Z
IRAS = 4 cycles
Hi-Z
CL = 4
DQ
DESL
Hi-Z
WL = 3
Q0 Q1
Hi-Z
D0 D1
tDQSS
BL = 4
DQS
Hi-Z
Hi-Z
CL = 4
DQ
Hi-Z
WL = 3
Q0 Q1 Q2 Q3
Hi-Z
D0 D1 D2 D3
Rev 1.2
2005-06-21
22/39
TC59LM814/06CFT-50,-60
マルチプルバンクリードタイミング (CL = 3)
0
1
2
3
4
5
6
7
8
9
10
11
CLK
CLK
Command
IRC = 5 cycles
RDAa
LALa
RDAb
IRCD = 1 cycle
Bank Add.
(BA0, BA1)
Bank “a”
DESL
RDAa
IRAS = 4 cycles
LALa
RDAc
IRCD = 1 cycle
Bank “b”
Bank “a”
Bank “c”
Hi-Z
LALd
RDAb
IRBD = 2 cycles
Bank “d”
Bank “b”
CL = 3
Hi-Z
Hi-Z
Qa0 Qa1
Hi-Z
Qb0 Qb1
Hi-Z
Qa0 Qa1
CL = 3
Qc0
CL = 3
Hi-Z
CL = 3
DQ
(output)
RDAd
Hi-Z
BL = 4
DQS
(output)
LALc
IRCD = 1 cycle
IRBD = 2 cycles
CL = 3
DQ
(output)
IRCD = 1 cycle
IRBD = 2 cycles
BL = 2
DQS
(output)
LALb
IRBD = 2 cycles
CL = 3
Hi-Z
Qa0 Qa1 Qa2 Qa3 Qb0 Qb1 Qb2 Qb3
Hi-Z
Qa0 Qa1 Qa2 Qa3 Qc0
マルチプルバンクリードタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
CLK
CLK
IRC = 5 cycles
Command
RDAa
LALa
RDAb
IRCD = 1 cycle
Bank Add.
(BA0, BA1)
BL = 2
DQS
(output)
Bank “a”
LALb
IRBD = 2 cycles
DESL
IRAS = 4 cycles
Bank “b”
RDAa
LALa
RDAc
IRCD = 1 cycle
Bank “a”
IRCD = 1 cycle
BL = 4
DQS
(output)
Bank “c”
LALd
RDAb
IRBD = 2 cycles
Bank “d”
Bank “b”
IRBD = 2 cycles
Hi-Z
Hi-Z
Hi-Z
CL = 4
Qa0 Qa1
Hi-Z
Qb0 Qb1
Hi-Z
CL = 4
Qa0 Qa1
CL = 4
Hi-Z
CL = 4
DQ
(output)
RDAd
IRBD = 2 cycles
CL = 4
DQ
(output)
LALc
IRCD = 1 cycle
Hi-Z
注:
CL = 4
Qa0 Qa1 Qa2 Qa3 Qb0 Qb1 Qb2 Qb3
Hi-Z
Qa0 Qa1 Qa2
部分は不定レベルを示します。
同一バンクに対しては IRC 規定を満たさなければなりません。
Rev 1.2
2005-06-21
23/39
TC59LM814/06CFT-50,-60
マルチプルバンクライトタイミング (CL = 3)
0
1
2
3
4
5
6
7
8
9
10
11
CLK
CLK
IRC = 5 cycles
WRAa
Command
LALa
WRAb
IRCD = 1 cycle
Bank Add.
(BA0, BA1)
Bank “a”
LALb
IRBD = 2 cycles IRCD = 1 cycle
DESL
IRAS = 4 cycles
LALa
WRAc
IRCD = 1 cycle
Bank “b”
Bank “a”
IRBD = 2 cycles
BL = 2
DQS
(input)
WRAa
WRAd
IRBD = 2 cycles
Bank “c”
tDQSS
LALd
WRAb
IRBD = 2 cycles
Bank “d”
Bank “b”
tDQSS
WL = 2
WL = 2
DQ
(input)
Da0 Da1
Db0 Db1
tDQSS
BL = 4
DQS
(input)
LALc
IRCD = 1 cycle
Da0 Da1
tDQSS
tDQSS
WL = 2
DQ
(input)
Dc0 Dc1
WL = 2
Da0 Da1 Da2 Da3 Db0 Db1 Db2 Db3
Da0 Da1 Da2 Da3 Dc0 Dc1 Dc2
マルチプルバンクライトタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
CLK
CLK
IRC = 5 cycles
WRAa
Command
LALa
WRAb
IRCD = 1 cycle
Bank Add.
(BA0, BA1)
Bank “a”
IRBD = 2 cycles
LALb
DESL
WRAa
IRAS = 4 cycles
Bank “b”
WRAc
IRCD = 1 cycle
Bank “a”
IRBD = 2 cycles
BL = 2
LALa
IRCD = 1 cycle
LALc
IRCD = 1 cycle
WRAd
IRBD = 2 cycles
Bank “c”
tDQSS
LALd
WRAb
IRBD = 2 cycles
Bank “d”
Bank “b”
tDQSS
DQS
(input)
WL = 3
DQ
(input)
WL = 3
Da0 Da1
tDQSS
BL = 4
Db0 Db1
tDQSS
Da0 Da1
Dc0 Dc1
tDQSS
DQS
(input)
WL = 3
DQ
(input)
Da0 Da1 Da2 Da3 Db0 Db1 Db2 Db3
注:
WL = 3
Da0 Da1 Da2 Da3 Dc0 Dc1
は不定レベルを示します。
同一バンクに対しては IRC 規定を満たさなければなりません。
Rev 1.2
2005-06-21
24/39
TC59LM814/06CFT-50,-60
マルチプルバンクリード/ライトタイミング (BL = 2)
0
1
2
3
4
5
6
7
8
9
10
11
CLK
CLK
IRCD = 1 cycle
IRBD = 2 cycles
WRAa
Command
LALa
IRC = 5 cycles
IRWD = 2 cycles
RDAb
LALb
DESL
IRCD = 1 cycle IWRD = 1 cycle
Bank Add.
(BA0, BA1)
Bank “a”
IRBD = 2 cycles
WRAc
LALc
IRWD = 2 cycles
RDAd
Bank “b”
Bank “c”
WL = 2
Bank “d”
Bank “c”
Hi-Z
CL = 3
WL = 2
Hi-Z
Da0 Da1
CL = 3
Qb0 Qb1
Hi-Z
WL = 3
DQ
Hi-Z
WL = 3
CL = 4
Hi-Z
Qd0
tDQSS
Hi-Z
DQS
Hi-Z
Dc0 Dc1
tDQSS
CL = 4
LALc
IRCD = 1 cycle
Hi-Z
Hi-Z
WRAc
tDQSS
Hi-Z
DQ
DESL
IRCD = 1 cycle IWRD = 1 cycle
tDQSS
CL = 3
DQS
LALd
Hi-Z
Da0 Da1
CL = 4
Qb0 Qb1
Hi-Z
Dc0 Dc1
マルチプルバンクリード/ライトタイミング (BL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
CLK
CLK
IRBD = 2 cycles
WRAa
Command
LALa
IRCD = 1 cycle
RDAb
IRWD = 3 cycles IRBD = 2 cycles IRCD = 1 cycle
LALb
DESL
IRCD = 1 cycle IWRD = 1 cycle
Bank Add.
(BA0, BA1)
Bank “a”
WRAc
LALc
RDAd
DESL
IRCD = 1 cycle IWRD = 1 cycle
Bank “b”
Bank “c”
Bank “d”
tDQSS
CL = 3
LALd
tDQSS
Hi-Z
DQS
WL = 2
Hi-Z
DQ
CL = 3
Da0 Da1 Da2 Da3
WL = 2
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2 Dc3
tDQSS
tDQSS
CL = 4
DQS
Hi-Z
WL = 3
WL = 3
CL = 4
Hi-Z
DQ
注:
Da0 Da1 Da2 Da3
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2
は不定レベルを示します。
同一バンクに対しては IRC 規定を満たさなければなりません。
Rev 1.2
2005-06-21
25/39
TC59LM814/06CFT-50,-60
バリアブルライト(VW)によるライトコントロール (CL = 3, BL = 4, Sequential モード)
0
1
2
3
4
5
6
7
8
9
10
11
WRA
LAL
UA
LA=#3
VW=2
CLK
CLK
IRC = 5cycles
x8
Command
Address
WRA
LAL
DESL
IRC = 5cycles
WRA
LA=#3
VW=2
(Write First Two Words)
LAL
DESL
LA=#1
VW=1
(Write First One Word)
UA
UA
DQS
(input)
最後の 2 データがマスクされます。
DQ
(input)
D0 D1
最後の 3 データがマスクされます。
D0
Address #3 #0 (#1) (#2)
#1 (#2) (#3) (#0)
x16
Command
Address
WRA
LAL
UA
LA =#3
UVW=2
LVW=1
DESL
WRA
LAL
UA
LA=#1
UVW=1
LVW=1
Upper byte: Write First Two Words
Lower byte: Write First One Word
DESL
WRA
LAL
UA
LA=#3
UVW=2
LVW=1
Upper byte: Write First One Word
Lower byte: Write First One Word
UDQS
(input)
最後の 2 データがマスクされます。
DQ8~DQ15
(input)
D0 D1
Address #3 #0 (#1) (#2)
最後の 3 データがマスクされます。
D0
#1 (#2) (#3) (#0)
UDQS
(input)
最後の 3 データがマスクされます。
DQ0~DQ7
(input)
D0
Address #3 (#0) (#1) (#2)
最後の 3 データがマスクされます。
D0
#1 (#2) (#3) (#0)
注: バースト長後半のデータがマスクされる場合でも、DQS の入力は MRS で設定された
バースト長分まで継続して下さい。
Rev 1.2
2005-06-21
26/39
TC59LM814/06CFT-50,-60
モードレジスタセットタイミング (CL = 3, BL = 2)
0
1
2
3
4
5
6
7
8
9
10
11
CLK
CLK
IRC = 5 cycles
RDA
Command
LAL
DESL
IRCD = 1 cycle
A14~A0
BA0, BA1
BA, UA
DQS
(output)
IRSC = 5 cycles
RDA
IRAS = 4 cycles
MRS
RDA
or
WRA
DESL
IRCD = 1 cycle
Valid
(opcode)
LA
BA, UA
Hi-Z
Hi-Z
CL = 3
DQ
(output)
Hi-Z
Hi-Z
Q0 Q1
パワーダウンタイミング (CL = 3, BL = 2)
リードサイクルからのパワーダウンタイミング
0
1
2
3
4
5
6
7
n−1
n
n+1
n+2
CLK
CLK
IPDA = 1 cycle
RDA
Command
LAL
DESL
DESL
IRCD = 1 cycle
RDA
or
WRA
tIH tIS IPD = 1 cycle
PD
tQPDH
DQS
(output)
Hi-Z
lRC(min), tREFI(max)
tPDEX
Hi-Z
CL = 3
DQ
(output)
Hi-Z
Q0 Q1
Hi-Z
Power Down Entry
注:
Power Down Exit
は不定レベルを示します。
IPD は PD をロー状態にした後の最初の CLK 立ち上がりエッジから定義されます。
IPDA は PD をハイ状態にした後の最初の CLK 立ち上がりエッジから定義されます。
PD はデータ出力が終了するまでハイ状態を維持しなければなりません。
PD はデータ保持の為 tREFI(max)規定内でハイ状態にしなければなりません。
Rev 1.2
2005-06-21
27/39
TC59LM814/06CFT-50,-60
パワーダウンタイミング (CL = 4)
ライトサイクルからのパワーダウンタイミング
0
1
2
3
4
5
6
7
8
n−1
9
n
n+1
n+2
CLK
CLK
IPDA = 1 cycle
Command
WRA
LAL
×
DESL
DESL
RDA
or
WRA
tIH tIS IPD = 1 cycle
PD
WL=3
2 clock cycles
lRC(min), tREFI(max)
tPDEX
BL = 4
DQS
(Input)
Hi-Z
DQ
(Input)
Hi-Z
Hi-Z
D0 D1 D2 D3
Hi-Z
BL = 2
DQS
(Input)
Hi-Z
DQ
(Input)
Hi-Z
Hi-Z
D0 D1
Hi-Z
Power Down Entry
注:
Power Down Exit
は不定レベルを示します。
PD は LAL コマンドから WL+2 クロックまでハイ状態を維持しなければなりません。
PD はデータ保持の為 tREFI(max)規定内でハイ状態にしなければなりません。
Rev 1.2
2005-06-21
28/39
TC59LM814/06CFT-50,-60
オートリフレッシュタイミング (CL = 3, BL = 4)
0
1
2
3
4
5
6
7
n−1
n
n+1
n+2
RDA
or
WRA
LAL or
MRS or
REF
CLK
CLK
IRC = 5 cycles
RDA
Command
LAL
IRCD = 1 cycle
DQS
(output)
IREFC = 15 cycles
DESL
WRA
IRAS = 4 cycles
REF
DESL
IRCD = 1 cycle
Hi-Z
Hi-Z
CL = 3
DQ
(output)
Hi-Z
注:
Q0 Q1 Q2 Q3
Hi-Z
CL = 3 の場合、IREFC は 15 クロックサイクル必要です。
オートリフレッシュ動作を実行する場合は tREFI で規定されているオートリフレッシュコマンドの総合
的な平均間隔を満たさなければなりません。
tREFI は任意のサンプリングされた 8 回のオートリフレッシュにおけるコマンド平均間隔時間です。
t1
t2
t3
t7
t8
CLK
WRA REF
WRA REF
WRA REF
WRA REF
WRA REF
8 Refresh cycle
tREFI =
Total time of 8 Refresh cycle
8
=
t1 + t2 + t3 + t4 + t5 + t6 + t7 + t8
8
tREFI はリードやライト動作よりも活性化する領域が大きいリフレッシュ動作で部分的に電流が集中す
る事を避けるために規定されています。
Rev 1.2
2005-06-21
29/39
TC59LM814/06CFT-50,-60
セルフリフレッシュエントリータイミング (CL = 3)
0
1
2
3
4
m−1
5
m
m+1
CLK
CLK
IRCD = 1 cycle
WRA
Command
IREFC
REF
tFPDL (min)
DESL
tFPDL (max)
Auto Refresh
PD
Self Refresh Entry
IPDV *2
ICKD = 16 cycles*3
tQPDH
DQS
(output)
Hi-Z
DQ
(output)
Hi-Z
Qx
注:
1.
は不定レベルを示します。
2. セルフリフレッシュエントリーするには、tFPDL(min)と tFPDL(max)の間でローにして下さい。
もし lPDV 後にローにするとオートリフレッシュ実行後にパワーダウンにエントリーされます。
3. セルフリフレッシュエントリーで PD がロー状態になっていても REF コマンドから少なくとも 16
クロックサイクル分はクロック入力を続ける必要があります。
セルフリフレッシュイグジットタイミング
0
1
2
m−1
m+1
m
m+2
n−1
n
n+1
p−1
p
CLK
CLK
*2
IREFC
*3
DESL
Command
IPDA = 1 cycle*4
IREFC
WRA
*5
REF
*5
Command (1st)*6
Command (2nd)*6
DESL
IRCD = 1 cycle
RDA
*7
LAL
*7
IRCD = 1 cycle
PD
tPDEX
ILOCK
DQS
(output)
Hi-Z
DQ
(output)
Hi-Z
Self-Refresh Exit
注:
1.
は不定レベルを示します。
2. セルフリフレッシュ中にクロック入力を停止されている場合は、PD をハイ状態にする前にクロッ
ク入力を安定させてください。
3. PD をハイ状態にした後 IREFC 相当分の DESL コマンドを入力してください。
4. IPDA は PD をハイ状態にした後の最初の CLK 立ち上がりエッジから定義されます。
5. セルフリフレッシュイグジット直後、いかなる他の動作を実行するよりも前にオートリフレッシュ
サイクルを一回実行する必要があります。
6. リードコマンドを除く他のコマンドは IREFC 後から入力可能です。
7. リードコマンド(RDA + LAL)は ILOCK 後から入力可能です。
Rev 1.2
2005-06-21
30/39
TC59LM814/06CFT-50,-60
機能説明
TM
Network FCRAM
Network FCRAMTM はダブルデータレートファーストサイクルランダムアクセスメモリ(Double Data Rate Fast
Cycle Random Access Memory)の略語です。Network FCRAMTM は高速ランダムコアアクセス、ローレイテンシ、低消
費電力、高速データ転送能力を備えたメモリです。
ピン機能
クロック入力: CLK & CLK
CLK と CLK 入力は同期式動作の基準クロックとして使用されます。 CS 、FN と全アドレス入力は、CLK の立ち
上がりエッジと CLK の立ち下がりエッジの交差点で取り込まれます。DQS と DQ 出力データは、CLK と CLK の交
差点から出力されます。差動クロックのタイミング基準点は、CLK と CLK の遷移信号が交差する点になります。
パワーダウン: PD
PD 入力はアワーダウン及びセルフリフレッシュモードの制御に行います。 PD 入力は、標準 SDRAM の CKE 入
力のようなクロックサスペンド機能は備えていません。そのため、リードやライト動作中に/PD を低レベルにする事
は避けてください。
チップセレクト&ファンクションコントロール: CS & FN
CS と FN 入力は FCRAMTM の動作コマンドを形成するための制御信号です。各動作モードは、 CS と FN 入力に
よる 2 つの連続した動作コマンドの組み合わせによって決定します。
バンクアドレス: BA0 & BA1
BA0 と BA1 入力は、RDA コマンドや WRA コマンド入力時に取り込まれ、動作するバンクに選択されます。また、
モードレジスタセットコマンドにおいて、どのモードレジスタへセットするかを選択します。
BA0
BA1
Bank #0
0
0
Bank #1
1
0
Bank #2
0
1
Bank #3
1
1
アドレス入力: A0~A14
アドレス入力は、各バンクにおけるメモリセル領域の任意アドレスへアクセスするために使われます。アッパーア
ドレスはバンクアドレスと共に RDA や WRA コマンド入力時に取り込まれ、ロワーアドレスは LAL コマンド入力時
に取り込まれます。A0~A14 入力は、レギュラーモードレジスタセットやエクステンディッドモードレジスタセット
におけるデータセットにも使用されます。
アッパーアドレス
ロワーアドレス
TC59LM806CFT
A0~A14
A0~A7
TC59LM814CFT
A0~A14
A0~A6
Rev 1.2
2005-06-21
31/39
TC59LM814/06CFT-50,-60
データ入出力: DQ0~DQ7 または DQ15
DQ0~DQ15 の入力データは、DQS 入力信号の立ち上がり/立ち下がりの両エッジに同期して取り込まれます。
DQ0~DQ15 の出力データは、DQS 出力信号の立ち上がり/立ち下がりの両エッジに同期して出力されます。
データストローブ: DQS または LDQS、UDQS
DQS は双方向信号です。DQS の立ち上がり/立ち下がりの両エッジは、データの入力及び出力の基準エッジとして
使われます。LDQS はロワーバイト(DQ0~DQ7)データのために、UDQS はアッパーバイト(DQ8~DQ15)データのた
めに割り当てられます。ライト動作では,、入力信号として使用される DQS がライトデータの取り込みのために利用
され、リード動作では出力信号 DQS が出力データのデータストローブ信号となります。
電源端子: VDD、VDDQ、VSS、VSSQ
VDD と VSS はメモリコアと周辺回路の電源端子です。
VDDQ と VSSQ は出力バッファ用の電源端子です。
入力電圧: VREF
VREF は入力における基準電圧です。
Rev 1.2
2005-06-21
32/39
TC59LM814/06CFT-50,-60
コマンド機能と動作
TC59LM814/06CFT は、2 つの連続したコマンド入力方式を採用しています。パワーダウンモードを除く各動作モー
ドは、スタンドバイ状態のバンクに対する 1 番目のコマンドと 2 番目のコマンドの組み合わせによって決定されます。
リード動作 (1 番目のコマンド + 2 番目のコマンド = RDA + LAL)
アイドル状態からのバンクに対してバンクアドレス/アッパーアドレスと共に RDA コマンドを入力する事により、バ
ンクアドレスで指定されたバンクはリードモードに入ります。RDA コマンド入力の次のクロックサイクル(CLK 立ち上
がりエッジ)においてロワーアドレスと共に LAL コマンドを入力することで、DQS 出力信号の立ち上がり/立ち下がりの
両エッジに同期して連続的にデータが出力されます(バーストリード動作)。最初の有効なリードデータは、LAL コマン
ドが入力されたクロックから CAS レイテンシ後に出力され、バースト長分のデータが連続して出力されます。 CAS レ
イテンシ、バースト長、バーストタイプは、事前にモードレジスタに設定しておく必要があります。リード動作中のバ
ンクは、RDA コマンドから lRC 後に自動的にアイドル状態に戻ります。
ライト動作 (1 番目のコマンド + 2 番目のコマンド = WRA + LAL)
アイドル状態のバンクに対してバンクアドレス/アッパーアドレスと共に WRA コマンドを入力する事により、バンク
アドレスで指定されたバンクはライトモードに入ります。そして、WRA コマンド入力後の次のクロックサイクル(CLK
立ち上がり)においてロワーアドレスと共に LAL コマンドを入力する事で、入力データは DQS 入力信号の立ち上がり/
立ち下がりの両エッジに同期して連続的にラッチされます(バーストライト動作)。データと DQS の入力信号は LAL コ
マンドが入力されたクロックから CAS レイテンシ−1 後のクロック入力と共に供給する必要があります。ライトのデータ
長は LAL コマンド時のバリアブルライト(VW)の指定で決まります。DQS はバースト長分供給してください。 CAS レ
イテンシ、バースト長、バーストタイプは、事前にモードレジスタに設定しておく必要があります。ライト動作中のバ
ンクは、WRA コマンドから lRC 後に自動的にアイドル状態に戻ります。
オートリフレッシュ動作 (1 番目のコマンド + 2 番目のコマンド = WRA + REF)
TC59LM814/06CFT は、標準 SDRAM と同様にリフレッシュ動作が必要です。WRA コマンドに続けて REF コマン
ドを入力する事でオートリフレッシュ動作が開始されます。オートリフレッシュモードは、全てのバンクがアイドル状態
にある時のみ有効となります。WRA コマンドで開始されたライトモードは、WRA コマンドの次のクロック(CLK 立ち
上がり)で LAL コマンドの換わりに REF コマンドが入力される事でキャンセルされます。オートリフレッシュコマンド
から次のコマンドまでは lREFC で定義されています。オートリフレッシュコマンド入力の平均間隔については注意が必
要です。オートリフレッシュコマンドは、最大で 7.8us に一回必要です。集中リフレッシュあるいはランダムな分散リフ
レッシュの場合には、任意の 8 回連続したオートリフレッシュコマンドは平均間隔が常に 400ns 以上になるようにして
ください。言い換えると、3.2µs(8×400ns)以内で実行可能なオートリフレッシュサイクル数は最大 8 回までということに
なります。
セルフリフレッシュ動作 (1 番目のコマンド + 2 番目のコマンド = WRA + REF with PD = “L”)
セルフリフレッシュ動作では、内部タイマを用いてリフレッシュ動作が自動的に実行されます。全てのバンクがアイ
ドル状態でかつ全ての出力がハイインピーダンス状態の時に、セルフリフレッシュコマンドを入力することによりセルフ
リフレッシュモードに入ります。セルフリフレッシュモードに入る為には、WRA コマンドの次の REF コマンドから
tFPDL で定義されている時間内に PD を”Low”にする必要が有ります。リフレッシュの周期を満足するために、セルフリ
フレッシュエントリーコマンドは、最後に挿入されたオートリフレッシュコマンドから 7.8µs 以内に入力する必要があり
ます。一度セルフリフレッシュに入ると lREFC の期間分 DESL コマンドを続けなければなりません。加えて、クロック
入力は lCKD で定義される期間継続して下さい。 PD を”Low”状態に保っている間だけセルフリフレッシュモードが維持
されます。セルフリフレッシュモード中は、 PD を除く全ての入出力バッファは非活性状態になりますので、消費電力を
抑えることができます。セルフリフレッシュモードイグジットに関しては、 PD は DESL コマンドと共に”Low”か
ら”High”へ切り替えて下さい。DESL コマンドは lREFC で定義されるクロック数分絶え間なく入力する必要があります。
セルフリフレッシュイグジットからちょうど lREFC 後に 1 回オートリフレッシュコマンドを入力する必要があります。
パワーダウンモード ( PD = “L”)
全てのバンクがアイドル状態でかつ全ての出力が Hi-Z 状態の時に、 PD を”Low”とすることでパワーダウンモードに
なります。パワーダウンモードに入ると、 PD を除く全ての入出力バッファは一定時間後に非活性状態となりますので、
消費電力を抑えることが可能となります。パワーダウンモードから抜けるには、PD を”High”に切替えます。PD を”High”
にした直後の CLK 立ち上がりエッジには DESL コマンドを入力しなければなりません。パワーダウンイクジットは非同
期動作です。
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モードレジスタセット (1 番目のコマンド + 2 番目のコマンド = RDA + MRS)
全てのバンクがアイドル状態の時に、RDA コマンドに続いて MRS コマンドを入力することでモードレジスタに所望
の動作モードを設定することができます。RDA コマンドで開始されたリードモードは、RDA コマンドの次のクロック
(CLK 立ち上がりエッジ) で LAL コマンドの替わりに MRS コマンドが入力する事でキャンセルされます。モードレジス
タへのデータは、A0~A14、BA0 及び BA1 のアドレス入力ピンを用いて設定することができます。レギュラーモードレ
ジスタかエクステンディッドモードレジスタかは MRS コマンド時の BA0 か BA1 によって選択されます。レギュラー
モードレジスタは、リードやライトサイクルの動作モードを指定します。レギュラーモードレジスタは、4 つの機能領域
を持っています。
４つの機能領域には以下のものがあります。
(R-1) バーストデータ長を設定する為のバースト領域。
(R-2) バーストサイクル中の下位アドレスのアクセス順序を指定するバーストタイプ領域。
(R-3) クロックサイクルにおけるアクセス時間を設定する CAS レイテンシ領域。
(R-4) テストモード領域。
一方エクステンディッドモードレジスタは２つの機能領域を持っています。
(E-1) DLL のイネーブル/ディセーブルのどちらかを選択する為の DLL スイッチ領域。
(E-2) アウトプットドライバコントロール領域。
モードレジスタ内のこれらの領域に 1 度設定されると、レジスタの内容は他の MRS コマンドで再びモードレジスタを
設定するか電源を OFF にするまで維持します。パワーアップ後のレギュラー及びエクステンディッドモードレジスタの
初期値は不定の為、所望の動作を行う前にモードレジスタセットコマンドで設定する必要があります。
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•
レギュラーモードレジスタ/エクステンディッドモードレジスタ切り替えビット(BA0, BA1)
これらのビットはレギュラーMRS かエクステンディッド MRS かを選択する為に使います。
BA1
BA0
Mode Register Set
0
0
Regular MRS
0
1
Extended MRS
1
×
Reserved
レギュラーモードレジスタ領域
(R-1) バースト長領域 (A2 ∼ A0)
この領域は A2 ∼ A0 を使用してカラムアクセスの為のデータ長を定義し、バースト長を 2 ワードか 4 ワードに
設定します。
A2
A1
A0
BURST LENGTH
0
0
0
Reserved
0
0
1
2 words
0
1
0
4 words
0
1
1
Reserved
1
×
×
Reserved
(R-2) バーストタイプ領域 (A3)
バーストタイプはインターリーブモードかシーケンシャルモードかを選択することができます。A3 に”0”を設
定した場合にはシーケンシャルモードが選択され、A3 に”1”を設定するとインターリーブモードが選択されま
す。どちらのバーストタイプも 2 ワードと 4 ワード両方のバースト長に対応しています。
•
A3
BURST TYPE
0
Sequential
1
Interleave
シーケンシャルモード時のアドレッシング順序 (A3)
カラムアクセスは入力された下位アドレスから開始し、順に増加(+1)しながらアクセスしていきます。アドレスは
バースト長によって下表のように移行していきます。
CAS Latency = 3
CLK
CLK
Command
RDA
LAL
DQS
Data Data Data Data
0
1
2
3
DQ
Addressing sequence for Sequential mode
DATA
ACCESS ADDRESS
BURST LENGTH
Data 0
n
Data 1
n+1
2 ワード(アドレスビットは LA0)
LA0 から LA1 へのキャリーは無し
Data 2
n+2
Data 3
n+3
4 ワード(アドレスビットは LA1, LA0)
LA1 から LA2 へのキャリーは無し
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•
インターリーブ時のアドレッシング順序
カラムアクセスは入力された下位アドレスから開始し、下表に示すような順序でアドレスを挟み込むような形で
アクセスしていきます。
Addressing sequence for Interleave mode
DATA
(R-3)
ACCESS ADDRESS
BURST LENGTH
Data 0
ּּּA8 A7 A6 A5 A4 A3 A2 A1 A0
Data 1
ּּּA8 A7 A6 A5 A4 A3 A2 A1 A0
Data 2
ּּּA8 A7 A6 A5 A4 A3 A2 A1 A0
Data 3
ּּּA8 A7 A6 A5 A4 A3 A2 A1 A0
2 ワード
4 ワード
CAS レイテンシ領域 (A6 ∼ A4)
この領域は、RDA コマンドに続く LAL コマンド入力から最初にリードデータが出力されるまでのクロックサ
イクル数を定義します。 CAS レイテンシと CLK 周波数は互いに依存します。ライト動作モードでは、入力す
べきライトデータまでのクロック数は LAL コマンドから CAS レイテンシ– 1 となります。
A6
A5
A4
CAS LATENCY
0
0
0
Reserved
0
0
1
Reserved
0
1
0
2
0
1
1
3
1
0
0
4
1
0
1
Reserved
1
1
0
Reserved
1
1
1
Reserved
(R-4) テストモード領域 (A7)
このビットはテストモードに入る時に使う為の使用されますので、通常動作の際には”0”に設定しておかなけ
ればなりません。
(R-5) レギュラーモードレジスタでの予約領域
• 予約ビット (A8 ∼ A14)
これらのビットは将来用いられる可能性のある動作の為に予約されているものですので、通常動作の際に
は”0”に設定して下さい。
エクステンディッドモードレジスタ領域
(E-1) DLL スイッチ領域 (A0)
このビットは DLL を作動させる為に使用されます。この A0 に”0”を設定することで DLL がイネーブルとな
ります。通常動作の際には”0”を設定しておかなければなりません。
(E-2) 出力ドライバコントロール領域 (A1 / A6)
この領域は出力ドライバストレングスを選択します。
A6
A1
OUTPUT DRIVER IMPEDANCE CONTROL
0
0
Normal Output Driver
0
1
Strong Output Driver
1
0
Weaker Output Driver
1
1
Weakest Output Driver
(E-3) 予約領域 (A2 ∼ A5, A7 ∼ A14)
これらのビットは将来用いられる可能性のある動作の為に予約されているものですので、通常動作の際に
は”0”に設定しておいて下さい。
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外形図
重量:
0.51 g (標準)
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変更履歴
− Rev 1.0 (2004 年 2 月 25 日発行)
− Rev 1.1 (2004 年 8 月 20 日)
• 誤記を修正 (4、12∼14、33 ページ)
• 注 2 の内容を変更 (6 ページ)
変更前:
“これらの値は出力負荷に依存します。”
変更後:
“これらの値は VDD – VSS 間の電流値を定義しています。”
− Rev 1.2 (2005 年 6 月 21 日)
• “-55” version を廃止（ -50”で置き換え ）
。
• “-50”の下限周波数を 117MHz( tCK=8.5ns )から 83MHz( tCK=12ns )に変更し、117MHz 以下の場合には”-60”ス
ペックに従うことを注意書きに追記( 7,9 ページ )。
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当社半導体製品取り扱い上のお願い
030519TBA
• 当社は品質、信頼性の向上に努めておりますが、一般に半導体製品は誤作動したり故障することがあります。当
社半導体製品をご使用いただく場合は、半導体製品の誤作動や故障により、生命･身体･財産が侵害されることの
ないように、購入者側の責任において、機器の安全設計を行うことをお願いします。
なお、設計に際しては、最新の製品仕様をご確認の上、製品保証範囲内でご使用いただくと共に、考慮されるべ
き注意事項や条件について｢東芝半導体製品の取り扱い上のご注意とお願い｣、｢半導体信頼性ハンドブック｣など
でご確認ください。
• 本資料に掲載されている製品は、一般的電子機器 (コンピュータ、パーソナル機器、事務機器、計測機器、産業
用ロボット、家電機器など) に使用されることを意図しています。特別に高い品質･信頼性が要求され、その故障
や誤作動が直接人命を脅かしたり人体に危害を及ぼす恐れのある機器 (原子力制御機器、航空宇宙機器、輸送機
器、交通信号機器、燃焼制御、医療機器、各種安全装置など) にこれらの製品を使用すること (以下 “特定用途”
という) は意図もされていませんし、また保証もされていません。本資料に掲載されている製品を当該特定用途
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