TC59LM836DKG-33

TC59LM836DKG-33,-40
暫定資料
東芝 MOS 形デジタル集積回路 シリコンモノリシック シリコンゲート CMOS
無鉛製品
288M ビット ネットワーク FCRAM2
− 2,097,152 ワード × 4 バンク ×36 ビット
概要
TC59LM836DKG は、CMOS 技術を用いた 301,989,888 のメモリセルを有するダブルデータレートファーストサイク
ルランダムアクセスメモリ(FCRAMTM)です。TC59LM836DKG は、2,097,152 ワードｘ4 バンクｘ36bit 構成です。コ
マンド入力はクロックの立ち上がりエッジに同期して行われますが、データの入出力は DS/QS の立ち上がり及び立ち下
がりエッジに同期して行われ、最大で 600M ワード/秒のデータ高速転送ができます。本製品は FCRAMTM 固有のコア構
成の採用により、既存の標準的な DDR SDRAM と比較してより速いサイクルタイムで動作させることが可能です。
TC59LM836DKG は高速ランダムサイクル、大メモリ容量、低消費電流等が要求されるワークステーションのセカンダ
リキャッシュメモリやネットワークのルーター、スイッチ等のバッファメモリ、コントロールメモリに最適です。本製品
の出力ドライバは軽い負荷環境下においても高速、高品質なデータ転送が可能です。
特長
主
特
TC59LM836DKG
性
CLK サイクルタイム (最小)
tCK
-33
-40
CL = 4
4.5 ns
5.0 ns
CL = 5
3.75 ns
4.5 ns
CL = 6
3.33 ns
4.0 ns
22.5 ns
25 ns
tRC
ランダムリード/ライトサイクルタイム (最小)
tRAC
ランダムアクセスタイム (最大)
22.5 ns
25 ns
IDD1S 動作平均電流 (シングルバンク) (最大)
360 mA
340 mA
lDD2P スタンドバイ平均電流 (パワーダウン) (最大)
95 mA
90 mA
15 mA
15 mA
lDD6
•
要
セルフリフレッシュ平均電流 (最大)
同期式オペレーション
•
倍周期データレート (DDR)
データの入出力は DS/QS(ライト/リードデータストローブ)の立ち上がり/立ち下がりに同期して行われます。
•
差動式クロック入力 (CLK & CLK )
CS 、FN 及び全てのアドレス入力信号は、CLK の立ち上がりエッジで取り込まれます。
出力データ(DQ & QS)は CLK と CLK の交点を基準に出力されます。
全てのタイミングは CLK と CLK の交点から定義されます。
•
最大クロック周波数:
•
最大データ転送レート: 600 M ワード/秒
•
4 バンク独立動作
•
ファーストサイクル & ショートレイテンシ
•
セレクタブルデータストローブ信号
•
分散オートリフレッシュ (最大間隔 3.9 µs)
•
セルフリフレッシュ
•
パワーダウンモード
•
可変バースト長制御
•
ライトレイテンシ = CAS レイテンシ – 1
•
プログラマブル CAS レイテンシ/バースト長
300 MHz
CAS レイテンシ = 4, 5, 6
バースト長 = 2, 4
•
構成:
2,097,152 ワード × 4 バンク × 36 ビット
•
電源電圧
VDD:
VDDQ:
•
入出力:
SSTL_18 (Half strength driver) / HSTL
2.5 V ± 0.125V
1.4 V ~ 1.9 V
•
JTAG バウンダリスキャン
•
パッケージ: 144Ball BGA, 1mm × 0.8mm Ball pitch (P-TFBGA144-1119-0.80BZ)
•
無鉛製品
注: “FCRAM”は富士通(株)の登録商標です。
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ピン名称
ピン
名称
A0~A13
アドレス入力
BA0, BA1
バンクアドレス
DQ0~DQ35
データ入出力
CS
チップセレクト
FN
ファンクションコントロール
PD
パワーダウンコントロール
CLK, CLK
クロック入力
LDS, UDS
ライトデータストローブ
LQS, UQS
リードデータストローブ
VDD
電源 (+2.5 V)
VSS
電源 (グラウンド)
VDDQ
電源 (+1.5V / +1.8 V) (DQ バッファ用)
VSSQ
電源 (グラウンド)
VREF
基準電圧
NC
無接続
TMS, TDI, TCK, TDO
バウンダリスキャンテストアクセスポート
(DQ バッファ用)
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ピン配置 (上面図)
ball pitch=1.0 x 0.8mm
1
2
3
4
5
6
7
8
9
10
11
12
0.8mm
Index
VDD
B
VDD
VDD
VSS
VSS
VDD
VDDQ DQ16 DQ17
VDDQ
VDDQ
DQ0
DQ1
VDDQ
C
VSSQ DQ14 DQ15
VSSQ
VSSQ
DQ2
DQ3
VSSQ
D
VDDQ DQ12 DQ13
VDDQ
VDDQ
DQ4
DQ5
VDDQ
E
VSSQ DQ10 DQ11
VSSQ
VSSQ
DQ6
DQ7
VSSQ
F
VDDQ
LDS
DQ9
VDDQ
VDDQ
DQ8
LQS
VDDQ
G
VSSQ VREF
CLK
VSSQ
VSSQ
A13
FN
VSSQ
VSS
VSS
H
VSS
PD
CLK
VSS
VSS
CS
NC
VSS
J
VDD
A12
A11
VDD
VDD
BA1
BA0
VDD
K
VSS
A9
A8
VSS
VSS
A0
A10
VSS
L
VDD
A7
A6
VDD
VDD
A2
A1
VDD
M
VDDQ
A5
A4
VDDQ
VDDQ
NC
A3
VDDQ
N
VSSQ
UDS
DQ26
VSSQ
VSSQ DQ27
UQS
VSSQ
P
VDDQ DQ25 DQ24
VDDQ
VDDQ DQ29 DQ28
VDDQ
R
VSSQ DQ23 DQ22
VSSQ
VSSQ DQ31 DQ30
VSSQ
T
VDDQ DQ21 DQ20
VDDQ
VDDQ DQ33 DQ32
VDDQ
U
VSSQ DQ19 DQ18
VSSQ
VSSQ DQ35 DQ34
VSSQ
V
TMS
VDD
VDD
TCK
VSS
VSS
TDO
1mm
A
TDI
: Depopulated ball
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ブロック図
CLK
CLK
PD
CS
FN
DLL
クロック
バッファ
コマンド
デコーダ
他のブロックへ
コントロール
信号
ジェネレータ
バンク #3
バンク #2
バンク #1
BA0, BA1
アドレス
バッファ
アッパーアドレス
ラッチ
ロワーアドレス
ラッチ
リフレッシュ
カウンタ
バースト
カウンタ
データ
コントロール＆ラッチ
回路
A0~A13
ローデコーダ
バンク #0
モード
レジスタ
メモリ
セルアレイ
カラムデコーダ
リード
データ
バッファ
ライトアドレス
ラッチ/
アドレス
コンパレータ
LDS
LQS
UDS
UQS
DQ バッファ
DQ0~DQ17
注:
ライト
データ
バッファ
DQ18~DQ35
TC59LM836DKG は 4 バンクの 16384 ロウ × 128 カラム × 36 DQ のセルアレイで構成されます。
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最大定格
記
号
項
目
定
格
単
位
−0.3~ 3.3
V
電源電圧 (DQ バッファ)
−0.3~VDD+ 0.3
V
VIN
入力電圧
−0.3~VDD+ 0.3
V
VOUT
入力電圧 (DQ ピン)
−0.3~VDDQ + 0.3
V
VREF
入力基準電圧
−0.3~VDD+ 0.3
V
Topr
動作温度 (ケース温度)
0~85
°C
Tstg
保存温度
−55~150
°C
Tsolder
はんだ付け加熱温度 (10 秒)
260
°C
PD
消費電力
2.5
W
IOUT
出力短絡電流
±50
mA
VDD
電源電圧
VDDQ
注:
注
最大定格表に記載された範囲を超える状況下ではデバイスに致命的な損傷をもたらす恐れがあります。本製品の動作は、本
データシートに記述されている動作に関する種々の項目の範囲内でのみ保証されます。最大定格の範囲内であっても長期間
最大定格条件にさらされた場合、デバイスの信頼性に致命的な影響を及ぼす可能性があります。
DC, AC 許容動作条件 (注: 1)(TCASE = 0~85°C)
記
号
項
VDD
電源電圧
VDDQ
電源電圧 (DQ バッファ)
VREF
目
最
小
標
準
最
大
単
位
注
2.375
2.5
2.625
V
1.4

1.9
V
入力基準電圧
VDDQ/2 × 95%
VDDQ/2
VDDQ/2 × 105%
V
2
VIH (DC)
高レベル入力電圧 (DC)
VREF + 0.125

VDDQ + 0.2
V
5
VIL (DC)
低レベル入力電圧 (DC)
−0.1

VREF − 0.125
V
5
VICK (DC)
差動クロック DC 入力電圧
−0.1

VDDQ + 0.1
V
10
VID (DC)
CLK、 CLK 入力電圧差 (DC)
0.4

VDDQ + 0.2
V
7, 10
VIH (AC)
高レベル入力電圧 (AC)
VREF + 0.2

VDDQ + 0.2
V
3, 6
VIL (AC)
低レベル入力電圧 (AC)
−0.1

VREF − 0.2
V
4, 6
VID (AC)
CLK、 CLK 入力電圧差 (AC)
0.55

VDDQ + 0.2
V
7, 10
VX (AC)
CLK、 CLK 交差電圧 (AC)
VDDQ/2 − 0.125

VDDQ/2 + 0.125
V
8, 10
VISO (AC)
CLK、 CLK 中間レベル (AC)
VDDQ/2 − 0.125

VDDQ/2 + 0.125
V
9, 10
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注:
(1) 全ての電圧は VSS、VSSQ を基準にしています。
(2) VREF レベルは VDDQ (DC)のレベル変動に追従するようにして下さい。
VREF におけるノイズの最大振幅は VREF (DC) ±2%を超えないようにして下さい。
(3) オーバーシュート定格: パルス幅 5 ns 以下で VIH (max) = VDDQ + 0.7 V 以内。
(4) アンダーシュート定格: パルス幅 5 ns 以下で VIL (min) = −0.7 V 以内。
(5) VIH (DC)及び VIL (DC)は現行状態を維持するためのレベル規定です。
(6) VIH (AC)及び VIL (AC)は新しい論理状態へ変化させるためのレベル規定です。
(7) VID は CLK 入力レベルと CLK 入力レベルの電位差を意味します。
(8) 最適な VX (AC)は VDDQ/2 です。
(9) VISO は{VICK (CLK) + VICK ( CLK )} /2 を意味します。
(10) 下図を参照下さい。
CLK
Vx
Vx
Vx
Vx
Vx
VID (AC)
CLK
VICK
VICK
VICK
VISO (min)
VISO (max)
VICK
VSS
|VID (AC)|
0 V Differential
VISO
VSS
(11) 外部終端する場合は、終端電圧(VTT)は VREF (DC) ± 0.04 V の範囲にして下さい。
ピン容量 (VDD = 2.5V, VDDQ = 1.8 V, f = 1 MHz, Ta = 25°C)
記
号
項
目
最
小
最
大
差(MAX)
単
位
CIN
入力ピン容量 (CLK, CLK 以外)
1.5
3.0
0.25
pF
CINC
クロックピン容量 (CLK, CLK )
1.5
3.0
0.25
pF
CI/O
入出力ピン容量(DQ, LDS, UDS, LQS, UQS)
2.5
3.5
0.5
pF
CNC
NC ピン容量

1.5

pF
注:
この項目は抜き取り検査のみで全数検査は実施しておりません。
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電気的特性 (VDD = 2.5V ± 0.125V, VDDQ = 1.4V ~ 1.9V, TCASE = 0 ~ 85°C)
最
記
号
項
大
目
単
位
注
-33
-40
IDD1S
動作的平均電流
リード/ライトコマンドサイクリング
tCK = min、IRC = min、IOUT = 0mA
Burst Length = 4、CAS Latency = 6、Free running QS mode
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ
最小 IRC の間にアドレス遷移は 2 回。
リードデータは 1 クロック中に 2 回遷移。
360
340
1, 2
IDD2N
スタンバイ平均電流
全てのバンク: 非活性状態
tCK = min、 CS = VIH、 PD = VIH
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ
上述以外の入力信号は 4 × tCK の間に 1 回遷移。
DQ と DS の入力は 1 クロック中に 2 回遷移。
110
100
1, 2
IDD2P
スタンバイ平均電流 (パワーダウン)
全てのバンク: 非活性状態
tCK = min、 PD = VIL (パワーダウン)
CAS Latency = 6、Free running QS mode
0 V ≤ VIN ≤ VIL (AC) (max), VIH (AC) (min) ≤ VIN ≤ VDDQ
上述以外の入力信号は 4 × tCK の間に 1 回遷移。
DQ と DS の入力はフローティング状態(VDDQ/2)。
95
90
1, 2
IDD4W
ライト動作平均電流 (4 バンク)
4 バンクインターリーブ連続バーストライト動作
tCK = min, IRC = min
Burst Length = 4、CAS Latency = 6、Free running QS mode
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ
1 クロック毎にアドレスが遷移。
DQ と DS の入力は 1 クロック中に 2 回遷移。
800
750
1, 2
IDD4R
リード動作平均電流 (4 バンク)
4 バンクインターリーブ連続バーストリード動作
tCK = min、IRC = min、IOUT = 0mA
Burst Length = 4、CAS Latency = 6、Free running QS mode
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ
1 クロック毎にアドレスが遷移。
リードデータは 1 クロック中に 2 回遷移。
800
750
1, 2
IDD5B
集中オートリフレッシュ平均電流
オートリフレッシュコマンドサイクリング
tCK = min、IREFC = min
CAS Latency = 6、Free running QS mode
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ
最小 IREFC の間にアドレス遷移は 2 回。
DQ と DS の入力は 1 クロック中に 2 回遷移。
360
340
1, 2, 3
IDD6
セルフリフレッシュ平均電流
PD = 0.2 V、
他の入力信号はフローティング状態 (VDDQ/2)、
DQ と DS の入力はフローティング状態 (VDDQ/2)
15
15
2
注:
mA
1. これらは、tCK、tRC 及び IRC を最小値でサイクリングさせた場合の電流です。電流は過渡的に流れる為、サイクルレー
トに強く依存します。
2. これらの値は VDD – VSS 間の電流として定義されます。
3. IDD5B は集中リフレッシュ条件での定義です。実際のシステムでは tREFI 規定のもと、分散リフレッシュを使用して下さ
い。
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電気的特性 (VDD = 2.5V ± 0.125V, VDDQ = 1.4V ~ 1.9V, TCASE = 0 ~ 85°C) (続き)
記
号
項
目
最
小
最
大
単
位
ILI
入力リーク電流
( 0 V ≤ VIN ≤ VDDQ、測定以外のピンは 0 V)
−5
5
µA
ILO
出力リーク電流
(出力はディセーブル、0 V ≤ VOUT ≤ VDDQ)
−5
5
µA
IREF
VREF 電流
−5
5
µA
VOH = 1.420 V
−5.6

VOL = 0.280 V
5.6

VOH = 1.420 V
−9.8

(VDDQ = 1.7V~1.9V) V = 0.280 V
OL
9.8

VOH = 1.420 V
−2.8

VOL = 0.280 V
2.8
VOH = VDDQ – 0.4V
−4

VOL = 0.4V
4

VOH = VDDQ – 0.4V
−8

VOL= 0.4V
8

未定義


未定義


IOH (DC)
IOL (DC)
IOH (DC)
IOL (DC)
IOH (DC)
IOL (DC)
IOH (DC)
IOL (DC)
IOH (DC)
IOL (DC)
IOH (DC)
IOL (DC)
注:
Normal Output
Driver
Strong Output
Driver
出力電流
Weak
Output Driver
Normal Output
Driver
Strong Output
Driver
Weak Output
Driver
出力電流
(VDDQ = 1.4V~1.6V)
注
mA
1
mA
1
1. アウトプットドライバの選択はエクステンディッドモードレジスタにて行われます。
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AC 許容動作条件及び特性 (注: 1, 2) (VDD = 2.5 ± 0.125V, VDDQ = 1.4 ∼ 1.9V, TCASE = 0 ∼ 85°C)
記
号
tRC
項
-33
目
-40
単位
注
最小
最大
最小
最大
22.5

25

3
CL = 4
4.5
7.5
5.0
7.5
3
CL = 5
3.75
7.5
4.5
7.5
3
CL = 6
ランダムサイクル時間
tCK
クロックサイクル時間
3.33
7.5
4.0
7.5
3
tRAC
ランダムアクセス時間

22.5

25
3
tCH
クロック高レベル時間
0.45 × tCK

0.45 × tCK

3
tCL
クロック低レベル時間
0.45 × tCK

0.45 × tCK

3
tCKQS
QS アクセス時間
−0.45
0.45
−0.5
0.5
3, 8, 10
tQSQ
QS – DQ スキュー

0.25

0.3
tQSQA
QS – DQ スキュー(全 DQ)

0.35

0.4
tAC
クロックアクセス時間
−0.5
0. 5
−0.6
0.6
3, 8, 10
tOH
出力データホールド時間
−0.5
0.5
−0.6
0.6
3, 8
tHP
クロックハーフピリオド
(tCH、tCL 実最小時間)
Min(tCH,
tCL)

min(tCH,
tCL)

3
tQSP
QS (リード)パルス幅
tHP− tQHS

tHP− tQHS

4, 8
tQSQV
出力データ有効時間
tHP− tQHS

tHP− tQHS

4, 8
tQHS
DQ, QS ホールドスキューファクター

0.055 × tCK
+0.17

0.055 × tCK
+0.17
tDQSS
DS(ライト)立ち上がりエッジセットアップ時
間
0.8 × tCK
1.2 × tCK
0.8 × tCK
1.2 × tCK
tDSPRE
DS(ライト)プリアンブルパルス幅
0.4 × tCK

0.4 × tCK

4
0

0

3
0.3 × tCK

0.3 × tCK

3
0.45 × tCK
0.55 × tCK
0.45 × tCK
0.55 × tCK
4
CL = 4
0.8

1.0

3, 4
CL = 5
0.8

1.0

3, 4
CL = 6
0.8

1.0

3, 4
0.45 × tCK

0.45 × tCK

4
CL = 4
0.8

1.0

3, 4
CL = 5
0.8

1.0

3, 4
CL = 6
0.8

1.0

3, 4
−0.4 × tCK
0.4 × tCK
−0.4 × tCK
0.4 × tCK
tDSPRES DS 1st 入力セットアップ時間
tDSPREH DS 1st 低レベル入力ホールド時間
tDSP
DS 高レベルまたは低レベル入力パルス幅
tDSS
DS(ライト)立ち上がりエッジ–
CLK セットアップ時間
tDSPST
DS(ライト)ポストアンブルパルス幅
DS(ライト)ポストアンブルホー
tDSPSTH
ルド時間
ns
3
tDSSK
UDS – LDS スキュー
tDS
データ入力セットアップ時間
0.35

0.4

4, 11
tDH
データ入力ホールド時間
0.35

0.4

4, 11
tIS
コマンド/アドレス入力セットアップ時間
0.6

0.7

3
tIH
コマンド/アドレス入力ホールド時間
0.6

0.7

3
Rev 1.4
2005-11-08
9/65
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AC 許容動作条件及び特性 (注: 1, 2) (続き)
記
号
項
-33
目
-40
単位
最小
最大
最小
最大
注
tLZ
出力ローインピーダンス時間
−0.5

−0.6

3, 6, 8
tHZ
出力ハイインピーダンス時間

0.5

0.6
3, 7, 8
tQPDH
PD 高レベルホールド時間
0

0

tPDEX
パワーダウンイグジット時間
0.6

0.7

tT
立ち上がり/立ち下り時間
0.1
1
0.1
1
tFPDL
PD ロー入力タイミング
(セルフリフレッシュ)
−0.5 × tCK
5
−0.5 × tCK
5
tREFI
オートリフレッシュ間隔
0.4
3.9
0.4
3.9
tPAUSE
電源投入後安定時間
200

200

5

5

IRC
CL = 4
ランダムリード/ライトサイクル
CL = 5
時間 (同一バンク)
CL = 6
6

6

7

7

IRCD
RDA/WRA – LAL コマンド間隔
(同一バンク)
1
1
1
1
CL = 4
4

4

IRAS
LAL – RDA/WRA コマンド間隔
(同一バンク)
CL = 5
5

5

CL = 6
6

6

IRBD
ランダムバンクアクセス間隔
(他バンク間)
2

2

RDA 後 LAL – WRA コマンド間
隔 (他バンク間)
BL = 2
2

2

IRWD
BL = 4
3

3

1

1

CL = 4
7

7

CL = 5
7

7

CL = 6
7

7

IWRD
WRA 後 LAL – RDA コマンド間隔
(他バンク間)
IRSC
モードレジスタセット
サイクル時間
IPD
PD ロー入力 – 入力非活性時間

2

2
IPDA
PD ハイ入力 – 入力バッファ活性時間
1

1

CL = 4
REF コマンド– パワーダウン間
CL = 5
隔
CL = 6
19

19

IPDV
23

23

25

25

CL = 4
19

19

CL = 5
23

23

CL = 6
25

25

IREFC

IREFC

200

200

IREFC
オートリフレッシュ
サイクル時間
ICKD
REF コマンド – クロック入力ディセーブ
ル時間
(セルフリフレッシュエントリー時)
ILOCK
DLL 安定時間(RDA コマンド間)
ns
3
3
5
µs
cycle
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AC テスト条件
記
号
項
目
定
格
単 位
VIH (min)
高レベル入力電圧 (AC)
VREF + 0.2
V
VIL (max)
低レベル入力電圧 (AC)
VREF − 0.2
V
VREF
入力基準電圧
VDDQ/2
V
VTT
終端電圧
VREF
V
VSWING
入力信号最大振幅
0.8
V
Vr
差動クロック入力基準電圧
VX (AC)
V
VID (AC)
CLK, CLK 入力電圧差
1.0
V
SLEW
入力信号最小移行レート
2.5
V/ns
VOTR
出力信号測定基準電位
VDDQ/2
V
注
9
VDDQ
VIH min (AC)
VREF
VSWING
VTT
25 Ω
Output
VIL max (AC)
VSS
Measurement point
∆T
∆T
SLEW = (VIH min (AC) − VIL max (AC))/∆T
AC Test Load
注:
(1)
立ち上がり、立ち下がり時間は VIH min (DC)と VIL max (DC)の間で定義されます。
入力信号の立ち上がり、立ち下がりの傾きは一定としてます。
(2)
単位が Cycle で記述された項目の値は tCK 値より計算されますが、小数点第 2 位以下は切り上げています。
(例: tDQSS = 0.8 × tCK, tCK = 3.3 ns, 0.8 × 3.3 ns = 2.64 ns → 2.7 ns.)
(3)
これらの項目は、差動クロック (CLK、 CLK )の AC 交差点から定義されます。
(4)
これらの項目は、DS の遷移信号が VREF 電位と交差するポイントから定義されます。
(5)
tREFI (max)は均等分散リフレッシュの場合に適用されます。
tREFI (min)は集中リフレッシュ及び分散リフレッシュのどちらにも適用されます。
tREFI (min)は任意の連続した 8 回のオートリフレッシュコマンド間隔が常に 400ns 以上でなければいけません。
言い換えると、3.2 µs (8 × 400 ns) 内に実行可能なオートリフレッシュの回数は、最大で 8 回迄です。
(6)
ローインピーダンスの状態は VDDQ/2 ± 0.1 V に達した状態です。
(7)
ハイインピーダンスの状態は出力バッファが駆動していない状態です。
(8)
これらの項目はクロックのジッターに依存します。これらの項目の値は安定したクロックにおいて測定された場
合のものです。
(9)
出力タイミングは Normal Output Driver にて定義されます。
VDDQ = 1.4V~1.6V の場合、出力タイミングは Strong Output Driver にて定義されます。
(10)
これらの値は tCK が 6.0ns 以下の条件で測定されています。tCK が 6.0ns 以上の場合には Speed version に関わ
らず、下記の値で測定されます。
tCKQS (MIN/MAX) = −0.6ns / 0.6ns, tAC (MIN/MAX) = −0.65ns / 0.65ns
(11)
これらの値は VDDQ = 1.7V~1.9V の条件で測定されています。VDDQ = 1.4V~1.6V の場合には Speed version に
関わらず、tDS(MIN) = 0.4ns, tDH(MIN) = 0.4ns になります。
Rev 1.4
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電源投入
(1)
電源(VDD、VDDQ)を立ち上げる前に PD をロー状態(≤ 0.2 V)にします。
(2)
VDDQ は VDD と同時か VDD より後に立ち上げます。
(3)
VREF は VDDQ と同時ないしは VDDQ よりも後に立ち上げます。
(4)
電源が所望の電位に到達後、クロック(CLK、CLK )を入力し、電源、クロック入力が安定した状態で 200 µs のポー
ズタイムをとります。
(5)
電源とクロックが安定後、NOP(DESL)状態かつ PD をハイ状態にします。
(6)
EMRS コマンドで DLL をイネーブルにし、ドライバストレングスとデータストローブタイプをセットします。
(注 1)
(7)
MRS コマンドにて CAS レイテンシ(CL)、バーストタイプ(BT)、バースト長(BL)をセットします。(注 1)
(8)
2 回以上のオートリフレッシュを実行します。(注 1)
(9)
EMRS コマンドより 200 クロック後に通常動作可能です。
注:
(1)
ステップ(6)、(7)、(8)は順不同です。
(2)
“ロー”はロジック低レベル状態、”ハイ”はロジック高レベル状態を意味します。
(3)
パワーアップシーケンス中の DQ 出力はハイインピーダンス状態となります。
2.5V(TYP)
VDD
1.5V or 1.8V(TYP)
VDDQ
1/2 VDDQ (TYP)
VREF
CLK
CLK
tPDEX
lRSC
200us(min)
lRSC
PD
lREFC
lREFC
lLOCK = 200clock cycle(min)
lPDA
Command
DESL RDA MRS DESL
op-code
RDA MRS
DESL WRA REF
DESL
WRA REF
DESL
op-code
Address
EMRS
MRS
DQ
(Input)
DS
L/UQS
Low
(Uni-QS mode)
L/UQS
(Free Running mode)
EMRS
MRS
Auto Refresh cycle
Normal Operation
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タイミング図
タイミング入力
コマンド、アドレス
tCK
tCK
tCH
tCL
CLK
CLK
tIS
tIH
tIS
1st
CS
tIS
2nd
tIH
tIS
1st
FN
tIS
A0~A13
BA0, BA1
tIH
tIH
2nd
tIH
tIS
UA, BA
tIH
LA
データ
L/UDS
tDS
tDH
tDS
tDH
DQn (input)
tDS
tDH
tDS
tDH
DQm (input)
入力真理値表参照
CLK, CLK タイミング
tCH
tCL
VIH
VIH (AC)
VIL (AC)
VIL
CLK
CLK
tT
tCK
tT
CLK
VIH
CLK
VIL
VID (AC)
VX
VX
VX
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リードタイミング (Burst Length = 4)
Unidirectional DS/QS mode
tCH
tCL
tCK
CLK
CLK
tIS tIH
LAL (after RDA)
Input
(control &
addresses)
DESL
DS
(Input)
tCKQS
CAS latency = 4
LQS
(output)
tCKQS
tQSP tQSP
tCKQS
Low
Low
tQSQA
tQSQA
tLZ
tQSQ
LDQ
(output)
Hi-Z
tQSQV
tQSQ
Q0
tAC
tQSQ
tQSQV
Q1
Q2
tAC
tQSQA
tHZ
Q3
tAC
tOH
tQSQA
tCKQS
tCKQS
UQS
(output)
tQSP tQSP
Low
Low
tQSQA
tQSQA
UDQ
(output)
Hi-Z
Q0
tLZ
tAC
Q1
tQSQV
Q2
tAC
tQSQ
tHZ
Q3
tAC
tOH
tCKQS
CAS latency = 5
LQS
(output)
tCKQS
Low
Low
tQSQA
tQSQA
tQSQV
tLZ
tQSQ
LDQ
(output)
tCKQS
tQSP tQSP
Hi-Z
tQSQ
Q0
tAC
tQSQ
Q1
Q2
tAC
tQSQA
tHZ
tQSQV
Q3
tAC
tOH
tQSQA
tCKQS
tCKQS
UQS
(output)
tQSP tQSP
Low
Low
tQSQ
tQSQA
tHZ
tQSQV
tQSQA
UDQ
(output)
Hi-Z
Q0
tLZ
tAC
Q1
tAC
Q2
Q3
tAC
tOH
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リードタイミング (Burst Length = 4)
Unidirectional DS/QS mode
tCH
tCL
tCK
CLK
CLK
tIS tIH
LAL (after RDA)
Input
(control &
addresses)
DESL
DS
(Input)
tCKQS
CAS latency = 6
LQS
(output)
tCKQS
tCKQS
Low
Low
tQSQA
tQSQA
tLZ
tQSQ
LDQ
(output)
tQSP tQSP
Hi-Z
tQSQV
tQSQ
Q0
tAC
tQSQ
tQSQV
Q1
Q2
tAC
tQSQA
tHZ
Q3
tAC
tOH
tQSQA
tCKQS
tCKQS
UQS
(output)
tQSP tQSP
Low
Low
tQSQ
tQSQA
tQSQV
tHZ
tQSQA
UDQ
(output)
Hi-Z
Q0
tLZ
tAC
注:
Q1
tAC
Q2
Q3
tAC
tOH
LQS、UQS はそれぞれ以下の DQ に対応します。
LQS
DQ0~DQ17
UQS
DQ18~DQ35
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リードタイミング (Burst Length = 4)
Unidirectional DS/Free Running QS mode
tCH
tCL
tCK
CLK
CLK
tIS tIH
LAL (after RDA)
Input
(control &
addresses)
DESL
DS
(Input)
tCKQS
CAS latency = 4
tCKQS
tQSP tQSP
tCKQS
LQS
(output)
tQSQA
tQSQA
tLZ
tQSQ
LDQ
(output)
Hi-Z
tQSQV
tQSQ
Q0
tAC
tQSQ
tQSQV
Q1
Q2
tAC
tQSQA
tHZ
Q3
tAC
tOH
tQSQA
tCKQS
tCKQS
tQSP tQSP
UQS
(output)
tQSQA
tQSQA
UDQ
(output)
Hi-Z
Q0
tLZ
tAC
Q1
tQSQV
Q2
tAC
tQSQ
tHZ
Q3
tAC
tOH
tCKQS
CAS latency = 5
tCKQS
tCKQS
tQSP tQSP
LQS
(output)
tQSQA
tQSQA
tLZ
tQSQ
LDQ
(output)
Hi-Z
tQSQV
tQSQ
Q0
tQSQ
tQSQV
Q1
Q2
tAC
tAC
tQSQA
tHZ
Q3
tAC
tOH
tQSQA
tCKQS
tCKQS
tQSP tQSP
UQS
(output)
tQSQA
tQSQA
UDQ
(output)
Hi-Z
Q0
tLZ
tAC
Q1
tAC
tQSQV
Q2
tQSQ
tHZ
Q3
tAC
tOH
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リードタイミング (Burst Length = 4)
Unidirectional DS/Free Running QS mode
tCH
tCL
tCK
CLK
CLK
tIS tIH
LAL (after RDA)
Input
(control &
addresses)
DESL
DS
(Input)
tCKQS
CAS latency = 6
tCKQS
tCKQS
tQSP tQSP
LQS
(output)
tQSQA
tQSQA
tLZ
tQSQ
LDQ
(output)
Hi-Z
tQSQV
tQSQ
Q0
tQSQ
tQSQV
Q1
Q2
tAC
tAC
tQSQA
tHZ
Q3
tAC
tOH
tQSQA
tCKQS
tCKQS
tQSP tQSP
UQS
(output)
tQSQA
tQSQA
UDQ
(output)
Hi-Z
Q0
tLZ
tAC
注:
Q1
tAC
tQSQ
tHZ
tQSQV
Q2
Q3
tAC
tOH
LQS、UQS はそれぞれ以下の DQ に対応します。
LQS
DQ0~DQ17
UQS
DQ18~DQ35
QS はフリーランニング QS モード中、常に出力されます。
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ライトタイミング (Burst Length = 4)
Unidirectional DS/QS mode, Unidirectional DS/Free Running QS mode
tCH
tCL
tCK
CLK
CLK
tIS tIH LAL (after WRA)
Input
(control &
addresses)
DESL
tDSPSTH
tDQSS
tDSPRES
tDSS
tDSPREH tDSP tDSP tDSP tDSPST
CAS latency = 4
L/UDS
(input)
tDSS
Preamble
tDSPRE
tDS
tDS
tDS
tDH
tDH
DQ
(input)
Postamble
D0
D1
D2
tDH
D3
tDQSS
tDSPRES
CAS latency = 5
t
tDSPREH DSP
tDSS
tDSPSTH
tDSS
tDSP tDSP tDSPST
L/UDS
(input)
Preamble
tDSPRE
DQ
(input)
Postamble
tDS
tDH
D0
tDS
D1
tDS
tDH
D3
D2
tDQSS
tDQSS
tDSS
tDSS
tDSPRES
CAS latency = 6
tDH
tDSPSTH
tDSP tDSP tDSP tDSPST
tDSPREH
L/UDS
(input)
Preamble
tDSPRE
Postamble
tDS
tDS
tDH
DQ
(input)
D0
tDQSS
L/UQS
(Uni-QS)
tDS
tDH
D1
D2
tDH
D3
tDQSS
Low
L/UQS
(Free Runninig)
注:
LDS、UDS はそれぞれ以下の DQ に対応します。
LDS
DQ0~DQ17
UDS
DQ18~DQ35
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TC59LM836DKG-33,-40
tREFI, tPAUSE, IXXXX タイミング
CLK
CLK
tREFI, tPAUSE, IXXXX
tIS
tIH
tIS
tIH
Input
(control &
addresses)
Command
Command
注: “IXXXX”は“IRC”、“IRCD”、“IRAS”等を意味します。
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動作真理値表 (注: 1, 2, 3)
コマンド真理値表 (注: 4)
• 1st コマンド
記
号
項
目
CS
FN
BA1~BA0
A13~A10
A9~A8
A7
A6~A0
DESL
Device Deselect
H
×
×
×
×
×
×
RDA
Read with Auto-close
L
H
BA
UA
UA
UA
UA
WRA
Write with Auto-close
L
L
BA
UA
UA
UA
UA
• 2nd コマンド
記
号
項
目
CS
FN
BA1~
BA0
A13~
A12
A11~
A10
A9
A8
A7
A6~A0
LAL
Lower Address Latch
H
×
×
V
×
×
×
×
LA
REF
Auto-Refresh
L
×
×
×
×
×
×
×
×
MRS
Mode Register Set
L
×
V
L
L
L
L
V
V
注:
1. L = Logic Low, H = Logic High, × = either L or H, V = Valid (specified value), BA = Bank Address, UA = Upper Address,
LA = Lower Address
2. 全てのコマンドは各コマンド入力にとって正当な状態で入力されるものとします。
3. SELFX と PDEX を除く全てのコマンドは、CLK の立ち上がりにおける差動クロック入力交差点で取り込まれます。
4. 動作モードは 1 番目のコマンドと 2 番目のコマンドの組み合わせによって決まります。”状態遷移図”と以下のコマンド
表を参照して下さい。
リードコマンド表
コマンド (記号)
CS
FN
BA1~BA0
A13~A10
A9~A8
A7
A6~A0
RDA (1st)
L
H
BA
UA
UA
UA
UA
LAL (2nd)
H
×
×
×
×
×
LA
NOTES
ライトコマンド表
注:
コマンド (記号)
CS
FN
BA1~
BA0
A13
A12
A11
A10
A9~A8
A7
A6~A0
WRA (1st)
L
L
BA
UA
UA
UA
UA
UA
UA
UA
LAL (2nd)
H
×
×
VW0
VW1
×
×
×
×
LA
5. A13~ A12 はライト動作時のバリアブルライトバースト長制御に使用します。
バリアブルライト(VW)真理値表
バースト長
項
目
VW0
VW1
Write All Words
L
×
Write First One Word
H
×
Reserved
L
L
Write All Words
H
L
Write First Two Words
L
H
Write First One Word
H
H
BL=2
BL=4
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動作真理値表(続き)
モードレジスタセットコマンド表
コマンド (記号)
CS
FN
BA1~BA0
A13~A9
A8
A7
A6~A0
RDA (1st)
L
H
×
×
×
×
×
MRS (2nd)
L
×
V
V
V
V
V
CS
FN
BA1~BA0
A13~A9
A8
A7
注:
NOTES
6
6. “モードレジスタ表”を参照して下さい。
オートリフレッシュコマンド表
コマンド
(記号)
現在の状態
Active
WRA (1st)
Auto-Refresh
REF (2nd)
項
目
PD
A6~A0 NOTES
n−1
n
Standby
H
H
L
L
×
×
×
×
×
Active
H
H
L
×
×
×
×
×
×
CS
FN
BA1~BA0
A13~A9
A8
A7
セルフリフレッシュコマンド表
コマンド
(記号)
現在の状態
Active
WRA (1st)
Self-Refresh Entry
項
目
Self-Refresh
Continue
Self-Refresh Exit
PD
A6~A0 NOTES
n−1
n
Standby
H
H
L
L
×
×
×
×
×
REF (2nd)
Active
H
L
L
×
×
×
×
×
×

Self-Refresh
L
L
×
×
×
×
×
×
×
SELFX
Self-Refresh
L
H
H
×
×
×
×
×
×
CS
FN
BA1~BA0
A13~A9
A8
A7
7, 8
9
パワーダウンコマンド表
項
目
Power Down Entry
Power Down Continue
Power Down Exit
注:
コマンド
(記号)
現在の状態
PDEN
PD
A6~A0 NOTES
n−1
n
Standby
H
L
H
×
×
×
×
×
×

Power Down
L
L
×
×
×
×
×
×
×
PDEX
Power Down
L
H
H
×
×
×
×
×
×
7.
PD は REF コマンドに対して tFPDL の範囲内でロー状態にしなければなりません。
8.
PD はロー状態にする時は、DQ ピンの状態がハイインピーダンス状態後としてください。
9.
PD をロー状態からハイ状態へ移行した場合、クロックに対して非同期動作となります。
8
9
Rev 1.4
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TC59LM836DKG-33,-40
動作真理値表 (続き)
現在の状態
PD
n−1 n
CS
FN
アドレス
コマンド
アクション
注
Idle
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN


Row Active for Read
H
H
H
H
L
H
H
L
L
×
H
L
H
L
×
×
×
×
×
×
LA
Op-code
×
×
×
LAL
MRS/EMRS
PDEN
MRS/EMRS

Row Active for Write
H
H
H
H
L
H
H
L
L
×
H
L
H
L
×
×
×
×
×
×
LA
×
×
×
×
LAL
REF
PDEN
REF (self)

Read
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN


H
H
H
×
×
DESL
H
H
H
H
L
H
H
L
L
×
L
L
H
L
×
H
L
×
×
×
BA, UA
BA, UA
×
×
×
RDA
WRA
PDEN


Data Write&Continue Burst Write to
End
Illegal
Illegal
Illegal
Illegal
Invalid
Auto-Refreshing
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN


NOP → Idle after IREFC
Illegal
Illegal
Self-Refresh Entry
Illegal
Refer to Self-Refreshing State
Mode Register
Accessing
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN


NOP → Idle after IRSC
Illegal
Illegal
Illegal
Illegal
Invalid
H
L
×
L
×
×
×
×
×
×


L
H
H
×
×
PDEX
L
H
L
×
×

Invalid
Maintain Power Down Mode
Exit Power Down Mode → Idle after
tPDEX
Illegal
H
L
L
L
×
L
H
H
×
×
H
L
×
×
×
×
×
×
×
×


SELFX

Invalid
Maintain Self-Refresh
Exit Self-Refresh → Idle after IREFC
Illegal
Write
Power Down
Self-Refreshing
注:
NOP
Row activate for Read
Row activate for Write
Power Down Entry
Illegal
Refer to Power Down State
10
Begin Read
Access to Mode Register
Illegal
Illegal
Invalid
Begin Write
Auto-Refresh
Illegal
Self-Refresh Entry
Invalid
Continue Burst Read to End
Illegal
Illegal
Illegal
Illegal
Invalid
11
11
11
11
12
10. 全てのバンクがアイドル状態でなければ禁止コマンドとなります。
11. 指定された状態のバンクに対する禁止コマンドです。バンクアドレスによって指定されたバンクによっては、正常な動
作が可能です。
12. tFPDL 規定を満たさなければなりません。
Rev 1.4
2005-11-08
22/65
TC59LM836DKG-33,-40
モードレジスタ表
MRS (レギュラーモードレジスタセット) (注: 1)
*1
ADDRESS
Register
*1
BA1
BA0
0
0
A13~A8
A7
0
*3
TE
A6~A4
A3
A2~A0
CL
BT
BL
A7
TEST MODE (TE)
A3
BURST TYPE (BT)
0
Regular (default)
0
Sequential
1
Test Mode Entry
1
Interleave
A6
A5
A4
CAS LATENCY (CL)
0
0
×
Reserved
0
1
0
Reserved
0
1
1
Reserved
1
0
0
*2
*2
*2
4
1
0
1
5
1
1
0
6
1
1
1
A2
A1
A0
0
0
0
0
0
1
2
0
1
0
4
0
1
1
×
1
Reserved
BURST LENGTH (BL)
Reserved
Reserved
×
*2
*2
*2
EMRS (エクステンディッドモードレジスタセット) (注: 4)
ADDRESS
Register
*4
*4
BA1
BA0
0
1
A13~A7
A6~A5
A4~A3
A2~A1
0
SS
DIC (QS)
DIC (DQ)
QS
A6
A5
0
注:
0
DQ
*2
DS
A3
A2
A1
OUTPUT DRIVE IMPEDANCE CONTROL
(DIC)
0
0
0
0
Normal Output Driver
0
1
0
1
Strong Output Driver
0
1
1
0
Unidirectional DS/QS
1
0
1
0
Weak Output Driver
1
1
Unidirectional DS/Free Running QS
1
1
1
1
Reserved
1.
2.
3.
4.
5.
Reserved
*2
*5
A4
STROBE SELECT
Reserved
A0
A0
DLL SWITCH (DS)
0
DLL Enable
1
DLL Disable
レギュラーモードレジスタは BA0 = 0 と BA1 = 0 の組み合わせによって選択されます。
レギュラーモードレジスタ中の“Reserved”にはセットしないで下さい。
テストモードは特殊な動作モードの為、レギュラーモードレジスタの際の A7 は“0” (ロー状態)にセットして下さい。
エクステンディッドモードレジスタは BA0 = 1 と BA1 = 0 の組み合わせによって選択されます。
エクステンディッドモードレジスタ時の A0 は"0"(ロー状態)にセットしてください。
Rev 1.4
2005-11-08
23/65
TC59LM836DKG-33,-40
状態遷移図
SELFREFRESH
POWER
DOWN
SELFX
( PD = H)
PDEX
( PD = H)
PD = L
PDEN
( PD = L)
STANDBY
(IDLE)
PD = H
AUTOREFRESH
MODE
REGISTER
WRA
RDA
REF
MRS
ACTIVE
(RESTORE)
ACTIVE
LAL
LAL
WRITE
(BUFFER)
READ
Command input
Automatic return
アクティブ状態における 2 番目のコ
マンドは、RDA または WRA コマンド
入力から 1 クロック後に入力されな
ければなりません。
Rev 1.4
2005-11-08
24/65
TC59LM836DKG-33,-40
タイミング図
シングルバンクリードタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
IRC = 5 cycles
Command
RDA
LAL
IRCD=1 cycle
Address
UA
Bank Add.
#0
DESL
IRAS = 4 cycles
LA
IRC = 5 cycles
RDA
LAL
IRCD=1 cycle
UA
DESL
IRAS = 4 cycles
LA
IRC = 5 cycles
RDA
DESL
IRCD=1 cycle
UA
#0
LAL
RDA
IRAS = 4 cycles
LA
UA
#0
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
CL = 4
DQ
(output)
Hi-Z
CL = 4
Q0 Q1
CL = 4
Q0 Q1
Q0
BL = 4
DS
(input)
QS
(output)
Low
CL = 4
DQ
(output)
Hi-Z
CL = 4
Q0 Q1 Q2 Q3
CL = 4
Q0 Q1 Q2 Q3
Q0
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 4
DQ
(output)
Hi-Z
CL = 4
Q0 Q1
CL = 4
Q0 Q1
Q0
BL = 4
DS
(input)
QS
(output)
CL = 4
DQ
(output)
Hi-Z
CL = 4
Q0 Q1 Q2 Q3
CL = 4
Q0 Q1 Q2 Q3
Q0
Rev 1.4
2005-11-08
25/65
TC59LM836DKG-33,-40
シングルバンクリードタイミング (CL = 5)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
RDA
LAL
14
15
CLK
CLK
IRC = 6 cycles
IRC = 6 cycles
Command
RDA
LAL
IRCD=1 cycle
Address
UA
Bank Add.
#0
DESL
IRAS = 5 cycles
LA
RDA
LAL
IRCD=1 cycle
UA
DESL
IRAS = 5 cycles
LA
IRCD=1 cycle
UA
#0
DESL
LA
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
CL = 5
DQ
(output)
Hi-Z
CL = 5
Q0 Q1
Q0 Q1
BL = 4
DS
(input)
QS
(output)
Low
CL = 5
DQ
(output)
Hi-Z
CL = 5
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 5
DQ
(output)
Hi-Z
CL = 5
Q0 Q1
Q0 Q1
BL = 4
DS
(input)
QS
(output)
CL = 5
DQ
(output)
Hi-Z
CL = 5
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
Rev 1.4
2005-11-08
26/65
TC59LM836DKG-33,-40
シングルバンクリードタイミング (CL = 6)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
RDA
LAL
CLK
CLK
IRC = 7 cycles
IRC = 7 cycles
Command
RDA
LAL
IRCD=1 cycle
Address
UA
Bank Add.
#0
DESL
IRAS = 6 cycles
LA
RDA
LAL
IRCD=1 cycle
UA
DESL
IRAS = 6 cycles
LA
IRCD=1 cycle
UA
#0
LA
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
CL = 6
DQ
(output)
Hi-Z
CL = 6
Q0 Q1
Q0 Q1
BL = 4
DS
(input)
QS
(output)
Low
CL = 6
DQ
(output)
Hi-Z
CL = 6
Q0 Q1 Q2 Q3
Q0 Q1 Q2
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 6
DQ
(output)
Hi-Z
CL = 6
Q0 Q1
Q0 Q1
BL = 4
DS
(input)
QS
(output)
CL = 6
DQ
(output)
Hi-Z
CL = 6
Q0 Q1 Q2 Q3
Q0 Q1 Q2
Rev 1.4
2005-11-08
27/65
TC59LM836DKG-33,-40
シングルバンクライトタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
IRC = 5 cycles
IRC = 5 cycles
Command
WRA
LAL
IRCD=1 cycle
Address
UA
Bank Add.
#0
DESL
WRA
IRAS = 4 cycles
LA
LAL
IRCD=1 cycle
UA
IRC = 5 cycles
DESL
WRA
IRAS = 4 cycles
LA
IRCD=1 cycle
UA
#0
LAL
DESL
WRA
IRAS = 4 cycles
LA
UA
#0
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
WL = 3
DQ
(input)
WL = 3
D0 D1
WL = 3
D0 D1
D0 D1
BL = 4
DS
(input)
QS
(output)
Low
WL = 3
DQ
(input)
WL = 3
D0 D1 D2 D3
WL = 3
D0 D1 D2 D3
D0 D1 D2 D3
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
WL = 3
DQ
(input)
WL = 3
D0 D1
WL = 3
D0 D1
D0 D1
BL = 4
DS
(input)
QS
(output)
WL = 3
DQ
(input)
WL = 3
D0 D1 D2 D3
WL = 3
D0 D1 D2 D3
D0 D1 D2 D3
Rev 1.4
2005-11-08
28/65
TC59LM836DKG-33,-40
シングルバンクライトタイミング (CL = 5)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
WRA
LAL
14
15
CLK
CLK
IRC = 6 cycles
IRC = 6 cycles
Command
WRA
LAL
IRCD=1 cycle
Address
UA
Bank Add.
#0
DESL
IRAS = 5 cycles
WRA
LAL
IRCD=1 cycle
LA
UA
DESL
IRAS = 5 cycles
DESL
IRCD=1 cycle
LA
UA
#0
LA
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
WL = 4
DQ
(input)
WL = 4
D0 D1
D0 D1
BL = 4
DS
(input)
QS
(output)
Low
WL = 4
DQ
(input)
WL = 4
D0 D1 D2 D3
D0 D1 D2 D3
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
WL = 4
DQ
(input)
WL = 4
D0 D1
D0 D1
BL = 4
DS
(input)
QS
(output)
WL = 4
DQ
(input)
WL = 4
D0 D1 D2 D3
D0 D1 D2 D3
Rev 1.4
2005-11-08
29/65
TC59LM836DKG-33,-40
シングルバンクライトタイミング (CL = 6)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
WRA
LAL
CLK
CLK
IRC = 7 cycles
IRC = 7 cycles
Command
WRA
LAL
IRCD=1 cycle
Address
UA
Bank Add.
#0
DESL
IRAS = 6 cycles
WRA
LAL
IRCD=1 cycle
LA
UA
DESL
IRAS = 6 cycles
IRCD=1 cycle
LA
UA
#0
LA
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
WL = 5
DQ
(input)
WL = 5
D0 D1
D0 D1
BL = 4
DS
(input)
QS
(output)
Low
WL = 5
DQ
(input)
WL = 5
D0 D1 D2 D3
D0 D1 D2 D3
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
WL = 5
DQ
(input)
WL = 5
D0 D1
D0 D1
BL = 4
DS
(input)
QS
(output)
WL = 5
DQ
(input)
WL = 5
D0 D1 D2 D3
D0 D1 D2 D3
Rev 1.4
2005-11-08
30/65
TC59LM836DKG-33,-40
シングルバンクリード/ライトタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
IRC = 5 cycles
IRC = 5 cycles
RDA
LAL
Address
UA
LA
Bank Add.
#0
Command
DESL
WRA
LAL
UA
LA
DESL
IRC = 5 cycles
RDA
LAL
UA
LA
#0
DESL
WRA
UA
#0
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
CL = 4
DQ
Hi-Z
WL = 3
Q0 Q1
CL = 4
D0 D1
Q0
BL = 4
DS
(input)
QS
(output)
Low
CL = 4
DQ
Hi-Z
WL = 3
Q0 Q1 Q2 Q3
CL = 4
D0 D1 D2 D3
Q0
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 4
DQ
Hi-Z
WL = 3
Q0 Q1
CL = 4
D0 D1
Q0
BL = 4
DS
(input)
QS
(output)
CL = 4
DQ
Hi-Z
WL = 3
CL = 4
Q0 Q1 Q2 Q3
D0 D1 D2 D3
Read data
Write data
Q0
Rev 1.4
2005-11-08
31/65
TC59LM836DKG-33,-40
シングルバンクリード/ライトタイミング (CL = 5)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
RDA
LAL
UA
LA
14
15
CLK
CLK
IRC = 6 cycles
IRC = 6 cycles
RDA
LAL
Address
UA
LA
Bank Add.
#0
Command
DESL
WRA
LAL
UA
LA
DESL
#0
DESL
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
CL = 5
DQ
Hi-Z
WL = 4
Q0 Q1
D0 D1
BL = 4
DS
(input)
QS
(output)
Low
WL = 4
CL = 5
DQ
Hi-Z
Q0 Q1 Q2 Q3
D0 D1 D2 D3
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 5
DQ
Hi-Z
WL = 4
Q0 Q1
D0 D1
BL = 4
DS
(input)
QS
(output)
WL = 4
CL = 5
DQ
Hi-Z
Q0 Q1 Q2 Q3
D0 D1 D2 D3
Read data
Write data
Rev 1.4
2005-11-08
32/65
TC59LM836DKG-33,-40
シングルバンクリード/ライトタイミング (CL = 6)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
RDA
LAL
UA
LA
CLK
CLK
IRC = 7 cycles
IRC = 7 cycles
RDA
LAL
Address
UA
LA
Bank Add.
#0
Command
DESL
WRA
LAL
UA
LA
DESL
#0
#0
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
CL = 6
DQ
Hi-Z
WL = 5
Q0 Q1
D0 D1
BL = 4
DS
(input)
QS
(output)
Low
WL = 5
CL = 6
DQ
Hi-Z
Q0 Q1 Q2 Q3
D0 D1 D2 D3
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 6
DQ
Hi-Z
WL = 5
Q0 Q1
D0 D1
BL = 4
DS
(input)
QS
(output)
WL = 5
CL = 6
DQ
(output)
Hi-Z
Q0 Q1 Q2 Q3
D0 D1 D2 D3
Read data
Write data
Rev 1.4
2005-11-08
33/65
TC59LM836DKG-33,-40
マルチプルバンクリードタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
IRBD = 2 cycles
IRBD = 2 cycles IRBD = 2 cyclesIRBD = 2 cycles IRBD = 2 cycles
RDA
LAL
RDA
LAL
Address
UA
LA
UA
LA
Bank Add.
Bank
"a"
Command
DESL RDA
Bank
"b"
UA
LAL
RDA
LAL
RDA
LAL
RDA
LAL
RDA
LAL
RDA
LA
UA
LA
UA
LA
UA
LA
UA
LA
UA
Bank
"a"
Bank
"b"
Bank
"c"
Bank
"d"
Bank
"b"
Bank
"a"
IRC (Bank"a") = 5 cycles
IRC (Bank"b") = 5 cycles
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
CL = 4
CL = 4
DQ
(output)
Hi-Z
Qa0Qa1
Qb0Qb1
Qa0Qa1
Qb0Qb1
Qc0Qc1
BL = 4
DS
(input)
QS
(output)
Low
CL = 4
CL = 4
DQ
(output)
Hi-Z
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3Qc0Qc1Qc2
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 4
CL = 4
DQ
(output)
Hi-Z
Qa0Qa1
Qb0Qb1
Qa0Qa1
Qb0Qb1
Qc0Qc1
BL = 4
DS
(input)
QS
(output)
CL = 4
CL = 4
DQ
(output)
Hi-Z
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3Qc0Qc1Qc2
注: 同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.4
2005-11-08
34/65
TC59LM836DKG-33,-40
マルチプルバンクリードタイミング (CL = 5)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
Command
Address
Bank Add.
IRBD = 2 cycles
IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles
RDA
LAL
RDA
LAL
UA
LA
UA
LA
Bank
"a"
DESL
Bank
"b"
RDA
LAL
RDA
LAL
RDA
LAL
RDA
LAL
RDA
LAL
UA
LA
UA
LA
UA
LA
UA
LA
UA
LA
Bank
"a"
Bank
"b"
Bank
"c"
Bank
"d"
Bank
"a"
IRC (Bank"a") = 6 cycles
Unidirectional DS/QS mode
IRC (Bank"b") = 6 cycles
BL = 2
DS
(input)
QS
(output)
Low
CL = 5
CL = 5
DQ
(output)
Hi-Z
Qa0Qa1
Qb0Qb1
Qa0Qa1
Qb0Qb1
BL = 4
DS
(input)
QS
(output)
Low
CL = 5
CL = 5
DQ
(output)
Hi-Z
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3
Qa0Qa1Qa2Qa3Qb0Qb1Qb2
Qa0Qa1
Qa0Qa1
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 5
CL = 5
DQ
(output)
Hi-Z
Qb0Qb1
Qb0Qb1
BL = 4
DS
(input)
QS
(output)
CL = 5
CL = 5
DQ
(output)
Hi-Z
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3
Qa0Qa1Qa2Qa3Qb0Qb1Qb2
注: 同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.4
2005-11-08
35/65
TC59LM836DKG-33,-40
マルチプルバンクリードタイミング (CL = 6)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
Command
Address
Bank Add.
IRBD = 2 cycles
IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles
RDA
LAL
RDA
LAL
UA
LA
UA
LA
Bank
"a"
DESL
Bank
"b"
RDA
LAL
RDA
LAL
RDA
LAL
RDA
LAL
RDA
UA
LA
UA
LA
UA
LA
UA
LA
UA
Bank
"a"
Bank
"b"
Bank
"c"
Bank
"d"
Bank
"a"
IRC (Bank"a") = 7 cycles
IRC (Bank"b") = 7 cycles
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
CL = 6
CL = 6
DQ
(output)
Hi-Z
Qa0Qa1
Qb0Qb1
Qa0Qa1
BL = 4
DS
(input)
QS
(output)
Low
CL = 6
CL = 6
DQ
(output)
Hi-Z
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3
Qa0Qa1Qa2
Qa0Qa1
Qa0Qa1
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
CL = 6
CL = 6
DQ
(output)
Hi-Z
Qb0Qb1
BL = 4
DS
(input)
QS
(output)
CL = 6
CL = 6
DQ
(output)
Hi-Z
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3
Qa0Qa1Qa2
注: 同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.4
2005-11-08
36/65
TC59LM836DKG-33,-40
マルチプルバンクライトタイミング (CL = 4)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
Command
Address
Bank Add.
IRBD = 2 cycles
IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles
WRA
LAL
WRA
LAL
UA
LA
UA
LA
Bank
"a"
DESL WRA
UA
Bank
"b"
LAL
WRA
LAL
WRA
LAL
WRA
LAL
WRA
LAL
WRA
LA
UA
LA
UA
LA
UA
LA
UA
LA
UA
Bank
"a"
Bank
"b"
Bank
"c"
Bank
"d"
Bank
"a"
Bank
"b"
IRC (Bank"a") = 5 cycles
IRC (Bank"b") = 5 cycles
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
WL = 3
WL = 3
DQ
(input)
Da0 Da1
Db0Db1
Da0Da1
Db0Db1
Dc0 Dc1
Dd0Dd1
BL = 4
DS
(input)
QS
(output)
Low
WL = 3
WL = 3
DQ
(input)
Da0 Da1Da2Da3Db0Db1Db2Db3
Da0Da1Da2Da3Db0Db1 Db2 Db3 Dc0 Dc1 Dc2 Dc3 Dd0Dd1
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
WL = 3
WL = 3
DQ
(input)
Da0 Da1
Db0Db1
Da0Da1
Db0Db1
Dc0 Dc1
Dd0Dd1
BL = 4
DS
(input)
QS
(output)
WL = 3
WL = 3
DQ
(input)
Da0 Da1Da2Da3Db0Db1Db2Db3
Da0Da1Da2Da3Db0Db1 Db2 Db3 Dc0 Dc1 Dc2 Dc3 Dd0Dd1
注: 同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.4
2005-11-08
37/65
TC59LM836DKG-33,-40
マルチプルバンクライトタイミング (CL = 5)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
Command
Address
Bank Add.
IRBD = 2 cycles
IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles
WRA
LAL
WRA
LAL
UA
LA
UA
LA
Bank
"a"
DESL
Bank
"b"
WRA
LAL
WRA
LAL
WRA
LAL
WRA
LAL
WRA
LAL
UA
LA
UA
LA
UA
LA
UA
LA
UA
LA
Bank
"a"
Bank
"b"
Bank
"c"
Bank
"d"
Bank
"a"
IRC (Bank"a") = 6 cycles
IRC (Bank"b") = 6 cycles
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
WL = 4
WL = 4
DQ
(input)
Da0Da1
Db0Db1
Da0Da1
Db0 Db1
Dc0 Dc1
BL = 4
DS
(input)
QS
(output)
Low
WL = 4
WL = 4
DQ
(input)
Da0Da1Da2Da3Db0Db1Db2Db3
Da0Da1 Da2 Da3 Db0 Db1 Db2Db3Dc0 Dc1
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
WL = 4
WL = 4
DQ
(input)
Da0Da1
Db0Db1
Da0Da1
Db0 Db1
Dc0 Dc1
BL = 4
DS
(input)
QS
(output)
WL = 4
WL = 4
DQ
(input)
Da0Da1Da2Da3Db0Db1Db2Db3
Da0Da1 Da2 Da3 Db0 Db1 Db2Db3Dc0 Dc1
注: 同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.4
2005-11-08
38/65
TC59LM836DKG-33,-40
マルチプルバンクライトタイミング (CL = 6)
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
Command
Address
Bank Add.
IRBD = 2 cycles
IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles
WRA
LAL
WRA
LAL
UA
LA
UA
LA
Bank
"a"
DESL
Bank
"b"
WRA
LAL
WRA
LAL
WRA
LAL
WRA
LAL
WRA
UA
LA
UA
LA
UA
LA
UA
LA
UA
Bank
"a"
Bank
"b"
Bank
"c"
Bank
"d"
Bank
"a"
IRC (Bank"a") = 7 cycles
IRC (Bank"b") = 7 cycles
Unidirectional DS/QS mode
BL = 2
DS
(input)
QS
(output)
Low
WL = 5
WL = 5
DQ
(input)
Da0Da1
Db0Db1
Da0 Da1
Db0Db1
BL = 4
DS
(input)
QS
(output)
Low
WL = 5
WL = 5
DQ
(input)
Da0Da1Da2Da3Db0Db1Db2Db3
Da0 Da1 Da2Da3Db0Db1
Unidirectional DS/Free Running QS mode
BL = 2
DS
(input)
QS
(output)
WL = 5
WL = 5
DQ
(input)
Da0Da1
Db0Db1
Da0 Da1
Db0Db1
BL = 4
DS
(input)
QS
(output)
WL = 5
WL = 5
DQ
(input)
Da0Da1Da2Da3Db0Db1Db2Db3
Da0 Da1 Da2Da3Db0Db1
注: 同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.4
2005-11-08
39/65
TC59LM836DKG-33,-40
マルチプルバンクリード/ライトタイミング (BL = 2)
CLK
CLK
Command
0
1
2
Bank Add.
4
5
6
7
8
LAL
RDA
LAL
9
10
11
12
13
LAL
RDA
LAL
LA
UA
LA
14
15
IRBD = 2 cycles
WRA
LAL
RDA
IWRD = 1 cycle
Address
3
UA
Bank
"a"
LA
UA
Bank
"b"
LAL
DESL WRA
IRWD = 2 cycles IWRD = 1 cycle
LA
UA
LA
Bank
"c"
IRC (Bank"a")
UA
DESL WRA
DESL WRA
IRWD = 2 cycles
LA
UA
Bank
"d"
Bank
"a"
UA
Bank
"b"
Bank
"c"
IRC (Bank"b")
Unidirectional DS/QS mode
CL = 4
DS
(input)
QS
(output)
Low
CL = 4
WL = 3
DQ
Hi-Z
Da0 Da1
Qb0 Qb1
Dc0 Dc1
Qd0 Qd1
Da0 Da1
CL = 5
DS
(input)
QS
(output)
Low
CL = 5
WL = 4
DQ
Hi-Z
Da0 Da1
Qb0 Qb1
Dc0 Dc1
Qd0 Qd1
Da0 Da1
CL = 6
DS
(input)
QS
(output)
Low
CL = 6
WL = 5
DQ
Hi-Z
Da0 Da1
Qb0 Qb1
Dc0 Dc1
Qd0 Qd1
Unidirectional DS/Free Running QS mode
CL = 4
DS
(input)
QS
(output)
WL = 3
DQ
Hi-Z
CL = 4
Qb0 Qb1
Da0 Da1
Dc0 Dc1
Qd0 Qd1
Da0 Da1
CL = 5
DS
(input)
QS
(output)
WL = 4
DQ
Hi-Z
CL = 5
Da0 Da1
Qb0 Qb1
Dc0 Dc1
Qd0 Qd1
Da0 Da1
CL = 6
DS
(input)
QS
(output)
WL = 5
DQ
Hi-Z
CL = 6
Da0 Da1
Qb0 Qb1
Dc0 Dc1
Qd0 Qd1
注: 同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.4
2005-11-08
40/65
TC59LM836DKG-33,-40
マルチプルバンクリード/ライトタイミング (BL = 4)
CLK
CLK
Command
0
1
2
3
Bank Add.
5
6
7
8
9
LAL
RDA
LAL
10
11
12
13
14
15
LAL
RDA
LAL
IRBD = 2 cycles
WRA
LAL
RDA
LAL
IWRD = 1 cycle
Address
4
UA
Bank
"a"
LA
UA
DESL
WRA
IRWD = 3 cycles
IWRD = 1 cycle
LA
UA
Bank
"b"
LA
Bank
"c"
UA
DESL
WRA
IRWD = 3 cycles
IWRD = 1 cycle
LA
UA
Bank
"d"
Bank
"a"
LA
UA
LA
Bank
"b"
IRC (Bank"a")
IRC (Bank"b")
Unidirectional DS/QS mode
CL = 4
DS
(input)
QS
(output)
Low
WL = 3
CL = 5
DQ
Hi-Z
CL = 4
Da0 Da1 Da2 Da3
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2 Dc3
Qd0 Qd1 Qd2 Qd3
DS
(input)
QS
(output)
Low
CL = 5
WL = 4
DQ
Hi-Z
Da0 Da1 Da2 Da3
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2 Dc3
Qd0 Qd1 Qd2 Qd3
CL = 6
DS
(input)
QS
(output)
Low
CL = 6
WL = 5
DQ
Hi-Z
Da0 Da1 Da2 Da3
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2 Dc3
Qd0 Qd1
CL = 4
DS
(input)
QS
(output)
WL = 3
DQ
Hi-Z
CL = 4
Da0 Da1 Da2 Da3
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2 Dc3
Qd0 Qd1 Qd2 Qd3
CL = 5
DS
(input)
QS
(output)
WL = 4
DQ
Hi-Z
CL = 5
Da0 Da1 Da2 Da3
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2 Dc3
Qd0 Qd1 Qd2 Qd3
DS
(input)
QS
(output)
WL = 5
DQ
Hi-Z
CL = 6
Da0 Da1 Da2 Da3
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2 Dc3
Qd0 Qd1
注: 同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.4
2005-11-08
41/65
TC59LM836DKG-33,-40
バリアブルライト(VW)によるライトコントロール (CL = 4)
0
1
2
3
4
5
6
WRA
LAL
UA
LA=#1
VW=1
7
8
9
10
11
12
13
14
15
CLK
CLK
BL = 2, SEQUENTIAL MODE
Command
Address
WRA
LAL
UA
LA=#3
VW=All
DESL
VW0 = Low
VW1 = don't care
Bank Add.
Bank
"a"
DESL
VW0 = High
VW1 = don't care
Bank
"a"
DS
(input)
DQ
(input)
Lower Address
D0 D1
D0
#3 #2
#1 (#0)
Last one data is masked.
BL = 4, SEQUENTIAL MODE
Command
Address
WRA
LAL
UA
LA=#3
VW=All
DESL
WRA
LAL
UA
LA=#1
VW=1
VW0 = High
VW1 = Low
Bank Add.
Bank
"a"
DESL
WRA
LAL
UA
LA=#2
VW=2
VW0 = High
VW1 = High
DESL
VW0 = Low
VW1 = High
Bank
"a"
Bank
"a"
DS
(input)
DQ
(input)
Lower Address
D0 D1 D2 D3
D0
D0 D1
#3 #0 #1 #2
#1(#2)(#3)(#0)
#2 #3 (#0)(#1)
Last three data are masked.
注:
Last two data are masked.
バースト長後半のデータがマスクされる場合でも、DS の入力は MRS で設定された、
バースト長分まで継続して下さい。
Rev 1.4
2005-11-08
42/65
TC59LM836DKG-33,-40
パワーダウンタイミング (CL = 4, BL = 4)
リードサイクルからのパワーダウンタイミング
0
1
2
3
4
5
6
7
8
9
10
n-2
n-1
n
n+1
n+2
CLK
CLK
IPDA
Command
Address
RDA
LAL
UA
LA
DESL
DESL
RDA
or
WRA
UA
tIS
IPD = 2 cycle
tIH
PD
tQPDH
tPDEX
lRC(min) , tREFI(max)
Unidirectional DS/QS mode
DS
(input)
QS
(output)
Low
CL = 4
DQ
(output)
Hi-Z
Hi-Z
Q0 Q1 Q2 Q3
Unidirectional DS/Free Running QS mode
DS
(input)
QS
(output)
CL = 4
DQ
(output)
Hi-Z
Hi-Z
Q0 Q1 Q2 Q3
Power Down Entry
注:
Power Down Exit
PD はデータ出力が終了するまでハイ状態を維持して下さい。
PD はデータ保持の為 tREFI(max.)規定内はハイ状態にして下さい。
パワーダウンモード中は PD をロー状態にし、安定したクロック信号を入力して下さい。
PD がハイ状態に遷移した後の lPDA サイクル後にコマンド入力が有効となります。
Rev 1.4
2005-11-08
43/65
TC59LM836DKG-33,-40
パワーダウンタイミング (CL = 4, BL = 4)
ライトサイクルからのパワーダウンタイミング
0
1
2
3
4
5
6
7
8
9
10
n-2
n-1
n
n+1
n+2
CLK
CLK
IPDA
Command
Address
WRA
LAL
UA
LA
DESL
DESL
RDA
or
WRA
UA
tIS
IPD = 2 cycle
tIH
PD
WL = 3
2 clock cycles
tPDEX
lRC(min) , tREFI(max)
Unidirectional DS/QS mode
DS
(input)
QS
(output)
Low
WL = 3
DQ
(input)
D0 D1 D2 D3
Unidirectional DS/Free Running QS mode
DS
(input)
QS
(output)
WL = 3
DQ
(input)
D0 D1 D2 D3
注:
PD は LAL コマンドから WL+2 クロックまでハイ状態を維持して下さい。
PD はデータ保持の為 tREFI(max.)規定内はハイ状態にして下さい。
パワーダウンモード中は PD をロー状態にし、安定したクロック信号を入力して下さい。
PD がハイ状態に遷移した後の lPDA サイクル後にコマンド入力が有効となります。
Rev 1.4
2005-11-08
44/65
TC59LM836DKG-33,-40
モードレジスタセットタイミング (CL = 4, BL = 2)
リード動作からのモードレジスタセット
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
RDA
or
WRA
LAL
Valid
(opcode)
UA
LA
BA0="0"
BA1="0"
BA
CLK
CLK
IRSC = 7 cycles
RDA
LAL
Address
UA
LA
Bank Add.
BA
Command
DESL
RDA
MRS
DESL
CL + BL/2
Unidirectional DS/QS mode
DS
(input)
QS
(output)
Low
DQ
(output)
Q0 Q1
Unidirectional DS/Free Running QS mode
DS
(input)
QS
(output)
DQ
(output)
Q0 Q1
注: RDA に続く LAL から MRS の RDA までの最小間隔は CL+BL/2 クロックです。
Rev 1.4
2005-11-08
45/65
TC59LM836DKG-33,-40
モードレジスタセットタイミング (CL = 4, BL = 4)
ライト動作からのモードレジスタセット
0
1
2
3
4
5
6
14
15
RDA
or
WRA
LAL
Valid
(opcode)
UA
LA
BA0="0"
BA1="0"
BA
7
8
9
10
11
12
13
CLK
CLK
IRSC = 7 cycles
Command
WRA
LAL
Address
UA
LA
Bank Add.
BA
DESL
RDA
MRS
DESL
WL+BL/2
Unidirectional DS/QS mode
DS
(input)
QS
(output)
DQ
(input)
Low
D0 D1 D2 D3
Unidirectional DS/Free Running QS mode
DS
(input)
QS
(output)
DQ
(input)
D0 D1 D2 D3
注: WRA に続く LAL から MRS の RDA までの最小間隔は WL+BL/2 クロックです。
Rev 1.4
2005-11-08
46/65
TC59LM836DKG-33,-40
エクステンディッドモードレジスタセットタイミング (CL = 4, BL = 2)
リード動作からのエクステンディッドモードレジスタセット
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
RDA
or
WRA
LAL
Valid
(opcode)
UA
LA
BA0="1"
BA1="0"
BA
CLK
CLK
IRSC = 7 cycles
RDA
LAL
Address
UA
LA
Bank Add.
BA
Command
DESL
RDA
MRS
DESL
CL + BL/2
Unidirectional DS/QS mode
DS
(input)
QS
(output)
Low
DQ
(output)
Q0 Q1
Unidirectional DS/Free Running QS mode
DS
(input)
QS
(output)
DQ
(output)
Q0 Q1
注:
RDA に続く LAL から EMRS 動作の RDA までの最小間隔は CL+BL/2 クロックです。
EMRS により DQ ストローブモードを変更した場合、QS 出力は lRSC の間無効となります。
通常動作時には DLL スイッチをイネーブルモードにセットしなければなりません。
初期 EMRS の設定後 DLL 安定時間が必要です。電源投入順序を参照して下さい。
Rev 1.4
2005-11-08
47/65
TC59LM836DKG-33,-40
エクステンディッドモードレジスタセットタイミング (CL = 4, BL = 4)
ライト動作からのエクステンディッドモードレジスタセット
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
RDA
or
WRA
LAL
Valid
(opcode)
UA
LA
BA0="1"
BA1="0"
BA
CLK
CLK
IRSC = 7 cycles
WRA
LAL
Address
UA
LA
Bank Add.
BA
Command
DESL
RDA
MRS
DESL
WL+BL/2
Unidirectional DS/QS mode
DS
(input)
QS
(output)
Low
DQ
(input)
D0 D1 D2 D3
Unidirectional DS/Free Running QS mode
DS
(input)
QS
(output)
DQ
(input)
D0 D1 D2 D3
注:
WRA に続く LAL から EMRS 動作の RDA までの最小間隔は WL+BL/2 クロックです。
EMRS により DQ ストローブモードを変更した場合、QS 出力は lRSC の間無効となります。
通常動作時には DLL スイッチをイネーブルモードにセットしなければなりません。
初期 EMRS 設定後 DLL 安定時間が必要です。電源投入順序を参照して下さい。
Rev 1.4
2005-11-08
48/65
TC59LM836DKG-33,-40
オートリフレッシュタイミング (CL = 4, BL = 4)
Unidirectional DS/QS mode
0
1
2
3
4
5
6
7
n−1
n
n+1
n+2
RDA
or
WRA
LAL or
MRS or
REF
RDA
or
WRA
LAL or
MRS or
REF
CLK
CLK
IRC = 5 cycles
Command
RDA
LAL
Bank, Address
Bank,
UA
LA
IRCD = 1 cycle
QS
(output)
IREFC = 19 cycles
DESL
WRA
IRAS = 4 cycles
REF
DESL
IRCD = 1 cycle
Low
Low
CL = 4
DQ
(output)
Hi-Z
Hi-Z
Q0 Q1 Q2 Q3
Unidirectional DS/Free Running QS mode
CLK
CLK
IRC = 5 cycles
Command
RDA
LAL
Bank, Address
Bank,
UA
LA
IRCD = 1 cycle
IREFC = 19 cycles
DESL
WRA
IRAS = 4 cycles
REF
DESL
IRCD = 1 cycle
QS
(output)
CL = 4
DQ
(output)
Hi-Z
注:
Hi-Z
Q0 Q1 Q2 Q3
CL = 4 の場合、IREFC は 19 クロックサイクル必要です。
オートリフレッシュ動作を実行する場合は、tREFI で規定されているオートリフレッシュコマンドの総合
的な平均間隔を満たさなければなりません。
tREFI は任意のサンプリングされた 8 回のオートリフレッシュにおけるコマンド平均間隔時間です。
t1
t2
t3
t7
t8
CLK
WRA REF
WRA REF
WRA REF
WRA REF
WRA REF
8 Refresh cycle
tREFI =
Total time of 8 Refresh cycle
8
=
t1 + t2 + t3 + t4 + t5 + t6 + t7 + t8
8
tREFI はリードやライト動作よりも活性化する領域が大きいリフレッシュ動作で部分的に電流が集中す
る事を避けるために規定されています。
Rev 1.4
2005-11-08
49/65
TC59LM836DKG-33,-40
セルフリフレッシュエントリータイミング
Unidirectional DS/QS mode
0
1
2
3
4
m−1
5
m+1
m
CLK
CLK
IRCD = 1 cycle
WRA
Command
IREFC
REF
DESL
tFPDL (min) tFPDL (max)
PD
Auto Refresh
Self Refresh Entry
IPDV *2
tQPDH
QS
(output)
ICKD
Hi-Z
Low
DQ
(output)
Hi-Z
Qx
注:
1.
部分は不定レベルを示します。
2. セルフリフレッシュエントリーするには PD を tFPDL(min)と tFPDL(max)の間で必ずローにして下さ
い。もし lPDV 後にローにするとオートリフレッシュ実行後にパワーダウンモードエントリーを行い
ます。 PD が tFPDL(max)と lPDV の間でローとなった場合はオートリフレッシュ後にセルフリフレッ
シュモードまたはパワーダウンモードにエントリーします。
3. セルフリフレッシュエントリーで PD がロー状態になっていても REF コマンドから少なくとも lCKD
分はクロック入力を続ける必要があります。
4. ライト動作後にセルフリフレッシュエントリーする場合、WRA の次の LAL から REF コマンドまで
の最小ディレイ時間はライトレイテンシ(WL)+2 クロックです。
セルフリフレッシュイグジットタイミング
Unidirectional DS/QS mode
0
1
2
m−1
m+1
m
m+2
n−1
n
n+1
p−1
p
CLK
CLK
*2
IREFC
*3
DESL
Command
IREFC
WRA
*4
REF
*4
Command (1st)*5
Command (2nd)*5
DESL
IRCD = 1 cycle
RDA
*6
LAL
*6
IRCD = 1 cycle
PD
tPDEX
ILOCK
QS
(output)
Hi-Z
DQ
(output)
Hi-Z
Low
Self-Refresh Exit
注:
1.
部分は不定レベルを示します。
2. セルフリフレッシュ中にクロック入力を停止されている場合は、PD をハイ状態にする前にクロッ
ク入力を安定させて下さい。
3. PD をハイ状態にした後 IREFC 相当分の DESL コマンドを入力して下さい。
4. セルフリフレッシュイグジット直後、いかなる他の動作を実行するよりも前にオートリフレッシュ
サイクルを一回実行する必要があります。
5. リードコマンドを除く他のコマンドは IREFC 後から入力可能です。
6. リードコマンド(RDA + LAL)は ILOCK 後から入力可能です。
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TC59LM836DKG-33,-40
セルフリフレッシュエントリータイミング
Unidirectional DS/Free Running QS mode
0
1
2
3
4
m−1
5
m+1
m
CLK
CLK
IRCD = 1 cycle
WRA
Command
IREFC
REF
DESL
tFPDL (min) tFPDL (max)
PD
Auto Refresh
Self Refresh Entry
IPDV *2
tQPDH
ICKD
QS
(output)
Hi-Z
DQ
(output)
Hi-Z
Qx
注:
部分は指定無し。
1.
2. セルフリフレッシュエントリーするには PD を tFPDL(min)と tFPDL(max)の間で必ずローにして下
さい。もし lPDV 後にローにするとオートリフレッシュの実行後にパワーダウンモードエントリー
を行います。 PD が tFPDL(max)と lPDV の間でローとなった場合はオートリフレッシュ後にセルフ
リフレッシュモードまたはパワーダウンモードにエントリーします。
3. セルフリフレッシュエントリーで PD がロー状態になっていても REF コマンドから少なくと lCKD
分はクロック入力を続ける必要があります。
セルフリフレッシュイグジットタイミング
Unidirectional DS/Free Running QS mode
0
1
2
m−1
m+1
m
m+2
n−1
n
n+1
p−1
p
CLK
CLK
*2
IREFC
*3
DESL
Command
IREFC
WRA
*4
REF
*4
Command (1st)*5
Command (2nd)*5
DESL
IRCD = 1 cycle
RDA
*6
LAL
*6
IRCD = 1 cycle
PD
tPDEX
ILOCK
QS
(output)
DQ
(output)
Hi-Z
Self-Refresh Exit
注:
1.
部分は指定無し。
2. セルフリフレッシュ中にクロック入力を停止されている場合は、PD をハイ状態にする前にクロッ
ク入力を安定させて下さい。
3. PD をハイ状態にした後 IREFC 相当分の DESL コマンドを入力して下さい。
4. セルフリフレッシュイグジット直後、いかなる他ほ動作を実行するよりも前にオートリフレッシュ
サイクルを一回実行する必要があります。
5. リードコマンドを除く他のコマンドは IREFC 後から入力可能です。
6. リードコマンド(RDA + LAL)は ILOCK 後から入力可能です。
7. セルフリフレッシュイグジットから DLL ロックまでは QS 出力は無効となります。
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TC59LM836DKG-33,-40
機能説明
TM
Network FCRAM
FCRAMTM は Fast Cycle Random Access Memory の略語です。
FCRAMTM は高速ランダムコアアクセス、ローレイテンシ、低消費電力、高速データ転送能力を備えたメモリです。
ピン機能
クロック入力: CLK & CLK
CLK と CLK 入力は同期式動作の基準クロックとして使用されます。 CS 、FN と全アドレス入力は、CLK の立ち
上がりエッジと CLK の立ち下がりエッジの交差点で取り込まれます。QS と DQ 出力データは、CLK と CLK の交差
点から出力されます。差動クロックのタイミング基準点は、CLK と CLK の遷移信号が交差する点になります。
パワーダウン: PD
PD 入力はパワーダウン及びセルフリフレッシュモードの制御に行います。 PD 入力は、標準 SDRAM の CKE 入
力のようなクロックサスペンド機能は備えていません。そのため、リードやライト動作中に PD を低レベルにする事
は避けてください。
チップセレクト&ファンクションコントロール: CS & FN
CS と FN 入力は FCRAMTM の動作コマンドを形成するための制御信号です。各動作モードは、 CS と FN 入力に
よる 2 つの連続した動作コマンドの組み合わせによって決定します。
バンクアドレス: BA0 & BA1
BA0 と BA1 入力は、RDA コマンドや WRA コマンド入力時に取り込まれ、動作するバンクに選択されます。また
モードセットレジスタコマンドにおいてどのモードレジスタへセットするかを選択します。(MRS または EMRS)
BA0
BA1
Bank #0
0
0
Bank #1
1
0
Bank #2
0
1
Bank #3
1
1
アドレス入力: A0~A13
アドレス入力は、各バンクにおけるメモリセル領域の任意アドレスへアクセスするために使われます。アッパーア
ドレスはバンクアドレスと共に RDA や WRA コマンド入力時に取り込まれ、ロワーアドレスは LAL コマンド入力時
に取り込まれます。A0~A13 入力は、レギュラーモードレジスタセットやエクステンディッドモードレジスタセット
におけるデータセットにも使用されます。
I/O 構成
アッパーアドレス
ロワーアドレス
36 ビット
A0~A13
A0~A6
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TC59LM836DKG-33,-40
データ入出力: DQ0~DQ35
DQ0∼DQ35 の入力データは、DS 入力信号の立ち上がり/立ち下がりの両エッジに同期して取り込まれます。
DQ0∼DQ35 の出力データは、QS 出力信号の立ち上がり/立ち下がりの両エッジに同期して出力されます
データストローブ: LDS、UDS、LQS、UQS
データストローブの方式はエクステンディッドモードレジスタにより選ばれます。LDS と LQS は DQ0∼DQ17 デー
タに、UDS と UQS は DQ18∼DQ35 データに対して割り当てられています。
(1) Unidirectional DS / QS モード
DS は入力、QS は出力信号です。ライト動作では DS の立ち上がり/立ち下がりの両エッジがライトデータ
の取り込みのために利用されます。 リード動作では QS の立ち上がり/立ち下がりの両エッジが出力データの
ストローブ信号として使われます。ライト、オートリフレッシュ、そして NOP サイクルでは QS は常にロー
レベル、セルフリフレッシュ中では、ハイインピーダンス状態となります。
(2) Unidirectional DS / Free running QS モード
DS は入力、QS は出力信号です。ライト動作では DS の立ち上がり/立ち下がりの両エッジがライトデータ
の取り込みのために利用され、リード動作では QS の立ち上がり/立ち下がりの両エッジが出力データのスト
ローブ信号として使われます。QS はセルフリフレッシュを除き、常にトグル信号となっています。このスト
ローブタイプは”Pin to pin”接続アプリケーションに容易に利用できます。
電源端子: VDD、VDDQ、VSS、VSSQ
VDD と VSS はメモリコアと周辺回路の電源端子です。
VDDQ と VSSQ は出力バッファ用の電源端子です。
入力電圧: VREF
VREF は入力における基準電圧です。
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コマンド機能と動作
TC59LM836DKG は、2 つの連続したコマンド入力方式を採用しています。パワーダウンモードを除く各動作モード
は、スタンドバイ状態のバンクに対する 1 番目のコマンドと 2 番目のコマンドの組み合わせによって決定されます。
リード動作 (1 番目のコマンド+ 2 番目のコマンド = RDA + LAL)
アイドル状態からのバンクに対してバンクアドレス/アッパーアドレスと共に RDA コマンドを入力する事により、
バンクアドレスで指定されたバンクはリードモードに入ります。そして、RDA コマンド入力の次のクロックサイクル
(CLK 立ち上がりエッジ)においてロワーアドレスと共に LAL コマンドを入力することにより、QS 出力信号の立ち上
がり/立ち下がりの両エッジに同期して連続的にデータが出力されます(バーストリード動作)。最初の有効なリード
データは、LAL コマンドの入力されたクロックから CAS レイテンシ後に出力され、バースト長分のデータが連続し
て出力されます。 CAS レイテンシ、バースト長、バーストタイプは、事前にモードレジスタに設定しておく必要があ
ります。リード動作中のバンクは、RDA コマンドから lRC 後に自動的にアイドル状態に戻ります。
ライト動作 (1 番目のコマンド+ 2 番目のコマンド = WRA + LAL)
アイドル状態のバンクに対してバンクアドレス/アッパーアドレスと共に WRA コマンドを入力する事により、バン
クアドレスで指定されたバンクはライトモードに入ります。そして、WRA コマンド入力後の次のクロックサイクル
(CLK 立ち上がり)においてロワーアドレスと共に LAL コマンドを入力する事で、入力データは DS 入力信号の立ち
上がり/立ち下がりの両エッジに同期して連続的にラッチされます(バーストライト動作)。データと DS の入力信号は
LAL コマンドが入力されたクロックから CAS レイテンシ−1 後のクロック入力と共に供給する必要があります。ライ
トのデータ長は LAL コマンド時のバリアブルライト(VW)の指定で決まります。DS はバースト長分供給してくださ
い。 CAS レイテンシ、バースト長、バーストタイプは、事前にモードレジスタに設定しておく必要があります。ラ
イト動作中のバンクは、WRA コマンドから lRC 後に自動的にアイドル状態に戻ります。
オートリフレッシュ動作 (1 番目のコマンド+ 2 番目のコマンド = WRA + REF)
TC59LM836DKG は、標準 SDRAM と同様にリフレッシュ動作が必要です。WRA コマンドに続けて REF コマン
ドを入力するとオートリフレッシュ動作が開始されます。オートリフレッシュモードは、全てのバンクがアイドル状
態で、ある時に有効となります。WRA コマンドで開始されたライトモードは、WRA コマンドの次のクロック(CLK
立ち上がり)で LAL コマンドの換わりに REF コマンドが入力される事でキャンセルされます。オートリフレッシュ
コマンドから次のコマンドまでは lREFC で定義されています。また、オートリフレッシュコマンド入力の平均間隔に
ついては注意が必要です。オートリフレッシュコマンドの入力は、最大 3.9µs に一回必要です。集中リフレッシュあ
るいはランダムな分散リフレッシュの場合、任意の 8 回連続したオートリフレッシュコマンドは平均間隔が常に
400ns 以上になるようにしてください。この場合、3.2µs(8×400ns)以内で実行可能なオートリフレッシュサイクル数
は最大 8 回までになります。
セルフリフレッシュ動作 (1 番目のコマンド+ 2 番目のコマンド = WRA + REF with PD = “L”)
セルフリフレッシュ動作では、内部タイマを用いてリフレッシュ動作が自動的に実行されます。全てのバンクがア
イドル状態でかつ出力がハイインピーダンス状態の時に、セルフリフレッシュコマンドを入力することによりセルフ
リフレッシュモードに入ります。セルフリフレッシュモードに入る為には、WRA コマンドに続けて REF コマンドか
ら tFPDL で定義されている時間内に PD を”Low”にする必要が有ります。リフレッシュの周期を満足するためにセル
フリフレッシュエントリーコマンドは、最後に挿入されたオートリフレッシュコマンドから 3.9µs 以内に入力する必
要があります。一度セルフリフレッシュに入ると lREFC の期間分 DESL コマンドを続けなければなりません。加え
て、クロック入力は lCKD で定義される期間継続して下さい。セルフリフレッシュモード中は、 PD を除く全ての入
出力バッファは非活性状態になりますので、消費電力を抑えることができます。セルフリフレッシュモードイグジッ
トに関しては、PD は DESL コマンドと共に”Low”から”High”へ切り替えて下さい。DESL コマンドは lREFC で定義
されるクロック数分絶え間なく入力する必要があります。セルフリフレッシュイグジットから lREFC 後に 1 回オート
リフレッシュコマンドを入力する必要があります。
パワーダウンモード ( PD = “L”)
全てのバンクがアイドル状態でかつ全ての出力がハイインピーダンス状態の時に、 PD を”Low”とすることでパ
ワーダウンモードになります。パワーダウンモードに入ると、 PD 、CLK、 CLK 、QS を除く全ての入出力バッファ
は一定時間後に非活性状態となりますので、消費電力を抑えることが可能となります。パワーダウンモードから抜け
るには、PD を”High”に切替えます。その後 lPDA サイクルの間 DESL コマンドを入力しなければなりません。パワー
ダウンイクジットは非同期動作です。
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モードレジスタセット (1 番目のコマンド+ 2 番目のコマンド= RDA + MRS)
全てのバンクがアイドル状態の時に、RDA コマンドに続いて MRS コマンドを入力することでモードレジスタに所
望の基本動作形態を設定することができます。RDA コマンドで開始されたリードモードは、RDA コマンドの次のク
ロック(CLK 立ち上がりエッジ) で LAL コマンドの替わりに MRS コマンドが入力する事でキャンセルされます。
モー
ドレジスタへ設定するためのデータは、A0~A13、BA0 及び BA1 のアドレス入力ピンを用いて設定されます。
TC59LM836DKG にはレギュラーとエクステンディッドモードレジスタがあります。レギュラーモードレジスタかエ
クステンディッドモードレジスタの選択は、MRS コマンド時の BA0 か BA1 によって選択されます。レギュラーモー
ドレジスタは、リードやライトサイクルの動作モードを指定します。レギュラーモードレジスタは、4 つの機能領域
を持っています。
4 つの機能領域には以下のものがあります。
(R-1) バーストデータ長を設定する為のバースト長領域。
(R-2) バーストサイクル中の下位アドレスのアクセス順序を指定するバーストタイプ領域。
(R-3) クロックサイクルにおけるアクセス時間を設定する CAS レイテンシ領域。
(R-4) テストモード領域。
一方エクステンディッドモードレジスタは 3 つの機能領域を持っています。
(E-1) DLL のイネーブル/ディセーブルのどちらかを選択する為の DLL スイッチ領域。
(E-2) アウトプットドライバコントロール領域。
(E-3) データストローブタイプ領域。
モードレジスタ内のこれらの領域に１度設定されると、レジスタの内容は他の MRS コマンドで再びモードレジス
タを設定するか電源を OFF にするまで維持します。パワーアップ後のレギュラー及びエクステンディッドモードレ
ジスタの初期値は不定の為、所望の動作を行う前にモードレジスタセットコマンドで設定する必要があります。
• レギュラーモードレジスタ/エクステンディッドモードレジスタ切り替えビット (BA0, BA1)
これらのビットはレギュラーMRS かエクステンディッド MRS かを選択する為に使います。
BA1
BA0
Mode Register Set
0
0
Regular MRS
0
1
Extended MRS
1
×
Reserved
レギュラーモードレジスタ領域
(R-1) バースト長領域 (A2 ∼ A0)
この領域は A2 ∼ A0 を使用してカラムアクセスの為のデータ長を定義し、バースト長を 2 ワードか 4 ワードに
設定します。
A2
A1
A0
BURST LENGTH
0
0
0
Reserved
0
0
1
2 words
0
1
0
4 words
0
1
1
Reserved
1
×
×
Reserved
(R-2) バーストタイプ領域(A3)
バーストタイプはインターリーブモードかシーケンシャルモードかを選択することができます。A3 に”0”を設
定した場合にはシーケンシャルモードが選択され、A3 に”1”を設定するとインターリーブモードが選択されま
す。どちらのバーストタイプも 2 ワードと 4 ワード両方のバースト長に対応しています。
A3
BURST TYPE
0
Sequential
1
Interleave
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•
シーケンシャルモード時のアドレッシング順序 (A3)
カラムアクセスは入力された下位アドレスから開始し、順に増加(+1)しながらアクセスしていきます。アドレ
スはバースト長によって下表のように移行していきます。
CAS Latency = 4 (Free Running QS mode)
CLK
CLK
Command
RDA
LAL
QS
Data Data Data Data
0
1
2
3
DQ
Addressing sequence for Sequential mode
•
DATA
ACCESS ADDRESS
BURST LENGTH
Data 0
n
Data 1
n+1
2 ワード(アドレスビットは LA0)
LA0 から LA1 へのキャリーは無し
Data 2
n+2
Data 3
n+3
4 ワード(アドレスビットは LA1, LA0)
LA1 から LA2 へのキャリーは無し
インターリーブ時のアドレッシング順序
カラムアクセスは入力された下位アドレスから開始し、下表に示すような順序でアドレスをアクセスしていき
ます。
Addressing sequence for Interleave mode
DATA
(R-3)
ACCESS ADDRESS
BURST LENGTH
Data 0
ּּּA8 A7 A6 A5 A4 A3 A2 A1 A0
Data 1
ּּּA8 A7 A6 A5 A4 A3 A2 A1
A0
Data 2
ּּּA8 A7 A6 A5 A4 A3 A2
A1
A0
Data 3
ּּּA8 A7 A6 A5 A4 A3 A2
A1
A0
2 ワード
4 ワード
CAS レイテンシ領域 (A6 ∼ A4)
この領域は、RDA コマンドに続く LAL コマンド入力から最初にリードデータが出力されるクロックサイクル
数を定義します。 CAS レイテンシと CLK 周波数は互いに依存します。ライト動作モードでは、入力すべきラ
イトデータのクロック数は LAL コマンドから CAS レイテンシ−1 となります。
A6
A5
A4
CAS LATENCY
0
0
0
Reserved
0
0
1
Reserved
0
1
0
Reserved
0
1
1
Reserved
1
0
0
4
1
0
1
5
1
1
0
6
1
1
1
Reserved
(R-4) テストモード領域 (A7)
このビットはテストモードエントリーに使用されますので、通常動作の際には“0”に設定しておかなければな
りません。
(R-5) レギュラーモードレジスタでの予約領域
• 予約ビット (A8 ∼ A13)
これらのビットは将来用いられる可能性のある動作の為に予約されているものですので、通常動作の際に
は“0”に設定して下さい。
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エクステンディッドモードレジスタ領域
(E-1) DLL スイッチ領域 (A0)
このビットは DLL を作動させる為に使用されます。この A0 に“0”を設定することで DLL を作動させる選択
をします。
(E-2) 出力ドライバコントロール領域 (A1 ∼ A4)
これらのビットは出力ドライバの選択のために使用され、3 つの出力タイプがサポートされています。
QS と DQ の出力ドライバは個々に選択可能です。A2 ∼ A1 は DQ 出力ドライバ、A4 ∼ A3 は QS ドライバを
定義します。
QS
DQ
OUTPUT DRIVER IMPEDANCE CONTROL
A4
A3
A2
A1
0
0
0
0
Normal Output Driver
0
1
0
1
Strong Output Driver
1
0
1
0
Weak Output Driver
1
1
1
1
Reserved
(E-3) ストローブ領域 (A6 / A5)
2 タイプのデータストローブがサポートされています。この領域はデータストローブタイプの選択に使用され
ます。
(1) Unidirectional DS/QS モード
データストローブはライトストローブの DS とリードストローブの QS に分離されています。DS はラ
イト動作時のデータラッチに、QS はリード動作時の出力データトリガとして使われます。
(2) Unidirectional DS/ Free running QS モード
データストローブはライトストローブの DS とリードストローブの QS に分離されています。
DS はライト動作時のデータラッチに使われます。QS はリード動作時の出力データトリガであり常にク
ロッキングしています。
A6
A5
STROBE SELECT
0
0
Reserved
0
1
Reserved
1
0
Unidirectional DS/QS mode
1
1
Unidirectional DS/Free running QS mode
(E-4) 予約領域 (A7 ∼ A13)
これらのビットは将来用いられる可能性のある動作の為に予約されているものですので、通常動作の際には
“0”に設定しておいて下さい。
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バウンダリスキャンテストアクセスポート
IEEE 標準 1149.1 – 1990 に基づいて TAP (the serial boundary scan test access port)を搭載していますが、1149.1 –
1990 に示されている全ての機能を搭載しているわけではありません。なお、TAP を非活性にするためには TCK は VSS
または VDD に接続しなければなりません(TCK は内部でプルアップされています)。
テストアクセスポート信号
記
号
機
能
全てのテストアクセスポートに TCK の立ち上がりエッジに同期してテストロ
ジックに取り込まれます。TAP を非活性にするためには TCK を VSS または VDD
に接続する必要があります。
TCK
テストクロック入力
TMS
TCK 立ち上がり時の論理値によってテスト状態の遷移を制御します。TMS 入
テストモードセレクト入力 力はフローティング入力を Test-Logic-Reset とみなすために内部でプルアッ
プされています。
TDI
テストデータ入力
TDI 入力のデータは TCK の立ち上がりエッジに同期して取り込まれ、TAP で選
択されたレジスタにシフトインされます。TDI 入力は TDI 端子のオープンが検
査できるように内部でプルアップされています。
TDO
テストデータ出力
選択されたレジスタ(インストラクションまたはテストデータ)のデータが TCK
の立ち下がりに同期して TDO からシフトアウトされます
テストアクセスポートレジスタ
レジスタ名
記
インストラクションレジスタ
号
ビット長
機
能
IR [ 2 : 0 ]
3
5 種類のインストラクションレジスタを制御します。
(EXTEST、Sample-Z、Sample、Bypass、ID code).
IDR [ 31 : 0 ]
32
Revision 番号、容量構成、TOSHIBA ID 番号の情報が入って
います。
BR
1
TDI と TDO の間をバイパスして接続します。
BSR [ 62 : 0 ]
63
各入力ピンと各 DQ ピンに接続されたバウンダリスキャンセ
ル(BSC)から構成されます。各 BSC は TDI と TDO の間にシ
リアル接続されます。
テストデータレジスタ
ID レジスタ
バイパスレジスタ
バウンダリスキャンレジスタ
TAP コントローラインストラクションセット
IR2
IR1
IR0
インストラクション
0
0
0
EXTEST
プリロードしたデータを出力ピンから出力します。入力データを BSC に取
り込みます。
0
0
1
ID CODE
ID code をアクセスします。
0
1
0
SAMPLE – Z
全ての出力は Hi-Z となり、入力データを BSC に取り込みます。
0
1
1
RESERVED
使用できません。
1
0
0
SAMPLE
1
0
1
RESERVED
使用できません。
1
1
0
RESERVED
使用できません。
1
1
1
BYPASS
機
能
回路動作に影響を与えることなく、入力データを BSC に取り込みます。DQ
端子でデータを取り込んで、BSC 出力のパラレルレジスタにロードします。
この場合、出力は Hi-Z となりません。
TDI と TDO をバイパス接続します。
注: TDI 入力のデータは、最小ビット(IR0)から順番にインストラクションレジスタにシフトインされます。
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ID レジスタ
BIT # 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
値
0
0
0
1
0
1
1
0
内容
0
0
1
0
0
0
0
0
0
0
0
1
0
0
メモリタイプ
9
8
7
6
5
4
3
2
1
0
0
1
0
0
1
1
0
0
0
1
固
TOSHIBA ID 番号
定
バウンダリスキャンオーダー
BIT
ボールレイアウト
ボール名
BIT
ボールレイアウト
ボール名
0
U10
DQ35
30
B10
DQ0
1
U11
DQ34
31
B3
DQ17
2
T10
DQ33
32
B2
DQ16
3
T11
DQ32
33
C3
DQ15
4
R10
DQ31
34
C2
DQ14
5
R11
DQ30
35
D3
DQ13
6
P10
DQ29
36
7
P11
DQ28
37
D2
DQ12
8
N10
DQ27
38
E3
DQ11
9
N11
UQS
39
E2
DQ10
10
M3
A4
40
F3
DQ9
11
M11
A3
41
F2
LDS
12
L10
A2
42
G3
/CLK
13
L11
A1
43
H3
CLK
14
K10
A0
44
H2
/PD
15
K11
A10
45
J2
A12
16
J10
BA1
46
J3
A11
17
J11
BA0
47
K2
A9
18
G10
A13
48
K3
A8
19
G11
FN
49
L2
A7
20
H10
/CS
50
L3
A6
21
F11
LQS
51
M2
A5
22
F10
DQ8
52
N2
UDS
23
E11
DQ7
53
N3
DQ26
24
E10
DQ6
54
P2
DQ25
25
D11
DQ5
55
P3
DQ24
26
D10
DQ4
56
R2
DQ23
27
C11
DQ3
57
28
C10
DQ2
58
R3
DQ22
29
B11
DQ1
59
T2
DQ21
60
T3
DQ20
61
U2
DQ19
62
U3
DQ18
Rev 1.4
2005-11-08
59/65
TC59LM836DKG-33,-40
タップコントローラステート図
TMS = 1
Test – Logic - Reset
TMS = 0
TMS = 0
Run – Test / Idle
TMS = 1
Select – DR - Scan
TMS = 1
Select – IR - Scan
TMS = 0
Capture - DR
TMS = 0
TMS = 1
Capture - IR
TMS = 1
TMS = 0
TMS = 0
Shift - DR
TMS = 0
TMS = 1
Exit1 - DR
TMS = 1
Exit1 - IR
TMS = 0
TMS = 0
Pause - DR
TMS = 0
TMS = 0
Shift - IR
TMS = 1
TMS = 1
TMS = 1
TMS = 0
Pause - IR
TMS = 1
TMS = 1
TMS = 0
Exit2 - DR
TMS = 0
TMS = 1
Exit2 - IR
TMS = 1
Update - DR
Update - IR
TMS = 0
TMS = 1
TMS = 1
TMS = 0
注:
1.
2.
デバイスをイニシャライズして Test-Logic-Reset 状態へ入れるには、TMS を最大 5 サイクル以上 High にして下さい。
TDO 出力バッファはシフト動作(Shift-DR、Shift-IR)のときのみアクティブとなり、その他の状態ではハイインピーダンスと
なります。
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TC59LM836DKG-33,-40
TAP DC 特性
記
号
項
目
ILO
出力リーク電流
(TDO ピン)
II
入力リーク電流
(TCK、TMS、TDI ピン)
条
件
最
小
標
準
最
大
単
位
出力非選択状態
VOUT=0 to VDD
−10

10
µA
VIN = 1.7V to VDD
−20

10
µA
VIN = 0 to 0.7V
−100

10
µA
VIH
高レベル入力電圧
(TCK、TMS、TDI ピン)

VREF+0.4

VDD+0.2
V
VIL
低レベル入力電圧
(TCK、TMS、TDI ピン)

−0.1

VREF−0.4
V
VOH
高レベル出力電圧 (TDO ピン)
IOH = −2 mA
1.5

VDD
V
VOL
低レベル出力電圧 (TDO ピン)
IOL = 2 mA


0.45
V
TAP AC 特性 ( VDD = 2.5V ± 0.125V, VDDQ = 1.4V ~ 1.9V, TCASE = 0 ~ 85°C)
記
号
項
目
最
小
最
大
tTHTH
TCK サイクル時間
50

tTHTL
TCK 高パルス幅
20

tTLTH
TCK 低パルス幅
20

tMVTH
TMS セットアップ時間
10

tTHMX
TMS ホールド時間
10

tCS
キャプチャーセットアップ時間
10

tCH
キャプチャーホールド時間
10

tDVTH
TDI セットアップ時間
10

tTHDX
TDI ホールド時間
10

tTLQV
TCK アクセス時間

20
tTLQX
TCK 出力ホールド時間
0

tTLQLZ
TCK 出力イネーブル時間
5

tTLQHZ
TCK 出力ディセーブル時間

5
単
位
ns
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TC59LM836DKG-33,-40
TAP AC テスト条件
項
目
条
入力パルスレベル
件
TDO
Z = 50 Ω
1.8V / 0.0V
RL = 50 Ω
入力パルス立ち上がり、立ち下がり時間
2ns
入力タイミング測定比較レベル
0.9V
出力タイミング測定比較レベル
0.9V
VL = 0.9V
出荷負荷
TAP タイミング図
tTHTH
tTHTL
tTLTH
TCK
tMVTH tTHMX
TMS
tDVTH tTHDX
TDI
tCS tCH
Capture
Data
tTLQLZ
tTLQV
tTLQX
tTLQHZ
TDO
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TC59LM836DKG-33,-40
外形図
P-TFBGA144-1119-0.80BZ
18.5
0.2 S B
0.2 S A
11.0
4
0.15
0.2 S
S
1.2MAX
0.4 0.05
0.15MIN
0.1 S
0.5 0.05
0.08
S AB
0.75
V
U
T
R
P
N
M
L
K
J
H
G
F
E
D
C
B
A
INDEX
A
0.8
B
2.0
1 2 3 4 5 6 7 8 9 10 11 12
2.0
1.1
0.5
重量:
1.0
0.30g (標準)
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TC59LM836DKG-33,-40
変更履歴
− Rev.1.3 (2005 年 3 月 7 日)
初版発行。この無鉛製品のデータシートの内容に関して、有鉛製品（品名：TC59LM836DMB）との違いは品名と
１ページ目の無鉛品に関するコメントだけです。
− Rev 1.4 (2005 年 11 月 8 日)
•
“-30”( 333MHz clock / 666Mbps )version を廃止。
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TC59LM836DKG-33,-40
当社半導体製品取り扱い上のお願い
030519TBA
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社半導体製品をご使用いただく場合は、半導体製品の誤作動や故障により、生命･身体･財産が侵害されることの
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なお、設計に際しては、最新の製品仕様をご確認の上、製品保証範囲内でご使用いただくと共に、考慮されるべ
き注意事項や条件について｢東芝半導体製品の取り扱い上のご注意とお願い｣、｢半導体信頼性ハンドブック｣など
でご確認ください。
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用ロボット、家電機器など) に使用されることを意図しています。特別に高い品質･信頼性が要求され、その故障
や誤作動が直接人命を脅かしたり人体に危害を及ぼす恐れのある機器 (原子力制御機器、航空宇宙機器、輸送機
器、交通信号機器、燃焼制御、医療機器、各種安全装置など) にこれらの製品を使用すること (以下 “特定用途”
という) は意図もされていませんし、また保証もされていません。本資料に掲載されている製品を当該特定用途
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使用することはできません。
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