本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
S6E2DH シリーズ
32-bit ARM® Cortex®-M4F based Microcontroller
S6E2DH5J0A/S6E2DH5G0A/S6E2DH5GJA
Data Sheet (Full Production)
Notice to Readers: 本書には、弊社製品に関する最新の技術仕様が記載されています。Spansion Inc.は、
本製品の量産体制に入っており、本書の次のバージョンでは大きな変更はない見込みです。ただし、
誤字や仕様の訂正、あるいは提供中の有効な組み合わせに関する変更が生じる可能性はあります。
Publication Number S6E2DH_DS709-00029
CONFIDENTIAL
Revision 1.0
Issue Date April 21, 2015
D a t a S h e e t
データシートの呼称に関するお知らせ
Spansion Inc.では、開発, 認定, 初期生産, 量産といった製品のライフサイクルを通してお客様に製品情報や
本来の仕様をお知らせすることを目的に、Advance Information あるいは Preliminary という呼称のデータ
シートを公開しております。ただし、いずれの場合においても、まずは最新の情報を入手していることを確
認した上で設計を完成させてください。Spansion データシートの呼称は以下の通りです。ぞれぞれの内容に
ついてご確認をお願いします。
Advance Information
Advance Information という呼称は、Spansion Inc.が 1 つ以上の特定の製品を開発中であるが、まだ生産を開
始していないことを意味しています。この呼称が付いた文書に記載されている情報は変更されることがあり、
場合によっては、製品の開発が中止となることもあります。したがって、Spansion Inc.は、Advance Information
に以下の条件を記載しています。
「本書には、Spansion Inc.が現在開発中の 1 つ以上の製品に関する情報が記載されており、お客様が
本製品を評価するのに役立てていただくことを目的としています。本製品を使用して設計される際
にはあらかじめ弊社までご連絡ください。Spansion Inc.は本製品に関する作業を予告なしに変更また
は中止する権利を留保します。
」
Preliminary
Preliminary という呼称は、製品開発が進み、製造契約が発生したことを意味しています。この呼称は、製品
認定, 初期生産、それに続く、量産に至る前の製造工程における後続フェーズなど、製品のライフサイクル
のいくつかの側面を網羅するものです。Preliminary のデータシートに記載されている技術仕様は、製造に関
するこれらの側面を検討し、変更されることがあります。Spansion Inc.は、Preliminary に以下の条件を記載
しています。
「本書には、弊社製品に関する、最新の技術仕様が記載されています。Preliminary とは、製品認定
が完了し、初期生産を開始した状態であることを意味しています。効率および品質の維持が必要と
なる生産工程のフェーズを経た結果、技術仕様に変更がある場合は、本書の次のバージョンまたは
修正版において改訂が行われることがあります。
」
呼称の組み合わせ
データシートの中には、各種呼称 (Advance Information, Preliminary, Full Production) の製品の組み合わせで
記載されているものがあります。このようなデータシートでは、必要に応じて、必ずこれらの製品やそれぞ
れの呼称を分かるように記載しています。通常は、先頭ページ, オーダ情報のページ, 電気的特性表と交流
消去およびプログラム表 (表の注釈内) を記載したページで分かります。先頭ページの免責事項で本通知に
ついて言及しています。
Full Production (呼称なし)
製品の生産開始後一定期間が経過し、わずかな変更のみで変更の必要がほぼない状態になると、Preliminary
の呼称はデータシートから削除されます。わずかな変更としては、速度オプション、動作温度範囲、パッ
ケージタイプ、VIO 電圧範囲の追加や削除など、入手可能な部品番号の注文数に影響を及ぼすものが挙げ
られます。変更とは、説明を分かりやすく書き替えたり、誤字や誤った仕様を訂正したりする必要のあるも
のです。Spansion Inc.は、この種の文書に以下の条件を適用しています。
「本書には、弊社製品に関する最新の技術仕様が記載されています。Spansion Inc.は、本製品の量産
体制に入っており、本書の次のバージョンでは大きな変更はない見込みです。ただし、誤字や仕様
の訂正、あるいは提供中の有効な組み合わせに関する変更が生じる可能性はあります。
」
これらのデータシートの呼称に関してご不明な点がございましたら、最寄りの営業所までお問い合わせくだ
さい。
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CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
S6E2DH シリーズ
32-bit ARM® Cortex®-M4F based Microcontroller
S6E2DH5J0A/S6E2DH5G0A/S6E2DH5GJA
Data Sheet (Full Production)
1. 概要
S6E2DH シリーズは、高速処理と低コストを求める組込み制御用途向けに設計された、高集積 32 ビット
マイクロコントローラです。
本シリーズは、CPU に ARM Cortex-M4F プロセッサを搭載し、フラッシュメモリおよび SRAM のオンチッ
プメモリとともに、周辺機能として、グラフィックスエンジン, ディスプレイコントローラ, モータ制御用
タイマ, A/D コンバータ, 各種通信インタフェース(USB, CAN, UART, CSIO, I2C, LIN)などにより構成されま
す。
『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』において、このデータシートに記載されて
いる製品は、TYPE4-M4 製品に分類されます。
＜注意事項＞
−
ARM and Cortex are the registered trademarks of ARM Limited in the EU and other countries.
Publication Number S6E2DH_DS709-00029
Revision 1.0
Issue Date April 21, 2015
本書には、弊社製品に関する最新の技術仕様が記載されています。Spansion Inc.は、本製品の量産体制に入っており、本書の次のバージョンでは大きな変更はない見込み
です。ただし、誤字や仕様の訂正、あるいは提供中の有効な組み合わせに関する変更が生じる可能性はあります。
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D a t a S h e e t
Table of Contents
概要............................................................................................................................................................. 3
特長............................................................................................................................................................. 6
品種構成 ................................................................................................................................................... 14
パッケージと品種対応 .............................................................................................................................. 16
端子配列図 ................................................................................................................................................ 17
端子機能一覧 ............................................................................................................................................ 21
入出力回路形式 ......................................................................................................................................... 56
取扱上のご注意 ......................................................................................................................................... 63
8.1. 設計上の注意事項 ......................................................................................................................... 63
8.2. パッケージ実装上の注意事項........................................................................................................ 64
8.3. 使用環境に関する注意事項 ........................................................................................................... 66
9. デバイス使用上の注意 .............................................................................................................................. 67
10. ブロックダイヤグラム ............................................................................................................................ 70
11. メモリサイズ .......................................................................................................................................... 71
12. メモリマップ .......................................................................................................................................... 71
13. 各 CPU ステートにおける端子状態 ........................................................................................................ 74
14. 電気的特性 .............................................................................................................................................. 80
14.1. 絶対最大定格 ............................................................................................................................... 80
14.2. 推奨動作条件 ............................................................................................................................... 82
14.3. 直流規格 ...................................................................................................................................... 86
14.3.1. 電流規格 ......................................................................................................................... 86
14.3.2. 端子特性 ......................................................................................................................... 96
14.4. 交流規格 ...................................................................................................................................... 97
14.4.1. メインクロック入力規格 ................................................................................................. 97
14.4.2. サブクロック入力規格 .................................................................................................... 98
14.4.3. 内蔵 CR 発振規格............................................................................................................ 98
14.4.4. メイン PLL の使用条件(PLL の入力クロックにメインクロックを使用) ......................... 99
2
14.4.5. USB 用 PLL・I S 用 PLL・GDC 用 PLL の使用条件(PLL の入力クロックにメイン
クロックを使用) ................................................................................................................ 99
14.4.6. メイン PLL の使用条件(メイン PLL の入力クロックに内蔵高速 CR クロックを使用) . 100
14.4.7. リセット入力規格 ......................................................................................................... 100
14.4.8. パワーオンリセットタイミング .................................................................................... 101
14.4.9. GPIO 出力規格............................................................................................................... 101
14.4.10. 外バスタイミング ....................................................................................................... 102
14.4.11. ベースタイマ入力タイミング...................................................................................... 113
14.4.12. CSIO タイミング ......................................................................................................... 114
14.4.13. 外部入力タイミング .................................................................................................... 147
14.4.14. クアッドカウンタ タイミング .................................................................................... 148
2
14.4.15. I C タイミング ............................................................................................................. 150
14.4.16. SD カードインタフェースタイミング ......................................................................... 153
14.4.17. ETM タイミング .......................................................................................................... 155
14.4.18. JTAG タイミング ......................................................................................................... 156
2
14.4.19. I S タイミング ............................................................................................................ 157
14.4.20. GDC：パネル出力 タイミング .................................................................................... 162
14.4.21. GDC：SDRAM-IF タイミング ..................................................................................... 163
14.4.22. GDC：High-Speed Quad SPI タイミング .................................................................. 165
14.4.23. GDC:HyperBus I/F タイミング.................................................................................. 166
14.5. 12 ビット A/D コンバータ .......................................................................................................... 168
14.6. USB 特性 ................................................................................................................................... 171
14.7. 低電圧検出特性 ......................................................................................................................... 175
14.7.1. 低電圧検出リセット ...................................................................................................... 175
1.
2.
3.
4.
5.
6.
7.
8.
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S6E2DH_DS709-00029-1v0-J, April 21, 2015
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14.7.2. 低電圧検出割込み ......................................................................................................... 175
14.8. メインフラッシュメモリ書込み/消去特性 ................................................................................. 176
14.9. VFLASH メモリ書込み/消去特性 ............................................................................................... 176
14.10. スタンバイ復帰時間 ................................................................................................................ 177
14.10.1. 復帰要因：割込み/WKUP ............................................................................................ 177
14.10.2. 復帰要因：リセット .................................................................................................... 179
15. オーダ型格 ............................................................................................................................................ 181
16. パッケージ・外形寸法図 ...................................................................................................................... 182
17. 主な変更内容 ........................................................................................................................................ 186
April 21, 2015, S6E2DH_DS709-00029-1v0-J
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D a t a S h e e t
2. 特長
32 ビット ARM Cortex-M4F コア
プロセッサ版数: r0p1
最大動作周波数: 160 MHz
FPU 搭載
DSP 命令対応
メモリ保護ユニット(MPU)：組込みシステムの信頼性を向上させます。
ネスト型ベクタ割込みコントローラ(NVIC) : 1 チャネルの NMI (ノンマスカブル割込み)と
128 チャネルの周辺割込みに対応。16 の割込み優先度レベルを設定できます。
24 ビットシステムタイマ(Sys Tick) : OS タスク管理用のシステムタイマです。
オンチップメモリ
フラッシュメモリ
本シリーズは、フラッシュメモリを搭載します。
− 384 K バイト
− 16 K バイトのトレースバッファメモリを使用した、フラッシュメモリアクセラレータ機能を内蔵
− コード保護用セキュリティ機能
＜注意事項＞
−
フラッシュメモリへのリードアクセスは、動作周波数 72 MHz までは 0 wait-cycle です。
−
72 MHz より大きい場合でも、フラッシュメモリアクセラレータ機能により、0 wait-cycle と同等な
アクセスを行えます。
SRAM
本シリーズのオンチップ SRAM は、2 つの独立した SRAM(SRAM0, SRAM2)により構成されます。
SRAM0 は、Cortex-M4F コアの I-Code バス, D-Code バスに接続します。
SRAM2 は、Cortex-M4F コアの System バスに接続します。
− SRAM0: 32 K バイト
− SRAM2: 4 K バイト
VRAM
本シリーズは、GDC 用の SRAM を搭載しています。
− 最大 512 K バイト
VFLASH
S6E2DH5GJA は、GDC 用のフラッシュメモリを搭載しています。
− 2 M バイト
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S6E2DH_DS709-00029-1v0-J, April 21, 2015
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外部バスインタフェース
− SRAM, NOR と NAND フラッシュおよび SDRAM デバイスに対応
− 最大 2 チップセレクト CS0,CS8 (CS8 は SDRAM 専用)
− 8/16 ビットデータ幅
− 最大 25 ビットのアドレスビット
− 最大アクセスサイズ: 256 M バイト
− アドレス/データマルチプレクスをサポート
− 外部 RDY 機能をサポート
− スクランブル機能サポート
−
外部領域 0x6000_0000～0x7FFF_FFFF の領域を 4 M バイト単位でスクランブルの有効/無効を設定可
能
− スクランブルキーを 2 種類設定可能
＜注意事項＞
本機能を使用するためには、専用のソフトウェアライブラリが必要です。
USB インタフェース(1 チャネル)
USB インタフェースはファンクションとホストで構成されます。
USB ファンクション
− USB2.0 Full-Speed 対応
− 最大 6 本のエンドポイントをサポートします。
−
−
−
エンドポイント 0 はコントロール転送
エンドポイント 1, 2 はバルク転送, インタラプト転送, アイソクロナス転送を選択可能
エンドポイント 3～5 はバルク転送, インタラプト転送を選択可能
− エンドポイント 1～5 はダブルバッファ構成
− 各エンドポイントのサイズは下記の通り
−
−
エンドポイント 0, 2～5: 64 バイト
エンドポイント 1: 256 バイト
USB ホスト
− USB2.0 Full-Speed / Low-Speed 対応
− バルク転送, インタラプト転送, アイソクロナス転送をサポート
− USB デバイスの接続/切断の自動検出
− IN/OUT トークン時のハンドシェークパケットの自動処理
− 最大パケット長 256 バイトをサポート
− ウェイクアップ機能をサポート
CAN-FD インタフェース (1 チャネル)
− CAN 仕様 2.0A および 2.0B に準拠
− 最大転送レート: 5 Mbps
− 受信用メッセージバッファ: 最大 192 メッセージ
− 送信用メッセージバッファ: 最大 32 メッセージ
− フレキシブルデータレート対応 CAN (non-ISO CAN FD)
＜注意事項＞
−
non-ISO CAN FD と ISO CAN FD ではフレームフォーマットが異なっているため、CAN FD 通信
はできません。
−
non-ISO CAN FD の問題については、CiA (CAN in Automation) から出ている White Paper を参照
ください。
http://www.can-newsletter.org/engineering/standardization/141222_can-fd-and-crc-issued_white-pa
per_bosch
April 21, 2015, S6E2DH_DS709-00029-1v0-J
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D a t a S h e e t
マルチファンクションシリアルインタフェース(最大 8 チャネル)
64 バイト FIFO を搭載 (FIFO 段数は通信モード・ビット長の設定により可変)
チャネルごとに動作モードを次の中から選択できます。
− UART
− CSIO
− LIN
− I2C
UART
− 全二重ダブルバッファ
− パリティあり/なし選択可能
− 専用ボーレートジェネレータ内蔵
− 外部クロックをシリアルクロックとして使用可能
− 豊富なエラー検出機能(パリティエラー, フレーミングエラー, オーバランエラー)
CSIO
− 全二重ダブルバッファ
− 専用ボーレートジェネレータ内蔵
− オーバランエラー検出機能
− シリアルチップセレクト機能(ch.6 と ch.7 のみ)
− 高速 SPI 対応(ch.6 のみ)
− データ長: 5～16 ビット
LIN
− LIN プロトコル Rev.2.1 対応
− 全二重ダブルバッファ
− マスタ/スレーブモードに対応
− LIN break field 生成(13 ビット～16 ビット長に変更可能)
− LIN break デリミタ生成(1 ビット～4 ビット長に変更可能)
− 豊富なエラー検出機能(パリティエラー, フレーミングエラー, オーバランエラー)
I2C
− Standard-mode (最大 100 kbps)/ Fast-mod (最大 400 kbps)に対応
− Fast-mode plus (Fm+)(最大 1000 kbps, ch 4 = ch A のみ)に対応
DMA コントローラ(8 チャネル)
DMA コントローラは、CPU とは独立した DMA 専用バスを持ち、CPU と並列動作できます。
8 つを独自に構成かつ動作可能なチャネル
ソフトウェア要求または内蔵周辺機能要求による転送開始可能
転送アドレス空間: 32 ビット(4 G バイト)
転送モード: ブロック転送/ バースト転送/ デマンド転送
転送データタイプ: バイト/ ハーフワード/ ワード
転送ブロック数: 1～16
転送回数: 1～65536
DSTC(Descriptor System data Transfer Controller)(128 チャネル)
DSTC は、CPU を介さずにデータを高速に転送できます。Descriptor システム方式を採用しており、あらか
じめメモリ上に構築された Descriptor の指定内容に従って、メモリ/Peripheral デバイスに直接アクセスを行
い、データ転送動作を実行できます。
ソフトウェア起動, ハードウェア起動, Chain 起動機能サポート
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CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
A/D コンバータ(最大 24 チャネル)
12 ビット A/D コンバータ
− 逐次比較型
− 2 ユニット搭載
− 変換時間 : 1.0 μs @ 3.3 V
− 優先変換可能(2 レベルの優先度)
− スキャン変換モード
− 変換データ格納用 FIFO 搭載(スキャン変換用：16 段, 優先変換用：4 段)
ベースタイマ(最大 8 チャネル)
チャネルごとに動作モードを次の中から選択できます。
16 ビット PWM タイマ
16 ビット PPG タイマ
16/32 ビットリロードタイマ
16/32 ビット PWC タイマ
汎用 I/O ポート
本シリーズは、端子が外部バスまたは周辺機能に使用されていない場合、汎用 I/O ポートとして使用できま
す。また、どの I/O ポートに周辺機能を割り当てるかを設定できるポートリロケート機能を搭載しています。
端子ごとにプルアップ制御可能
端子レベルを直接読出し可能
ポートリロケート機能
最大 98 本の汎用 I/O ポート@120 pin Package
一部のポートは、5 V トレラントに対応
該当する端子については「6. 端子機能一覧」と「7. 入出力回路形式」を参照してください。
多機能タイマ(1 ユニット)
多機能タイマは、次のブロックで構成されます。
最小分解能: 6.25 ns
16 ビットフリーランタイマ×3 チャネル/ユニット
インプットキャプチャ×4 チャネル/ユニット
アウトプットコンペア×6 チャネル/ユニット
A/D 起動コンペア×6 チャネル/ユニット
波形ジェネレータ×3 チャネル/ユニット
16 ビット PPG タイマ×3 チャネル/ユニット
モータ制御を実現するために次の機能を用意しています。
PWM 信号出力機能
DC チョッパ波形出力機能
デッドタイマ機能
インプットキャプチャ機能
ADC 起動機能
DTIF(モータ緊急停止)割込み機能
April 21, 2015, S6E2DH_DS709-00029-1v0-J
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D a t a S h e e t
リアルタイムクロック(RTC : Real Time Clock)
01 年～99 年までの年/月/日/時/分/秒/曜日のカウントを行います。
日時指定(年/月/日/時/分/秒/曜日)での割込み機能, 年/月/日/時/分だけの個別設定も可能
設定時間後/設定時間ごとのタイマ割込み機能
カウントを継続して時刻書換え可能
うるう年の自動カウント
クアッドカウンタ(QPRC : Quadrature Position/Revolution Counter)(1 チャネル)
クアッドカウンタ(QPRC)は、ポジションエンコーダの位置を測定するために使います。また、設定により
アップダウンカウンタとしても使用できます。
3 つの外部イベント入力端子 AIN, BIN, ZIN の検出エッジを設定可能
16 ビット位置カウンタ
16 ビット回転カウンタ
2 つの 16 ビットコンペアレジスタ
デュアルタイマ(32/16 ビットダウンカウンタ)
デュアルタイマは、2 つのプログラム可能な 32/16 ビットダウンカウンタで構成されます。各タイマチャネ
ルの動作モードを次の中から選択できます。
フリーランモード
周期モード(=リロードモード)
ワンショットモード
時計カウンタ
時計カウンタは低消費電力モードからウェイクアップします。クロックソースをメインクロック, サブク
ロック, 内蔵高速 CR クロックまたは内蔵低速 CR クロックから選択可能です。
インターバルタイマ: 最長 64s (サブクロック: 32.768 kHz)
外部割込み制御ユニット
外部割込み入力端子: 最大 16 本
ノンマスカブル割込み(NMI)入力端子: 1 本
ウォッチドッグタイマ(2 チャネル)
ウォッチドッグタイマは、タイムアウト値に達すると割込みまたはリセットを発生します。
本シリーズには、"ハードウェア"ウォッチドッグ"と"ソフトウェア"ウォッチドッグ"の 2 つの異なるウォッ
チドッグがあります。
"ハードウェア"ウォッチドッグタイマ"は内蔵低速 CR 発振で動作するため、RTC モード, ストップモード以
外のすべての低消費電力モードで動作します。
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CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
CRC(Cyclic Redundancy Check)アクセラレータ
CRC アクセラレータは、ソフト処理負荷の高い CRC 計算を行い、受信データおよびストレージの整合性確
認処理負荷の軽減を実現します。
CCITT CRC16 と IEEE-802.3 CRC32 をサポートします。
CCITT CRC16 Generator Polynomial: 0x1021
IEEE-802.3 CRC32 Generator Polynomial: 0x04C11DB7
PRGCRC(Programmable Cyclic Redundancy Check)アクセラレータ
プログラマブル CRC アクセラレータは、ソフト処理負荷の高い CRC 計算を行い、受信データおよびスト
レージの整合性確認処理負荷の軽減を実現します。
CCITT CRC16 と IEEE-802.3 CRC32 に加え、生成多項式をサポートします。
CCITT CRC16 Generator Polynomial: 0x1021
IEEE-802.3 CRC32 Generator Polynomial: 0x04C11DB7
生成多項式
SD カードインタフェース
下記規格に準拠した SD カードが使用できます。
Part 1 Physical Layer Specification version 3.01
Part E1 SDIO Specification version 3.00
Part A2 SD Host Controller Standard Specification version 3.00
1 ビットまたは 4 ビットのデータバス幅
2
I S インタフェース(送信 2 チャネル、受信 2 チャネル)
3 種類の転送プロトコル
− I2S
− Left Justified
− DSP mode
マスタ・スレーブ動作選択可能
送信のみ、受信のみ、送受信同時動作を設定可能
ワード長は 7 ビットから 32 ビットまで設定可能
送受信用 FIFO を搭載(送信用 66word x 32bit、受信用 66word x 32bit)
DMA、割込み、ポーリングによるシステムメモリへのデータ転送が可能
GDC ユニット
グラフィックス・ディスプレイコントローラを搭載
2D ブロックイメージ転送処理ハードウェアアクセラレータを搭載
最大 512KB 内蔵ビデオメモリを搭載
外部メモリ接続用 HighSpeed Quad SPI を搭載
外部メモリ接続用 SDRAM インタフェースを搭載
外部メモリ接続用 HyperBus インタフェースを搭載
最高動作周波数 160 MHz
April 21, 2015, S6E2DH_DS709-00029-1v0-J
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クロック/リセット
クロック
5 種類のクロックソース(2 種類の外部発振, 2 種類の内蔵 CR 発振, メイン PLL)から選択できます。
−
−
−
−
−
メインクロック:
サブクロック:
内蔵高速 CR クロック:
内蔵低速 CR クロック:
メイン PLL クロック
4 MHz ～ 20 MHz
32.768 kHz
4 MHz
100 kHz
リセット
− INITX 端子からのリセット要求
− 電源投入リセット
− ソフトウェアリセット
− ウォッチドッグタイマリセット
− 低電圧検出リセット
− クロックスーパバイザリセット
クロック監視機能(CSV : Clock Supervisor)
内蔵 CR 発振による生成クロックを用いて外部クロックの異常を監視します。
外部クロック異常(クロック停止)が検出されると、リセットがアサートされます。
外部周波数異常が検出されると、割込みまたはリセットがアサートされます。
低電圧検出機能(LVD : Low-voltage Detection)
本シリーズは、
2 段階で VCC 端子の電圧を監視します。
設定した電圧より VCC 端子の電圧が下がった場合、
低電圧検出機能により割込みまたはリセットが発生します。
LVD1: 割込みによりエラーを報告
LVD2: オートリセット動作
低消費電力モード
6 種類の低消費電力モードに対応します。
スリープ
タイマ
RTC
ストップ
ディープスタンバイ RTC(RAM 保持あり・なし選択可能)
ディープスタンバイストップ(RAM 保持あり・なし選択可能)
周辺クロック停止機能
システム動作で使用しない周辺機能はその動作クロックを停止させることで、システム全体の消費電流を低
減します。
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S6E2DH_DS709-00029-1v0-J, April 21, 2015
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VBAT
RTC(カレンダ回路)/32 kHz 発振回路に独立した電源を供給することで、RTC 動作時の消費電力を低減でき
ます。VBAT には以下の回路が含まれます。
RTC
32kHz 発振回路
パワーオン回路
バックアップレジスタ：32 バイト
ポート回路
デバッグ
シリアル・ワイヤデバッグ・ポート (SWJ-DP)
エンベデッド・トレース・マクロセル(ETM)
ユニーク ID
41 ビットのデバイス固有の値を設定済み
電源
2 種類の電源
− CHIP 用電源:
− VBAT 用電源:
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
VCC
VBAT
= 2.7 V ～ 3.6 V (GDC 部/USB 未使用時)
= 3.0 V ～ 3.6 V (GDC 部/USB 使用時)
= 1.65 V ～ 3.6 V
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D a t a S h e e t
3. 品種構成
メモリサイズ
S6E2DH5G0A
品種名
オンチップフラッシュメモリ
オンチップ SRAM
VRAM
(GDC 用)
VFLASH
(GDC 用)
S6E2DH5GJA
S6E2DH5J0A
384 K バイト
SRAM
36 K バイト
SRAM0
32 K バイト
SRAM2
4 K バイト
512 K バイト
－
2 M バイト
ファンクション
品種名
端子数
S6E2DH5G0A
S6E2DH5J0A
S6E2DH5GJA
120/161
176
120
Cortex-M4F, MPU, NVIC 128ch.
CPU
周波数
160 MHz
電源電圧範囲
2.7 V～3.6 V
USB2.0 (Function/Host)
1ch.
CAN-FD (non-ISO CAN FD)
1ch.
DMAC
8ch.
DSTC
128ch.
グラフィックス・ディスプレイコントローラ
GDC
部
1ch.
High-Speed Quad SPI
1ch.
Hyper Bus Interface
－
1ch.
－
SDRAM-IF
1ch.
Addr:25-bit (最大), Data: 8-/16-bit, CS:2 (最大),
SRAM, NOR フラッシュ, NAND フラッシュ, SDRAM
外部バスインタフェース
マルチファンクションシリアル (UART/CSIO/LIN/I2C)
8ch. (最大)
ベースタイマ (PWC/リロードタイマ/PWM/PPG)
8ch. (最大)
多
機
能
タ
イ
マ
A/D 起動コンペア
6ch.
インプットキャプチャ
4ch.
フリーランタイマ
3ch.
アウトプットコンペア
6ch.
波形ジェネレータ
3ch.
PPG
3ch.
1 unit
SD カードインタフェース
1 unit
I2S
2 units
クアッドカウンタ
1ch.
デュアルタイマ
1 unit
リアルタイムクロック
1 unit
時計カウンタ
1 unit
CRC アクセラレータ
Yes(Fixed, Programmable)
ウォッチドッグタイマ
1ch. (SW) + 1ch. (HW)
外部割込み
I/O ポート
12 ビット A/D コンバータ
16 pin (最大)+ NMI × 1
98 pin (最大)
154 pin (最大)
Yes
低電圧検出機能(LVD)
2ch.
CONFIDENTIAL
90 pin (最大)
24ch. (2 units)
クロック監視機能(CSV)
14
－
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
品種名
S6E2DH5G0A
高速
内蔵(CR)
低速
デバッグ機能
S6E2DH5J0A
S6E2DH5GJA
4 MHz
100 kHz
SWJ-DP/ETM
ユニーク ID
Yes
＜注意事項＞
−
各製品に搭載される周辺機能の信号は、パッケージの端子数制限により、すべて割り当てることは
できません。ご使用になる機能に応じて、I/O ポートのポートリロケート機能を用いて、端子を割
り当ててください。
内蔵 CR のクロック周波数精度については、「14.4.3. 内蔵 CR 発振規格」を参照してください。
−
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
15
D a t a S h e e t
4. パッケージと品種対応
品種名
パッケージ
S6E2DH5G0A
LQFP:
FPT-120P-M21
(0.5 mm pitch)
LQFP:
FPT-176P-M07
(0.5 mm pitch)
-
PFBGA:
FDJ161 (0.5 mm pitch)
Ex_LQFP(TEQFP): LEM120 (0.5 mm pitch)
S6E2DH5J0A
-
S6E2DH5GJA
-
-
-
: 使用可能
＜注意事項＞
−
各パッケージの詳細は「16. パッケージ・外形寸法図」を参照してください。
16
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
5. 端子配列図
FPT-120P-M21 / LEM120
VCC
VSS
P81/UDP0
P80/UDM0
VCC
P60/SIN4_0/INT15_1/WKUP3/MALE_0
P61/UHCONX0/SOT4_0/TX2_0/RTCCO_0/SUBOUT_0/MDQM0_0
P62/SCK4_0/RX2_0/INT14_1/MDQM1_0
P63/ADTG_3/RTS4_0/PNL_PD0
P64/CTS4_0/PNL_PD1
P65/PNL_PD2
P66/SIN3_1/INT13_1/PNL_PD3
P67/SOT3_1/PNL_PD4/MSDCKE_0
P68/SCK3_1/PNL_PD5/MSDCLK_0
VSS
P0E/WKUP2/PNL_PD6/MCSX8_0
P0D/PNL_PD7/MSDWEX_0
P0C/SCK5_1/PNL_PD8/MAD11_0
P0B/SOT5_1/TIOB7_1/PNL_PD9/MAD12_0
P0A/SIN5_1/TIOA7_1/INT12_1/PNL_PD10/MAD13_0
P09/SCK2_1/PNL_PD11/MAD14_0
P08/SOT2_1/PNL_PD12/MAD15_0
P07/SIN2_1/INT11_1/PNL_PD13/MAD16_0
P06/TX2_2/PNL_PD14/MAD17_0
P05/RX2_2/INT10_1/PNL_PD15/MAD18_0
P04/TDO/SWO
P03/TMS/SWDIO
P02/TDI/MAD24_0
P01/TCK/SWCLK
P00/TRSTX
VCC
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
(TOP VIEW)
1
90
VSS
P3B/TIOA0_1/INT04_1/AIN0_1/I2SMCLK0_0/RTO00_0/MAD10_0
2
89
P97/AN23/PNL_PD16/MCASX_0
P3C/SCS70_0/TIOA1_1/INT05_1/BIN0_1/I2SDO0_0/RTO01_0/MAD09_0
3
88
P96/AN22/PNL_TSIG5/PNL_PD17/MRASX_0
P3D/SIN7_0/TIOA2_1/INT06_1/ZIN0_1/I2SWS0_0/RTO02_0/MAD08_0
4
87
P95/AN21/SCK1_1/PNL_TSIG6/PNL_PD18/MAD19_0
P3E/SOT7_0/TIOA3_1/INT07_1/I2SDI0_0/RTO03_0/MAD07_0
5
86
P94/AN20/SOT1_1/TRACED3/PNL_TSIG7/PNL_PD19/MAD20_0
P3F/SCK7_0/TIOA4_1/I2SCK0_0/RTO04_0/MAD06_0
6
85
P93/AN19/SIN1_1/TRACED2/INT09_1/PNL_TSIG8/PNL_PD20/MNREX_0/MAD21_0
P7C/TIOA5_1/RTO05_0/MWEX_0
7
84
P92/AN18/SCK0_1/TRACED1/PNL_TSIG9/PNL_PD21/MNWEX_0/MAD22_0
P7B/ADTG_2/MOEX_0/GE_HBCSX_1
8
83
P91/AN17/SOT0_1/TRACED0/PNL_TSIG10/PNL_PD22/MNCLE_0/MAD23_0
P33/SIN6_0/INT00_1/S_DATA1_0
9
82
P90/AN16/SIN0_1/TRACECLK/INT08_1/PNL_TSIG11/PNL_PD23/MNALE_0/MCLKOUT_0
P34/SOT6_0/FRCK0_0/S_DATA0_0
10
81
P1F/AN15/SCK6_1/TIOB7_0/MADATA15_0
P35/SCK6_0/IC03_0/S_CLK_0
11
80
P1E/AN14/SOT6_1/TIOA7_0/RTO05_1/MADATA14_0
P36/SCS60_0/INT01_1/IC02_0/S_CMD_0
12
79
P1D/AN13/SIN6_1/TIOB6_0/INT15_0/RTO04_1/MADATA13_0
VCC
13
78
P1C/AN12/SCS60_1/TIOA6_0/INT14_0/RTO03_1/MADATA12_0
VSS
14
77
P1B/AN11/SCK5_0/TIOB5_0/ZIN0_2/RTO02_1/MADATA11_0
P37/RX2_1/INT02_1/GE_HBRESETX/IC01_0/S_DATA3_0
15
76
P1A/AN10/SOT5_0/TIOA5_0/BIN0_2/RTO01_1/MADATA10_0
P38/TX2_1/INT03_1/GE_HBINTX/IC00_0/S_DATA2_0
16
75
P19/AN09/SIN5_0/TIOB4_0/INT13_0/AIN0_2/RTO00_1/MADATA09_0
P39/ADTG_0/GE_HBRSTOX/DTTIX_0/S_WP_0
17
74
P18/AN08/SCK3_0/TIOA4_0/IC03_1/MADATA08_0
P3A/GE_HBWPX/S_CD_0
18
73
P17/AN07/SOT3_0/TIOB3_0/IC02_1/MADATA07_0
120pin Package
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
P53/TIOB2_1/PNL_TSIG2/PNL_DEN
P54/TIOB3_1/PNL_TSIG3/PNL_LE
P55/TIOB4_1/PNL_TSIG0/PNL_LH_SYNC
P56/TIOB5_1/PNL_TSIG1/PNL_FV_SYNC
INITX
P46/X0A
P47/X1A
VBATVCC
P48/VREGCTL
P49/VWAKEUP
PE0/MD1
MD0
PE2/X0
PE3/X1
VSS
VCC
45
61
P52/TIOB1_1/PNL_DCLK
30
44
AVCC
VCC
43
62
P50/WKUP1/MCSX0_0
29
P51/TIOB0_1/PNL_TSIG4/PNL_PWE
AVSS
P79/INT07_0/GE_HBDQ7
42
AVRL
63
P27/ADTG_1/CROUT_1/MRDY_0
64
28
41
27
P78/INT06_0/GE_HBDQ6
40
AVRH
P77/INT05_0/GE_HBDQ5
VCC
65
P26/RTCCO_1/SUBOUT_1/MAD00_0
26
39
P10/AN00/SIN1_0/TIOA0_0/INT09_0/AIN0_0/MADATA00_0
P76/INT04_0/GE_HBDQ4
VSS
P11/AN01/SOT1_0/TIOB0_0/BIN0_0/MADATA01_0
66
38
67
25
37
24
P75/INT03_0/GE_SPDQ2/GE_HBDQ3
C
P12/AN02/SCK1_0/TIOA1_0/ZIN0_0/MADATA02_0
P74/INT02_0/GE_SPDQ1/GE_HBDQ2
P25/I2SCK1_0/MAD01_0
68
36
23
P24/SCK0_0/TIOB6_1/I2SDI1_0/MAD02_0
P13/AN03/SIN2_0/TIOB1_0/INT10_0/FRCK0_1/MADATA03_0
P73/INT01_0/GE_SPCSX_0/GE_HBDQ1
35
69
34
22
P23/SOT0_0/TIOA6_1/I2SWS1_0/MAD03_0
P14/AN04/SOT2_0/TIOA2_0/DTTI0X_1/MADATA04_0
P72/INT00_0/GE_SPDQ3/GE_HBDQ0
P22/SIN0_0/INT08_0/I2SDO1_0/CROUT_0/MAD04_0
70
33
21
32
P15/AN05/SCK2_0/TIOB2_0/INT11_0/IC00_1/MADATA05_0
P71/GE_SPDQ0/GE_HBCSX_0
31
P16/AN06/SIN3_0/TIOA3_0/INT12_0/IC01_1/MADATA06_0
71
VSS
72
P20/NMIX/WKUP0
19
20
P21/I2SMCLK1_0/MAD05_0
P7A/GE_HBRWDS
P70/GE_SPCK/GE_HBCK
＜注意事項＞
「_」以降の数字はリロケー
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
17
D a t a S h e e t
FPT-120P-M21
(S6E2DH5GJA)
VCC
VSS
P81/UDP0
P80/UDM0
VCC
P60/SIN4_0/INT15_1/WKUP3/MALE_0
P61/UHCONX0/SOT4_0/TX2_0/RTCCO_0/SUBOUT_0/MDQM0_0
P62/SCK4_0/RX2_0/INT14_1/MDQM1_0
P63/ADTG_3/RTS4_0/PNL_PD0
P64/CTS4_0/PNL_PD1
P65/PNL_PD2
P66/SIN3_1/INT13_1/PNL_PD3
P67/SOT3_1/PNL_PD4/MSDCKE_0
P68/SCK3_1/PNL_PD5/MSDCLK_0
VSS
P0E/WKUP2/PNL_PD6/MCSX8_0
P0D/PNL_PD7/MSDWEX_0
P0C/SCK5_1/PNL_PD8/MAD11_0
P0B/SOT5_1/TIOB7_1/PNL_PD9/MAD12_0
P0A/SIN5_1/TIOA7_1/INT12_1/PNL_PD10/MAD13_0
P09/SCK2_1/PNL_PD11/MAD14_0
P08/SOT2_1/PNL_PD12/MAD15_0
P07/SIN2_1/INT11_1/PNL_PD13/MAD16_0
P06/TX2_2/PNL_PD14/MAD17_0
P05/RX2_2/INT10_1/PNL_PD15/MAD18_0
P04/TDO/SWO
P03/TMS/SWDIO
P02/TDI/MAD24_0
P01/TCK/SWCLK
P00/TRSTX
VCC
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
(TOP VIEW)
1
90
VSS
P3B/TIOA0_1/INT04_1/AIN0_1/I2SMCLK0_0/RTO00_0/MAD10_0
2
89
P97/AN23/PNL_PD16/MCASX_0
P3C/SCS70_0/TIOA1_1/INT05_1/BIN0_1/I2SDO0_0/RTO01_0/MAD09_0
3
88
P96/AN22/PNL_TSIG5/PNL_PD17/MRASX_0
P3D/SIN7_0/TIOA2_1/INT06_1/ZIN0_1/I2SWS0_0/RTO02_0/MAD08_0
4
87
P95/AN21/SCK1_1/PNL_TSIG6/PNL_PD18/MAD19_0
P3E/SOT7_0/TIOA3_1/INT07_1/I2SDI0_0/RTO03_0/MAD07_0
5
86
P94/AN20/SOT1_1/TRACED3/PNL_TSIG7/PNL_PD19/MAD20_0
P3F/SCK7_0/TIOA4_1/I2SCK0_0/RTO04_0/MAD06_0
6
85
P93/AN19/SIN1_1/TRACED2/INT09_1/PNL_TSIG8/PNL_PD20/MNREX_0/MAD21_0
P7C/TIOA5_1/RTO05_0/MWEX_0
7
84
P92/AN18/SCK0_1/TRACED1/PNL_TSIG9/PNL_PD21/MNWEX_0/MAD22_0
P7B/ADTG_2/MOEX_0
8
83
P91/AN17/SOT0_1/TRACED0/PNL_TSIG10/PNL_PD22/MNCLE_0/MAD23_0
P33/SIN6_0/INT00_1/S_DATA1_0
9
82
P90/AN16/SIN0_1/TRACECLK/INT08_1/PNL_TSIG11/PNL_PD23/MNALE_0/MCLKOUT_0
P34/SOT6_0/FRCK0_0/S_DATA0_0
10
81
P1F/AN15/SCK6_1/TIOB7_0/MADATA15_0
P35/SCK6_0/IC03_0/S_CLK_0
11
80
P1E/AN14/SOT6_1/TIOA7_0/RTO05_1/MADATA14_0
P36/SCS60_0/INT01_1/IC02_0/S_CMD_0
12
79
P1D/AN13/SIN6_1/TIOB6_0/INT15_0/RTO04_1/MADATA13_0
VCC
13
78
P1C/AN12/SCS60_1/TIOA6_0/INT14_0/RTO03_1/MADATA12_0
77
P1B/AN11/SCK5_0/TIOB5_0/ZIN0_2/RTO02_1/MADATA11_0
76
P1A/AN10/SOT5_0/TIOA5_0/BIN0_2/RTO01_1/MADATA10_0
75
P19/AN09/SIN5_0/TIOB4_0/INT13_0/AIN0_2/RTO00_1/MADATA09_0
VSS
14
P37/RX2_1/INT02_1/IC01_0/S_DATA3_0
15
P38/TX2_1/INT03_1/IC00_0/S_DATA2_0
16
P39/ADTG_0/DTTIX_0/S_WP_0
17
74
P18/AN08/SCK3_0/TIOA4_0/IC03_1/MADATA08_0
P3A/S_CD_0
18
73
P17/AN07/SOT3_0/TIOB3_0/IC02_1/MADATA07_0
(N.C.)
19
72
P16/AN06/SIN3_0/TIOA3_0/INT12_0/IC01_1/MADATA06_0
(N.C.)
20
71
P15/AN05/SCK2_0/TIOB2_0/INT11_0/IC00_1/MADATA05_0
(N.C.)
21
70
P14/AN04/SOT2_0/TIOA2_0/DTTI0X_1/MADATA04_0
VCC
22
69
P13/AN03/SIN2_0/TIOB1_0/INT10_0/FRCK0_1/MADATA03_0
(DNU0)*1
23
68
P12/AN02/SCK1_0/TIOA1_0/ZIN0_0/MADATA02_0
(DNU1)*1
24
67
P11/AN01/SOT1_0/TIOB0_0/BIN0_0/MADATA01_0
(N.C.)
25
66
P10/AN00/SIN1_0/TIOA0_0/INT09_0/AIN0_0/MADATA00_0
120pin Package
50
51
52
53
54
55
56
57
58
59
INITX
P46/X0A
P47/X1A
VBATVCC
P48/VREGCTL
P49/VWAKEUP
PE0/MD1
MD0
PE2/X0
PE3/X1
60
49
VSS
48
44
P51/TIOB0_1/PNL_TSIG4/PNL_PWE
P55/TIOB4_1/PNL_TSIG0/PNL_LH_SYNC
43
P50/WKUP1/MCSX0_0
P56/TIOB5_1/PNL_TSIG1/PNL_FV_SYNC
42
P27/ADTG_1/CROUT_1/MRDY_0
47
41
P26/RTCCO_1/SUBOUT_1/MAD00_0
P54/TIOB3_1/PNL_TSIG3/PNL_LE
40
VCC
46
39
VSS
45
38
C
P52/TIOB1_1/PNL_DCLK
37
P53/TIOB2_1/PNL_TSIG2/PNL_DEN
36
P25/I2SCK1_0/MAD01_0
VCC
P24/SCK0_0/TIOB6_1/I2SDI1_0/MAD02_0
AVCC
61
35
62
30
P23/SOT0_0/TIOA6_1/I2SWS1_0/MAD03_0
29
VCC
P22/SIN0_0/INT08_0/I2SDO1_0/CROUT_0/MAD04_0
AVSS
P79/INT07_0
34
63
33
28
P21/I2SMCLK1_0/MAD05_0
AVRL
P78/INT06_0
32
AVRH
64
31
65
27
VSS
26
P20/NMIX/WKUP0
(N.C.)
P77/INT05_0
*1: DNU0/1(23 pin/24 pin)は、ボード上で短絡しプルアップしてください。
詳細は、
「9. デバイス使用上の注意」を参照してください。
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
18
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
FPT-176P-M07
VCC
VSS
P81/UDP0
P80/UDM0
VCC
P60/SIN4_0/INT15_1/WKUP3/MALE_0
P61/UHCONX0/SOT4_0/TX2_0/RTCCO_0/SUBOUT_0/MDQM0_0
P62/SCK4_0/RX2_0/INT14_1/MDQM1_0
PDD/GE_SDCSX
PDC/GE_SDCASX
PDB/GE_SDRASX
PDA/GE_SDWEX
P63/ADTG_3/RTS4_0/PNL_PD0
P64/CTS4_0/PNL_PD1
P65/PNL_PD2
P66/SIN3_1/INT13_1/PNL_PD3
P67/SOT3_1/PNL_PD4/MSDCKE_0
P68/SCK3_1/PNL_PD5/MSDCLK_0
VSS
P0E/WKUP2/PNL_PD6/MCSX8_0
P0D/PNL_PD7/MSDWEX_0
P0C/SCK5_1/PNL_PD8/MAD11_0
P0B/SOT5_1/TIOB7_1/PNL_PD9/MAD12_0
P0A/SIN5_1/TIOA7_1/INT12_1/PNL_PD10/MAD13_0
P09/SCK2_1/PNL_PD11/MAD14_0
P08/SOT2_1/PNL_PD12/MAD15_0
P07/SIN2_1/INT11_1/PNL_PD13/MAD16_0
P06/TX2_2/PNL_PD14/MAD17_0
P05/RX2_2/INT10_1/PNL_PD15/MAD18_0
PD9/GE_SDDQM0
PD8/GE_SDDQM1
PD7/GE_SDDQM2
PD6/GE_SDDQM3
PD5/GE_SDA0
P04/TDO/SWO
P03/TMS/SWDIO
P02/TDI/MAD24_0
P01/TCK/SWCLK
P00/TRSTX
PD4/GE_SDA1
PD3/GE_SDA2
PD2/GE_SDA3
PD1/GE_SDA4
PD0/GE_SDA5
VCC
176
175
174
173
172
171
170
169
168
167
166
165
164
163
162
161
160
159
158
157
156
155
154
153
152
151
150
149
148
147
146
145
144
143
142
141
140
139
138
137
136
135
134
133
(TOP VIEW)
1
132
VSS
PA0/GE_SDCKE
2
131
P97/AN23/PNL_PD16/MCASX_0
PA1/GE_SDCLK
3
130
P96/AN22/PNL_TSIG5/PNL_PD17/MRASX_0
4
129
PCD/GE_SDA6
PA3/GE_SDDQ30
5
128
PCC/GE_SDA7
P3B/TIOA0_1/INT04_1/AIN0_1/I2SMCLK0_0/RTO00_0/MAD10_0
PA2/GE_SDDQ31
6
127
PCB/GE_SDA8
P3C/SCS70_0/TIOA1_1/INT05_1/BIN0_1/I2SDO0_0/RTO01_0/MAD09_0
7
126
PCA/GE_SDA9
P3D/SIN7_0/TIOA2_1/INT06_1/ZIN0_1/I2SWS0_0/RTO02_0/MAD08_0
8
125
P95/AN21/SCK1_1/PNL_TSIG6/PNL_PD18/MAD19_0
P3E/SOT7_0/TIOA3_1/INT07_1/I2SDI0_0/RTO03_0/MAD07_0
9
124
P94/AN20/SOT1_1/TRACED3/PNL_TSIG7/PNL_PD19/MAD20_0
P3F/SCK7_0/TIOA4_1/I2SCK0_0/RTO04_0/MAD06_0
10
123
P93/AN19/SIN1_1/TRACED2/INT09_1/PNL_TSIG8/PNL_PD20/MNREX_0/MAD21_0
P7C/TIOA5_1/RTO05_0/MWEX_0
11
122
P92/AN18/SCK0_1/TRACED1/PNL_TSIG9/PNL_PD21/MNWEX_0/MAD22_0
P7B/ADTG_2/MOEX_0/GE_HBCSX_1
12
121
P91/AN17/SOT0_1/TRACED0/PNL_TSIG10/PNL_PD22/MNCLE_0/MAD23_0
PA8/GE_SDDQ29
13
120
P90/AN16/SIN0_1/TRACECLK/INT08_1/PNL_TSIG11/PNL_PD23/MNALE_0/MCLKOUT_0
PA9/GE_SDDQ28
14
119
P1F/AN15/SCK6_1/TIOB7_0/MADATA15_0
PAA/GE_SDDQ27
15
118
P1E/AN14/SOT6_1/TIOA7_0/RTO05_1/MADATA14_0
PAB/GE_SDDQ26
16
117
P1D/AN13/SIN6_1/TIOB6_0/INT15_0/RTO04_1/MADATA13_0
PAC/GE_SDDQ25
17
116
P1C/AN12/SCS60_1/TIOA6_0/INT14_0/RTO03_1/MADATA12_0
PAD/GE_SDDQ24
18
115
PC9/GE_SDA10
P33/SIN6_0/INT00_1/S_DATA1_0
19
114
PC8/GE_SDA11
P34/SOT6_0/FRCK0_0/S_DATA0_0
20
113
PC7/GE_SDBA0
P35/SCK6_0/IC03_0/S_CLK_0
21
112
PC6/GE_SDBA1
P36/SCS60_0/INT01_1/IC02_0/S_CMD_0
22
111
P1B/AN11/SCK5_0/TIOB5_0/ZIN0_2/RTO02_1/MADATA11_0
VCC
23
110
P1A/AN10/SOT5_0/TIOA5_0/BIN0_2/RTO01_1/MADATA10_0
VSS
24
109
P19/AN09/SIN5_0/TIOB4_0/INT13_0/AIN0_2/RTO00_1/MADATA09_0
P37/RX2_1/INT02_1/GE_HBRESETX/IC01_0/S_DATA3_0
25
108
P18/AN08/SCK3_0/TIOA4_0/IC03_1/MADATA08_0
P38/TX2_1/INT03_1/GE_HBINTX/IC00_0/S_DATA2_0
26
107
P17/AN07/SOT3_0/TIOB3_0/IC02_1/MADATA07_0
P39/ADTG_0/GE_HBRSTOX/DTTIX_0/S_WP_0
27
106
P16/AN06/SIN3_0/TIOA3_0/INT12_0/IC01_1/MADATA06_0
P3A/GE_HBWPX/S_CD_0
28
105
P15/AN05/SCK2_0/TIOB2_0/INT11_0/IC00_1/MADATA05_0
PA4/GE_SDDQ23
29
104
P14/AN04/SOT2_0/TIOA2_0/DTTI0X_1/MADATA04_0
PA5/GE_SDDQ22
30
103
P13/AN03/SIN2_0/TIOB1_0/INT10_0/FRCK0_1/MADATA03_0
PA6/GE_SDDQ21
31
102
P12/AN02/SCK1_0/TIOA1_0/ZIN0_0/MADATA02_0
PA7/GE_SDDQ20
32
101
P7A/GE_HBRWDS
33
100
P10/AN00/SIN1_0/TIOA0_0/INT09_0/AIN0_0/MADATA00_0
P70/GE_SPCK/GE_HBCK
34
99
PC5/GE_SDDQ0
P71/GE_SPDQ0/GE_HBCSX_0
35
98
PC4/GE_SDDQ1
P72/INT00_0/GE_SPDQ3/GE_HBDQ0
176pin Package
36
97
P11/AN01/SOT1_0/TIOB0_0/BIN0_0/MADATA01_0
PC3/GE_SDDQ2
P73/INT01_0/GE_SPCSX_0/GE_HBDQ1
37
96
PC2/GE_SDDQ3
P74/INT02_0/GE_SPDQ1/GE_HBDQ2
38
95
PC1/GE_SDDQ4
P75/INT03_0/GE_SPDQ2/GE_HBDQ3
39
94
PC0/GE_SDDQ5
P76/INT04_0/GE_HBDQ4
40
93
AVRH
P77/INT05_0/GE_HBDQ5
41
92
AVRL
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
P24/SCK0_0/TIOB6_1/I2SDI1_0/MAD02_0
P25/I2SCK1_0/MAD01_0
PB4/GE_SDDQ15
PB5/GE_SDDQ14
PB6/GE_SDDQ13
PB7/GE_SDDQ12
C
VSS
VCC
P26/RTCCO_1/SUBOUT_1/MAD00_0
P27/ADTG_1/CROUT_1/MRDY_0
P50/WKUP1/MCSX0_0
P51/TIOB0_1/PNL_TSIG4/PNL_PWE
P52/TIOB1_1/PNL_DCLK
P53/TIOB2_1/PNL_TSIG2/PNL_DEN
P54/TIOB3_1/PNL_TSIG3/PNL_LE
P55/TIOB4_1/PNL_TSIG0/PNL_LH_SYNC
P56/TIOB5_1/PNL_TSIG1/PNL_FV_SYNC
PB8/GE_SDDQ11
PB9/GE_SDDQ10
PBA/GE_SDDQ9
PBB/GE_SDDQ8
PBC/GE_SDDQ7
PBD/GE_SDDQ6
INITX
P46/X0A
P47/X1A
VBATVCC
P48/VREGCTL
P49/VWAKEUP
PE0/MD1
MD0
PE2/X0
PE3/X1
VSS
51
P21/I2SMCLK1_0/MAD05_0
53
50
PB3/GE_SDDQ16
P23/SOT0_0/TIOA6_1/I2SWS1_0/MAD03_0
49
PB2/GE_SDDQ17
52
48
PB1/GE_SDDQ18
P22/SIN0_0/INT08_0/I2SDO1_0/CROUT_0/MAD04_0
47
VCC
46
AVCC
89
45
AVSS
90
44
VSS
91
43
VCC
PB0/GE_SDDQ19
P78/INT06_0/GE_HBDQ6
P20/NMIX/WKUP0
42
P79/INT07_0/GE_HBDQ7
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
19
D a t a S h e e t
FDJ161
(TOP VIEW)
1
2
3
4
5
6
7
8
9
10
11
12
13
VCC
VSS
A
VSS UDP0 UDM0 VCC
VSS
P66
VSS
P0C
P09
VSS
TCK
B
VSS
P60
P61
P62
P64
P67
P0E
P0B
P08
TDO
TMS TRSTX VSS
C
VCC
P3C
P3B
P63
P65
P68
P0D
P0A
P07
P05
TDI
P96
P97
D
P3F
P3E
P3D
P7C
VSS
VSS
VSS
VSS
P06
P92
P93
P94
P95
E
P35
P34
P33
P7B
VSS
VSS
VSS
VSS
VSS
P1E
P1F
P90
P91
F
P39
P38
P37
P36
VSS
VSS
VSS
P1A
P1B
P1C
P1D
G
VCC
P7A
P3A
VSS
VSS
VSS
P16
P17
P18
P19
H
VSS
P72
P73
VSS
VSS
VSS
P12
P13
P14
P15
J
P70
P74
P75
VSS
VSS
VSS
VSS
VSS
VSS
VSS
P11
AVRH AVRL
K
P71
P76
P77
VSS
P24
VSS
P50
P52
P54
VSS
P10
AVSS AVCC
L
VCC
P78
P79
P22
P25
VSS
P51
P53
P55
P56
P48
P49
VCC
M
VSS
P20
P21
P23
P26
VSS
VSS
INITX VBAT VSS
MD0
MD1
VSS
N
VSS
C
VSS
VCC
P27
VSS
X0A
VSS
X0
X1
VSS
X1A
VSS
＜注意事項＞
−
XXX_1, XXX_2 のように「_ (アンダバー)」がついている端子の、
「_」以降の数字はリロケー
ションポート番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
20
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
6. 端子機能一覧
端子番号別
XXX_1, XXX_2 のように、
「_(アンダバー)」がついている端子の、
「_」以降の数字はリロケーションポート
番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
端子番号
LQFP176
1
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
1
1
－
PFBGA161
C1
2
－
－
3
－
－
－
4
－
－
－
5
－
－
－
端子名
VCC
PA0
GE_SDCKE
PA1
GE_SDCLK
PA2
GE_SDDQ31
PA3
GE_SDDQ30
入出力
端子
回路
状態
形式
形式
－
－
K
I
K
I
L
I
L
I
G
K
G
K
G
K
P3B
TIOA0_1
INT04_1
6
2
2
C3
AIN0_1
I2SMCLK0_0
RTO00_0
(PPG00_0)
MAD10_0
P3C
SCS70_0
TIOA1_1
INT05_1
7
3
3
C2
BIN0_1
I2SDO0_0
RTO01_0
(PPG00_0)
MAD09_0
P3D
SIN7_0
TIOA2_1
INT06_1
8
4
4
D3
ZIN0_1
I2SWS0_0
RTO02_0
(PPG02_0)
MAD08_0
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
21
D a t a S h e e t
端子番号
LQFP176
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
端子名
PFBGA161
入出力
端子
回路
状態
形式
形式
G
K
G
I
G
I
K
I
K
I
L
I
L
I
L
I
L
I
L
I
L
I
D
K
P3E
SOT7_0
(SDA7_0)
TIOA3_1
9
5
5
D2
INT07_1
I2SDI0_0
RTO03_0
(PPG02_0)
MAD07_0
P3F
SCK7_0
(SCL7_0)
10
6
6
D1
TIOA4_1
I2SCK0_0
RTO04_0
(PPG04_0)
MAD06_0
P7C
TIOA5_1
11
7
7
D4
RTO05_0
(PPG04_0)
MWEX_0
P7B
12
8
－
E4
ADTG_2
GE_HBCSX_1
MOEX_0
P7B
－
－
8
－
ADTG_2
MOEX_0
13
－
－
－
14
－
－
－
15
－
－
－
16
－
－
－
17
－
－
－
18
－
－
－
PA8
GE_SDDQ29
PA9
GE_SDDQ28
PAA
GE_SDDQ27
PAB
GE_SDDQ26
PAC
GE_SDDQ25
PAD
GE_SDDQ24
P33
19
9
9
E3
SIN6_0
INT00_1
S_DATA1_0
22
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子番号
LQFP176
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
端子名
PFBGA161
入出力
端子
回路
状態
形式
形式
D
I
D
I
D
K
P34
SOT6_0
20
10
10
E2
(SDA6_0)
FRCK0_0
S_DATA0_0
P35
SCK6_0
21
11
11
E1
(SCL6_0)
IC03_0
S_CLK_0
P36
SCS60_0
22
12
12
F4
INT01_1
IC02_0
S_CMD_0
23
13
13
G1
VCC
－
－
24
14
14
H1
VSS
－
－
D
K
D
K
D
K
D
K
E
I
P37
RX2_1
25
15
－
F3
GE_HBRESETX
INT02_1
IC01_0
S_DATA3_0
P37
RX2_1
－
－
15
－
INT02_1
IC01_0
S_DATA3_0
P38
TX2_1
26
16
－
F2
GE_HBINTX
INT03_1
IC00_0
S_DATA2_0
P38
TX2_1
－
－
16
－
INT03_1
IC00_0
S_DATA2_0
P39
ADTG_0
27
17
－
F1
GE_HBRSTOX
DTTI0X_0
S_WP_0
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
23
D a t a S h e e t
端子番号
LQFP176
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
端子名
PFBGA161
入出力
端子
回路
状態
形式
形式
E
I
E
I
E
I
L
I
L
I
L
I
L
I
K
I
－
－
K
I
－
－
K
I
－
－
K
K
－
－
K
K
－
－
K
K
－
－
P39
－
－
17
－
ADTG_0
DTTI0X_0
S_WP_0
P3A
28
18
－
G3
GE_HBWPX
S_CD_0
P3A
－
－
18
－
29
－
－
－
30
－
－
－
31
－
－
－
32
－
－
－
33
19
－
G2
－
－
19
－
(N.C.)
34
20
－
J1
GE_SPCK
－
－
20
－
(N.C.)
35
21
－
K1
GE_SPDQ0
－
－
21
－
S_CD_0
PA4
GE_SDDQ23
PA5
GE_SDDQ22
PA6
GE_SDDQ21
PA7
GE_SDDQ20
P7A
GE_HBRWDS
P70
GE_HBCK
P71
GE_HBCSX_0
(N.C.)
P72
36
22
－
H2
GE_SPDQ3
GE_HBDQ0
INT00_0
－
－
22
－
VCC
P73
37
23
－
H3
－
－
23
－
GE_SPCSX_0
GE_HBDQ1
INT01_0
(DNU0)
P74
38
24
－
J2
GE_SPDQ1
GE_HBDQ2
INT02_0
－
24
CONFIDENTIAL
－
24
－
(DNU1)
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子番号
LQFP176
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
端子名
PFBGA161
入出力
端子
回路
状態
形式
形式
K
K
－
－
K
K
－
－
K
K
K
K
K
K
K
K
K
K
K
K
P75
39
25
－
J3
GE_SPDQ2
GE_HBDQ3
INT03_0
－
－
25
－
(N.C.)
P76
40
26
－
K2
GE_HBDQ4
INT04_0
－
－
26
－
(N.C.)
P77
41
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－
K3
GE_HBDQ5
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－
－
27
－
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28
－
L2
P77
INT05_0
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－
－
28
－
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INT06_0
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L3
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INT07_0
－
P79
－
－
29
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30
L1
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－
－
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31
31
M1
VSS
－
－
46
32
32
M2
NMIX
I
F
L
I
L
I
L
I
L
I
E
I
E
K
INT07_0
P20
WKUP0
47
－
－
－
48
－
－
－
49
－
－
－
50
－
－
－
PB0
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33
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34
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CONFIDENTIAL
25
D a t a S h e e t
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LQFP176
LQFP120
LQFP120
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形式
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E
I
E
I
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I
L
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L
I
L
I
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35
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－
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－
－
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－
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－
－
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38
38
N2
C
－
－
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39
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N3
VSS
－
－
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40
N4
VCC
－
－
E
I
E
I
D
P
E
I
D
I
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43
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26
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子番号
LQFP176
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
端子名
PFBGA161
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回路
状態
形式
形式
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E
I
E
I
E
I
L
I
L
I
L
I
L
I
L
I
L
I
B
C
P
S
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T
－
－
O
U
O
U
C
E
J
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A
A
B
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－
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46
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－
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－
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－
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－
－
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N7
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52
52
N9
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53
M9
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54
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N11
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N12
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60
M13
April 21, 2015, S6E2DH_DS709-00029-1v0-J
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27
D a t a S h e e t
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形式
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－
L
I
L
I
L
I
L
I
L
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L
I
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L
F
L
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M
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28
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子番号
LQFP176
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LQFP120
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状態
形式
形式
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F
M
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L
F
L
F
M
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April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
29
D a t a S h e e t
端子番号
LQFP176
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LQFP120
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形式
形式
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K
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K
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M
F
M
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－
－
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30
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子番号
LQFP176
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LQFP120
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(S6E2DH5GJA)
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状態
形式
形式
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L
F
L
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O
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N
F
N
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80
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April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
31
D a t a S h e e t
端子番号
LQFP176
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
端子名
PFBGA161
入出力
端子
回路
状態
形式
形式
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O
F
N
F
L
K
I
K
I
K
I
K
I
F
L
F
L
P93
AN19
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85
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86
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－
－
－
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－
－
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－
－
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－
－
－
PCA
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88
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32
CONFIDENTIAL
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90
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－
－
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A12
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－
－
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－
－
－
K
I
135
－
－
－
K
I
PD0
GE_SDA5
PD1
GE_SDA4
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子番号
LQFP176
端子名
LQFP120
LQFP120
Ex_LQFP120
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－
－
－
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－
－
－
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－
－
－
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92
B12
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93
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GE_SDA3
PD3
GE_SDA2
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端子
回路
状態
形式
形式
K
I
K
I
K
I
E
G
E
G
E
H
E
G
E
G
K
I
K
I
K
I
K
I
K
I
E
K
E
I
E
K
P01
TCK
SWCLK
P02
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94
94
C11
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P03
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95
95
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96
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SWO
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－
－
－
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－
－
－
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－
－
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－
－
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－
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－
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April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
33
D a t a S h e e t
端子番号
LQFP176
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
端子名
PFBGA161
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状態
形式
形式
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I
E
I
E
K
E
I
E
I
D
I
D
P
－
－
D
I
D
I
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100
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102
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104
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105
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106
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107
A7
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108
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34
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子番号
LQFP176
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LQFP120
Ex_LQFP120
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端子名
PFBGA161
入出力
端子
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状態
形式
形式
E
K
E
I
E
I
E
I
K
I
K
I
K
I
K
I
N
K
N
I
I
Q
－
－
H
R
H
R
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110
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111
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112
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113
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－
－
－
167
－
－
－
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－
－
169
－
PDA
GE_SDWEX
PDB
GE_SDRASX
PDC
GE_SDCASX
－
－
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114
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117
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118
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119
A2
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
VCC
P80
UDM0
P81
UDP0
35
D a t a S h e e t
端子番号
LQFP176
176
LQFP120
LQFP120
Ex_LQFP120
(S6E2DH5GJA)
120
120
入出力
端子
回路
状態
形式
形式
VSS
－
－
VSS
－
－
端子名
PFBGA161
B1
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A13, D5, D6,
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E9, F5, F6,
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－
－
G9, H4, H5,
H9, J4, J5,
J6, J7, J8,
J9, J10, K4,
K6, K10, L6,
M6, M7, M10,
N1, N6, N8,
N10, N13
36
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子機能別
XXX_1, XXX_2 のように、
「_(アンダバー)」がついている端子の、
「_」以降の数字はリロケーションポート
番号を示しています。
これらの端子は 1 つのチャネルに複数の機能があり、それぞれの機能ごとに端子名があります。
拡張ポート機能レジスタ(EPFR)によって利用する端子を選択してください。
ADTG_0
ADC
ADTG_1
A/D コンバータ
ADTG_2
外部トリガ入力端子
PFBGA161
LQFP120
27
17
17
F1
64
42
42
N5
12
8
8
E4
ADTG_3
165
113
113
C4
AN00
100
66
66
K11
AN01
101
67
67
J11
AN02
102
68
68
H10
AN03
103
69
69
H11
AN04
104
70
70
H12
AN05
105
71
71
H13
AN06
106
72
72
G10
AN07
107
73
73
G11
AN08
108
74
74
G12
AN09
109
75
75
G13
AN10
110
76
76
F10
AN11
A/D コンバータアナログ入力端子
111
77
77
F11
AN12
ANxx は ADC ch.xx を示す。
116
78
78
F12
AN13
117
79
79
F13
AN14
118
80
80
E10
AN15
119
81
81
E11
AN16
120
82
82
E12
AN17
121
83
83
E13
AN18
122
84
84
D10
AN19
123
85
85
D11
AN20
124
86
86
D12
AN21
125
87
87
D13
AN22
130
88
88
C12
AN23
131
89
89
C13
100
66
66
K11
6
2
2
C3
101
67
67
J11
66
44
44
L7
102
68
68
H10
7
3
3
C2
103
69
69
H11
67
45
45
K8
TIOA0_0
ベース
TIOA0_1
タイマ 0
TIOB0_0
TIOB0_1
TIOA1_0
ベース
TIOA1_1
タイマ 1
TIOB1_0
TIOB1_1
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
ベースタイマ ch.0 の TIOA 端子
ベースタイマ ch.0 の TIOB 端子
ベースタイマ ch.1 の TIOA 端子
ベースタイマ ch.1 の TIOB 端子
37
D a t a S h e e t
TIOA2_0
ベース
TIOA2_1
タイマ 2
TIOB2_0
TIOB2_1
TIOA3_0
ベース
TIOA3_1
タイマ 3
TIOB3_0
TIOB3_1
TIOA4_0
ベース
TIOA4_1
タイマ 4
TIOB4_0
TIOB4_1
TIOA5_0
ベース
TIOA5_1
タイマ 5
TIOB5_0
TIOB5_1
TIOA6_0
ベース
TIOA6_1
タイマ 6
TIOB6_0
TIOB6_1
TIOA7_0
ベース
TIOA7_1
タイマ 7
TIOB7_0
TIOB7_1
ベースタイマ ch.2 の TIOA 端子
ベースタイマ ch.2 の TIOB 端子
ベースタイマ ch.3 の TIOA 端子
ベースタイマ ch.3 の TIOB 端子
ベースタイマ ch.4 の TIOA 端子
ベースタイマ ch.4 の TIOB 端子
ベースタイマ ch.5 の TIOA 端子
ベースタイマ ch.5 の TIOB 端子
ベースタイマ ch.6 の TIOA 端子
ベースタイマ ch.6 の TIOB 端子
ベースタイマ ch.7 の TIOA 端子
ベースタイマ ch.7 の TIOB 端子
TX2_0
TX2_1
CAN
TX2_2
(CAN-FD)
RX2_0
RX2_1
RX2_2
38
CONFIDENTIAL
CAN-FD インタフェースの TX 出力端子
CAN-FD インタフェースの RX 入力端子
104
70
70
PFBGA161
LQFP120
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
H12
8
4
4
D3
105
71
71
H13
68
46
46
L8
106
72
72
G10
9
5
5
D2
107
73
73
G11
69
47
47
K9
108
74
74
G12
10
6
6
D1
109
75
75
G13
70
48
48
L9
110
76
76
F10
11
7
7
D4
111
77
77
F11
71
49
49
L10
116
78
78
F12
53
35
35
M4
117
79
79
F13
54
36
36
K5
118
80
80
E10
154
102
102
C8
119
81
81
E11
155
103
103
B8
171
115
115
B3
26
16
16
F2
150
98
98
D9
170
114
114
B4
25
15
15
F3
149
97
97
C10
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
SWCLK
SWDIO
デバッガ
シリアルワイヤデバッグインタフェース
クロック入力端子
シリアルワイヤデバッグインタフェース
データ入出力端子
PFBGA161
LQFP120
93
93
A11
142
95
95
B11
シリアルワイヤビューワ出力端子
143
96
96
B10
TCK
J-TAG テストクロック入力端子
140
93
93
A11
TDI
J-TAG テストデータ入力端子
141
94
94
C11
TDO
J-TAG デバッグデータ出力端子
143
96
96
B10
TMS
J-TAG テストモード状態出力端子
142
95
95
B11
ETM のトレース CLK 出力端子
120
82
82
E12
TRACED0
121
83
83
E13
TRACED1
122
84
84
D10
123
85
85
D11
124
86
86
D12
TRACED2
ETM のトレースデータ出力端子
TRACED3
TRSTX
J-TAG テストリセット入力端子
139
92
92
B12
MAD00_0
63
41
41
M5
MAD01_0
55
37
37
L5
MAD02_0
54
36
36
K5
MAD03_0
53
35
35
M4
MAD04_0
52
34
34
L4
MAD05_0
51
33
33
M3
MAD06_0
10
6
6
D1
MAD07_0
9
5
5
D2
MAD08_0
8
4
4
D3
MAD09_0
7
3
3
C2
MAD10_0
6
2
2
C3
156
104
104
A8
155
103
103
B8
MAD13_0
154
102
102
C8
MAD14_0
153
101
101
A9
MAD15_0
152
100
100
B9
MAD16_0
151
99
99
C9
MAD17_0
150
98
98
D9
MAD18_0
149
97
97
C10
MAD19_0
125
87
87
D13
MAD20_0
124
86
86
D12
MAD21_0
123
85
85
D11
MAD22_0
122
84
84
D10
MAD23_0
121
83
83
E13
MAD24_0
141
94
94
C11
MAD11_0
MAD12_0
MCSX0_0
MCSX8_0
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
140
SWO
TRACECLK
外部バス
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
外部バスインタフェースアドレスバス
外部バスインタフェースチップセレクト出力端子
65
43
43
K7
158
106
106
B7
39
D a t a S h e e t
66
66
MADATA01_0
101
67
67
J11
MADATA02_0
102
68
68
H10
MADATA03_0
103
69
69
H11
MADATA04_0
104
70
70
H12
MADATA05_0
105
71
71
H13
MADATA06_0
106
72
72
G10
K11
107
73
73
G11
MADATA08_0
108
74
74
G12
MADATA09_0
109
75
75
G13
MADATA10_0
110
76
76
F10
外部バスインタフェースデータバス
MADATA11_0
111
77
77
F11
MADATA12_0
116
78
78
F12
MADATA13_0
117
79
79
F13
MADATA14_0
118
80
80
E10
MADATA15_0
119
81
81
E11
MDQM0_0
171
115
115
B3
170
114
114
B4
172
116
116
B2
外部バスインタフェースバイトマスク出力信号
MALE_0
マルチプレクス時アドレスラッチイネーブル信号
MRDY_0
外部 RDY 入力信号
64
42
42
N5
外部バスクロック出力
120
82
82
E12
120
82
82
E12
121
83
83
E13
123
85
85
D11
122
84
84
D10
MCLKOUT_0
MNALE_0
MNCLE_0
MNREX_0
MNWEX_0
NAND フラッシュ出力端子をコントロールする外
部バスインタフェース ALE 信号
NAND フラッシュ出力端子をコントロールする外
部バスインタフェース CLE 信号
NAND フラッシュ出力端子をコントロールする外
部バスインタフェースリード許可信号
NAND フラッシュ出力端子をコントロールする外
部バスインタフェースライト許可信号
MOEX_0
SRAM の外部バスインタフェースリード許可信号
12
8
8
E4
MWEX_0
SRAM の外部バスインタフェースライト許可信号
11
7
7
D4
MSDCLK_0
SDRAM インタフェース SDRAM クロック出力端子
160
108
108
C6
161
109
109
B6
130
88
88
C12
131
89
89
C13
157
105
105
C7
MSDCKE_0
MRASX_0
MCASX_0
MSDWEX_0
CONFIDENTIAL
PFBGA161
100
MDQM1_0
40
LQFP120
MADATA00_0
MADATA07_0
外部バス
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
SDRAM インタフェース SDRAM クロックイネーブ
ル出力端子
SDRAM インタフェース SDRAM ロウアクティブ出
力端子
SDRAM インタフェース SDRAM カラムアクティブ
出力端子
SDRAM インタフェース SDRAM ライトイネーブル
出力端子
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
INT00_0
INT00_1
INT01_0
INT01_1
INT02_0
INT02_1
INT03_0
INT03_1
INT04_0
INT04_1
INT05_0
INT05_1
INT06_0
INT06_1
INT07_0
INT07_1
外部割込み
INT08_0
INT08_1
INT09_0
INT09_1
INT10_0
INT10_1
INT11_0
INT11_1
INT12_0
INT12_1
INT13_0
INT13_1
INT14_0
INT14_1
INT15_0
INT15_1
NMIX
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
外部割込み要求 00 の入力端子
外部割込み要求 01 の入力端子
外部割込み要求 02 の入力端子
外部割込み要求 03 の入力端子
外部割込み要求 04 の入力端子
外部割込み要求 05 の入力端子
外部割込み要求 06 の入力端子
外部割込み要求 07 の入力端子
外部割込み要求 08 の入力端子
外部割込み要求 09 の入力端子
外部割込み要求 10 の入力端子
外部割込み要求 11 の入力端子
外部割込み要求 12 の入力端子
外部割込み要求 13 の入力端子
外部割込み要求 14 の入力端子
外部割込み要求 15 の入力端子
ノンマスカブル割込み入力端子
36
22
－
PFBGA161
LQFP120
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
H2
19
9
9
E3
37
23
－
H3
22
12
12
F4
38
24
－
J2
25
15
15
F3
39
25
－
J3
26
16
16
F2
40
26
－
K2
6
2
2
C3
41
27
27
K3
7
3
3
C2
42
28
28
L2
8
4
4
D3
43
29
29
L3
9
5
5
D2
52
34
34
L4
120
82
82
E12
100
66
66
K11
123
85
85
D11
103
69
69
H11
149
97
97
C10
105
71
71
H13
151
99
99
C9
106
72
72
G10
154
102
102
C8
109
75
75
G13
162
110
110
A6
116
78
78
F12
170
114
114
B4
117
79
79
F13
172
116
116
B2
46
32
32
M2
41
D a t a S h e e t
GPIO
GPIO
GPIO
42
CONFIDENTIAL
PFBGA161
LQFP120
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
P00
139
92
92
B12
P01
140
93
93
A11
P02
141
94
94
C11
P03
142
95
95
B11
P04
143
96
96
B10
P05
149
97
97
C10
P06
150
98
98
D9
P07
汎用入出力ポート 0
151
99
99
C9
P08
152
100
100
B9
P09
153
101
101
A9
P0A
154
102
102
C8
P0B
155
103
103
B8
P0C
156
104
104
A8
P0D
157
105
105
C7
P0E
158
106
106
B7
P10
100
66
66
K11
P11
101
67
67
J11
P12
102
68
68
H10
P13
103
69
69
H11
P14
104
70
70
H12
P15
105
71
71
H13
P16
106
72
72
G10
P17
107
73
73
G11
P18
汎用入出力ポート 1
108
74
74
G12
P19
109
75
75
G13
P1A
110
76
76
F10
P1B
111
77
77
F11
P1C
116
78
78
F12
P1D
117
79
79
F13
P1E
118
80
80
E10
P1F
119
81
81
E11
P20
46
32
32
M2
P21
51
33
33
M3
P22
52
34
34
L4
P23
53
35
35
M4
P24
汎用入出力ポート 2
54
36
36
K5
P25
55
37
37
L5
P26
63
41
41
M5
P27
64
42
42
N5
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
GPIO
9
9
E3
P34
20
10
10
E2
P35
21
11
11
E1
P36
22
12
12
F4
P37
25
15
15
F3
26
16
16
F2
27
17
17
F1
P3A
28
18
18
G3
P3B
6
2
2
C3
P3C
7
3
3
C2
P3D
8
4
4
D3
P3E
9
5
5
D2
P3F
10
6
6
D1
P46
79
51
51
N7
P47
80
52
52
N9
P39
P48
汎用入出力ポート 3
汎用入出力ポート 4
82
54
54
L11
P49
83
55
55
L12
P50
65
43
43
K7
P51
66
44
44
L7
67
45
45
K8
68
46
46
L8
P54
69
47
47
K9
P55
70
48
48
L9
P53
汎用入出力ポート 5
P56
71
49
49
L10
P60
172
116
116
B2
P61
171
115
115
B3
P62
170
114
114
B4
165
113
113
C4
164
112
112
B5
P63
GPIO
P64
汎用入出力ポート 6
P65
163
111
111
C5
P66
162
110
110
A6
P67
161
109
109
B6
P68
160
108
108
C6
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
PFBGA161
19
P52
GPIO
LQFP120
P33
P38
GPIO
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
43
D a t a S h e e t
GPIO
GPIO
GPIO
44
CONFIDENTIAL
PFBGA161
LQFP120
P70
34
20
－
J1
P71
35
21
－
K1
P72
36
22
－
H2
P73
37
23
－
H3
P74
38
24
－
J2
39
25
－
J3
40
26
－
K2
P77
41
27
27
K3
P78
42
28
28
L2
P75
GPIO
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
P76
汎用入出力ポート 7
P79
43
29
29
L3
P7A
33
19
－
G2
P7B
12
8
8
E4
P7C
11
7
7
D4
174
118
118
A3
175
119
119
A2
P90
120
82
82
E12
P91
121
83
83
E13
P92
122
84
84
D10
P93
123
85
85
D11
P80
P81
P94
汎用入出力ポート 8
汎用入出力ポート 9
124
86
86
D12
P95
125
87
87
D13
P96
130
88
88
C12
P97
131
89
89
C13
PA0
2
－
－
－
PA1
3
－
－
－
PA2
4
－
－
－
PA3
5
－
－
－
PA4
29
－
－
－
PA5
30
－
－
－
31
－
－
－
32
－
－
－
PA8
13
－
－
－
PA9
14
－
－
－
PAA
15
－
－
－
PAB
16
－
－
－
PAC
17
－
－
－
PAD
18
－
－
－
PA6
PA7
汎用入出力ポート A
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
GPIO
GPIO
PFBGA161
47
－
－
－
PB1
48
－
－
－
PB2
49
－
－
－
PB3
50
－
－
－
PB4
56
－
－
－
PB5
57
－
－
－
PB6
58
－
－
－
汎用入出力ポート B
59
－
－
－
PB8
72
－
－
－
PB7
PB9
73
－
－
－
PBA
74
－
－
－
PBB
75
－
－
－
PBC
76
－
－
－
PBD
77
－
－
－
PC0
94
－
－
－
PC1
95
－
－
－
PC2
96
－
－
－
PC3
97
－
－
－
PC4
98
－
－
－
PC5
99
－
－
－
PC6
112
－
－
－
113
－
－
－
114
－
－
－
PC7
汎用入出力ポート C
PC9
115
－
－
－
PCA
126
－
－
－
PCB
127
－
－
－
PCC
128
－
－
－
PCD
129
－
－
－
PD0
134
－
－
－
PD1
135
－
－
－
PD2
136
－
－
－
PD3
137
－
－
－
PD4
138
－
－
－
PD5
144
－
－
－
PD6
145
－
－
－
汎用入出力ポート D
146
－
－
－
PD8
147
－
－
－
PD7
PD9
148
－
－
－
PDA
166
－
－
－
PDB
167
－
－
－
PDC
168
－
－
－
PDD
169
－
－
－
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
LQFP120
PB0
PC8
GPIO
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
45
D a t a S h e e t
PE0
GPIO
PE2
汎用入出力ポート E
PE3
PFBGA161
LQFP120
56
56
M12
86
58
58
N11
87
59
59
N12
マルチファンクションシリアルインタフェース
52
34
34
L4
SIN0_1
ch.0 の入力端子
120
82
82
E12
SOT0_0
マルチファンクションシリアルインタフェース
53
35
35
M4
121
83
83
E13
54
36
36
K5
122
84
84
D10
マルチ
SOT0_1
ファンクション
(SDA0_1)
シリアル 0
ch.0 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)として使用
するときは SOT0 として、I2C 端子(動作モード 4)
として使用するときは SDA0 として機能します。
SCK0_0
マルチファンクションシリアルインタフェース
(SCL0_0)
ch.0 のクロック I/O 端子。
SCK0_1
(SCL0_1)
CSIO 端子(動作モード 2)として使用するときは
SCK0 として、I2C 端子(動作モード 4)として使用す
るときは SCL0 として機能します。
SIN1_0
マルチファンクションシリアルインタフェース
100
66
66
K11
SIN1_1
ch.1 の入力端子
123
85
85
D11
SOT1_0
マルチファンクションシリアルインタフェース
101
67
67
J11
124
86
86
D12
102
68
68
H10
125
87
87
D13
(SDA1_0)
マルチ
SOT1_1
ファンクション
(SDA1_1)
シリアル 1
ch.1 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)として使用
するときは SOT1 として、I2C 端子(動作モード 4)
として使用するときは SDA1 として機能します。
SCK1_0
マルチファンクションシリアルインタフェース
(SCL1_0)
ch.1 のクロック I/O 端子。
SCK1_1
(SCL1_1)
CSIO 端子(動作モード 2)として使用するときは
SCK1 として、I2C 端子(動作モード 4)として使用す
るときは SCL1 として機能します。
SIN2_0
マルチファンクションシリアルインタフェース
103
69
69
H11
SIN2_1
ch.2 の入力端子
151
99
99
C9
SOT2_0
マルチファンクションシリアルインタフェース
104
70
70
H12
152
100
100
B9
105
71
71
H13
153
101
101
A9
(SDA2_0)
マルチ
SOT2_1
ファンクション
(SDA2_1)
シリアル 2
ch.2 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)として使用
するときは SOT2 として、I2C 端子(動作モード 4)
として使用するときは SDA2 として機能します。
SCK2_0
マルチファンクションシリアルインタフェース
(SCL2_0)
ch.2 のクロック I/O 端子。
SCK2_1
(SCL2_1)
CONFIDENTIAL
84
SIN0_0
(SDA0_0)
46
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
CSIO 端子(動作モード 2)として使用するときは
SCK2 として、I2C 端子(動作モード 4)として使用す
るときは SCL2 として機能します。
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
PFBGA161
LQFP120
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
SIN3_0
マルチファンクションシリアルインタフェース
106
72
72
G10
SIN3_1
ch.3 の入力端子
162
110
110
A6
SOT3_0
マルチファンクションシリアルインタフェース
107
73
73
G11
161
109
109
B6
108
74
74
G12
160
108
108
C6
172
116
116
B2
171
115
115
B3
170
114
114
B4
164
112
112
B5
165
113
113
C4
(SDA3_0)
マルチ
SOT3_1
ファンクション
(SDA3_1)
シリアル 3
ch.3 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)として使用
するときは SOT3 として、I2C 端子(動作モード 4)
として使用するときは SDA3 として機能します。
SCK3_0
マルチファンクションシリアルインタフェース
(SCL3_0)
ch.3 のクロック I/O 端子。
SCK3_1
(SCL3_1)
SIN4_0
CSIO 端子(動作モード 2)として使用するときは
SCK3 として、I2C 端子(動作モード 4)として使用す
るときは SCL3 として機能します。
マルチファンクションシリアルインタフェース
ch.4 の入力端子
マルチファンクションシリアルインタフェース
SOT4_0
(SDA4_0)
UART/CSIO/LIN 端子(動作モード 0～3)として使用
2
するときは SOT4 として、I C 端子(動作モード 4)
として使用するときは SDA4 として機能します。
マルチ
マルチファンクションシリアルインタフェース
ファンクション
シリアル 4
ch.4 の出力端子。
SCK4_0
(SCL4_0)
ch.4 のクロック I/O 端子。
CSIO 端子(動作モード 2)として使用するときは
SCK4 として、I2C 端子(動作モード 4)として使用す
るときは SCL4 として機能します。
CTS4_0
RTS4_0
ch.4 の CTS 入力端子
マルチファンクションシリアルインタフェース
ch.4 の RTS 出力端子
SIN5_0
マルチファンクションシリアルインタフェース
109
75
75
G13
SIN5_1
ch.5 の入力端子
154
102
102
C8
SOT5_0
マルチファンクションシリアルインタフェース
110
76
76
F10
155
103
103
B8
111
77
77
F11
156
104
104
A8
(SDA5_0)
マルチ
SOT5_1
ファンクション
(SDA5_1)
シリアル 5
ch.5 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)として使用
するときは SOT5 として、I2C 端子(動作モード 4)
として使用するときは SDA5 として機能します。
SCK5_0
マルチファンクションシリアルインタフェース
(SCL5_0)
ch.5 のクロック I/O 端子。
SCK5_1
(SCL5_1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
マルチファンクションシリアルインタフェース
CSIO 端子(動作モード 2)として使用するときは
SCK5 として、I2C 端子(動作モード 4)として使用す
るときは SCL5 として機能します。
47
D a t a S h e e t
PFBGA161
LQFP120
マルチファンクションシリアルインタフェース
19
9
9
E3
SIN6_1
ch.6 の入力端子
117
79
79
F13
SOT6_0
マルチファンクションシリアルインタフェース
20
10
10
E2
118
80
80
E10
21
11
11
E1
119
81
81
E11
SOT6_1
(SDA6_1)
ファンクション
シリアル 6
(S6E2DH5GJA)
SIN6_0
(SDA6_0)
マルチ
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
ch.6 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)として使用
するときは SOT6 として、I2C 端子(動作モード 4)
として使用するときは SDA6 として機能します。
SCK6_0
マルチファンクションシリアルインタフェース
(SCL6_0)
ch.6 のクロック I/O 端子。
SCK6_1
(SCL6_1)
CSIO 端子(動作モード 2)として使用するときは
SCK6 として、I2C 端子(動作モード 4)として使用す
るときは SCL6 として機能します。
SCS60_0
マルチファンクションシリアルインタフェース
22
12
12
F4
SCS60_1
ch.6 のチップセレクト 0 入出力端子
116
78
78
F12
8
4
4
D3
9
5
5
D2
10
6
6
D1
7
3
3
C2
SIN7_0
マルチファンクションシリアルインタフェース
ch.7 の入力端子
マルチファンクションシリアルインタフェース
SOT7_0
(SDA7_0)
マルチ
ch.7 の出力端子。
UART/CSIO/LIN 端子(動作モード 0～3)として使用
2
するときは SOT7 として、I C 端子(動作モード 4)
として使用するときは SDA7 として機能します。
ファンクション
マルチファンクションシリアルインタフェース
シリアル 7
SCK7_0
(SCL7_0)
ch.7 のクロック I/O 端子。
CSIO 端子(動作モード 2)として使用するときは
SCK7 として、I2C 端子(動作モード 4)として使用す
るときは SCL7 として機能します。
SCS70_0
48
CONFIDENTIAL
マルチファンクションシリアルインタフェース
ch.7 のチップセレクト 0 入出力端子
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
PFBGA161
LQFP120
(S6E2DH5GJA)
機能説明
DTTI0X_0
多機能タイマ 0 の RTO00～RTO05 出力を制御する
27
17
17
F1
DTTI0X_1
波形ジェネレータの入力信号
104
70
70
H12
FRCK0_0
16 ビットフリーランタイマ ch.0 の外部クロック入
20
10
10
E2
FRCK0_1
力端子
103
69
69
H11
IC00_0
26
16
16
F2
IC00_1
105
71
71
H13
IC01_0
25
15
15
F3
106
72
72
G10
22
12
12
F4
IC02_1
107
73
73
G11
IC03_0
21
11
11
E1
IC03_1
108
74
74
G12
6
2
2
C3
109
75
75
G13
7
3
3
C2
110
76
76
F10
8
4
4
D3
111
77
77
F11
9
5
5
D2
機能します。
116
78
78
F12
多機能タイマ 0 の波形ジェネレータ出力端子。
10
6
6
D1
機能します。
117
79
79
F13
多機能タイマ 0 の波形ジェネレータ出力端子。
11
7
7
D4
118
80
80
E10
IC02_0
RTO00_0
(PPG00_0)
RTO00_1
多機能タイマ 0 の 16 ビットインプットキャプチャ
の入力端子。
ICxx は、チャネル数を示します。
多機能タイマ 0 の波形ジェネレータ出力端子。
PPG0 出力モードで使用するときは、PPG00 として
機能します。
(PPG00_1)
RTO01_0
(PPG00_0)
RTO01_1
多機能タイマ 0 の波形ジェネレータ出力端子。
PPG0 出力モードで使用するときは、PPG00 として
機能します。
(PPG00_1)
RTO02_0
(PPG02_0)
RTO02_1
多機能タイマ 0 の波形ジェネレータ出力端子。
PPG0 出力モードで使用するときは、PPG02 として
機能します。
(PPG02_1)
RTO03_0
(PPG02_0)
RTO03_1
多機能タイマ 0 の波形ジェネレータ出力端子。
PPG0 出力モードで使用するときは、PPG02 として
(PPG02_1)
RTO04_0
(PPG04_0)
RTO04_1
PPG0 出力モードで使用するときは、PPG04 として
(PPG04_1)
RTO05_0
(PPG04_0)
RTO05_1
(PPG04_1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
LQFP120
端子名
IC01_1
MFT unit0
Ex_LQFP120
端子機能
LQFP176
端子番号
PPG0 出力モードで使用するときは、PPG04 として
機能します。
49
D a t a S h e e t
AIN0_0
AIN0_1
100
QPRC ch.0 の AIN 入力端子
PFBGA161
LQFP120
66
K11
6
2
2
C3
109
75
75
G13
101
67
67
J11
7
3
3
C2
BIN0_2
110
76
76
F10
ZIN0_0
102
68
68
H10
AIN0_2
BIN0_0
クアッドカウンタ 0
66
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
BIN0_1
ZIN0_1
QPRC ch.0 の BIN 入力端子
QPRC ch.0 の ZIN 入力端子
ZIN0_2
8
4
4
D3
111
77
77
F11
RTCCO_0
リアルタイムクロックの 0.5 秒パルス出力端子
171
115
115
B3
リアルタイム
RTCCO_1
リアルタイムクロックの 0.5 秒パルス出力端子
63
41
41
M5
クロック
SUBOUT_0
サブクロック出力端子
171
115
115
B3
SUBOUT_1
サブクロック出力端子
63
41
41
M5
UDM0
USB ch.0 ファンクション/ホストの D- 端子
174
118
118
A3
UDP0
USB ch.0 ファンクション/ホストの D+ 端子
175
119
119
A2
USB0
USB ch.0 外部プルアップ制御端子
171
115
115
B3
WKUP0
ディープスタンバイモード復帰信号入力端子 0
46
32
32
M2
WKUP1
ディープスタンバイモード復帰信号入力端子 1
65
43
43
K7
WKUP2
ディープスタンバイモード復帰信号入力端子 2
158
106
106
B7
WKUP3
UHCONX0
低消費電力
VBAT
ディープスタンバイモード復帰信号入力端子 3
172
116
116
B2
VREGCTL
オンボードレギュレータ制御用端子
82
54
54
L11
VWAKEUP
ハイバネーション状態からの復帰信号入力端子
83
55
55
L12
21
11
11
E1
22
12
12
F4
S_CLK_0
S_CMD_0
SD メモリカードインタフェース
SD クロック出力端子
SD メモリカードインタフェース
SD コマンド出力端子
S_DATA1_0
SD I/F
19
9
9
E3
S_DATA0_0
SD メモリカードインタフェース
20
10
10
E2
S_DATA3_0
SD データバス
25
15
15
F3
26
16
16
F2
28
18
18
G3
27
17
17
F1
6
2
2
C3
S_DATA2_0
S_CD_0
S_WP_0
I2SMCLK0_0
I2S 0
CONFIDENTIAL
SD ライトプロテクト端子
I2S0 用外部クロック端子
2
I S0 用シリアル送信データ出力端子
7
3
3
C2
I2S0 用フレーム同期信号端子
8
4
4
D3
I2SDI0_0
I2S0 用シリアル受信データ入力端子
9
5
5
D2
I2SCK0_0
I2S0 用ビットクロック端子
10
6
6
D1
I S1 用外部クロック端子
51
33
33
M3
I2S1 用シリアル送信データ出力端子
52
34
34
L4
2
2
I2SWS1_0
I S1 用フレーム同期信号端子
53
35
35
M4
I2SDI1_0
I2S1 用シリアル受信データ入力端子
54
36
36
K5
55
37
37
L5
I2SCK1_0
50
SD メモリカードインタフェース
I2SDO0_0
I2SDO1_0
IS1
SD カード検出端子
I2SWS0_0
I2SMCLK1_0
2
SD メモリカードインタフェース
2
I S1 用ビットクロック端子
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
GE_SPCK
GDC
High-Speed
Quad SPI
SPI クロック出力端子
PFBGA161
LQFP120
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
34
20
-
J1
GE_SPDQ0
35
21
-
K1
GE_SPDQ1
38
24
-
J2
39
25
-
J3
36
22
-
H2
SPI チップセレクト出力端子
37
23
-
H3
HBI クロック出力端子
34
20
-
J1
GE_HBDQ0
36
22
-
H2
GE_HBDQ1
37
23
-
H3
GE_HBDQ2
38
24
-
J2
GE_HBDQ3
39
25
-
J3
GE_SPDQ2
SPI データ入出力端子
GE_SPDQ3
GE_SPCSX_0
GE_HBCK
GE_HBDQ4
HBI データ入出力端子
40
26
-
K2
GE_HBDQ5
41
27
-
K3
GDC
GE_HBDQ6
42
28
-
L2
HyperBus I/F
GE_HBDQ7
43
29
-
L3
35
21
-
K1
12
8
-
E4
HBI RWDS 入出力端子
33
19
-
G2
HBI ハードウェアリセット出力端子
25
15
-
F3
HBI 割込み入力端子
26
16
-
F2
HBI リセット入力端子
27
17
-
F1
HBI ライトプロテクト出力端子
28
18
-
G3
GE_HBCSX_0
GE_HBCSX_1
GE_HBRWDS
GE_HBRESETX
GE_HBINTX
GE_HBRSTOX
GE_HBWPX
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
HBI チップセレクト出力端子
51
D a t a S h e e t
PNL_DCLK
PNL_DEN
PNL_PWE
CONFIDENTIAL
PFBGA161
LQFP120
(S6E2DH5GJA)
45
45
K8
68
46
46
L8
GDC パワーイネーブル制御出力端子
66
44
44
L7
GDC データイネーブル出力信号(ブランキング信
号)
69
47
47
K9
GDC 水平同期出力端子
70
48
48
L9
PNL_FV_SYNC
GDC 垂直同期出力端子
71
49
49
L10
PNL_PD0
165
113
113
C4
PNL_PD1
164
112
112
B5
PNL_PD2
163
111
111
C5
PNL_PD3
162
110
110
A6
PNL_PD4
161
109
109
B6
PNL_PD5
160
108
108
C6
PNL_PD6
158
106
106
B7
PNL_PD7
157
105
105
C7
PNL_PD8
156
104
104
A8
PNL_PD9
155
103
103
B8
PNL_PD10
154
102
102
C8
153
101
101
A9
152
100
100
B9
PNL_PD13
151
99
99
C9
PNL_PD14
150
98
98
D9
PNL_PD15
149
97
97
C10
PNL_PD16
131
89
89
C13
PNL_PD17
130
88
88
C12
PNL_PD18
125
87
87
D13
PNL_PD19
124
86
86
D12
PNL_PD20
123
85
85
D11
PNL_PD21
122
84
84
D10
PNL_PD22
121
83
83
E13
PNL_PD11
52
67
GDC ラインエンド出力信号
PNL_PD12
パネル
GDC クロック出力端子
PNL_LH_SYNC
PNL_LE
GDC
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
GDC パネルデータ出力端子
PNL_PD23
120
82
82
E12
PNL_TSIG0
70
48
48
L9
PNL_TSIG1
71
49
49
L10
PNL_TSIG2
68
46
46
L8
PNL_TSIG3
69
47
47
K9
PNL_TSIG4
66
44
44
L7
130
88
88
C12
125
87
87
D13
PNL_TSIG7
124
86
86
D12
PNL_TSIG8
123
85
85
D11
PNL_TSIG5
GDC
PNL_TSIG6
端子
パネル制御信号用タイミングジェネレータ
PNL_TSIG9
122
84
84
D10
PNL_TSIG10
121
83
83
E13
PNL_TSIG11
120
82
82
E12
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
PFBGA161
LQFP120
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
GE_SDA0
144
-
-
-
GE_SDA1
138
-
-
-
GE_SDA2
137
-
-
-
GE_SDA3
136
-
-
-
GE_SDA4
135
-
-
-
134
-
-
-
129
-
-
-
GE_SDA7
128
-
-
-
GE_SDA8
127
-
-
-
GE_SDA5
GE_SDA6
SDRAM-IF アドレス出力端子
GE_SDA9
126
-
-
-
GE_SDA10
115
-
-
-
GE_SDA11
114
-
-
-
GE_SDBA0
113
-
-
-
GE_SDBA1
SDRAM-IF バンクアドレス出力端子
112
-
-
-
GE_SDCASX
SDRAM-IF カラムアクティブ出力端子
168
-
-
-
GE_SDRASX
SDRAM-IF ロウアクティブ出力信号
167
-
-
-
GE_SDWEX
SDRAM-IF ライトイネーブル出力信号
166
-
-
-
GE_SDCKE
SDRAM-IF クロックイネーブル出力端子
2
-
-
-
GE_SDCLK
SDRAM-IF クロック出力端子
3
-
-
-
GE_SDCSX
SDRAM-IF チップセレクト出力端子
169
-
-
-
GDC
GE_SDDQ0
99
-
-
-
SDRAM-IF
GE_SDDQ1
98
-
-
-
(176 pin のみ)
GE_SDDQ2
97
-
-
-
GE_SDDQ3
96
-
-
-
GE_SDDQ4
95
-
-
-
GE_SDDQ5
94
-
-
-
GE_SDDQ6
77
-
-
-
GE_SDDQ7
76
-
-
-
GE_SDDQ8
75
-
-
-
GE_SDDQ9
74
-
-
-
GE_SDDQ10
73
-
-
-
GE_SDDQ11
72
-
-
-
59
-
-
-
GE_SDDQ13
58
-
-
-
GE_SDDQ14
57
-
-
-
GE_SDDQ15
56
-
-
-
GE_SDDQ16
50
-
-
-
GE_SDDQ17
49
-
-
-
GE_SDDQ18
48
-
-
-
GE_SDDQ19
47
-
-
-
GE_SDDQ20
32
-
-
-
GE_SDDQ21
31
-
-
-
GE_SDDQ22
30
-
-
-
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
SDRAM-IF データ入出力端子
GE_SDDQ12
53
D a t a S h e e t
PFBGA161
LQFP120
(S6E2DH5GJA)
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
GE_SDDQ23
29
-
-
-
GE_SDDQ24
18
-
-
-
GE_SDDQ25
17
-
-
-
16
-
-
-
15
-
-
-
GE_SDDQ26
GE_SDDQ27
SDRAM-IF データ入出力端子
GDC
GE_SDDQ28
14
-
-
-
SDRAM-IF
GE_SDDQ29
13
-
-
-
(176 pin のみ)
GE_SDDQ30
5
-
-
-
GE_SDDQ31
4
-
-
-
GE_SDDQM0
148
-
-
-
GE_SDDQM1
147
-
-
-
146
-
-
-
145
-
-
-
78
50
50
M8
84
56
56
M12
85
57
57
M11
GE_SDDQM2
SDRAM-IF 入出力マスク出力信号
GE_SDDQM3
Reset
INITX
外部リセット入力端子。
INITX=L のとき、リセットが有効。
モード 1 端子。
MD1
フラッシュメモリのシリアル書込み時は、MD1=L
を入力してください。
モード 0 端子。
Mode
MD0
通常動作時は、MD0=L を入力してください。フラッ
シュメモリのシリアル書込み時は、MD0=H を入力
してください。
Power
GND
VCC
VSS
C1
G1
44
30
30
L1
62
40
40
N4
89
61
61
L13
133
91
91
A12
173
117
117
A4
24
14
14
H1
45
31
31
M1
61
39
39
N3
88
60
60
M13
132
90
90
B13
159
107
107
A7
176
120
120
B1
86
58
58
N11
サブクロック(発振)入力端子
79
51
51
N7
X1
メインクロック(発振)I/O 端子
87
59
59
N12
サブクロック(発振)I/O 端子
80
52
52
N9
52
34
34
L4
64
42
42
N5
X1A
CROUT_1
CONFIDENTIAL
1
13
メインクロック(発振)入力端子
CROUT_0
54
GND 端子
1
13
X0A
X0
Clock
電源端子
1
23
高速内蔵 CR 発振クロック出力ポート
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
Analog
Power
VBAT
Power
Analog
GND
C 端子
PFBGA161
LQFP120
(S6E2DH5GJA)
AVCC
A/D コンバータのアナログ電源端子
90
62
62
K13
AVRL
A/D コンバータのアナログ基準電圧入力端子
92
64
64
J13
AVRH
A/D コンバータのアナログ基準電圧入力端子
93
65
65
J12
81
53
53
M9
A/D コンバータの GND 端子
91
63
63
K12
電源安定化容量端子
60
38
38
N2
VBAT
AVSS
C
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
機能説明
LQFP120
端子名
Ex_LQFP120
端子機能
LQFP176
端子番号
VBAT 電源端子バックアップ電源(電池など)やシス
テム電源からの供給
55
D a t a S h e e t
7. 入出力回路形式
分類
回路
備考
Pull-up
resistor
P-ch
P-ch
Digital output
X1
N-ch
Digital output
R
Pull-up resistor control
メイン発振/GPIO 切換え可能
Digital input
メイン発振機能選択時
Standby mode control
−
発振帰還抵抗: 約 1 MΩ
−
スタンバイ制御あり
Clock input
Feedback
A
GPIO 機能選択時
resistor
Standby mode control
Digital input
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
プルアップ抵抗制御あり
−
スタンバイ制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -2 mA, IOL = 2 mA
−
CMOS レベルヒステリシス入力
−
プルアップ抵抗: 約 80 kΩ
Standby mode control
Pull-up
resistor
R
P-ch
P-ch
Digital output
N-ch
Digital output
X0
Pull-up resistor control
B
Pull-up resistor
Digital input
56
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
分類
回路
備考
Digital input
C
Digital output
N-ch
P-ch
D
P-ch
N-ch
Digital output
Digital output
R
−
オープンドレイン出力
−
CMOS レベルヒステリシス入力
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
プルアップ抵抗制御あり
−
スタンバイ制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -4 mA, IOL = 4 mA
−
I2C 端子として使用するとき、デジタ
ル出力 P-ch トランジスタは常にオフ
です。
Pull-up resistor control
Digital input
Standby mode control
P-ch
P-ch
Digital output
E
N-ch
Digital output
R
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
プルアップ抵抗制御あり
−
スタンバイ制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -2 mA, IOL = 2 mA
−
I2C 端子として使用するとき、デジタ
ル出力 P-ch トランジスタは常にオフ
です。
Pull-up resistor control
Digital input
Standby mode control
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
57
D a t a S h e e t
分類
回路
P-ch
備考
P-ch
N-ch
Digital output
Digital output
F
Pull-up resistor control
R
Digital input
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
入力制御あり
−
アナログ入力
−
プルアップ抵抗制御あり
−
スタンバイ制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -2 mA, IOL = 2 mA
−
I2C 端子として使用するとき、デジタ
ル出力 P-ch トランジスタは常にオフ
です。
Standby mode control
Analog input
Input control
P-ch
P-ch
Digital output
G
N-ch
Digital output
R
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
プルアップ抵抗制御あり
−
スタンバイ制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -8 mA, IOL = 8 mA
−
I2C 端子として使用するとき、デジタ
ル出力 P-ch トランジスタは常にオフ
です。
Pull-up resistor control
Digital input
Standby mode control
58
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
分類
回路
備考
GPIO Digital output
GPIO Digital input/output direction
GPIO Digital input
GPIO Digital input circuit control
USB IO/GPIO 切換え可能
UDP output
UDP/Pxx
USB Full-speed/Low-speed control
USB IO 機能選択時
高速, 低速制御
UDP input
H
Differential
Differential input
USB/GPIO select
UDM/Pxx
GPIO 機能選択時
−
CMOS レベル出力
UDM input
−
CMOS レベルヒステリシス入力
UDM output
−
スタンバイ制御あり
−
IOH=-20.5 mA, IOL=18.5 mA
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
5 V トレラント
−
プルアップ抵抗制御あり
−
スタンバイ制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -2 mA, IOL = 2 mA
−
PZR レジスタ制御可能
USB Digital input/output direction
GPIO Digital output
GPIO Digital input/output direction
GPIO Digital input
GPIO Digital input circuit control
P-ch
P-ch
Digital output
I
N-ch
Digital output
R
Pull-up resistor control
Digital input
Standby mode control
J
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
Mode input
CMOS レベルヒステリシス入力
59
D a t a S h e e t
分類
回路
P-ch
備考
P-ch
Digital output
K
N-ch
Digital output
R
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
プルアップ抵抗制御
−
スタンバイ制御あり
−
プルアップ抵抗: 約 33 kΩ
−
IOH = -11 mA, IOL = 11 mA
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
TTL レベルヒステリシス入力
Pull-up resistor control
Digital input
Standby mode control
P-ch
P-ch
N-ch
L
Digital output
Digital output
R
Pull-up resistor
control
(SDRAM-IF Data 入力専用)
−
プルアップ抵抗制御
−
スタンバイ制御あり
−
プルアップ抵抗: 約 33 kΩ
−
IOH = -11 mA, IOL = 11 mA
Digital input
(TTL)
Digital input
(CMOS)
Standby mode
control
60
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
分類
回路
備考
P-ch
P-ch
Pull-up resistor
control
Digital output
N
N-ch
N-ch
Digital output
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
5 V トレラント
−
プルアップ抵抗制御あり
−
スタンバイ制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -3 mA, IOL = 3 mA (GPIO)
−
IOL = 20 mA (Fast Mode Plus)
−
PZR レジスタ制御可能
−
I2C 端子として使用するとき、デジタ
Fast mode
control
R
ル出力 P-ch トランジスタは常にオフ
です。
Digital input
Standby mode
control
P-ch
P-ch
Pull-up resistor
control
Digital output
O
N-ch
Digital output
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
5V トレラント
−
プルアップ抵抗制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -2 mA, IOL = 2 mA
−
PZR レジスタ制御可能
−
IO の設定は『ペリフェラルマニュアル
本編(MN709-00001)』の『VBAT ドメ
イン』の章を参照してください。
R
Digital input
X0A
R
Digital input
P
Sub OSC/GPIO
select
−
CMOS レベルヒステリシス入力
−
IO の設定は『ペリフェラルマニュアル
本編(MN709-00001)』の『VBAT ドメ
イン』の章を参照してください。
OSC
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
61
D a t a S h e e t
分類
回路
備考
X1A
R
Q
Digital input
サブ発振/GPIO 切換え可能
Sub OSC/ GPIO
select
サブ発振機能選択時
OSC
−
RX
発振帰還抵抗: 約 12 MΩ
GPIO 機能選択時
Sub OSC enable
−
CMOS レベルヒステリシス入力
−
IO の設定は『ペリフェラルマニュアル
本編(MN709-00001)』の『VBAT ドメ
イン』の章を参照してください。
Clock input
P-ch
P-ch
N-ch
Digital output
Digital output
R
R
Pull-up resistor control
Digital input
−
CMOS レベル出力
−
CMOS レベルヒステリシス入力
−
入力制御あり
−
アナログ入力
−
プルアップ抵抗制御あり
−
スタンバイ制御あり
−
プルアップ抵抗: 約 80 kΩ
−
IOH = -4 mA, IOL = 4 mA
Standby mode control
Analog input
Input control
62
CONFIDENTIAL
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D a t a S h e e t
8. 取扱上のご注意
半導体デバイスは、ある確率で故障します。また、半導体デバイスの故障は、使用される条件(回路条件, 環
境条件など)によっても大きく左右されます。
以下に、半導体デバイスをより信頼性の高い状態で使用していただくために、注意・配慮しなければならな
い事項について説明します。
8.1
設計上の注意事項
ここでは、半導体デバイスを使用して電子機器の設計を行う際に注意すべき事項について述べます。
絶対最大定格の遵守
半導体デバイスは、過剰なストレス (電圧, 電流, 温度など) が加わると破壊する可能性があります。この
限界値を定めたものが絶対最大定格です。従って、定格を一項目でも超えることのないようご注意ください。
推奨動作条件の遵守
推奨動作条件は、半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は、全てこの条件
の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を越えて使用すると、信頼性
に悪影響を及ぼすことがあります。
本資料に記載されていない項目, 使用条件, 論理組み合わせでの使用は、保証していません。記載されてい
る以外の条件での使用をお考えの場合は、必ず事前に営業部門までご相談ください。
端子の処理と保護
半導体デバイスには、電源および各種入出力端子があります。これらに対して以下の注意が必要です。
1. 過電圧・過電流の防止
各端子に最大定格を超える電圧・電流が印加されると、デバイスの内部に劣化が生じ、著しい場合
には破壊に至ります。機器の設計の際には、このような過電圧・過電流の発生を防止してください。
2. 出力端子の保護
出力端子を電源端子または他の出力端子とショートしたり、大きな容量負荷を接続すると大電流が
流れる場合があります。この状態が長時間続くとデバイスが劣化しますので、このような接続はし
ないようにしてください。
3. 未使用入力端子の処理
インピーダンスの非常に高い入力端子は、オープン状態で使用すると動作が不安定になる場合があ
ります。適切な抵抗を介して電源端子やグランド端子に接続してください。
ラッチアップ
半導体デバイスは、基板上に P 型と N 型の領域を形成することにより構成されます。外部から異常な電圧
が加えられた場合、内部の寄生 PNPN 接合 (サイリスタ構造) が導通して、数百 mA を越える大電流が電源
端子に流れ続けることがあります。これをラッチアップと呼びます。この現象が起きるとデバイスの信頼性
を損ねるだけでなく、破壊に至り発熱・発煙・発火の恐れもあります。これを防止するために、以下の点に
ご注意ください。
1. 最大定格以上の電圧が端子に加わることが無いようにしてください。異常なノイズ, サージ等にも注
意してください。
2. 電源投入シーケンスを考慮し、異常な電流が流れないようにしてください。
管理番号: DS00-00004-3
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CONFIDENTIAL
63
D a t a S h e e t
安全等の規制と規格の遵守
世界各国では、安全や、電磁妨害等の各種規制と規格が設けられています。お客様が機器を設計するに際し
ては、これらの規制と規格に適合するようお願いします。
フェイル・セーフ設計
半導体デバイスは、ある確率で故障が発生します。半導体デバイスが故障しても、結果的に人身事故, 火災
事故, 社会的な損害を生じさせないよう、お客様は、装置の冗長設計, 延焼対策設計, 過電流防止設計, 誤動
作防止設計などの安全設計をお願いします。
用途に関する注意
本資料に記載された製品は、通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途に使用さ
れることを意図して設計・製造されています。極めて高度な安全性が要求され、仮に当該安全性が確保され
ない場合、社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 (原子力施設に
おける核反応制御, 航空機自動飛行制御,航空交通管制, 大量輸送システムにおける運行制御, 生命維持のた
めの医療機器, 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性が要求される
用途 (海底中継器, 宇宙衛星をいう) に使用されるよう設計・製造されたものではありません。当社は、こ
れらの用途に当該製品が使用されたことにより発生した損害などについては、責任を負いかねますのでご了
承ください。
8.2
パッケージ実装上の注意事項
パッケージには、リード挿入形と表面実装形があります。いずれの場合も、はんだ付け時の耐熱性に関する
品質保証は,当社の推奨する条件での実装に対してのみ適用されます。実装条件の詳細については営業部門
までお問い合わせください。
リード挿入形
リード挿入形パッケージのプリント板への実装方法は、プリント板へ直接はんだ付けする方法とソケットを
使用してプリント板に実装する方法とがあります。
プリント板へ直接はんだ付けする場合は、プリント板のスルーホールにリード挿入後、噴流はんだによるフ
ローはんだ方法 (ウェーブソルダリング法) が一般的に使用されます。この場合、はんだ付け実装時には、
通常最大定格の保存温度を上回る熱ストレスがリード部分に加わります。当社の実装推奨条件で実装してく
ださい。
ソケット実装方法でご使用になる場合、ソケットの接点の表面処理と IC のリードの表面処理が異なるとき、
長時間経過後、接触不良を起こすことがあります。このため、ソケットの接点の表面処理と IC のリードの
表面処理の状態を確認してから実装することをお勧めします。
表面実装形
表面実装形パッケージは、リード挿入形と比較して、リードが細く薄いため、リードが変形し易い性質をもっ
ています。また、パッケージの多ピン化に伴い、リードピッチも狭く、リード変形によるオープン不良や、
はんだブリッジによるショート不良が発生しやすいため、適切な実装技術が必要となります。
当社ははんだリフロー方法を推奨し、製品ごとに実装条件のランク分類を実施しています。当社推奨のラン
ク分類に従って実装してください。
鉛フリーパッケージ
BGA パッケージの Sn-Ag-Cu 系ボール品を Sn-Pb 共晶はんだにて実装した場合、使用状況により接合強度が
低下することがありますのでご注意願います。
64
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D a t a S h e e t
半導体デバイスの保管について
プラスチックパッケージは樹脂でできているため、自然の環境に放置することにより吸湿します。吸湿した
パッケージに実装時の熱が加わった場合、界面剥離発生による耐湿性の低下やパッケージクラックが発生す
ることがあります。以下の点にご注意ください。
1. 急激な温度変化のある所では製品に水分の結露が起こります。このような環境を避けて、温度変化の
少ない場所に保管してください。
2. 製品の保管場所はドライボックスの使用を推奨します。相対湿度 70%RH 以下, 温度 5°C～30°C で保
管をお願いします。ドライパッケージを開封した場合には湿度 40%～70%RH を推奨いたします。
3. 当社では必要に応じて半導体デバイスの梱包材として防湿性の高いアルミラミネート袋を用い、乾燥
剤としてシリカゲルを使用しております。半導体デバイスはアルミラミネート袋に入れて密封して保
管してください。
4. 腐食性ガスの発生する場所や塵埃の多い所は避けてください。
ベーキングについて
吸湿したパッケージはベーキング (加熱乾燥) を実施することにより除湿することが可能です。
ベーキングは、当社の推奨する条件で実施してください。
条件:125°C/24 時間
静電気
半導体デバイスは静電気による破壊を起こしやすいため、以下の点についてご注意ください。
1. 作業環境の相対湿度は 40 % ~ 70%RH にしてください。
除電装置 (イオン発生装置) の使用なども必要に応じて検討してください。
2. 使用するコンベア, 半田槽, 半田ゴテ, および周辺付帯設備は大地に接地してください。
3. 人体の帯電防止のため、指輪または腕輪などから高抵抗 (1 MΩ 程度) で大地に接地したり、導電性の
衣服・靴を着用し、床に導電マットを敷くなど帯電電荷を最小限に保つようにしてください。
4. 治具, 計器類は, 接地または帯電防止化を実施してください。
5. 組立完了基板の収納時、発泡スチロールなどの帯電し易い材料の使用は避けてください。
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65
D a t a S h e e t
8.3
使用環境に関する注意事項
半導体デバイスの信頼性は、先に述べました周囲温度とそれ以外の環境条件にも依存します。ご使用にあ
たっては、以下の点にご注意ください。
1. 湿度環境
高湿度環境下での長期の使用は、デバイス自身だけでなくプリント基板等にもリーク性の不具合が
発生する場合があります。高湿度が想定される場合は、防湿処理を施す等の配慮をお願いします。
2. 静電気放電
半導体デバイスの直近に高電圧に帯電したものが存在すると、放電が発生し誤動作の原因となるこ
とがあります。
このような場合、帯電の防止または放電の防止の処置をお願いします。
3. 腐食性ガス, 塵埃, 油
腐食性ガス雰囲気中や、塵埃, 油等がデバイスに付着した状態で使用すると、化学反応によりデバ
イスに悪影響を及ぼす場合があります。このような環境下でご使用の場合は、防止策についてご検
討ください。
4. 放射線・宇宙線
一般のデバイスは、設計上、放射線, 宇宙線にさらされる環境を想定しておりません。したがって、
これらを遮蔽してご使用ください。
5. 発煙・発火
樹脂モールド型のデバイスは、不燃性ではありません。発火物の近くでは、ご使用にならないでく
ださい。発煙・発火しますと、その際に毒性を持ったガスが発生する恐れがあります。
その他、特殊な環境下でのご使用をお考えの場合は、営業部門にご相談ください。
最新の取扱上のご注意については、下記の URL にてご確認ください。
http://www.spansion.com/fjdocuments/jp/datasheet/j-ds/DS00-00004.pdf
66
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9. デバイス使用上の注意
電源端子について
VCC, VSS 端子が複数ある場合、デバイス設計上はラッチアップなどの誤動作を防止するためにデバイス内
部で同電位にすべきものどうしを接続してありますが、不要輻射の低減・グランドレベルの上昇によるスト
ローブ信号の誤動作の防止・総出力電流規格を遵守などのために、必ずそれらすべてを外部で電源およびグ
ランドに接続してください。また、電流供給源からできる限り低インピーダンスで本デバイスの各電源端子
と GND 端子に接続してください。
さらに、本デバイスの近くで各電源端子 と GND 端子の間、AVCC 端子と AVSS 端子の間、AVRH 端子と
AVRL 端子の間に 0.1μF 程度のセラミックコンデンサをバイパスコンデンサとして接続することを推奨し
ます。
電源電圧の安定化について
電源電圧の変動が VCC の推奨動作条件内においても、急激な変化があると誤動作することがあります。安
定化の基準として VCC は、商用周波数 (50 Hz～60 Hz) におけるリプル変動(ピークピーク値) を推奨動作
条件内の 10%以内にしてください。かつ電源切換えによる瞬間変動の過渡変動率は 0.1V/μs 以下にしてくだ
さい。
水晶発振回路について
X0/X1, X0A/X1A 端子の近辺のノイズは本デバイスの誤動作の原因となります。X0/X1, X0A/X1A 端子およ
び水晶発振子さらにグランドへのバイパスコンデンサはできる限り近くに配置するようにプリント板を設
計してください。
また、X0/X1, X0A/X1A 端子の周りをグランドで囲むようなプリント板アートワークは安定した動作を期待
できるため、強く推奨します。
実装基板にて、使用する水晶振動子の発振評価を実施してください。
サブクロック用水晶振動子について
本シリーズのサブクロック発振回路は消費電流を低く抑えた設計を行っており、増幅度が低い回路となって
います。安定した発振をさせるためサブクロック用水晶振動子には、以下の条件を満たす水晶振動子の使用
を推奨します。
表面実装タイプ
サイズ:
負荷容量:
3.2 mm × 1.5 mm 以上
6 pF～7 pF 程度
リードタイプ
負荷容量:
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6 pF～7 pF 程度
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外部クロック使用時の注意
メインクロックの入力として外部クロックを使用する場合は、X0/X1 端子を外部クロック入力に設定し、
X0 端子にクロックを入力してください。X1(PE3)端子は汎用 I/O ポートとして使用できます。
同様にサブクロックの入力として外部クロックを使用する場合は、X0A/X1A 端子を外部クロック入力に設
定し、X0A 端子にクロックを入力してください。X1A(P47)端子は汎用 I/O ポートとして使用できます。
・外部クロック使用例
本デバイス
X0(X0A)
外部クロック入力に
設定
汎用 I/O ポートとし
て使用可能
X1(PE3), X1A(P47)
2
マルチファンクションシリアル端子を I C 端子として使用する場合の扱いについて
マルチファンクションシリアル端子を I2C 端子として使用する場合、デジタル出力 P-ch トランジスタは常
にディセーブルです。しかし、I2C 端子もほかの端子と同様に、デバイスの電気的特性を守り、電源をオフ
にしたまま外部 I2C バスシステムへ接続してはいけません。
C 端子について
本シリーズはレギュレータを内蔵しています。必ず C 端子と GND 端子の間にレギュレータ用の平滑コン
デンサ(CS)を接続してください。平滑コンデンサにはセラミックコンデンサまたは同程度の周波数特性の
コンデンサを使用してください。
なお、積層セラミックコンデンサは、温度による容量値の変化幅に特性(F 特性, Y5V 特性)を持つものがあ
ります。コンデンサの温度特性を確認し、使用条件において規格値を満たすコンデンサを使用してください。
本シリーズでは 4.7 μF 程度の平滑コンデンサを推奨します。
C
本デバイス
CS
VSS
GND
モード端子(MD0)について
モード端子(MD0)は VCC 端子または VSS 端子に直接接続してください。内蔵フラッシュメモリ書換えなど
の目的で、モード端子レベルを変更できるようにプルアップまたはプルダウンをする場合には、ノイズによ
りデバイスが意図せずテストモードに入るのを防止するため、プルアップまたはプルダウンに使用する抵抗
値はできるだけ低く抑えると共に、モード端子から VCC 端子または VSS 端子への距離を最小にし、できる
だけ低インピーダンスで接続するようにプリント基板を設計してください。
68
CONFIDENTIAL
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電源投入時について
電源を投入/切断する際は同時か、あるいは次の順番で投入/切断を行ってください。
投入時: VBAT → VCC
VCC → AVCC → AVRH
切断時: VCC → VBAT
AVRH → AVCC → VCC
シリアル通信について
シリアル通信においては、ノイズなどにより間違ったデータを受信する可能性があります。そのため、ノイ
ズを抑えるボードの設計をしてください。
また、万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し、最後にデータのチェックサム
などを付加してエラー検出を行ってください。エラーが検出された場合には、再送を行うなどの処理をして
ください。
メモリサイズの異なる製品間およびフラッシュメモリ製品と MASK 製品の特性差について
メモリサイズの異なる製品間およびフラッシュメモリ製品と MASK 製品ではチップレイアウトやメモリ構
造の違いにより消費電流や ESD, ラッチアップ, ノイズ特性, 発振特性等を含めた電気的特性が異なります。
お客様にて同一シリーズの別製品に切り換えて使用する際は、電気的特性の評価を行ってください。
5 V トレラント I/O のプルアップ機能について
5V トレラント I/O のプルアップ機能使用時は VCC 電圧以上の信号を入力してはいけません。
デバッグ機能を兼用している端子について
TDO/TMS/TDI/TCK/TRSTX, SWO/SWDIO/SWCLK と兼用している端子は出力のみで使用してください。入
力として使用してはいけません。
S6E2DH5GJA について
S6E2DH5GJA については、下記に示す対応を行ってください。
1.
DNU0/1 端子は短絡し 10kΩ程度のプルアップを行ってください。
本デバイス
R
DNU0
DNU1
2.
N.C.端子は開放端とし何も接続しないでください。
3. 下記ポート設定を行ってください。
PFR7:
PDOR7:
DDR7:
bit6=0, bit10=0
bit6=0, bit10=0
bit6=1, bit10=1
詳細については『FM4 ファミリ
ペリフェラルマニュアル』の『Chapter 12: I/O ポート』を
参照してください。
4. 端子番号 22 の VCC と基板上の GND を可能な限り近づけてバイパスコンデンサを接続してください。
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69
D a t a S h e e t
10. ブロックダイヤグラム
S6E2DH5J0A / S6E2DH5G0A / S6E2DH5GJA
TRSTX,TCK,
TDI,TMS
TDO
SWJ-DP
ETM*
TRACEDx,
TRACECLK
TPIU*
ROM
Table
SRAM0
32Kbytes
SRAM2
4Kbytes
Cortex-M4 Core
@160MHz(Max)
I
MPU
NVIC
Sys
AHB-APB
Bridge:APB0(Max:80MHz)
Dual-Timer
Watchdog Timer
(Software)
Clock Reset
Generator
INITX
Watchdog Timer
(Hardw are)
MainFlash I/F
Multi-layer AHB (Max:160MHz)
D
FPU
Trace Buffer
(16Kbytes)
MainFlash
384Kbytes
Security
USB2.0
PHY
UDP0,UDM0
(Host/Func)
UHCONX0
DMAC
8ch.
CSV
DSTC
1unit(128ch.)
CLK
Source Clock
CR
100kHz
CR
4MHz
VBAT Domain
X0A
X1A
CAN
Sub
OSC
CROUT
TIOAx
TIOBx
AIN
BIN
ZIN
12bit A/D Converter 24ch.
Unit 0
Unit 1
Base Timer
16bit 16ch./
32bit 8ch
QPRC
1ch.
A/D Activation Compare
6ch.
IC0
16bit Input Capture
4ch.
FRCK0
16bit Free-run Timer
3ch.
Graphic
Engine core
16bit PPG
3ch.
VBAT
VMAKEUP
VREGCTL
RTCCO,SUBOUT
1unit
VBAT Domain
Real-Time Clock
Port Cntl.
Peripheral Clock Gating
Low -speed CR Prescaler
IRQ-Monitor
SD-CARD I/F
S_CLK,S_CMD
S_DATAx
S_CD,S_WP
USB Clock Cntl.
PLL
I2S Clock Cntl.
PLL
MADx
MADATAx
MCSXx,MDQMx,
MOEX,MWEX,
MALE,MRDY,
MNALE,MNCLE,
MNWEX,MNREX,
MCLKOUT,MSDWEX,
MSDCLK,MSDCKE,
MRASX,MCASX
■Panel I/F
PNL_DCLK, PNL_DEN, PNL_PWE,
PNL_LE, PNL_LH_SYNC, PNL_FV_SYNC,
PNL_PD[23:0], PNL_TSIG[11:0]
■SDRAM I/F
GE_SDCLK,GE_SDCKE,GE_SDCSX,
GE_SDCASX,GE_SDRASX,GE_SDWEX,
GE_SDDQM[3:0],GE_SDBA[1:0],
GE_SDA[11:0],GE_SDDQ[31:0]
HyperBus I/F
■HyperBus I/F
GE_HBCK, GE_HBDQ[7:0], GE_HBCSX_0/1,
GE_HBRWDS, GE_HBRESETX,
GE_HBINTX, GE_HBRSTOX, GE_HBWPX
■HighSpeed Quad SPI
GE_SPCK, GE_SPDQ[3:0], GE_SPCSX_0
※S6E2DH5GJAは使用不可
CAN Prescaler
PLL
P0x,
P1x,
:
PFx
MD0,MD1
HighSpeed
Quad SPI
GDC Clock Cntl.
I2SMCLKx,
I2SWSx,I2SCKx
I2SDIx
I2SDOx
MODE-Cntl.
SDRAM I/F
Waveform Generator
3ch.
Multi-function Timer
GPIO
PIN-Function-Ctrl
GDC unit
AHB-APB Bridge:APB2(Max:80MHz)
DTTI0x
RTO0x
I2S
2unit
VRAM
512Kbytes
16bit Output Compare
6ch.
TX,RX
PRG-CRC
Accelerator
External Bus I/F
AHB-APB Bridge:APB1(Max:160MHz)
AVCC,AVSS,
AVRH,AVRL
ANxx
ADTGx
AHB-AHB Bridge (Slave)
PLL
AHB-AHB Bridge (Master)
Main
OSC
AHB-AHB Bridge (Slave)
X0
X1
VFLASH
2Mbytes
※S6E2DH5GJAのみ搭載
LVD Cntl.
Power-On
Reset
LVD
Regulator
Deep Standby Cntl.
External Interrupt
Controller
16ch + NMI
C
WKUPx
INTx
NMIX
CRC Accelerator
Watch Counter
70
CONFIDENTIAL
Multi-function Serial I/F
8ch.
(w ith FIFO ch.0 to ch.7)
HW flow control(ch.4,5)
SCKx
SINx
SOTx
CTSx
RTSx
SCSx
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11. メモリサイズ
メモリサイズについては、
「3. 品種構成」の「メモリサイズ」を参照してください。
12. メモリマップ
メモリマップ
GDC Area
0xFFFF_FFFF
Reserved
0xE010_0000
0xE000_0000
Cortex-M4 Private
Peripherals
0xDFFF_FFFF
0xD0A0_6000
0xD0A0_5000
0xD0A0_4000
0xD0A0_3000
0xD0A0_1000
0xD0A0_0000
0xD008_0000
0xD000_0000
0xC000_0000
0xB000_0000
Reserved
GDC_HBIF
GDC_HSQSPI
GDC_SDRAMIF
Reserved
GDC
Reserved
VRAM
Memory Area for
GDC_HSQSPI or GDC_HBIF
External SDRAM
GDC
Peripherals Area
0xB000_0000
Reserved
0x8000_0000
External Device Area
SDRAM
256Mbytes
0x7000_0000
0x6000_0000
SRAM
/NOR Flash Memory
/NAND Flash Memory
256Mbytes
Reserved
0x4400_0000
0x4200_0000
0x4000_0000
0x2400_0000
0x2200_0000
0x2004_1000
0x2004_0000
0x2000_0000
0x1FFF_8000
32Mbytes
Bit band alias
Peripherals
Reserved
32Mbytes
Bit band alias
Reserved
SRAM2
4Kbytes
Reserved
SRAM0
32Kbytes
Reserved
0x0040_4000
0x0040_2000
0x0040_0000
CR trimming
Security
Reserved
0x0006_0000
Flash
384Kbytes
0x0000_0000
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
0x41FF_FFFF
0x4008_1000
0x4008_0000
0x4007_0000
0x4006_F000
0x4006_E000
0x4006_D000
0x4006_C000
0x4006_2000
0x4006_1000
0x4006_0000
0x4005_0000
0x4004_0000
0x4003_F000
0x4003_E000
0x4003_D100
0x4003_D000
0x4003_C800
0x4003_C100
0x4003_C000
0x4003_B000
0x4003_A000
0x4003_9000
0x4003_8000
0x4003_7000
0x4003_6000
0x4003_5000
0x4003_2000
0x4003_1000
0x4003_0000
0x4002_F000
0x4002_E000
0x4002_8000
0x4002_7000
0x4002_6000
0x4002_5000
0x4002_4000
0x4002_1000
0x4002_0000
0x4001_6000
0x4001_5000
0x4001_3000
0x4001_2000
0x4001_1000
0x4001_0000
0x4000_1000
0x4000_0000
Reserved
Programable-CRC
CAN-FD
GPIO
SD-Card I/F
Reserved
I2S
Reserved
DSTC
DMAC
Reserved
USB ch.0
EXT-bus I/F
Reserved
GDC Prescaler
I2S Prescaler
Reserved
Peripheral Clock Gating
LowSpeed CR Prescaler
RTC/Port Ctrl
Watch Counter
CRC
MFS
CAN Prescaler
USB Clock Ctrl
LVD/DS mode
Reserved
Int-Req.Read
EXTI
Reserved
CR Trim
Reserved
A/DC
QPRC
Base Timer
PPG
Reserved
MFT Unit0
Reserved
Dual Timer
Reserved
SW WDT
HW WDT
Clock/Reset
Reserved
Flash I/F
71
D a t a S h e e t
ペリフェラル・アドレスマップ
スタートアドレス
エンドアドレス
0x4000_0000
0x4000_0FFF
バス
メインフラッシュメモリ I/F レジスタ
AHB
0x4000_1000
0x4000_FFFF
予約
0x4001_0000
0x4001_0FFF
クロック・リセット制御
0x4001_1000
0x4001_1FFF
ハードウェアウォッチドッグタイマ
0x4001_2000
0x4001_2FFF
ソフトウェアウォッチドッグタイマ
APB0
0x4001_3000
0x4001_4FFF
予約
0x4001_5000
0x4001_5FFF
デュアルタイマ
0x4001_6000
0x4001_FFFF
予約
0x4002_0000
0x4002_0FFF
多機能タイマ 0
0x4002_1000
0x4002_3FFF
予約
0x4002_4000
0x4002_4FFF
PPG
0x4002_5000
0x4002_5FFF
ベースタイマ
0x4002_6000
0x4002_6FFF
0x4002_7000
0x4002_7FFF
A/D コンバータ
APB1
CONFIDENTIAL
クアッドカウンタ(QPRC)
0x4002_8000
0x4002_DFFF
予約
0x4002_E000
0x4002_EFFF
内蔵 CR トリミング
0x4002_F000
0x4002_FFFF
予約
0x4003_0000
0x4003_0FFF
外部割込み制御部
0x4003_1000
0x4003_1FFF
割込み要因確認レジスタ
0x4003_2000
0x4003_4FFF
予約
0x4003_5000
0x4003_57FF
低電圧検出
0x4003_5800
0x4003_5FFF
ディープスタンバイ制御部
0x4003_6000
0x4003_6FFF
USB クロック生成回路
0x4003_7000
0x4003_7FFF
CAN プリスケーラ
0x4003_8000
0x4003_8FFF
マルチファンクションシリアルインタフェース
0x4003_9000
0x4003_9FFF
CRC
APB2
72
周辺機能
0x4003_A000
0x4003_AFFF
時計カウンタ
0x4003_B000
0x4003_BFFF
RTC/PortCtrl
0x4003_C000
0x4003_C0FF
低速 CR 補正
0x4003_C100
0x4003_C7FF
周辺クロック停止
0x4003_C800
0x4003_CFFF
予約
0x4003_D000
0x4003_D0FF
I2S プリスケーラ
0x4003_D100
0x4003_DFFF
GDC プリスケーラ
0x4003_E000
0x4003_EFFF
予約
0x4003_F000
0x4003_FFFF
外バス I/F
0x4004_0000
0x4004_FFFF
USB ch.0
0x4005_0000
0x4005_FFFF
予約
0x4006_0000
0x4006_0FFF
DMAC レジスタ
AHB
DSTC レジスタ
0x4006_1000
0x4006_1FFF
0x4006_2000
0x4006_BFFF
予約
0x4006_C000
0x4006_CFFF
I2S
0x4006_D000
0x4006_DFFF
予約
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
スタートアドレス
エンドアドレス
0x4006_E000
0x4006_EFFF
SD-Card I/F
0x4006_F000
0x4006_FFFF
GPIO
0x4007_0000
0x4007_FFFF
0x4008_0000
0x4008_0FFF
0x4008_1000
0x41FF_FFFF
0xB000_0000
0xDFFF_FFFF
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
バス
AHB
周辺機能
CAN-FD
Programmable-CRC
予約
AHB
GDC unit
73
D a t a S h e e t
13. 各 CPU ステートにおける端子状態
端子の状態として使用している語句は、以下の意味を持ちます。
INITX=0
INITX 端子が L レベルの期間です。
INITX=1
INITX 端子が H レベルの期間です。
SPL=0
スタンバイモードコントロールレジスタ(STB_CTL)のスタンバイ端子レベル設定ビット(SPL)が 0
に設定された状態です。
SPL=1
スタンバイモードコントロールレジスタ(STB_CTL)のスタンバイ端子レベル設定ビット(SPL)が 1
に設定された状態です。
入力可
入力機能が使用可能な状態です。
内部入力 0 固定
入力機能が使用できない状態です。内部入力は L に固定されます。
Hi-Z
端子駆動用トランジスタを駆動禁止状態にし、端子を Hi-Z にします。
設定不可
設定できません。
直前状態保持
本モードに遷移する直前の状態を保持します。
内蔵されている周辺機能が動作中であれば、その周辺機能に従います。
ポートとして使用している場合は、その状態を保持します。
アナログ入力可
アナログ入力が許可されています。
トレース出力
トレース機能が使用可能な状態です。
GPIO 選択
ディープスタンバイモード時、汎用 I/O ポートに切り換わります。
設定禁止
仕様制限により設定禁止です。
74
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
端子状態一覧表
パワーオン
端
リセット
子
または
状
グループ
低電圧検出
態
機能名
状態
ランモード
タイマモード,
INITX
デバイス内部
または
RTC モード
リセット状態
スリープ
または
モード状態
ストップモード状態
電源安定
電源安定
電源不安定
式
‐
INITX=0
INITX=1
INITX=1
‐
‐
‐
‐
A
設定不可
RTC モード,
入力状態
形
GPIO 選択時
ディープスタンバイ
電源安定
設定不可
設定不可
または
ディープスタンバイ
ストップモード状態
INITX=1
SPL=0
直前状態
直前状
保持
態保持
入力可
入力可
直前状態
直前状
保持
態保持
直前状態
直前状
保持
態保持
ディープ
スタンバイ
モード復帰
直後状態
電源安定
電源安定
INITX=1
INITX=1
SPL=1
SPL=0
SPL=1
Hi-Z/
GPIO 選択
Hi-Z/
内部入力 0
内部入力
内部入力
固定
0 固定
0 固定
入力可
入力可
入力可
GPIO 選択
メイン水晶
発振入力端子/
外部メイン
入力可
入力可
入力可
設定不可
設定不可
設定不可
入力可
クロック入力
選択時
GPIO 選択時
外部メイン
クロック入力
B
設定不可
設定不可
設定不可
選択時
Hi-Z/
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
内部入力 0
固定
固定
固定
Hi-Z/
内部入力 0
固定
直前状態
保持
Hi-Z/
内部入力 0
固定
GPIO 選択
直前状態
保持
Hi-Z/
メイン水晶
発振出力端子
内部入力 0
Hi-Z/
Hi-Z/
直前状態保持/
固定
内部入力
内部入力 0 固
発振停止時*1 は Hi-Z/
または
0 固定
定
内部入力 0 固定
入力可
C
D
INITX
プルアップ/
プルアップ/
プルアップ/入
プルアップ/
入力端子
入力可
入力可
力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
GPIO 選択時
設定不可
設定不可
設定不可
NMIX 選択時
設定不可
設定不可
設定不可
モード
入力端子
モード
入力端子
E
上記以外の
F
リソース選択時
Hi-Z
GPIO 選択時
Hi-Z/
Hi-Z/
入力可
入力可
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
プルアッ
プルアップ/
プルアップ/
プルアップ/
プルアップ/
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
直前状態
直前状
Hi-Z/
保持
態保持
入力可
プ/入力
可
GPIO 選択
Hi-Z/
入力可
直前状態
直前状態
保持
直前状態
直前状
保持
態保持
保持
WKUP
Hi-Z/
内部入力 0
GPIO 選択
入力可
Hi-Z/
WKUP
入力可
GPIO 選択
固定
75
D a t a S h e e t
パワーオン
端
リセット
子
または
状
グループ
低電圧検出
態
機能名
状態
ランモード
タイマモード,
INITX
デバイス内部
または
RTC モード
入力状態
リセット状態
スリープ
または
モード状態
ストップモード状態
電源安定
電源安定
形
電源不安定
式
‐
INITX=0
INITX=1
INITX=1
‐
‐
‐
‐
プルアップ/
入力可
設定不可
設定不可
JTAG
選択時
Hi-Z
電源安定
JTAG
選択時
H
設定不可
Hi-Z
設定不可
Hi-Z
外部割込み
許可選択時
K
設定不可
Hi-Z
選択時
L
Hi-Z
電源安定
INITX=1
INITX=1
直前状態
直前状態
直前状態
直前状態
入力可
保持
保持
保持
保持
直前状態
直前状
保持
態保持
Hi-Z/
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
内部入力 0
固定
固定
固定
GPIO 選択
プルアップ/
プルアップ/
直前状態
直前状態
直前状態
直前状態
入力可
入力可
保持
保持
保持
保持
設定不可
設定不可
直前状態
直前状
保持
態保持
Hi-Z/
Hi-Z/
直前状態
直前状
入力可
入力可
保持
態保持
設定不可
設定不可
Hi-Z/
Hi-Z/
入力可
入力可
Hi-Z/
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
内部入力 0
固定
固定
固定
Hi-Z/
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
内部入力 0
固定
固定
固定
GPIO 選択
GPIO 選択
直前状態
保持
直前状態
直前状
保持
態保持
Hi-Z/
内部入力 0
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
固定
固定
GPIO 選択
固定
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
内部入力 0
内部入力 0 固定
内部入力 0
内部入力
内部入力 0
内部入力 0
内部入力 0
内部入力 0
固定/
/
固定/
0 固定/
固定/
固定/
固定/
固定/
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
設定不可
設定不可
直前状態
直前状
保持
態保持
上記以外の
リソース選択
時
設定不可
GPIO 選択時
アナログ入力
選択時
M
電源安定
プルアップ/
GPIO 選択時
アナログ入力
直後状態
-
上記以外の
リソース選択時
ストップモード状態
モード復帰
SPL=1
リソース選択時
GPIO 選択時
ディープスタンバイ
INITX=1
SPL=0
GPIO 選択時
I
または
ディープ
スタンバイ
SPL=0
上記以外の
リソース選択時
RTC モード,
SPL=1
G
GPIO 選択時
ディープスタンバイ
Hi-Z
Hi-Z/
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
内部入力 0
固定
固定
固定
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
内部入力 0
内部入力 0 固定
内部入力 0
内部入力
内部入力 0
内部入力 0
内部入力 0
内部入力 0
固定/
/
固定/
0 固定/
固定/
固定/
固定/
固定/
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
外部割込み
直前状態
許可選択時
保持
上記以外の
リソース選択時
GPIO 選択時
76
CONFIDENTIAL
設定不可
GPIO 選択
設定不可
設定不可
直前状態
直前状
保持
態保持
GPIO 選択
Hi-Z/
Hi-Z/
内部入力 0
内部入力 0
内部入力 0
固定
固定
GPIO 選択
固定
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
パワーオン
端
リセット
子
または
状
グループ
低電圧検出
態
機能名
状態
ランモード
タイマモード,
INITX
デバイス内部
または
RTC モード
入力状態
リセット状態
スリープ
または
モード状態
ストップモード状態
電源安定
電源安定
ディープスタンバイ
RTC モード,
または
ディープスタンバイ
ストップモード状態
ディープ
スタンバイ
モード復帰
直後状態
形
電源不安定
式
‐
INITX=0
INITX=1
INITX=1
‐
‐
‐
‐
SPL=0
SPL=1
SPL=0
SPL=1
-
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
内部入力 0
内部入力 0 固定
内部入力 0
内部入力
内部入力 0
内部入力 0
内部入力 0
内部入力 0
固定/
/
固定/
0 固定/
固定/
固定/
固定/
固定/
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
固定
固定
アナログ入力
選択時
N
Hi-Z
電源安定
INITX=1
トレース
トレース
選択時
出力
上記以外の
リソース選択時
設定不可
設定不可
設定不可
直前状態
直前状
保持
態保持
Hi-Z/
内部入力 0
選択時
電源安定
INITX=1
INITX=1
GPIO 選択
固定
GPIO 選択時
アナログ入力
電源安定
Hi-Z
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
内部入力 0
内部入力 0 固定
内部入力 0
内部入力
内部入力 0
内部入力 0
内部入力 0
内部入力 0
固定/
/
固定/
0 固定/
固定/
固定/
固定/
固定/
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
アナログ
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
トレース
トレース
選択時
出力
外部割込み
直前状態
O
許可選択時
設定不可
設定不可
設定不可
上記以外の
直前状態
直前状
保持
態保持
保持
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
固定
固定
GPIO 選択
Hi-Z/
リソース選択時
内部入力 0
固定
GPIO 選択時
WKUP 許可時
P
上記以外の
設定不可
設定不可
リソース選択時
GPIO 選択時
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
設定不可
直前状態
直前状
保持
態保持
Hi-Z/
直前状態
WKUP
保持
入力可
Hi-Z/
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
内部入力 0
固定
固定
固定
WKUP
入力可
GPIO 選択
77
D a t a S h e e t
パワーオン
端
リセット
子
または
状
グループ
低電圧検出
態
機能名
状態
ランモード
タイマモード,
INITX
デバイス内部
または
RTC モード
入力状態
リセット状態
スリープ
または
モード状態
ストップモード状態
電源安定
電源安定
形
電源不安定
式
‐
INITX=0
INITX=1
INITX=1
‐
‐
‐
‐
電源安定
設定不可
SPL=1
直前状態
設定不可
ディープスタンバイ
ストップモード状態
許可選択時
上記以外の
リソース選択時
Hi-Z
直前状態
直前状
保持
態保持
Hi-Z/
Hi-Z/
Hi-Z/
入力可
入力可
Hi-Z/
Hi-Z/
直前状態
直前状
入力可
入力可
保持
態保持
内部入力 0
送信時は
R
Hi-Z/
設定不可
設定不可
設定不可
モード復帰
直後状態
電源安定
電源安定
INITX=1
INITX=1
SPL=0
入力可
SPL=1
Hi-Z/
WKUP
入力可
WKUP 入
力可
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
固定
固定
GPIO 選択
固定
GPIO 選択時
Hi-Z
ディープ
スタンバイ
保持
外部割込み
USB I/O 端子
または
WKUP
設定不可
GPIO 選択時
RTC モード,
INITX=1
SPL=0
WKUP 許可時
Q
ディープスタンバイ
受信時は
内部入力
0 固定
Hi-Z/
GPIO 選択
Hi-Z/
内部入力 0
内部入力 0
内部入力 0
固定
固定
固定
GPIO 選択
送信時
は Hi-Z/
受信時
Hi-Z/
Hi-Z/
Hi-Z/
Hi-Z/
は内部
入力可
入力可
入力可
入力可
入力
0 固定
*1: サブタイマモード, 低速 CR タイマモード, ストップモード, RTC モード, ディープスタンバイ RTC モード,
ディープスタンバイストップモードは発振が停止します。
78
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
VBAT ドメイン端子状態一覧表
ランモー
端
VBAT
子
パワーオン
状 グループ
態
リセット
デバイス
ド
タイマモード,
INITX
内部
または
RTC モード
入力状態
リセット
スリープ
または
状態
モード状
ストップモード状態
機能名
形
態
電源不安定
式
‐
‐
GPIO
選択時
設定不可
電源安定
INITX=0
ディープスタンバイ
ディープ
RTC モード,
スタンバ
または
イモード
ディープスタンバイ
復帰直後
ストップモード状態
状態
VBAT
VBAT
RTC
RTC
モード
状態
モード
復帰直後
状態
電源安定
電源安定
電源安定
電源安定
電源安定
電源安定
INITX=1
INITX=1
INITX=1
INITX=1
INITX=1
-
-
‐
SPL=0
SPL=1
SPL=0
SPL=1
-
-
-
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
入力可
‐
‐
内部入
内部入
力
力
0 固定
0 固定
入力可
入力可
内部入
内部入
力
力
0 固定
0 固定
直前状
直前状
直前状
直前状
直前状
直前状
直前状
直前状
直前状
直前状
態保持
態保持
態保持
態保持
態保持
態保持
態保持
態保持
態保持
態保持
直前状
直前状
直前状
直前状
態保持/
態保持/
態保持/
態保持/
発振
発振
発振
発振
直前状
直前状
直前状
停止時
停止時
停止時
停止時
態保持
態保持
態保持
は Hi-Z *
は Hi-Z *
は Hi-Z*
は Hi-Z *
設定
-
禁止
サブ水晶
S
発振入力
端子/
外部サブ
入力可
クロック
直前状
直前状
態保持
態保持
入力選択
時
GPIO
選択時
設定不可
設定
-
禁止
外部サブ
クロック
T
入力選択
設定不可
時
Hi-Z/
サブ水晶
内部入力
発振出力
0 固定
端子
または
直前状
直前状
直前状
態保持
態保持
態保持
入力可
リソース
選択時
U
Hi-Z
GPIO
直前状
直前状
直前状
直前状
直前状
直前状
直前状
直前状
直前状
直前状
態保持
態保持
態保持
態保持
態保持
態保持
態保持
態保持
態保持
態保持
選択時
*: WTOSCCNT レジスタの連携制御ビット(SOSCNTL)が 0 の場合は、直前状態保持。
WTOSCCNT レジスタの連携制御ビット(SOSCNTL)が 1 の場合は、ストップモード, ディープスタンバイストップ
モード時に発振が停止します。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
79
D a t a S h e e t
14. 電気的特性
14.1 絶対最大定格
項目
記号
定格値
最小
最大
単位
電源電圧*1 ,*2
VCC
VSS - 0.5
VSS + 4.6
V
電源電圧(VBAT)*1 ,*3
VBAT
VSS - 0.5
VSS + 4.6
V
アナログ電源電圧
*1 ,*4
AVCC
VSS - 0.5
VSS + 4.6
V
アナログ基準電圧
*1 ,*4
AVRH
VSS - 0.5
VSS + 4.6
V
入力電圧*1
VI
VSS - 0.5
VSS - 0.5
アナログ端子入力電圧*1
VIA
VSS - 0.5
出力電圧*1
VO
VSS - 0.5
L レベル最大出力電流
*5
IOL
L レベル平均出力電流*6
IOLAV
L レベル最大総出力電流
L レベル平均総出力電流
*7
H レベル最大出力電流*5
H レベル平均出力電流*6
-
-
∑IOL
-
∑IOLAV
-
IOH
IOHAV
-
-
VCC + 0.5
(≦4.6 V)
VSS + 6.5
AVCC + 0.5
(≦4.6 V)
VCC + 0.5
(≦4.6 V)
V
V
V
10
mA
2 mA タイプ
20
mA
4 mA タイプ
20
mA
8 mA タイプ
20
mA
11 mA タイプ
22.4
mA
I2C Fm+
2
mA
2 mA タイプ
4
mA
4 mA タイプ
8
mA
8 mA タイプ
11
mA
11 mA タイプ
20
mA
I2C Fm+
100
mA
50
mA
- 10
mA
2 mA タイプ
-20
mA
4 mA タイプ
-20
mA
8 mA タイプ
-20
mA
11 mA タイプ
-2
mA
2 mA タイプ
-4
mA
4 mA タイプ
-8
mA
8 mA タイプ
- 11
mA
11 mA タイプ
mA
∑IOH
-
- 100
-
- 50
mA
消費電力
PD
-
200
mW
保存温度
TSTG
- 55
+ 150
°C
H レベル平均総出力電流*7
5 V トレラント
V
∑IOHAV
H レベル最大総出力電流
備考
*1: VSS = AVSS =0 V を基準にした値です。
*2: VCC は VSS - 0.5 V より低くなってはいけません。
*3: VBAT は VSS - 0.5 V より低くなってはいけません。
*4: 電源投入時 VCC + 0.5 V を超えてはいけません。
*5: 最大出力電流は、該当する端子 1 本のピーク値を規定します。
*6: 平均出力電流は、該当する端子 1 本に流れる電流の 100 ms の期間内での平均電流を規定します。
*7: 平均総出力電流は、該当する端子すべてに流れる電流の 100 ms の期間内での平均電流を規定します。
80
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＜注意事項＞
絶対最大定格を超えるストレス (電圧, 電流, 温度など) の印加は、半導体デバイスを破壊する可能
−
性があります。したがって、定格を一項目でも超えることのないようご注意ください。
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81
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14.2 推奨動作条件
項目
記号
条件
電源電圧
VCC
-
電源電圧(VBAT)
VBAT
-
アナログ電源電圧
AVCC
-
AVRH
AVRL
ジャンクション温度
周囲温度
アナログ基準電圧
動作温度
規格値
単位
最小
最大
3.0
3.6
2.7*5
3.6
1.65
3.6
V
2.7
3.6
V
-
*4
AVCC
V
-
AVss
AVss
V
TJ
-
- 40
+ 125
°C
TA
-
-40
*3
°C
V
備考
*1
*2
AVCC = VCC
*1: GDC 部を使用する場合
P81/UDP0, P80/UDM0 端子を USB 端子(UDP0, UDM0)として使用する場合
*2: P81/UDP0, P80/UDM0 端子を GPIO 端子(P81, P80)として使用する場合
*3: 周囲温度(TA)の最大温度は、ジャンクション温度(TJ)を超えない範囲まで保証可能です。
周囲温度(TA)の計算式を以下に示します。
TA(Max) = TJ(Max) - Pd(Max) × θJA
Pd:
消費電力(W)
θJA:
パッケージ熱抵抗(°C/W)
Pd(Max) = VCC × ICC (Max) + Σ (IOL×VOL) + Σ ((VCC-VOH) × (- IOH))
IOL:
L レベル出力電流
IOH:
H レベル出力電流
VOL:
L レベル出力電圧
VOH:
H レベル出力電圧
*4: アナログ基準電圧は、コンペアクロック周期によって規格値が異なります。
詳細は「14.5 12 ビット A/D コンバータ」の章を参照してください。
*5: 電源電圧が最小値未満かつ低電圧リセット/割込み検出電圧以上の間は、内蔵高速 CR クロック(メイン
PLL 使用含む)または内蔵低速 CR クロックでの命令実行と低電圧検出のみ動作可能です。
82
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D a t a S h e e t
各パッケージにおけるパッケージ熱抵抗と最大許容電力を以下に示します。
半導体デバイスは最大許容電力以下で動作が保証されます。
Table 14-1 パッケージ熱抵抗と最大許容電力表
パッケージ
基板
LQFP:FPT-120P-M21
(0.5 mm pitch)
LQFP:FPT-120P-M21
(0.5 mm pitch)
LQFP:FPT-176P-M07
(0.5 mm pitch)
PFBGA: FDJ161
(0.5 mm pitch)
Ex_LQFP: LEM120
(0.5 mm pitch)
熱抵抗 θJA
最大許容電流(mW)
(°C/W)
TA=+85°C
TA=+105°C
4層
38
1053
526
4層
39
1026
513
4層
35
1143
571
4層
35
1143
571
2222
1111
*1
4層
*2
18
*1: S6E2DH5GJA 製品の場合
*2: Ex_LQFP(TEQFP)-PKG においては、背面露出ダイパッドを基盤に接続処理を行った場合です。
背面露出ダイパッドは直接 GND に接続してください。
＜注意事項＞
1. 推奨動作条件は、半導体デバイスの正常な動作を確保するための条件です。電気的特性の規格値は、
すべてこの条件の範囲内で保証されます。常に推奨動作条件下で使用してください。
2. この条件を超えて使用すると、信頼性に悪影響を及ぼすことがあります。
3. データシートに記載されていない項目, 使用条件, 論理の組合せでの使用は、保証していません。
4. 記載されている以外の条件での使用をお考えの場合は、必ず事前に営業部門までご相談ください。
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83
D a t a S h e e t
消費電力(Pd)の算出方法
消費電力は以下の式で表されます。
Pd = VCC × ICC + Σ (IOL × VOL) + Σ ((VCC - VOH) × (- IOH))
IOL:
L レベル出力電流
IOH:
H レベル出力電流
VOL:
L レベル出力電圧
VOH:
H レベル出力電圧
ICC はデバイス内で消費される電流です。
以下に分解できます。
ICC = ICC(INT) + ΣICC(IO)
ICC(INT) : レギュレータを通して内部 Logic, メモリなどで消費される電流
ΣICC(IO) : 出力端子にて消費される電流(I/O スイッチング電流)の合計
ICC(INT)については「3.直流規格」の「(1)電流規格」によって予測できます (本規格の値は端子固定時の値
のため、ICC(IO)は含んでいません)。
ICC(IO)についてはお客様のシステムに依存します。
以下の計算式により算出してください。
ICC(IO) = (CINT + CEXT) × VCC × fsw
CINT:
CEXT:
fSW:
項目
端子内部負荷容量
端子内部負荷容量
出力端子の外部負荷容量
端子スイッチング周波数
記号
CINT
条件
容量値
2 mA タイプ
1.93 pF
4 mA タイプ
3.45 pF
8 mA タイプ
3.42 pF
お客様ご自身で消費電力を評価可能な場合には、ICC(Max)の値は以下のように算出してください。
(1)
常温(+25°C)にて電流値 ICC(Typ)を測定
(2)
ICC(Typ)の値に動作時最大リーク電流値 ICC(leak_max)を加算
ICC(Max) = ICC(Typ) + ICC(leak_max)
項目
動作時最大リーク電流
記号
ICC(leak_max)
条件
電流値
TJ=+125 °C
66.8 mA
TJ=+105 °C
33.7 mA
TJ=+85 °C
22.8 mA
＜注意事項＞
−
VFLASH の電流値は含みません
84
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電流説明図
Pd = VCC×ICC + Σ(IOL×VOL)＋Σ((VCC-VOH)×(－IOH))
ICC = ICC(INT)＋ΣICC(IO)
VCC
A
ICC
Chip
ICC(INT)
ΣICC(IO)
A
Regulator
VOL
V
A
・・・
V
IOL
Flash
VOH
・・・
Logic
IOH
RAM
ICC(IO)
CEXT
・・・
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85
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14.3 直流規格
電流規格
14.3.1
Table 14-2 通常動作(PLL)の標準と最大の消費電流, フラッシュ·メモリから実行しているとき
(フラッシュアクセラレータモードとトレースバッファ機能が有効)
項目
記号
端子名
条件
周波数
通常動作
*6, *7
*5
(PLL)
電源電流
ICC
VCC
通常動作
*6, *7
(PLL)
*5
規格値
*4
標準
*1
最大
*2
単位
備考
160 MHz
182
279
mA
144 MHz
176
270
mA
120 MHz
167
256
mA
100 MHz
159
244
mA
*3
80 MHz
151
233
mA
周辺クロック
60 MHz
143
221
mA
すべて ON 時
40 MHz
136
210
mA
GDC クロック 160MHz 時
20 MHz
128
199
mA
8 MHz
123
191
mA
4 MHz
122
190
mA
160 MHz
43
117
mA
144 MHz
39
112
mA
120 MHz
34
106
mA
100 MHz
29
100
mA
80 MHz
24
95
mA
60 MHz
20
90
mA
40 MHz
15
84
mA
20 MHz
10
78
mA
8 MHz
7
74
mA
4 MHz
6
73
mA
*3
周辺クロック
すべて OFF 時
*1: TA=+25 °C, VCC=3.3 V
*2: TJ=+125 °C, VCC=3.6 V
*3: 全ポート固定時
*4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2
*5: フラッシュアクセラレータモード, トレースバッファ機能動作 (FRWTR.RWT=10, FBFCR.BE=1)のとき
*6: メインフラッシュメモリ、VFLASH メモリへのデータアクセスなし。
*7: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む)
86
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Table 14-3 通常動作(PLL)の標準と最大の消費電流, データアクセスを含むコードがフラッシュ·メモリから実行していると
き(フラッシュアクセラレータモードとトレースバッファ機能が無効)
項目
記号
端子名
条件
周波数
通常動作
*6, *7, *8
*5
(PLL)
電源電流
ICC
VCC
通常動作
*6, *7, *8
(PLL)
*5
規格値
*4
標準
*1
最大
*2
単位
備考
160 MHz
185
285
mA
144 MHz
179
276
mA
120 MHz
169
261
mA
100 MHz
161
250
mA
*3
80 MHz
154
239
mA
周辺クロック
60 MHz
146
227
mA
すべて ON 時
40 MHz
138
215
mA
GDC クロック 160MHz 時
20 MHz
130
204
mA
8 MHz
125
196
mA
4 MHz
124
195
mA
160 MHz
45
122
mA
144 MHz
41
117
mA
120 MHz
36
111
mA
100 MHz
31
105
mA
80 MHz
26
99
mA
60 MHz
22
94
mA
40 MHz
17
89
mA
20 MHz
12
83
mA
8 MHz
10
80
mA
4 MHz
9
79
mA
*3
周辺クロック
すべて OFF 時
*1: TA=+25 °C, VCC=3.3 V
*2: TJ=+125 °C, VCC=3.6 V
*3: 全ポート固定時
*4: 周波数は HCLK の値です。PCLK0=PCLK2=HCLK/2, PCLK1=HCLK
*5: フラッシュアクセラレータモード, トレースバッファ機能停止 (FRWTR.RWT=10, FBFCR.BE=0)のとき
*6: メインフラッシュメモリへのデータアクセスあり。
*7: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む)
*8: VFLASH メモリへのデータアクセスなし。
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87
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Table 14-4 通常動作(PLL)の標準と最大の消費電流, データアクセスを含むコードがフラッシュ·メモリから実行していると
き(フラッシュ 0 サイクルウェイトモード, リードアクセス 0 ウェイト)
項目
記号
端子名
条件
周波数
*5
通常動作
電源電流
ICC
VCC
*6, *7, *8
(PLL)
*5
規格値
*4
標準
*1
最大
*2
単位
備考
72 MHz
168
251
mA
60 MHz
161
242
mA
48 MHz
154
233
mA
*3
36 MHz
147
224
mA
周辺クロック
24 MHz
140
214
mA
すべて ON 時
12 MHz
133
205
mA
GDC クロック 160MHz 時
8 MHz
131
202
mA
4 MHz
128
199
mA
72 MHz
41
114
mA
60 MHz
36
108
mA
48 MHz
32
104
mA
36 MHz
27
98
mA
24 MHz
23
94
mA
12 MHz
18
88
mA
8 MHz
17
87
mA
4 MHz
15
85
mA
*3
周辺クロック
すべて OFF 時
*1: TA=+25 °C, VCC=3.3 V
*2: TJ=+125 °C, VCC=3.6 V
*3: 全ポート固定時
*4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK
*5: フラッシュ 0 サイクルウェイトモード, リードアクセス 0 ウェイト (FRWTR.RWT=00, FSYNDN.SD=000)のとき
*6: メインフラッシュメモリへのデータアクセスあり。
*7: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む)
*8: VFLASH メモリへのデータアクセスなし。
88
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Table 14-5 通常動作(PLL 以外)の標準と最大の消費電流, データアクセスを含むコードがフラッシュ·メモリから実行してい
るとき(フラッシュ 0 サイクルウェイトモード, リードアクセス 0 ウェイト)
項目
記号
端子名
条件
周波数
規格値
*4
標準
*1
最大
*2
単位
備考
*3
通常動作
110
181
mA
*6,*8
*5
(内蔵高速
周辺クロック
すべて ON 時
GDC クロック 160MHz 時
4 MHz
*3
CR)
4.1
74
mA
周辺クロック
すべて OFF 時
*3
電源電流
ICC
VCC
0.7
通常動作
*6,*7,*8
*5
76.65
mA
すべて ON 時
32 kHz
(サブ発振)
周辺クロック
*3
0.69
71.65
mA
周辺クロック
すべて OFF 時
*3
通常動作
0.74
88.65
mA
*6,*8
*5
(内蔵低速
CR)
周辺クロック
すべて ON 時
100 kHz
*3
0.73
74.65
mA
周辺クロック
すべて OFF 時
*1: TA=+25 ℃, VCC=3.3 V
*2: TJ=+125 ℃, VCC=3.6 V
*3: 全ポート固定時
*4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2
*5: フラッシュ 0 サイクルウェイトモード, リードアクセス 0 ウェイト (FRWTR.RWT=00, FSYNDN.SD=000)のとき
*6: メインフラッシュメモリへのデータアクセスあり。
*7: 水晶振動子(32 kHz)使用時(発振回路の消費電流を含む)
*8: VFLASH メモリへのデータアクセスなし。
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89
D a t a S h e e t
Table 14-6 Sleep 動作(PLL)の標準と最大の消費電流, PCLK0 = PCLK1 = PCLK2 = HCLK/2 のとき
項目
電源電流
記号
ICCS
端子名
条件
周波数
規格値
*4
標準
*1
最大
*2
単位
160 MHz
103
181
mA
144 MHz
98
175
mA
120 MHz
91
168
mA
備考
100 MHz
86
162
mA
*3
Sleep 動作*5,*6
80 MHz
80
155
mA
周辺クロック
(PLL)
60 MHz
74
149
mA
すべて ON 時
40 MHz
69
143
mA
GDC クロック 160MHz 時
20 MHz
63
137
mA
8 MHz
59
132
mA
4 MHz
58
131
mA
160 MHz
24
91
mA
144 MHz
22
89
mA
120 MHz
19
86
mA
100 MHz
16
83
mA
Sleep 動作*5,*6
80 MHz
14
81
mA
(PLL)
60 MHz
11
78
mA
40 MHz
9
76
mA
20 MHz
6
73
mA
8 MHz
5
72
mA
4 MHz
4
71
mA
VCC
*3
周辺クロック
すべて OFF 時
*1: TA=+25 °C, VCC=3.3 V
*2: TJ=+125 °C, VCC=3.6 V
*3: 全ポート固定時
*4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2
*5: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む)
*6: VFLASH メモリへのデータアクセスなし。
90
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Table 14-7 Sleep 動作(PLL)の標準と最大の消費電流, PCLK0 = PCLK1 = PCLK2 = HCLK のとき
項目
電源電流
記号
ICCS
端子名
VCC
条件
周波数
規格値
*4
標準
*1
最大
*2
単位
備考
72 MHz
84
160
mA
60 MHz
80
155
mA
48 MHz
75
150
mA
*3
36 MHz
71
145
mA
周辺クロック
24 MHz
67
141
mA
すべて ON 時
12 MHz
63
137
mA
GDC クロック 160MHz 時
8 MHz
61
134
mA
Sleep 動作*5,*6
4 MHz
60
133
mA
(PLL)
72 MHz
15
82
mA
60 MHz
13
80
mA
48 MHz
12
79
mA
36 MHz
10
77
mA
24 MHz
8
75
mA
12 MHz
7
74
mA
8 MHz
6
73
mA
4 MHz
5
72
mA
*3
周辺クロック
すべて OFF 時
*1: TA=+25 °C, VCC=3.3 V
*2: TJ=+125 °C, VCC=3.6 V
*3: 全ポート固定時
*4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK
*5: 水晶振動子(4 MHz)使用時(発振回路の消費電流を含む)
*6: VFLASH メモリへのデータアクセスなし。
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91
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Table 14-8 Sleep 動作(PLL 以外)の標準と最大の消費電流, PCLK0 = PCLK1 = PCLK2 = HCLK/2 のとき
項目
記号
端子名
条件
周波数
規格値
*4
標準
*1
最大
*2
単位
備考
*3
56
Sleep 動作*6
(内蔵高速 CR)
126
mA
周辺クロック
すべて ON 時
GDC クロック 160MHz 時
4 MHz
*3
2
72
mA
周辺クロック
すべて OFF 時
*3
0.52
電源電流
ICCS
VCC
Sleep 動作*5,*6
(サブ発振)
69.65
mA
周辺クロック
すべて ON 時
32 kHz
*3
0.51
69.65
mA
周辺クロック
すべて OFF 時
*3
0.54
Sleep 動作*6
(内蔵低速 CR)
70.65
mA
周辺クロック
すべて ON 時
100 kHz
*3
0.52
69.65
mA
周辺クロック
すべて OFF 時
*1: TA=+25 ℃, VCC=3.3 V
*2: TJ=+125 ℃, VCC=3.6 V
*3: 全ポート固定時
*4: 周波数は HCLK の値です。PCLK0=PCLK1=PCLK2=HCLK/2
*5: 水晶振動子(32 kHz)使用時(発振回路の消費電流を含む)
*6: VFLASH メモリへのデータアクセスなし。
92
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D a t a S h e e t
Table 14-9 ストップモード, タイマモード, RTC モードの標準と最大の消費電流
項目
記号
端子名
条件
ストップモード
ICCH
タイマモード
(内蔵高速 CR)
電源電流
ICCT
VCC
タイマモード*5
(サブ発振)
タイマモード
(内蔵低速 CR)
ICCR
RTC モード*5
(サブ発振)
周波数
-
4 MHz
32 kHz
100 kHz
32 kHz
規格値
単位
標準*1
最大*2
0.41
2.07
mA
-
21.35
mA
-
30.57
mA
1.14
2.8
mA
-
22.08
mA
-
31.3
mA
0.43
2.09
mA
-
21.37
mA
-
30.59
mA
0.43
2.09
mA
-
21.37
mA
-
30.59
mA
0.41
2.07
mA
-
21.35
mA
-
30.57
mA
備考
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*1: VCC=3.3 V
*2: VCC=3.6 V
*3: 全ポート固定時
*4: LVD OFF 時
*5: 水晶振動子(32 kHz)使用時(発振回路の消費電流を含む)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
93
D a t a S h e e t
Table 14-10 ディープスタンバイストップモード, ディープスタンバイ RTC モード, VBAT の標準と最大の消費電流
項目
記号
端子名
条件
周波数
ディープ
スタンバイ
ストップモード
-
規格値
単位
標準*1
最大*2
108
173
μA
-
1774
μA
-
2208
μA
112
177
μA
-
1778
μA
-
2212
μA
109
174
μA
-
1771
μA
-
2205
μA
113
178
μA
-
1775
μA
-
2209
μA
0.009
0.032
μA
-
0.994
μA
-
1.491
μA
1.0
1.636
μA
-
2.828
μA
-
4.242
μA
(RAM OFF 時)
ICCHD
ディープ
スタンバイ
ストップモード
(RAM ON 時)
VCC
ディープ
スタンバイ
RTC モード
備考
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*3, *4
TA=+25°C
*3, *4
TA=+85°C
(RAM OFF 時)
電源電流
32kHz
ICCRD
ディープ
スタンバイ
RTC モード
(RAM ON 時)
RTC 停止
ICCVBAT
VBAT
-
RTC 動作*6
*3, *4
TA=+105°C
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*3, *4, *5
TA=+25°C
*3, *4, *5
TA=+85°C
*3, *4, *5
TA=+105°C
*3, *4
TA=+25°C
*3, *4
TA=+85°C
*3, *4
TA=+105°C
*1: VCC=3.3 V
*2: VCC=3.6 V
*3: 全ポート固定時
*4: LVD OFF 時
*5: サブ発振 OFF 時
*6: 水晶振動子(32 kHz)使用時(発振回路の消費電流を含む)
94
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
Table 14-11 低電圧検出回路, メインフラッシュメモリ書込み/消去, VFLASH メモリの標準と最大の消費電流
項目
記号
端子名
規格値
条件
単位
最小
標準
最大
-
4
7
μA
-
13.4
15.8
mA
スタンバイ時
-
15
25
mA
リード時
-
書込み/消去時
-
備考
低電圧検出回路
(LVD)
動作時
ICCLVD
割込み発生用
電源電流
メインフラッシュ
メモリ
書込み/
ICCFLASH
消去時
書込み/消去電流
VCC
VFLASH メモリ
スタンバイ電流
VFLASH メモリ
ICCVFLASH
読出し電流
VFLASH メモリ
書込み/消去電流
9
14
13
20
20
25
mA
40MHz 時
80MHz 時
mA
ペリフェラル消費電流
クロック
系列
ペリフェラル
単位
GPIO
周波数(MHz)
40
80
160
全ポート
0.30
0.60
1.19
DMAC
-
0.99
1.95
3.82
DSTC
-
0.41
0.83
1.61
外バス I/F
-
0.18
0.35
0.70
SD カード I/F
-
0.52
1.02
2.03
CAN-FD
1ch.
0.54
1.07
2.13
USB
1ch.
0.47
0.93
1.85
2
IS
1ch.
0.36
0.71
1.42
プログラマブル CRC
-
0.04
0.09
0.18
ベースタイマ
4ch.
0.20
0.39
0.76
多機能タイマ/PPG
1unit/4ch.
0.61
1.21
2.40
クアッドカウンタ
1unit
0.04
0.09
0.18
A/DC
1unit
0.25
0.50
1.00
マルチファンクションシリアル
1ch.
0.44
0.88
-
GDC
1unit
31
57
109
High-Speed Quad SPI
1ch.
1.1
2.3
-
HyperBus I/F
1ch.
0.6
1.2
-
SDRAM I/F
1ch.
2.3
4.6
-
HCLK
PCLK1
PCLK2
単位
備考
mA
mA
mA
G
GECLK
D
C
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
mA
95
D a t a S h e e t
14.3.2
端子特性
(VCC = AVCC = 2.7V～3.6V, VSS = AVSS = 0V)
項目
記号
端子名
条件
規格値
単位
備考
最小
標準
最大
-
VCC×0.8
-
VCC + 0.3
V
-
VCC×0.8
-
VSS + 5.5
V
-
VCC×0.7
-
VSS + 5.5
V
-
2.0
-
VCC+0.3
V
-
VSS - 0.3
-
VCC×0.2
V
-
VSS - 0.3
-
VCC×0.2
V
-
VSS
-
VCC×0.3
V
-
VSS - 0.3
-
0.8
V
2 mA タイプ
IOH = - 2 mA
VCC - 0.5
-
VCC
V
4 mA タイプ
IOH = - 4 mA
VCC - 0.5
-
VCC
V
8 mA タイプ
IOH = - 8 mA
VCC - 0.5
-
VCC
V
11 mA タイプ
IOH = - 11 mA
VCC - 0.5
-
VCC
V
USB I/O 兼用
IOH = - 13.0 mA
VCC - 0.4
-
VCC
V
I2C Fm+兼用
IOH = - 3 mA
VCC - 0.5
-
VCC
V
GPIO 時
端子名
条件
単位
備考
2 mA タイプ
4 mA タイプ
8 mA タイプ
CMOS ヒステリシ
ス入力端子, MD0,
MD1
H レベル
5 V トレラント
入力電圧
(ヒステリシス
VIHS
入力端子
I2C Fm+兼用
入力)
入力端子
TTL シュミット
入力端子
CMOS ヒステリシ
ス入力端子, MD0,
MD1
L レベル
入力電圧
(ヒステリシス
5 V トレラント
VILS
入力端子
I2C Fm+兼用
入力)
入力端子
TTL シュミット
入力端子
H レベル
出力電圧
項目
L レベル
出力電圧
VOH
記号
VOL
標準
最大
IOL = 2 mA
VSS
-
0.4
V
IOL = 4 mA
VSS
-
0.4
V
IOL = 8 mA
VSS
-
0.4
V
11 mA タイプ
IOL = 11 mA
VSS
-
0.4
V
USB I/O 兼用
IOL = 10.5 mA
VSS
-
0.4
V
VSS
-
0.4
V
μA
I2C Fm+兼用
入力リーク
電流
プルアップ
抵抗値
IIL
RPU
規格値
最小
IOL = 3 mA
IOL = 20 mA
-
-
-5
-
+5
プルアップ
-
30
80
200
端子
-
15
33
70
-
-
5
15
kΩ
高速 IO
GPIO 時
I2C Fm+時
高速 IO
VCC,
VBAT, VSS,
入力容量
CIN
AVCC, AVSS,
pF
AVRH
以外
96
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.4 交流規格
14.4.1
メインクロック入力規格
(VCC = AVCC = 2.7V～3.6V, VSS = AVSS = 0V, TA = - 40°C～+ 105°C)
項目
入力周波数
入力クロック周期
入力クロック
パルス幅
記号
fCH
tCYLH
-
入力クロック
tCF,
立上り, 立下り時間
tCR
内部動作クロック*1
周波数
端子名
X0,
X1
条件
規格値
単位
備考
20
MHz
水晶発振子接続時
20
MHz
外部クロック時
50
250
ns
外部クロック時
45
55
%
外部クロック時
-
-
5
ns
外部クロック時
最小
最大
-
4
-
4
PWH/tCYLH,
PWL/tCYLH
fCM
-
-
-
160
MHz
マスタクロック
fCC
-
-
-
160
MHz
ベースクロック(HCLK/FCLK)
fCP0
-
-
-
80
MHz
APB0 バスクロック*2
fCP1
-
-
-
160
MHz
APB1 バスクロック*2
fCP2
-
-
-
80
MHz
APB2 バスクロック*2
tCYCC
-
-
5
-
ns
ベースクロック(HCLK/FCLK)
内部動作クロック*1
tCYCP0
-
-
10
-
ns
APB0 バスクロック*2
サイクル時間
tCYCP1
-
-
5
-
ns
APB1 バスクロック*2
tCYCP2
-
-
10
-
ns
APB2 バスクロック*2
*1: 各内部動作クロックの詳細については、
『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』の『Chapter
2-1: クロック』を参照してください。
*2: 各ペリフェラルが接続されている APB バスについては「10. ブロックダイヤグラム」を参照してください。
X0
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
97
D a t a S h e e t
14.4.2
サブクロック入力規格
(VBAT = 1.65V～3.6V, VSS = 0V)
項目
記号
入力周波数
端子名
1/tCYLL
入力クロック周期
tCYLL
入力クロックパルス幅
規格値
条件
X0A,
X1A
備考
標準
最大
-
-
32.768
-
kHz
水晶発振接続時*
-
32
-
100
kHz
外部クロック時
-
10
-
31.25
μs
外部クロック時
45
-
55
%
外部クロック時
PWH/tCYLL,
-
単位
最小
PWL/tCYLL
*: ご使用する水晶振動子については、
「9. デバイス使用上の注意」の「サブクロック用水晶振動子について」を参照し
てください。
tCYLL
0.8 × VBAT
0.8 × VBAT
X0A
0.2 × VBAT
PWH
14.4.3
0.8 × VBAT
0.2 × VBAT
PWL
内蔵 CR 発振規格
内蔵高速 CR
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
条件
規格値
最小
標準
最大
TJ = - 20°C～+ 105°C
3.92
4
4.08
TJ = - 40°C～+ 125°C
3.88
4
4.12
TJ = - 40°C～+ 125°C
2.9
4
5
-
-
-
30
単位
備考
トリミング時*1
クロック周波数
周波数安定時間
fCRH
tCRWT
MHz
非トリミング時
μs
*2
*1: 出荷時に設定されるフラッシュメモリ内の CR トリミング領域の値を周波数トリミング値/温度トリミング値として
設定した場合
*2: トリミング値設定後に高速 CR クロックの周波数が安定するまでの時間です。なお、トリミング値設定後、周波数
安定時間が経過するまでの期間も高速 CR クロックをソースクロックとして使用できます。
内蔵低速 CR
(VCC = 2.7V～3.6V, VSS = 0V)
項目
クロック周波数
98
CONFIDENTIAL
記号
条件
fCRL
-
規格値
最小
標準
最大
50
100
150
単位
備考
kHz
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
メイン PLL の使用条件(PLL の入力クロックにメインクロックを使用)
14.4.4
(VCC = 2.7V～3.6V, VSS = 0V)
項目
PLL 発振安定待ち時間*1
(LOCK UP 時間)
PLL 入力クロック周波数
PLL 逓倍率
PLL マクロ発振クロック周波数
メイン PLL クロック周波数*2
記号
規格値
単位
最小
標準
最大
100
-
-
μs
fPLLI
4
-
16
MHz
-
13
-
100
逓倍
fPLLO
200
-
400
MHz
fCLKPLL
-
-
160
MHz
tLOCK
備考
*1: PLL の発振が安定するまでの待ち時間
*2: メイン PLL クロック(CLKPLL)の詳細については、
『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』
の『Chapter 2-1: クロック』を参照してください。
USB 用 PLL・I2S 用 PLL・GDC 用 PLL の使用条件(PLL の入力クロック
にメインクロックを使用)
14.4.5
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
規格値
単位
備考
最小
標準
最大
100
-
-
μs
fPLLI
4
-
16
MHz
-
13
-
100
逓倍
fPLLO
200
-
400
MHz
USB/GDC 用
384
MHz
I2S 用
USB クロック周波数*2
fCLKPLL
-
-
50
MHz
M 分周後の周波数
I2S クロック周波数*3
fCLKPLL
-
-
12.288
MHz
M 分周後の周波数
GDC クロック周波数*4
fCLKPLL
-
-
160
MHz
GDC 部で分周後
PLL 発振安定待ち時間*1
(LOCK UP 時間)
PLL 入力クロック周波数
PLL 逓倍率
PLL マクロ発振クロック周波数
tLOCK
*1: PLL の発振が安定するまでの待ち時間
*2: USB クロックの詳細については、
『FM4 ファミリ ペリフェラルマニュアル 通信マクロ編(MN709-00004)』の『Chapter
2-2: USB クロック生成』を参照してください。
*3: I2S クロックの詳細については、
『FM4 ファミリ ペリフェラルマニュアル 通信マクロ編(MN709-00004)』の『Chapter
2
7-1: I S クロック生成』を参照してください。
*4: GDC クロックの詳細については、
『FM4 ファミリ ペリフェラルマニュアル GDC 編(MN709-00014)』を参照してく
ださい。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
99
D a t a S h e e t
14.4.6
メイン PLL の使用条件(メイン PLL の入力クロックに内蔵高速 CR ク
ロックを使用)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
PLL 発振安定待ち時間*1
(LOCK UP 時間)
PLL 入力クロック周波数
PLL 逓倍率
PLL マクロ発振クロック周波数
メイン PLL クロック周波数*2
規格値
単位
最小
標準
最大
tLOCK
100
-
-
μs
fPLLI
3.8
4
4.2
MHz
-
50
-
95
逓倍
fPLLO
190
-
400
MHz
fCLKPLL
-
-
160
MHz
備考
*1: PLL の発振が安定するまでの待ち時間
*2: メイン PLL クロック(CLKPLL)の詳細については、
『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』
の『Chapter 2-1: クロック』を参照してください。
＜注意事項＞
−
メイン PLL のソースクロックには、必ず周波数トリミングおよび温度トリミングを行った高速 CR
クロック(CLKHC)を入力してください。
14.4.7
リセット入力規格
(VCC = 2.7V～3.6V, VSS = 0V)
項目
リセット入力時間
100
CONFIDENTIAL
記号
tINITX
端子名
INITX
規格値
条件
-
単位
最小
最大
500
-
備考
ns
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
パワーオンリセットタイミング
14.4.8
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
電源立上り時間
tVCCR
電源断時間
tOFF
パワーオンリセット解除までの時間
tPRT
規格値
端子名
VCC
単位
最小
最大
0
-
ms
1
-
ms
0.33
0.60
ms
備考
VCC_minimum
VCC
VDH_minimum
0.2V
0.2V
0.2V
tVCCR
tPRT
Internal RST
RST Active
tOFF
Release
CPU Operation
start
用語解説
− VCC_minimum: 推奨動作条件(VCC)の下限電圧
− VDH_minimum: 低電圧検出リセット解除電圧
「14.7 低電圧検出特性」を参照してください。
14.4.9
GPIO 出力規格
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
出力周波数
tPCYCLE
端子名
Pxx*
規格値
条件
-
単位
最小
最大
-
32
備考
MHz
*: GPIO が対象です。
Pxx
tPCYCLE
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
101
D a t a S h e e t
14.4.10 外バスタイミング
外バスクロック出力規格
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
端子名
規格値
条件
最小
出力周波数
tCYCLE
*1
-
MCLKOUT
単位
備考
最大
50
*2
MHz
*1: 外バスクロック出力(MCLKOUT)は HCLK の分周クロックです。
設定の詳細は『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』の『Chapter 14: 外部バスインタ
フェース』を参照してください。
*2: AHB バスクロックが 100 MHz を超えるときは 4 分周以上の設定で MCLKOUT を生成してください。
MCLKOUT
0.8 × Vcc
0.8 × Vcc
tCYCLE
外バス信号入出力規格
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
条件
規格値
単位
0.8 × VCC
V
0.2 × VCC
V
VOH
0.8 × VCC
V
VOL
0.2 × VCC
V
VIH
信号入力規格
VIL
備考
信号出力規格
102
CONFIDENTIAL
入力信号
VIH
VIL
VIH
VIL
出力信号
VOH
VOL
VOH
VOL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
セパレートバスアクセス
非同期 SRAM モード
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
MOEX 最小パルス幅
MCSX↓→アドレス
出力遅延時間
MOEX↑→アドレス
ホールド時間
MCSX↓→
MOEX↑→
MCSX↓→
データセットアップ→
MOEX↑時間
MOEX↑→
データホールド時間
MWEX 最小パルス幅
MWEX↑→
アドレス出力遅延時間
MCSX↓→
MCLK×n-3
-
ns
tCSL – AV
MCSX,
MAD[24:0]
-
-9
+9
ns
-
0
MCLK×m+9
ns
-
MCLK×m-9
MCLK×m+9
ns
-
0
MCLK×m+9
ns
-
MCLK×m-9
MCLK×m+9
ns
-
20
-
ns
-
0
-
ns
-
MCLK×n-3
-
ns
-
0
MCLK×m+9
ns
-
MCLK×n-9
MCLK×n+9
ns
-
0
MCLK×m+9
ns
-
MCLK×n-9
MCLK×n+9
ns
-
MCLK-9
MCLK+9
ns
-
0
MCLK×m+9
ns
tOEH - AX
tDS - OE
tDH - OE
tWEW
tWEH - AX
tCSL - WEL
MWEX↓遅延時間
MWEX↑→
tWEH - CSH
MCSX↑遅延時間
MCSX↓→
tCSL-WDQML
MDQM↓遅延時間
MCSX↓→
tCSL-DX
データ出力時間
MWEX↑→
データホールド時間
最大
-
tCSL - RDQML
MDQM↓遅延時間
単位
最小
MOEX
tOEH - CSH
MCSX↑時間
規格値
条件
tOEW
tCSL - OEL
MOEX↓遅延時間
端子名
tWEH - DX
MOEX,
MAD[24:0]
MOEX,
MCSX[7:0]
MCSX,
MDQM[1:0]
MOEX,
MADATA[15:0]
MOEX,
MADATA[15:0]
MWEX
MWEX,
MAD[24:0]
MWEX,
MCSX
MCSX,
MDQM[1:0]
MCSX,
MADATA[15:0]
MWEX,
MADATA[15:0]
備考
＜注意事項＞
−
外部負荷容量 CL= 30 pF 時 (m=0～15, n=1～16)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
103
D a t a S h e e t
tCYCLE
MCLK
tOEH-CSH
tWEH-CSH
MCSX
tCSL-AV
MAD[24:0]
tOEH-AX
Address
tWEH-AX
tCSL-AV
Address
tCSL-OEL
MOEX
tOEW
tCSL-WDQML
tCSL-RDQML
MDQM[1:0]
tCSL-WEL
tWEW
MWEX
MADATA[15:0]
tDS-OE
tDH-OE
RD
tWEH-DX
WD
Invalid
tCSL-DX
104
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
セパレートバスアクセス
同期 SRAM モード
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
アドレス遅延時間
端子名
MCLK,
tAV
MAD[24:0]
tCSL
MCLK,
MCSX 遅延時間
MCSX
tCSH
tREL
MCLK,
MOEX 遅延時間
MOEX
tREH
データセットアップ→
MCLK↑時間
MCLK↑→
MCLK,
tDS
MADATA[15:0]
MCLK,
tDH
データホールド時間
MADATA[15:0]
1
9
ns
-
1
9
ns
-
1
9
ns
-
1
9
ns
-
1
9
ns
-
19
-
ns
-
0
-
ns
1
9
ns
tWEH
MWEX
-
1
9
ns
tDQML
MCLK,
-
1
9
ns
-
1
9
ns
-
MCLK+1
MCLK+18
ns
-
1
18
ns
MDQM[1:0]
MCLK,
tODS
MADATA[15:0]
MCLK,
tOD
データホールド時間
-
-
tDQMH
MCLK↑→
最大
MCLK,
MDQM[1:0]遅延時間
データ出力時間
単位
最小
tWEL
MWEX 遅延時間
MCLK↑→
規格値
条件
MADATA[15:0]
備考
＜注意事項＞
−
外部負荷容量 CL= 30 pF 時
tCYCLE
MCLK
tCSL
tCSH
MCSX
tAV
tAV
Address
MAD[24:0]
Address
tREL
tREH
tDQML
tDQMH
MOEX
tDQML
tDQMH
tWEL
tWEH
MDQM[1:0]
MWEX
tDS
tDH
tOD
MADATA[15:0]
RD
WD
Invalid
tODS
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
105
D a t a S h e e t
マルチプレクスバスアクセス
非同期 SRAM モード
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
マルチプレクス
tALE-CHMADV
アドレス遅延時間
マルチプレクス
アドレスホールド時間
tCHMADH
端子名
MALE,
MAD[24:0]
規格値
条件
単位
最小
最大
-
0
10
ns
-
MCLK×n+0
MCLK×n+10
ns
備考
＜注意事項＞
外部負荷容量 CL= 30 pF 時 (m=0～15, n=1～16)
−
MCLK
MCSX
MALE
MAD [24:0]
MOEX
MDQM [1:0]
MWEX
MADATA[15:0]
106
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
マルチプレクスバスアクセス
同期 SRAM モード
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
端子名
規格値
条件
単位
最小
最大
tCHAL
MCLK,
-
1
9
ns
tCHAH
MALE
-
1
9
ns
-
1
tOD
ns
-
1
tOD
ns
MALE 遅延時間
備考
MCLK↑→
マルチプレクス
tCHMADV
アドレス遅延時間
MCLK,
MADATA[15:0]
MCLK↑→
マルチプレクス
tCHMADX
データ出力時間
＜注意事項＞
−
外部負荷容量 CL= 30 pF 時
MCLK
MCSX
MALE
MAD [24:0]
MOEX
MDQM [1:0]
MWEX
MADATA[15:0]
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
107
D a t a S h e e t
NAND フラッシュモード
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
MNREX
tNREW
最小パルス幅
データセットアップ→
MNREX↑時間
MNREX↑→
データホールド時間
MNALE↑→
tDS – NRE
tDH – NRE
tALEH - NWEL
MNWEX 遅延時間
MNALE↓→
tALEL - NWEL
MNWEX 遅延時間
MNCLE↑→
tCLEH - NWEL
MNWEX 遅延時間
MNWEX↑→
tNWEH - CLEL
MNCLE 遅延時間
MNWEX
tNWEW
最小パルス幅
MNWEX↓→
tNWEL – DV
データ出力時間
MNWEX↑→
データホールド時間
tNWEH – DX
端子名
MNREX
MNREX,
MADATA[15:0]
MNREX,
MADATA[15:0]
MNALE,
MNWEX
MNALE,
MNWEX
MNCLE,
MNWEX
MNCLE,
MNWEX
MNWEX
MNWEX,
MADATA[15:0]
MNWEX,
MADATA[15:0]
規格値
条件
単位
最小
最大
-
MCLK×n-3
-
ns
-
20
-
ns
-
0
-
ns
-
MCLK×m-9
MCLK×m+9
ns
-
MCLK×m-9
MCLK×m+9
ns
-
MCLK×m-9
MCLK×m+9
ns
-
0
MCLK×m+9
ns
-
MCLK×n-3
-
ns
-
-9
9
ns
-
0
MCLK×m+9
ns
備考
＜注意事項＞
−
外部負荷容量 CL= 30 pF 時 (m=0～15, n=1～16)
NAND フラッシュリード
MCLK
MNREX
MADATA[15:0]
108
CONFIDENTIAL
リード
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
NAND フラッシュアドレスライト
MCLK
MNALE
MNCLE
MNWEX
MADATA[15:0]
ライト
NAND フラッシュコマンドライト
MCLK
MNALE
MNCLE
MNWEX
MADATA[15:0]
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
ライト
109
D a t a S h e e t
外部 RDY 入力タイミング
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
MCLK↑
MRDY 入力
tRDYI
セットアップ時間
端子名
MCLK,
MRDY
規格値
条件
-
単位
最小
最大
19
-
備考
ns
RDY 入力時
···
MCLK
Over 2cycle
Original
MOEX
MWEX
tRDYI
MRDY
RDY 解除時
MCLK
··· ···
2 cycles
Extended
MOEX
MWEX
MRDY
110
CONFIDENTIAL
tRDYI
0.5×VCC
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
SDRAM モード
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
出力周波数
tCYCSD
アドレス遅延時間
tAOSD
MSDCLK↑→
データ出力遅延時間
MSDCLK↑→
データ出力 Hi-Z 時間
tDOSD
tDOZSD
MDQM[1:0]遅延時間
tWROSD
MCSX 遅延時間
tMCSSD
MRASX 遅延時間
tRASSD
MCASX 遅延時間
tCASSD
MSDWEX 遅延時間
tMWESD
MSDCKE 遅延時間
tCKESD
データセットアップ時間
tDSSD
データホールド時間
tDHSD
端子名
MSDCLK
MSDCLK,
MAD[15:0]
MSDCLK,
MADATA[15:0]
MSDCLK,
MADATA[15:0]
MSDCLK,
MDQM[1:0]
MSDCLK,
MCSX8
MSDCLK,
MRASX
MSDCLK,
MCASX
MSDCLK,
MSDWEX
MSDCLK,
MSDCKE
MSDCLK,
MADATA[15:0]
MSDCLK,
MADATA[15:0]
規格値
条件
単位
最小
最大
-
-
50
MHz
-
2
12
ns
-
2
12
ns
-
2
19.5
ns
-
1
12
ns
-
2
12
ns
-
2
12
ns
-
2
12
ns
-
2
12
ns
-
2
12
ns
-
19
-
ns
-
0
-
ns
備考
＜注意事項＞
−
外部負荷容量 CL= 30 pF 時
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
111
D a t a S h e e t
SDRAM アクセス
tCYCSD
MSDCLK
tAOSD
Address
MAD[24:0]
MDQM[1:0]
MCSX
MRASX
MCASX
MSDWEX
MSDCKE
tWROSD
tMCSSD
tRASSD
tCASSD
tMWESD
tCKESD
tDSSD
MADATA[15:0]
tDOSD
MADATA[15:0]
112
CONFIDENTIAL
tDHSD
RD
tDOZSD
WD
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.4.11 ベースタイマ入力タイミング
タイマ入力タイミング
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
端子名
条件
tTIWH, tTIWL
(ECK, TIN として
規格値
最小
最大
2tCYCP
-
単位
備考
TIOAn/TIOBn
入力パルス幅
-
ns
使用するとき)
tTIWH
tTIWL
ECK
VIHS
TIN
VIHS
VILS
VILS
トリガ入力タイミング
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
端子名
条件
規格値
最小
最大
2tCYCP
-
単位
備考
TIOAn/TIOBn
入力パルス幅
(TGIN として
tTRGH, tTRGL
-
ns
使用するとき)
tTRGH
TGIN
VIHS
tTRGL
VIHS
VILS
VILS
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
ベースタイマが接続されている APB バス番号については「10. ブロックダイヤグラム」を参照して
ください。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
113
D a t a S h e e t
14.4.12 CSIO タイミング
同期シリアル(SPI = 0, SCINV = 0)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
ボーレート
記号
端子名
tSCYC
シリアルクロック
サイクルタイム
SCK↓→SOT 遅延時間
SIN→SCK↑
tSLOVI
tIVSHI
セットアップ時間
SCK↑→SIN ホールド時間
tSHIXI
シリアルクロック
L パルス幅
SCK↓→SOT 遅延時間
SIN→SCK↑
SCK↑→SIN ホールド時間
単位
最小
最大
-
-
8
Mbps
SCKx
4tCYCP
-
ns
- 30
+ 30
ns
50
-
ns
0
-
ns
SCKx,
SOTx
内部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCKx
2tCYCP - 10
-
ns
tSHSL
SCKx
tCYCP + 10
-
ns
-
50
ns
10
-
ns
20
-
ns
tSLOVE
tIVSHE
セットアップ時間
規格値
tSLSH
シリアルクロック
H パルス幅
条件
tSHIXE
SCKx,
SOTx
外部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCK 立下り時間
tF
SCKx
-
5
ns
SCK 立上り時間
tR
SCKx
-
5
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCLKx_0 と SOTx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
114
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tSCYC
VOH
SCK
VOL
VOL
tSLOVI
VOH
VOL
SOT
tIVSHI
VIH
VIL
SIN
tSHIXI
VIH
VIL
MS ビット = 0
tSLSH
SCK
VIH
tF
VIL
tSHSL
VIL
SIN
VIH
tR
tSLOVE
SOT
VIH
VOH
VOL
tIVSHE
VIH
VIL
tSHIXE
VIH
VIL
MS ビット = 1
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
115
D a t a S h e e t
同期シリアル(SPI = 0, SCINV = 1)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
ボーレート
記号
端子名
条件
-
-
-
tSCYC
SCKx
シリアルクロック
サイクルタイム
SCK↑→SOT 遅延時間
SIN→SCK↓
tSHOVI
tIVSLI
セットアップ時間
SCK↓→SIN ホールド時間
tSLIXI
シリアルクロック
L パルス幅
SCK↑→SOT 遅延時間
SIN→SCK↓
SCK↓→SIN ホールド時間
内部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
最大
-
8
Mbps
4tCYCP
-
ns
- 30
+ 30
ns
50
-
ns
0
-
ns
SCKx
2tCYCP - 10
-
ns
tSHSL
SCKx
tCYCP + 10
-
ns
-
50
ns
10
-
ns
20
-
ns
tSHOVE
tIVSLE
セットアップ時間
SOTx
単位
最小
tSLSH
シリアルクロック
H パルス幅
SCKx,
規格値
tSLIXE
SCKx,
SOTx
外部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCK 立下り時間
tF
SCKx
-
5
ns
SCK 立上り時間
tR
SCKx
-
5
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCLKx_0 と SOTx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
116
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tSCYC
VOH
SCK
VOH
VOL
tSHOVI
VOH
VOL
SOT
tIVSLI
VIH
VIL
SIN
tSLIXI
VIH
VIL
MS ビット = 0
tSHSL
SCK
VIL
tR
tSLSH
VIH
tSHOVE
SOT
SIN
VIH
VIL
VIL
tF
VOH
VOL
tIVSLE
VIH
VIL
tSLIXE
VIH
VIL
MS ビット = 1
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
117
D a t a S h e e t
同期シリアル(SPI = 1, SCINV = 0)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
ボーレート
記号
端子名
条件
-
-
-
tSCYC
SCKx
シリアルクロック
サイクルタイム
SCK↑→SOT 遅延時間
SIN→SCK↓
tSHOVI
tIVSLI
セットアップ時間
SCK↓→SIN ホールド時間
tSLIXI
SOT→SCK↓遅延時間
tSOVLI
シリアルクロック
L パルス幅
SCK↑→SOT 遅延時間
SIN→SCK↓
SCK↓→SIN ホールド時間
SCKx,
内部シフト
SINx
クロック動作
SCKx,
SINx
SCKx,
SOTx
最大
-
8
Mbps
4tCYCP
-
ns
- 30
+ 30
ns
50
-
ns
0
-
ns
2tCYCP - 30
-
ns
SCKx
2tCYCP - 10
-
ns
tSHSL
SCKx
tCYCP + 10
-
ns
-
50
ns
10
-
ns
20
-
ns
tSHOVE
tIVSLE
セットアップ時間
SOTx
単位
最小
tSLSH
シリアルクロック
H パルス幅
SCKx,
規格値
tSLIXE
SCKx,
SOTx
外部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCK 立下り時間
tF
SCKx
-
5
ns
SCK 立上り時間
tR
SCKx
-
5
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCLKx_0 と SOTx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
118
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tSCYC
VOH
SCK
VOL
SOT
VOH
VOL
VOH
VOL
tIVSLI
tSLIXI
VIH
VIL
SIN
VOL
tSHOVI
tSOVLI
VIH
VIL
MS ビット = 0
tSLSH
tSHSL
SCK
VIH
SOT
*V
VIL
VIH
VIL
tF
tR
VIH
tSHOVE
VOH
VOL
OH
VOL
SIN
tIVSLE
tSLIXE
VIH
VIL
VIH
VIL
MS ビット = 1
*: TDR レジスタにデータをライトすると変化
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
119
D a t a S h e e t
同期シリアル(SPI = 1, SCINV = 1)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
ボーレート
記号
端子名
条件
-
-
-
tSCYC
SCKx
シリアルクロック
サイクルタイム
SCK↓→SOT 遅延時間
SIN→SCK↑
tSLOVI
tIVSHI
セットアップ時間
SCK↑→SIN ホールド時間
tSHIXI
SOT→SCK↑遅延時間
tSOVHI
シリアルクロック
L パルス幅
SCK↓→SOT 遅延時間
SIN→SCK↑
SCK↑→SIN ホールド時間
SCKx,
内部シフト
SINx
クロック動作
SCKx,
SINx
SCKx,
SOTx
最大
-
8
Mbps
4tCYCP
-
ns
- 30
+ 30
ns
50
-
ns
0
-
ns
2tCYCP - 30
-
ns
SCKx
2tCYCP - 10
-
ns
tSHSL
SCKx
tCYCP + 10
-
ns
-
50
ns
10
-
ns
20
-
ns
tSLOVE
tIVSHE
セットアップ時間
SOTx
単位
最小
tSLSH
シリアルクロック
H パルス幅
SCKx,
規格値
tSHIXE
SCKx,
SOTx
外部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCK 立下り時間
tF
SCKx
-
5
ns
SCK 立上り時間
tR
SCKx
-
5
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
本規格は同リロケート・ポート番号のみの保証です。
例えば SCLKx_0 と SOTx_1 の組み合わせは保証外です。
−
外部負荷容量 CL = 30 pF
120
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tSCYC
SCK
VOH
tSOVHI
SOT
tSLOVI
VOH
VOL
VOH
VOL
tSHIXI
tIVSHI
VIH
VIL
SIN
VOH
VOL
VIH
VIL
MS ビット = 0
VIL
SOT
SIN
tSHSL
tR
SCK
VIH
tSLSH
VIH
VIL
tF
VIL
VIH
tSLOVE
VOH
VOL
VOH
VOL
tIVSHE
tSHIXE
VIH
VIL
VIH
VIL
MS ビット = 1
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
121
D a t a S h e e t
同期シリアル
チップセレクト使用時(SPI = 1, SCINV = 0, MS=0, CSLVL=1)
(VCC = 2.7V ~ 3.6V, VSS = 0V)
項目
記号
条件
SCS↓→SCK↓セットアップ時間
tCSSI
内部
SCK↑→SCS↑ホールド時間
tCSHI
SCS ディセレクト時間
tCSDI
SCS↓→SCK↓セットアップ時間
tCSSE
SCK↑→SCS↑ホールド時間
tCSHE
SCS ディセレクト時間
tCSDE
SCS↓→SOT 遅延時間
tDSE
SCS↑→SOT 遅延時間
tDEE
規格値
単位
最小
最大
(*1)-50
(*1)+0
ns
ns
シフト
(*2)+0
(*2)+50
クロック
(*3)-50
(*3)+50
動作
+5tCYCP
+5tCYCP
3tCYCP+30
-
ns
外部
シフト
クロック
動作
ns
0
-
ns
3tCYCP+30
-
ns
-
40
ns
0
-
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリ
フェラルマニュアル 本編(MN709-00001)』を参照してください。
−
外部負荷容量 CL = 30 pF
122
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
SCS 出力
tCSDI
tCSSI
tCSHI
SCK 出力
SOT
(SPI=0)
SOT
(SPI=1)
SCS 入力
tCSDE
tCSSE
tCSHE
SCK 入力
tDEE
SOT
(SPI=0)
tDSE
SOT
(SPI=1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
123
D a t a S h e e t
同期シリアル
チップセレクト使用時(SPI = 1, SCINV = 1, MS=0, CSLVL=1)
(VCC = 2.7V ~ 3.6V, VSS = 0V)
項目
記号
SCS↓→SCK↑セットアップ時間
tCSSI
SCK↓→SCS↑ホールド時間
tCSHI
条件
内部シフト
クロック
動作
規格値
単位
最小
最大
(*1)-50
(*1)+0
ns
ns
(*2)+0
(*2)+50
(*3)-50
(*3)+50
+5tCYCP
+5tCYCP
3tCYCP+30
-
ns
SCS ディセレクト時間
tCSDI
SCS↓→SCK↑セットアップ時間
tCSSE
SCK↓→SCS↑ホールド時間
tCSHE
外部シフト
0
-
ns
SCS ディセレクト時間
tCSDE
クロック
3tCYCP+30
-
ns
SCS↓→SOT 遅延時間
tDSE
動作
-
40
ns
SCS↑→SOT 遅延時間
tDEE
0
-
ns
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリ
フェラルマニュアル 本編(MN709-00001)』を参照してください。
−
外部負荷容量 CL = 30 pF
124
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
SCS 出力
tCSDI
tCSSI
tCSHI
SCK 出力
SOT
(SPI=0)
SOT
(SPI=1)
SCS 入力
tCSDE
tCSSE
tCSHE
SCK 入力
tDEE
SOT
(SPI=0)
tDSE
SOT
(SPI=1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
125
D a t a S h e e t
同期シリアル
チップセレクト使用時(SPI = 1, SCINV = 0, MS=0, CSLVL=0)
(VCC = 2.7V ~ 3.6V, VSS = 0V)
項目
記号
SCS↑→SCK↓セットアップ時間
tCSSI
SCK↑→SCS↓ホールド時間
tCSHI
条件
内部シフト
クロック
動作
規格値
単位
最小
最大
(*1)-50
(*1)+0
ns
ns
(*2)+0
(*2)+50
(*3)-50
(*3)+50
+5tCYCP
+5tCYCP
3tCYCP+30
-
ns
SCS ディセレクト時間
tCSDI
SCS↑→SCK↓セットアップ時間
tCSSE
SCK↑→SCS↓ホールド時間
tCSHE
外部シフト
0
-
ns
SCS ディセレクト時間
tCSDE
クロック
3tCYCP+30
-
ns
SCS↑→SOT 遅延時間
tDSE
動作
-
40
ns
SCS↓→SOT 遅延時間
tDEE
0
-
ns
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリ
フェラルマニュアル 本編(MN709-00001)』を参照してください。
−
外部負荷容量 CL = 30 pF
126
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tCSDI
SCS 出力
tCSSI
tCSHI
SCK 出力
SOT
(SPI=0)
SOT
(SPI=1)
tCSDE
SCS 入力
tCSSE
tCSHE
SCK 入力
tDEE
SOT
(SPI=0)
SOT
tDSE
(SPI=1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
127
D a t a S h e e t
同期シリアル
チップセレクト使用時(SPI = 1, SCINV = 1, MS=0, CSLVL=0)
(VCC = 2.7V ~ 3.6V, VSS = 0V)
項目
記号
SCS↑→SCK↑セットアップ時間
tCSSI
SCK↓→SCS↓ホールド時間
tCSHI
条件
内部シフト
クロック
動作
規格値
単位
最小
最大
(*1)-50
(*1)+0
ns
ns
(*2)+0
(*2)+50
(*3)-50
(*3)+50
+5tCYCP
+5tCYCP
3tCYCP+30
-
ns
SCS ディセレクト時間
tCSDI
SCS↑→SCK↑セットアップ時間
tCSSE
SCK↓→SCS↓ホールド時間
tCSHE
外部シフト
0
-
ns
SCS ディセレクト時間
tCSDE
クロック
3tCYCP+30
-
ns
SCS↑→SOT 遅延時間
tDSE
動作
-
40
ns
SCS↓→SOT 遅延時間
tDEE
0
-
ns
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリ
フェラルマニュアル 本編(MN709-00001)』を参照してください。
−
外部負荷容量 CL = 30 pF
128
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tCSDI
SCS 出力
tCSSI
tCSHI
SCK 出力
SOT
(SPI=0)
SOT
(SPI=1)
SCS 入力
tCSDE
tCSSE
tCSHE
SCK 入力
tDEE
SOT
(SPI=0)
SOT
tDSE
(SPI=1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
129
D a t a S h e e t
高速同期シリアル(SPI = 0, SCINV = 0)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
ボーレート
記号
端子名
条件
-
-
-
tSCYC
SCKx
シリアルクロック
サイクルタイム
SCK↓→SOT 遅延時間
SIN→SCK↑
tSLOVI
tIVSHI
セットアップ時間
SCK↑→SIN ホールド時間
tSHIXI
シリアルクロック
L パルス幅
SCK↓→SOT 遅延時間
SIN→SCK↑
SCK↑→SIN ホールド時間
内部シフト
SCKx,
クロック動作
SINx
-
25
Mbps
4tCYCP
-
ns
- 10
+ 10
ns
-
ns
5
-
ns
14
12.5*
SCKx,
SINx
SCKx
2tCYCP - 5
-
ns
tSHSL
SCKx
tCYCP + 10
-
ns
-
15
ns
5
-
ns
5
-
ns
tSLOVE
tIVSHE
セットアップ時間
SOTx
単位
最大
tSLSH
シリアルクロック
H パルス幅
SCKx,
規格値
最小
tSHIXE
SCKx,
SOTx
外部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCK 立下り時間
tF
SCKx
-
5
ns
SCK 立上り時間
tR
SCKx
-
5
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
本規格は以下の端子のみの保証です。
・SIN6_0, SOT6_0, SCK6_0, SCS60_0
−
外部負荷容量 CL = 30 pF 時 (*は CL=10 pF 時)
130
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tSCYC
VOH
SCK
VOL
VOL
tSLOVI
VOH
VOL
SOT
tIVSHI
VIH
VIL
SIN
tSHIXI
VIH
VIL
MS ビット = 0
tSLSH
SCK
VIH
tF
SOT
VIL
tSHSL
VIL
VIH
tR
tSLOVE
SIN
VIH
VOH
VOL
tIVSHE
VIH
VIL
tSHIXE
VIH
VIL
MS ビット = 1
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
131
D a t a S h e e t
高速同期シリアル(SPI = 0, SCINV = 1)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
ボーレート
記号
端子名
条件
-
-
-
tSCYC
SCKx
シリアルクロック
サイクルタイム
SCK↑→SOT 遅延時間
SIN→SCK↓
tSHOVI
tIVSLI
セットアップ時間
SCK↓→SIN ホールド時間
tSLIXI
シリアルクロック
L パルス幅
SCK↑→SOT 遅延時間
SIN→SCK↓
SCK↓→SIN ホールド時間
内部シフト
SCKx,
クロック動作
SINx
最大
-
25
Mbps
4tCYCP
-
ns
- 10
+ 10
ns
-
ns
5
-
ns
14
12.5*
SCKx,
SINx
SCKx
2tCYCP - 5
-
ns
tSHSL
SCKx
tCYCP + 10
-
ns
-
15
ns
5
-
ns
5
-
ns
tSHOVE
tIVSLE
セットアップ時間
SOTx
単位
最小
tSLSH
シリアルクロック
H パルス幅
SCKx,
規格値
tSLIXE
SCKx,
SOTx
外部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCK 立下り時間
tF
SCKx
-
5
ns
SCK 立上り時間
tR
SCKx
-
5
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
本規格は以下の端子のみの保証です。
・SIN6_0, SOT6_0, SCK6_0, SCS60_0
−
外部負荷容量 CL = 30 pF 時 (*は CL=10 pF 時)
132
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tSCYC
VOH
SCK
VOH
VOL
tSHOVI
VOH
VOL
SOT
tIVSLI
VIH
VIL
SIN
tSLIXI
VIH
VIL
MS ビット = 0
tSHSL
SCK
VIL
tR
tSLSH
VIH
tSHOVE
SOT
SIN
VIH
VIL
VIL
tF
VOH
VOL
tIVSLE
VIH
VIL
tSLIXE
VIH
VIL
MS ビット = 1
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
133
D a t a S h e e t
高速同期シリアル(SPI = 1, SCINV = 0)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
ボーレート
記号
端子名
条件
-
-
-
tSCYC
SCKx
シリアルクロック
サイクルタイム
SCK↑→SOT 遅延時間
SIN→SCK↓
tSHOVI
tIVSLI
セットアップ時間
SCK↓→SIN ホールド時間
tSLIXI
SOT→SCK↓遅延時間
tSOVLI
シリアルクロック
L パルス幅
SCK↑→SOT 遅延時間
SIN→SCK↓
SCK↓→SIN ホールド時間
最大
-
25
Mbps
4tCYCP
-
ns
- 10
+ 10
ns
-
ns
5
-
ns
2tCYCP - 10
-
ns
SCKx,
内部シフト
14
SINx
クロック動作
12.5*
SCKx,
SINx
SCKx,
SOTx
SCKx
2tCYCP - 5
-
ns
tSHSL
SCKx
tCYCP + 10
-
ns
-
15
ns
5
-
ns
5
-
ns
tSHOVE
tIVSLE
セットアップ時間
SOTx
単位
最小
tSLSH
シリアルクロック
H パルス幅
SCKx,
規格値
tSLIXE
SCKx,
SOTx
外部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCK 立下り時間
tF
SCKx
-
5
ns
SCK 立上り時間
tR
SCKx
-
5
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
本規格は以下の端子のみの保証です。
−
・SIN6_0, SOT6_0, SCK6_0, SCS60_0
−
外部負荷容量 CL = 30 pF 時 (*は CL=10 pF 時)
134
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tSCYC
VOH
SCK
VOL
SOT
VOH
VOL
VOH
VOL
tIVSLI
tSLIXI
VIH
VIL
SIN
VOL
tSHOVI
tSOVLI
VIH
VIL
MS ビット = 0
tSLSH
tSHSL
SCK
VIH
SOT
*V
VIL
VIH
VIL
tF
tR
VIH
tSHOVE
VOH
VOL
OH
VOL
SIN
tIVSLE
tSLIXE
VIH
VIL
VIH
VIL
MS ビット = 1
*: TDR レジスタにデータをライトすると変化
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
135
D a t a S h e e t
高速同期シリアル(SPI = 1, SCINV = 1)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
ボーレート
記号
端子名
条件
-
-
-
tSCYC
SCKx
シリアルクロック
サイクルタイム
SCK↓→SOT 遅延時間
SIN→SCK↑
tSLOVI
tIVSHI
セットアップ時間
SCK↑→SIN ホールド時間
tSHIXI
SOT→SCK↑遅延時間
tSOVHI
シリアルクロック
L パルス幅
SCK↓→SOT 遅延時間
SIN→SCK↑
SCK↑→SIN ホールド時間
最大
-
25
Mbps
4tCYCP
-
ns
- 10
+ 10
ns
-
ns
5
-
ns
2tCYCP - 10
-
ns
SCKx,
内部シフト
14
SINx
クロック動作
12.5*
SCKx,
SINx
SCKx,
SOTx
SCKx
2tCYCP - 5
-
ns
tSHSL
SCKx
tCYCP + 10
-
ns
-
15
ns
5
-
ns
5
-
ns
tSLOVE
tIVSHE
セットアップ時間
SOTx
単位
最小
tSLSH
シリアルクロック
H パルス幅
SCKx,
規格値
tSHIXE
SCKx,
SOTx
外部シフト
SCKx,
クロック動作
SINx
SCKx,
SINx
SCK 立下り時間
tF
SCKx
-
5
ns
SCK 立上り時間
tR
SCKx
-
5
ns
＜注意事項＞
−
CLK 同期モード時の交流規格です。
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
本規格は以下の端子のみの保証です。
・SIN6_0, SOT6_0, SCK6_0, SCS60_0
−
外部負荷容量 CL = 30 pF 時 (*は CL=10 pF 時)
136
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tSCYC
SCK
VOH
tSOVHI
SOT
tSLOVI
VOH
VOL
VOH
VOL
tSHIXI
tIVSHI
VIH
VIL
SIN
VOH
VOL
VIH
VIL
MS ビット = 0
VIL
SOT
SIN
tSHSL
tR
SCK
VIH
tSLSH
VIH
VIL
tF
VIL
VIH
tSLOVE
VOH
VOL
VOH
VOL
tIVSHE
tSHIXE
VIH
VIL
VIH
VIL
MS ビット = 1
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
137
D a t a S h e e t
高速同期シリアル
チップセレクト使用時(SPI = 1, SCINV = 0, MS=0, CSLVL=1)
(VCC = 2.7V ~ 3.6V, VSS = 0V)
項目
記号
条件
SCS↓→SCK↓セットアップ時間
tCSSI
内部
SCK↑→SCS↑ホールド時間
tCSHI
SCS ディセレクト時間
tCSDI
SCS↓→SCK↓セットアップ時間
tCSSE
SCK↑→SCS↑ホールド時間
tCSHE
SCS ディセレクト時間
tCSDE
SCS↓→SOT 遅延時間
tDSE
SCS↑→SOT 遅延時間
tDEE
規格値
単位
最小
最大
(*1)-20
(*1)+0
ns
ns
シフト
(*2)+0
(*2)+20
クロック
(*3)-20
(*3)+20
動作
+5tCYCP
+5tCYCP
3tCYCP+15
-
ns
外部
シフト
クロック
動作
ns
0
-
ns
3tCYCP+15
-
ns
-
25
ns
0
-
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリ
フェラルマニュアル 本編(MN709-00001)』を参照してください。
−
外部負荷容量 CL = 30 pF 時
138
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
SCS 出力
tCSDI
tCSSI
tCSHI
SCK 出力
SOT
(SPI=0)
SOT
(SPI=1)
SCS 入力
tCSDE
tCSSE
tCSHE
SCK 入力
tDEE
SOT
(SPI=0)
tDSE
SOT
(SPI=1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
139
D a t a S h e e t
高速同期シリアル
チップセレクト使用時(SPI = 1, SCINV = 1, MS=0, CSLVL=1)
(VCC = 2.7V ~3.6V, VSS = 0V)
項目
記号
SCS↓→SCK↑セットアップ時間
tCSSI
SCK↓→SCS↑ホールド時間
tCSHI
条件
内部シフト
クロック
動作
規格値
単位
最小
最大
(*1)-20
(*1)+0
ns
ns
(*2)+0
(*2)+20
(*3)-20
(*3)+20
+5tCYCP
+5tCYCP
3tCYCP+15
-
ns
SCS ディセレクト時間
tCSDI
SCS↓→SCK↑セットアップ時間
tCSSE
SCK↓→SCS↑ホールド時間
tCSHE
外部シフト
0
-
ns
SCS ディセレクト時間
tCSDE
クロック
3tCYCP+15
-
ns
SCS↓→SOT 遅延時間
tDSE
動作
-
25
ns
SCS↑→SOT 遅延時間
tDEE
0
-
ns
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリ
フェラルマニュアル 本編(MN709-00001)』を参照してください。
−
外部負荷容量 CL = 30 pF 時
140
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
SCS 出力
tCSDI
tCSSI
tCSHI
SCK 出力
SOT
(SPI=0)
SOT
(SPI=1)
SCS 入力
tCSDE
tCSSE
tCSHE
SCK 入力
tDEE
SOT
(SPI=0)
tDSE
SOT
(SPI=1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
141
D a t a S h e e t
高速同期シリアル
チップセレクト使用時(SPI = 1, SCINV = 0, MS=0, CSLVL=0)
(VCC = 2.7V ~ 3.6V, VSS = 0V)
項目
記号
SCS↑→SCK↓セットアップ時間
tCSSI
SCK↑→SCS↓ホールド時間
tCSHI
条件
内部シフト
クロック
動作
規格値
単位
最小
最大
(*1)-20
(*1)+0
ns
ns
(*2)+0
(*2)+20
(*3)-20
(*3)+20
+5tCYCP
+5tCYCP
3tCYCP+15
-
ns
SCS ディセレクト時間
tCSDI
SCS↑→SCK↓セットアップ時間
tCSSE
SCK↑→SCS↓ホールド時間
tCSHE
外部シフト
0
-
ns
SCS ディセレクト時間
tCSDE
クロック
3tCYCP+15
-
ns
SCS↑→SOT 遅延時間
tDSE
動作
-
25
ns
SCS↓→SOT 遅延時間
tDEE
0
-
ns
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリ
フェラルマニュアル 本編(MN709-00001)』を参照してください。
−
外部負荷容量 CL = 30 pF 時
142
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tCSDI
SCS 出力
tCSSI
tCSHI
SCK 出力
SOT
(SPI=0)
SOT
(SPI=1)
tCSDE
SCS 入力
tCSSE
tCSHE
SCK 入力
tDEE
SOT
(SPI=0)
SOT
tDSE
(SPI=1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
143
D a t a S h e e t
同期シリアル
チップセレクト使用時(SPI = 1, SCINV = 1, MS=0, CSLVL=0)
(VCC = 2.7V ~ 3.6V, VSS = 0V)
項目
記号
SCS↑→SCK↑セットアップ時間
tCSSI
SCK↓→SCS↓ホールド時間
tCSHI
条件
内部シフト
クロック
動作
規格値
単位
最小
最大
(*1)-20
(*1)+0
ns
ns
(*2)+0
(*2)+20
(*3)-20
(*3)+20
+5tCYCP
+5tCYCP
3tCYCP+15
-
ns
SCS ディセレクト時間
tCSDI
SCS↑→SCK↑セットアップ時間
tCSSE
SCK↓→SCS↓ホールド時間
tCSHE
外部シフト
0
-
ns
SCS ディセレクト時間
tCSDE
クロック
3tCYCP+15
-
ns
SCS↑→SOT 遅延時間
tDSE
動作
-
40
ns
SCS↓→SOT 遅延時間
tDEE
0
-
ns
ns
(*1): CSSU ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*2): CSHD ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
(*3): CSDS ビット値×シリアルチップセレクトタイミング動作クロック周期 [ns]
＜注意事項＞
−
tCYCP は、APB バスクロックのサイクル時間です。
マルチファンクションシリアルが接続されている APB バス番号については「10. ブロックダイヤグ
ラム」を参照してください。
−
CSSU, CSHD, CSDS, シリアルチップセレクトタイミング動作クロックは『FM4 ファミリ ペリ
フェラルマニュアル 本編(MN709-00001)』を参照してください。
−
外部負荷容量 CL = 30 pF 時
144
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tCSDI
SCS 出力
tCSSI
tCSHI
SCK 出力
SOT
(SPI=0)
SOT
(SPI=1)
SCS 入力
tCSDE
tCSSE
tCSHE
SCK 入力
tDEE
SOT
(SPI=0)
SOT
tDSE
(SPI=1)
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
145
D a t a S h e e t
外部クロック(EXT = 1) : 非同期時のみ
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
シリアルクロック L パルス幅
tSLSH
シリアルクロック H パルス幅
tSHSL
SCK 立下り時間
tF
SCK 立上り時間
tR
CL = 30 pF
tR
V IL
CONFIDENTIAL
VIH
単位
最小
最大
tCYCP + 10
-
ns
tCYCP + 10
-
ns
-
5
ns
-
5
ns
tSHSL
SCK
146
規格値
条件
tF
tSLSH
VIH
V IL
備考
V IL
VIH
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.4.13 外部入力タイミング
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
端子名
条件
規格値
最小
最大
単位
A/D コンバータトリガ
ADTGx
FRCKx
入力
-
*1
-
2tCYCP
ns
入力パルス幅
DTTIxX
インプットキャプチャ
-
*1
-
ns
波形ジェネレータ
-
ns
外部割込み,
*2
-
ns
*3
-
ns
2tCYCP
tINL
INT00～INT15,
NMIX
WKUPx
フリーランタイマ入力
クロック
ICxx
tINH,
備考
2tCYCP + 100
*1
500
-
500
NMI
ディープスタンバイウェイク
アップ
*1: tCYCP は APB バスクロックのサイクル時間です(APB バスクロックがタイマモードまたはストップモードで停止する
場合を除く)。多機能タイマ、外部割込みが接続されている APB バス番号については「10. ブロックダイヤグラム」
を参照してください。
*2: タイマモードとストップモード時
*3: ディープスタンバイ RTC モード, ディープスタンバイストップモード時
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
147
D a t a S h e e t
14.4.14 クアッドカウンタ タイミング
(VCC = AVCC = 2.7V～3.6V, VSS = AVSS = 0V, TA = - 40°C～+ 105°C)
項目
規格値
記号
条件
tAHL
-
AIN 端子 L 幅
tALL
-
BIN 端子 H 幅
tBHL
-
BIN 端子 L 幅
tBLL
-
tAUBU
PC_Mode2 または PC_Mode3
tBUAD
PC_Mode2 または PC_Mode3
tADBD
PC_Mode2 または PC_Mode3
tBDAU
PC_Mode2 または PC_Mode3
tBUAU
PC_Mode2 または PC_Mode3
tAUBD
PC_Mode2 または PC_Mode3
tBDAD
PC_Mode2 または PC_Mode3
tADBU
PC_Mode2 または PC_Mode3
ZIN 端子 H 幅
tZHL
QCR:CGSC=0
ZIN 端子 L 幅
tZLL
QCR:CGSC=0
tZABE
QCR:CGSC=1
tABEZ
QCR:CGSC=1
AIN 端子 H 幅
AINH レベルから
BIN 立上りまでの時間
BINH レベルから
AIN 立下りまでの時間
AINL レベルから
BIN 立下りまでの時間
BINL レベルから
AIN 立上りまでの時間
BINH レベルから
AIN 立上りまでの時間
AINH レベルから
BIN 立下りまでの時間
BINL レベルから
AIN 立下りまでの時間
AINL レベルから
BIN 立上りまでの時間
ZIN レベル確定から
AIN/BIN 立下り立上りまでの時間
AIN/BIN 立下り立上りから
ZIN レベル確定までの時間
最小値
最大値
2tCYCP*
-
単位
ns
*: tCYCP は APB バスクロックのサイクル時間です (タイマモード, ストップモード時を除く)。クアッドカウンタが接続
されている APB バス番号については「10. ブロックダイヤグラム」を参照してください。
tALL
tAHL
AIN
tAUBU
tADBD
tBUAD
tBDAU
BIN
tBHL
148
CONFIDENTIAL
tBLL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
tBLL
tBHL
BIN
tBUAU
tBDAD
tAUBD
tADBU
AIN
tAHL
tALL
ZIN
ZIN
AIN/BIN
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
149
D a t a S h e e t
14.4.15 I2C タイミング
Standard-mode, Fast-mode
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
Standard-mode
条件
Fast-mode
単位
最小
最大
最小
最大
fSCL
0
100
0
400
kHz
tHDSTA
4.0
-
0.6
-
μs
SCL クロック L 幅
tLOW
4.7
-
1.3
-
μs
SCL クロック H 幅
tHIGH
4.0
-
0.6
-
μs
tSUSTA
4.7
-
0.6
-
μs
SCL クロック周波数
備考
(反復)「スタート」条件
ホールド時間
SDA↓→SCL↓
反復「スタート」条件
セットアップ時間
SCL↑→SDA↓
CL = 30pF,
データホールド時間
SCL↓→SDA↓↑
tHDDAT
*1
R = (Vp/IOL)
データセットアップ時間
SDA↓↑→SCL↑
0
3.45
*2
0
0.9
*3
μs
tSUDAT
250
-
100
-
ns
tSUSTO
4.0
-
0.6
-
μs
tBUF
4.7
-
1.3
-
μs
*4
-
ns
*4
-
ns
*4
-
ns
*4
-
ns
「ストップ」条件
セットアップ時間
SCL↑→SDA↑
「ストップ」条件と
「スタート」条件との間のバスフ
リー時間
2MHz ≦
tCYCP＜40MHz
40MHz ≦
ノイズフィルタ
tSP
tCYCP＜60MHz
60MHz ≦
tCYCP＜80MHz
80MHz ≦
tCYCP≦100MHz
2 tCYCP
4 tCYCP
*4
-
2 tCYCP
*4
-
4 tCYCP
*4
-
6 tCYCP
*4
-
8 tCYCP
*5
6 tCYCP
8 tCYCP
*1: R, CL は SCL, SDA ラインのプルアップ抵抗, 負荷容量です。Vp はプルアップ抵抗の電源電圧、IOL は VOL 保証電
流を示します。
*2: 最大 tHDDAT は少なくともデバイスの SCL 信号の L 区間(tLOW)を延長していないということを満たしていなければな
りません。
*3: 高速モード I2C バスデバイスは標準モード I2C バスシステムに使用できますが、要求される条件 tSUDAT≧250 ns を満
足しなければなりません。
*4: tCYCP は、APB バスクロックのサイクル時間です。
I2C が接続されている APB バス番号については「10. ブロックダイヤグラム」を参照してください。
Standard-mode 使用時は、周辺バスクロックを 2 MHz 以上に設定してください。
Fast-mode 使用時は、周辺バスクロックを 8 MHz 以上に設定してください。
*5: ノイズフィルタ時間はレジスタの設定により切り替えることができます。
APB バスクロック周波数に応じて、ノイズフィルタ段数の変更をしてください。
150
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
Fast-mode plus (Fm+)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
SCL クロック周波数
記号
Fast-mode plus(Fm+)*6
条件
単位
最小
最大
fSCL
0
1000
kHz
tHDSTA
0.26
-
μs
備考
(反復)「スタート」条件
ホールド時間
SDA↓→SCL↓
SCL クロック L 幅
tLOW
0.5
-
μs
SCL クロック H 幅
tHIGH
0.26
-
μs
tSUSTA
0.26
-
μs
反復「スタート」条件
セットアップ時間
SCL↑→SDA↓
CL = 30 pF,
データホールド時間
SCL↓→SDA↓↑
*1
0
0.45
*2, *3
μs
tSUDAT
50
-
ns
tSUSTO
0.26
-
μs
tBUF
0.5
-
μs
*4
-
ns
*4
-
ns
tHDDAT
R = (Vp/IOL)
データセットアップ時間
SDA↓↑→SCL↑
「ストップ」条件
セットアップ時間
SCL↑→SDA↑
「ストップ」条件と
「スタート」条件との間のバスフ
リー時間
60 MHz ≦
ノイズフィルタ
tSP
tCYCP＜80 MHz
80 MHz ≦
tCYCP≦100 MHz
6 tCYCP
*5
8 tCYCP
*1: R, CL は SCL, SDA ラインのプルアップ抵抗, 負荷容量です。Vp はプルアップ抵抗の電源電圧、IOL は VOL 保証電流を
示します。
*2: 最大 tHDDAT は少なくともデバイスの SCL 信号の L 区間(tLOW)を延長していないということを満たしていなければな
りません。
*3: Fast-mode I2C バスデバイスは Standard-mode I2C バスシステムに使用できますが、要求される条件 tSUDAT≧250 ns を満
足しなければなりません。
*4: tCYCP は、APB バスクロックのサイクル時間です。
I2C が接続されている APB バス番号については「10. ブロックダイヤグラム」を参照してください。
Fast-mode plus (Fm+)使用時は、周辺バスクロックを 64 MHz 以上に設定してください。
*5: ノイズフィルタ時間はレジスタの設定により切り替えることができます。
APB バスクロック周波数に応じて、ノイズフィルタ段数の変更をしてください。
*6: Fast-mode plus (Fm+)使用時は、I/O 端子を EPFR レジスタにて I2C Fm+に対応したモードに設定してください。
詳細は『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』の『Chapter 12: I/O ポート』の章を参照して
ください。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
151
D a t a S h e e t
SDA
SCL
152
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.4.16 SD カードインタフェースタイミング
Default-Speed mode
クロック CLK (規格は VIH, VIL レベルでの値となります。)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
端子名
fPP
S_CLK
クロック周波数識別モード
fOD
S_CLK
クロック低時間
tWL
S_CLK
クロック高時間
tWH
S_CLK
クロック立上り時間
tTLH
S_CLK
クロック立下り時間
tTHL
S_CLK
クロック周波数
データ転送モード
規格値
条件
CCARD≦10 pF
単位
最小
最大
0
25
MHz
0*/100
400
kHz
10
-
ns
10
-
ns
-
10
ns
-
10
ns
(1 card)
*: 0 Hz はクロック停止を示します。継続動作させる場合、最小周波数となります。
Card 入力 CMD, DAT (クロックの項目を参照してください。)
項目
記号
入力セットアップ時間
tISU
入力ホールド時間
tIH
端子名
規格値
条件
S_CMD,
S_DATA3:0
CCARD≦10 pF
S_CMD,
(1 card)
S_DATA3:0
単位
最小
最大
5
-
ns
5
-
ns
Card 出力 CMD, DAT (クロックの項目を参照してください。)
項目
記号
データ転送モード時の
tODLY
出力遅延時間
識別モード時の出力遅延時間
tODLY
端子名
規格値
条件
S_CMD,
S_DATA3:0
CCARD≦40 pF
S_CMD,
(1 card)
S_DATA3:0
14
ns
0
50
ns
VIH
VIL
VIL
tTLH
tIH
tISU
S_CMD,
S_DATA3:0
(Card Input)
0
VIH
VIH
tTHL
最大
tWH
tWL
S_CLK
(SD Clock)
VIH
VIH
VIL
VIL
tODLY(Min)
tODLY(Max)
S_CMD,
S_DATA3:0
(Card Output)
単位
最小
VOH
VOH
VOL
VOL
Defalt-Speed Mode
＜注意事項＞
−
本製品は Host です。Card Input が Host Output, Card Output が Host Input に対応します。
−
Clock 周波数(fPP)は『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』の『Chapter 15:
SD カードインタフェース』を参照してください。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
153
D a t a S h e e t
High-Speed mode
クロック CLK (規格は VIH, VIL レベルでの値となります。)
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
端子名
fPP
S_CLK
tWL
S_CLK
クロック高時間
tWH
S_CLK
クロック立上り時間
tTLH
S_CLK
クロック立下り時間
tTHL
S_CLK
クロック周波数
データ転送モード
クロック低時間
規格値
条件
単位
最小
最大
0
50
MHz
CCARD≦10 pF
7
-
ns
(1 card)
7
-
ns
-
3
ns
-
3
ns
Card 入力 CMD, DAT (クロックの項目を参照してください。)
項目
記号
入力セットアップ時間
tISU
入力ホールド時間
tIH
端子名
規格値
条件
S_CMD,
S_DATA3:0
CCARD≦10 pF
S_CMD,
(1 card)
S_DATA3:0
単位
最小
最大
6
-
ns
2
-
ns
Card 出力 CMD, DAT (クロックの項目を参照してください。)
項目
記号
データ転送モード時の
tODLY
出力遅延時間
出力ホールド時間
tOH
配線間のシステム総容量
CL
端子名
条件
規格値
S_CMD,
CCARD≦40 pF
S_DATA3:0
(1card)
S_CMD,
CCARD≧15 pF
S_DATA3:0
(1 card)
-
1 card
単位
最小
最大
0
14
ns
2.5
-
ns
-
40
pF
*: 厳しいタイミングを満たすために、Host は 1 枚のカードのみ動作させるものとします。
tWH
tWL
S_CLK
(SD Clock)
50%VCC
VIH
VIH
tTHL
VIL
VIL
50%VCC
tTLH
tIH
tISU
S_CMD,
S_DATA3:0
(Card Input)
S_CMD,
S_DATA3:0
(Card Output)
tODLY(Max)
VIH
VIH
VIH
VIL
VIL
tOH(Min)
VOH
VOH
VOL
VOL
High-Speed Mode
＜注意事項＞
−
本製品は Host です。Card Input が Host Output, Card Output が Host Input に対応します。
−
Clock 周波数(fPP)は『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』の『Chapter 15:
SD カードインタフェース』を参照してください。
154
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.4.17 ETM タイミング
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
データホールド
tETMH
TRACECLK
端子名
TRACECLK,
TRACED[3:0]
1/tTRACE
周波数
条件
規格値
単位
最小
最大
-
2
15
ns
-
-
32
MHz
-
31.25
-
ns
備考
TRACECLK
TRACECLK
tTRACE
クロック周期
＜注意事項＞
−
外部負荷容量 CL=30 pF 時
HCLK
TRACECLK
TRACED[3:0]
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
155
D a t a S h e e t
14.4.18 JTAG タイミング
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
TMS, TDI
tJTAGS
セットアップ時間
TMS, TDI
tJTAGH
ホールド時間
TDO 遅延時間
tJTAGD
端子名
TCK,
TMS, TDI
TCK,
TMS, TDI
TCK,
TDO
条件
規格値
単位
最小
最大
-
15
-
ns
-
15
-
ns
-
-
45
ns
備考
＜注意事項＞
−
外部負荷容量 CL = 30 pF
TCK
TMS/TDI
TDO
156
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.4.19 I2S タイミング
マスタモードタイミング
(VCC = 2.7V～3.6V, VSS = 0V)
項目
出力周波数
出力クロックパルス幅
記号
端子名
条件
tMCYC
I2SCK
-
I2SCK
-
tMHW
tMLW
I2SCK→I2SWS
遅延時間
I2SCK→I2SDO
遅延時間*
I2SDI→I2SCK
単位
最小
最大
-
12.288
MHz
45
55
%
45
55
%
tDFS
I2SCK, I2SWS
-
0
24.0
ns
tDDO
I2SCK, I2SDO
-
0
24.0
ns
-
25.0
-
ns
-
0
-
ns
-
-
5
ns
-
-
5
ns
tHSDI
セットアップ時間
規格値
備考
I2SCK, I2SDI
I2SDI→I2SCK
tHDI
ホールド時間
入力信号立上り時間
入力信号立下り時間
tRI
tFI
I2SDI
*: 送信フレームの最初のビットを除く
＜注意事項＞
−
外部負荷容量 CL = 20 pF
−
I2SWS=48 kHz, I2MCLK=256 × I2SWS 時。
フレーム同期信号(I2SWS)は、48 kHz, 32 kHz, 16 kHz を設定可能です。
詳細は、
『FM4 ファミリ ペリフェラルマニュアル 通信マクロ編(MN709-00004)』の『Chapter 7-2:
2
I S(Inter-IC Sound bus)インタフェース』を参照してください。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
157
D a t a S h e e t
t MCYC
tMHW
I2SCK (CPOL=0)
tMLW
I2SCK (CPOL=1)
tDFS
I2SWS
(FSPH=0, FSLN=0)
tDFS
tDFS
tDFS
I2SWS
(FSPH=1, FSLN=0)
tDFS
tDFS
I2SWS
(FSPH=0, FSLN=1)
tDFS
tDFS
I2SWS
(FSPH=1, FSLN=1)
tDDO
I2SDO
tSDI
tHDI
tSDI
tHDI
I2SDI
(SMPL=0)
tSDI
tHDI
I2SDI
(SMPL=1)
＜注意事項＞
−
CPOL, FSPH, FSLIN, SMPL は『FM4 ファミリ ペリフェラルマニュアル 通信マクロ編
2
(MN709-00004)』の『Chapter 7-2: I S(Inter-IC Sound bus)インタフェース』を参照してください。
I2SDI
0. 8×VCC
0. 8×VCC
0.2×V CC
t FI
158
CONFIDENTIAL
0. 8×VCC
0.2×V CC
tRI
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
スレーブモードタイミング
(VCC = 2.7V～3.6V, VSS = 0V)
項目
入力周波数
入力クロックパルス幅
記号
端子名
条件
tSCYC
I2SCK
-
I2SCK
-
tSHW
tSLW
tSFI
I2SWS→I2SCK
セットアップ時間
tHFI
I2SWS→I2SCK
ホールド時間
遅延時間*1
tDFB1
I2SCK↑→I2SDO
tHDI
I2SDI→I2SCK↓
12.288
MHz
45
55
%
45
55
%
8
-
ns
I2SCK, I2SWS
-
0
-
ns
-
0
32
ns
-
0
32
ns
-
8
-
ns
-
0
-
ns
備考
I2SCK, I2SDO
tSDI
セットアップ時間
-
-
遅延時間*2
I2SDI→I2SCK↓
単位
最大
I2SCK, I2SWS
tDDO
I2SCK↑→I2SDO
規格値
最小
I2SCK, I2SDI
ホールド時間
入力信号立上り時間
tRI
I2SCK,
-
-
5
ns
入力信号立下り時間
tFI
I2SWS,I2SDI
-
-
5
ns
*1: 送信フレームの最初のビットを除く
*2: FSPH レジスタ 1 時
＜注意事項＞
−
外部負荷容量 CL = 20 pF
−
I2SWS=48 kHz, I2MCLK=256 × I2SWS 時。
フレーム同期信号(I2SWS)は、48 kHz, 32 kHz, 16 kHz を設定可能です。
詳細は、
『FM4 ファミリ ペリフェラルマニュアル 通信マクロ編(MN709-00004)』の『Chapter 7-2:
2
I S(Inter-IC Sound bus)インタフェース』を参照してください。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
159
D a t a S h e e t
tSCYC
tSHW
I2SCK (CPOL=0)
tSLW
I2SCK (CPOL=1)
tSFI tHFI
I2SWS
(FSPH=0, FSLN=0)
tSFI tHFI
I2SWS
(FSPH=1, FSLN=0)
tSFI
I2SWS
(FSPH=0, FSLN=1)
tSFI
I2SWS
(FSPH=1, FSLN=1)
tDDO
tDFB1
1
I2SDO
tSDI
tHDI
tSDI
tHDI
I2SDI
(SMPL=0)
tSDI
tHDI
I2SDI
(SMPL=1)
＜注意事項＞
−
FSPH, FSLN, SMPL は『FM4 ファミリ ペリフェラルマニュアル 通信マクロ編(MN709-00004)』
の『Chapter 7-2: I2S(Inter-IC Sound bus)インタフェース』を参照してください。
−
I2SCK 入力は CNTREG レジスタの CPOL ビットにより極性を選択可能です。
I2SCK
I2SWS
I2SDI
0. 8×VCC
0. 8×VCC
0.2×V CC
t FI
160
CONFIDENTIAL
0. 8×VCC
0.2×V CC
tRI
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
I2SMCLK 入力規格
(VCC = 2.7V～3.6V, VSS = 0V)
項目
入力周波数
入力クロック
周期
入力クロック
パルス幅
記号
端子名
条件
fCHS
I2SCK
tCYLHS
-
-
-
入力クロック
tCFS
立上り, 立下り時間
tCRS
単位
備考
最大
-
-
25
MHz
-
40
-
ns
45
55
%
外部クロック時
-
5
ns
外部クロック時
PWHS/tCYLHS
PWLS/tCYLHS
-
規格値
最小
-
tCYLHS
0.8×VCC
I2SMCLK
0.8×VCC
0.8×VCC
0.2×VCC
PWHS
0.2×VCC
PWLS
tCFS
tCRS
I2SMCLK 出力規格
(VCC = 2.7V～3.6V, VSS = 0V)
項目
入力周波数
記号
端子名
条件
fCHS
I2SCK
-
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
規格値
最小
最大
-
12.288
単位
備考
MHz
161
D a t a S h e e t
14.4.20 GDC：パネル出力 タイミング
(VCC = 3.0V～3.6V, VSS = 0V, TA = - 40℃ ~ +85℃)
項目
出力周波数
PNL_DCLK↓→PNL_PD[23:0]
出力遅延時間
PNL_DCLK↓→PNL_LH_SYNC
出力遅延時間
PNL_DCLK↓→PNL_FV_SYNC
出力遅延時間
PNL_DCLK↓→PNL_LE
出力遅延時間
PNL_DCLK↓→PNL_DEN
出力遅延時間
PNL_DCLK↓→PNL_PWE
出力遅延時間
記号
端子名
条件
tCYCPNGE
PNL_DCLK
tPDOPDGE
tHDOPDGE
tVDOPDGE
tLDOPDGE
tDDOPDGE
tPDOPDGE
PNL_DCLK
PNL_PD[23:0]
PNL_DCLK
PNL_LH_SYNC
PNL_DCLK
PNL_FV_SYNC
PNL_DCLK
PNL_LE
PNL_DCLK
PNL_DEN
PNL_DCLK
PNL_PWE
規格値
単位
最小
最大
-
-
40
MHz
-
-4.5
4.5
ns
-
-4.5
4.5
ns
-
-4.5
4.5
ns
-
-4.5
4.5
ns
-
-4.5
4.5
ns
-
-4.5
4.5
ns
tCYCPNGE
PNL_DCLK
PNL_PD[23:0]
tPDOPDGE
PNL_LHSYNC
tHDOPDGE
PNL_FVSYNC
tVDOPDGE
PNL_LE
tLDOPDGE
PNL_DEN
tDDOPDGE
PNL_PWE
tPDOPDGE
162
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.4.21 GDC：SDRAM-IF タイミング
(VCC = 3.0V～3.6V, VSS = 0V, TA = - 40℃~ +85℃)
項目
出力周波数
記号
端子名
tCYCSD
GE_SDCLK
アドレス遅延時間
tAOSD
バンクアドレス遅延時間
tBAOSD
GE_SDCLK↑→データ出力遅延時間
tDOSD
GE_SDCLK↑→データ出力 HiZ 時間
tDOZSD
GE_SDDQM[3:0] 遅延時間
tWROSD
GE_SDCSX 遅延時間
tSCSSD
GE_SDRASX 遅延時間
tRASSD
GE_SDCASX 遅延時間
tCASSD
GE_SDWEX 遅延時間
tSWESD
GE_SDCKE 遅延時間
tCKESD
データセットアップ時間
tDSSD
データホールド時間
tDHSD
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
GE_SDCLK
GE_SDA[11:0]
GE_SDCLK
GE_SDBA[1:0]
GE_SDCLK
GE_SDDQ[31:0]
GE_SDCLK
GE_SDDQ[31:0]
GE_SDCLK
GE_SDDQM[3:0]
GE_SDCLK
GE_SDCSX
GE_SDCLK
GE_SDRASX
GE_SDCLK
GE_SDCASX
GE_SDCLK
GE_SDWEX
GE_SDCLK
GE_SDCKE
GE_SDCLK
GE_SDDQ[31:0]
GE_SDCLK
GE_SDDQ[31:0]
規格値
単位
最少
最大
-
80
MHz
1
5
ns
1
5
ns
1
5
ns
1
5
ns
1
5
ns
1
5
ns
1
5
ns
1
5
ns
1
5
ns
1
5
ns
4
-
ns
0
-
ns
163
D a t a S h e e t
tCYCSD
GE_SDCLK
tAOSD
Address
GE_SDA[11:0]
tBAOSD
Address
GE_SDBA[1:0]
tWROSD
GE_SDDQM[3:0]
tSCSSD
GE_SDCSX
tRASSD
GE_SDRASX
tCASSD
GE_SDCASX
tSWESD
GE_SDWEX
tCKESD
GE_SDCKE
tDSSD
GE_SDRASX
RD
tDOSD
GE_SDRASX
164
CONFIDENTIAL
tDHSD
tDOZSD
WD
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.4.22 GDC：High-Speed Quad SPI タイミング
(VCC = 3.0V～3.6V, VSS = 0V, TA = - 40℃~+85℃)
項目
シリアルクロック
周波数
記号
端子名
tSCYCM
GE_SPCK
規格値
条件
有効 CS→
CLK スタート時間
最大
-
80
MHz
-
ns
tSCYCM - 4.25
-
ns
tSCYCM
-
ns
1.5×tSCYCM
-
ns
-1.25
4.25
ns
4
-
ns
0.5×tSCYCM
-
ns
1.5×tSCYCM
tOSLSK02
- 4.25
(mode0/mode2)
単位
最小
有効 CS→
CLK スタート時間
tOSLSK13
(mode1/mode3)
GE_SPCK,
GE_SPCSX_0
CLK 最後→
無効 CS 時間
tOSKSL02
CL=20 pF
(mode0/mode2)
CLK 最後→
無効 CS 時間
tOSKSL13
(mode1/mode3)
SIO データ出力時間
GE_SPCK,
tOSDAT
GE_SPDQ0,
SIO セットアップ時間
SIO ホールド時間
GE_SPDQ1,
tDSSET
GE_SPDQ2,
GE_SPDQ3
tSDHOLD
＜注意事項＞
−
RTM, mode の詳細は、
『FM4 ファミリ ペリフェラルマニュアル 通信マクロ編(MN709-00004)』の
『Chapter 8-3: High-Speed Quad SPI controller』を参照してください。
GE_SPCSX_0
tSCYCM
mode 0
mode 2
t OSLSK02
GE_SPCK
t OSKSL02
mode 1
mode 3
t OSKSL13
t OSLSK13
GE_SPDQ0,
GE_SPDQ1,
GE_SPDQ2,
GE_SPDQ3
input
t DSSET
t SDHOLD
output
t OSDAT
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
165
D a t a S h e e t
14.4.23 GDC:HyperBus I/F タイミング
HyperFlash Write
(VCC = 3.0V～3.6V, VSS = 0V, TA = - 40°C ~ +85°C)
規格値
項目
記号
クロックサイクル
端子名
tCKCYC
CS↑↓→CK↑
GE_HBCK
GE_HBCSX_1
tCSS
チップセレクトセットアップ時間
CS↓→RDS↓
GE_HBCSX_0
tDSV
リード(L)確定時間
DQ → CK↑↓
GE_HBRWDS
GE_HBDQ7-
tIS
入力セットアップ時間
CK↑↓ → DQ
GE_HBDQ0
CK↓ → CS↑
GE_HBDQ0
GE_HBCSX_1
tCSH
チップセレクトホールド時間
CS↑→ RDS(Hi-z)
GE_HBCSX_0
GE_HBCSX_1
tDSZ
CS 無効→リード(High-Z)時間
CS↑ → CS↓
GE_HBCSX_0
GE_HBCSX_1
tCSHI
チップセレクト H 期間
単位
最小
最大
10
-
ns
3
-
ns
-
8
ns
0.8
-
ns
0.8
-
ns
0
-
ns
-
7
ns
8
-
ns
CL=30 pF
GE_HBDQ7-
tIH
入力ホールド時間
条件
GE_HBCSX_0
tCSHI
GE_HBCSX_0,1
VOH
VOL
tCKCYC
tCSS
VOH
GE_HBCK
tCSH
tCSS
VOL
tDSV
tDSZ
GE_HBRWDS
tIS
GE_HBDQ7-0
CA0
47-40
CA0
39-32
CA1
31-24
CA1
23-16
tIH
VIH
CA2
15-8
CA2
7-0
Dn
15-8
Dn
7-0
VIL
166
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
HyperFLASH Read
(VCC = 3.0V～3.6V, VSS = 0V, TA = - 40°C ~ +85°C)
規格値
項目
記号
クロックサイクル
初期リードアクセス時間
CS↑↓→CK↑
端子名
CS↓ → RDS↓
DQ → CK↑↓
10
-
ns
tACC
GE_HBCK
-
120
ns
3
-
ns
-
8
ns
0.8
-
ns
0.8
-
ns
0
-
ns
-
7
ns
0
-
ns
-0.8
+0.8
ns
-0.8
+0.8
ns
-
7
ns
1
7
ns
8
-
ns
GE_HBCSX_1
GE_HBCSX_0
GE_HBRWDS
GE_HBDQ7-
tIS
入力セットアップ時間
CK↑↓→ DQ
GE_HBDQ0
GE_HBDQ7-
tIH
入力ホールド時間
CK↓ → CS↑
GE_HBDQ0
GE_HBCSX_1
tCSH
CS ホールド時間
CS↑ → RDS(Hi-Z)
GE_HBCSX_0
tDSZ
CS 無効→リード(Hi-Z)時間
CK↑↓ → DQ (Low Z)
RDS↑↓→ DQ (valid)
GE_HBDQ7GE_HBDQ0
GE_HBDQ7-
tDSS
データ確定時間
RDS↑↓→ DQ (invalid)
GE_HBDQ0
GE_HBDQ7-
tDSH
データ無効時間
CS↑ → DQ (Hi-Z)
GE_HBDQ0
GE_HBDQ7-
tOZ
CS 無効→データ(Hi-Z)時間
CK↑↓ → RDS↑↓
GE_HBDQ0
tCKDS
リード切り替え時間
CS↑ → CS↓
GE_HBRWDS
GE_HBCSX_1
tCSHI
CS H 期間
CL=30 pF
GE_HBRWDS
tDQLZ
データ(Low Z)時間
最大
GE_HBCK
tDSV
CS 有効→RDS(L)時間
単位
最小
tRDSCYC
tCSS
CS セットアップ時間
条件
GE_HBCSX_0
tCSHI
tACC
GE_HBCSX_0,1
VOH
VOL
tCSH
tCSS
GE_HBCK
VOL
tDSV
tDQLZ
tCKDS
tRDSCYC
tIH
tIS
tDSH
VIH
CA0
47-40
CA0
39-32
CA1
31-24
CA1
23-16
CA2
15-8
VIL
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
tDSZ
tOZ
VOH
GE_HBRWDS
GE_HBDQ7-0
tCSS
VOH
tDSS
VOH
CA2
7-0
Dn
15-8
Dn
7-0
Dn+1
15-8
Dn+1
7-0
VOL
167
D a t a S h e e t
14.5 12 ビット A/D コンバータ
A/D コンバータ電気的特性
(VCC = AVCC = 2.7V～3.6V, VSS = AVSS = AVRL = 0V)
項目
記号
端子名
分解能
-
積分直線性誤差
微分直線性誤差
ゼロトランジション電圧
単位
標準
最大
-
-
-
12
bit
-
-
- 4.5
-
+ 4.5
LSB
-
-
- 2.5
-
+ 2.5
LSB
- 15
-
+ 15
mV
AN00～
AVRH – 15
-
AVRH + 15
mV
AN23
AVCC - 15
-
AVCC + 15
mV
-
-
μs
VZT
フルスケール
トランジション電圧
規格値
最小
VFST
AN00～
AN23
*1
備考
AVRH=2.7 V～3.6 V
変換時間
-
-
サンプリング時間*2
tS
-
0.3
-
10
μs
tCCK
-
50
-
1000
ns
tSTT
-
-
-
1.0
μs
-
AVCC
-
0.30
0.45
mA
A/D 1unit 動作時
-
0.1
9.5
μA
A/D 停止時
-
0.66
1.18
mA
-
0.2
3.2
μA
コンペアクロック
周期*3
動作許可状態遷移
時間
電源電流
(アナログ+デジタル)
基準電源電流(AVRH)
-
1.0
AVRH
アナログ入力容量
CAIN
-
-
-
12.05
pF
アナログ入力抵抗
RAIN
-
-
-
1.8
kΩ
-
-
-
-
4
LSB
-
-
5
μA
AN00～
AVSS
-
AVRH
V
AN23
AVSS
-
AVCC
V
-
AVRH
2.7
-
AVCC
V
-
AVRL
AVSS
AVSS
V
チャネル間ばらつき
アナログポート入力
リーク電流
アナログ入力電圧
基準電圧
-
AN00～
AN23
A/D 1unit 動作時
AVRH=3.3 V
A/D 停止時
tCCK ≧ 50 ns
*1: 変換時間は「サンプリング時間(tS) ＋ コンペア時間(tC)」の値です。
必ずサンプリング時間(tS), コンペアクロック周期(tCCK)の規格を満足するようにしてください。
サンプリング時間、コンペアクロック周期の設定については、
『FM4 ファミリ ペリフェラルマニュアル アナログ
マクロ編(MN709-00003)』の『Chapter 1-1: A/D コンバータ』の章を参照してください。
A/D コンバータのレジスタの設定は APB バスクロックのタイミングで反映されます。
A/D コンバータが接続されている APB バス信号については、「10. ブロックダイヤグラム」を参照してください。
サンプリングクロックおよびコンペアクロックはベースクロック(HCLK)にて生成されます。
*2: 外部インピーダンスにより必要なサンプリング時間は変わります。
必ず(式 1)を満たすようにサンプリング時間を設定してください。
*3: コンペア時間(tC)は(式 2)の値です。
168
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
AN00～AN23
アナログ入力端子
REXT
アナログ
信号発生源
コンパレータ
RAIN
CAIN
Cin
(式 1) tS ≧ ( RAIN + REXT ) × CAIN × 9
tS :
RAIN:
CAIN:
REXT:
サンプリング時間
A/D コンバータの入力抵抗 = 1.8 kΩ
A/D コンバータの入力容量 = 12.05 pF
外部回路の出力インピーダンス
(式 2) tC＝tCCK × 14
tC:
tCCK:
コンペア時間
コンペアクロック周期
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
169
D a t a S h e e t
12 ビット A/D コンバータの用語の定義
分解能:
積分直線性誤差:
微分直線性誤差:
A/D コンバータにより識別可能なアナログ変化
ゼロトランジション点(0b000000000000 ←→ 0b000000000001)とフルスケールトラン
ジション点(0b111111111110 ←→ 0b111111111111)を結んだ直線と実際の変換特性との
偏差
出力コードを 1LSB 変化させるのに必要な入力電圧の理想値からの偏差
積分直線性誤差
0xFFF
微分直線性誤差
実際の変換特性
0xFFE
0x(N+1)
実際の変換特性
{1 LSB(N-1) + VZT}
0xFFD
VFST
理想特性
VNT
0x004
(実測値)
0x003
実際の変換特性
0xN
デジタル出力
デジタル出力
(実測値)
V(N+1)T
0x(N-1)
(実測値)
0x002
VNT
理想特性
実際の変換特性
VZT (実測値)
AVSS
AVRH
AVSS
AVRH
アナログ入力
デジタル出力 N の積分直線性誤差
=
デジタル出力 N の微分直線性誤差
=
1LSB =
(実測値)
0x(N-2)
0x001
アナログ入力
VNT – {1LSB × (N – 1) + VZT}
[LSB]
1LSB
V(N + 1) T – VNT
1LSB
- 1 [LSB]
VFST – VZT
4094
N:
A/D コンバータデジタル出力値
VZT:
デジタル出力が 0x000 から 0x001 に遷移する電圧
VFST: デジタル出力が 0xFFE から 0xFFF に遷移する電圧
VNT:
デジタル出力が 0x (N – 1)から 0xN に遷移する電圧
170
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.6 USB 特性
(VCC = AVCC = 3.0V～3.6V, VSS = AVSS = 0V)
項目
記号
端子名
条件
規格値
最小
最大
単位
備考
入力 H レベル電圧
VIH
-
2.0
VCC + 0.3
V
*1
入力
入力 L レベル電圧
VIL
-
VSS – 0.3
0.8
V
*1
特性
差動入力感度
VDI
-
0.2
-
V
*2
差動コモンモードレンジ
VCM
-
0.8
2.5
V
*2
2.8
3.6
V
*3
0.0
0.3
V
*3
出力 H レベル電圧
VOH
出力 L レベル電圧
VOL
クロスオーバ電圧
VCRS
外部プルアップ
抵抗=15kΩ
外部プルアップ
UDP0/
抵抗=15 kΩ
UDM0
-
1.3
2.0
V
*4
出力
立上り時間
tFR
Full-Speed
4
20
ns
*5
特性
立下り時間
tFF
Full-Speed
4
20
ns
*5
立上り/立下り時間マッチング
tFRFM
Full-Speed
90
111.11
%
*5
出力インピーダンス
ZDRV
Full-Speed
28
44
Ω
*6
立上り時間
tLR
Low-Speed
75
300
ns
*7
立下り時間
tLF
Low-Speed
75
300
ns
*7
tLRFM
Low-Speed
80
125
%
*7
立上り/立下り時間マッチング
最小差動入力感度[V]
*1: USB I/O の Single-End-Receiver のスイッチング・スレッショルド電圧は VIL(Max)=0.8 V, VIH(Min)=2.0 V(TTL 入力規格)
の範囲内に設定されています。また、ノイズ感度を低下させるためヒステリシス特性を持たせています。
*2: USB 差動データ信号の受信には、Differential-Receiver を使用します。
Differential-Receiver は、差動データ入力がローカル・グランド・リファレンスレベルに対し、0.8 V～2.5 V の範囲内
にあるときには、200 mV の差動入力感度があります。
上記電圧範囲は、コモン・モード入力電圧範囲と言われています。
コモン・モード入力電圧 [V]
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
171
D a t a S h e e t
*3: ドライバの出力駆動能力は、Low-State(VOL)で 0.3 V 以下(対 3.6 V, 1.5 kΩ 負荷)、High-State(VOH)で 2.8 V 以上(対グ
ランド, 15 kΩ 負荷)です。
*4: USB I/O の外部差動出力信号(D+/D-)のクロス電圧は、1.3 V ~ 2.0 V の範囲内にあります。
VCRS 規格範囲
*5: Full-Speed 差動データ信号の立上り(tFR)と立下り(tFF)時間規定です。
出力信号電圧の 10% ~ 90%間の時間で定義されます。
また Full-speed Buffer に関しては、tFR/tFF は、RFI 放射を最小にするために、tFR/tFF 比を±10%以内と規定されていま
す。
D+
90%
D-
90%
10%
10%
tFR
立上り時間
tFF
立下り時間
Full-speed Buffer
Rs=27Ω
TxD+
CL=50pF
Rs=27Ω
TxDC L=50pF
3-State Enable
172
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
*6: USB Full-speed 接続は、90 Ω ± 15%の特性インピーダンス(Differential Mode)で、シールドされたツイスト・ペアケー
ブルを介して行われます。
USB 規格は、USB Driver の出力インピーダンスは 28 Ω ~ 44 Ω の範囲内になければならないことを規定しており、
上記規格を満足し、バランスをとるために、ディスクリート直列抵抗器(Rs)を付加することを規定しています。
本 USB I/O をご使用の際には、直列抵抗 Rs として 25 Ω ~ 30 Ω(推奨値 27 Ω)を付加しご使用ください。
28Ω ~ 44Ω Equiv. Imped.
28Ω ~ 44Ω Equiv. Imped.
外付け抵抗として実装してください。
Rs 直列抵抗値 25Ω ~ 30Ω
推奨値として 27Ω の直列抵抗を付加してください。
また、「E24 系列で誤差 5%以内の抵抗」をご使用ください。
*7: Low-speed 差動データ信号の立上り(tLR)と立下り(tLF)時間規定です。
出力信号電圧の 10%～90%間の時間で定義されます。
D+
90%
D-
90%
10%
10%
tLR
立上り時間
tLF
立下り時間
＜注意事項＞
−
外部負荷条件は、「Low-speed load (Compliance Load)」を参照してください。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
173
D a t a S h e e t
Low-speed load (Upstream port load) – Reference 1
CL = 50pF ~ 150pF
CL = 50pF ~ 150pF
Low-speed load (Downstream port load) – Reference 2
CL =
200pF ~ 600pF
CL =
200pF ~ 600pF
Low-speed load (Compliance load)
CL = 200pF ~ 450pF
CL = 200pF ~ 450pF
174
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.7 低電圧検出特性
14.7.1
項目
低電圧検出リセット
記号
条件
検出電圧
VDL
解除電圧
VDH
14.7.2
項目
規格値
単位
備考
2.64
V
電圧降下時
2.69
V
電圧上昇時
単位
備考
最小
標準
最大
-
2.46
2.55
-
2.51
2.60
低電圧検出割込み
記号
検出電圧
VDL
解除電圧
VDH
検出電圧
VDL
解除電圧
VDH
検出電圧
VDL
解除電圧
VDH
LVD 安定待ち時間
tLVDW
条件
SVHI = 00111
SVHI = 00100
SVHI = 01100
-
規格値
最小
標準
最大
2.80
2.90
3.00
V
電圧降下時
2.90
3.00
3.11
V
電圧上昇時
2.99
3.10
3.21
V
電圧降下時
3.09
3.20
3.31
V
電圧上昇時
3.18
3.30
3.42
V
電圧降下時
3.28
3.40
3.52
V
電圧上昇時
-
-
4800×
tCYCP*
μs
*: tCYCP は APB2 バスクロックのサイクル時間です。
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
175
D a t a S h e e t
14.8 メインフラッシュメモリ書込み/消去特性
(VCC = 2.7V～3.6V)
規格値
項目
単位
最小
標準
最大
Large sector
-
0.7
3.7
s
Small sector
-
0.3
1.1
s
-
12
セクタ消去時間
備考
内部での消去前書込み時間を含む
書込みサイクル
ハーフワード(16
≦100
ビット)書込み時間
書込みサイクル
100
システムレベルのオーバヘッド時間は除く
s
内部での消去前書込み時間を含む
200
＞100
チップ消去時間
μs
-
6.6
31
書込みサイクルとデータ保持時間
書込み/消去サイクル(cycle)
保持時間(年)
1,000
20*
10,000
10*
100,000
5*
*: 信頼性評価結果からの換算値です(アレニウスの式を使用し、高温加速試験結果を平均温度+85°C へ換算しています)。
14.9 VFLASH メモリ書込み/消去特性
(VCC = 2.7V～3.6V)
項目
セクタ消去時間
規格値
最小
標準
最大
単位
-
50
450
ms
-
500
2000
ms
ページ書込み時間
-
0.7
3
ms
チップ消去時間
-
11.2
64
s
ブロック消去時間
(4 KB)
(64 KB)
備考
消去エンデュランス
項目
セクタ消去
規格値
最小
標準
最大
100k
-
-
単位
備考
cycle
*: 1000 cycle 以下の消去で 20 年保持となります。
176
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.10 スタンバイ復帰時間
14.10.1 復帰要因：割込み/WKUP
内部回路の復帰要因受付からプログラム動作開始までの時間を示します。
復帰カウント時間
(VCC = 2.7V～3.6V, VSS = 0V)
項目
記号
規格値
標準
スリープモード
最大*
単位
備考
μs
HCLK×1
高速 CR タイマモード,
40
80
μs
低速 CR タイマモード
450
900
μs
サブタイマモード
896
1136
μs
316
581
μs
270
540
μs
365
667
μs
RAM 保持なし
365
667
μs
RAM 保持あり
メインタイマモード,
PLL タイマモード
RTC モード,
tICNT
ストップモード
(メイン/高速 CR/PLL ランモード復帰)
RTC モード,
ストップモード
(サブ/低速 CR ランモード復帰)
ディープスタンバイ RTC モード
ディープスタンバイストップモード
*: 規格値の最大値は内蔵 CR の精度に依存します。
スタンバイ復帰動作例 (外部割込み復帰時*)
Ext.INT
Interrupt factor
accept
Active
tICNT
CPU
Operation
Interrupt factor
clear by CPU
Start
*: 外部割込みは立下りエッジ検出設定時
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
177
D a t a S h e e t
スタンバイ復帰動作例 (内部リソース割込み復帰時*)
Internal
Resource INT
Interrupt factor
accept
Active
tICNT
Interrupt factor
clear by CPU
CPU
Operation
Start
*: 低消費電力モードのとき、内部リソースからの割込みは復帰要因に含まれません。
＜注意事項＞
−
復帰要因は低消費電力モードごとに異なります。
各低消費電力モードからの復帰要因は、『FM4 ファミリ ペリフェラルマニュアル 本編
(MN709-00001)』の『Chapter 6: 低消費電力モード』のスタンバイモード動作説明を参照してくだ
さい。
−
割込み復帰時、CPU が復帰する動作モードは低消費電力モード遷移前の状態に依存します。詳細は
『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』の『Chapter 6: 低消費電力モー
ド』を参照してください。
178
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
14.10.2 復帰要因：リセット
リセット解除からプログラム動作開始までの時間を示します。
復帰カウント時間
(VCC = 2.7V～3.6V, VSS = 0V)
項目
規格値
記号
単位
備考
標準
最大*
155
266
μs
155
266
μs
315
567
μs
315
567
μs
315
567
μs
ディープスタンバイ RTC モード
336
667
μs
RAM 保持なし
ディープスタンバイストップモード
336
667
μs
RAM 保持あり
スリープモード
高速 CR タイマモード,
メインタイマモード,
PLL タイマモード
低速 CR タイマモード
tRCNT
サブタイマモード
RTC モード,
ストップモード
*: 規格値の最大値は内蔵 CR の精度に依存します。
スタンバイ復帰動作例 (INITX 復帰時)
INITX
Internal RST
RST Active
Release
tRCNT
CPU
Operation
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
Start
179
D a t a S h e e t
スタンバイ復帰動作例 (内部リソースリセット復帰時*)
Internal
Resource RST
Internal RST
RST Active
Release
tRCNT
CPU
Operation
Start
*: 低消費電力モードのとき、内部リソースからのリセット発行は復帰要因に含まれません。
＜注意事項＞
−
復帰要因は低消費電力モードごとに異なります。
各低消費電力モードからの復帰要因は、『FM4 ファミリ ペリフェラルマニュアル 本編
(MN709-00001)』の『Chapter 6: 低消費電力モード』のスタンバイモード動作説明を参照してくだ
さい。
−
割込み復帰時、CPU が復帰する動作モードは低消費電力モード遷移前の状態に依存します。詳細
は『FM4 ファミリ ペリフェラルマニュアル 本編(MN709-00001)』の『Chapter 6: 低消費電力モ
ード』を参照してください。
−
パワーオンリセット/低電圧検出リセット時は、復帰要因には含まれません。パワーオンリセット/
低電圧検出リセット時は、「14.4.8 パワーオンリセットタイミング」を参照してください。
−
リセットからの復帰時、CPU は高速 CR ランモードに遷移します。
メインクロックや PLL クロックを使用する場合、追加でメインクロック発振安定待ち時間や、
メイン PLL クロックの安定待ち時間が必要になります。
−
内部リソースリセットとは、ウォッチドッグリセット, CSV リセットを指します。
180
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
15. オーダ型格
型格
S6E2DH5G0AGV20000
S6E2DH5GJAMV20000
S6E2DH5J0AGV20000
S6E2DH5G0AGB30000
S6E2DH5G0AGZ20000
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
パッケージ
プラスチック・LQFP (0.50 mm ピッチ), 120 ピン
(FPT-120P-M21)
プラスチック・LQFP (0.50 mm ピッチ), 176 ピン
(FPT-176P-M07)
プラスチック・PFBGA (0.50 mm ピッチ), 161 ピン
(FDJ161)
プラスチック・Ex_LQFP (0.50 mm ピッチ), 120 ピン
(LEM120)
181
D a t a S h e e t
16. パッケージ・外形寸法図
プラスチック・LQFP, 120ピン
(FPT-120P-M21)
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
16.0 × 16.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm MAX
質量
0.88 g
コード（参考）
P-LFQFP120-16×16-0.50
プラスチック・LQFP, 120ピン
（FPT-120P-M21）
注1）*印寸法はレジン残りを含む。
レジン残りは、片側+0.25（.010）MAX。
注2）端子幅および端子厚さはメッキ厚を含む。
注3）端子幅はタイバ切断残りを含まず。
18.00±0.20(.709±.008)SQ
* 16.00
+0.40
–0.10
.630
+.016
–.004
SQ
90
61
91
60
0.08(.003)
Details of "A" part
1.50
.059
+0.20
–0.10
+.008
–.004
(Mounting height)
INDEX
120
LEAD No.
31
1
30
0.50(.020)
C
0.22±0.05
(.009±.002)
0.08(.003) M
2002-2010 FUJITSU SEMICONDUCTOR LIMITED F120033S-c-4-7
182
CONFIDENTIAL
0~8°
"A"
0.145
.006
+0.05
–0.03
+.002
–.001
0.60±0.15
(.024±.006)
0.10±0.05
(.004±.002)
(Stand off)
0.25(.010)
単位：mm（inches）
注意：括弧内の値は参考値です。
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
プラスチック・LQFP, 176ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
24.0 × 24.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm MAX
コード（参考）
P-LQFP-0176-2424-0.50
(FPT-176P-M07)
プラスチック・LQFP, 176ピン
（FPT-176P-M07）
26.00±0.20(1.024±.008)SQ
注1）*印寸法はレジン残りを含まず。レジン残りは片側+0.25(.010)MAX
注2）端子幅および端子厚さはメッキ厚を含む。
注3）端子幅はタイバ切断残りを含まず。
*24.00±0.10(.945±.004)SQ
132
0.145±0.055
(.006±.002)
89
133
88
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008 (Mounting height)
.059 –.004
0.10±0.10
(.004±.004)
(Stand off)
0°~8°
INDEX
176
LEAD No.
45
1
44
0.50(.020)
C
0.22±0.05
(.009±.002)
2004-2010 FUJITSU SEMICONDUCTOR LIMITED F176013S-c-1-3
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
"A"
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.25(.010)
0.08(.003) M
単位：mm（inches）
注意：括弧内の値は参考値です。
183
D a t a S h e e t
Package Type
Package Code
PFBGA 161
FDJ 161
184
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
Package Type
Package Code
Ex-LQFP 120
LEM 120
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
185
D a t a S h e e t
17. 主な変更内容
ページ
場所
変更箇所
Revision 0.1
-
-
Initial release
Revision 1.0
1, 3
14, 15
タイトル
3. 品種構成
16
4. パッケージと品種対応
181
15. オーダ型格
下記製品型格を削除
S6E2DH5JAA/ S6E2DH5GAA
下記仕様を追加
7
2. 特長
外バスインタフェース
最大アクセスサイズ：256M バイト
下記仕様を変更
0x6000_0000 to 0xDFFF_FFFF ⇒ 0x6000_0000 to 0x7FFF_FFFF
7
2. 特長
14
3. 品種構成
8
2. 特長
16
4. パッケージと品種対応
17
5. 端子配列図
21～55
6. 端子機能一覧
83
14.2. 推奨動作条件
181
15. オーダ型格
56
57,58,61
70
7.入出力回路形式
10. ブロックダイヤグラム
71
12.メモリマップ
82
14.2. 推奨動作条件
168
14.5 12 ビット A/D コンバータ
84
14.2. 推奨動作条件
86～94
95
97
99
14.3.1 電流規格
14.3.1 電流規格
Table 14-11
14.4 交流規格
14.4.1 メインクロック入力規格
14.4 交流規格
14.4.5 PLL 使用条件
CAN-FD インタフェースは non-CAN FD 対応であることを追加
I2C の ch 番号を修正( ch.7→ch.4)
下記パッケージを追加
Ex_LQFP(TEQFP) (LEM120)
Type-A の回路図を変更
Type-D/E/F/G/N にコメント追加
下記製品型格を削除
S6E2DH5JAA/ S6E2DH5GAA
下記について変更
External Device Area / GDC Area
アナログ基準電源に AVRL を追加
TBD に値を追加
注意事項追加
TBD に Max 値を追加
VFLASH の条件をコメントに追加
VFLASH の電流値を追加
マスタクロックを追加
I2S PLL 周波数を変更 (307.2→384)
GDC のクロック周波数を変更 (400→160)
規格変更
168
14.5 12 ビット A/D コンバータ
175
14.7.2 低電圧割込み
LVD 安定待ち時間の最大値を変更(6000→4800)
176
14.9 VFLASH メモリ
新規追加
181
15. オーダ型格
184, 185
16. パッケージ・外形寸法図
186
CONFIDENTIAL
変換時間についてのコメント変更
型格変更(S6E2DH5G0AGB10000→S6E2DH5G0AGB30000)
型格追加(S6E2DHG0AGZ20000)
下記パッケージ図を追加
FDJ161/LEM120
S6E2DH_DS709-00029-1v0-J, April 21, 2015
D a t a S h e e t
April 21, 2015, S6E2DH_DS709-00029-1v0-J
CONFIDENTIAL
187
D a t a S h e e t
免責事項
本資料に記載された製品は、通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途 (ただし、用途の限定はあ
りません) に使用されることを意図して設計・製造されています。(1) 極めて高度な安全性が要求され、仮に当該安全性が
確保されない場合、社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 (原子力施設における
核反応制御, 航空機自動飛行制御, 航空交通管制, 大量輸送システムにおける運行制御, 生命維持のための医療機器, 兵器シ
ステムにおけるミサイル発射制御等をいう) 、ならびに(2) 極めて高い信頼性が要求される用途 (海底中継器, 宇宙衛星等を
いう) に使用されるよう設計・製造されたものではありません。上記の製品の使用法によって惹起されたいかなる請求また
は損害についても、Spansion は、お客様または第三者、あるいはその両方に対して責任を一切負いません。半導体デバイス
はある確率で故障が発生します。当社半導体デバイスが故障しても、結果的に人身事故, 火災事故, 社会的な損害を生じさ
せないよう、お客様において、装置の冗長設計, 延焼対策設計, 過電流防止対策設計, 誤動作防止設計などの安全設計をお願
いします。本資料に記載された製品が、外国為替及び外国貿易法、米国輸出管理関連法規などの規制に基づき規制されてい
る製品または技術に該当する場合には、本製品の輸出に際して、同法に基づく許可が必要となります。
商標および注記
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性, 実施可能性および特定の目的に対する適合性やその市場性および他者の権利を侵害しない事を保証するものでなく、ま
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の組合せは、米国・日本ほか諸外国における Spansion LLC の商標です。第三者の社名・製品名等の記載はここでは情報提
供を目的として表記したものであり、各権利者の商標もしくは登録商標となっている場合があります。
188
CONFIDENTIAL
S6E2DH_DS709-00029-1v0-J, April 21, 2015