本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 富士通マイクロエレクトロニクス DS04–22114–1a DATA SHEET 通信制御 ASSP IP フォワ－ディングエンジン MB86977 ■ 概 要 本デバイスは , 従来 CPU で実行されてきた IP パケットの転送処理 , フィルタリング処理をハードウェアに行わせる事 で CPU の処理負荷を大幅に軽減し , 且つ WAN 側 , LAN 側双方の帯域においてワイヤスピードを実現する LSI です。 IP パケットの転送処理においては IPv4/v6 をはじめ , 様々なモードに対応してワイヤスピードでの転送を可能とします。 また , レイヤ 3/4 フィルタリング機能を利用することで , インターネット等の常時接続における簡易的なセキュリティ機 能や , 外部ネットワークからの WWW サーバ等への参照を考慮した非武装地帯 (D.M.Z.) を , ソフトウェアの介在なしに容 易に実現可能です。 全 MAC インタフェース 4 つのうち , 2 インタフェースを内部セグメント (LAN0, LAN1) , 1 つを D.M.Z., もう 1 つを WAN 用インタフェースとして処理します。DMZ インタフェースはユーザー設定により , 内部セグメント LAN2 としても使用可 能です。内部セグメントとして定義されている LAN0, LAN1, (LAN2) は MAC アドレスベースの L2 スイッチでパケットの 転送を行います。 さらに , 優先制御機能を利用し , ストリーミング , VoIP 等のリアルタイム性を重視するパケットを優先してフォワード することが可能です。 ブロードバンド環境で使用する高い転送パフォーマンスが要求されるネットワーク機器に最適で す。 ■ 特 長 1. スーパーIP フォワーディングエンジン “ Fujitsu/FLS Express Forwarding (FEF) エンジン ” 搭載 ・IP フォワーディング機能 ・ MACアドレスの付け替え, TTLの減算, IPヘッダチェックサムの再計算を含むルーティング処理をハードウェアで実行 ・ IPv4/v6 をサポート （続く） ■ パッケージ プラスチック・LQFP, 208 ピン (FPT-208P-M06) Copyright©2003-2008 FUJITSU MICROELECTRONICS LIMITED All rights reserved 2003.11 MB86977 （続き） ・ WAN 側インタフェースにおいて PPPoE, IPv6 における IPv4 トンネルをサポート ・NAT (NAPT) 機能 ・ IP アドレスの付け替え , ポート番号の付け替え , チェックサムの再計算を含む NAT (NAPT) 処理をハードウェアで実行 ・ IPv4 のみサポート ・ WAN 側インタフェースにおいて PPPoE, IPv6 における IPv4 トンネルをサポート ・レイヤ 3/4 フィルタリング機能 ・ IP アドレスベースのフィルタ (Dst or/and Src, IPv4/IPv6 対応 ) ・ TCP/UDP ポート番号ベースのフィルタ (TCP, ACK フラグにも対応 ) ・ IP アドレスと TCP ポート番号を組み合わせたコネクションベースのフィルタ (IPv4/IPv6 対応 ) ・ ICMP タイプによるフィルタ ・ 最大フィルタ件数 64 件× 2 ( 送受信 2 方向 ) ・ プロトコルタイプ (Ethernet のタイプフィールド ) テーブルによるフィルタ機能 ・ PPPoE レジスタの設定により PPPoE プロトコルに対応可能 ・ AH (Authentication Header) タイプの VPN パケットも L3/L4 情報でフィルタリング実行 ・ ESP (Encapsulating Security Payload) タイプの VPN パケットも IP アドレスでフィルタリング可能 ・ フィルタログ機能 ・ インタフェース毎 (LAN, DMZ, WAN) で設定可能なフィルタリング機構 ・パケット優先制御機能 ・ IP (IPv4) アドレスと UDP ポート番号の組合せによるコネクションベースの優先制御 ・ IP (IPv4) アドレスと TOS フィールドの組合せによる TOS ベースの優先制御 ・ IP (IPv4) アドレスと UDP ポート番号 , TOS フィールドの組合せによる優先制御 ・ IP (IPv6) アドレス , Traffic Class, Flow Label の組合せによる優先制御 ・ TOS マッピング機構 （注意事項）FEF の各機能は DIX 形式のイーサネットフレームに対応しています。 IEEE802.1LLC を必要とする IEEE802.3 フレーム形式には対応していません。また , IEEE802.1Q の VLAN タグにも対応していません。( これらのパ ケットはホストへ転送されます。) 50 MHz 動作時で双方向の 100 Mbps フルワイヤーレートを実現します。 2. レイヤ 2 (MAC) 機能 ・ IEEE802.3 に準拠した 4 ポート 10/100 M MAC 内蔵 ・ RMII/MII インタフェース ( 全二重 / 半二重対応 , ポートごとにモード設定可能 ) ・ PHY デバイス制御用 SMI インタフェース ・ オートネゴシエーション対応 ・ IEEE802.3x フローコントロール対応 ・ 半二重バックプレッシャー対応 ・ フレームバッファ用 SRAM 内蔵 ・ Store And Forward 方式のハードウェアスイッチ ・ アドレスルックアップテーブル内蔵 ( 最大 50 エントリ ) ・ アドレス自動学習 / 削除機能内蔵 3. ホストインタフェース ・ 汎用 SRAM インタフェース (32 bit) ・ BigEndian/LittleEndian 切り替え対応 4. その他 ・ 208 ピン LQFP パッケージ 2 MB86977 ■ 端子配列図 Pin No. Pin Name Pin No. Pin Name Pin No. Pin Name Pin No. Pin Name 1 TDOUT 41 VDDI 81 VDDE 121 VSS 2 SDO1 42 DQ21 82 VSS 122 RX_DV_D 3 SDO2 43 DQ22 83 VDDI 123 RXD_D [0] 4 SDO3 44 DQ23 84 CRS_DV_1 124 RXD_D [1] 5 SDO4 45 DQ24 85 COL_1 125 RXD_D [2] 6 SDO5 46 DQ25 86 TX_CLK_1 126 RXD_D [3] 7 SDO6 47 DQ26 87 VSS 127 RX_ER_D 8 INT_ 48 DQ27 88 RX_DV_1 128 RX_CLK_D 9 VDDE 49 DQ28 89 RXD_1 [0] 129 VDDE 10 VSS 50 DQ29 90 RXD_1 [1] 130 VSS 11 VDDI 51 DQ30 91 RXD_1 [2] 131 VDDI 12 VDDE 52 DQ31 92 RXD_1 [3] 132 CRS_DV_W 13 VSS 53 VDDE 93 RX_ER_1 133 COL_W 14 VDDI 54 VSS 94 RX_CLK_1 134 TX_CLK_W 15 DQ0 55 VDDI 95 VDDE 135 VSS 16 DQ1 56 VDDE 96 VSS 136 RX_DV_W 17 DQ2 57 VSS 97 VDDI 137 RXD_W [0] 18 DQ3 58 VDDI 98 VDDE 138 RXD_W [1] 19 DQ4 59 TX_EN_0 99 VSS 139 RXD_W [2] 20 DQ5 60 TXD_0 [0] 100 VDDI 140 RXD_W [3] 21 DQ6 61 TXD_0 [1] 101 TX_EN_1 141 RX_ER_W 22 DQ7 62 TXD_0 [2] 102 TXD_1 [0] 142 RX_CLK_W 23 DQ8 63 TXD_0 [3] 103 TXD_1 [1] 143 VDDE 24 DQ9 64 VDDE 104 TXD_1 [2] 144 VSS 25 DQ10 65 VSS 105 TXD_1 [3] 145 VDDI 26 VDDE 66 VDDI 106 VSS 146 VDDE 27 VSS 67 VDDE 107 TX_EN_D 147 VSS 28 VDDI 68 VSS 108 TXD_D [0] 148 VDDI 29 DQ11 69 VDDI 109 TXD_D [1] 149 TX_EN_W 30 DQ12 70 CRS_DV_0 110 TXD_D [2] 150 TXD_W [0] 31 DQ13 71 COL_0 111 TXD_D [3] 151 TXD_W [1] 32 DQ14 72 TX_CLK_0 112 VDDE 152 TXD_W [2] 33 DQ15 73 VSS 113 VSS 153 TXD_W [3] 34 DQ16 74 RX_DV_0 114 VDDI 154 VSS 35 DQ17 75 RXD_0 [0] 115 VDDE 155 MDCLK 36 DQ18 76 RXD_0 [1] 116 VSS 156 VDDE 37 DQ19 77 RXD_0 [2] 117 VDDI 157 VSS 38 DQ20 78 RXD_0 [3] 118 CRS_DV_D 158 VDDI 39 VDDE 79 RX_ER_0 119 COL_D 159 VDDE 40 VSS 80 RX_CLK_0 120 TX_CLK_D 160 VSS （続く） 3 MB86977 （続き） 4 Pin No. Pin Name Pin No. Pin Name Pin No. Pin Name Pin No. Pin Name 161 VDDI 173 A2 185 SRST_ 197 VSS 162 MDIO 174 A3 186 VDDE 198 TRST 163 VSS 175 A4 187 VSS 199 TMODE 164 REF_CLK 176 A5 188 VDDI 200 VPD 165 VSS 177 A6 189 SDI1 201 TDIN 166 CS_ 178 A7 190 SDI2 202 TCLK 167 WE_ 179 A8 191 SDI3 203 VDDE 168 RE_ 180 A9 192 SDI4 204 VSS 169 VDDE 181 A10 193 SDI5 205 VDDI 170 VSS 182 A11 194 SDI6 206 VDDE 171 VDDI 183 A12 195 VSS 207 VSS 172 SCLK 184 A13 196 XTCK 208 VDDI MB86977 ■ 端子機能説明 ・ホスト (SRAM) インタフェース端子 端子番号 端子記号 機 能 説 明 I/O ADDRESS BUS アドレス入力 173 ～ 184 A2 ～ A13 I 15 ～ 25 29 ～ 38 42 ～ 52 DQ0 ～ DQ31 I/O DATA INPUT/OUTPUT データ入出力です (32 bit) 。 166 CS_ I CHIP SELECT チップセレクト入力です。 167 WE_ I WRITE ENABLE ライトイネーブル入力です (Low イネーブル ) 。 168 RE_ I READ ENABLE リードイネーブル入力です (Low イネーブル ) 。 8 INT_ O INTERRUPT 割込み信号出力です (Low イネーブル ) 。 ・RMII インタフェース端子 端子番号 端子記号 I/O 機 能 説 明 I REFERENCE CLOCK 参照クロック入力です。 送信 , 受信時の RMII の同期信号となります。周波数は 50 MHz のみで , 10 Mbps, 100 Mbps 双方で使います。 O TRANSMIT DATA 送信データ出力です。 2 ビットデータが PHY デバイスへ送信されます。 REF_CLK に同期して出力されます。 O TRANSMIT ENABLE 送信イネーブル出力です。 High アクティブです。TXD バス上に有効なデータが乗っている事を示 します。REF_CLK に同期して出力されます。 164 REF_CLK 150, 151 108, 109 60, 61 102, 103 TXD_W [1：0] TXD_D [1：0] TXD_0 [1：0] TXD_1 [1：0] 149 107 59 101 TX_EN_W TX_EN_D TX_EN_0 TX_EN_1 141 127 79 93 RX_ER_W RX_ER_D RX_ER_0 RX_ER_1 I RECEIVE ERROR 受信エラー入力です。 High アクティブです。受信パケットにエラーがある場合 High が PHY デバイスより入力されます。CRS_DV 信号がインアクティブであれば , 無視されます。 137, 138 123, 124 75, 76 89, 90 RXD_W [1：0] RXD_D [1：0] RXD_0 [1：0] RXD_1 [1：0] I RECEIVE DATA 受信データ入力です。PHY デバイスからの 2 ビット受信データです。 132 118 70 84 CRS_DV_W CRS_DV_D CRS_DV_0 CRS_DV_1 I CARRIER SENSE / RECEIVE DATA VALID キャリアセンス / 受信データ有効信号入力です。High アクティブです。 受信がアイドルでない場合 , PHY デバイスが High を入力します。キャ リア検知時は PHY デバイスが非同期でアサートし , キャリアロス時に クロックに同期してディアサートします。 （注意事項）半二重のコリジョンの検出は TX_EN と CRS_DV の AND をとることによって実現します。 5 MB86977 ・MII インタフェース端子 端子番号 端子記号 134 120 72 86 TX_CLK_W TX_CLK_D TX_CLK_0 TX_CLK_1 150 ～ 153 108 ～ 111 60 ～ 63 102 ～ 105 機 能 説 明 I/O I TX CLOCK 送信用クロック入力です。 送信時の MII の同期信号となります。周波数は 10 Mbps 時に 2.5 MHz, 100 Mbps の時に 25 MHz です。 TXD_W [3：0] TXD_D [3：0] TXD_0 [3：0] TXD_1 [3：0] O TRANSMIT DATA 送信データ出力です。 4 ビットデータが PHY デバイスへ送信されます。下位 2 ビットは RMII と兼用です。 149 107 59 101 TX_EN_W TX_EN_D TX_EN_0 TX_EN_1 O TRANSMIT ENABLE High アクティブです。TX_CLK に同期し , 送信データが有効であること を示します。 142 128 80 94 RX_CLK_W RX_CLK_D RX_CLK_0 RX_CLK_1 I RX CLOCK 受信用クロック入力です。 受信時の MII の同期信号となります。周波数は 10 Mbps 時に 2.5 MHz, 100 Mbps の時 25 MHz です。 141 127 79 93 RX_ER_W RX_ER_D RX_ER_0 RX_ER_1 I RECEIVE ERROR RMII と兼用です。 136 122 74 88 RX_DV_W RX_DV_D RX_DV_0 RX_DV_1 I RECEIVE DATA VALID High アクティブです。受信データが有効であることを示します。 132 118 70 84 CRS_DV_W CRS_DV_D CRS_DV_0 CRS_DV_1 I CARRIER SENSE High アクティブです。非同期信号で , 受信 , もしくは送信が行われてい る状態であることを示します。RMII の同名信号と共有です。 137 ～ 140 123 ～ 126 75 ～ 78 89 ～ 92 RXD_W [3：0] RXD_D [3：0] RXD_0 [3：0] RXD_1 [3：0] I RECEIVE DATA 受信データ入力です。下位 2 bit は RMII と兼用です。 133 119 71 85 COL_W COL_D COL_0 COL_1 I COLLISION DETECT 半二重時で TX_EN がアクティブの時に , この信号が High ならコリジョ ンであることを示します。それ以外は無視されます。非同期信号です。 機 能 説 明 ・SMI インタフェース端子 6 端子番号 端子記号 I/O 155 MDCLK O 162 MDIO I/O MANAGEMENT DATA CLOCK SMI クロック出力です。 PHY デバイスの SMI クロックと接続してください。 MANAGEMENT DATA INPUT/OUTPUT SMI データ入出力です。 PHY デバイスの SMI データと接続してください。 MB86977 ・その他 端子番号 端子記号 I/O 機 能 説 明 185 SRST_ I SYSTEM RESET リセット 172 SCLK I SYSTEM CLOCK システムクロック。ホストインタフェースの同期クロックにも使用し ます。 198 TRST I “H” 入力を与えてください。 システム動作を行う場合 , 必ずこの TRST 端子にリセット信号を入力 してください。( 極性は通常 “H” ですので , 一度 “L” の状態から “H” へ遷 移させてください ) 199 201 202 TMODE TDIN TCLK I “H” 入力を与えてください。 9, 12, 26 39, 53, 56 64, 67, 81 95, 98, 112 115, 129, 143 146, 156, 159 169, 186, 203 206 VDDE 3.3 V 系電源供給端子です。 11, 14, 28 41, 55, 58 66, 69, 83 97, 100, 114 117, 131, 145 148, 158, 161 171, 188, 205 208 VDDI 1.8 V 系電源供給端子です。 10, 13, 27 40, 54, 57 65, 68, 73 82, 87, 96 99, 106, 113 116, 121, 130 135, 144, 147 154, 157, 160 163, 165, 170 187, 195, 197 204, 207 VSS グランド端子です。 189 ～ 194 196 200 SDI1 ～ SDI6 XTCK VPD グランドに落としてください。 1 2～7 TDOUT SDO1 ～ SDO6 NC オープンにしてください。 7 MB86977 ■ ブロックダイヤグラム (LAN 0.1 D.M.Z. WAN) RMI/MII x 4 SMI I/F MAC ブロック D.M.Z., WAN 用 SMI ブロック MAC TX/RX ユニット クラシファイア ブロック ルックアップ ブロック MAC コントロール ユニット L2 用ルック アップテーブル MAC DATA Bus : 64 bit MAC Control Bus Host I/F Data Bus : 32 bit Host I/F Control Bus ホスト I/F ブロック スイッチブロック FEF エンジン 送受信 バッファ SRAM I/F 8 MB86977 ■ ブロック説明 1. MAC ブロック RMII もしくは MII I/F を介してパケットの送受信を行います。IEEE802.3 に規定された , レイヤ 2 (MAC) の機能を実行し ます。受信されたフレームをスイッチブロックへ転送し , スイッチブロックから受け取ったフレームを送信インタフェー スへ出力させます。 2. SMI ブロック SMI I/F を介して PHY レジスタへのリード・ライトを行うブロックです。 PHY レジスタから各種ステータス ( 半二重 / 全 二重 , リンクステータス , 10/100 識別等 ) 情報を引き出すと共に , PHY デバイスの設定を行う際にも使用されます。 3. スイッチブロック MAC ブロックから受信されたパケットを内蔵の RAM (PRAM) に蓄え , ルックアップブロックからの情報を元に該当イ ンタフェースへパケットを転送処理するブロックです。 4. ルックアップブロック レイヤ 2 の MAC アドレスを MAC ブロックから受け , L2 テーブルを参照し , あて先の出力インタフェース情報をスイッ チブロックへ返します。 5. クラシファイアブロック WAN と D.M.Z. 間の通信において , 優先度を決定するために使用される参照ブロックです。 このブロックのトラフィッ ク・クラシファイア ( 分類器 ) により分類される優先度は , 優先度高 / 低の 2 種類です。 優先度高に選ばれたパケットはプ ライオリティーキューの機構を利用して最優先でスイッチブロックに処理されます。 6. ホストインタフェースブロック FEF エンジンを含むブロックです。 FEF エンジンにおいてパケットのフォワーディングを行う他 , ホスト CPU との間で パケットを転送するためのブロックです。 また , このインタフェースはレジスタのリード / ライトにも使用されます。 パ ケット受信時のホスト CPU への通知は , 割込み信号およびステータスレジスタにより行います。ホスト CPU からのパケッ ト転送には本デバイスの転送制御に必要な情報を含んだ転送ディスクリプタを本デバイスの内部レジスタに書き込むこ とにより制御を行います。 ホストインタフェースブロックでは送信・受信で各々3 KB のデュアルポート RAM を備えており , メモリインタフェー スとしてランダムにアクセスできます。また , ホストとのインタフェースとして汎用 SRAM メモリインタフェースを採用 しています。 9 MB86977 ■ 機能概要 1. FEF エンジン -NAT/IP フォワーディング機能 MB86977 では , IP フォワーディングと NAT をあわせて合計 128 本のパケット転送用パイプの設定が可能です。 この転送用パイプは次のインタフェース間をフルワイヤースピードでつなぐ転送パスです。 ・ WAN 用インタフェースと D.M.Z. 用インタフェース間 ・ WAN 用インタフェースと LAN 用インタフェース間 ・ D.M.Z. 用インタフェースと LAN 用インタフェース間 この設定は 128 エントリを持つ NAT/IP フォワーディング用テーブルで行います。 ・I P フォワーディング時の処理 入力パケットの送信元 IP アドレスと宛先 IP アドレスの組を NAT/IP フォワーディング用テーブルのエントリと比較 し , 一致するエントリが存在した場合はテーブルで指示されている転送先インタフェースにパケット転送が行われます。 この転送は CPU 処理を必要とせず , MB86977 内部においてフルワイヤースピードで行われます。 一致するエントリが存 在しなかった場合は , ホストインタフェースを介して CPU へ送られます。 IP フォワーディング時にハードウェアにより行われる各処理を以下に記します。 ・ MAC アドレスの付替え ・ TTL の減算 ・ IP ヘッダチェックサムの再計算 ・ イーサネットフレームの CRC 再計算 ・ 転送先インタフェースへの転送 ・ IP フォワーディングは IPv4/IPv6 ともに対応可能です。 ・NAT 時の処理 NAT は IPv4 のみ対応します。 入力パケットの送信元 IP アドレスと宛先 IP アドレスの組 , 送信元 TCP/UDP ポート番号 と宛先 TCP/UDP ポート番号の組を NAT/IP フォワーディング用テーブルのエントリと比較し , 一致するエントリが存在し た場合はテーブルで指示されているアドレス変換およびポート番号変換を実行し , 転送先インタフェースにパケット転送 が行われます。 この転送は CPU 処理を必要とせず , MB86977 内部をフルワイヤースピードで行われます。 一致するエントリが存在しな かった場合は , ホストインタフェースを介して CPU へ送られます。 NAT 時にハードウェアにより行われる各処理を以下に記します。 ・ MAC アドレスの付替え ・ TTL の減算 ・ IP アドレスの付替え ・ IP ヘッダチェックサムの再計算 ・ TCP/UDP ポート番号の付替え ・ TCP/UDP ヘッダのチェックサム再計算 ・ イーサネットフレームの CRC 再計算 ・ 転送先インタフェースへの転送 NAT は IPV4 のみに対応可能です。 FEF の NAT モードでは MB86977 に向かう AH, ESP パケットは FEF によるハード転送の対象になりません。 これらのパ ケットはホストへ転送されます。 10 MB86977 図 1 に , NAT/IP フォワーディングの転送の概要を示します。 外部端子へ ホストインタフェースブロック メモリー I/F 送信 バッファ 受信 バッファ FEF NAT/IP フォワー ディング テーブルと マッチした場合 FEF 送信側 フィルタ テーブルから マッチが得られ なかった場合 FEF 受信側 フィルタ スイッチブロック I/F 内部バスへ 図 1 NAT/IP フォワーディング転送の概要図 11 MB86977 2. FEF エンジン - ヘッダ処理機能 アクセス系のルータは PPPoE や IPv6 over IPv4 トンネルへの対応が必要な場合があります。 これらの接続系トンネル対 応のヘッダ処理を CPU で行ってしまうと , NAT/IP フォワーディングを行うことができません。 そこで , MB86977 はこの二つのヘッダ処理をハードウェアで実行します。 ・ヘッダ処理機能の動作 入力されたデータパケットが図 2 で示す 4 種類のタイプのいずれかであった場合 , NAT/IP フォワーディング用テーブル に設定されている各エントリと比較されます。このとき一致するエントリが存在すると , MB86977 は NAT/IP フォワーディ ングを実行するために , PPPoE ヘッダおよびトンネルヘッダに包含された IP パケットの取り出しを自動的に行います。 逆に IP パケットの出力の際に図 2 で示す 4 種類のタイプのいずれかのヘッダ付加を実行したい場合は , PPPoE ヘッダ レジスタ , IPv4 ヘッダレジスタに目的のデータを登録の上 , NAT/IP フォワーディング用テーブルに PPPoE ヘッダおよび トンネルヘッダを付加するかどうかの設定を行います。 ヘッダの付加を行う場合 , 付加されるパケット長が MTU を使用していると , 付加後のパケットは MTU を越えたオー バーサイズパケットとなって出力されてしまいます。接続される端末の MTU サイズの設定に留意しなければなりません。 PPPoE のヘッダ処理機能をサポートするのは , IP パケットの転送のみです。 PPPoE のディスカバリーステージ , セッショ ンステージ中の LCP パケット , IPCP パケットはホストへ転送されます。 IPv6 over IPv4 Ether ヘッダ IPv4 トンネルヘッダ データ (TCP/UDP) IPv6 ヘッダ CRC IPv6 over PPPoE Ether ヘッダ PPPoE ヘッダ PPP へッダ IPv6 ヘッダ データ (TCP/UDP) CRC PPPoE ヘッダ PPP へッダ IPv4 ヘッダ データ (TCP/UDP) CRC IPv4 over PPPoE Ether ヘッダ IPv6 over IPv4 over PPPoE Ether ヘッダ PPPoE ヘッダ PPP へッダ IPv4 トンネル へッダ IPv6 ヘッダ データ (TCP/UDP) 図 2 ヘッダ処理機能で対応可能なパケットフォーマット 12 CRC MB86977 3. FEF エンジン - フィルタ機能 ・フィルタ機能 D.M.Z., LAN, WAN の異なるセグメント間をまたぐ通信時は , フィルタ機能が働きます。 以下の情報に基くフィルタが実 現できます。 ・ プロトコルタイプ (Ethernet のタイプフィールド ) ・ IP アドレス ・ TCP/UDP ポート番号 ・ ICMP メッセージタイプ フィルタはパケットの受信用と送信用で 2 面持っています。それぞれ 64 件のフィルタリストを持っています。 スイッチブロックからホストインタフェースブロックに受信されたとき , 受信用の入力フィルタにまずかけられ , 通過 したものが NAT/IP フォワーディング処理をされます。処理後 , ハードウェアで転送処理されたものは送信用の出力フィル タにかけられます。 なお , IP アドレスに関しては IPv4 および IPv6 アドレスに対応可能です。 また , PPPoE のセッションステージのように IP パケットを含むフレームに関してもフィルタを実行できます。 更に , AH タイプ , ESP タイプの IPsec パケットに関しても , それぞれ L3/L4 情報 , IP アドレスベースでフィルタリング 可能です。 フィルタと FEF の位置関係は , 図 1 (NAT/IP フォワーディング転送の概要図 ) のようになっています。 スイッチブロック からのパケットをホストインタフェースブロックが受信したとき , パケットは受信用の入力フィルタにかけられ , 通過し たものが NAT/IP フォワーディングブロックへ行きます。 NAT/IP フォワーディング処理後 , パケットは送信用の出力フィ ルタにかけられます。 ・フィルタログ機能 フィルタによって破棄されたパケットについてはその情報を取得する機構があります。 一つはフィルタされたパケットの数を見るためのカウンタ , もう一つはフィルタにかかった最新のパケットの一部ヘッ ダ情報を最大 4 個まで取得できるログ取得用のレジスタです。 カウンタは 64 × 2 件のフィルタテーブルの各エントリに対してそれぞれ 255 までカウントすることが可能です。 カウ ンタが一杯になったら割込みを立てて CPU へ知らせます。割込みを立てずに CPU が定期的に見にいくことも可能です。 ログ取得用のレジスタは , フィルタのどれかのルールにかかって廃棄されたパケットに関して最大 4 つのパケットの ヘッダ情報 ( パケットの先頭から 60 バイト ) を提供します。この 4 つのパケットのヘッダ情報は , 設定により , 以下の 2 種 類の登録方法が可能です。 ・ 常に最新のものに更新する。 ・ 4 つ登録された時点で割込みを立てその後は更新しない。 13 MB86977 4. FEF エンジン - 優先制御機能 FEF エンジンとスイッチブロックの優先キュー, クラシファイアブロックを利用することで , D.M.Z. と WAN インタ フェース間の通信において優先制御が実現できます。VoIP などの低ジッタ , 低遅延の転送が必要なアプリケーションに最 適です。 ・スイッチブロックの優先キューについて スイッチブロックは , 図 3 に示すように高 / 低の優先順位をつけたキューを持ちます。 通常優先キューは , 通常のデータ パケットの転送に使用されるキューです。それに対して , 高優先キューは , VoIP パケットの転送などに使用されます。 クラシファイアブロックは優先制御テーブルの設定内容に応じて , IP パケットの優先度を識別します。 ・優先制御の動作 優先制御機能の動作を , D.M.Z. → WAN の転送を例に説明します。 D.M.Z. インタフェースで受信されたパケットはクラシファイアにて優先度が判定されます。 結果 , WAN への出力で優先 度が高いパケットであればホストインタフェースブロック向けの高優先度キューに積まれます。 高優先度キューに積まれ たパケットはホストインタフェースブロックへ最優先で転送され , FEF 処理されます。 この際に NAT/IP フォワーディング 用テーブル中の宛先 I/F を WAN High Priority Interface に設定しておいてください。FEF 処理後 , スイッチブロックの宛先 WAN の高優先度キューにこのパケットは再び積まれます。WAN の出力インタフェースへはこの高優先度パケットが最優 先で出力されます。 WAN → D.M.Z. の転送においても , 同様に FEF の処理をはさんでパケット転送の優先制御を実現します。 D.M.Z. 用 入力 ポート D.M.Z. 用 出力 ポート WAN 用 入力 ポート クラシファイア @ D.M.Z. ポート クラシファイア @ WAN ポート ホスト側用キュー WAN 用キュー 高優先キュー 高優先キュー 低優先キュー 低優先キュー FEF エンジン 図 3 優先制御機能の動作概要 14 WAN 用 出力 ポート MB86977 5. L2 スイッチ機能 LAN 用のポートは MAC アドレスベースでスイッチング可能です。 同一セグメント内では FEF の処理を必要とせず , FEF の処理負荷が軽減されます。 15 MB86977 ■ 電気的特性 1. 絶対最大定格 (VSS ＝ 0 V) 項 目 記 号 定 格 値 単 位 最 小 最 大 VDDI ＊ 1 VSS － 0.5 ＋ 2.5 V VDDE ＊ 2 VSS － 0.5 ＋ 4.0 V 入力電圧 VI VSS － 0.5 VDDE ＋ 0.5 V 出力電圧 VO VSS － 0.5 VDDE ＋ 0.5 V 保存温度 Tstg － 55 ＋ 125 °C 動作接合温度 Tj － 40 ＋ 125 °C 出力電流 IO －4 ＋4 mA 電源電圧 ＊ 1：1.8 V 系電源 ＊ 2：3.3 V 系電源 ＜注意事項＞ 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ ります。 したがって , 定格を一項目でも超えることのないようご注意ください。 2. 推奨動作条件 項 目 記 号 規 格 値 単 位 最 小 標 準 最 大 VDDI 1.65 1.8 1.95 V VDDE 3.0 3.3 3.6 V “H” レベル入力電圧 VIH 2.0 VDDE ＋ 0.3 V “L” レベル入力電圧 VIL － 0.3 0.8 V 動作周囲温度 Ta － 20 85 °C 電源電圧 ＜注意事項＞ 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。 電気的特性の規格値は , すべてこの条 件の範囲内で保証されます。 常に推奨動作条件下で使用してください。 この条件を超えて使用すると , 信頼 性に悪影響を及ぼすことがあります。 データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。 記載され ている以外の条件での使用をお考えの場合は , 必ず事前に当社営業担当部門までご相談ください。 16 MB86977 3. 直流特性 (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項 目 記号 規 格 値 条 件 最小 標準 最大 単位 IDD 動作状態 450 700 mA IDDS 静止状態 10 mA “H” レベル出力電圧 VOH H 出力電流 IOH ＝－ 100 µA VDDE － 0.2 VDDE V “L” レベル出力電圧 VOL L 出力電流 IOL ＝－ 100 µA 0 0.2 V “H” レベル出力 V-I 特性 VDDE ＝ 3.3 V ± 0.3 V * “L” レベル出力 V-I 特性 VDDE ＝ 3.3 V ± 0.3 V * 入力リーク電流 IL 電源電流 －5 µA ＋5 ＊：下図を参照してください。 “H” レベル出力 V-I 特性 “L” レベル出力 V-I 特性 VOH - VDDE (V) Min Typ −2.0 −1.0 0.0 0 120 −20 100 −40 80 −60 IOL (mA) −3.0 IOH (mA) −4.0 Max 60 Typ −80 40 −100 20 −120 0 Min Max 0.0 1.0 2.0 3.0 4.0 VOL (V) 17 MB86977 4. 交流特性 (1) ホストインタフェース・データリードタイミング (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項 目 記号 規 格 値 最小 標準 最大 単位 チップセレクト入力セットアップ時間 t1 5 ns チップセレクト入力ホールド時間 t2 5 ns リードイネーブル入力セットアップ時間 t3 5 ns リードイネーブル入力ホールド時間 t4 5 ns アドレス入力セットアップ時間 t5 5 ns アドレス入力ホールド時間 t6 5 ns リードデータ出力遅延時間 t7 42 ns リードデータ出力ホールド時間 t8 42 ns SCLK t1 t2 CS_ WE_ t3 t4 t5 t6 RE_ A [13:2] DQ [31:0] t7 CS_ or RE_ の遅い方 18 t8 CS_ or RE_ の遅い方 MB86977 (2) ホストインタフェース・データライトタイミング (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項 目 記号 規 格 値 最小 標準 最大 単位 チップセレクト入力セットアップ時間 t1 5 ns チップセレクト入力ホールド時間 t2 5 ns ライトイネーブル入力セットアップ時間 t3 5 ns ライトイネーブル入力ホールド時間 t4 5 ns アドレス入力セットアップ時間 t5 5 ns アドレス入力ホールド時間 t6 5 ns ライトデータ入力セットアップ時間 t7 5 ns ライトデータ入力ホールド時間 t8 5 ns SCLK t1 t2 t3 t4 t5 t6 t7 t8 CS_ WE_ RE_ A [13:2] DQ [31:0] 19 MB86977 (3) ホストインタフェース・割込みタイミング (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項 目 規 格 値 記号 割込み信号出力遅延時間 t1 SCLK t1 INT_ 20 t1 最小 標準 最大 15 単位 ns MB86977 (4) リセットタイミング (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項 目 規 格 値 記号 最小 標準 最大 単位 リセットアサート時間 t1 5 clock cycle リセットディアサート後アクセス禁止時間 t2 1000 clock cycle SCLK t1 SRST_ t2 21 MB86977 (5) MII インタフェース・データ送信タイミング (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項目 記号 規 格 値 最小 標準 最大 単位 TX_EN 出力遅延時間 t1 20 ns TXD 出力遅延時間 t2 20 ns TX_CLK t1 TX_EN TXD [3:0] X 5 5 t2 TX_CLK t1 TX_EN TXD [3:0] n−1 n X t2 22 MB86977 (6) MII インタフェース・データ受信タイミング (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項 目 規 格 値 記号 最小 標準 最大 単位 RX_DV 入力セットアップ時間 t1 3 ns RX_DV 入力ホールド時間 t2 3 ns RXD 入力セットアップ時間 t3 3 ns RXD 入力ホールド時間 t4 3 ns RX_ER 入力セットアップ時間 t5 3 ns RX_ER 入力ホールド時間 t6 3 ns RX_CLK t2 RX_DV t1 RXD [3:0] t4 5 0 5 t3 RX_CLK t2 RX_DV RXD [3:0] t1 t3 n−1 0 n t4 RX_CLK t6 t5 RX_ER t5 t6 23 MB86977 (7) SMI インタフェース (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項 目 規 格 値 記号 最小 標準 最大 単位 SMI データ入力セットアップ時間 t1 20 ns SMI データ入力ホールド時間 t2 20 ns SMI データ出力遅延時間 t3 100 ns SMI ターンオン遅延時間 (Input mode → Output mode) t4 100 ns SMI ターンオフ遅延時間 (Output mode → Input mode) t5 100 ns MDC t2 t1 MDIO (INPUT) t1 MDC t3 t3 MDIO (OUTPUT) MDC MDIO (INPUT OUTPUT) Input Mode t4 Output Mode MDC MDIO (OUTPUT INPUT) Output Mode Input Mode t5 24 t2 MB86977 (8) RMII インタフェース (VDDE ＝ 3.3 V ± 0.3 V, VDDI ＝ 1.8 V ± 0.15 V, VSS ＝ 0 V, Ta ＝－ 20 °C ～＋ 85 °C) 項 目 規 格 値 記号 最小 標準 最大 単位 RXD 入力セットアップ時間 t1 4 ns RXD 入力ホールド時間 t2 4 ns CRS_DV 入力セットアップ時間 t3 4 ns CRS_DV 入力ホールド時間 t4 4 ns TX_EN 出力遅延時間 t5 15 ns TXD 出力遅延時間 t6 15 ns REF_CLK CRS_DV RXD [1:0] t1 t2 REF_CLK t3 t4 CRS_DV RXD [1:0] REF_CLK t5 t5 TX_EN TXD [1:0] t6 25 MB86977 ■ システム構成例 MPU RJ45 RJ45 4 Port 10/100 M Ethernet TRV RJ45 MB86977 Flash RJ45 Address Bus Data Bus 26 RAM MB86977 ■ ハードウェア設計時の注意事項 ここでは電源投入時および切断時の注意事項について説明します。 電源の投入 / 切断の順序に制限はありませんが , 以下の順序を推奨します。 ・投入順序 1) VDDI ( 内部 ) 2) VDDE ( 外部 ) 3) 信号 ・切断順序 1) 信号 2) VDDE ( 外部 ) 3) VDDI ( 内部 ) （注意事項）・ VDDI ( 内部 ) が切断されている条件で VDDE ( 外部 ) のみ印加することは LSI の信頼性上の問題がありま す。したがって , VDDE ( 外部 ) のみに印加しないでください。 ・ VDDE ( 外部 ) を OFF 状態から ON 状態に復帰させる際には , 電源ノイズなどの影響により , 回路の内部状 態が保持できない場合があります。 ・ 電源投入時に初期化してください。 27 MB86977 ■ オーダ型格 型 格 MB86977PFV-G-BND 28 パッケージ プラスチック・LQFP, 208 ピン (FPT-208P-M06) 備 考 MB86977 ■ 外形寸法図 注 1) ＊印寸法はレジン残りを含まず。 注 2) 端子幅および端子厚さはメッキ厚を含む。 注 3) 端子幅はタイバ切断残りを含まず。 プラスチック・LQFP, 208 ピン (FPT-208P-M06) 30.00±0.20(1.181±.008)SQ * 28.00±0.10(1.102±.004)SQ 156 0.145±0.055 (.006±.002) 105 157 104 0.08(.003) Details of "A" part +0.20 1.50 –0.10 +.008 .059 –.004 INDEX 0˚~8˚ 208 LEAD No. 53 1 52 0.50(.020) C 0.22±0.05 (.009±.002) 0.08(.003) (Mounting height) 0.10±0.05 (.004±.002) (Stand off) "A" 0.60±0.15 (.024±.006) 0.25(.010) M 2003 FUJITSU LIMITED F208027S-c-3-3 単位：mm (inches) 注意：括弧内の値は参考値です。 29 MB86977 MEMO 30 MB86977 MEMO 31 富士通マイクロエレクトロニクス株式会社 〒 163-0722 東京都新宿区西新宿 2-7-1 新宿第一生命ビル http://jp.fujitsu.com/fml/ お問い合わせ先 富士通エレクトロニクス株式会社 〒 163-0731 東京都新宿区西新宿 2-7-1 新宿第一生命ビル http://jp.fujitsu.com/fei/ 電子デバイス製品に関するお問い合わせは , こちらまで , 0120-198-610 受付時間 : 平日 9 時～ 17 時 ( 土・日・祝日 , 年末年始を除きます ) 携帯電話・PHS からもお問い合わせができます。 ※電話番号はお間違えのないよう , お確かめのうえおかけください。 本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認ください。 本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を保証するも のではありません。従いまして , これらを使用するにあたってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害な どについては , 当社はその責任を負いません。 本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその他の権利の使用権または実施 権の許諾を意味するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うもので はありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任を負いません。 本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を 伴う用途（原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵 器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・ 製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用 されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。 半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的な損害を生じさせないよ う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。 本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規等の規制をご確認の上 , 必要な手続き をおとりください。 本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。 編集 販売戦略部