S1R72U16 USB2.0 PCB Design Guide Rev.1.00 本資料のご使用につきましては、次の点にご留意願います。 本資料の内容については、予告無く変更することがあります。 1. 本資料の一部、または全部を弊社に無断で転載、または、複製など他の目的に使用することは堅くお断りいたします。 2. 本資料に掲載される応用回路、プログラム、使用方法等はあくまでも参考情報であり、これら起因する第三者の権利（工業所有権 を含む）侵害あるいは損害の発生に対し、弊社はいかなる保証を行うものではありません。また、本資料によって第三者または弊 社の工業所有権の実施権の許諾を行うものではありません。 3. 特性値の数値の大小は、数直線上の大小関係で表しています。 4. 本資料に掲載されている製品のうち「外国為替及び外国貿易法」に定める戦略物資に該当するものについては、輸出する場合、同 法に基づく輸出許可が必要です。 5. 本資料に掲載されている製品は、生命維持装置その他、きわめて高い信頼性が要求される用途を前提としていません。よって、弊 社は本（当該）製品をこれらの用途に用いた場合のいかなる責任についても負いかねます。 ©SEIKO EPSON CORPORATION 2007, All rights reserved. 適用範囲 本ドキュメントは、IDE デバイス－USB2.0 ホストブリッジ LSI 「S1R72U16」に適用されます。 目次 1 目的..................................................................................................................................................... 1 2 ボードデザインガイドライン ............................................................................................................. 2 2.1 DP/DM 信号配線 .......................................................................................................................................2 2.1.1 基本的な配線...................................................................................................................................3 2.1.2 基板層構成.......................................................................................................................................4 2.2 USB 周辺回路 ............................................................................................................................................5 2.2.1 QFP14-80 パッケージの場合 .........................................................................................................5 2.2.2 PFBGA8UX81 パッケージの場合 .................................................................................................6 2.2.3 電源間デカップリング容量と VDD・GND プレーン................................................................7 2.2.4 VBUS 供給制御回路 .......................................................................................................................7 2.2.5 発振回路...........................................................................................................................................8 3 DP/DM 信号ライン上での部品使用について ....................................................................................... 9 3.1 コモンモードチョークコイル .................................................................................................................9 3.2 チップバリスタ .........................................................................................................................................9 3.3 信号ラインの配線 .....................................................................................................................................9 3.4 High-Speed 送信波形の立上りおよび立下り特性への影響 ...............................................................10 3.5 レセプタクル・コネクタ・ケーブル ...................................................................................................10 4 差動信号特性事例 ............................................................................................................................. 11 S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) EPSON i 1 目的 1 目的 本ドキュメントは、基板設計を行う際に、USB2.0 トランシーバマクロ周辺部のガイドラインとして 用いていただくことを目的としています。したがって、USB2.0 機能の実現に特化した内容となって おり、一般的な基板設計における注意事項は包含していません。 なお、本ドキュメントで示す回路、部品および定数に関しては参考であり、保証するものではあり ません。したがって、システムに合わせた適切な回路方式は、お客様で判断してください。また、 部品の仕様および使用方法等は部品メーカに、基板の仕様は基板メーカにお問合せください。 本ドキュメントと併せて、USB Implementers Forum（USB-IF）から公開されている以下の関連ドキュ メント（※）も参照してください。 ※ 以下の関連ドキュメントは予告なく変更されることがあります。 関連ドキュメント High Speed USB Platform Design Guidelines Rev.1.0 (Apr 01) http://www.usb.org/developers/docs/ S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) EPSON 1 2 ボードデザインガイドライン 2 ボードデザインガイドライン 2.1 DP/DM 信号配線 DP/DM 信号は、以下の点に配慮して配線を行ってください。 • 信号ラインの差動インピーダンスを 90Ωにすること。特に本 LSI と A レセプタクル間に 他のコネクタやケーブルが挿入される場合には、特性インピーダンスの合わせ込みに十 分配慮すること。 • 信号ライン直下の内層は、分離のない GND プレーンとすること。 • 本 LSI 端子と A レセプタクル端子間の信号伝搬遅延を 3ns 以内とするため、信号ライン は短く配線すること • スキューの防止、差動インピーダンスの安定化を図るため、信号ラインは等長かつ平行 に配線すること。 • 信号の反射を抑えること。 ¾ 信号ラインの分岐は最小限に留めること（3.3 信号ラインの配線を参照）。 ¾ 信号ラインを曲げて配線する場合は曲線処理を行うこと。 • 信号ラインの差動インピーダンスが妨害されないようにするため、他の信号ラインを近 接して配線しないこと。特に以下の信号ラインは、DP/DM 信号ラインから十分に離すこ と。 ¾ クロック信号ライン ¾ 高速信号ライン ¾ VBUS ライン 2 EPSON S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) 2 ボードデザインガイドライン 2.1.1 基本的な配線 本 LSI と A レセプタクル間の DP/DM 信号配線例を示します。各寸法は、弊社 Evaluation Board（「株式会社キョウデン」製）における製造実績に基づいています。 なお、この例では基本的な配線を示すことが目的ですので、本 LSI と A レセプタ クル間に付加される部品の配置および配線は省略します。 伝搬遅延1ns以内 伝播遅延 3ns 以内 VBUS DM DM DP DP USB2.0 S1R72U16 コントローラ Aレセプタクル GND (スルーホールタイプ) ※1 ※ DP、DM線幅0.28mm、線間0.30mm （差動90Ω） USB2.0コントローラ と同面に実装の場合 この点線内の直下は分離のない この点線部分の直下はベタGNDGND プレーン S1R72U16 と A レセプタクルは 同面に実装 Aレセプタクル (スルーホールタイプ) 図 2-1 S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) S1R72U16 USB2.0 コントローラ DP/DM 信号配線例 EPSON 3 2 ボードデザインガイドライン 2.1.2 基板層構成 4 層および 6 層構造の 1.6mm 厚プリント基板の層構成例を示します。各寸法は、弊 社 Evaluation Board（「株式会社キョウデン」製）における製造実績に基づいてい ます。 L1 L2 L1 層間(仕上り) L2 ≒1600μm 層間(仕上り) L3 層間(仕上り) L4 PP (ﾌﾟﾘﾌﾟﾚｸﾞ) CORE L3 L4 PP (ﾌﾟﾘﾌﾟﾚｸﾞ) : : : : : : : 48 μm 200 μm 35 μm 1000μm 35 μm 200 μm 48 μm : : : : : : : : : : : 48 200 35 300 35 300 35 300 35 200 48 (Cu/Signal 1,DP,DM) (Cu/GND) (Cu/VDD) (Cu/Signal 2,GND) ※材料：FR-4 図 2-2 L1 L2 L4 L5 L6 L1 層間(仕上り) L2 層間(仕上り) L3 ≒1600μm 層間(仕上り) L4 層間(仕上り) L5 層間(仕上り) L6 PP (ﾌﾟﾘﾌﾟﾚｸﾞ) CORE L3 4 層プリント基板の層構成 PP (ﾌﾟﾘﾌﾟﾚｸﾞ) CORE PP (ﾌﾟﾘﾌﾟﾚｸﾞ) μm μm μm μm μm μm μm μm μm μm μm (Cu/Signal 1,DP,DM) (Cu/GND) (Cu/Signal 2) (Cu/Signal 3) (Cu/VDD) (Cu/Signal 4,GND) ※材料：FR-4 図 2-3 4 6 層プリント基板の層構成 EPSON S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) 2 ボードデザインガイドライン 2.2 USB 周辺回路 本 LSI の USB 周辺回路については、以下の点に配慮してください。 • R1 端子に接続する 6.2kΩ±1%の抵抗は、可能な限り R1 端子近傍に配置すること。 • USB2.0 トランシーバマクロ部に属する VSS 端子（図 2-4、図 2-5 参照）は、分離のない 共通 GND に低インピーダンスで接続すること｡ • 各デカップリングコンデンサは、対応する電源端子の近傍に配置すること。 2.2.1 QFP14-80 パッケージの場合 QFP14-80 パッケージの USB 周辺回路例を示します。 C2 C1 C3 11 VSS 10 LVDD 9 HVDD 8 DP 7 VSS 6 DM 5 HVDD 4 VSS 3 R1 2 VSS 1 LVDD S1R72U16 C4 6.2k ±1% バリスタ HVDD (3.3V±0.3V) LVDD (1.8V±0.15V) コモンモード チョークコイル VSS 図 2-4 QFP14-80 パッケージの USB 周辺回路 S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) EPSON 5 2 ボードデザインガイドライン 2.2.2 PFBGA8UX81 パッケージの場合 PFBGA8UX81 パッケージの USB 周辺回路例を示します。 S1R72U16 B2 C2 E2 VSS VSS B1 VSS C1 D1 R1 LVDD HVDD C1 F2 HVDD E1 DM G2 VSS F1 DP G1 LVDD C2 C3 C4 6.2k± 1% バリスタ HVDD (3.3V±0.3V) LVDD (1.8V±0.15V) コモンモード チョークコイル VSS 図 2-5 6 PFBGA8UX81 パッケージの USB 周辺回路 EPSON S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) 2 ボードデザインガイドライン 2.2.3 電源間デカップリング容量と VDD・GND プレーン 各電源間デカップリングコンデンサの容量の参考値を示します。 なお、プリント基板の状況によっては、C2 および C3 に比べて容量の大きなコンデ ンサを HVDD-VSS 間に配置することにより、USB 信号のジッタｰを良化できるこ とがあります。ただし、その場合は C2 および C3 を HVDD 端子の直近に配置して ください。 表 2-1 電源間デカップリングコンデンサの容量 容量名（図 2-4、図 2-5） C1（uF） C2, C3（uF） C4（uF） 参考値 1 0.1 1 また、VDD・GND プレーンの特性が良好でないと、ジッターの増加など差動信号 特性に影響を及ぼします。したがって、スイッチングレギュレータを使用する場合 は、スイッチングノイズが小さくなるよう考慮してプリント基板を設計してくださ い。 2.2.4 VBUS 供給制御回路 VBUS 電源(+5V)を供給するための制御回路例を示します。ここでは、過電流保護 機能および逆電流保護機能(※)付き USB パワースイッチ IC として、Maxim 社製 MAX8586ETA+を用いた場合の接続例を示します。 ※ 逆電流保護機能を持たない USB パワースイッチ IC では、OUT 端子の電圧が IN 端子の電圧よりも高い場合に、OUT 端子側から IN 端子側への逆電流が生じる ことが考えられますので、注意してください。 VBUSFLG VCC(5.0V±0.25V) S1R72U16 VSS *1 *2 MAX8586ETA+ 5 6 7 8 OUT IN FAULT ON GND ISET ENRESET SEL 4 VBUSEN 3 2 1 *3 *1：, USB2.0規格7.2.4項において、 「USBダウンストリーム側ポートのVBUSラインは、120μF 以上の容量でバイパスすること」 が規定されています。弊社Evaluation Boardでは、122μF相当を実装しています。 *2：上記した120μF以上のコンデンサに蓄積された電荷をディスチャージするための抵抗です。 弊社Evaluation Boardでは、100kΩを実装しています。 *3：過電流検出値を決める抵抗です。詳細は、USBパワースイッチICの仕様を参照してください。 図 2-6 S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) VBUS 供給制御回路 EPSON 7 2 ボードデザインガイドライン 2.2.5 発振回路 水晶振動子の発振周波数は、24MHz および 12MHz のいずれかを選択することがで きます。High-Speed データレートの許容誤差は±500ppm ですが、良好な波形品質 を実現するために、水晶振動子の周波数精度は±100ppm 以内を推奨します。 なお、ノイズによる発振クロックの乱れは誤動作の原因となるため、以下の点に配 慮して配線を行ってください。 • XI、XO 信号は最短で配線すること。 • 発振回路近くには大電流信号線や高速動作信号線を配置しないこと。 図 2-7 に水晶振動子接続回路例を、表 2-1 にエプソントヨコム社製水晶振動子を使 用した弊社 Evaluation Board での回路定数例を示します。 ただし、発振特性は使用部品や基板パターン等の条件により変化するため、振動子 メーカーでのマッチング評価を行ったうえで回路定数を確定してください。 S1R72U16 1MΩ内蔵 XI 水晶振動子 XO Rd Cg Cd GND 図 2-7 表 2-2 水晶振動子接続回路 弊社 Evaluation Board での回路定数 エプソントヨコム社製 水晶振動子 発振周波数 （MHｚ） FA-128（CL=10pF±50ppm） 24 FA-238V（CL=10pF±50ppm） 12 回路定数 Cg （pF） Cd （pF） Rd （Ω） 9 9 1000 15 15 470 なお、水晶振動子の発振周波数に応じて CLKSEL 端子の設定が必要です。CLKSEL 端子の設定については、『S1R72U16 Data Sheet』 6 端子機能説明を参照してくだ さい。 8 EPSON S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) 3 DP/DM 信号ライン上での部品使用について 3 DP/DM 信号ライン上での部品使用について DP/DM 信号ライン上での部品使用について紹介します。 3.1 コモンモードチョークコイル DP/DM 信号ラインにコモンモードチョークコイルを使用することにより、スキューの改善、 不要輻射ノイズの低減等の効果が得られます。コモンモードチョークコイルの例を以下に示 します。なお、コモンモードチョークコイルを使用する際は、DP/DM 信号ラインに直線的 に配置することを推奨します。配線例は、3.3 信号ラインの配線を参照してください。 3.2 ［ TDK 製 ACM2012-900-2P ］ ［ 村田製作所製 DLW21SN900SQ2 ］ ［ TOKO 製 985BH－1007 ］ チップバリスタ DP/DM 信号ラインにチップバリスタを使用することにより、静電気やサージから本 LSI の DP/DM 端子を保護することができます。USB2.0 の High-Speed に対応したチップバリスタの 例を以下に示します。なお、チップバリスタを使用する際は、DP/DM 信号ラインからチッ プバリスタまでの分岐ラインが最短となることを推奨します。配線例は、3.3 信号ラインの 配線を参照してください。 ［ TDK 製 AVR シリーズ］ ［ 松下電器産業製 EZJZ シリーズ］ 3.3 信号ラインの配線 DP/DM 信号ラインに上記の部品を付加する場合、信号ラインの分岐を最小限に留める配線 例を示します。 DP/DM信号ライン コモンモード チョークコイル バリスタ 図 3-1 S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) 信号ラインの配線 EPSON 9 3 DP/DM 信号ライン上での部品使用について 3.4 High-Speed 送信波形の立上りおよび立下り特性への影響 DP/DM 信号ライン上に容量成分を持つ部品を付加した場合、信号ライン上の容量が増大し、 特に High-Speed 送信波形の立上りおよび立下り特性（THSR/THSF）が緩やかになります。 High-Speed アイパターンが Fail 判定にならないように注意してください。 3.5 レセプタクル・コネクタ・ケーブル USB 認証を取得していないレセプタクル・コネクタおよびケーブルを使用した場合、DP/DM の差動信号特性が劣化する恐れがあります。差動信号特性の劣化は、アイパターンの品質に 悪影響を与える要因になりますので、USB 認証を取得したレセプタクル・コネクタおよび ケーブルを使用することを推奨します。 10 EPSON S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) 4 差動信号特性事例 4 差動信号特性事例 本ドキュメントにしたがって設計された弊社 Evaluation Board は、USB-IF の Embedded Host 認証試 験に合格しました。弊社 Evaluation Board における Hi-Speed アイパターンの波形を示します。 図 4-1 Hi-Speed アイパターン波形 ※ アイパターン波形は、基板上の伝送線路特性、電源特性、および測定環境等によって観測される 波形が異なります。 S1R72U16 USB2.0 PCB Design Guide (Rev. 1.00) EPSON 11 改訂履歴 改訂履歴 改訂内容 年月日 頁 種別 07/06/01 0.79 全頁 新規 新規作成 07/07/01 1.00 2.2.5 修正 FA-128 に対する回路定数値を修正 2.2.5 修正 FA-238V に対する回路定数値を記載 4 修正 認証試験合格事例を紹介 Rev. 内 容 半導体事業部 IC 営業部 <IC 国内営業グループ> 東京 〒191-8501 東京都日野市日野 421-8 TEL（042）587-5313（直通） 大阪 〒541-0059 FAX（042）587-5116 大阪市中央区博労町 3-5-1 TEL（06）6120-6000（代表） エプソン大阪ビル 15F FAX（06）6120-6100 ドキュメントコード：411137501 2007 年 6 月 作成 2007 年 7 月 改訂