9. Cyclone III デバイスの外部 メモリ・インタフェース この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。 CIII51009-1.0 はじめに 豊富なオンチップ・メモリの供給に加えて、Cyclone® III デバイスは、 DDR2 SDRAM、DDR SDRAM、QDRII SRAM を含む幅広い外部メモリ に容易にインタフェースすることができます。外部メモリ・デバイスと は、画像処理、ストレージ、通信、一般的なエンベデッド・アプリケー ションなど、幅広く使用される重要なシステム・コンポーネントです。 Cyclone III デバイスは、 広範囲なインフラストラクチャでサポートされ、 堅牢な外部メモリ・インタフェースを作成します。表 9–1 に、外部メモ リ・インタフェースの主な利点をまとめています。 表 9–1. Cyclone III メモリ・インタフェースの主な利点 利点 Cyclone III ソリューションの説明 堅牢 プロセス、電圧、温度の変化を調整する自己キャ リブレーション 使いやすさ ● ● ● プッシュ・ボタンによるタイミング・クロー ジャ DDR2/DDR メモリと全サイドでインタフェー ス可能であり、PCB レイアウト制約を緩和 fMAX 要件を軽減するハーフ・レート・ソリュー ションを利用可能 リソース効率 最大 5 つの ×72 インタフェース用グローバル・ク ロック 優れた性能 ● Altera Corporation - Preliminary 2007 年 3 月 最速のスピード・グレードは、200 MHz で DDR2 SDRAM とインタフェース可能 9–1 Cyclone III デバイス・アドバンスド・ハンドブック Cyclone III 外部メモリ・インタフェース・インフラストラクチャには、 表 9–2 に示すコンポーネントが含まれています。 表 9–2. Cyclone III 外部メモリ・インタフェースの インフラストラクチャ メモリ・インタフェースの 機能 説明 自己キャリブレート式 FPGA デバイスと外部メモリ・デバイス間 ALTMEMPHY メガファンクション の物理（PHY）インタフェースを管理しま す。メガファンクションとして機能し、 Quartus® II ソフトウェア・バージョン 7.0 以降で使用することができます。 アルテラ、サードパーティ、 またはユーザが設計したメモリ・ コントローラ PHY インタフェースおよび PHY とユーザ のアプリケーション間のインタフェース を制御します。 アルテラのコントローラは、アルテラのソ フトウェア・サブスクリプションに IPBASE スイートの一部として含まれてい ます。 シリコン機能強化 Phase-Locked Loop （PLL）リ コ ン フ ィ ギュレーション機能は、システムのクロッ ク位相シフトを調整し、電圧および温度の 変化をキャリブレートします。 Cyclone III の入力 / 出力エレメント（IOE） に 2 個のレジスタが追加され、DoubleData Rate I/O（DDIO）タイミングが改善 されました。 Quartus II TimeQuest タイミング・アナライザ 業 界 標 準 の SDC（Synopsys Design Constraint）言語を使用し、ソース同期タ イミング解析を容易にサポートします。 アルテラでは、すべての DDR2/DDR SDRAM および QDRII SRAM 外 部メモリ・インタフェースを、アルテラの ALTMEMPHY メガファンク ションを使用して構築することを推奨しています。コントローラ・ファ ンクションの実装には、アルテラの DDR2/DDR SDRAM または QDRII SRAM メモリ・コントローラ、サード・パーティ製コントローラ、また はアプリケーション独自のニーズに合わせたカスタム・コントローラを 使用できます。図 9-1 に、Cyclone III 外部メモリ・インタフェースの概 要を示します。 9–2 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 はじめに 図 9-1. Cyclone III 外部メモリ・インタフェースの概要 Memory Memory Controller Controller IP IP / / Altera, Third Party or Custom Memory Controller PHY PHY IP IP / / External External Memory Memory Cyclone III FPGA ALTMEMPHY この章では、 Cyclone III デバイスで利用できる外部メモリ・インタフェー ス用のハードウェア・インタフェースについて説明します。外部メモリ・ インタフェースの実装について詳しくは、アルテラのウェブサイト www.altera.co.jp で以下の資料を参照してください。 ■ ■ ■ ■ Altera Corporation - Preliminary 2007 年 3 月 ALTMEMPHY メガファンクション・ユーザガイド DDR および DDR2 SDRAM コントローラ・コンパイラ・ユーザガイド AN445：DDR および DDR2 SDRAM と Cyclone III デバイスとのイン タフェース AN438：外部メモリ・インタフェースのタイミングの制約と解析 9–3 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック Cyclone III メモリ・サポー トの概要 この項では、Cyclone III デバイスと外部メモリ規格とのインタフェース について説明します。表 9–3 に、Cyclone III デバイスが外部メモリ・イ ンタフェースでサポートできる最大クロック・レートをまとめています。 表 9–3. 外部メモリ・インタフェースに対する Cyclone III の最大クロック・レートのサポート (1) 民生用 メモリ 標準 I/O 規格 規格 DDR2 SDRAM (2) DDR SDRAM (2) QDRII SRAM (4) -6 スピード・グレード -7 スピード・グレード -8 スピード・グレード （MHz） （MHz） （MHz） トップ および ボトムの I/O バンク 左および 右の I/O バンク トップ および ボトムの I/O バンク 左および 右の I/O バンク トップ および ボトムの I/O バンク 左および 右の I/O バンク SSTL-18 Class I 200 167 167 150 167 133 SSTL-18 Class II 133 125 125 (3) (3) (3) SSTL-2 Class I 167 150 150 133 133 125 SSTL-2 Class II 133 125 125 100 100 (3) 1.8 V HSTL Class I 167 150 150 133 133 125 1.8 V HSTL Class II 100 (3) (3) (3) (3) (3) 表 9–3 の注 : (1) (2) (3) (4) 最終特性評価まで、これらの数値は暫定仕様です。 値はモジュールおよびコンポーネント両方へのインタフェースに適用されます。 サポートは特性評価の後で評価されます。 QDRII SRAM は、1.5 V HSTL 標準 I/O 規格もサポートしています。ただし、アルテラでは最高の性能を 得るために、より I/O ドライブ強度の高い 1.8 V HSTL 標準 I/O 規格の使用を推奨しています。 9–4 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース・ピンのサポート 図 9-2 に、Cyclone III デバイスの標準的な外部メモリ・インタフェース・ データ・パスのブロック図を示します。 図 9-2. Cyclone III 外部メモリ・データ・パス (1) DQS/CQ/CQn OE IOE Register OE IOE Register VCC IOE Register GND IOE Register DQ IOE Register IOE Register DataA IOE Register LE Register DataB IOE Register LE Register LE Register System Clock PLL -90˚ Shifted Clock Capture Clock 図 9-2 の注 : (1) ここに示すすべてのクロックはグローバル・クロックです。 Cyclone III メモリ・インタ フェース・ピン のサポート Cyclone III デバイスは、外部メモリとのインタフェースにデータ（DQ） ピン、データ・ストローブ（DQS）ピン、クロック・ピン、コマンド・ ピン、アドレス・ピンを使用します。メモリ・インタフェースの中には、 データ・マスク（DM）ピンまたはバイト・ライト選択（BWS#）ピンを 使用してデータのマスキングを可能にするものがあります。 この項では、 これらすべてのピンが Cyclone IIIでどのようにサポートされるかについ て説明します。図 9-3 に、DQ ピンと DQS ピンを示します。 Altera Corporation - Preliminary 2007 年 3 月 9–5 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック 図 9-3. Cyclone III の DQ ピンと DQS ピン (1)、 (2)、 (3) DQ Pins DQS Pin DQ Pins DM Pin 図 9-3 の注 : (1) 各 DQ グループは、1 本の DQS ピン、1 本の DM ピン、および複数の DQ ピンで構成されています。 (2) （240 ピン PQFP パッケージの）EP3C16、EP3C25、EP3C40 の左側および右側の DQ グループは、 DM ピン をサポートしません。 (3) （144 ピン EQFP パッケージの）EP3C10、EP3C16、EP3C25 のボトムの DQ グループは、 DM ピンをサポー トしません。 データおよびデータ・クロック / ストローブ・ピン 外部メモリ・インタフェースの Cyclone III データ・ピンは、ライト・ データ・ピンの場合は D、リード・データ・ピンの場合は Q、リードお よびライト兼用データ・ピンの場合は DQ と呼ばれます。リード・デー タ・ストローブまたはリード・クロックは、DQS ピンと呼ばれます。 Cyclone III デバイスは、双方向データ・ストローブと単方向リード・ク ロックの両方をサポートします。外部メモリ規格に応じて、DQ と DQS は双方向信号（DDR2 と DDR SDRAM）または単方向信号（QDRII SRAM）になります。双方向 DQ データ信号は、Cyclone III の同じ DQ ピンに接続します。単方向 D または Q 信号の場合、リード・データ信 号を DQ ピン・グループに、ライト・データ信号を別の DQ ピン・グルー プに接続します。 Cyclone III デバイスでは、DQS は DDR2 および DDR SDRAM インタ フェースでライト・モード時にのみ使用します。Cyclone III デバイスは、 DQS をリード・データ・ストローブとして無視します。これは、物理層 （PHY）が内部でリード・モード用のリード・キャプチャ・クロックを 生成するためです。ただし、DQS ピンは、DDR2 および DDR SDRAM インタフェースでは DQS 信号に接続し、QDRII SRAM インタフェース では CQ 信号に接続しなければなりません。 9–6 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース・ピンのサポート Cyclone III は、DDR2 SDRAM デバイスのオプション機能であ る差動ストローブ・ピンをサポートしません。 アルテラのメモリ・コントローラ MegaCore を使用するときは、PHY が インスタンス化されます。メモリ・インタフェース・データ・パスにつ いて詳しくは、 「ALTMEMPHY メガファンクション・ユーザガイド」を 参照してください。 ALTMEMPHY は、各種メモリ・インタフェースのリード・デー タ・パスの実装を簡略化するために拡張された、自己キャリブ レート式メガファンクションです。 ALTMEMPHYのオートキャ リブレーション機能は、プロセス、電圧、温度（PVT）の変動 に対してクロック位相と周波数を最適化し、使いやすさを提供 します。ALTMEMPHY メガファンクションを使用すると、グ ローバル・クロック・バスの DQS 信号を配線する必要がない ため（リード・キャプチャでは DQS が無視されるため）、 Cyclone III デバイスのグローバル・クロック・リソースを節約 できます。メモリ・ドメイン・クロック（DQS）からシステム・ ドメインにデータ DQ をキャプチャするための転送が起こらな いので、再同期の問題は発生しません。 Cyclone III デバイスのすべての I/O バンクは、×8、×9、×16、×18、×32、 ×36 の DQ バス・モードで、 DQ 信号と DQS 信号をサポートします。 ×8、×16、 ×32 モードでは、 1 本の DQS ピンがグループ内のそれぞれ最大 8、 16、32 本 の DQ ピンをドライブし、DDR2 および DDR SDRAM インタフェースを サポートします。 ×9、×18、×36 モードでは、DQS ピンのペア（CQ と CQ#）がグループ内の それぞれ最大 9、18、36 本の DQ ピンをドライブし、1、2、または 4 つ のパリティ・ビットと対応するデータ・ビットをサポートします。×9、 ×18、×36 モードでは、QDRII メモリ・インタフェースをサポートします。 CQ# は相補データ・ストローブ（DQS#）ピンに接続される反転リード・ クロック信号です。メモリ・インタフェース信号として使用されていな い場合は、未使用の DQ ピンを通常のユーザ I/O ピンとして使用できま す。 表 9–4 に、 Cyclone III デバイスの各サイドでサポートされる DQS/DQ グループ数を示します。 Altera Corporation - Preliminary 2007 年 3 月 9–7 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック 表 9–4. デバイスの各サイドにおける Cyclone III DQS および DQ バス・モードのサポート (1) （１ / ５） デバイス EP3C5 パッケージ 144 ピン EQFP (2) 256 ピン FineLine BGA (2) EP3C10 144 ピン EQFP (2) 256 ピン FineLine BGA (2) サイド ×8 ×9 ×16 ×18 ×32 ×36 グループ グループ グループ グループ グループ グループ の数 の数 の数 の数 の数 の数 左 0 0 0 0 - - 右 0 0 0 0 - - トップ (3) 1 0 0 0 - - ボトム (4)、(5) 1 0 0 0 - - 左 (5)、(6) 1 1 0 0 - - 右 (5)、(7) 1 1 0 0 - - トップ 2 2 1 1 - - ボトム 2 2 1 1 - - 左 0 0 0 0 - - 右 0 0 0 0 - - トップ (3) 1 0 0 0 - - ボトム (4)、(5) 1 0 0 0 - - 左 (5)、(6) 1 1 0 0 - - 右 (5)、(7) 1 1 0 0 - - トップ 2 2 1 1 - - ボトム 2 2 1 1 - - 9–8 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース・ピンのサポート 表 9–4. デバイスの各サイドにおける Cyclone III DQS および DQ バス・モードのサポート (1) （２ / ５） デバイス EP3C16 パッケージ 144 ピン EQFP (2) 240 ピン PQFP(2) 256 ピン FineLine BGA(2) 484 ピン FineLine BGA サイド ×8 ×9 ×16 ×18 ×32 ×36 グループ グループ グループ グループ グループ グループ の数 の数 の数 の数 の数 の数 左 0 0 0 0 - - 右 0 0 0 0 - - トップ (3) 1 0 0 0 - - ボトム (4)、(5) 1 0 0 0 - - 左 (5)、(8) 1 1 0 0 - - 右 (4)、(5) 1 0 0 0 - - トップ 1 1 0 0 - - ボトム 1 1 0 0 - - 左 1 1 0 0 - - 右 (5)、(7) 1 1 0 0 - - トップ 2 2 1 1 - - ボトム 2 2 1 1 - - 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ 4 2 2 2 1 1 ボトム 4 2 2 2 1 1 (5)、(6) Altera Corporation - Preliminary 2007 年 3 月 9–9 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック 表 9–4. デバイスの各サイドにおける Cyclone III DQS および DQ バス・モードのサポート (1) （３ / ５） デバイス EP3C25 パッケージ 144 ピン EQFP (2) 240 ピン PQFP(2) 256 ピン FineLine BGA(2) 324 ピン FineLine BGA(2) サイド ×8 ×9 ×16 ×18 ×32 ×36 グループ グループ グループ グループ グループ グループ の数 の数 の数 の数 の数 の数 左 0 0 0 0 - - 右 0 0 0 0 - - トップ (3) 1 0 0 0 - - ボトム (4)、(5) 1 0 0 0 - - 左 (5)、(8) 1 1 0 0 - - 右 (4)、(5) 1 0 0 0 - - トップ 1 1 0 0 - - ボトム 1 1 0 0 - - 左 1 1 0 0 - - 右 (5)、(7) 1 1 0 0 - - トップ 2 2 1 1 - - ボトム 2 2 1 1 - - 左 2 2 1 1 - - 右 (9) 2 2 1 1 - - トップ 2 2 1 1 - - ボトム 2 2 1 1 - - (5)、(6) 9–10 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース・ピンのサポート 表 9–4. デバイスの各サイドにおける Cyclone III DQS および DQ バス・モードのサポート (1) （４ / ５） デバイス EP3C40 パッケージ 240 ピン PQFP 324 ピン FineLine BGA 484 ピン FineLine BGA 780 ピン FineLine BGA EP3C55 484 ピン FineLine BGA 780 ピン FineLine BGA サイド ×8 ×9 ×16 ×18 ×32 ×36 グループ グループ グループ グループ グループ グループ の数 の数 の数 の数 の数 の数 左 (5)、(8) 1 1 0 0 0 0 右 (4)、(5) 1 0 0 0 0 0 トップ 1 1 0 0 0 0 ボトム 1 1 0 0 0 0 左 2 2 1 1 0 0 右 (9) 2 2 1 1 0 0 トップ 2 2 1 1 0 0 ボトム 2 2 1 1 0 0 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ 4 2 2 2 1 1 ボトム 4 2 2 2 1 1 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ 6 2 2 2 1 1 ボトム 6 2 2 2 1 1 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ 4 2 2 2 1 1 ボトム 4 2 2 2 1 1 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ 6 2 2 2 1 1 ボトム 6 2 2 2 1 1 Altera Corporation - Preliminary 2007 年 3 月 9–11 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック 表 9–4. デバイスの各サイドにおける Cyclone III DQS および DQ バス・モードのサポート (1) （５ / ５） デバイス EP3C80 サイド 484 ピン FineLine BGA 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ 4 2 2 2 1 1 780 ピン FineLine BGA EP3C120 ×8 ×9 ×16 ×18 ×32 ×36 グループ グループ グループ グループ グループ グループ の数 の数 の数 の数 の数 の数 パッケージ 484 ピン FineLine BGA 780 ピン FineLine BGA ボトム 4 2 2 2 1 1 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ 6 2 2 2 1 1 ボトム 6 2 2 2 1 1 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ (4) 4 2 2 2 1 1 ボトム (4) 4 2 2 2 1 1 左 4 2 2 2 1 1 右 4 2 2 2 1 1 トップ (4) 6 2 2 2 1 1 ボトム (4) 6 2 2 2 1 1 表 9–4 の注 : (1) (2) (3) (4) (5) (6) (7) (8) (9) 最終特性評価まで、これらの数値は暫定仕様です。 このデバイス・パッケージは、×32/×36 モードをサポートしません。 デバイスのトップ・サイドでは、 RUP、 RDN、 PLLCLKOUT3n、 PLLCLKOUT3p が DQ/DM ピンと共有 され、×8 DQ グループになります。On-Chip Termination（OCT）キャリブレーションに RUP ピンと RDN ピンを使用している場合、または PLLCLKOUT3n と PLLCLKOUT3p を使用している場合、これらのグ ループは使用できません。 これらのグループに対して、 DM ピンはサポートされません。 RUP ピンと RDN ピンは、 DQ ピンと共有されます。OCT キャリブレーションに RUP ピンと RDN ピンを使用 している場合、これらのグループは使用できません。 ×8 DQ グループはバンク 2 で形成できます。 ×8 DQ グループはバンク 5 で形成できます。 これらのグループに対して、 DM ピンと BWS# ピンはサポートされません。 RUP ピンは DQ ピンと共有され、×9 または ×18 DQ グループになります。OCT キャリブレーションに RUP ピンと RDN ピンを使用している場合、これらのグループは使用できません。 9–12 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース・ピンのサポート DQS ピンは、Cyclone III ピン・テーブルでは DQSXY として表記されてい ます。ここで、X は DQS グループ番号、Y は DQS ピンが I/O バンクの どのサイドに属するかを示します。Y はデバイスのトップ・サイドのピ ンでは T、ボトムのピンでは B、左のピンでは L、右のピンでは R にな ります。同様に、対応する DQ ピンは DQXY と表記されます。ここで、X はどの DQ グループにピンが属するかを表し、Y は DQ ピンの I/O バンク の位置を表します。Y はデバイスのトップ・サイドのピンでは T、ボト ムのピンでは B、左のピンでは L、右のピンでは R になります。例えば、 DQS2Tはデバイスのトップ・サイドに配置されたグループ2に属するDQS ピンを示します。同様に、同じグループ内の DQ ピンは DQ2T として示 されます。 DQ ピンの番号は、×8/×9 モードに基づいて付けられます。I/O バンクに は、×8 モードでは最大 20 の DQS/DQ グループ、×9 モードでは最大 8 つ の DQS/DQ グループがあり、これらピンは外部メモリ・インタフェース に使用できます。図 9-4 および図 9-5 に、Cyclone III I/O バンクの DQS/DQ/CQ# ピンの位置と番号を示します。 Altera Corporation - Preliminary 2007 年 3 月 9–13 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック I/O Bank 8 DQS0T/CQ1T DQS2T/CQ3T I/O Bank 1 DQS0L/CQ1L I/O Bank 7 I/O Bank 6 DQS2L/CQ3L 注 (1) DQS4T/CQ5T DQS5T/CQ5T# DQS3T/CQ3T# DQS1T/CQ1T# 図 9-4. Cyclone III I/O バンクの DQS/CQ/CQ# ピン DQS2R/CQ3R DQS0R/CQ1R Cyclone III Devices I/O Bank 2 DQS3R/CQ3R# DQS0B/CQ1B DQS2B/CQ3B I/O Bank 4 DQS5B/CQ5B# DQS3B/CQ3B# DQS1B/CQ1B# I/O Bank 3 DQS4B/CQ5B DQS3L/CQ3L# DQS1R/CQ1R# I/O Bank 5 DQS1L/CQ1L# 図 9-4 の注 : (1) この図の DQS/CQ/CQ# ピンの位置は、144 ピン EQFP パッケージの EP3C5、EP3C10、EP3C16、 EP3C25 デバイスを除く、Cyclone III ファミリのすべてのパッケージに適用されます。 9–14 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース・ピンのサポート DQS0T/CQ1T DQS1T/CQ1T# 図 9-5. 144 ピン EQFP パッケージの EP3C5、EP3C10、EP3C16、および EP3C25 デバイスの DQS/CQ/CQ# ピン I/O Bank 8 I/O Bank 1 I/O Bank 6 DQS0L/CQ1L I/O Bank 7 DQS0R/CQ1R EP3C5, EP3C10, EP3C16, and EP3C25 Devices 144-pin EQFP I/O Bank 2 I/O Bank 5 DQS1B/CQ1B# I/O Bank 3 DQS1R/CQ1R# I/O Bank 4 DQS0B/CQ1B DQS1L/CQ1L# Cyclone III デバイスでは、×9 モードは ×8 モードと同じ DQ ピンおよび DQSピンを使用し、さらに×8モードでは通常のI/Oピンとして機能する1 本の DQ ピンを使用します。×18 モードは ×16 モードと同じ DQ ピンおよ び DQS ピンを使用し、さらに ×16 モードでは通常の I/O ピンとして機 能する 2 本の DQ ピンを使用します。同様に、×36 モードは ×32 モードと 同じ DQ ピンおよび DQS ピンを使用し、さらに ×32 モードでは通常の I/O ピンとして機能する 4 本の DQ ピンを使用します。DQ ピンまたは DQS ピンとして使用しない場合、メモリ・インタフェース・ピンは通常 の I/O ピンとして使用できます。 Altera Corporation - Preliminary 2007 年 3 月 9–15 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック オプションのパリティ、DM、ECC ピン Cyclone III デバイスは、×9、×18、×36 モードではパリティをサポート します。8 ビットのデータ・ピンごとに 1 つのパリティ・ビットを使用 できます。Cyclone III デバイスでは、パリティ・ピンは DQ ピンと同様 に扱われ、コンフィギュレーションされるため、DQ ピンのいずれか 1 本 をパリティに使用できます。 データ・マスク（DM）ピンは、DDR2 および DDR SDRAM デバイスに 書き込むときにのみ必要です。QDRII SRAM デバイスは、BWS# 信号を 使用してメモリに書き込まれるバイトを選択します。DM ピンまたは BWS# ピンの Low 信号は、書き込みが有効であることを示します。DM ピ ンまたは BWS# ピンを High にドライブすると、メモリは DQ 信号をマス クします。DQS 信号と DQ 信号の各グループには、1 本の DM ピンがあり ます。DQ 出力信号と同様に、DM 信号は –90° シフトしたクロックでドラ イブされます。 Cyclone III デバイスでは、DM ピンはデバイスのピン配置に予め割り当 てられています。Quartus II フィッタは、配置を行う場合は、DQS グルー プの DQ ピンと DM ピンを同等に扱います。予め割り当てられた DQ ピン と DM ピンは優先的に使用するピンです。 一部の DDR2 SDRAM および DDR SDRAM デバイスは、データ送信時 のエラーを検出し、自動的に訂正する方法である、誤り訂正コード （ECC）をサポートしています。72 ビット DDR2 または DDR SDRAM では、8 本の ECC ピンと 64 本のデータ・ピンがあります。DDR2 およ び DDR SDRAM の ECC ピンは、Cyclone III デバイスの DQS/DQ グルー プに接続します。メモリ・コントローラには、ECC データをエンコード およびデコードする追加ロジックが必要です。 アドレス・ピンおよびコントロール / コマンド・ピン アドレス信号とコントロールまたはコマンド信号は、通常はシングル・ データ・レートで送信されます。Cyclone III デバイスのすべての I/O バ ンク上のいずれかのユーザ I/O ピンを使用して、メモリ・デバイスへの アドレス信号およびコントロール / コマンド信号を生成できます。 Cyclone III デバイスは、2 のバースト長では、QDR II SDRAM をサポートしていません。 9–16 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース機能 メモリ・クロック・ピン DDR2 および DDR SDRAM メモリ・インタフェースでは、メモリ・ク ロック信号（CK と CK#）を使用して、アドレス信号とコントロールまた はコマンド信号をキャプチャします。同様に、QDRII SRAM デバイス は、ライト・クロック（K と K#）を使用して、アドレス信号とコマンド 信号をキャプチャします。CK/CK# 信号と K/K# 信号は、Cyclone III デ バイスの DDIO レジスタを使用してライト・データ・ストローブと同様 に生成されます。通常の隣接 I/O ピンのいずれかを使用して、DDR2 お よび DDR SDRAM インタフェースに対して CK/CK# を生成するか、ま たは QDRII SRAM に対して K/K# を生成することができます。 Cyclone III メモリ・インタ フェース機能 以下に、DDR 入力レジスタ、DDR 出力レジスタ、On-Chip Termination、 PLL を含む Cyclone III メモリ・インタフェースについて説明します。 DDR 入力レジスタ DDR 入力レジスタは、各 DQ ピンに対して 3 個の内部ロジック・エレメ ント（LE）レジスタを使用して実装されます。これらの LE レジスタは、 DDR 入力ピンに隣接するロジック・アレイ・ブロック（LAB）に配置さ れます。図 9-6 に、Cyclone III DDR 入力レジスタを示します。 図 9-6. Cyclone III DDR 入力レジスタ DDR Input Registers in Cyclone III dataout_h LE Register LE Register sync_reg_h Input Register AI DQ neg_reg_out dataout_l LE Register LE Register LE Register sync_reg_l Register CI Input Register BI Capture Clock Altera Corporation - Preliminary 2007 年 3 月 PLL 9–17 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック DDR データは最初に、入力レジスタ AI と入力レジスタ BI の 2 個のレジ スタに供給されます。 ■ ■ ■ 入力レジスタ AI は、クロックの立ち上がりエッジの間に存在する DDR データをキャプチャします。 入力レジスタ BI は、クロックの立ち下がりエッジの間に存在する DDR データをキャプチャします。 レジスタ CI は、システム・クロックに同期する前にデータを揃えま す。 sync_reg_hレジスタとsync_reg_lレジスタは、 DDR入力レジスタか らデータを受け取り、そのデータを FIFO に転送して、2 つのデータ・ス トリームをシステム・クロックの立ち上がりエッジに同期させます。リー ド・キャプチャ・クロックは PLL が生成するため、Cyclone III デバイス では読み出し中にリード・データ・ストローブ信号（DQS または CQ）は 使用されません。したがって、このケースではポストアンブルは問題に なりません。 9–18 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース機能 DDR 出力レジスタ 専用ライト DDIO ブロックは、DDR 出力および出力イネーブル・パス に実装されます。図 9-7 に、Cyclone III の専用ライト DDIO ブロックが IOE レジスタに実装される様子を示します。 図 9-7. Cyclone III 専用ライト DDIO DDR Output Enable Registers Output Enable IOE Register Output Enable Register AOE data1 data0 IOE Register Output Enable Register BOE DDR Output Registers datain_l IOE Register data0 Output Register AO data1 DQ or DQS sel datain_h IOE Register -90 Shifted Clock Output Register BO Altera Corporation - Preliminary 2007 年 3 月 9–19 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック I/O エレメント（IOE）ブロックには、2 個の DDR 出力レジスタが配置 され ます。2 つ のシ リア ル・デー タ・スト リー ムが、datain_l と datain_hを通して同じクロック・エッジでそれぞれoutput register Ao と output register Bo の 2 個のレジスタに送られます。output register Ao の出力は、クロックの立ち下がりエッジでキャプチャさ れ、 output register Bo の出力はクロックの立ち上がりエッジでキャ プチャされます。レジスタに格納された出力は、共通のクロックで多重 化され、 データ・レートの 2 倍の速度で DDR 出力ピンをドライブします。 DDR 出力イネーブル・パスは、IOE ブロックの DDR 出力パスに類似し た構造を持っています。2 番目の出力イネーブル・レジスタは、DDR 外 部メモリ・インタフェースの DQS ストローブに対するライト・プリアン ブルを提供します。このアクティブ Low 出力イネーブル・レジスタは、 ピンのハイ・インピーダンス状態を半クロック・サイクルだけ延長して、 外部メモリの DQS ライト・プリアンブル時間仕様を提供します。図 9-8 に、書き込み動作の間に、2 番目の出力イネーブル・レジスタが DQS の ハイ・インピーダンス状態を半クロック・サイクル延長する様子を示し ます。 Cyclone III IOE レジスタについて詳しくは、 「Cyclone III デバイス・ハ ンドブック Volume 1」の「Cyclone III デバイスの I/O 機能」の章を参 照してください。 9–20 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 Cyclone III メモリ・インタフェース機能 図 9-8. ライト・トランザクションに対する OE ディセーブルの半クロック・サイクル延長 図 9-8 の注 : (1) 波形はソフトウェアのシミュレーション結果を反映します。OE 信号はデバイスではアクティブ Low で す。ただし、Quartus II ソフトウェアは信号をアクティブ High として実装し、AOE レジスタ D 入力の前 に自動的にインバータを追加します。 On-Chip Termination（OCT） Cyclone III は、垂直および水平両方の I/O バンクで、キャリブレート済 みチップ内直列終端（OCT RS）をサポートします。キャリブレート済み OCT を使用するには、各 OCT RS コントロール・ブロックに RUP ピンと RDN ピンを（各サイドに 1 本ずつ）使用する必要があります。各 OCT キャ リブレーション・ブロックを使用して、同じサイドの VCCIO で 1 つのタ イプの終端をキャリブレートすることができます。 Cyclone III OCT キャリブレーション・ブロックについて詳しくは、 「Cyclone III デバイス・ハンドブック Volume 1」の「Cyclone III デバイ スの I/O 機能」の章を参照してください。 Altera Corporation - Preliminary 2007 年 3 月 9–21 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック PLL 外部メモリにインタフェースする場合、PLL を使用してメモリ・システ ム・クロック、ライト・クロック、キャプチャ・クロック、およびロジッ ク・コア・クロックが生成されます。システム・クロックは、DQS ライ ト信号、コマンド、およびアドレスを生成します。ライト・クロックは システム・クロックから –90° シフトし、書き込み時に DQ 信号を生成し ます。PLL リコンフィギュレーション機能を使用して、セットアップと ホールドのマージンのバランスがとれるように、リード・キャプチャ位 相シフトをキャリブレートすることができます。 PLL は ALTMEMPHY メガファンクション内でインスタンス化 されます。ALTEMEMPHY メガファンクションがインスタンス 化されて外部メモリにインタフェースするときには、PLL のす べての出力が使用されます。ALTMEMPHY メガファンクショ ンによる PLL 出力の使用法について詳しくは、アルテラのウェ ブサイト www.altera.co.jp の「ALTMEMPHY メガファンク ション・ユーザガイド」を参照してください。 Cyclone III PLL について詳しくは、 「Cyclone III デバイス・ハンドブッ ク Volume 1」の「Cyclone III デバイスのクロック・ネットワークおよ び PLL」の章を参照してください。 まとめ Cyclone III デバイスは、DDR2 SDRAM、DDR SDRAM、QDRII SRAM 外部メモリ・インタフェースをサポートします。自己キャリブレート式 ALTMEMPHY メガファンクションは、各種メモリ・インタフェースの データ・パスの実装を簡略化し、Cyclone III デバイスおよび外部メモリ・ デバイスでのプロセス、電圧、温度変動を通常の動作を中断しないでダ イナミックにキャリブレートします。 Cyclone III に よ り、DDR2 SDRAM デ バ イ ス で は 最 大 200 MHz/ 400 Mbps、DDR SDRAM デバイスでは最大 167 MHz/333 Mbps、QDRII SRAM デバイスでは最大 167 MHz/667 Mbps の外部メモリ・インタ フェース間転送データ・レートを実現できます。また Cyclone III デバイ スは、出力デューティ・サイクルを改善し、より適切なライト・マージ ンを確保する専用 DDIO ライト・レジスタも提供します。 9–22 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月 改訂履歴 改訂履歴 表 9–5 に、本資料の改訂履歴を示します。 表 9–5. 改訂履歴 日付＆ドキュメント・ バージョン 2007 年 3 月 v1.0 変更内容 概要 初版 Altera Corporation - Preliminary 2007 年 3 月 9–23 Cyclone III デバイス・ハンドブック Volume 1 Cyclone III デバイス・アドバンスド・ハンドブック 9–24 Cyclone III デバイス・ハンドブック Volume 1 暫定サポート Altera Corporation - Preliminary 2007 年 3 月