9. Stratix III デバイスの高速差動 I/O インタフェースおよび DPA この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。 SIII51009-1.1 はじめに Stratix® III デバイス・ファミリは、Utopia、Rapid I/O®、XSBI、SGMII、 SFI、および SPI などのソース・シンクロナス通信プロトコルをサポート する最大 1.25 Gbps の差動 I/O 機能を提供します。 Stratix III デバイスは、高速差動 I/O サポートのための以下の専用回路 を備えています。 ■ ■ ■ ■ ■ ■ ■ 差動 I/O バッファ トランスミッタ・シリアライザ 受信デシリアライザ データ・リアラインメント ダイナミック・フェーズ・アライナ（DPA） シンクロナイザ（FIFO バッファ） アナログ PLL（デバイスの左側および右側に配置） 高速差動インタフェース向けに、Stratix III デバイスは以下の差動 I/O 規 格をサポートしています。 ■ ■ ■ ■ ■ LVDS（Low Voltage Differential Signaling） Mini-LVDS RSDS（Reduced Swing Differential Signaling） HSTL SSTL HSTL および SSTL I/O 規格は、差動モードでは PLL クロック入力およ び出力にのみ使用できます。 Altera Corporation 2007 年 5 月 9–1 I/O バンク I/O バンク Stratix III の I/O は、16 ∼ 24 の I/O バンクに分割されます。高速差動 I/O をサポートする専用回路は、デバイスの左側および右側のバンクに 配置されています。図 9–1 に、差動バンクおよびそれらのバンクでサポー トされる I/O 規格を示します。 図 9–1. Stratix III の I/O バンク 注 (1)、(2)、(3)、(4)、(5) Stratix III I/O Banks Bank 1C Bank 1B Bank 7A I/O banks 7A, 7B & 7C support all single-ended and differential input and output operation Row I/O banks support LVTTL, LVCMOS, 2.5-V, 1.8-V, 1.5-V, 1.2-V, SSTL-2 Class I & II, SSTL-18 Class I & II, SSTL-15 Class I, HSTL-18 Class I & II, HSTL-15 Class I, HSTL-12 Class I, LVDS, RSDS, mini-LVDS, differential SSTL-2 Class I & II, differential SSTL-18 Class I & II, differential SSTL-15 Class I, differential HSTL-18 Class I & II, differential HSTL-15 Class I and differential HSTL-12 Class I standards for input and output operation. PLL_L2 PLL_L3 PLL_R3 Bank 3A Bank 3B Bank 3C Bank 5C Bank 2C Bank 2B I/O banks 4A, 4B & 4C support all single-ended and differential input and output operation I/O banks 3A, 3B & 3C support all single-ended and differential input and output operation PLL_B1 PLL_B2 Bank 4C PLL_R1 PLL_R2 SSTL-15 class II, HSTL-15 Class II, HSTL-12 Class II, differential SSTL-15 Class II, differential HSTL-15 Class II, differential HSTL-12 Class II standards are only supported for input operations Bank 2A PLL_L4 Bank 7B Bank 6A I/O banks 8A, 8B & 8C support all single-ended and differential input and output operation Bank 7C Bank 6B PLL_T1 PLL_T2 Bank 6C Bank 8C Bank 4B Bank 4A Bank 5B Bank 8B Bank 5A Bank 8A Bank 1A PLL_L1 PLL_R4 図 9–1 の注 : (1) (2) (3) (4) (5) 差動 HSTL および SSTL 出力は、2 番目の出力を反転としてプログラムした 2 つのシングル・エンド出力を使用し て、差動 I/O 動作をサポートします。 カラム I/O 差動 HSTL および SSTL 入力は、オンチップ差動 OCT サポートなしの LVDS 差動入力バッファを使用 します。 カラム I/O は、SE バッファおよび外部抵抗ネットワークを使用して LVDS 出力をサポートします。 Row（サイド）I/O は、オンチップ・クランプ・ダイオードなしに PCI/PCI-X をサポートします。 PLL ブロックは位置を示す目的でのみ示してあり、追加バンクとは見なされません。PLL 入力および出力は、隣 接したバンクの I/O を使用します。 9–2 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA LVDS チャネル Stratix III デバイスは、左右のサイド I/O バンクおよびカラム I/O バン クで LVDS をサポートしています。サイド I/O バンクには、真の LVDS 入力および出力バッファがあります。カラム I/O バンクでは、真の LVDS 入力バッファはありますが、真の LVDS 出力バッファはありません。し かしながら、真の LVDS 入力バッファを備えたすべてのカラム・ユーザ I/O は、エミュレートされた LVDS 出力バッファとしてコンフィギュ レーションすることができます。表 9–1 に、Stratix III デバイスのサイド I/O バンクでサポートされている LVDS チャネルを示します。 表 9–1. Stratix III デバイスのサイド I/O バンクでサポートされている LVDS チャネル 注 (1) 484 ピン FineLine BGA 780 ピン FineLine BGA EP3SL50 48Rx + 48Tx 56Rx + 56Tx — — — EP3SL70 48Rx + 48Tx 56Rx + 56Tx — — — EP3SL110 — 56Rx + 56Tx 88Rx + 88Tx — — EP3SL150 — 56Rx + 56Tx 88Rx + 88Tx — — EP3SL200 — — 88Rx + 88Tx 88Rx + 88Tx — EP3SL340 — — — 112Rx + 112Tx 132Rx + 132Tx EP3SE50 48Rx + 48Tx 56Rx + 56Tx — — — EP3SE80 — 56Rx + 56Tx 88Rx + 88Tx — — EP3SE110 — 56Rx + 56Tx 88Rx + 88Tx — — EP3SE260 — — 88Rx + 88Tx 112Rx + 112Tx — デバイス 1,152 ピン 1,517 ピン 1,780 ピン FineLine BGA FineLine BGA FineLine BGA 表 9–1 の注 : (1) 各デバイス / パッケージの組み合わせにおいて、レシーバおよびトランスミッタ・チャネルが同数含まれていま す。 表 9–2 に、Stratix III デバイスのカラム I/O バンクでサポートされてい る LVDS チャネル（エミュレートされたもの）を示します。 表 9–2. Stratix III デバイスのカラム I/O バンクでサポートされている LVDS チャネル （エミュレートされたもの）（１ / ２） 注 (1) 484 ピン FineLine BGA 780 ピン FineLine BGA 1,152 ピン FineLine BGA 1,517 ピン FineLine BGA 1,780 ピン FineLine BGA EP3SL50 24Rx/Tx + 24Tx 64Rx/Tx + 64Tx — — — EP3SL70 24Rx/Tx + 24Tx 64Rx/Tx + 64Tx — — — EP3SL110 — 64Rx/Tx + 64Tx 96Rx/Tx + 96Tx — — EP3SL150 — 64Rx/Tx + 64Tx 96Rx/Tx + 96Tx — — デバイス Altera Corporation 2007 年 5 月 9–3 Stratix III デバイス・ハンドブック Volume 1 差動トランスミッタ 表 9–2. Stratix III デバイスのカラム I/O バンクでサポートされている LVDS チャネル （エミュレートされたもの）（２ / ２） 注 (1) 484 ピン FineLine BGA 780 ピン FineLine BGA EP3SL200 — — EP3SL340 — — EP3SE50 24Rx/Tx + 24Tx 64Rx/Tx + 64Tx — — — EP3SE80 — 64Rx/Tx + 64Tx 96Rx/Tx + 96Tx — — EP3SE110 — 64Rx/Tx + 64Tx 96Rx/Tx + 96Tx — EP3SE260 — — デバイス 1,152 ピン FineLine BGA 1,517 ピン FineLine BGA 96Rx/Tx + 96Tx 128Rx/Tx + 128Tx — 1,780 ピン FineLine BGA — 128Rx/Tx + 128Tx 144Rx/Tx + 144Tx — 96Rx/Tx + 96Tx 128Rx/Tx + 128Tx — 表 9–2 の注 : (1) カラム I/O バンクの LVDS 入力バッファは、真の LVDS 入力バッファです。真の LVDS 入力バッファを備えた I/O を含むすべてのユーザ I/O は、エミュレートされた LVDS 出力バッファとしてコンフィギュレーションすることが できます。 差動 トランスミッタ Stratix III トランスミッタは、LVDS 信号方式をサポートする専用回路を 内蔵しています。専用回路は差動バッファ、シリアライザ、および共有 アナログ PLL（レフト / ライト PLL）で構成されています。差動バッ ファは、LVDS、mini-LVDS、および RSDS 信号レベルをドライブできま す。シリアライザは、最大 10 ビット幅のパラレル・データを FPGA コ アから取得し、それをロード・レジスタにクロックし、データを差動バッ ファに送信する前にレフト / ライト PLL にクロックされたシフト・レジ スタを使用してシリアル化します。パラレル・データの最上位ビット （MSB）が最初に送信されます。 ロードおよびシフト・レジスタは、PLL_Lx（左側の PLL）または PLL_Rx （右側の PLL）で生成されるロード・イネーブル（load_en）信号およ び diffioclk（シリアル・データ・レートで動作するクロック）信号 でクロックされます。シリアライゼーション・ファクタは、Quartus® II ソフトウェアを使用して、スタティックに ×4、×6、×7、×8、または ×10 に設定できます。ロード・イネーブル信号は、シリアライゼーション・ ファクタの設定から派生します。図 9–2 に、Stratix III トランスミッタの ブロック図を示します。 9–4 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 図 9–2. Stratix III トランスミッタのブロック図 Serializer 10 TX_OUT Internal Logic PLL_Lx / PLL_Rx diffioclk load_en Stratix III トランスミッタ・データ・チャネルは、ソース同期トランス ミッタ・クロック出力を生成するようにコンフィギュレーションできま す。この柔軟性により、出力クロックをデータ出力の近くに配置して、 ボード・レイアウトの簡略化し、クロック - データ間スキューを低減す ることができます。アプリーションごとに、特定のクロック - データ・ アラインメントまたはデータ・レート - クロック・レート・ファクタが 必要になる場合があります。トランスミッタは、717 MHz の最大周波数 と同じレートでクロック信号を出力できます。出力クロックは、シリア ライゼーション・ファクタによって、2、4、8、または 10 で分周するこ とも可能です。データに対するクロックの位相は、0° または 180°（エッ ジ ま た は 中 央 揃 え）に 設 定 で き ま す。左 側 お よ び 右 側 の PLL （PLL_Lx/PLL_Rx）は、さらに 45° の増分でその他の位相シフトの追加 サポートを提供します。これらの設定は、Quartus II MegaWizard® ソフ トウェアでスタティックに行われます。図 9–3 に、クロック出力モード の Stratix III トランスミッタを示します。 Altera Corporation 2007 年 5 月 9–5 Stratix III デバイス・ハンドブック Volume 1 差動トランスミッタ 図 9–3. クロック出力モードの Stratix III トランスミッタ Transmitter Circuit Parallel Series Txclkout+ Txclkout– Internal Logic diffioclk PLL_Lx / PLL_Rx load_en Stratix III シリアライザは、DDR（×2）および SDR（×1）の動作をサポー トする際にはバイパスして、それぞれ 2 および 1 のシリアライザーショ ン・ファクタを実現できます。I/O エレメント（IOE）には、それぞれ が DDR または SDR モードで動作可能な 2 個のデータ出力レジスタがあ ります。IOE のレジスタのクロック・ソースは、任意の配線リソース、 左側 / 右側の PLL（PLL_Lx/PLL_Rx）、またはトップ / ボトム PLL （PLL_Tx/PLL_Bx）を使用することができます。図 9–4 に、シリアライ ザ・バイパス・パスを示します。 図 9–4. Stratix III シリアライザ・バイパス IOE Supports SDR, DDR, or Non-Registered Data Path IOE Internal Logic Serializer Txclkout+ Txclkout– Not used (connection exists) 9–6 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 差動レシーバ Stratix III デバイスは、高速差動信号を受信するための専用回路を備えて います。図 9–5 に、Stratix III レシーバのブロック図を示します。レシー バは、差動バッファ、共有 PLL_Lx/PLL_Rx、ダイナミック・フェーズ・ アラインメント（DPA）ブロック、同期化 FIFO バッファ、データ・リ アラインメント・ブロック、およびデシリアライザを備えています。差 動バッファは、Quartus II ソフトウェアのアサインメント・エディタで スタティックに設定することで、LVDS、mini-LVDS、および RSDS 信号 レベルを受信します。PLL はデータとともに送信される外部ソース・ク ロック入力を受信し、同じクロックの異なる位相を生成します。DPA ブ ロックは、左側 / 右側の PLL からのクロックのいずれかを選択し、各 チャネルの受信データを揃えます。 シンクロナイザ回路は、DPA クロックとデータ・リアラインメント・ブ ロック間の位相差を補正する 1 ビット幅 × 6 ビット深度の FIFO バッファ です。必要に応じて、データ・リアラインメント回路はシリアル・ビッ ト・ストリームに 1 ビットのレイテンシを挿入し、ワード境界をアライ ンメントします。デシリアライザはシフト・レジスタとパラレル・ロー ド・レジスタを内蔵し、最大 10 ビットを内部ロジックに送信します。 Stratix III レシーバのデータ・パスは、dffioclk 信号または DPA 復元 クロックによってクロックされます。デシリアライゼーション・ファク タは、Quartus II ソフトウェアを使用して、スタティックに 4、6、7、8、 または 10 に設定できます。左側 / 右側の PLL（PLL_Lx/PLL_Rx）は自 動的にロード・イネーブル信号を生成しますが、この信号はデシリアラ イゼーション・ファクタ設定から派生します。 Altera Corporation 2007 年 5 月 9–7 Stratix III デバイス・ハンドブック Volume 1 差動レシーバ Stratix III デシリアライザは、DDR（×2）または SDR（×1）の動作をサ ポートするために、Quartus II MegaWizard でバイパスすることができ ます。DPA およびデータ・リアラインメント回路は、デシリアライザが バイパスされている場合は使用できません。IOE は、DDR または SDR モードで動作可能な 2 個のデータ入力レジスタを内蔵しています。IOE のレジスタのクロック・ソースは、任意の配線リソース、レフト / ライ ト PLL、またはトップ / ボトム PLL を使用することができます。 図 9–5. レシーバのブロック図 DPA Bypass Multiplexer Up to 1.25 Gbps D + – Data Realignment Circuitry Q 10 Internal Logic Dedicated Receiver Interface data retimed_data Synchronizer DPA DPA_clk Eight Phase Clocks 8 rx_inclk PLL _Lx / PLL_Rx diffioclk load_en Regional or Global Clock 図 9–6 に、デシリアライザ・バイパス・データ・パスを示します。 図 9–6. Stratix III デシリアライザ・バイパス IOE Supports SDR, DDR, or Non-Registered Data Path IOE rx_in DPA Circuitry 9–8 Stratix III デバイス・ハンドブック Volume 1 Deserializer PLD Logic Array Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA レシーバ・データ・リアライメント回路（ビット・スリップ） 送信データのスキューとリンクで追加されるスキューによって、受信シ リアル・データ・ストリームにチャネル間スキューが発生します。DPA がイネーブルされた場合、受信データが各チャネル上の異なるクロック 位相でキャプチャされます。これにより、チャネル間で受信データのミ スアライメントが生じます。このチャネル間スキューを補正し、各チャ ネル上で正しい受信ワード境界を確立するために、各レシーバ・チャネ ルはビット・レイテンシをシリアル・ストリームに挿入してデータを再 アライメントする、専用のデータ・リアラインメント回路を備えていま す。 オプションの RX_CHANNEL_DATA_ALIGN ポートは、内部ロジックから 個別に制御される各レシーバのビット挿入を制御します。データは RX_CHANNEL_DATA_ALIGN のパルスごとに 1 ビット・スリップします。 RX_CHANNEL_DATA_ALIGN 信号の要件を以下に示します。 ■ ■ ■ ■ 最小パルス幅は、ロジック・アレイのパラレル・クロックの 1 周期で す。 パルス間の最小 Low 時間は、パラレル・クロックの 1 周期です。 最大 High または Low 時間はありません。 有効なデータは、RX_CHANNEL_DATA_ALIGN の立ち上がりエッジ から 2 パラレル・クロック・サイクル後に利用可能になります。 図 9–7 に、デシリアライゼーション・ファクタを 4 に設定した状態での、 1 ビット・スリップ・パルス後のレシーバ出力（RX_OUT）を示します。 図 9–7. データ・リアラインメント・タイミング inclk rx_in 3 2 1 0 3 2 1 0 3 2 1 0 rx_outclock rx_channel_data_align rx_out 3210 321x xx21 0321 データ・リアラインメント回路は、ロールオーバが発生する前に最大 11 ビット時間を挿入することができます。プログラマブル・ビットのロー ルオーバ・ポイントは、デシリアライゼーション・ファクタに関係なく、 1 ∼ 11 ビット時間にすることができます。プリセット・ロールオーバ・ ポイントに達したことを示すために、各チャネルから FPGA にオプショ ンのステータス・ポート RX_CDA_MAX が提供されます。 Altera Corporation 2007 年 5 月 9–9 Stratix III デバイス・ハンドブック Volume 1 差動レシーバ ダイナミック・フェーズ・アライナ（DPA） DPA ブロックは差動入力バッファから高速シリアル・データを取り込 み、レフト / ライト PLL から 8 つの位相クロックの 1 つを選択して、 データをサンプリングします。DPA はシリアル・データの位相に最も近 い位相を選択します。受信データと選択された位相の間の最大位相オフ セットは 1/8UI であり、これは DPA の最大量子化誤差です。クロック の 8 つの位相は均等に分割され、分解能は 45 度となります。図 9–8 に、 DPA クロックと受信シリアル・データ間の可能な位相関係を示します。 図 9–8. DPA クロック位相とシリアル・データ・タイミングの関係 rx_in D0 D1 D2 D3 D4 Dn 0˚ 45˚ 90˚ 135˚ 180˚ 225˚ 270˚ 315˚ Tvco 0.125Tvco DPA ブロックは受信シリアル・データの位相を継続的にモニタし、必要 に応じて新しいクロック位相を選択します。ユーザはオプションの RX_DPLL_HOLD ポートをアサートすることによって、DPA が新しいク ロック位相を選択するのを防止することができます。この機能は各チャ ネルで利用できます。 DPA ブロックは、トレーニング・パターンおよび 256 回以上のトレーニ ング・シーケンスを必要とします。トレーニング・パターンは固定され ていないため、ユーザは少なくとも 1 回の遷移がある任意のトレーニン グ・パターンを使用することができます。オプションの出力ポート RX_DPA_LOCKED が内部ロジックに提供されており、DPA ブロックが受 信データ位相に最も近い位相に安定したことを示します。新しい位相が 選択されたとき、または DPA が同じ方向に 2 位相移動したとき、 Quartus II MegaWizard Plug-In で選択されたオプションに応じて、DPA ブロックは RX_DPA_LOCKED をデアサートします。RX_DPA_LOCKED 信 9–10 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 号は DPA クロック・ドメインに同期されており、ロック状態の初期イ ンジケータと見なす必要があります。データ・チェッカを使用してデー タ・インテグリティの正当性を確認します。 DPA 回路をリセットするために、独立したリセット・ポート RX_RESET を使用できます。DPA 回路はリセット後に再トレーニングする必要があ ります。 シンクロナイザ シンクロナイザは、DPA 回路の復元クロックとレシーバ内のその他の部 分をクロックする diffioclk 間の位相差を補正する、1 ビット × 6 ビッ トの深度の FIFO バッファです。シンクロナイザは位相差を補正するの みで、データとレシーバの INCLK 間の周波数差は補正できません。 オプションのポート RX_FIFO_RESET は内部ロジックで使用でき、シン クロナイザをリセットします。シンクロナイザは、DPA が受信データを 最初にロックすると自動的にリセットします。アルテラは、DPA が初期 ロック状態から外れてロック状態を喪失したときに RX_FIFO_RESET を 使用してシンクロナイザをリセットすることを推奨しています。 差動 I/O 終端 Stratix III デバイスは、LVDS 規格用の各差動レシーバ・チャネルの 100 Ω の差動 On-Chip Termination（チップ内終端）オプションを提供します。 On-Chip Termination により、外部終端抵抗を追加する必要がないため、 ボード・スペースを削減します。Quartus II ソフトウェアのアサインメ ント・エディタで、On-Chip Termination をイネーブルできます。 差動 On-Chip Termination は、すべてのロウ I/O ピンおよび SERDES ブ ロック・クロック・ピン CLK (0, 2, 9, 11) でサポートされていま す。カラム I/O ピン、高速クロック・ピン CLK [1, 3, 8, 10]、ま たはコーナー PLL クロック入力では、サポートされていません。 図 9–9 に、デバイスの On-Chip Termination を示します。 図 9–9. オンチップ差動 I/O 終端 Stratix III Differential Receiver with On-Chip 100 Ω Termination LVDS Transmitter Z0 = 50 Ω RD Z0 = 50 Ω Altera Corporation 2007 年 5 月 9–11 Stratix III デバイス・ハンドブック Volume 1 レフト / ライト PLL（PLL_Lx/ PLL_Rx） レフト / ライト PLL（PLL_Lx/ PLL_Rx） Stratix III デバイスは、デバイスの左側および右側にそれぞれ最大 4 個の PLL を配置した最大 8 個のレフト / ライト PLL を備えています。レフ ト PLL は左側で高速差動 I/O バンクをサポートし、ライト PLL はデバ イスの右側のバンクをサポートします。高速差動 I/O レシーバおよびト ランスミッタ・チャネルは、これらのレフト / ライト PLL を使用して、 パラレル・グローバル・クロック（rx または tx クロック）および高速 クロック（diffioclk）を生成します。図 9–1 に、レフト / ライト PLL の位置を示します。PLL VCO はデータ・レートのクロック周波数で動 作します。各レフト / ライト PLL は、シングル・シリアル・データ・ レートをサポートしますが、使用できるのは（C0 および C1 レフト / ラ イト PLL クロック出力からの）2 つの独立したシリアライゼーション・ ファクタとデシリアライゼーション・ファクタです。高速差動 I/O サ ポート・モードでは、クロック・スイッチオーバとダイナミック・レフ ト / ライト PLL リコンフィギュレーションが使用できます。 詳細は、 「Stratix III デバイス・ハンドブック」の「Stratix III デバイスの クロック・ネットワークおよび PLL」の章を参照してください。 図 9–10 に、Stratix III PLL の主要コンポーネントの簡単なブロック図を 示します。 図 9–10. PLL のブロック図 注 (1)、(2) lock To DPA block on Left/Right PLLs LOCK circuit 8 Casade output to adjacent PLL ÷C0 GCLKs Clock inputs from pins 4 GCLK/RCLK ÷n inclk0 inclk1 Clock Switchover Block PFD CP LF VCO 8 ÷2 (2) clkswitch ÷C1 RCLKs ÷C2 External clock outputs 8 clkbad0 Diffoclk from Left/Right PLLs ÷C3 clkbad1 activeclock Load_en from Left/Right PLLs Cascade input from adjacent PLL ÷Cn (1) FBOUT pfdena ÷M PLL output mux External memory interface DLL no compensation mode ZDB, External feedback modes LVDS Compensation mode Source-Synch; normal mode FBIN from LVDS network clock GCLK/ RCLK network 図 9–10 の注 : (1) (2) レフト / ライト PLL は n = 6、トップ / ボトム PLL は n = 9 です。 これは VCO ポスト・スケール・カウンタ K です。 9–12 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA レフト / ライト PLL は、LVDS および DPA クロック・ネットワークを 通して、差動トランスミッタおよび受信チャネルに供給します。センター のレフト / ライト PLL は、それらの上のバンクまたは下のバンクにトラ ンスミッタおよび受信チャネルをクロックすることができます。コー ナーのレフト / ライト PLL は、隣接するバンクで I/O をドライブでき ます。以降の 2 つの図に、Stratix III デバイスのセンターおよびコーナー の PLL クロックを示します。PLL クロック制約について詳しくは、9-19 ページの「差動ピン配置ガイドライン」を参照してください。 クロック 図 9–11. Stratix III デバイスのセンター PLL の LVDS/DPA クロック 4 LVDS Clock DPA Clock Quadrant Quadrant DPA Clock LVDS 4 Clock 4 4 2 Center PLL_L2 Center PLL_R2 Center PLL_L3 Center PLL_R3 2 2 2 4 4 4 LVDS Clock Altera Corporation 2007 年 5 月 DPA Clock Quadrant Quadrant DPA Clock LVDS 4 Clock 9–13 Stratix III デバイス・ハンドブック Volume 1 クロック 図 9–12. Stratix III デバイスのセンターおよびコーナー PLL の LVDS/DPA クロック Corner PLL_R1 Corner PLL_L1 2 2 4 LVDS Clock DPA Clock Quadrant Quadrant DPA Clock LVDS 4 Clock 4 4 2 2 Center PLL_L2 Center PLL_R2 Center PLL_L3 Center PLL_R3 2 2 4 4 4 LVDS Clock DPA Clock Quadrant Quadrant DPA Clock LVDS 4 Clock 2 2 Corner PLL_L4 Corner PLL_R4 ソース同期タイミング制約 この項では、Stratix III デバイスでのソース同期信号方式のタイミング見 積り、波形、および仕様について説明します。LVDS I/O 規格は高速デー タ送信を可能にします。この高速のデータ送信レートは、システム全体 の性能向上をもたらします。高速システム性能を活用するには、これら の高速信号のタイミング解析方法を理解することが重要です。差動ブ ロックのタイミング解析は、従来の同期タイミング解析とは異なります。 ソース同期タイミング解析は、クロック出力時間およびセットアップ時 間に的を絞るのではなく、データとクロック信号間のスキューに基づい ています。高速差動データ伝送には IC ベンダが提供するタイミング・パ ラメータを使用する必要があり、またボード・スキュー、ケーブル・ス キュー、およびクロック・ジッタに強い影響を受けます。この項では、 ソース同期差動データ方向タイミング・パラメータ、Stratix III デバイス のタイミング制約の定義、およびこれらのタイミング・パラメータによ るデザインの最大性能の決定方法を定義します。 9–14 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 差動データ方向 外部クロックと受信データの間には一定の関係があります。1 Gbps およ び SERDES 係数 10 の動作では、外部クロックを 10 逓倍し、またフェー ズ・アラインメントを PLL で各データ・ビットのサンプリング・ウィン ドウと一致するよう設定できます。データは逓倍されたクロックの立ち 下がりエッジでサンプリングされます。図 9–13 に、×10 モードのデー タ・ビット方向を示します。 図 9–13. QuartusII ソフトウェアにおけるビット方向 inclock/outclock 10 LVDS Bits MSB data in 9 8 7 6 5 4 3 LSB 2 1 0 差動 I/O のビット位置 高周波でのデータ伝送を成功させるにはデータの同期化が必要です。 図 9–14 に、チャネル動作のデータ・ビット方向を示します。これらの図 は以下をベースとしています。 ■ ■ ■ SERDES 係数はクロック逓倍係数と同等 エッジ・アラインメントはフェーズ・アラインメントに選択 ハード SERDES に実装 その他のシリアル変換係数は、Quartus II ソフトウェア・ツールを使用 してワード内のビット位置を検索します。デシリアライゼーション後の ビット位置は、表 9–3 に表記されています。 Altera Corporation 2007 年 5 月 9–15 Stratix III デバイス・ハンドブック Volume 1 クロック 図 9–14. 1 本の差動チャネルのビット・オーダおよびワード境界 注 (1) Transmitter Channel Operation (x8 Mode) tx_outclock tx_out Current Cycle Next Cycle Previous Cycle X X X X X X X 7 6 5 4 3 2 1 0 X X X X X X X X MSB LSB X Receiver Channel Operation (x4 Mode) rx_inclock rx_in 3 2 1 0 X X X X X X X X X X X X rx_outclock XXXX rx_out [3..0] XXXX XXXX 3210 Receiver Channel Operation (x8 Mode) rx_inclock rx_in 7 6 5 4 3 2 1 0 X X X X X X X X X X X X X X X X X X X rx_outclock rx_out [7..0] XXXXXXXX XXXXXXXX XXXX7654 図 9–14 の注 : (1) これらは波形の機能のみを示しており、タイミング情報を示すことを意図したものではありません。 表 9–3 に、18 個の差動チャネルの差動ビットの命名規則を示します。最 上位ビット（MSB）および最下位ビット（LSB）の位置は、システムで 使用されるチャネル数が増えると増加します。 表 9–3. 差動ビットの命名 （１ / ２） レシーバ・ チャネル・ データ番号 内部 8 ビット・パラレル・データ 最上位ビット 最下位ビット （MSB）の位置 （LSB）の位置 1 7 0 2 15 8 3 23 16 4 31 24 5 39 32 6 47 40 9–16 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 表 9–3. 差動ビットの命名 （２ / ２） レシーバ・ チャネル・ データ番号 内部 8 ビット・パラレル・データ 最上位ビット 最下位ビット （MSB）の位置 （LSB）の位置 7 55 48 8 63 56 9 71 64 10 79 72 11 87 80 12 95 88 13 103 96 14 111 104 15 119 112 16 127 120 17 135 128 18 143 136 DPA 以外の回路のレシーバ・スキュー・マージン 温度、媒体（ケーブル、コネクタ、または PCB）、装荷、レシーバのセッ トアップおよびホールド時間、内部スキューなどのシステム環境におけ る変化により、レシーバのサンプリング・ウィンドウが減少します。レ シーバのクロック入力およびデータ入力サンプリング・ウィンドウ間の タイミング・マージンは、レシーバ・スキュー・マージン（RSKM）と 呼ばれます。図 9–15 に、RSKM とレシーバのサンプリング・ウィンド ウの関係を示します。 トランスミット・チャネル間スキュー（TCCS）、RSKM、およびサンプ リング・ウィンドウ仕様は、DPA のない高速ソース同期差動信号に使用 されます。DPA を使用する場合、これらの仕様はより簡単なシングル DPA ジッタ許容仕様と交換されます。例えば、DPA 付き各入力で異な る位相のクロックを選択する理由がレシーバ・スキューの場合、このマー ジンの要件は排除されます。タイミング図では、TSW はサンプリング・ ウィンドウの時間を表します。 Altera Corporation 2007 年 5 月 9–17 Stratix III デバイス・ハンドブック Volume 1 クロック 図 9–15. DPA がない場合の差動高速タイミング図およびタイミングの制約 Timing Diagram External Input Clock Time Unit Interval (TUI) Internal Clock TCCS Receiver Input Data TCCS Sampling Window (SW) RSKM tSW (min) Bit n Timing Budget RSKM Internal tSW (max) Clock Bit n Falling Edge TUI External Clock Clock Placement Internal Clock Synchronization Transmitter Output Data RSKM RSKM TCCS TCCS 2 Receiver Input Data Sampling Window 9–18 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 差動ピン配置 ガイドライン 適切な高速動作を確実に実行させるために、差動ピン配置ガイドライン が提供されています。Quartus II コンパイラは、これらのガイドライン に準拠しているかどうか自動的にチェックし、準拠していない場合はエ ラー・メッセージを表示します。 DPA の使用は高速差動チャネルの配置に何らかの制約を加えるため、こ の項は DPA の使用時および非使用時におけるピン配置のガイドライン に分割されています。 DPA がイネーブルされた差動チャネルのガイドライン Stratix III デバイスは、デバイスの左側および右側の I/O バンクに差動 レシーバおよびトランスミッタを搭載しています。各レシーバは、クロッ クの位相を関連するチャネルのデータ位相にアラインメントするための 専用 DPA 回路を備えています。差動バンクで DPA がイネーブルされた チャネルが使用された場合、以下の項のガイドラインに準拠する必要が あります。 DPA がイネーブルされたチャネルおよびシングル・エンド I/O あるバンクで DPA チャネルがイネーブルされているとき、そのバンク ではシングル・エンド I/O は許可されません。そのバンクでは、差動 I/O 規格のみ許可されます。 DPA がイネーブルされたチャネルのドライブ距離 ■ ■ ■ Altera Corporation 2007 年 5 月 各レフト / ライト PLL（DPA モード）は、最大 25 の隣接する LAB ロウ をドライブできます。25 のロウ制限には、ピン配置中にスキップさ れたチャネルおよびピンに引き出されていないチャネルが含まれま す。詳細については、図 9–16 を参照してください。 センターのレフト / ライト PLL（DPA モード）は、最大 50 LAB ロウ をドライブできます（図 9–16 に示すように、隣接する上下のバンク にそれぞれ 25 ずつ）。 25連続ロウが必ずしもドライブしているPLLに隣接している必要は ありません。 9–19 Stratix III デバイス・ハンドブック Volume 1 差動ピン配置ガイドライン 図 9–16. DPA がイネーブルされたチャネルのレフト / ライト PLL のドライブ距離 Corner Left / Right PLL Corner Left / Right PLL Reference CLK DPA-enabled Diff I/O Reference CLK DPA-enabled Diff I/O Maximum 25 channels driven by the corner left/right PLL DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Reference CLK Maximum 25 channels driven by the corner left/right PLL Maximum 25 channels driven by the upper center left/right PLL DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Reference CLK Center Left / Right PLL Center Left / Right PLL Center Left / Right PLL Center Left / Right PLL Reference CLK DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Reference CLK DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Maximum 25 channels driven by the corner left/right PLL Maximum 25 channels driven by the upper center left/right PLL Maximum 25 channels driven by the corner left/right PLL DPA-enabled Diff I/O Reference CLK DPA-enabled Diff I/O Reference CLK Corner Left / Right PLL Corner Left / Right PLL Figure 16.1 Figure 16.2 9–20 Stratix III デバイス・ハンドブック Volume 1 Unused Lower Center Left/Right PLL Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA コーナーおよびセンターのレフト / ライト PLL の使用 ■ ■ Altera Corporation 2007 年 5 月 コーナー・レフト / ライト PLL が 1 つのグループを、センター・レフ ト / ライト PLL が別のグループをドライブするというように、差動 バンクが 2 個のレフト / ライト PLL でドライブされている場合、少 なくとも 1 つのロウで 2 つの DPA チャネル・グループを分割する 必要がありますが、2 つの DPA イネーブル・チャネル・グループは 別々の周波数で動作できます（図 9–17 参照）。この 2 つのグループ は別々の周波数で動作できます。 1個のレフト/ライトPLLがDPAがイネーブルされたチャネル、およ び DPA がディセーブルされたチャネルをドライブしている場合、分 離させる必要はありません。 9–21 Stratix III デバイス・ハンドブック Volume 1 差動ピン配置ガイドライン 図 9–17. 同じバンクにある DPA がイネーブルされた差動 I/O をドライブ しているコーナーおよびセンター・レフト / ライト PLL Corner Left /Right PLL Reference CLK DPA -enabled Diff I/O DPA - enabled Diff I/O DPA - enabled Diff I/O Channels driven by Corner Left/Right PLL DPA - enabled Diff I/O DPA - enabled Diff I/O Diff I/O One Unused Channel for Buffer DPA-enabled Diff I/O DPA-enabled Diff I/O DPA -enabled Diff I/O Channels driven by Center Left/Right PLL DPA- enabled Diff I/O Reference CLK Center Left /Right PLL 9–22 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 両方のセンター・レフト / ライト PLL の使用 ■ ■ ■ Altera Corporation 2007 年 5 月 図 9–18 の（18.1）に示すように、両方のセンター・レフト / ライト PLL が隣接するバンクのみで DPA がイネーブルされたチャネルを ドライブする場合、それらを DPA に使用することができます。 図 9–18 の（18.2）に示すように、センター・レフト / ライト PLL の 1 つがトップ・バンクとボトム・バンクをドライブする場合、その他 のセンター・レフト / ライト PLL は差動チャネルをドライブするの に使用できません。 トップ PLL_L2/PLL_R2 がロワー差動バンク内の DPA がイネーブル されたチャネルをドライブする場合、PLL_L3/PLL_R3 はアッパー 差動バンク内の DPA がイネーブルされたチャネルを（あるいはそ の逆を）ドライブすることはできません。つまり、図 9–19 に示すよ うに、センター・レフト / ライト PLL はバンクをクロスして同時に ドライブすることはできません。 9–23 Stratix III デバイス・ハンドブック Volume 1 差動ピン配置ガイドライン 図 9–18. DPA がイネーブルされた差動 I/O をドライブしているセンター・レフト / ライト PLL DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Reference CLK DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Reference CLK Center Left/Right PLL (PLL_L2/PLL_R2) Center Left/Right PLL (PLL_L2/PLL_R2) Center Left/Right PLL (PLL_L3/PLL_R3) Center Left/Right PLL (PLL_L3/PLL_R3) Reference CLK DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Reference CLK DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Figure 18.1 9–24 Stratix III デバイス・ハンドブック Volume 1 Unused PLL Figure 18.2 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 図 9–19. 両方のセンター・レフト / ライト PLL でドライブされる DPA が イネーブルされた差動 I/O の無効な配置 DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Reference CLK Center Left /Right PLL Center Left /Right PLL Reference CLK DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O DPA-enabled Diff I/O Altera Corporation 2007 年 5 月 9–25 Stratix III デバイス・ハンドブック Volume 1 差動ピン配置ガイドライン DPA がディセーブルされた差動チャネルのガイドライン Stratix III デバイスの左側および右側のバンクで、DPA がディセーブル されたチャネルが使用された場合、以下の項のガイドラインに準拠する 必要があります。 DPA がディセーブルされたチャネルおよびシングル・エンド I/O ■ ■ ■ シングル・エンド I/O 規格が DPA がディセーブルされた差動 I/O バ ンクと同じ VCCIO を使用している限り、同じ I/O バンクにシング ル・エンド I/O を配置できます。 シングル・エンド入力は、SERDES 回路を使用する差動チャネルと 同じロウに配置できますが、IOE 入力レジスタは差動 I/O と同じ LAB に配置されたシングル・エンド I/O に使用することはできませ ん。SERDES 差動チャネルと同じ LAB ロウ内に配置された SERDES 以外の差動入力にも、入力レジスタに対するルールと同じルールが 適用されます。入力レジスタはコア・ロジック内に実装する必要が あります。 図 9–20 に示すように、シングル・エンド出力ピンは差動 I/O ピンか ら少なくとも 1 つの LAB ロウだけ離れている必要があります。 図 9–20. 差動 I/O ピンに対するシングル・エンド出力ピンの配置 Single-Ended Output Pin Differential I/O Pin Single-Ended Input Pin Single-Ended Outputs Not Allowed Row Boundary 9–26 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA DPA がディセーブルされたチャネルのドライブ距離 ■ 各レフト/ライトPLLは、バンク全体のすべてのDPAがディセーブル されたチャネルをドライブすることができます。 コーナーおよびセンターのレフト / ライト PLL の使用 ■ ■ Altera Corporation 2007 年 5 月 コーナー・レフト / ライト PLL を使用してすべてのトランスミッタ・ チャネルをドライブでき、またセンター・レフト / ライト PLL を使 用して同じ差動バンク内の DPA がディセーブルされたすべてのレ シーバ・チャネルをドライブできます。つまり、図 9–21 の（21.1） に示すとおり、同じ LAB ロウのトランスミッタ・チャネルおよびレ シーバ・チャネルを異なる 2 つの PLL でドライブできます。 各 PLL でドライブされるチャネルがインタリーブされない限り、 コーナー・レフト / ライト PLL およびセンター・レフト / ライト PLL で、同じ差動バンク内のデュープレックス・チャネルをドライ ブできます。コーナーおよびセンター・レフト / ライト PLL でドラ イブされるチャネル・グループ間に分離は必要ありません。図 9–21 の（21.2）と図 9–22 を参照してください。 9–27 Stratix III デバイス・ハンドブック Volume 1 差動ピン配置ガイドライン 図 9–21. 同じバンクにある DPA がディセーブルされた差動 I/O をドライブしているコーナーおよび センター・レフト / ライト PLL Corner Left/Right Corner Left/ Right PLL PLL Reference CLK Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Diff RX Diff TX Reference CLK Center Left/Right PLL Figure 21.1 9–28 Stratix III デバイス・ハンドブック Volume 1 Reference CLK DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O Channels driven by Corner Left/Right PLL No separation buffer needed Channels driven by Center Left/Right PLL DPA-disabled Diff I/O Reference CLK Center Left/Right PLL Figure 21.2 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 図 9–22. コーナーおよびセンター・レフト / ライト PLL でドライブされ るチャネルのインタリーブによる DPA がディセーブルされた 差動 I/O の無効な配置 Corner Left/Right PLL Reference CLK DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O Reference CLK Center Left/Right PLL Altera Corporation 2007 年 5 月 9–29 Stratix III デバイス・ハンドブック Volume 1 差動ピン配置ガイドライン 両方のセンター・レフト / ライト PLL の使用 ■ 両方のセンター・レフト / ライト PLL は、アッパーおよびロワー差動 バンクで DPA がディセーブルされたチャネルをドライブするため に同時に使用できます。DPA がイネーブルされたチャネルとは異な り、センター・レフト / ライト PLL はバンクをクロスしてドライブ することができます。例えば、図 9–23 に示すように、アッパー・セ ンター・レフト / ライト PLL は、ロワー・センター・レフト / ラ イトPLLがアッパー差動バンクをドライブすると同時にロワー差動 バンクを（あるいはその逆を）ドライブできます。 9–30 Stratix III デバイス・ハンドブック Volume 1 Altera Corporation 2007 年 5 月 Stratix III デバイスの高速差動 I/O インタフェースおよび DPA 図 9–23. バンクをクロスして DPA がディセーブルされたチャネルを ドライブしている両方のセンター・レフト / ライト PLL DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O Reference CLK Center Left/Right PLL Center Left/Right PLL Reference CLK DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O DPA-disabled Diff I/O Altera Corporation 2007 年 5 月 9–31 Stratix III デバイス・ハンドブック Volume 1 改訂履歴 改訂履歴 表 9–4 に、本資料の改訂履歴を示します。 表 9–4. 改訂履歴 日付 & ドキュメント・ バージョン 2007 年 5 月 v1.1 2006 年 11 月 v1.0 変更内容 概要 「差動 I/O 終端」の項の第 2 パラグラフのマイナー・チェンジ。 表 9–1 および表 9–2 を追加。 — 初版 9–32 Stratix III デバイス・ハンドブック Volume 1 — Altera Corporation 2007 年 5 月