1. ハード・プロセッサ・システムに ついて November 2012 cv_54001-1.3 cv_54001-1.3 Cyclone® V SoC FPGA デバイスは、ハード・プロセッサ・システム（HPS）部分および FPGA 部分の 2 つの異なる部分から構成されているチップ（SoC）上のシングル・ダ イ・システムです。 図 1–1 に、アルテラの SoC FPGA デバイスの上位レベルのブロック図を示します。図 中で、デバイス・ピンに接続されるブロックにはシンボル（四角形に X の印）を付 記しています。 図 1‒1. アルテラの SoC FPGA デバイスのブロック図 Altera SoC FPGA Device FPGA Portion HPS Portion Flash Controllers SDRAM Controller Subsystem Control Block User I/O HSSI Transceivers Cortex-A9 MPU Subsystem HPS-FPGA Interfaces On-Chip Memories PLLs Support Peripherals Interface Peripherals Debug FPGA Fabric (LUTs, RAMs, Multipliers & Routing) PLLs Hard PCIe Hard Memory Controllers HPS には、シングルまたはデュアル ARM® Cortex™-A9 MPCore プロセッサを持ってい るマイクロプロセッサ・ユニット（MPU）サブシステム、フラッシュ・メモリ・コ ントローラ、SDRAM コントローラ・サブシステム、オンチップ・メモリ、サポー ト・ペリフェラル、インタフェース・ペリフェラル、デバッグ機能、および PLL が 含まれています。デュアル・プロセッサ HPS は、SMP（Symmetric Multiprocessing） および AMP（Asymmetric Multiprocessing）をサポートしています。 デバイスの FPGA 部分には、FPGA ファブリック、制御ブロック（CB）、PLL が含まれ ており、デバイスのバリアントによっては高速シリアル・インタフェース（HSSI） トランシーバ、ハード PCI Express®（PCIe®）コントローラ、およびハード・メモリ・ コントローラが含まれています。 f デバイスの FPGA 部分について詳しくは、Cyclone V Device Overview を参照してくださ い。 © 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Subscribe 1‒2 第 1 章： ハード・プロセッサ・システムについて HPS の機能 デバイスの HPS および FPGA の各部分は互いに明らかに異なっています。HPS は （FPGA ファブリックおよび外部フラッシュ・デバイスを含む任意の複数のブート・ ソースから）起動して、FPGA が（HPS またはデバイスでサポートされている任意の 外部ソースを経由して）コンフィギュレーションされます。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の付録 Booting and Configuration を参照してください。 デバイスの HPS および FPGA の各部分は、それぞれピンを持っています。HPS およ び FPGA ファブリックの間でピンを自由に共有することはできません。HPS の I/O ピ ンは、HPS で実行しているソフトウェアによってコンフィギュレーションされます。 HPS 実行しているソフトウェアはシステム・マネージャ内のコントロール・レジス タにアクセスし、HPS の I/O ピンを使用可能な HPS モジュールに割り当てます。 FPGA の I/O ピンは、HPS またはデバイスでサポートされている任意の外部ソースを 経由して、FPGA コンフィギュレーション・イメージによってコンフィギュレーショ ンされます。 MPU サブシステムは、HPS ピンに接続されているフラッシュ・デバイスから起動す ることができます。または、FPGA 部分が外部ソースによってコンフィギュレーショ ンされている場合、MPU サブシステムは、デバイスの FPGA 部分に使用可能なメモ リから起動することができます。 デバイスの HPS 部分および FPGA 部分は、独立した外部電源を持っており、それぞ れ個別に電源をオンにします。デバイスの FPGA 部分の電源をオンにせずに HPS の 電源をオンにすることができます。しかし、FPGA 部分の電源をオンにするには、 HPS の電源が既にオンになっているか、FPGA 部分の電源をオンにするのと同時に HPS も電源をオンにする必要があります。また、デバイスの HPS の電源をオンの状 態に保ったまま FPGA 部分の電源をオフにすることもできます。 HPS の機能 以下に HPS の主要なモジュールを示します。 ■ デュアル ARM Cortex-A9 MPCore プロセッサを機能させる MPU サブシステム ■ SDRAM コントローラ・サブシステム ■ 1 個の汎用ダイレクト・メモリ・アクセス（DMA）コントローラ ■ 2 個のイーサネット・メディア・アクセス・コントローラ（EMAC） ■ 2 個の USB 2.0 On-The-Go（OTG）コントローラ ■ 1 個の NAND フラッシュ・コントローラ ■ 1 個のクワッド SPI フラッシュ・コントローラ ■ 1 個の Secure Digital（SD）/MultiMediaCard（MMC）コントローラ ■ 2 個のシリアル・ペリフェラル・インタフェース（SPI）マスタ・コントローラ ■ 2 個の SPI スレーブ・コントローラ ■ 4 個の Inter-Integrated Circuit（I2C）コントローラ ■ 64 KB のオンチップ RAM ■ 64 KB のオンチップ・ブート ROM Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて HPS の機能 2012 年 11 月 1‒3 ■ 2 個の UART ■ 4 個のタイマ ■ 2 個のウォッチドッグ・タイマ ■ 3 個の汎用 I/O（GPIO）インタフェース ■ 2 個のコントローラ・エリア・ネットワーク（CAN）コントローラ（特定のデバイ ス・バリアントのみ） ■ ARM CoreSight™ デバッグ・コンポーネント ■ Debug Access Port（DAP） ■ Trace Port Interface Unit（TPIU） ■ System Trace Macrocell（STM） ■ Program Trace Macrocell（PTM） ■ Embedded Trace Router（ETR） ■ Embedded Cross Trigger（ECT） ■ システム・マネージャ ■ クロック・マネージャ ■ リセット・マネージャ ■ スキャン・マネージャ ■ FPGA マネージャ ■ 1 個の FPGA-to-HPS ブリッジ ■ 2 個の HPS-to-FPGA ブリッジ Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒4 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 HPS のブロック図とシステム統合 図 1–2 に、HPS のほとんどのモジュールのブロック図を示します。デバッグ・モ ジュールは示していません。 図 1‒2. HPS のブロック図 FPGA Portion Control Block FPGA to HPS HPS to FPGA Lightweight HPS to FPGA Masters Slaves Slaves 32-, 64- & 128-Bit AXI FPGA-to-HPS Bridge FPGA Manager 32-Bit 64-Bit AXI 32-, 64- & 128-Bit AXI HPS-to-FPGA Bridge 1-6 Masters 32-Bit AXI Lightweight HPS-to-FPGA Bridge 64-Bit AXI 32-Bit AXI L4, 32-Bit Bus L3 Interconnect (NIC-301) DAP MPU Subsystem ARM Cortex-A9 MPCore CPU0 CPU1 32-Bit 64-Bit ETR SD/MMC ACP ID Mapper 32-Bit L3 Main Switch 32-Bit EMAC (2) 32-Bit USB OTG (2) 32-Bit 32-Bit STM 32-Bit 32-Bit Boot ROM 64-Bit On-Chip RAM SDRAM Controller Subsystem 32-Bit NAND Flash SCU L2 Cache 64-Bit L3 Master Peripheral Switch ACP 32-Bit 64-Bit 32-Bit DMA 32-Bit L3 Slave Peripheral Switch 32-Bit Quad SPI Flash 32-Bit 32-Bit L4, 32-Bit Bus CAN (2) Timer (4) I 2C (4) Watchdog Timer (2) UART (2) GPIO (3) SPI (4) Clock Manager Reset Manager Scan Manager System Manager 以下の項では、HPS モジュールの機能、およびそれらを詳しく説明している章への 参照先を示します。HPS は、いくつかのベンダからのサード・パーティ IP を内蔵し ています。このハンドブックの各章では、追加のサード・パーティ IP の資料がサー ド・パーティ・ベンダから使用可能な場合はその参照先を示しています。 1 概要のみを示した以下の項では、クロックについて含まれていません。すべてのモ ジュールのクロックについて詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Clock Manager の章を参照してください。 Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 1‒5 MPU サブシステム MPU サブシステムには以下の機能があります。 ■ ■ ARM Cortex-A9 MPCore ■ クラスタ内の 1 個または 2 個の ARM Cortex-A9 プロセッサ ■ プロセッサごとの NEON™ SIMD コプロセッサおよび VFPv3 ■ クラスタ内部のコヒーレンシを確認するための Snoop Control Unit（SCU） ■ コヒーレンシ・メモリ・アクセス・リクエストを受け入れるアクセラレータ・ コヒーレンシ・ポート（ACP） ■ 割り込みコントローラ ■ プロセッサごとの 1 個の汎用タイマおよび 1 個のウォッチドッグ・タイマ ■ デバッグ機能およびトレース機能 ■ プロセッサごとの 32 KB の命令および 32 KB のデータ Level 1（L1）キャッシュ ■ プロセッサごとのメモリ管理ユニット（MMU） ARM L2-310 の Level 2（L2）キャッシュ ■ ■ 共有 512 KB L2 キャッシュ ACP ID マッパ ■ Level 3（L3）インタコネクトからの 12 ビット ID を、ACP でサポートされている 3 ビット ID に対してマップします。 図 1–2 に示しているように、L2 キャッシュは L3 インタコネクトに接続されている 1 個の 64 ビットのマスタ・ポート、および SDRAM コントローラ・サブシステムに直 接接続されている 1 個の 64 ビットのマスタ・ポートを持っています。L2 キャッシュ のプログラマブル・アドレス・フィルタは、32 ビットの物理アドレス空間のどの部 分がどのマスタを使用するか制御します。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Cortex-A9 MPU System の章を 参照してください。 インタコネクト インタコネクトは、L3 インタコネクトおよび Level 4（L4）バスから構成されていま す。L3 インタコネクトは、以下のスイッチで構成されている 1 個の ARM NIC-301 モ ジュールです。 ■ ■ L3 メイン・スイッチ ■ マスタ、スレーブ、および他のサブスイッチを接続します。 ■ 64 ビットのスイッチ機能を提供します。 L3 マスタ・ペリフェラル・スイッチ ■ ■ L3 スレーブ・ペリフェラル・スイッチ ■ 2012 年 11 月 統合 DMA コントローラを使用してペリフェラルのマスタ・ポートを L3 メイン・ スイッチに接続します。 ペリフェラルのスレーブ・ポートを L3 メイン・スイッチに接続します。 Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒6 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 L4 バスは、それぞれ L3 スレーブ・ペリフェラル・スイッチのマスタに接続されてい ます。各 L4 バスは 32 ビット幅であり、複数のスレーブに接続されています。各 L4 バスはそれぞれ別のクロック・ソースで動作します。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Interconnect の章を参照してく ださい。 メモリ・コントローラ HPS には、この項で説明するメモリ・コントローラがあります。 SDRAM コントローラ・サブシステム SDRAM コントローラ・サブシステムは、HPS マスタおよび FPGA ファブリック・マ スタによってマスタされます。FPGA-to-HPS SDRAM インタフェースは、デバイスの FPGA 部分のハード・メモリ・コントローラ、および Stratix IV などの HPS 未使用の FPGA デバイスのハード SDRAM コントローラと互換性があります。 SDRAM コントローラ・サブシステムは、以下のハイレベルな機能を実装します。 ■ ダブル・データ・レート 2（DDR2） 、DDR3、および低消費電力ダブル・データ・ レート 2（LPDDR2）のデバイスをサポートします。 ■ 個別の SDRAM バーストでの、ソフトウェアでコンフィギュレーション可能な優先 順位スケジュール ■ キャリブレーション、シングル・ビットの誤り訂正とライト・バック、およびエ ラー・カウンタを含む誤り訂正コード（ECC）のサポート ■ すべての JEDEC に特有のタイミング・パラメータ用の完全なプログラマブル・タ イミング・パラメータ・サポート ■ 全ポートのメモリ保護および相互アクセスのサポート ■ ファブリック・インタフェースの ARM Advanced Microcontroller Bus Architecture （AMBA®）Advanced eXtensible Interface（AXI™）クオリティ・サービス（QoS）をサ ポートします。 SDRAM コントローラ・サブシステムは、SDRAM コントローラおよび DDR PHY から 構成されています。 SDRAM コントローラ SDRAM コントローラには、FPS マスタからのリクエスト、および FPGA-to-HPS SDRAM インタフェースを経由する FPGA ファブリック内のソフト・ロジックからの リクエストを受け入れるマルチポート・フロント・エンド（MPFE）が含まれていま す。 SDRAM コントローラには以下の機能があります。 ■ 最大 4 GB のアドレス範囲 ■ 8 ビット、16 ビット、および 32 ビットのデータ幅 ■ オプションの ECC サポート ■ 低電圧の 1.35V DDR3L および 1.2V DDR3U のサポート ■ フル・メモリ・デバイスの消費電力管理サポート Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 ■ 1‒7 2 つのチップの選択 SDRAM コントローラは、メモリ性能を最大化する以下の機能を提供します。 ■ コマンドのリオーダリング（先読みのバンク管理） ■ データのリオーダリング（バラバラのトランザクション） ■ 帯域幅管理のためのエージングを使用した欠損ラウンド・ロビン・アービトレー ション ■ レイテンシ・センシティブ・トラフィック用の優先度の高いバイパス DDR PHY DDR PHY は、シングル・ポート・メモリ・コントローラを HPS メモリ I/O に接続し ます。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の SDRAM Controller Subsystem の 章を参照してください。 NAND フラッシュ・コントローラ NAND フラッシュ・コントローラは、Cadence® Design IP® NAND フラッシュ・メモリ・ コントローラに基づいており、以下の機能を提供します。 ■ シングル・レベル・セル（SLC）およびマルチレベル・セル（MLC）の NAND フ ラッシュ・デバイスをサポートします。 ■ ディスクリプタ・ベース DMA コントローラが統合されています。 ■ 8 ビットの ONFI 1.0 NAND フラッシュ・デバイス ■ 512 バイト、2 KB、4 KB、および 8 KB のプログラマブル・ページ・サイズ ■ ブロックごとに 32 ページ、64 ページ、128 ページ、256 ページ、384 ページ、およ び 512 ページをサポートします。 ■ SLC デバイスおよび MLC デバイス用のプログラマブル・ハードウェア ECC ■ 4 ビット、8 ビット、または 16 ビットの訂正がある 512 バイトの ECC セクタ・サ イズ ■ 24 ビットの訂正がある 1 KB ECC セクタ・サイズ f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の NAND Flash Controller の章を参 照してください。 クワッド SPI フラッシュ・コントローラ クワッド SPI フラッシュ・コントローラは、Cadence のクワッド SPI フラッシュ・コ ントローラ（QSPI_FLASH_CTRL）に基づいており、以下の機能を提供します。 2012 年 11 月 ■ SPIx1、SPIx2、または SPIx4（クワッド SPI）シリアル NOR フラッシュ・デバイスを サポートします。 ■ 直接アクセス・モードおよび間接アクセス・モードをサポートします。 ■ シングル I/O 命令、デュアル I/O 命令、クワッド I/O 命令をサポートします。 ■ 8 ビット、16 ビット、または 32 ビットのプログラマブル・データ・フレーム・サ イズ Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒8 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 ■ 最大 4 つのチップ選択のサポート f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Quad SPI Controller の章を参照 してください。 SD/MMC コントローラ SD/MMC コントローラは Synopsys® DesignWare® Mobile Storage Host （DWC_mobile_storage）に基づいており、以下の機能を提供します。 ■ 統合ディスクリプタ・ベース DMA ■ CE-ATA デジタル・プロトコル・コマンドをサポートします。 ■ シングル・カードをサポートします。 ■ ■ シングル・データ・レート（SDR）モードのみ ■ プログラマブル・カード幅：x1、x4、または x8 ■ プログラマブル・カード・タイプ：SD、SDIO、または MMC v4.3 および v4.4 の デバイス 最大 64 KB のプログラマブル・ブロック・サイズ f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の SD/MMC Controller の章を参照 してください。 サポート・ペリフェラル HPS は、この項で説明するサポート・ペリフェラルを提供します。 クロック・マネージャ クロック・マネージャには以下の機能があります。 ■ HPS 用のクロックを管理します。 ■ ダイナミック・クロックの周波数調整をサポートします。 f 詳しくは、Cyclone V デバイス・ハンドブックの volume 3 の Clock Manager の章を参照し てください。 リセット・マネージャ リセット・マネージャには以下の機能があります。 ■ HPS 用のリセットを管理します。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Reset Manager の章を参照して ください。 システム・マネージャ システム・マネージャには以下の機能があります。 ■ ECC のモニタリングおよびコントロール ■ ピンのマルチプレキシング Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 1‒9 ■ コントロール・レジスタおよびステータス・レジスタ（CSR）を経由したアクセ スが不可能なペリフェラル機能の Low-level コントロール ■ コンフィギュレーションで I/O エレメントを安全な状態にするコントローラをフ リーズします。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の System Manager の章を参照し てください。 スキャン・マネージャ スキャン・マネージャには以下の機能があります。 ■ FPGA JTAG および HPS I/O バンク・コンフィギュレーションにシリアル・スキャ ン・チェインを駆動します。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Scan Manager の章を参照して ください。 タイマ 4 個のタイマは Synopsys DesignWare APB Timers（DW_apb_timers）ペリフェラルに基 づいており、以下の機能を提供します。 ■ 32 ビットのタイマ分解能 ■ フリー・ランニング・タイマ・モードをサポートします。 ■ 最大約 86 秒のプログラマブル・タイムアウト期間（50 MHz のクロックであると仮 定） ■ 割り込み生成 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Timer の章を参照してくださ い。 ウォッチドッグ・タイマ 2 個のウォッチドッグ・タイマは Synopsys DesignWare APB Watchdog Timer （DW_apb_wdt）ペリフェラルに基づいており、以下の機能を提供します。 ■ 32 ビットのタイマ分解能 ■ 割り込みリクエスト ■ リセット・リクエスト ■ 最大約 86 秒のプログラマブル・タイムアウト期間（50 MHz のクロックであると仮 定） f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Watchdog Timer の章を参照し てください。 DMA コントローラ DMA コントローラは、統合 DMA コントローラを使用せずに、モジュールに高帯域幅 データ転送ができます。DMA コントローラは ARM Corelink™ DMA Controller（DMA330）に基づいており、以下の機能を提供します。 2012 年 11 月 Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒10 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 ■ 柔軟性の高い転送タイプをサポートするためにマイクロコード化されています。 ■ 最大 8 個のチャネルをサポートします。 ■ 31 個のペリフェラル・ハンドシェイク・インタフェースを使用したフロー・コン トロールをサポートします。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の DMA Controller の章を参照し てください。 FPGA マネージャ FPGA マネージャには以下の機能があります。 ■ デバイスの FPGA 部分のコンフィギュレーションを管理します。 ■ パッシブ・パラレルの 32 ビット・コンフィギュレーションを模擬します。 ■ パーシャル・リコンフィギュレーション ■ 圧縮された FPGA コンフィギュレーション・イメージ ■ Advanced Encryption Standard（AES）暗号化 FPGA コンフィギュレーション･イメー ジ ■ FPGA 内でのコンフィギュレーション関連の信号をモニタします。 ■ 32 個の汎用入力および 32 個の汎用出力を FPGA ファブリックに対して提供します。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の FPGA Manager の章を参照して ください。 インタフェース・ペリフェラル HPS は、この項で説明するインタフェース・ペリフェラルを提供します。 EMAC 2 個の EMAC は Synopsys DesignWare 3504-0 Universal 10/100/1000 Ethernet MAC （DWC_gmac）に基づいており、以下の機能を提供します。 ■ 10 Mbps、100 Mbps、および 1000 Mbps の規格をサポートします。 ■ RGMII 外部 PHY インタフェースをサポートします。 ■ 統合 DMA コントローラ f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Ethernet Media Access Controller の章を参照してください。 USB コントローラ 2 個の USB 2.0 On-The-Go（OTG）コントローラは Synopsys DesignWare Cores USB 2.0 Hi-Speed On-The-Go（DWC_otg）コントローラに基づいており、以下の機能を提供し ます。 ■ USB 2.0 ホストおよびデバイス動作をサポートします。 Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 ■ 1‒11 兼用デバイス（デバイスおよびホストの機能） ■ 高速（480 Mbps） ■ フル・スピード（12 Mbps） ■ 低速（1.5 Mbps） ■ USB 1.1 をサポートします（フル・スピード & 低速）。 ■ 統合ディスクリプタ・ベース Scatter-Gather DMA（SGDMA） ■ 外部 ULPI PHY をサポートします。 ■ コントロール・エンドポイントを含む最大 16 個の双方向エンドポイント ■ 最大 16 個のホスト・チャネル ■ ジェネリック・ルート・ハブをサポートします。 ■ 自動 PING 機能 ■ OTG 1.3 モードおよび OTG 2.0 モードへのコンフィギュレーションが可能です。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の USB 2.0 OTG Controller の章を 参照してください。 I2C コントローラ 4 個の I2C コントローラは Synopsys DesignWare APB I2C（DW_apb_i2c）コントローラ に基づいており、以下の機能を提供します。 ■ 4 個のうち 2 個のコントローラは I2C 管理インタフェースをサポートします。 ■ 100 KBps モードおよび 400 KBps モードの両方をサポートします。 ■ 7 ビットおよび 10 ビットの両方のアドレッシング・モードをサポートします。 ■ 混合アドレス・モードのサポートはありません。 ■ マスタおよびスレーブ動作モードをサポートします。 ■ ホスト・プロセッサに直接アクセスします。 ■ DMA コントローラは大規模転送に使用されることがあります。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の I2C Controller の章を参照して ください。 UART 2 個の UART モジュールは Synopsys DesignWare APB Universal Asynchronous Receiver/Transmitter（DW_apb_uart）ペリフェラルに基づいており、以下の機能を提供 します。 ■ 16550 互換 UART ■ 2012 年 11 月 16750 仕様で規定されている自動フロー・コントロールをサポートします。 ■ IrDA 1.0 SIR モードをサポートします。 ■ 最大 115.2 Kbps のプログラマブル・ボー・レート Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒12 第 1 章： ハード・プロセッサ・システムについて HPS のブロック図とシステム統合 ■ ホスト・プロセッサ用の直接アクセス ■ DMA コントローラは大容量転送に使用されることがあります。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の UART Controller の章を参照し てください。 CAN コントローラ 2 個のコントローラは Bosch® D_CAN コントローラに基づいており、以下の機能を提 供します。 ■ CAN プロトコル仕様 2.0 パート A & B に対応しています。 ■ 最大 1 Mbps のプログラマブル通信レート ■ 最大 128 メッセージを保存します。 ■ 11 ビット規格および 29 ビットの拡張識別子をサポートします。 ■ プログラマブル割り込み方式 ■ ホスト・プロセッサ用の直接アクセス ■ ■ DMA コントローラは大容量転送に使用されることがあります。 特定のデバイス・バリアントのみに使用可能です。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Controller Area Network Controller の章を参照してください。 SPI マスタ・コントローラ 2 個の SPI マスタ・コントローラは Synopsys DesignWare Synchronous Serial Interface （SSI）コントローラ（DW_apb_ssi）に基づいており、以下の機能を提供します。 ■ 4 ビット～ 16 ビットのプログラマブル・データ・フレーム・サイズ ■ 全二重および半二重をサポートします。 ■ 最大 2 つの チップ選択をサポートします。 ■ ホスト・プロセッサ用の直接アクセス ■ DMA コントローラは大規模転送に使用されることがあります。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の SPI Controller の章を参照して ください。 SPI スレーブ・コントローラ 2 個の SPI スレーブ・コントローラは Synopsys DesignWare Synchronous Serial Interface （SSI）コントローラ（DW_apb_ssi）に基づいており、以下の機能を提供します。 ■ 4 ビット～ 16 ビットのプログラマブル・データ・フレーム・サイズ ■ 全二重および半二重をサポートします。 ■ ホスト・プロセッサ用の直接アクセス ■ DMA コントローラは大規模転送に使用されることがあります。 Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて エンディアン・サポート 1‒13 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の SPI Controller の章を参照して ください。 GPIO インタフェース 3 個の GPIO インタフェースは Synopsys DesignWare APB General Purpose Programming I/O（DW_apb_gpio）ペリフェラルに基づいており、以下の機能を提供します。 ■ デジタル・デバウンスをサポートします。 ■ コンフィギュレーション可能な割り込みモード ■ デバイス・バリアントに基づいて、最大 71 個の I/O ピンおよび 14 個の入力専用ピン をサポートします。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の General-Purpose I/O Interface の 章を参照してください。 オンチップ・メモリ オンチップ・メモリは、この項で説明する 2 つのモジュールから構成されています。 オンチップ RAM オンチップ RAM には以下の機能があります。 ■ 64 KB のサイズ ■ 64 ビットのスレーブ・インタフェース ■ すべてのバースト長に高パフォーマンス f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の On-Chip Memory の章を参照し てください。 ブート ROM ブート ROM には以下の機能があります。 ■ 64 KB のサイズ ■ コールド・リセットおよびウォーム・リセットからの HPS ブートをサポートする 上で必要なコードを含んでいます。 ■ HPS をブートするために排他的に使用されます。 f 詳しくは、Cyclone V デバイス・ハンドブック volume 3 の On-Chip Memory の章を参照し てください。 エンディアン・サポート HPS はネイティブにリトル・エンディアン・システムです。すべての HPS スレーブ はリトル・エンディアンです。 プロセッサ・マスタは、データをバイト不変（BE8）のリトル・エンディアンまたは ビッグ・エンディアンとして解釈するようにコンフィギュレーションできるソフト ウェアです。USB インタフェースを含む他のすべてのマスタはリトル・エンディア ンです。 2012 年 11 月 Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒14 第 1 章： ハード・プロセッサ・システムについて HPS-FPGA インタフェース FPGA-to-HPS インタフェース、HPS-to-FPGA インタフェース、および軽量 HPS-to-FPGA インタフェースはリトル・エンディアンです。 プロセッサが BE8 モードに設定されている場合、ソフトウェアは、ペリフェラルお よびメモリのリストにリンクされている DMA にアクセスするためのエンディアンネ スを変換する必要があります。 ARM Cortex-A9 MPU は、プロセッサのエンディアンを変更するという単一の命令をサ ポートしており、バイトのエンディアンネスをスワップするために REV 命令を、半 ワードのエンディアンネスをスワップするために REV16 命令をそれぞれ提供します。 MMU ページ・テーブルは、リトル・エンディアンまたは BE8 として構成するように コンフィギュレーションできるソフトウェアです。 ARM DMA コントローラは、バイト・レーンのスワップを実行するようにコンフィ ギュレーションできるソフトウェアです。 HPS-FPGA インタフェース HPS-FPGA インタフェースは、HPS と FPGA ファブリックの間にさまざまな通信チャ ネルを提供します。HPS は FPGA ファブリックと高度に集積化されており、数千の接 続信号があります。HPS-FPGA インタフェースには以下が含まれています。 ■ FPGA-to-HPS ブリッジ — コンフィギュレーション可能な 32 ビット、64 ビット、お よび 128 ビットのデータ幅を持っている高性能 AXI バスであり、HPS のスレーブ へのトランザクションを FPGA ファブリックがマスタできるようにします。この インタフェースによって、FPGA ファブリックが HPS アドレス空間内をフルに確 認することができます。またこのインタフェースは、隣接するメモリ・インタ フェースへのアクセスも提供します。 f 隣接するメモリ・インタフェースについて詳しくは、Cyclone V デバイス・ ハンドブック volume 3 の Cortex-A9 MPU System の章を参照してください。 ■ HPS-to-FPGA ブリッジ — コンフィギュレーション可能な 32 ビット、64 ビット、お よび 128 ビットのデータ幅を持っている高性能 AXI バスであり、HPS のスレーブ へのトランザクションを FPGA ファブリックがマスタできるようにします。 ■ 軽量HPS-to-FPGA ブリッジ —32ビットに固定されたデータ幅を持っている AXI バス であり、FPGA ファブリックのスレーブへのトランザクションを HPS がマスタで きるようにします。 ■ FPGA-to-HPS SDRAMインタフェース—SDRAMコントローラのMPFEにコンフィギュ レーション可能なインタフェースです。以下のパラメータをコンフィギュレー ションできます。 ■ AXI-3 または Avalon® Memory-Mapped（Avalon-MM）のプロトコル ■ 最大 6 個のポート ■ 各ポートのデータ幅は 32 ビット、64 ビット、128 ビット、または 256 ビット ■ FPGA クロックおよびリセット —HPS に対して高い柔軟性のクロックを提供しま す。 ■ HPS-to-FPGA JTAG—HPS が FPGA JTAG チェインをマスタできるようにします。 ■ TPIU トレース —HPS で作成されたトレース・データを FPGA ファブリックに送信し ます。 Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて アドレス・マップ 1‒15 ■ FPGA System Trace Macrocell（STM）イベント —STM を使用して HPS トレースに保存 されたハードウェア・イベントを FPGA ファブリックが送信できるようにするイ ンタフェースです。 ■ FPGA クロス・トリガ —CoreSight トリガ・システムとの間でトリガできるようにす るインタフェースです。 ■ DMA ペリフェラル・インタフェース — 複数のペリフェラル・リクエスト・チャネ ルです。 ■ FPGA マネージャ・インタフェース — ブートおよびコンフィギュレーションのため に FPGA と通信する信号です。 ■ 割り込み—ソフトIPが割り込みをMPU割り込みコントローラに対して直接供給で きるようにします。 ■ MPU スタンバイおよびイベント —MPU がスタンバイ・モードであることを FPGA ファブリックに通知する信号、および Cortex-A9 プロセッサをイベント待機 （WFE）状態からウェイクアップさせる信号です。 アドレス・マップ アドレス・マップは、MPU および他のマスタで表示されるように、メモリやペリ フェラルなどのスレーブのアドレスを指定します。HPS には、以下の項で定義され る複数のアドレス空間があります。 アドレス空間 表 1–1 に、HPS のアドレス空間とそのサイズを示します。 表 1‒1. HPS のアドレス空間 アドレス名 説明 サイズ MPU MPU サブシステム 4 GB L3 L3 インタコネクト 4 GB SDRAM SDRAM コントローラ ・サブシステム 4 GB アドレス空間は、重複していない 1 つ以上の連続した領域に分類されます。例えば、 MPU のアドレス空間にはペリフェラル領域、FPGA スレーブ領域、SDRAM ウィンド ウ領域、およびブート領域があります。 2012 年 11 月 Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒16 第 1 章： ハード・プロセッサ・システムについて アドレス・マップ 図 1–3 に、HPS のアドレス空間同士の関係を示します。図は実際のスケールではあ りません。 図 1‒3. HPS のアドレス空間の関係 Peripheral Region FPGA Slaves Region Lightweight FPGA Slaves 4 GB Peripheral Region FPGA Slaves Region 3 GB ACP Window SDRAM Region SDRAM Window 2 GB SDRAM Window 1 GB Boot Region (ROM/RAM/SDRAM) RAM / SDRAM L3 0 GB SDRAM MPU ウィンドウ領域は、他のアドレス空間へのアクセスを提供します。細い黒矢印は、 ウィンドウ領域にアクセスされるアドレス空間を示しています（矢印は、アクセス されるアドレス空間の方向を指しています）。例えば、L3 アドレス空間マップの ACP ウィンドウは MPU アドレス空間の 1 GB 領域にかけてアクセスします。 FPGA スレーブ領域とブート領域を犠牲にして MPU アドレス空間の SDRAM ウィンド ウのトップとボトムでの拡張と縮小が可能です（垂直方向の青矢印）。詳しくは、 「MPU のアドレス空間」を参照してください。 ACP ウィンドウは、GB オーダの境界において MPU アドレス空間の任意の 1 GB の領 域にマップすることが可能です（垂直方向の両方向青矢印）。 表 1–2 に、L3 および MPU のアドレス空間に共通している各領域のベース・アドレス およびサイズを示します。 表 1‒2. 共通のアドレス空間の領域 識別子 領域名 ベース・アドレス サイズ FPGASLAVES FPGA スレーブ 0xC0000000 960 MB LWFPGASLAVES 軽量 FPGA スレーブ 0xFF200000 2 MB PERIPH ペリフェラル 0xFC000000 64 MB SDRAM のアドレス空間 SDRAM のアドレス空間は最大 4 GB です。FPGA ファブリックから FPGA-to-HPS SDRAM インタフェースを経由してアドレス空間全体にアクセスすることができま す。他のアドレス空間からアドレス可能な SDRAM の総量は変化します。詳しくは、 「MPU のアドレス空間」および「L3 のアドレス空間」を参照してください。 Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて アドレス・マップ 1‒17 MPU のアドレス空間 MPU のアドレス空間は 4 GB であり、MPU 内部で生成されたアドレスに適用します。 MPU のアドレス空間には以下の領域が含まれています。 ■ SDRAMウィンドウ領域は4 GBのSDRAMアドレス空間のうち大規模なコンフィギュ レーション可能な部分へのアクセスを提供します。MPU L2 キャッシュ・コント ローラには、L3 インタコネクトに接続されるマスタおよび SDRAM に接続される マスタが含まれています。L2 キャッシュ・コントローラのアドレス・フィルタリ ングの開始および終了のレジスタは、SDRAM ウィンドウ境界を定義します。境 界は MB オーダに揃えられています。境界内のアドレスは SDRAM マスタに配線 されます。境界外のアドレスは L3 インタコネクト・マスタに配線されます。 図 1–3 に、SDRAM ウィンドウ境界のリセット値を示します。デフォルト状態で は、SDRAM コントローラによってプロセッサが 0x100000（1 MB）～ 0xC0000000 （3 GB）の間位置にアクセスし、L3 インタコネクトによって他のすべての位置に アクセスすることになります。SDRAM ウィンドウのアドレスは、SDRAM アドレ ス空間のアドレスに一致します。そのため、SDRAM に最低 1 MB あることが MPU によって確認されない限り、L2 アドレス・フィルタ開始レジスタは 0 に設定して ください。 f L2 アドレス・フィルタリングについて詳しくは、Cyclone V デバイス・ハン ドブック volume 3 の Cortex-A9 MPU System の章を参照してください。 ■ ブート領域はアドレス 0x0 で開始する 1 MB であり、L2 アドレス・フィルタ開始レ ジスタが 0x100000 に設定されているときのみ MPU によって確認されます。L3 イ ンタコネクトの Global Programmers View（GPV）リマップ・コントロール・レジス タは、ブート領域がオンチップ RAM とブート ROM のどちらにマップされるのか 決定します。 f L3GPV リマップ・コントロール・レジスタ・ビットについて詳しくは、 Cyclone V デバイス・ハンドブック volume 3 の Interconnect の章を参照して ください。 ブート領域はリセット時にブート ROM にマップされます。オンチップ RAM およ びブート ROM は 64 KB であるため、ブート領域が最低 64 KB のときのみアドレス が有効です。 1 ■ 2012 年 11 月 L2 アドレス・フィルタ開始レジスタが 0 に設定されている場合、SDRAM は ブート領域へのアクセスを無視します。この手法は、ブート完了後に最低 の SDRAM アドレスにアクセスするために使用できます。 FPGA スレーブ領域は、HPS-to-FPGA ブリッジを経由して FPGA ファブリックのス レーブの 960 MB へのアクセスを提供します。SDRAM ウィンドウのトップが MPU アドレス空間で増大する場合（L2 アドレス・フィルタ終了レジスタへの書き込み による）、FPGA スレーブ領域のより低い部分は MPU サブシステムによって無視 されます。 Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒18 第 1 章： ハード・プロセッサ・システムについて アドレス・マップ ■ ペリフェラル領域はアドレス空間のトップで 64 MB あります。ペリフェラル領域 には、L3 インタコネクト、L4 バス、および内部でコード MPU レジスタ（SCU お よび L2）に接続されているすべてのスレーブが含まれています。ブート ROM お よびオンチップ RAM は、常にペリフェラル領域内にマップされます（ブート領 域の内容には関係ありません）。また軽量 FPGA スレーブは、ペリフェラル領域に マップされて、軽量 HPS-to-FPGA ブリッジを経由して FPGA ファブリックのス レーブの 2 MB へのアクセスを提供します。 表 1–3 に、表 1–2 に含まれていない各 MPU アドレス空間領域のベース・アドレスお よびサイズを示します。 表 1‒3. MPU のデフォルトでのアドレス空間領域 識別子 MPUBOOT MPUSDRAM 領域名 ベース・アドレス サイズ ブート領域 0x00000000 1 MB SDRAM ウィンドウ 0x00100000 3071 MB L3 のアドレス空間 L3 アドレス空間は 4 GB であり、MPU サブシステム以外のすべての L3 マスタに適用 します。 L3 アドレス空間コンフィギュレーションには、以下の領域が含まれています。 ■ ペリフェラル領域は、ブート RAM および内部 MPU レジスタ（SCU および L2）がア クセス不可であること以外、MPU アドレス空間のペリフェラル領域と同じです。 ■ FPGA スレーブ領域は、HPS-to-FPGA ブリッジを経由して FPGA ファブリックのス レーブの 960 MB へのアクセスを提供します。 ■ SDRAM ウィンドウ領域は 2 GB であり、SDRAM アドレス空間の下位 2 GB へのアクセ スを提供します。L3 インタコネクト GPV remap レジスタは、アドレス 0x0 で開始 する 64 KB がオンチップ RAM と SDRAM のどちらにマップされるか決定します。 SDRAM はリセット時にアドレス 0x0 にマップされます。 f L3 GPV リマップ・コントロール・レジスタ・ビットについて詳しくは、 Cyclone V デバイス・ハンドブック volume 3 の Interconnect の章を参照して ください。 ■ ACP ウィンドウ領域は 1 GB であり、 MPU アドレス空間の GB オーダに揃えられたコ ンフィギュレーション可能な領域へのアクセスを提供します。ACP ID マッパのレ ジスタは、MPU アドレス空間のどの GB 領域が ACP ウィンドウ領域によってアク セスされるか制御します。ACP ウィンドウ領域は、MPU アドレス空間へのまと まったアクセスを実行するために L3 マスタによって使用されます。 f ACP ID マッパについて詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Cortex-A9 MPU System の章を参照してください。 Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて アドレス・マップ 1‒19 表 1–4 に、表 1–2 に含まれていない各 L3 アドレス空間領域のベース・アドレスおよ びサイズを示します。 表 1‒4. L3 アドレス空間領域 識別子 領域名 ベース･アド レス L3SDRAM SDRAM ウィンドウ L3LOWOCRAM オンチップ RAM（ある場合） 0x00000000 L3ACP ACP ウィンドウ 0x00000000 0x80000000 サイズ 2 GB 64 KB 1 GB ペリフェラル領域のアドレス・マップ 表 1–5 に、ペリフェラル領域の各スレーブのスレーブ識別子、スレーブ・タイトル、 ベース・アドレス、およびサイズを示します。スレーブ識別子のカラムには、HPS レジスタ・マップで使用される名称を示します。スレーブ・タイトルのカラムには、 1 個のスレーブしか持っていないモジュールのモジュール名、および 2 個以上のス レーブを持っているモジュールのモジュール名とサフィックスが含まれています。 表 1‒5. ペリフェラル領域のアドレス・マップ（その１） スレーブ識別子 2012 年 11 月 スレーブ・タイトル ベース・アドレス サイズ STM STM 0xFC000000 48 MB DAP DAP 0xFF000000 2 MB LWFPGASLAVES FPGA slaves accessed with lightweight FPGA-to-HPS AXI bridge 0xFF200000 2 MB LWHPS2FPGAREGS Lightweight FPGA-to-HPS AXI bridge GPV 0xFF400000 1 MB HPS2FPGAREGS HPS-to-FPGA AXI bridge GPV 0xFF500000 1 MB FPGA2HPSREGS FPGA-to-HPS AXI bridge GPV 0xFF600000 1 MB EMAC0 EMAC0 0xFF700000 8 KB EMAC1 EMAC1 0xFF702000 8 KB SDMMC SD/MMC 0xFF704000 4 KB QSPIREGS Quad SPI flash controller registers 0xFF705000 4 KB FPGAMGRREGS FPGA manager registers 0xFF706000 4 KB ACPIDMAP ACP ID mapper registers 0xFF207000 4 KB GPIO0 GPIO0 0xFF208000 4 KB GPIO1 GPIO1 0xFF209000 4 KB GPIO2 GPIO2 0xFF20A000 4 KB L3REGS L3 interconnect GPV 0xFF800000 1 MB NANDDATA NAND controller data 0xFF900000 1 MB QSPIDATA Quad SPI flash data 0xFFA00000 1 MB USB0 USB0 OTG controller registers 0xFFB00000 256 KB USB1 USB1 OTG controller registers 0xFFB40000 256 KB NANDREGS NAND controller registers 0xFFB80000 64 KB FPGAMGRDATA FPGA manager configuration data 0xFFB90000 4 KB Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒20 第 1 章： ハード・プロセッサ・システムについて 改訂履歴 表 1‒5. ペリフェラル領域のアドレス・マップ（その２） スレーブ識別子 スレーブ・タイトル ベース・アドレス サイズ CAN0 CAN0 controller registers 0xFFC00000 4 KB CAN1 CAN1 controller registers 0xFFC01000 4 KB UART0 UART0 0xFFC02000 4 KB UART1 UART1 0xFFC03000 4 KB I2C0 I2C0 0xFFC04000 4 KB I2C1 I2C1 0xFFC05000 4 KB I2C2 I2C2 0xFFC06000 4 KB I2C3 I2C3 0xFFC07000 4 KB SPTIMER0 SP Timer0 0xFFC08000 4 KB SPTIMER1 SP Timer1 0xFFC09000 4 KB SDRREGS SDRAM controller subsystem registers 0xFFC20000 128 KB OSC1TIMER0 OSC1 Timer0 0xFFD00000 4 KB OSC1TIMER1 OSC1 Timer1 0xFFD01000 4 KB L4WD0 Watchdog0 0xFFD02000 4 KB L4WD1 Watchdog1 0xFFD03000 4 KB CLKMGR Clock manager 0xFFD04000 4 KB RSTMGR Reset manager 0xFFD05000 4 KB SYSMGR System manager 0xFFD08000 16 KB DMANONSECURE DMA nonsecure registers 0xFFE00000 4 KB DMASECURE DMA secure registers 0xFFE01000 4 KB SPIS0 SPI slave0 0xFFE02000 4 KB SPIS1 SPI slave1 0xFFE03000 4 KB SPIM0 SPI master0 0xFFF00000 4 KB SPIM1 SPI master1 0xFFF01000 4 KB SCANMGR Scan manager registers 0xFFF02000 4 KB ROM Boot ROM 0xFFFD0000 64 KB MPUSCU MPU SCU registers 0xFFFEC000 8 KB MPUL2 MPU L2 cache controller registers 0xFFFEF000 4 KB OCRAM On-chip RAM 0xFFFF0000 64 KB 改訂履歴 表 1–6 に、本資料の改訂履歴を示します。 表 1‒6. 改訂履歴（その１） 日付 バー ジョン 変更内容 2012 年 11 月 1.3 マイナーな更新。 2012 年 6 月 1.2 アドレス空間の項の更新。 Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 1 章： ハード・プロセッサ・システムについて 改訂履歴 1‒21 表 1‒6. 改訂履歴（その２） 日付 バー ジョン 変更内容 2012 年 5 月 1.1 ペリフェラル領域のアドレス・マップの追加。 2012 年 1 月 1.0 初版。 2012 年 11 月 Altera Corporation Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 1‒22 第 1 章： ハード・プロセッサ・システムについて 改訂履歴 Cyclone V デバイス・ハンドブック Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation