22. 汎用 I/O インタフェース 11? 2012? cv_54022-1.2 cv_54022-1.2 ハード・プロセッサ・システム（HPS）は 3 つの汎用 I/O（GPIO）インタフェース・ モジュールを提供します。GPIO モジュールは、Synopsys® DesignWare® APB General Purpose Programming I/O (DW_apb_gpio) ペリフェラルのインスタンスです。 GPIO インタフェースの機能 GPIO インタフェースは、以下の機能を提供します。 ■ デジタル・デバウンスをサポートする。 ■ コンフィギュレーション可能な割り込みモードである。 ■ 71 個の I/O ピンおよび 14 入力専用ピンまでサポートする。 GPIO インタフェースのブロック図およびシステム統合 図 22–1 に、GPIO インタフェースのブロック図を示します。 図 22‒1. GPIO インタフェースのブロック図 GPIO Interface HLGPI[13..0] Reset Manager gpio_rst_n[n] Clock Manager l4_mp_clk Interrupt & Control GPIO[28..0] I/O gpio0_intr_in Cortex A9 Subsystem Core Generic Interrupt Controller Register Block GPIO[57..29] GPIO[70..58] Slave Interface L4 Peripheral Bus © 2012? Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Portions © 2011 Synopsys, Inc. Used with permission. All rights reserved. Synopsys & DesignWare are registered trademarks of Synopsys, Inc. All documentation is provided "as is" and without any warranty. Synopsys expressly disclaims any and all warranties, express, implied, or otherwise, including the implied warranties of merchantability, fitness for a particular purpose, and non-infringement, and any warranties arising out of a course of dealing or usage of trade. ISO 9001:2008 Registered †Paragraphs marked with the dagger (†) symbol are Synopsys Proprietary. Used with permission. Cyclone V デバイス・ハンドブック Volume 3: ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Subscribe 第 22 章 : 汎用 I/O インタフェース GPIO インタフェースの機能の説明 22–2 GPIO インタフェースの機能の説明 この項では、GPIO インタフェースの機能の詳細について説明します。 デバウンス動作 HPS で提供された GPIO モジュールにはオプションのデバウンス機能が含まれていま す。外部信号は外部デバウンス・クロック、gpio_db_clk の 1 周期よりも小さい疑似 のグリッチを除去するためにデバウンスすることができます。 入力割り込み信号が gpio_db_clk のクロックを使用してデバウンスされている場合、 それらが登録されていることを保証するために、信号は最小でもデバウンス・ク ロックの 2 サイクルの間アクティブである必要があります。デバウンス・クロック 周期よりも少ない任意の入力パルス幅は除外されます。入力信号のパルス幅が 1 と 2 のデバウンス・クロック幅の間にある場合、デバウンス・クロックへのフェーズ関 係に応じて、除外される、または除外されない場合があります。入力パルスがデバ ウンス・クロックの 2 の立ち上がりエッジにまたがっている場合は登録されていま す。それが 1 つのみ立ち上がりエッジにまたがっている場合は登録されていません。 図 22–2 に、バウンス入力信号と伝播入力信号の両方のケースでのデバウンス回路の タイミング図を示します。 図 22‒2. 非同期リセット・フリップ・フロップでタイミングをデバウンス gpio_db_clk gpio_ext_porta gpio_intr_in Because the signal is registered, it generates the interrupt signal. The signal is not registered because it does not meet the debounce clock’s 2-cycle requirement. 1 Interrupt Cleared This signal is registered because it meets the debounce clock’s 2-cycle requirements デバウンス回路をイネーブルすると、デバウンス・クロックの 2 クロック・サイクル で割り込みレイテンシを増加させます。 ピンの方向 GPIO0 ～ GPIO70 のピンは、入力信号または出力信号のどちらかにコンフィギュレー ションできます。HLGPI0 ～ HLGPI13 のピンは、HPS DDR コントローラとピンを共有 し、入力専用信号です。 GPIO インタフェースのプログラミング・モデル ポート A 上の各入力信号のデバウンス機能は、gpio_debounce レジスタの対応する ビットを設定することにより、ソフトウェア・コントロールでイネーブルまたは ディセーブルすることができます。デバウンス機能がイネーブルされる前に、デバ ウンス・クロックが安定して動作する必要があります。 Cyclone V デバイス・ハンドブック Volume 3: ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 2012 年 11 月 Altera Corporation 第 22 章 : 汎用 I/O インタフェース GPIO インタフェースのアドレス・マップおよびレジスタの定義 22–3 ソフトウェアのコントロール下では、外部 I/O パッドの方向は gpio_swportx_ddr レ ジスタへの書き込みによって制御されます。入力モードとして設定した場合、 gpio_ext_porta の読み出しは、外部 I/O パッドの信号に値を読み出します。出力モー ドとして設定した場合、gpio_swporta_dr レジスタに書き込まれたデータは、I/O パッドの出力バッファを駆動します。同じピンは、入力と出力の両方のモードで共 有されるので、それらは同時に入力モードおよび出力モードとして設定することは できません。 GPIO インタフェースのアドレス・マップおよびレジスタの定義 f アドレス・マップとレジスタ定義は、このハンドブックのボリュームに付属の hps.html ファイルにあります。ファイルを開くには、リンクをクリックします。 モジュールの説明とベース・アドレスを表示するには、以下のモジュールのインス タンスのいずれかをスクロールして、リンクをクリックします。 ■ gpio0 ■ gpio1 ■ gpio2 次に、レジスタとフィールドの説明を表示するには、レジスタ名をスクロールして、 クリックします。レジスタのアドレスは、各モジュール・インスタンスのベース・ アドレスからの相対的なオフセットです。 f すべてのモジュールのベース・アドレスは、Cyclone V デバイス・ハンドブック Volume 3 の 「Introduction to the Hard Processor System」の章に記載されています。 改訂履歴 表 22–1 に、このドキュメントの改訂履歴を示します。 表 22‒1. 改訂履歴 バー ジョン 日付 変更内容 2012 年 11 月 1.2 マイナーな更新。 2012 年 5 月 1.1 プログラミング・モデルの項を追加。 2012 年 1 月 1.0 初版。 2012 年 11 月 Altera Corporation Cyclone V デバイス・ハンドブック Volume 3: ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 22–4 Cyclone V デバイス・ハンドブック Volume 3: ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル 第 22 章 : 汎用 I/O インタフェース 改訂履歴 2012 年 11 月 Altera Corporation