NJU26200シリーズ ハードウェア共通仕様書

NJU26200 シリーズ
NJU26200 シリーズハードウェア共通仕様書
概 要
NJU26200シリーズは、24ビット DSPコアのデジタル･オーディオ･プロセ
ッサです。この仕様書は、NJU26200 シリーズ ハードウェアの共通仕様に
ついて記述しています。本仕様は、NJU26201 から NJU26249 までの
DSP について適用されます。個別の機能等については、各々の製品データ
シートを参照してください。また、ファームウェアのコマンドについては、個
別のコマンドリストを参照してください。
■ 外形
NJU26200FR3
特 徴
NJU26200V
◆ハードウェアードウェア









24 ビット固定小数点デジタル シグナルプロセッサ
外部クロック周波数
： 12.288MHz、 PLL 内蔵
デジタルオーディオインターフェース ： 入力 4 ポート、出力 4 ポート
2
デジタルオーディオフォーマット
： I S 24bit、左詰め、右詰め 対応、 BCK ： 32/64fs
マスター／スレーブ対応
・マスター時、 MCK：128fs @fs=96kHz / 192fs @fs=64kHz / 256fs @fs=48kHz / 384fs @fs=32kHz
ホストインターフェース
2
・I C バスインターフェース (Fast-mode/ 400kbps)
・シリアルインターフェース (4 線式：クロック、スレーブセレクト、入力データ、出力データ)
電源電圧
： VDD = VDDPLL = 1.8V、 VDDIO = 3.3V
入力専用端子許容電圧
： 5V トレラント
パッケージ
： LQFP48-R3 (鉛フリー対応)、 SSOP44 (鉛フリー対応)
 ブロック図
AD1/SDIN
SCL/SCK
SDA/SDOUT
AD2/SSb
NJU26200 Series
24bit Fixed-point DSP Core
SERIAL
HOST
INTERFACE
SERIAL AUDIO
INTERFACE
BCKO
PROGRAM
CONTROL
LRO
24-BIT x 24-BIT
MULTIPLIER
ALU
SERIAL OUTPUT
RESETb
MCK
CLK
CLKOUT
TIMING
GENERATOR
/ PLL
SERIAL INPUT
SDI*
SDO*
BCKI
ADDRESS GENERATION UNIT
LRI
PROC
DATA
RAM
FIRMWARE
ROM
General I/O
INTERFACE
MUTEb
SEL
WDC
図1 NJU26200シリーズハードウェアブロック図
Ver.2010.07.01
-1-
NJU26200 シリーズ
 端子配列
VDD
29
AD1/SDIN
VSS
30
25
VSSIO
31
AD2/SSb
VDDIO
32
26
MCK
33
SCL/SCK
BCKO
34
27
LRO
35
28 SDA/SDOUT
SDO3
36
(1) LQFP48-R3
SDO2
37
24
TEST
SDO1
38
23
TEST
SDO0
39
22
TEST
VDDIO
40
21
RESETb
VSSIO
41
20
VDDIO
VSS
42
19
VSSIO
VDD
43
18
CLK
SDI3
44
17
CLKOUT
SDI2
45
16
VDD
SDI1
46
15
VSS
SDI0
47
14
VSSPLL
LRI
48
13
VDDPLL
NJU26200
Series
6
7
8
9
10
11
12
MUTEb
WDC
PROC
VSSIO
VDDIO
SEL
4
VSS
TEST
3
VSSIO
5
2
BCKI
VDD
1
VDDIO
QFP48-N2
LQFP48-R3
図2 LQFP48-R3 端子配列
-2-
Ver.2010.07.01
NJU26200 シリーズ
(2) SSOP44
SDI3
1
44
VDD
SDI2
2
43
VSS
SDI1
3
42
VSSIO
SDI0
4
41
VDDIO
LRI
5
40
SDO0
VDDIO
6
39
SDO1
BCKI
7
38
SDO2
VSS
8
37
SDO3
VDD
9
36
LRO
TEST
10
35
BCKO
MUTEb
11
34
MCK
WDC
12
33
VDDIO
PROC
13
32
SDA/SDOUT
VSSIO
14
31
SCL/SCK
VDDIO
15
30
AD2/SSb
SEL
16
29
AD1/SDIN
VDDPLL
17
28
TEST
VSSPLL
18
27
VSS
VDD
20
CLKOUT
CLK
22
NJU26200
Series
SSOP44
26
TEST
25
RESETb
24
VDDIO
23
VSSIO
図3 SSOP44 端子配列
Ver.2010.07.01
-3-
NJU26200 シリーズ
 端子説明
表 1 端子説明
Pin No..
LQFP48-R3
SSOP44
1, 11, 20, 32,
6, 15, 24, 33,
40
41
7
2
3, 10, 19, 31,
14, 23, 42
41
8, 19, 43
4, 15, 30, 42
9, 20, 44
5, 16, 29, 43
10
6
11
7
12
8
13
9
16
12
17
13
18
14
21
17
22
18
25
21
26
22
27, 28
23, 24
29
25
30
26
31
27
端子名
機能
I/O
VDDIO
−
BCKI
VSSIO
I
I/O 電源 3.3V
ビットクロック入力
−
I/O 電源 GND
TEST
MUTEb
*
WDC
*
PROC
*
SEL
VDDPLL
VSSPLL
CLKOUT
CLK
RESETb
TEST
TEST
AD1/SDIN
AD2/SSb
SCL/SCK
−
−
I
I
OD
I
I
−
−
O
I
I
I
I
I
I
I
内部電源 GND
内部電源 1.8V
テスト端子 ( 3.3kΩ の抵抗を介して VSSIO に接続してください )
リセット後のマスターボリューム状態 （”H” : 0dB、 ”L” : ミュート）
ウォッチドッグタイマー用クロック出力端子 （オープンドレイン出力）
リセット後の信号処理 （“H” : 通常処理する ”L” : 処理しないでコマンド待ち）
2
ホストインターフェース選択 (“H” : シリアル(4 線式) 、“L” : I C バス)
PLL 電源 1.8V
PLL 電源 GND
水晶発振用クロック出力端子
水晶発振用クロック入力端子
リセット (RESETb=“L” でリセット)
テスト端子 ( VDDIO に接続してください )
テスト端子 ( VSSIO に接続してください )
2
I C アドレス選択 1 / シリアル(4 線式)データ入力
2
I C アドレス選択 2 / シリアル(4 線式)スレーブセレクト
2
I C シリアルクロック / シリアル(4 線式)クロック
2
I C ﾃﾞｰﾀ入出力 / ｼﾘｱﾙﾃﾞｰﾀ出力(ｼﾘｱﾙ 4 線式)
・I2C バス時、オープンドレイン出力のため、プルアップ抵抗を接続してください。
・シリアル 4 線式時、CMOS 出力のため、プルアップ抵抗を接続する必要ありません。
VSS
VDD
28
32
SDA/SDOUT
I/O
33
34
35
36
37
38
39
44
45
46
47
48
34
35
36
37
38
39
40
1
2
3
4
5
MCK
BCKO
LRO
SDO3
SDO2
SDO1
SDO0
SDI3
SDI2
SDI1
SDI0
LRI
O
O
O
O
O
O
O
I
I
I
I
I
マスタークロック出力 (CLK 端子のバッファ出力)
ビットクロック出力
LR クロック出力
オーディオデータ出力 3
オーディオデータ出力 2
オーディオデータ出力 1
オーディオデータ出力 0
オーディオデータ入力 3
オーディオデータ入力 2
オーディオデータ入力 1
オーディオデータ入力 0
LR クロック入力
I ：入力
O ：出力
OD ：オープンドレイン出力
I/O ：:双方向
注意： 端子名に * が付いている端子は必ず抵抗（推奨 3.3kΩ）を介して、VDDIO または VSSIO に接続してください。
SDI0~3, SDO0~3 は、仕様により機能が異なるため 個別データシートを参照してください。
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Ver.2010.07.01
NJU26200 シリーズ
 絶対最大定格
表2 絶対最大定格
（以降、特に断り無き場合、全ての電気的特性・定格において、VSS= 0V と定義し、この電位を GND 電位と規定します。）
項目
記号
定格
Logic
VDD
-0.3 ~ 2.1
PLL
VDDPLL
-0.3 ~ 2.1
I/O
VDDIO
-0.3 ~ 3.8
In
Vx
-0.3 ~ 5.5 (VDDIO≧3.0V)
-0.3 ~ 3.8 (VDDIO＜3.0V)
I/O
Vx(I/O)
-0.3 ~ 3.8
Out
Vx(OUT)
-0.3 ~ 3.8
CLK
Vx(CLK)
-0.3 ~ 2.1
Vx(CLKOUT)
-0.3 ~ 2.1
PD
300
mW
動作温度範囲
TOPR
-40 ~ 85
˚C
保存温度
TSTR
-40 ~ 125
˚C
電源電圧
端子電圧
*
CLKOUT
許容損失
* Vx
* Vx(I/O)
* Vx(OUT)
* Vx(CLK)
* Vx(CLKOUT)
：
：
：
：
：
単位
V
V
LQFP48-R3 : 2,12, 21~27, 44~48 pin SSOP44 : 7, 16, 25~31, 1~5 pin
LQFP48-R3 : 6~9, 28 pin
SSOP44 : 10~13, 32 pin
LQFP48-R3 : 33~39 pin
SSOP44 : 34~40 pin
LQFP48-R3 : 18 pin
SSOP44 : 22 pin
LQFP48-R3 : 17 pin
SSOP44 : 21 pin
 端子等価回路図
VDDIO
VDD
VDD
CLKOUT
CLK
PAD
VSS
VSSIO
VSS
入力端子,入出力端子(入力部)
(LQFP48-R3 : 2, 6~9, 12, 21~28, 44~48 pin)
(SSOP44 : 1~5, 7, 10~13, 16, 25~32 pin)
CLK/CLKOUT 端子
(LQFP48-R3 : 17, 18 pin)
(SSOP44 : 21, 22 pin)
VDDIO
PAD
Output Disable
VSSIO
出力端子,入出力端子(出力部)
(LQFP48-R3 : 6~9, 28, 33~39 pin)
(SSOP44 : 10~13, 32, 34~40 pin)
図 4 NJU26200 シリーズ入出力等価回路図
Ver.2010.07.01
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NJU26200 シリーズ
 電気的特性
表 3 電気的特性
（ VDD=VDDPLL=1.8V, VDDIO=3.3V, fOSC=12.288MHz, Ta=25˚C ）
項目
動作電圧範囲
消費電流
記号
条件
Min.
Typ.
Max.
Logic
VDD
VDD 端子
1.7
1.8
1.9
PLL
VDDPLL
VDDPLL 端子
1.7
1.8
1.9
I/O
VDDIO
VDDIO 端子
3.0
3.3
3.6
Logic
IDD
-
31
-
-
4.0
-
-
1.0
-
VDD =VDDPLL=1.8V
VDDIO=3.3V
単位
V
PLL
IDDPLL
I/O
IDDIO
In
VIH
VDDIO= 3.0 ~ 3.6V
VDDIO x 0.7
-
5.25
I/O
VIH(I/O)
VDDIO= 3.0 ~ 3.6V
VDDIO x 0.7
-
VDDIO
CLK
VIH(OSC)
VDD = 1.7 ~ 1.9V
VDDIO=3.0 ~ 3.6V
VDD x 0.7
-
VDD
In, I/O
VIL,VIL(I/O)
VDDIO=3.0 ~ 3.6V
0
-
0.5
CLK
VIL(OSC)
VDD=1.7 ~ 1.9V
VDDIO=3.0 ~ 3.6V
0
-
VDD x 0.3
In, I/O
IIN, IIN(I/O)
VIN = VSSIO ~ VDDIO
-10
-
10
CLK
IIN(OSC)
VIN = VSS ~ VDD
-15
-
15
Out, I/O
VOH,
VOH(I/O)
IOH = -2mA
VDDIO= 3.0 ~ 3.6V
VDDIO x 0.85
-
VDDIO *3
CLKOUT
VOH(OSC)
IOH=-100A
VDD=1.7 ~ 1.9V
VDD x 0.85
-
VDD
Out, I/O
VOL,
VOL(I/O)
IOL = 2mA
VDDIO= 3.0 ~ 3.6V
0
-
VDDIO x 0.15
CLKOUT
VOL(OSC)
IOL=100A
VDD=1.7 ~ 1.9V
0
-
VDD x 0.15
入力遷移時間
tr / tf
*4
-
-
100
ns
入力クロック周波数
fOSC
12.0
12.288
12.5
MHz
クロックデューティー比
rEC
45
50
55
%
High レベル
入力電圧
Low レベル
入力電圧
*1
*2
*2
mA
V
μA
端子リーク電流 *2
High レベル
出力電圧
Low レベル
出力電圧
*2
*2
QFP48 : 18pin
SSOP44 : 22pin (CLK) *5
QFP48 : 18pin
SSOP44 :22pin (CLK)
*3
V
*1 動作電流は起動時、基準ソフトウエア(ファームウェア) のデフォルト状態、室温での実測値（参考値）です。
*2 VIH(OSC), VIL(OSC), IIN(OSC) : LQFP48-R3 :18pin、 SSOP44 : 22 pin (CLK 端子)
VIH(I/O), VIL(I/O), VOH(I/O), VOL(I/O), IIN(I/O) : LQFP48-R3 : 6~9, 28pin、 SSOP44 : 10~13, 32pin (双方向端子)
IIN(I/O) は出力ハイインピーダンス時リーク電流も含む。
VOH(OSC), VOL(OSC) : LQFP48-R3 : 17pin、 SSOP44 : 21pin (CLKOUT 端子)
*3 出力端子及び双方向端子を VDDIO 以上の電圧でプルアップしないでください。
また、未使用の入力・入出力端子をオープンにしないでください。
2
*4 LQFP48-R3 : 25 ~ 28pin、 SSOP44 : 29 ~ 32pin の tr / tf は端子の動作モード(4 線シリアル / I C)により別途規定されま
す。
*5 通常使用時は 12.288MHz のクロックを与えてください。
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Ver.2010.07.01
NJU26200 シリーズ
1. 電源 ・ クロック信号 ・ リセット
1.1 電源
NJU26200 シリーズには、VDD/VSS, VDDPLL/VSSPLL および VDDIO/VSSIO の 3 系統の電源が存在します。このうち、
VDD/VSS は内部コア電源,VDDPLL/VSSPLL は内部 PLL 電源、また、VDDIO/VSSIO は入出力端子の電源として使用されます。
電源の投入・切断に関して、特に制約はありません。順序付けられる場合、以下に示す順序を推奨します。
電源投入
電源切断
（先） VDDIO
→ VDD, VDDPLL （後）
（先） VDDPLL, VDD → VDDIO
（後）
VDD と VDDPLL を別電源にする場合は、VDDPLL を最後に投入することを推奨します。また、電源の切断に関しても制約は
ありませんが、順序付けられる場合、投入の逆シーケンスを推奨します。
注意 ：全ての電源端子は確実に接続し、必ず各電源端子対の直近にデカップリングコンデンサを接続してください。
電源電圧は推奨動作条件の範囲内でご使用下さい。また、電源電圧の立ち上がりはなるべく一定になるようにし、立
ち上がり中の電源電圧が特定の電圧に留まることの無いようご注意下さい。
電源電圧を推奨動作条件範囲内の電圧まで立ち上げたあと、推奨動作条件を下回る電圧に落とさないで下さい。推
奨動作条件を下回る電圧に落とした後に、推奨動作条件に戻し、再度リセット信号を入力しても、その後の全ての動
作は保証できません。ご使用後は電源電圧を Vss レベルまで落として下さい。
VDDPLL/VSSPLL は内部 PLL 回路の電源となっており、電源ノイズに敏感です。内部コア電源 VDD とは別電源とするか、
外付け部品による簡易なフィルタ回路を挿入することを推奨します。図 5 は、簡易電源フィルタの例です。
VDD
VDDPLL
10
+
10uF
0.1uF
図 5 簡易電源フィルタの例（参考）
Ver.2010.07.01
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NJU26200 シリーズ
1.2 クロック信号
NJU26200 シリーズの動作には、独立したクロックが必要です。通常 CLK 端子に 12.288MHz のクロックを供給してく
ださい。また、CLK/CLKOUT 端子に水晶振動子を接続し、発振させることも可能です。設計される基板に応じた外部
定数を設定してください。水晶振動子は、基本波のものをお使いください。帰還抵抗が内蔵されておりますので、外部
に帰還抵抗を接続する必要は基本的にありません。
注意 ：NJU26200 シリーズは内部に PLL 回路を搭載しており、12.288MHz の周波数に合わせて設計されています。動作
下限周波数である 12.0MHz 未満の周波数を入力すると、処理落ちが発生し、正しい音声処理が出来なくなる場合が
あります。EMI,周辺部品との関係で NJU26200 シリーズの周波数を変更したい場合は、電気的特性（表３）記載の書
の範囲内で変更しお使い下さい。その場合、DSP マスターモードの分周周波数が変動するため注意して下さい。
水晶振動子の使用にあたっては、お客様側の責任で十分検討の上、接続する定数などを決定してください。発振に関
わる部品およびその定数に関して弊社は一切の責任を負いません。
尚、CLK 端子は入力電圧の上限が異なります。外部に発振器などを接続される場合は、電圧レベルにご注意ください。
図 6 は、水晶振動子使用時の参考例です。ただし、弊社がこの定数を保証するものではありません。必ずお客様の使
用部品・基板パターンにおいて確認をお願いします。
10pF
240 ~ 1kΩ
CLKOUT
12.288
MHz
CLK
10pF
図 6 クロック供給方法の例（参考）
参考 ：NJU26200 シリーズの MCK 端子からは内部リセット終了後、CLK 端子から供給されるクロック
がバッファされ出力されます。（内部 PLL は経由しません） また、MCK 端子からのクロック出力
が不要な場合、コマンドで停止させることも可能です。
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Ver.2010.07.01
NJU26200 シリーズ
1.3 リセット信号
NJU26200 シリーズのリセットには、RESETb を一旦 ”L” レベルにし、その後、”H” レベルにすることで行います。
水晶発振が安定した後（発振器から入力する場合は供給を開始した後）、少なくとも tRESETb 期間 ”L” レベルを維
持してください。（図 4）
全ての双方向端子、SDA 端子は、RESETb=”L”にすることで、強制的にハイインピーダンス状態となります。
ハイインピーダンス状態は内蔵ファームウェアによるホストインターフェースが確定するまで継続します。そのため、
内部ハードウェアの設定が完了するまではホストインターフェースによる通信はできません。
2
2 種類のマイコンインターフェースのうち、I C バスインターフェース、シリアルインターフェース（4 線式）のどちらか
使用するかを設定します。RESETb端子を”H”にした後（リセット解除後）、NJU26200シリーズは1ms以内にホスト
インターフェースの内部ハードウェアの設定が完了します。その後、通信可能な状態になります。
電源
CLK
発振不安定
発振安定
トリガ動作
内蔵 PLL
ロックアップ
tRESETb
RESETb
1ms 以内にホスト
インターフェース
部のハードウェア
設定完了
図 7 リセットタイミング
表 4 リセット時間
Symbol
tRESETb
Time
≧300μs
注意 ：NJU26200 シリーズ内蔵の PLL は、電源投入後トリガ動作を行います。動作中にクロックを停止させた場
合やクロック周波数を変更した場合、もしくは何らかの理由でリセットを再度かける場合は、PLL を再度ロ
ックさせるため、CLK 端子に正常なクロックを入れながら、tRESETb の期間 RESETb 端子を’Low’レベルに
維持して、リセットをかけます。その後、初期設定からやり直してください。正常なクロックを入れながら
RESETb 端子を’High’レベルから’Low’レベルとしたときに、NJU26200 シリーズは内蔵の PLL に対して、
CLK 端子へのクロック周期の 32 倍のリセットパルス（例えば、CLK=12.288MHz の場合、約 2.6us）を内
部に与え、再トリガ動作を開始します。RESETb 端子を’Low’レベルから’High’レベルとしたときには、PLL
の再トリガ動作は行いません。動作中はクロックの供給を停止しないでください。NJU26200 シリーズは
内部に PLL 回路を搭載していますが、クロックの供給を停止した場合、PLL が正常なクロックを内部に送
ることができなくなり、NJU26200 シリーズは正常に動作しません。
Ver.2010.07.01
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NJU26200 シリーズ
2. デジタルオーディオクロック
デジタルオーディオデータは、デジタルオーディオシステム間を同期して転送する必要があります。
NJU26200 シリーズは、通常の用途ではスレーブモードとして使用しますが、マスターモードとして使用することも可能です。
注意： NJU26200 シリーズに 12.288MHz のクロックを供給してマスターモードとして使用する場合、サンプリング周
波数 32kH, 48kHz, 64kHz, 96kHz に対応したオーディオクロックを発生することは可能ですが、44.1kHz,
88.2kHz に対応したオーディオクロックを発生することはできません。（表 5）
・DSP マスターモードの場合、BCKO、LRO 端子出力のクロックは、デジタルオーディオデータ転送に使用します。
・DSP スレーブモードの場合、BCKI、LRI の入力端子には、マスターデバイスからのクロック出力が必要になります。
2.1 オーディオクロック
デジタルオーディオデータ転送には、次の３種類のクロックが必要になります。
① LR クロック（端子名：LRI、LRO）は、シリアルデータ転送で必要になります。デジタルオーディオ信号のサンプリン
グ周波数と同じです。
② ビットクロック（端子名：BCKI、BCKO）は、シリアルデータ転送で必要になります。LR クロックの倍数になります。
③ マスタークロック（端子名：MCK）は、A/D、D/A コンバータなどで必要になります。LR クロックの倍数になります。
また、シリアルデータ転送とは関係ありません。
NJU26200 シリーズのビットクロック（端子名：BCKI、BCKO）は、LR クロックの 32 倍、64 倍をサポートしています。
表 5 サンプリング周波数と BCK, LR, MCK ( CLK=12.288MHz 時 )
モード
DSP
スレーブ
DSP
マスター
(共通)
クロック信号
LRI
BCKI(32Fs)
BCKI(64Fs)
LRO
BCKO(32Fs)
BCKO(64Fs)
MCK
(384/256/
192/128Fs)
倍レート周波数
32kHz
44.1kHz
48kHz
64kHz
88.2kHz
96kHz
1fs
32fs
64fs
1fs
32fs
64fs
384fs @fs=32kHz
256fs @fs=48kHz
192fs @fs=64kHz
128fs @fs=96kHz
32kHz
1.024MHz
2.048MHz
32kHz
1.024MHz
2.048MHz
44.1kHz
1.4112MHz
2.822MHz
48kHz
1.536MHz
3.072MHz
48kHz
1.536MHz
3.072MHz
64kHz
2.048MHz
4.096MHz
64kHz
2.048MHz
4.096MHz
88.2kHz
2.822MHz
5.644MHz
96kHz
3.072MHz
6.144MHz
96kHz
3.072MHz
6.144MHz
対応不可
対応不可
12.288MHz
注意： NJU26200 シリーズで処理可能なサンプリング周波数は、個別データシートを参照してください。
Serial
Data
Inputs
Serial
Clock
SDI0
SDO0
SDI1
SDO1
SDI2
SDO2
SDI3
SDO3
BCKI
BCKO
LRI
LRO
Inputs
MCK
Serial
Data
Outputs
Serial Clock Outputs
System clock for A/D, D/A converters
CLOCK
DIVIDER
MASTER
CLK
CLKOUT
Oscillator
SLAVE
BOTH
図 8 DSP マスター / DSP スレーブモード
- 10 -
Ver.2010.07.01
NJU26200 シリーズ
3. デジタルオーディオインターフェース
3.1 デジタルオーディオデータフォーマット
NJU26200 シリーズは、デジタルオーディオデータフォーマットとして、3 種類のフォーマットを使用することができます。
2
① IS
：LR クロック切り替わりの 2 ビット目に MSB が置かれます。（左詰めに対し 1bit 遅延）
② 左詰め ( Left-Justified ) ：LR クロックの切り替わりに MSB が置かれます。
③ 右詰め ( Right-Justified ) ：LR クロック切り替わり直前に LSB が置かれます。
3 種類のフォーマットの主な違いは LR クロック（LRI、LRO）とデジタルオーディオデータ（SDI、SDO）の位置関係にありま
す。
・どのフォーマットにおいても、左チャンネルが先に転送されます。
・左詰め/右詰めにおいては、LR クロック='H'が左チャネルを示します。
2
・I S フォーマットにおいては、極性が逆になり、LR クロック='L'で左チャンネルを表します。
・ビットクロック BCK(BCKI、BCKO)は、転送データのシフトクロックとなります。少なくとも L/R チャネルの合
計転送ビット数以上のクロック数が必要となります。
・LR クロックの 1 周期がステレオオーディオの 1 サンプルで、LR クロックの周波数は、サンプルレート(fs)に
等しくなります。
NJU26200 シリーズでは、DSP マスターモード/スレーブモード共に、LR クロック中、32/64 個のクロックが存在するフォ
ーマット（以下、32fs / 64fs と呼ぶ）が使用可能です。
3.2 シリアルオーディオデータ入出力
NJU26200 シリーズは、入力 4 ポート（表 6） と、出力 4 ポート（表 7） 備えています。各端子機能は、個別データシート
を参照してください。
表 6 シリアルオーディオデータ入力端子
Pin No.
端子名
LQFP48-R3 SSOP44
47
4
SDI0
46
3
SDI1
45
2
SDI2
44
1
SDI3
表 7 シリアルオーディオデータ出力端子
Pin No.
端子名
LQFP48-R3 SSOP44
39
40
SDO0
38
39
SDO1
37
38
SDO2
36
37
SDO3
Ver.2010.07.01
機能
オーディオデータ入力 0
オーディオデータ入力１
オーディオデータ入力 2
オーディオデータ入力 3
機能
オーディオデータ出力 0
オーディオデータ出力 1
オーディオデータ出力 2
オーディオデータ出力 3
- 11 -
NJU26200 シリーズ
2
シリアルオーディオデータ入出力の形式は I S、左詰め、右詰めの３種類のフォーマット形式で 24bit, 20bit, 18bit, 16bit
の４種類のビット数を選択できます。(図 9-1~図 9-12)
オーディオデータ入力フォーマットと出力フォーマットは同じ形式になります。
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
LSB
MSB
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
SDI, SDO
LSB
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
32 Clocks
2
図 9-1 I S Data Format 64fs, 24bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO
LSB
MSB
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
LSB
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
23
32 Clocks
図 9-2 Left-Justified Data Format 64fs, 24bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO 2 1 0
LSB
MSB
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
LSB
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
32 Clocks
図 9-3 Right-Justified Data Format 64fs, 24bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO
LSB
MSB
19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
LSB
19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
32 Clocks
2
図 9-4 I S Data Format 64fs, 20bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO
LSB
MSB
19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
LSB
19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
19
32 Clocks
図 9-5 Left-Justified Data Format 64fs, 20bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO 2 1 0
LSB
19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
MSB
LSB
19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
32 Clocks
図 9-6 Right-Justified Data Format 64fs, 20bit Data
- 12 -
Ver.2010.07.01
NJU26200 シリーズ
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
LSB
MSB
17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
SDI, SDO
LSB
17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
32 Clocks
2
図 9-7 I S Data Format 64fs, 18bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO
LSB
MSB
17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
LSB
17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
17
32 Clocks
図 9-8 Left-Justified Data Format 64fs, 18bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO 2 1 0
LSB
MSB
17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
LSB
17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
32 Clocks
32 Clocks
図 9-9 Right-Justified Data Format 64fs, 18bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO
LSB MSB
LSB
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
16 Clocks
16 Clocks
2
図 9-10 I S Data Format 32fs, 16bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO
LSB MSB
LSB
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
16 Clocks
16 Clocks
図 9-11 Left-Justified Data Format 32fs, 16bit Data
Left Channel
LRI, LRO
Right Channel
BCKI, BCKO
MSB
SDI, SDO
LSB MSB
LSB
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
16 Clocks
16 Clocks
図 9-12 Right-Justified Data Format 32fs, 16bit Data
Ver.2010.07.01
- 13 -
NJU26200 シリーズ
3.3 シリアルオーディオタイミング
表 8 シリアルオーディオ入力タイミング
（ VDD=VDDPLL=1.8V, VDDIO=3.3V, fOSC=12.288MHz, Ta=25˚C ）
項目
BCKI 周波数
BCKI 周期
Low パルス幅
High パルス幅
記号
*1
*1
条件
Min.
Typ.
Max.
単位
fBCKI
-
-
6.5
MHz
tSIL
tSIH
75
75
-
-
ns
BCKI → LRI 時間
*1
tSLI
40
-
-
ns
LRI → BCKI 時間
*1
tLSI
40
-
-
ns
データセットアップ時間 *2
tDS
15
-
-
ns
データホールド時間
tDH
15
-
-
ns
*2
*1 ： DSPスレーブモード時の規定です。
*2 ： DSPスレーブモード時はBCKIに対する規定です。 DSPマスターモード時はBCKOに対する規定です。
LRI
tSIH
tSIL
tSLI
tDS
tDH
tLSI
BCKI
SDI
図 10 シリアルオーディオ入力タイミング
- 14 -
Ver.2010.07.01
NJU26200 シリーズ
表9 シリアルオーディオ出力タイミング
（ VDD=VDDPLL=1.8V, VDDIO=3.3V, fOSC=12.288MHz, Ta=25˚C ）
項目
記号
BCKO−LRO 時間差
データ出力遅延時間
*3
tSLO
tDOD
条件
CL:LRO, BCKO,
SDO=25pF
Min
Typ.
Max
単位
-15
-
15
ns
-
-
15
ns
*3 DSP マスターモード時の規定です。
LRO
tSLO
BCKO
tDOD
SDO
図 11 シリアルオーディオ出力タイミング
表 10 シリアルオーディオクロックタイミング （DSP スレーブモード時）
（ VDD=VDDPLL=1.8V, VDDIO=3.3V, fOSC=12.288MHz, Ta=25˚C ）
項目
記号
伝搬遅延時間
(LRI→LRO)
伝搬遅延時間
(BCKI→BCKO)
tPDL
tPDB
条件
CL:LRO, BCKO,
SDO=25pF
DSP Slave Mode
Min
Typ.
Max
単位
-
-
15
ns
-
-
15
ns
LRI
LRO
tPDL
BCKI
BCKO
tPDB
図 12 シリアルオーディオクロックタイミング (DSP スレーブモード時)
Ver.2010.07.01
- 15 -
NJU26200 シリーズ
4. ホストインターフェース
NJU26200 シリーズの制御インターフェースは、I２C バスインターフェース、あるいは、シリアルインターフェース(4 線式)
２種類のどちらかを選択します。（表 11）
データ転送は共に 8 ビット（1 バイト）単位です。 ホストインターフェースは常にスレーブで、ホストコントローラからクロッ
ク(SCL/SCK)に同期してデータが転送されます。（表 12）
表 11 ホストインターフェース設定
Pin No.
端子名
LQFP48-R SSOP4
3
4
12
16
設定
L (※)
H (※)
SEL
ホストインターフェース
I２C バス互換インターフェース
シリアルインターフェース（4 線式）
※ リセット解除時に設定します。
表 12 ホストインターフェース端子機能
Pin No.
端子名
2
SSOP4
( I C バス/
QFP48-R3
4
Serial )
25
29
AD1 / SDIN
26
30
AD2 / SSb
27
31
SCL / SCK
28
32
2
I C バスインターフェース
選択時
2
SDA / SDOUT
I C バスアドレス選択 Bit1
2
I C バスアドレス選択 Bit2
2
I C シリアルクロック
2
I C シリアルデータ入出力
(オープンドレイン入出力)
シリアルインターフェース
(4 線式)選択時
シリアルデータ入力
スレーブセレクト
シリアルクロック
シリアルデータ出力
(CMOS 出力)
注意： 4 線シリアルインターフェースモード時：SDOUT 端子は、常時 CMOS 出力となり、プルアップ抵抗は必要ありませ
ん。
2
I C バスインターフェースモード時：SDA 端子は、オープンドレイン出力となり、適切なプルアップ抵抗を接続する必要があ
ります。 また、SDA/SDOUT 端子は 5V トレラントではないため、電圧レベル (最大で VDDIO まで) に注意してください。
2
参考： SCL/SCK 端子は 5V トレラントですが、I C バスインターフェース時は SCL 端子のプルアップ電圧を SDA 側に統一
することを推奨します。
4.1 I2C バスインターフェース
2
2
I C バスインターフェースに設定した場合、I C バスインターフェースは、SDA 端子：データライン、SCL 端子：クロッ
クになります。
AD1/AD2 端子は、7 ビットからなるスレーブアドレス下位 2 ビットの設定に用います。これは、複数のスレーブアドレ
スにより、設計の柔軟性を向上させるためのものです。アドレスはAD1/AD2端子の内部設定で4種類から選択する
ことができます。（表 13）
2
注意： NJU26200 シリーズは、I C バス “Standard-Mode (100kbps)” および “Fast-Mode (400kbps)” をサポートしてい
ます。 S(「START」条件)を送った後、Sr(反復「START」条件)を受け付けず、P：「STOP」条件待ちになります。その
ため、必ず P：「STOP」条件を送ってください。
- 16 -
Ver.2010.07.01
NJU26200 シリーズ
2
表 13 I C バススレーブアドレス設定
bit7
0
0
0
0
固定値
bit5
1
1
1
1
bit6
0
0
0
0
bit4
1
1
1
1
bit3
1
1
1
1
AD2 端子
*1
bit2
0
0
1
1
AD1 端子
*1
bit1
0
1
0
1
R/W
bit0
R/W
データ形式
Start
bit
Slave Address （7bit ）
R/W
bit
ACK
*1：スレーブアドレスは、AD1 / AD2 =”L” のとき 0 、 AD1 / AD2 =”H” のとき 1 になります。
2
表 14 I C バスインターフェースタイミング
（ VDD=VDDPLL=1.8V, VDDIO=3.3V, fOSC=12.288MHz, Ta=25C ）
項目
記号
SCL クロック周波数
開始条件ホールド時間
SCL ”Low” レベルパルス幅
SCL “High” レベルパルス幅
データホールド時間
データセットアップ時間
立ち上がり時間
立ち下がり時間
停止条件セットアップ時間
バス解放時間
*4
*5
fSCL
tHD:STA
tLOW
tHIGH
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tBUF
Min
Max
単位
0
0.6
1.3
0.6
0
250
0.6
1.3
400
1000
300
-
kHz
μs
μs
μs
μs
ns
ns
ns
μs
μs
SDA
tF
tR
SCL
tHD:STA tLOW
P
tHD:DAT
tHIGH
P
S
2
図 13 I C バスタイミング
注意 ： *4 tHD:DAT：SCL の立ち下がりエッジでの不確定な状態を回避するために、少なくとも 300ns 程度の
ホールド時間を確保するようにしてください。
*5 本項目はインターフェースとしての仕様を示すものです。
連続するコマンドの間隔は、個別データシートを参照してください。
Ver.2010.07.01
- 17 -
NJU26200 シリーズ
4.2 シリアルインターフェース(4 線式)
シリアルインターフェース（4 線式）回路は、スレーブセレクト端子（SSb 端子）が”L”レベルで動作状態となります。
SDIN 端子に入力されるデータは、SCK 端子の立ち上がりに同期して DSP に読み込まれます。SDOUT 端子からのデ
ータは、SSb 端子の立ち下がりに同期して bit7 が出力され、次に SCK 端子の立ち下りに同期して bit6, bit5, bit4, bit3,
bit2, bit1, bit0 が出力されます。入出力共に MSB ファーストで通信されます。（表 15, 図 14） 通信は 8bit 単位です。
8bit に満たなかった場合や 8bit を超えた場合は、正しく動作しません。SDOUT 端子は、常時 CMOS 出力のため、プ
ルアップ抵抗は必要有りません。また、SSb='H'時に SDOUT 端子に現れる値は不定となります。
表15 シリアルインターフェース（4線式）タイミング
（VDD=VDDPLL=1.8V, VDDIO=3.3V, fOSC=12.288MHz, SDOUT=25pF, Ta=25˚C ）
項目
入力データ立ち上がり時間
入力データ立ち下がり時間
クロック立ち上がり時間
クロック立ち下がり時間
ストローブ立ち上がり時間
ストローブ立ち下がり時間
クロック ”High”レベル期間
クロック ”Low”レベル期間
クロック周期
ストローブセットアップ時間
ストローブホールド時間
ストローブ “Low” レベル期間
ストローブ “High'”レベル期間
データ入力セットアップ時間
データ入力ホールド時間
データ出力ホールド時間
バス開放時間
*6
*6
記号
Min.
Typ.
Max.
単位
tMSDr
tMSDf
tMSCr
tMSCf
tMSSr
tMSSf
tMSCa
tMSCn
tMSCc
tMSSs
tMSSh
tMSSa
tMSSn
tMSDis
tMSDih
tMSDoh
tMSDov
0.5
0.5
1.0
0.5
0.5
0.1
0.1
-
8.5
1.0
-
100
100
100
100
100
100
0.25
0.25
ns
ns
ns
ns
ns
ns
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
tMSDr ,tMSDf
SDIN
B7
tMSDis
B6
B5
B4
B3
B2
B1
B0
tMSDih
tMSCr
tMSCn
tMSCc
SCK
tMSCf
tMSCa
tMSDoh
SDOUT
不定
B6
B7
B5
B4
B3
tMSDov
tMSSf
B2
B1
不定
B0
tMSSh
tMSSr
tMSSs
SSb
tMSSa
tMSSn
図 14 シリアルインターフェース(4 線式)タイミング
Note： クロックが 8 クロックに満たない場合、8 クロック以上連続した場合にも正常にデータは読み込まれません。
*6 本項目はインターフェースとしての仕様を示すものです。連続するコマンドの間隔は別途規定されます。
- 18 -
Ver.2010.07.01
NJU26200 シリーズ
5． パッケージ寸法
（1） LQFP48-R3、鉛フリー
BASE OF MOLDING
MOLD MATERIAL : EPOXY RESIN
単位：mm
Ver.2010.07.01
- 19 -
NJU26200 シリーズ
（2） SSOP44、鉛フリー
+0.3
11.0 -0.1
0 ∼ 10 ゜
44
1
0 .5 ± 0.2
7.6 ± 0.3
5.6 ± 0.2
23
22
0.5
1.1 5 ± 0.1
0.75 MAX
+ 0.10
0.1 5 - 0.05
0.1
0. 2 ± 0.1
0.1
M
+0.10
0.1-0.0 5
BASE OF MOLDING
MOLD MATERIAL : EPOXY RESIN
単位：mm
＜注意事項＞
このデータブックの掲載内容の正確さには
万全を期しておりますが、掲載内容について
何らかの法的な保証を行うものではありませ
ん。とくに応用回路については、製品の代表
的な応用例を説明するためのものです。また、
工業所有権その他の権利の実施権の許諾を伴
うものではなく、第三者の権利を侵害しない
ことを保証するものでもありません。
- 20 -
Ver.2010.07.01