本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 FUJITSU SEMICONDUCTOR DATA SHEET DS702-00015-2v0-J 8 ビット・マイクロコントローラ New 8FX MB95810K シリーズ MB95F814K/F816K/F818K ■ 概要 MB95810K シリーズは , コンパクトな命令体系に加えて , 豊富な周辺機能を内蔵した汎用ワンチップマイクロコント ローラです。 ■ 特長 • F2MC®-8FX CPU コア コントローラに最適な命令体系 • 乗除算命令 • 16 ビット演算 • ビットテストによるブランチ命令 • ビット操作命令など ( 注意事項 )F2MC は FUJITSU Flexible Microcontroller の略で , 富士通セミコンダクター株式会社の登録商標です。 • クロック • 選択可能なメインクロックソース - メイン 発振クロック ( 最大 16.25 MHz, 最大マシンクロック周波数 : 8.125 MHz) - 外部クロック ( 最大 32.5 MHz, 最大マシンクロック周波数 : 16.25 MHz) - メイン CR クロック (4 MHz ±2%) - メイン CR PLL クロック - PLL 逓倍率が 2 の場合 , メイン CR PLL クロックの周波数は 8 MHz ±2% になります。 - PLL 逓倍率が 2.5 の場合 , メイン CR PLL クロックの周波数は 10 MHz ±2% になります。 - PLL 逓倍率が 3 の場合 , メイン CR PLL クロックの周波数は 12 MHz ±2% になります。 - PLL 逓倍率が 4 の場合 , メイン CR PLL クロックの周波数は 16 MHz ±2% になります。 • 選択可能なサブクロックソース - サブ発振 クロック (32.768 kHz) - 外部クロック (32.768 kHz) - サブ CR クロック ( 標準:100 kHz, 最小 : 50 kHz, 最大:150 kHz) • タイマ • 8/16 ビット複合タイマ × 2 チャネル • 8/16 ビット PPG × 2 チャネル • 16 ビット PPG タイマ × 2 チャネル • 16 ビットリロードタイマ × 1 チャネル • タイムベースタイマ × 1 チャネル • 時計プリスケーラ × 1 チャネル (続く) 富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。 ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。 http://edevice.fujitsu.com/micom/jp-support/ Copyright©2012-2013 FUJITSU SEMICONDUCTOR LIMITED All rights reserved 2013.5 MB95810K シリーズ (続き) • UART/SIO × 1 チャネル • 全二重ダブルバッファ • クロック非同期 (UART) のシリアルデータ転送およびクロック同期 (SIO) のシリアルデータ転送が可能 • I2C バスインタフェース × 1 チャネル ウェイクアップ機能内蔵 • LIN-UART • 全二重ダブルバッファ • クロック同期のシリアルデータ転送およびクロック非同期のシリアルデータ転送が可能 • 外部割込み × 12 チャネル • エッジ検出による割込み ( 立上りエッジ , 立下りエッジおよび両エッジから選択可能 ) • 各種の低消費電力 ( スタンバイ ) モードからの解除としても使用可能 • 8/10 ビット A/D コンバータ × 12 チャネル 8 ビットまたは 10 ビット分解能の選択可能 • 低消費電力 ( スタンバイ ) モード スタンバイモードは下記の 4 つあります。 • ストップモード • スリープモード • 時計モード • タイムベースタイマモード 各スタンバイモードにおいて , さらにノーマルスタンバイモードとディープスタンバイモードが選択できます。 • I/O ポート ( ポート数 : 58) • 汎用入出力ポート (CMOS I/O) : 54 本 • 汎用入出力ポート (N-ch オープンドレイン ) : 4 本 • オンチップデバッグ • 1 線式シリアル制御 • シリアル書込みサポート ( 非同期モード ) • ハードウェア / ソフトウェアウォッチドッグタイマ • ハードウェアウォッチドッグタイマ内蔵 • ソフトウェアウォッチドッグタイマ内蔵 • パワーオンリセット 電源が投入されると , パワーオンリセットが発生します。 • 低電圧検出リセット回路 • 低電圧検出機能は初期設定では許可されます。詳細については , 「■ 電気的特性」の「2. 推奨動作条件」を参照し てください。 • 低電圧検出機能はソフトウェアにより制御できます。 • LVD リセット回路制御レジスタ (LVDCC) は低電圧検出リセットを許可または禁止します。 • 低電圧検出リセット回路は内部低電圧検出器を持っています。検出・解除電圧の組合わせを4種類から選択できます。 • コンパレータ × 2 チャネル • 専用 BGR 内蔵 • コンパレータ基準電圧を BGR 電圧とコンパレータ端子から選択可能 • クロックスーパバイザカウンタ クロックスーパバイザカウンタ機能内蔵 • デュアルオペレーションフラッシュメモリ 書込み / 消去動作・読込み動作は , 異なったバンク ( 上位バンク / 下位バンク ) で同時に行えます。 • フラッシュメモリセキュリティ機能 フラッシュメモリ内容を保護 2 DS702-00015-2v0-J MB95810K シリーズ ■ 品種構成 品種 MB95F814K 項目 分類 クロックスーパ バイザカウンタ MB95F816K MB95F818K フラッシュメモリ品 メインクロックとサブクロックの発振を監視 フラッシュ メモリ 容量 20 K バイト 36 K バイト 60 K バイト RAM 容量 512 バイト 1 K バイト 2 K バイト パワーオン リセット あり 低電圧検出 リセット ソフトウェアによる制御 リセット入力 ソフトウェア選択 基本命令数 命令ビット長 命令長 データビット長 最小命令実行時間 割込み処理時間 : 136 命令 : 8 ビット : 1 ~ 3 バイト : 1, 8, 16 ビット長 : 61.5 ns ( マシンクロック周波数 = 16.25 MHz ) : 0.6 µs ( マシンクロック周波数 = 16.25 MHz ) CPU 機能 • • • • • • 汎用入出力 • I/O ポート : 58 本 • CMOS I/O : 54 本 • N-ch オープンドレイン : 4 本 タイムベース タイマ インターバル時間 : 0.256 ms ~ 8.3 s ( 外部クロック周波数 = 4 MHz) ハードウェア / ソフトウェア ウォッチドッグ タイマ • リセット発生周期 メイン発振クロック 10 MHz 時:105 ms ( 最小 ) • サブ CR クロックをソフトウェアウォッチドッグタイマのソースクロックとして使用可能 ワイルド レジスタ 3 バイト分のデータ置換え可能 LIN-UART • • • • 8/10 ビット A/D コンバータ 専用リロードタイマによって広範囲の通信速度の選択が可能 全二重ダブルバッファ クロック同期のシリアルデータ転送およびクロック同期非のシリアルデータ転送が可能 LIN 機能は LIN マスタまたは LIN スレーブとして使用可能 12 チャネル 8 ビットまたは 10 ビット分解能の選択が可能 2 チャネル 8/16 ビット 複合タイマ • • • • タイマは 8 ビットタイマ × 2 チャネルまたは 16 ビットタイマ × 1 チャネルとして構成可能 インターバルタイマ機能 , PWC 機能 , PWM 機能およびインプットキャプチャ機能内蔵 カウントクロック:内部クロック (7 種類 ) および外部クロックから選択可能 方形波出力可能 12 チャネル 外部割込み • エッジ検出による割込み ( 立上りエッジ , 立下りエッジまたは両エッジから選択可能 ) • スタンバイモードからの解除としても使用可能 オンチップ デバッグ • 1 線式シリアル制御 • シリアル書込みをサポート ( 非同期モード ) 1 チャネル UART/SIO • • • • • UART/SIO でのデータ転送可能 全二重ダブルバッファ, 可変データ長 (5/6/7/8 ビット ), ボーレートジェネレータ内蔵 , エラー検出機能 NRZ 方式転送フォーマット LSB ファースト / MSB ファーストのデータ転送が使用可能 クロック非同期 (UART) またはクロック同期 (SIO) のシリアルデータ転送が使用可能 (続く) DS702-00015-2v0-J 3 MB95810K シリーズ (続き) 品種 MB95F814K 項目 MB95F816K MB95F818K 1 チャネル I C バスインタ フェース 2 • マスタ / スレーブ送受信 • バスエラー機能 , アービトレーション機能 , 転送方向検出機能 , ウェイクアップ機能 , スタートコン ディションの繰り返し発生および検出機能 2 チャネル 8/16 ビット PPG • 各チャネルにつき 8 ビットタイマ × 2 チャネルまたは 16 ビットタイマ × 1 チャネルとして使用可能 • カウンタ動作クロック : 8 種類のクロックソースから選択可能 2 チャネル 16 ビット PPG タ • PWM モードまたはワンショットモードが使用可能 イマ • カウンタ動作クロック : 8 種類のクロックソースから選択可能 • 外部トリガ起動対応 1 チャネル 16 ビット リロードタイマ • • • • • 2 つのクロックモードとカウンタ動作モードが使用可能 方形波出力可能 カウントクロック : 内部クロック 7 種類および外部クロックから選択可能 2 つのカウンタ動作モード : リロードモード , ワンショットモード マルチパルスジェネレータと連動または独立して動作可能 時計カウンタ • カウントクロック:時計プリスケーラの 8 種類のクロックソースから選択可能 • カウンタ値は 0 から 63 まで設定可能 ( クロックソースを 1 秒に , カウンタ値を 60 に設定した場合 , 1 分間カウント可能 ) 時計 プリスケーラ 8 種類のインターバル時間から選択可能 コンパレータ フラッシュ メモリ 2 チャネル 各チャネルの基準電圧は BGR 電圧とコンパレータ端子から選択できます。 • 自動プログラミング (Embedded Algorithm) および書込み / 消去 / 消去一時停止 / 消去再開コマンドを サポート • アルゴリズム完了を示すフラグ • フラッシュ内容を保護するフラッシュセキュリティ機能 書込み / 消去回数 データ保持時間 1000 10000 100000 20 年間 10 年間 5 年間 スタンバイ モード スタンバイモードは下記の 4 つあります。 • ストップモード • スリープモード • 時計モード • タイムベースタイマモード 各スタンバイモードにおいて , さらにノーマルスタンバイモードとディープスタンバイモードが選択 できます。 パッケージ FPT-64P-M38 FPT-64P-M39 4 DS702-00015-2v0-J MB95810K シリーズ ■ パッケージと品種対応 品種 MB95F814K MB95F816K MB95F818K FPT-64P-M38 ○ ○ ○ FPT-64P-M39 ○ ○ ○ パッケージ ○:使用可能 DS702-00015-2v0-J 5 MB95810K シリーズ ■ 品種間の相違点と品種選択時の注意事項 • 消費電流 オンチップデバッグ機能を使用する場合は , フラッシュメモリのプログラム / 消去の消費電流を考慮してください。 消費電流の詳細は ,「■ 電気的特性」を参照してください。 • パッケージ 各パッケージの詳細は ,「■ パッケージと品種対応」および「■ パッケージ・外形寸法図」を参照してください。 • 動作電圧 動作電圧は , オンチップデバッグ機能を使用するか使用しないかによって異なります。 動作電圧の詳細は ,「■ 電気的特性」を参照してください。 • オンチップデバッグ機能 オンチップデバッグ機能を使用する場合は , VCC, VSS, および 1 本のシリアルケーブルを評価ツールに接続する必要が あります。接続方法については 「New , 8FX MB95810K シリーズハードウェアマニュアル」の「第 25 章 シリアル書込み 接続例」を参照してください。 6 DS702-00015-2v0-J MB95810K シリーズ P65/SCK P66/SOT P67/SIN P43/AN11 P42/AN10 P41/AN09 P40/AN08 P37/AN07 P36/AN06 P35/AN05/CMP1_O P34/AN04/CMP1_P P33/AN03/CMP1_N P32/AN02/CMP0_O P31/AN01/CMP0_P P30/AN00/CMP0_N AVss ■ 端子配列図 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVcc 1 48 P64/EC1 AVR 2 47 P63/TO11 PE3/INT13 3 46 P62/TO10 PE2/INT12 4 45 P61/PPG11 PE1/INT11 5 44 P60/PPG10 43 P53/TRG1 42 P52/PPG1 PE0/INT10 6 P83/TRG0*/ADTG* 7 P82 8 P81 9 P80 10 P71/TI0 11 P70/TO0 P72 PF0/X0 PF1/X1 Vss (TOP VIEW) LQFP64 41 P51/SDA0 40 P50/SCL0 39 P24/EC0 38 P23/TO01 12 37 P22/TO00 13 36 P21/PPG01 14 35 P20/PPG00 15 34 P14/PPG0 16 33 P13/UCK0/TRG0*/ADTG* (FPT-64P-M38) (FPT-64P-M39) P12/DBG P10/UI0 P11/UO0 P07/INT07 P06/INT06 P05/INT05 P04/INT04 P02/INT02 P03/INT03 P01/INT01 P00/INT00 PF2/RST PG1/X0A C PG2/X1A Vcc 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 *: SYSC レジスタによって TRG0 と ADTG は P13 または P83 にマッピングできます。 DS702-00015-2v0-J 7 MB95810K シリーズ ■ 端子機能説明 端子番号 端子名 入出力 回路形式 *1 機能 入出力形式 入力 出力 OD*2 PU*3 1 AVCC — 8/10 ビット A/D コンバータのアナログ電源端子 — — — — 2 AVR — 8/10 ビット A/D コンバータの基準入力端子 — — — — ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ 3 4 5 6 PE3 F INT13 PE2 F INT12 PE1 F INT11 PE0 F INT10 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート P83 7 汎用入出力ポート TRG0*4 F 16 ビット PPG タイマ ch. 0 トリガ入力端子 8/10 ビット A/D コンバータトリガ入力端子 4 ADTG* 8 P82 F 汎用入出力ポート ヒステリシス CMOS — ○ 9 P81 F 汎用入出力ポート ヒステリシス CMOS — ○ 10 P80 F 汎用入出力ポート ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — — ヒステリシス CMOS — — 11 12 13 14 15 P71 TI0 P70 TO0 P72 PF0 X0 PF1 X1 F F F B B 汎用入出力ポート 16 ビットリロードタイマ ch. 0 入力端子 汎用入出力ポート 16 ビットリロードタイマ ch. 0 出力端子 汎用入出力ポート 汎用入出力ポート メインクロック用入力発振端子 汎用入出力ポート メインクロック用入出力発振端子 16 VSS — 電源端子 (GND) — — — — 17 VCC — 電源端子 — — — — 18 C — バイパスコンデンサ接続端子 — — — — ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS ○ — ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ 19 20 21 22 23 24 PG2 X1A PG1 X0A PF2 RST P00 INT00 P01 INT01 P02 INT02 C C A D D D 汎用入出力ポート サブクロック用入出力発振端子 汎用入出力ポート サブクロック用入力発振端子 汎用入出力ポート リセット端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 (続く) 8 DS702-00015-2v0-J MB95810K シリーズ 端子番号 端子名 25 26 27 28 29 30 31 32 入出力 回路形式 *1 P03 INT03 P04 INT04 P05 INT05 P06 INT06 P07 INT07 P10 UO0 P11 UI0 P12 DBG D D D D D I F G 33 TRG0*4 F 35 36 37 38 39 40 41 42 43 44 P14 PPG0 P20 PPG00 P21 PPG01 P22 TO00 P23 TO01 P24 EC0 P50 SCL P51 SDA P52 PPG1 P53 TRG1 P60 PPG10 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート 外部割込み入力端子 汎用入出力ポート UART/SIO ch. 0 データ出力端子 汎用入出力ポート UART/SIO ch. 0 データ入力端子 汎用入出力ポート DBG 入力端子 入力 出力 OD*2 PU*3 ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS ○ — ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ CMOS UART/SIO ch. 0 クロック入出力端子 16 ビット PPG タイマ ch. 0 トリガ入力端子 8/10 ビット A/D コンバータトリガ入力端子 ADTG*4 34 汎用入出力ポート 入出力形式 汎用入出力ポート P13 UCK0 機能 F F F F F F H H F F F 汎用入出力ポート 16 ビット PPG タイマ ch. 0 出力端子 汎用入出力ポート 8/16 ビット PPG ch. 0 出力端子 汎用入出力ポート 8/16 ビット PPG ch. 0 出力端子 汎用入出力ポート 8/16 ビット複合タイマ ch. 0 出力端子 汎用入出力ポート 8/16 ビット複合タイマ ch. 0 出力端子 汎用入出力ポート 8/16 ビット複合タイマ ch. 0 クロック入力端子 汎用入出力ポート I2C バスインタフェース ch. 0 クロック入出力端子 汎用入出力ポート I2C バスインタフェース ch. 0 データ入出力端子 汎用入出力ポート 16 ビット PPG タイマ ch. 1 出力端子 汎用入出力ポート 16 ビット PPG タイマ ch. 1 トリガ入力端子 汎用入出力ポート 8/16 ビット PPG ch. 1 出力端子 CMOS CMOS ○ — CMOS CMOS ○ — ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ (続く) DS702-00015-2v0-J 9 MB95810K シリーズ 端子番号 端子名 45 46 47 48 49 50 51 52 53 54 55 56 57 P61 PPG11 P62 TO10 P63 TO11 P64 EC1 P65 SCK P66 SOT P67 SIN P43 AN11 P42 AN10 P41 AN09 P40 AN08 P37 AN07 P36 AN06 入出力 回路形式 *1 F F F F F F I E E E E E E AN05 E E E E CMP0_P 汎用入出力ポート LIN-UART クロック入出力端子 汎用入出力ポート LIN-UART データ出力端子 汎用入出力ポート LIN-UART データ入力端子 汎用入出力ポート 8/10 ビット A/D コンバータアナログ入力端子 汎用入出力ポート 8/10 ビット A/D コンバータアナログ入力端子 汎用入出力ポート 8/10 ビット A/D コンバータアナログ入力端子 汎用入出力ポート 8/10 ビット A/D コンバータアナログ入力端子 汎用入出力ポート 8/10 ビット A/D コンバータアナログ入力端子 汎用入出力ポート 8/10 ビット A/D コンバータアナログ入力端子 ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ CMOS — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ — ○ CMOS 8/10 ビット A/D コンバータアナログ入力端子 8/10 ビット A/D コンバータアナログ入力端子 8/10 ビット A/D コンバータアナログ入力端子 8/10 ビット A/D コンバータアナログ入力端子 汎用入出力ポート P31 62 8/16 ビット複合タイマ ch. 1 クロック入力端子 ○ コンパレータ ch. 0 デジタル出力端子 CMP0_O AN01 汎用入出力ポート — 汎用入出力ポート P32 AN02 8/16 ビット複合タイマ ch. 1 出力端子 コンパレータ ch. 1 反転アナログ入力 ( 負入力 ) 端 子 CMP1_N 61 汎用入出力ポート ヒステリシス CMOS 汎用入出力ポート P33 60 8/16 ビット複合タイマ ch. 1 出力端子 コンパレータ ch. 1 非反転アナログ入力 ( 正入力 ) 端子 CMP1_P AN03 汎用入出力ポート 出力 OD*2 PU*3 汎用入出力ポート P34 59 8/16 ビット PPG ch. 1 出力端子 入力 コンパレータ ch. 1 デジタル出力端子 CMP1_O AN04 汎用入出力ポート 入出力形式 汎用入出力ポート P35 58 機能 E 8/10 ビット A/D コンバータアナログ入力端子 ヒステリシス / CMOS アナログ コンパレータ ch. 0 非反転アナログ入力 ( 正入力 ) 端子 (続く) 10 DS702-00015-2v0-J MB95810K シリーズ (続き) 端子番号 端子名 入出力 回路形式 *1 63 E CMP0_N 64 AVSS 入出力形式 入力 出力 OD*2 PU*3 汎用入出力ポート P30 AN00 機能 — 8/10 ビット A/D コンバータアナログ入力端子 ヒステリシス / CMOS アナログ コンパレータ ch. 0 反転アナログ入力 ( 負入力 ) 端 子 8/10 ビット A/D コンバータの電源端子 (GND) — — — ○ — — ○ : 使用可能 *1: 入出力回路形式については「■ 入出力回路形式」を参照してください。 *2: N-ch オープンドレイン *3: プルアップ *4: SYSC レジスタによって TRG0 と ADTG は P13 または P83 にマッピングできます。 DS702-00015-2v0-J 11 MB95810K シリーズ ■ 入出力回路形式 分類 回路 A 備考 リセット入力 / ヒステリシス入力 リセット出力 / デジタル出力 • N-ch オープンドレイン出力 • ヒステリシス入力 • リセット出力 N-ch B P-ch ポート選択 デジタル出力 N-ch デジタル出力 スタンバイ制御 • 発振回路 • 高速側 帰還抵抗:約 1 MΩ • CMOS 出力 • ヒステリシス入力 ヒステリシス入力 クロック入力 X1 X0 スタンバイ制御 / ポート選択 P-ch ポート選択 デジタル出力 N-ch デジタル出力 スタンバイ制御 ヒステリシス入力 C ポート選択 R プルアップ制御 • 発振回路 • 低速側 帰還抵抗:約 5 MΩ P-ch P-ch デジタル出力 N-ch デジタル出力 • CMOS 出力 • ヒステリシス入力 • プルアップ制御あり スタンバイ制御 ヒステリシス入力 クロック入力 X1A X0A スタンバイ制御 / ポート選択 ポート選択 R プルアップ制御 デジタル出力 P-ch デジタル出力 N-ch デジタル出力 スタンバイ制御 ヒステリシス入力 (続く) 12 DS702-00015-2v0-J MB95810K シリーズ (続き) 分類 回路 備考 D プルアップ制御 R P-ch デジタル出力 P-ch • • • • CMOS 出力 ヒステリシス入力 プルアップ制御あり 大電流出力 • • • • CMOS 出力 ヒステリシス入力 プルアップ制御あり アナログ入力 デジタル出力 N-ch スタンバイ制御 ヒステリシス入力 E プルアップ制御 R P-ch デジタル出力 P-ch デジタル出力 N-ch アナログ入力 A/D 制御 スタンバイ制御 ヒステリシス入力 F プルアップ制御 R P-ch • CMOS 出力 • ヒステリシス入力 • プルアップ制御あり デジタル出力 P-ch デジタル出力 N-ch スタンバイ制御 ヒステリシス入力 G スタンバイ制御 ヒステリシス入力 • N-ch オープンドレイン出力 • ヒステリシス入力 デジタル出力 N-ch H デジタル出力 • N-ch オープンドレイン出力 • CMOS 入力 N-ch スタンバイ制御 CMOS 入力 I プルアップ制御 R P-ch P-ch • CMOS 出力 • CMOS 入力 • プルアップ制御あり デジタル出力 デジタル出力 N-ch スタンバイ制御 CMOS 入力 DS702-00015-2v0-J 13 MB95810K シリーズ ■ 取扱上のご注意 半導体デバイスは , ある確率で故障します。また , 半導体デバイスの故障は , 使用される条件 ( 回路条件 , 環境条件など ) によっても大きく左右されます。 以下に , 半導体デバイスをより信頼性の高い状態で使用していただくために , 注意・配慮しなければならない事項につい て説明します。 1. 設計上の注意事項 ここでは , 半導体デバイスを使用して電子機器の設計を行う際に注意すべき事項について述べます。 ・絶対最大定格の遵守 半導体デバイスは , 過剰なストレス ( 電圧 , 電流 , 温度など ) が加わると破壊する可能性があります。この限界値を定め たものが絶対最大定格です。従って , 定格を一項目でも超えることのないようご注意ください。 ・推奨動作条件の遵守 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , 全てこの条件の範囲内で保 証されます。常に推奨動作条件下で使用してください。この条件を越えて使用すると , 信頼性に悪影響を及ぼすことがあり ます。 本資料に記載されていない項目 , 使用条件 , 論理組み合わせでの使用は , 保証していません。記載されている以外の条件 での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。 ・端子の処理と保護 半導体デバイスには , 電源および各種入出力端子があります。これらに対して以下の注意が必要です。 (1) 過電圧・過電流の防止 各端子に最大定格を超える電圧・電流が印加されると , デバイスの内部に劣化が生じ , 著しい場合には破壊に至りま す。機器の設計の際には , このような過電圧・過電流の発生を防止してください。 (2) 出力端子の保護 出力端子を電源端子または他の出力端子とショートしたり , 大きな容量負荷を接続すると大電流が流れる場合があ ります。この状態が長時間続くとデバイスが劣化しますので , このような接続はしないようにしてください。 (3) 未使用入力端子の処理 インピーダンスの非常に高い入力端子は , オープン状態で使用すると動作が不安定になる場合があります。 適切な 抵抗を介して電源端子やグランド端子に接続してください。 ・ラッチアップ 半導体デバイスは , 基板上に P 型と N 型の領域を形成することにより構成されます。外部から異常な電圧が加えられた 場合 , 内部の寄生 PNPN 接合 ( サイリスタ構造 ) が導通して , 数百 mA を越える大電流が電源端子に流れ続けることがあ ります。これをラッチアップと呼びます。この現象が起きるとデバイスの信頼性を損ねるだけでなく , 破壊に至り発熱・発 煙・発火の恐れもあります。これを防止するために , 以下の点にご注意ください。 (1) 最大定格以上の電圧が端子に加わることが無いようにしてください。異常なノイズ , サージ等にも注意してくださ い。 (2) 電源投入シーケンスを考慮し , 異常な電流が流れないようにしてください。 ・安全等の規制と規格の遵守 世界各国では , 安全や , 電磁妨害等の各種規制と規格が設けられています。お客様が機器を設計するに際しては , これら の規制と規格に適合するようお願いします。 ・フェイル・セーフ設計 半導体デバイスは , ある確率で故障が発生します。半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的 な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止設計 , 誤動作防止設計などの安全設計 をお願いします。 管理番号 : DS00-00004-2 14 DS702-00015-2v0-J MB95810K シリーズ ・用途に関する注意 本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意 図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影 響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 ( 原子力施設における核反応制御 , 航空機自動飛行制御 , 航 空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵器システムにおけるミサイル発射制御 をいう ), ならびに極めて高い信頼性が要求される用途 ( 海底中継器 , 宇宙衛星をいう ) に使用されるよう設計・製造された ものではありません。当社は, これらの用途に当該製品が使用されたことにより発生した損害などについては, 責任を負い かねますのでご了承ください。 2. パッケージ実装上の注意事項 パッケージには , リード挿入形と表面実装形があります。いずれの場合も , はんだ付け時の耐熱性に関する品質保証は , 当社の推奨する条件での実装に対してのみ適用されます。実装条件の詳細については営業部門までお問い合わせくださ い。 ・リード挿入形 リード挿入形パッケージのプリント板への実装方法は , プリント板へ直接はんだ付けする方法とソケットを使用してプ リント板に実装する方法とがあります。 プリント板へ直接はんだ付けする場合は , プリント板のスルーホールにリード挿入後 , 噴流はんだによるフローはんだ 方法 ( ウェーブソルダリング法 ) が一般的に使用されます。この場合 , はんだ付け実装時には , 通常最大定格の保存温度を 上回る熱ストレスがリード部分に加わります。当社の実装推奨条件で実装してください。 ソケット実装方法でご使用になる場合 , ソケットの接点の表面処理と IC のリードの表面処理が異なるとき , 長時間経過 後 , 接触不良を起こすことがあります。このため , ソケットの接点の表面処理と IC のリードの表面処理の状態を確認して から実装することをお勧めします。 ・表面実装形 表面実装形パッケージは , リード挿入形と比較して , リードが細く薄いため , リードが変形し易い性質をもっています。 また , パッケージの多ピン化に伴い , リードピッチも狭く , リード変形によるオープン不良や , はんだブリッジによる ショート不良が発生しやすいため , 適切な実装技術が必要となります。 当社ははんだリフロー方法を推奨し , 製品ごとに実装条件のランク分類を実施しています。当社推奨のランク分類に 従って実装してください。 ・鉛フリーパッケージ BGA パッケージの Sn-Ag-Cu 系ボール品を Sn-Pb 共晶はんだにて実装した場合 , 使用状況により接合強度が低下するこ とがありますのでご注意願います。 ・半導体デバイスの保管について プラスチックパッケージは樹脂でできているため , 自然の環境に放置することにより吸湿します。吸湿したパッケージ に実装時の熱が加わった場合 , 界面剥離発生による耐湿性の低下やパッケージクラックが発生することがあります。以下 の点にご注意ください。 (1) 急激な温度変化のある所では製品に水分の結露が起こります。このような環境を避けて , 温度変化の少ない場所に 保管してください。 (2) 製品の保管場所はドライボックスの使用を推奨します。相対湿度 70 %RH 以下 , 温度 5°C ~ 30 °C で保管をお願いし ます。 ドライパッケージを開封した場合には湿度 40% ~ 70%RH を推奨いたします。 (3) 当社では必要に応じて半導体デバイスの梱包材として防湿性の高いアルミラミネート袋を用い , 乾燥剤としてシリ カゲルを使用しております。半導体デバイスはアルミラミネート袋に入れて密封して保管してください。 (4) 腐食性ガスの発生する場所や塵埃の多い所は避けてください。 ・ベーキングについて 吸湿したパッケージはベーキング ( 加熱乾燥 ) を実施することにより除湿することが可能です。ベーキングは , 当社の推 奨する条件で実施してください。 条件:125 °C/24 時間 DS702-00015-2v0-J 15 MB95810K シリーズ ・静電気 半導体デバイスは静電気による破壊を起こしやすいため , 以下の点についてご注意ください。 (1) 作業環境の相対湿度は 40 % ~ 70 %RH にしてください。 除電装置 ( イオン発生装置 ) の使用なども必要に応じて検討してください。 (2) 使用するコンベア , 半田槽 , 半田ゴテ , および周辺付帯設備は大地に接地してください。 (3) 人体の帯電防止のため , 指輪または腕輪などから高抵抗 (1 MΩ 程度 ) で大地に接地したり , 導電性の衣服・靴を着用 し , 床に導電マットを敷くなど帯電電荷を最小限に保つようにしてください。 (4) 治具 , 計器類は , 接地または帯電防止化を実施してください。 (5) 組立完了基板の収納時 , 発泡スチロールなどの帯電し易い材料の使用は避けてください。 3. 使用環境に関する注意事項 半導体デバイスの信頼性は , 先に述べました周囲温度とそれ以外の環境条件にも依存します。ご使用にあたっては , 以下 の点にご注意ください。 (1) 湿度環境 高湿度環境下での長期の使用は , デバイス自身だけでなくプリント基板等にもリーク性の不具合が発生する場合が あります。高湿度が想定される場合は , 防湿処理を施す等の配慮をお願いします。 (2) 静電気放電 半導体デバイスの直近に高電圧に帯電したものが存在すると , 放電が発生し誤動作の原因となることがあります。 このような場合 , 帯電の防止または放電の防止の処置をお願いします。 (3) 腐食性ガス , 塵埃 , 油 腐食性ガス雰囲気中や , 塵埃 , 油等がデバイスに付着した状態で使用すると , 化学反応によりデバイスに悪影響を及 ぼす場合があります。このような環境下でご使用の場合は , 防止策についてご検討ください。 (4) 放射線・宇宙線 一般のデバイスは , 設計上 , 放射線 , 宇宙線にさらされる環境を想定しておりません。したがって , これらを遮蔽し てご使用ください。 (5) 発煙・発火 発火物の近くでは , ご使用にならないでください。発煙・発火 樹脂モールド型のデバイスは , 不燃性ではありません。 しますと , その際に毒性を持ったガスが発生する恐れがあります。 その他 , 特殊な環境下でのご使用をお考えの場合は , 営業部門にご相談ください。 最新の取扱上のご注意については , 下記の URL にてご確認ください。 http://edevice.fujitsu.com/jp/handling-j.pdf 16 DS702-00015-2v0-J MB95810K シリーズ ■ デバイス使用上の注意 • ラッチアップの防止 使用に際して , 印加する電圧が最大定格電圧を超えないようにしてください。 CMOS IC では , 中耐圧端子でも高耐圧端子でもない入出力端子に VCC より高い電圧や VSS より低い電圧が印加された 場合 , または「■ 電気的特性」の「1. 絶対最大定格」に示す電源電圧の定格範囲外の電圧が VCC 端子または VSS 端子に印 加された場合 , ラッチアップ現象が発生することがあります。 ラッチアップ現象が発生すると電源電流が激増し , 素子が熱破壊する恐れがあります。 • 供給電圧の安定化 供給電圧は , 安定させてください。 電源電圧が急激に変動すると , たとえ変動が VCC 電源電圧の動作保証範囲内であっても , 誤動作を生じることがあり ます。 電圧安定化の基準として , 商用周波数 (50 Hz / 60 Hz) での VCC リプル変動 (P-P 値 ) は , 標準 VCC 値の 10% 以下に , ま た電源の切換え時などの瞬時変化においては , 過渡変動率が 0.1 V/ms 以下になるよう電圧変動を抑えてください。 • 外部クロック使用時の注意 外部クロック使用時において , パワーオンリセット , サブクロックモードまたはストップモード解除時には , 発振安定 待ち時間が発生します。 ■ 端子接続について • 未使用端子の処理 入力に用いる未使用端子を開放のままにしておくと , 誤動作およびラッチアップ現象による永久破壊の原因になるこ とがあります。使用していない入力端子は 2 kΩ 以上の抵抗を介してプルアップまたはプルダウンの処理をしてくださ い。使用していない入出力端子は,出力状態に設定して開放とするか,入力状態に設定して入力端子と同じ処理をして ください。使用していない出力端子は,開放としてください。 • 電源端子 不要輻射の低減, グランドレベルの上昇によるストローブ信号の誤動作の防止, 総出力電流規格を遵守などのために, 必ず VCC 端子と VSS 端子をデバイスの外部で電源とグランドに接続してください。また,電流供給源と VCC 端子および VSS 端子は低インピーダンスで接続してください。 本デバイスに近い位置で,VCC 端子と VSS 端子の間に 0.1 µF 程度のセラミックコンデンサをバイパスコンデンサとし て接続することをお勧めいたします。 • DBG 端子 DBG 端子を 2 kΩ 以上の外部のプルアップ抵抗に接続してください。 パワーオン後 , リセット出力が解除されるまでの間 , DBG 端子が “L” レベルのままにならないようにしてください。 DBG 端子はデバッグモード時に通信端子となります。実際のプルアップ抵抗値は , 使用するツールや配線長に依存す るため , ツールのドキュメントに従ってプルアップ抵抗を選択してください。 • RST 端子 RST 端子を 2 kΩ 以上の外部のプルアップ抵抗に接続してください。 ノイズによってデバイスが意図せずにリセットモードに入るのを防止するため, プリント基板のレイアウトを設計す るときは , RST 端子とプルアップ抵抗間の配線距離 , および VCC 端子とプルアップ抵抗間の配線距離を最小限にして ください。 パワーオン後 , PF2/RST 端子はリセット入出力端子として機能します。また , リセット出力は SYSC レジスタの RSTOE ビットによって許可でき , リセット入力機能または汎用入出力機能は SYSC レジスタの RSTEN ビットによって選択で きます。 • アナログ電源 AVCC 端子は常に VCC 端子と同電位で使用してください。VCC > AVCC の場合には , AN00 ~ AN11 を通して電流が流れ る場合があります。 • 8/10 ビット A/D コンバータの電源端子処理 8/10 ビット A/D コンバータを使用しない場合でも , AVCC = VCC, AVSS = VSS となるように接続してください。 AVCC 端子にノイズが乗っていると , 精度を低下させる原因となる可能性があります。そこで , 0.1 µF 程度のセラミック コンデンサをバイパスコンデンサとして , 本デバイス周辺の AVCC 端子と AVSS 端子間に接続してください。 DS702-00015-2v0-J 17 MB95810K シリーズ • C 端子 セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。VCC 端子のバイパスコンデンサ は CS 以上の容量値のコンデンサを使用してください。バイパスコンデンサ CS への接続は下図を参照してください。ノ イズによってデバイスが意図せずに不明なモードに入るのを防止するため, プリント基板のレイアウトを設計すると きは , C 端子から CS への距離および CS から VSS 端子への距離を最小限にしてください。 • DBG / RST / C 端子接続図 DBG C RST Cs • シリアル通信に関する注意事項 シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があります。そのため , ノイズを抑える ボードの設計をしてください。 また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , データの最終部にチェックサムなどを 付加してエラー検出を行ってください。エラーが検出された場合には , 再送を行うなどの処理をしてください。 18 DS702-00015-2v0-J MB95810K シリーズ ■ ブロックダイヤグラム F2MC-8FX CPU PF2*1/RST*2 セキュリティ付き デュアルオペレーション フラッシュ (60/36/20 Kバイト) LVD付きリセット PF0/X0*2 PF1/X1*2 PG1/X0A*2 発振器回路 CR発振器 RAM (2048/1024/512バイト) PG2/X1A*2 割込みコントローラ クロック制御 16ビットPPGタイマch. 1 時計プリスケーラ C 時計カウンタ オンチップデバッグ P62/TO10 8/16ビット複合タイマch. 1 外部割込みch. 0~ch. 7 UART/SIO ch. 0 P65/SCK LIN-UART P13/UCK0 (P13/TRG0またはP83/TRG0) P14/PPG0 P63/TO11 P64/EC1 内部バス P10/UI0 P11/UO0 P23/TO01 P24/EC0 ワイルドレジスタ P00*3/INT00~P07*3/INT07 P53/TRG1 P22/TO00 8/16ビット複合タイマch. 0 P12*1/DBG P52/PPG1 P66/SOT P67/SIN 16ビットPPGタイマch. 0 P20/PPG00 8/16ビットPPG ch. 0 P21/PPG01 16ビットリロードタイマch. 0 P70/TO0 P71/TI0 (P30/CMP0_N) コンパレータch. 0 (P31/CMP0_P) (P32/CMP0_O) P60/PPG10 8/16ビットPPG ch. 1 P61/PPG11 (P33/CMP1_N) コンパレータch. 1 (P13/ADTGまたはP83/ADTG) (P30/AN00~P37/AN07) P40/AN08~P43/AN11 (P34/CMP1_P) (P35/CMP1_O) 8/10ビットA/Dコンバータ 外部割込みch. 8~ch. 11 PE0/INT10~PE3/INT13 AVR P80~P82 P50*1/SCL P51*1/SDA I2Cバスインタフェース ch. 0 ポート ポート Vcc Vss AVcc AVss *1: P12, P50, P51とPF2はN-chオープンドレイン端子です。 *2: ソフトウェアオプション *3: P00~P07は大電流用端子です。 (注意事項) DS702-00015-2v0-J ( )内の端子は, ほかの周辺機能との兼用端子を意味しています。 19 MB95810K シリーズ ■ CPU コア • メモリ空間 MB95810K シリーズのメモリ空間は 64 K バイト で , I/O 領域 , 拡張 I/O 領域 , データ領域とプログラム領域によって構 成されます。 メモリ空間の中には汎用レジスタ , ベクタテーブルなど特定の用途に使用される領域があります。 MB95810K シリーズのメモリマップを以下に示します。 • メモリマップ MB95F814K 0x0000 0x0080 0x0090 0x0100 0x0200 0x0290 I/O領域 アクセス禁止 RAM 512バイト レジスタ MB95F816K 0x0000 0x0080 0x0090 0x0100 0x0200 I/O領域 アクセス禁止 RAM 1 Kバイト レジスタ MB95F818K 0x0000 0x0080 0x0090 0x0100 0x0200 I/O領域 アクセス禁止 RAM 2 Kバイト レジスタ 0x0490 アクセス禁止 アクセス禁止 0x0890 アクセス禁止 0x0F80 拡張I/O領域 0x0F80 拡張I/O領域 0x1000 0x1000 0x0F80 拡張I/O領域 0x1000 フラッシュメモリ 4 Kバイト フラッシュメモリ 4 Kバイト 0x2000 0x2000 アクセス禁止 アクセス禁止 0x8000 フラッシュメモリ 60 Kバイト フラッシュメモリ 32 Kバイト 0xC000 フラッシュメモリ 16 Kバイト 0xFFFF 20 0xFFFF 0xFFFF DS702-00015-2v0-J MB95810K シリーズ ■ メモリ空間 MB95810K シリーズのメモリ空間は 64K バイトで , I/O 領域 , 拡張 I/O 領域 , データ領域 , プログラム領域によって構成 されています。メモリ空間には , 汎用レジスタやベクタテーブルなど , 特定の用途に使用される領域があります。 • I/O 領域 ( アドレス : 0x0000 ~ 0x007F) • この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタが配置されています。 • I/O 領域はメモリ空間の一部に割り当てられているため , メモリにアクセスする場合と同様にアクセスできます。ま た , ダイレクトアドレッシング命令を用いることで , より高速にアクセスできます。 • 拡張 I/O 領域 ( アドレス : 0x0F80 ~ 0x0FFF) • この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置されています。 • 拡張 I/O 領域はメモリ空間の一部に割り当てられているメモリにアクセスする場合と同様にアクセスできます。 • データ領域 • 内部データ領域としてスタティック RAM がデータ領域内に内蔵されています。 • 内部 RAM 容量は , 品種によって異なります。 • 0x0090 ~ 0x00FF は , ダイレクトアドレッシング命令を用いることで , 高速にアクセスできます。 • MB95F818K のアドレス 0x0090 ~ 0x047F は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポインタ の設定により , ダイレクトアドレッシング命令による高速アクセスが可能となります。 • MB95F816K のアドレス 0x0090 ~ 0x047F は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポインタ の設定により , ダイレクトアドレッシング命令による高速アクセスが可能となります。 • MB95F814K のアドレス 0x0090 ~ 0x028F は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポインタ の設定により , ダイレクトアドレッシング命令による高速アクセスが可能となります。 • MB95F814K/F816K/F818K のアドレス 0x0100 ~ 0x01FF は , 汎用レジスタ領域として使用できます。 • プログラム領域 • 内部プログラム領域としてフラッシュメモリが内蔵されています。 • フラッシュメモリ容量は , 品種によって異なります。 • 0xFFC0 ~ 0xFFFF は , ベクタテーブルとして使用します。 • 0xFFBB ~ 0xFFBF は , 不揮発性レジスタのデータ保存に使用します。 DS702-00015-2v0-J 21 MB95810K シリーズ • メモリ空間マップ 0x0000 0x0080 0x0090 0x0100 I/O領域 ダイレクトアドレッシング領域 アクセス禁止 レジスタ (汎用レジスタ領域) 拡張ダイレクトアドレッシング領域 0x0200 0x047F データ領域 0x088F 0x0890 アクセス禁止 0x0F80 0x0FFF 0x1000 拡張I/O領域 プログラム領域 0xFFC0 0xFFFF 22 ベクタテーブル領域 DS702-00015-2v0-J MB95810K シリーズ ■ 特定用途の領域 特定の用途の領域には , 汎用レジスタ領域とベクタテーブル領域があります。 • 汎用レジスタ領域 ( アドレス : 0x0100 ~ 0x01FF ) • 8 ビットの演算や転送などに使用する補助的レジスタが配置されています。 • RAM 領域の一部に割り当てられており , 通常の RAM としても使用できます。 • 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令で高速にアクセスできます。 • 不揮発性レジスタデータ領域 ( アドレス : 0xFFBB ~ 0xFFBF) • 0xFFBB ~ 0xFFBF までの領域は不揮発性レジスタのデータの保存用として使用します。詳細は , 「New 8FX MB95810K シリーズハードウェアマニュアル」の「第 27 章 不揮発性レジスタ (NVR) の機能」を参照してください。 • ベクタテーブル領域 ( アドレス : 0xFFC0 ~ 0xFFFF) • ベクタコール命令 (CALLV), 割込み , およびリセットのベクタテーブルとして使用します。 • フラッシュメモリ領域の最上部に割り当てられており , それぞれのベクタテーブルのアドレスに対応する処理ルー チンの開始アドレスをデータとして設定します。 「■ 割込み要因のテーブル」は , ベクタコール命令 , 割込み , およびリセットに対応して参照されるベクタテーブルの アドレスを示します。 詳細は「New 8FX MB95810K シリーズハードウェアマニュアル」の「第 4 章 リセット」,「第 5 章 割込み」および「付 録」の「A.2 特殊な命令について ■ 特殊な命令について ● CALLV #vct」を参照してください。 • ダイレクトバンクポインタとアクセス領域 ダイレクトバンクポインタ (DP[2:0]) オペランドで指定された dir アクセス領域 0bXXX( マッピングに影響しません ) 0x0000 ~ 0x007F 0x0000 ~ 0x007F 0b000 ( 初期値 ) 0x0090 ~ 0x00FF 0x0090 ~ 0x00FF 0b001 0x0100 ~ 0x017F 0b010 0x0180 ~ 0x01FF 0b011 0x0200 ~ 0x027F 0b100 0x0080 ~ 0x00FF 0x0280 ~ 0x02FF *1 0b101 0x0300 ~ 0x037F 0b110 0x0380 ~ 0x03FF 0b111 0x0400 ~ 0x047F *2 *1: MB95F814K では , メモリの容量制限により , 使用可能なアクセス領域は “0x028F” までとなります。 *2: MB95F816K/F818K では , メモリの容量制限により , 使用可能なアクセス領域は “0x047F” までとなります。 DS702-00015-2v0-J 23 MB95810K シリーズ ■ I/O マップ アドレス レジスタ略称 レジスタ名称 R/W 初期値 0x0000 PDR0 ポート 0 データレジスタ R/W 0b00000000 0x0001 DDR0 ポート 0 方向レジスタ R/W 0b00000000 0x0002 PDR1 ポート 1 データレジスタ R/W 0b00000000 0x0003 DDR1 ポート 1 方向レジスタ R/W 0b00000000 0x0004 — 0x0005 WATR 0x0006 PLLC 0x0007 0x0008 ( 使用禁止 ) — — 発振安定待ち時間設定レジスタ R/W 0b11111111 PLL 制御レジスタ R/W 0b000X0000 SYCC システムクロック制御レジスタ R/W 0bXXX11011 STBC スタンバイ制御レジスタ R/W 0b00000000 0x0009 RSRR リセット要因レジスタ R/W 0b000XXXXX 0x000A TBTC タイムベースタイマ制御レジスタ R/W 0b00000000 0x000B WPCR 時計プリスケーラ制御レジスタ R/W 0b00000000 0x000C WDTC ウォッチドッグタイマ制御レジスタ R/W 0b00XX0000 0x000D SYCC2 システムクロック制御レジスタ 2 R/W 0bXXXX0011 0x000E PDR2 ポート 2 データレジスタ R/W 0b00000000 0x000F DDR2 ポート 2 方向レジスタ R/W 0b00000000 0x0010 PDR3 ポート 3 データレジスタ R/W 0b00000000 0x0011 DDR3 ポート 3 方向レジスタ R/W 0b00000000 0x0012 PDR4 ポート 4 データレジスタ R/W 0b00000000 0x0013 DDR4 ポート 4 方向レジスタ R/W 0b00000000 0x0014 PDR5 ポート 5 データレジスタ R/W 0b00000000 0x0015 DDR5 ポート 5 方向レジスタ R/W 0b00000000 0x0016 PDR6 ポート 6 データレジスタ R/W 0b00000000 0x0017 DDR6 ポート 6 方向レジスタ R/W 0b00000000 0x0018 PDR7 ポート 7 データレジスタ R/W 0b00000000 0x0019 DDR7 ポート 7 方向レジスタ R/W 0b00000000 0x001A PDR8 ポート 8 データレジスタ R/W 0b00000000 0x001B DDR8 ポート 8 方向レジスタ R/W 0b00000000 0x001C STBC2 スタンバイ制御レジスタ 2 R/W 0b00000000 0x001D ~ 0x0024 — — — 0x0025 PUL8 ポート 8 プルアップレジスタ R/W 0b00000000 0x0026 PDRE ポート E データレジスタ R/W 0b00000000 0x0027 DDRE ポート E 方向レジスタ R/W 0b00000000 0x0028 PDRF ポート F データレジスタ R/W 0b00000000 0x0029 DDRF ポート F 方向レジスタ R/W 0b00000000 0x002A PDRG ポート G データレジスタ R/W 0b00000000 0x002B DDRG ポート G 方向レジスタ R/W 0b00000000 0x002C PUL0 ポート 0 プルアップレジスタ R/W 0b00000000 0x002D PUL1 ポート 1 プルアップレジスタ R/W 0b00000000 0x002E PUL2 ポート 2 プルアップレジスタ R/W 0b00000000 0x002F PUL3 ポート 3 プルアップレジスタ R/W 0b00000000 0x0030 PUL4 ポート 4 プルアップレジスタ R/W 0b00000000 ( 使用禁止 ) (続く) 24 DS702-00015-2v0-J MB95810K シリーズ アドレス レジスタ略称 レジスタ名称 R/W 初期値 0x0031 PUL5 ポート 5 プルアップレジスタ R/W 0b00000000 0x0032 PUL7 ポート 7 プルアップレジスタ R/W 0b00000000 0x0033 PUL6 ポート 6 プルアップレジスタ R/W 0b00000000 0x0034 PULE ポート E プルアップレジスタ R/W 0b00000000 0x0035 PULG ポート G プルアップレジスタ R/W 0b00000000 0x0036 T01CR1 8/16 ビット複合タイマ 01 ステータス制御レジスタ 1 R/W 0b00000000 0x0037 T00CR1 8/16 ビット複合タイマ 00 ステータス制御レジスタ 1 R/W 0b00000000 0x0038 T11CR1 8/16 ビット複合タイマ 11 ステータス制御レジスタ 1 R/W 0b00000000 0x0039 T10CR1 8/16 ビット複合タイマ 10 ステータス制御レジスタ 1 R/W 0b00000000 0x003A PC01 8/16 ビット PPG タイマ 01 制御レジスタ R/W 0b00000000 0x003B PC00 8/16 ビット PPG タイマ 00 制御レジスタ R/W 0b00000000 0x003C PC11 8/16 ビット PPG タイマ 11 制御レジスタ R/W 0b00000000 0x003D PC10 8/16 ビット PPG タイマ 10 制御レジスタ R/W 0b00000000 0x003E TMCSRH0 16 ビットリロードタイマ制御ステータスレジスタ ( 上位 ) ch. 0 R/W 0b00000000 0x003F TMCSRL0 16 ビットリロードタイマ制御ステータスレジスタ ( 下位 ) ch. 0 R/W 0b00000000 0x0040, 0x0041 — — — 0x0042 PCNTH0 16 ビット PPG ステータス制御レジスタ ( 上位 ) ch. 0 R/W 0b00000000 0x0043 PCNTL0 16 ビット PPG ステータス制御レジスタ ( 下位 ) ch. 0 R/W 0b00000000 0x0044 PCNTH1 16 ビット PPG ステータス制御レジスタ ( 上位 ) ch. 1 R/W 0b00000000 16 ビット PPG ステータス制御レジスタ ( 下位 ) ch. 1 R/W 0b00000000 — — R/W 0b00000000 ( 使用禁止 ) 0x0045 PCNTL1 0x0046, 0x0047 — 0x0048 EIC00 外部割込み回路制御レジスタ ch. 0/ch. 1 ( 使用禁止 ) 0x0049 EIC10 外部割込み回路制御レジスタ ch. 2/ch. 3 R/W 0b00000000 0x004A EIC20 外部割込み回路制御レジスタ ch. 4/ch. 5 R/W 0b00000000 0x004B EIC30 外部割込み回路制御レジスタ ch. 6/ch. 7 R/W 0b00000000 0x004C EIC01 外部割込み回路制御レジスタ ch. 10/ch. 11 R/W 0b00000000 0x004D EIC11 外部割込み回路制御レジスタ ch. 12/ch. 13 R/W 0b00000000 0x004E LVDR LVD リセット電圧選択 ID レジスタ R/W 0b00000000 0x004F LVDCC LVD リセット回路制御レジスタ R/W 0b00000001 0x0050 SCR LIN-UART シリアル制御レジスタ R/W 0b00000000 0x0051 SMR LIN-UART シリアルモードレジスタ R/W 0b00000000 0x0052 SSR LIN-UART シリアルステータスレジスタ R/W 0b00001000 RDR LIN-UART 受信データレジスタ TDR LIN-UART 送信データレジスタ R/W 0b00000000 0x0053 0x0054 ESCR LIN-UART 拡張ステータス制御レジスタ R/W 0b00000100 0x0055 ECCR LIN-UART 拡張通信制御レジスタ R/W 0b000000XX 0x0056 SMC10 UART/SIO シリアルモード制御レジスタ 1 ch. 0 R/W 0b00000000 0x0057 SMC20 UART/SIO シリアルモード制御レジスタ 2 ch. 0 R/W 0b00100000 0x0058 SSR0 UART/SIO シリアルステータスアンドデータレジスタ ch. 0 R/W 0b00000001 0x0059 TDR0 UART/SIO シリアル出力データレジスタ ch. 0 R/W 0b00000000 0x005A RDR0 UART/SIO シリアル入力データレジスタ ch. 0 R 0b00000000 (続く) DS702-00015-2v0-J 25 MB95810K シリーズ アドレス レジスタ略称 レジスタ名称 R/W 初期値 0x005B CMR0 コンパレータ制御レジスタ ch. 0 R/W 0b11000101 0x005C CMR1 コンパレータ制御レジスタ ch. 1 R/W 0b11000101 — — 0x005D ( 使用禁止 ) ~ 0x005F — 0x0060 IBCR00 I2C バス制御レジスタ 0 ch. 0 R/W 0b00000000 0x0061 IBCR10 I2C バス制御レジスタ 1 ch. 0 R/W 0b00000000 0x0062 IBSR0 I C バスステータスレジスタ ch. 0 R/W 0b00000000 0x0063 IDDR0 I C データレジスタ ch. 0 R/W 0b00000000 0x0064 IAAR0 I C アドレスレジスタ ch. 0 R/W 0b00000000 0x0065 ICCR0 I2C クロック制御レジスタ ch. 0 R/W 0b00000000 — — 2 2 2 0x0066 ~ 0x006B — ( 使用禁止 ) 0x006C ADC1 8/10 ビット A/D コンバータ制御レジスタ 1 R/W 0b00000000 0x006D ADC2 8/10 ビット A/D コンバータ制御レジスタ 2 R/W 0b00000000 0x006E ADDH 8/10 ビット A/D コンバータデータレジスタ ( 上位 ) R/W 0b00000000 0x006F ADDL 8/10 ビット A/D コンバータデータレジスタ ( 下位 ) R/W 0b00000000 0x0070 WCSR 時計カウンタ制御レジスタ R/W 0b00000000 0x0071 FSR2 フラッシュメモリステータスレジスタ 2 R/W 0b00000000 0x0072 FSR フラッシュメモリステータスレジスタ R/W 0b000X0000 0x0073 SWRE0 フラッシュメモリセクタ書込み制御レジスタ 0 R/W 0b00000000 0x0074 FSR3 フラッシュメモリステータスレジスタ 3 R 0b000XXXXX 0x0075 FSR4 フラッシュメモリステータスレジスタ 4 R/W 0b00000000 0x0076 WREN ワイルドレジスタアドレス比較許可レジスタ R/W 0b00000000 0x0077 WROR ワイルドレジスタデータテスト設定レジスタ R/W 0b00000000 0x0078 — — — レジスタバンクポインタ (RP) とダイレクトバンクポインタ (DP) のミラー 0x0079 ILR0 割込みレベル設定レジスタ 0 R/W 0b11111111 0x007A ILR1 割込みレベル設定レジスタ 1 R/W 0b11111111 0x007B ILR2 割込みレベル設定レジスタ 2 R/W 0b11111111 0x007C ILR3 割込みレベル設定レジスタ 3 R/W 0b11111111 0x007D ILR4 割込みレベル設定レジスタ 4 R/W 0b11111111 0x007E ILR5 割込みレベル設定レジスタ 5 R/W 0b11111111 0x007F — — — 0x0F80 WRARH0 ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0 R/W 0b00000000 0x0F81 WRARL0 ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0 R/W 0b00000000 0x0F82 WRDR0 ワイルドレジスタデータ設定レジスタ ch. 0 R/W 0b00000000 0x0F83 WRARH1 ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1 R/W 0b00000000 0x0F84 WRARL1 ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1 R/W 0b00000000 0x0F85 WRDR1 ワイルドレジスタデータ設定レジスタ ch. 1 R/W 0b00000000 0x0F86 WRARH2 ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2 R/W 0b00000000 0x0F87 WRARL2 ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2 R/W 0b00000000 0x0F88 WRDR2 ワイルドレジスタデータ設定レジスタ ch. 2 R/W 0b00000000 ( 使用禁止 ) (続く) 26 DS702-00015-2v0-J MB95810K シリーズ アドレス レジスタ略称 レジスタ名称 R/W 初期値 ( 使用禁止 ) — — 0x0F89 ~ 0x0F91 — 0x0F92 T01CR0 8/16 ビット複合タイマ 01 ステータス制御レジスタ 0 R/W 0b00000000 0x0F93 T00CR0 8/16 ビット複合タイマ 00 ステータス制御レジスタ 0 R/W 0b00000000 0x0F94 T01DR 8/16 ビット複合タイマ 01 データレジスタ R/W 0b00000000 0x0F95 T00DR 8/16 ビット複合タイマ 00 データレジスタ R/W 0b00000000 0x0F96 TMCR0 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ R/W 0b00000000 0x0F97 T11CR0 8/16 ビット複合タイマ 11 ステータス制御レジスタ 0 R/W 0b00000000 0x0F98 T10CR0 8/16 ビット複合タイマ 10 ステータス制御レジスタ 0 R/W 0b00000000 0x0F99 T11DR 8/16 ビット複合タイマ 11 データレジスタ R/W 0b00000000 0x0F9A T10DR 8/16 ビット複合タイマ 10 データレジスタ R/W 0b00000000 0x0F9B TMCR1 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ R/W 0b00000000 0x0F9C PPS01 8/16 ビット PPG01 周期設定バッファレジスタ R/W 0b11111111 0x0F9D PPS00 8/16 ビット PPG00 周期設定バッファレジスタ R/W 0b11111111 0x0F9E PDS01 8/16 ビット PPG01 デューティ設定バッファレジスタ R/W 0b11111111 0x0F9F PDS00 8/16 ビット PPG00 デューティ設定バッファレジスタ R/W 0b11111111 0x0FA0 PPS11 8/16 ビット PPG11 周期設定バッファレジスタ R/W 0b11111111 0x0FA1 PPS10 8/16 ビット PPG10 周期設定バッファレジスタ R/W 0b11111111 0x0FA2 PDS11 8/16 ビット PPG11 デューティ設定バッファレジスタ R/W 0b11111111 0x0FA3 PDS10 8/16 ビット PPG10 デューティ設定バッファレジスタ R/W 0b11111111 0x0FA4 PPGS 8/16 ビット PPG 起動レジスタ R/W 0b00000000 0x0FA5 REVC 8/16 ビット PPG 出力反転レジスタ R/W 0b00000000 R/W 0b00000000 R/W 0b00000000 — — R 0b00000000 0x0FA6 0x0FA7 TMRH0 TMRLRH0 TMRL0 TMRLRL0 16 ビットリロードタイマタイマレジスタ ( 上位 ) ch. 0 16 ビットリロードタイマリロードレジスタ ( 上位 ) ch. 0 16 ビットリロードタイマタイマレジスタ ( 下位 ) ch. 0 16 ビットリロードタイマリロードレジスタ ( 下位 ) ch. 0 0x0FA8, 0x0FA9 — 0x0FAA PDCRH0 16 ビット PPG ダウンカウンタレジスタ ( 上位 ) ch. 0 0x0FAB PDCRL0 16 ビット PPG ダウンカウンタレジスタ ( 下位 ) ch. 0 0x0FAC PCSRH0 0x0FAD PCSRL0 0x0FAE ( 使用禁止 ) R 0b00000000 16 ビット PPG 周期設定バッファレジスタ ( 上位 ) ch. 0 R/W 0b11111111 16 ビット PPG 周期設定バッファレジスタ ( 下位 ) ch. 0 R/W 0b11111111 PDUTH0 16 ビット PPG デューティ設定バッファレジスタ ( 上位 ) ch. 0 R/W 0b11111111 0x0FAF PDUTL0 16 ビット PPG デューティ設定バッファレジスタ ( 下位 ) ch. 0 R/W 0b11111111 0x0FB0 PDCRH1 16 ビット PPG ダウンカウンタレジスタ ( 上位 ) ch. 1 R 0b00000000 0x0FB1 PDCRL1 16 ビット PPG ダウンカウンタレジスタ ( 下位 ) ch. 1 R 0b00000000 0x0FB2 PCSRH1 16 ビット PPG 周期設定バッファレジスタ ( 上位 ) ch. 1 R/W 0b11111111 0x0FB3 PCSRL1 16 ビット PPG 周期設定バッファレジスタ ( 下位 ) ch. 1 R/W 0b11111111 0x0FB4 PDUTH1 16 ビット PPG デューティ設定バッファレジスタ ( 上位 ) ch. 1 R/W 0b11111111 0x0FB5 PDUTL1 16 ビット PPG デューティ設定バッファレジスタ ( 下位 ) ch. 1 R/W 0b11111111 — — 0x0FB6 ~ 0x0FBB — ( 使用禁止 ) (続く) DS702-00015-2v0-J 27 MB95810K シリーズ (続き) アドレス レジスタ略称 レジスタ名称 R/W 初期値 0x0FBC BGR1 LIN-UART ボーレートジェネレータレジスタ 1 R/W 0b00000000 0x0FBD BGR0 LIN-UART ボーレートジェネレータレジスタ 0 R/W 0b00000000 0x0FBE PSSR0 UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ スタ ch. 0 R/W 0b00000000 0x0FBF BRSR0 UART/SIO 専用ボーレートジェネレータボーレート設定レジス タ ch. 0 R/W 0b00000000 0x0FC0, 0x0FC1 — — — ( 使用禁止 ) 0x0FC2 AIDRH A/D 入力禁止レジスタ ( 上位 ) R/W 0b00000000 0x0FC3 AIDRL A/D 入力禁止レジスタ ( 下位 ) R/W 0b00000000 0x0FC4 LVDPW LVD リセット回路パスワードレジスタ R/W 0b00000000 — — 0x0FC5 ( 使用禁止 ) ~ 0x0FE2 — 0x0FE3 WCDR 時計カウンタデータレジスタ R/W 0b00111111 0x0FE4 CRTH メイン CR クロックトリミングレジスタ ( 上位 ) R/W 0b000XXXXX メイン CR クロックトリミングレジスタ ( 下位 ) R/W 0b000XXXXX — — メイン CR クロック温度依存補正レジスタ R/W 0b000XXXXX 0x0FE5 CRTL 0x0FE6 — 0x0FE7 CRTDA 0x0FE8 SYSC システム構成レジスタ R/W 0b11000011 R/W 0b00000000 0b00000000 ( 使用禁止 ) 0x0FE9 CMCR クロック監視制御レジスタ 0x0FEA CMDR クロック監視データレジスタ R 0x0FEB WDTH ウォッチドッグタイマ選択 ID レジスタ ( 上位 ) R 0bXXXXXXXX 0x0FEC WDTL ウォッチドッグタイマ選択 ID レジスタ ( 下位 ) R 0bXXXXXXXX 0x0FED, 0x0FEE — — — 0x0FEF WICR R/W 0b01000000 — — ( 使用禁止 ) 割込み端子選択回路制御レジスタ 0x0FF0 ~ 0x0FFF — ( 使用禁止 ) • R/W についての説明 R/W :リード / ライト可能 R :リードオンリ • 初期値についての説明 0 :この ビットの初期値は “0” です。 1 :この ビットの初期値は “1” です。 X :この ビットの初期値は不定です。 ( 注意事項 )「( 使用禁止 )」のアドレスへの書込みは行わないでください。 「( 使用禁止 )」のアドレスを読み出した場合は 不定値が読み出されます。 28 DS702-00015-2v0-J MB95810K シリーズ ■ I/O ポート • ポートレジスタ一覧 リード / ライト 初期値 ポート 0 データレジスタ PDR0 R, RM/W 0b00000000 ポート 0 方向レジスタ DDR0 R/W 0b00000000 ポート 1 データレジスタ PDR1 R, RM/W 0b00000000 ポート 1 方向レジスタ DDR1 R/W 0b00000000 ポート 2 データレジスタ PDR2 R, RM/W 0b00000000 ポート 2 方向レジスタ DDR2 R/W 0b00000000 ポート 3 データレジスタ PDR3 R, RM/W 0b00000000 ポート 3 方向レジスタ DDR3 R/W 0b00000000 ポート 4 データレジスタ PDR4 R, RM/W 0b00000000 ポート 4 方向レジスタ DDR4 R/W 0b00000000 ポート 5 データレジスタ PDR5 R, RM/W 0b00000000 ポート 5 方向レジスタ DDR5 R/W 0b00000000 ポート 6 データレジスタ PDR6 R, RM/W 0b00000000 ポート 6 方向レジスタ DDR6 R/W 0b00000000 ポート 7 データレジスタ PDR7 R, RM/W 0b00000000 ポート 7 方向レジスタ DDR7 R/W 0b00000000 ポート 8 データレジスタ PDR8 R, RM/W 0b00000000 ポート 8 方向レジスタ DDR8 R/W 0b00000000 ポート E データレジスタ PDRE R, RM/W 0b00000000 ポート E 方向レジスタ DDRE R/W 0b00000000 ポート F データレジスタ PDRF R, RM/W 0b00000000 ポート F 方向レジスタ DDRF R/W 0b00000000 ポート G データレジスタ PDRG R, RM/W 0b00000000 ポート G 方向レジスタ DDRG R/W 0b00000000 ポート 0 プルアップレジスタ PUL0 R/W 0b00000000 ポート 1 プルアップレジスタ PUL1 R/W 0b00000000 ポート 2 プルアップレジスタ PUL2 R/W 0b00000000 ポート 3 プルアップレジスタ PUL3 R/W 0b00000000 ポート 4 プルアップレジスタ PUL4 R/W 0b00000000 ポート 5 プルアップレジスタ PUL5 R/W 0b00000000 ポート 6 プルアップレジスタ PUL6 R/W 0b00000000 ポート 7 プルアップレジスタ PUL7 R/W 0b00000000 ポート 8 プルアップレジスタ PUL8 R/W 0b00000000 ポート E プルアップレジスタ PULE R/W 0b00000000 ポート G プルアップレジスタ PULG R/W 0b00000000 A/D 入力禁止レジスタ ( 上位 ) AIDRH R/W 0b00000000 A/D 入力禁止レジスタ ( 下位 ) AIDRL R/W 0b00000000 レジスタ名称 R/W R, RM/W : リード / ライト可能 ( 読出し値は書込み値 ) : リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リードモディファイライト (RMW) 系命 令によって , 読み出されます。) DS702-00015-2v0-J 29 MB95810K シリーズ 1. ポート 0 ポート 0 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 0 の構成 ポート 0 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 0 データレジスタ (PDR0) • ポート 0 方向レジスタ (DDR0) • ポート 0 プルアップレジスタ (PUL0) 30 DS702-00015-2v0-J MB95810K シリーズ (2) ポート 0 のブロックダイヤグラム • P00/INT00 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT00) • P01/INT01 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT01) • P02/INT02 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT02) • P03/INT03 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT03) • P04/INT04 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT04) • P05/INT05 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT05) • P06/INT06 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT06) • P07/INT07 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT07) • P00/INT00, P01/INT01, P02/INT02, P03/INT03, P04/INT04, P05/INT05, P06/INT06 および P07/INT07 のブロックダイ ヤグラム 周辺機能入力 周辺機能入力許可 (INT00~INT07) ヒステリシス 0 プルアップ 1 PDR0リード PDR0 端子 PDR0ライト ビット操作命令実行時 内部バス DDR0リード DDR0 DDR0ライト ストップモード, 時計モード(SPL = 1) PUL0リード PUL0 PUL0ライト DS702-00015-2v0-J 31 MB95810K シリーズ (3) ポート 0 のレジスタ • ポート 0 のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 0 端子状態が “L” レベル PDR0 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR0 の値が “1” 出力ポート時は , “H” レベルを出力 レジスタ略称 データ PDR0 DDR0 PUL0 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 書込み時 • ポート 0 におけるレジスタと端子との関係 端子名 P07 P06 bit7 bit6 関連するレジスタのビットと端子との関係 P05 P04 P03 P02 P01 P00 bit1 bit0 PDR0 DDR0 bit5 bit4 bit3 bit2 PUL0 32 DS702-00015-2v0-J MB95810K シリーズ (4) ポート 0 の動作 • 出力ポートとしての動作 • 端子に対応する DDR0 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , その端子から PDR0 レジスタの値が外部端子に出力されます。 • PDR0 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR0 レジスタを読み出すと , PDR0 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR0 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR0 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR0 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDR0 レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR0レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR0 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR0 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR0 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR0 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開放 によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT00 ~ INT07) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • 外部割込み入力端子としての動作 • 外部割込み入力端子に対応する DDR0 レジスタのビットを “0” に設定してください。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する 外部割込み機能を禁止にします。 • プルアップレジスタの動作 PUL0 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL0 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702-00015-2v0-J 33 MB95810K シリーズ 2. ポート 1 ポート 1 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 1 の構成 ポート 1 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 1 データレジスタ (PDR1) • ポート 1 方向レジスタ (DDR1) • ポート 1 プルアップレジスタ (PUL1) (2) ポート 1 のブロックダイヤグラム • P10/UI0 端子 本端子には以下の周辺機能があります。 • UART/SIO ch. 0 データ入力端子 (UI0) • P10/UI0 のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 CMOS 0 プルアップ 1 PDR1リード PDR1 端子 PDR1ライト ビット操作命令実行時 内部バス DDR1リード DDR1 DDR1ライト ストップモード, 時計モード(SPL = 1) PUL1リード PUL1 PUL1ライト 34 DS702-00015-2v0-J MB95810K シリーズ • P11/UO0 端子 本端子には以下の周辺機能があります。 • UART/SIO ch. 0 データ出力端子 (UO0) • P11/UO0 のブロックダイヤグラム 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR1リード 1 PDR1 端子 0 PDR1ライト ビット操作命令実行時 内部バス DDR1リード DDR1 DDR1ライト ストップモード, 時計モード(SPL = 1) PUL1リード PUL1 PUL1ライト • P12/DBG 端子 本端子には以下の周辺機能があります。 • DBG 入力端子 (DBG) • P12/DBG のブロックダイヤグラム ヒステリシス 0 1 PDR1リード PDR1 端子 内部バス OD PDR1ライト ビット操作命令実行時 DDR1リード DDR1 DDR1ライト DS702-00015-2v0-J ストップモード, 時計モード(SPL = 1) 35 MB95810K シリーズ • P13/UCK0/TRG0/ADTG* 端子 本端子には以下の周辺機能があります。 • UART/SIO ch. 0 クロック入出力端子 (UCK0) • 16 ビット PPG タイマ ch. 0 トリガ入力端子 (TRG0) • 8/10 ビット A/D コンバータトリガ入力端子 (ADTG) *: SYSC レジスタによって TRG0 と ADTG は P13 または P83 にマッピングできます。 • P13/UCK0/TRG0/ADTG のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR1リード 1 PDR1 0 端子 PDR1ライト ビット操作命令実行時 内部バス DDR1リード DDR1 DDR1ライト ストップモード, 時計モード(SPL = 1) PUL1リード PUL1 PUL1ライト 36 DS702-00015-2v0-J MB95810K シリーズ • P14/PPG0 端子 本端子には以下の周辺機能があります。 • 16 ビット PPG タイマ ch. 0 出力端子 (PPG0) • P14/PPG0 のブロックダイヤグラム 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR1リード 1 PDR1 0 端子 PDR1ライト ビット操作命令実行時 内部バス DDR1リード DDR1 DDR1ライト ストップモード, 時計モード(SPL = 1) PUL1リード PUL1 PUL1ライト DS702-00015-2v0-J 37 MB95810K シリーズ (3) ポート 1 のレジスタ • ポート 1 のレジスタの機能 レジスタ略称 データ PDR1 DDR1 PUL1 リードモディファイライト (RMW) 系命令による読出し 読出し時 書込み時 0 端子状態が “L” レベル PDR1 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR1 の値が “1” 出力ポート時は , “H” レベルを出力 * 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 *: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。 • ポート 1 におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 P14 P13 P12 P11 P10 bit1 bit0 PDR1 DDR1 - bit4 bit3 bit2* PUL1 *: P12 はプルアップ機能はありませんが , PUL1 レジスタの bit2 はアクセスできます。P12 の動作は PUL1 レジスタの bit2 の設定には影響されません。 38 DS702-00015-2v0-J MB95810K シリーズ (4) ポート 1 の動作 • 出力ポートとしての動作 • 端子に対応する DDR1 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , その端子から PDR1 レジスタの値が外部端子に出力されます。 • PDR1 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR1 レジスタを読み出すと , PDR1 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR1 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR1 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR1 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR1 レジスタから端子の値を読み出せます。したがって , PDR1 レジスタの読 出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR1レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR1 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR1 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR1 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み回路の外 部割込み制御レジスタ ch. 0 (EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P10/ UI0 と P13/UCK0/TRG0/ADTG との割込み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PUL1 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL1 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702-00015-2v0-J 39 MB95810K シリーズ 3. ポート 2 ポート 2 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 2 の構成 ポート 2 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 2 データレジスタ (PDR2) • ポート 2 方向レジスタ (DDR2) • ポート 2 プルアップレジスタ (PUL2) (2) ポート 2 のブロックダイヤグラム • P20/PPG00 端子 本端子には以下の周辺機能があります。 • 8/16 ビット PPG ch. 0 出力端子 (PPG00) • P21/PPG01 端子 本端子には以下の周辺機能があります。 • 8/16 ビット PPG ch. 0 出力端子 (PPG01) • P22/TO00 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 0 出力端子 (TO00) • P23/TO01 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 0 出力端子 (TO01) • P20/PPG00, P21/PPG01, P22/TO00 および P23/TO01 のブロックダイヤグラム 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR2リード 1 PDR2 0 端子 PDR2ライト ビット操作命令実行時 内部バス DDR2リード DDR2 DDR2ライト ストップモード, 時計モード(SPL = 1) PUL2リード PUL2 PUL2ライト 40 DS702-00015-2v0-J MB95810K シリーズ • P24/EC0 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 0 クロック入力端子 (EC0) • P24/EC0 のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 ヒステリシス 0 プルアップ 1 PDR2リード PDR2 端子 PDR2ライト ビット操作命令実行時 内部バス DDR2リード DDR2 DDR2ライト ストップモード, 時計モード(SPL = 1) PUL2リード PUL2 PUL2ライト DS702-00015-2v0-J 41 MB95810K シリーズ (3) ポート 2 のレジスタ • ポート 2 のレジスタの機能 レジスタ略称 データ PDR2 DDR2 PUL2 リードモディファイライト (RMW) 系命令による読出し 読出し時 書込み時 0 端子状態が “L” レベル PDR2 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR2 の値が “1” 出力ポート時は , “H” レベルを出力 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 • ポート 2 におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 P24 P23 P22 P21 P20 bit1 bit0 PDR2 DDR2 - bit4 bit3 bit2 PUL2 42 DS702-00015-2v0-J MB95810K シリーズ (4) ポート 2 の動作 • 出力ポートとしての動作 • 端子に対応する DDR2 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , その端子から PDR2 レジスタの値が外部端子に出力されます。 • PDR2 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR2 レジスタを読み出すと , PDR2 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR2 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR2 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR2 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDR2 レジスタを読み出す場合は , PDR2 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR2 レジスタから端子の値を読み出せます。したがって , PDR2 レジスタの読 出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR2 レジスタを読み出す場合は , PDR2 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR2レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR2 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR2 レジスタを読み出す場合は , PDR2 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR2 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR2 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み回路の外 部割込み制御レジスタ ch. 0 (EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P24/ EC0 の割込み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PUL2 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL2 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702-00015-2v0-J 43 MB95810K シリーズ 4. ポート 3 ポート 3 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 3 の構成 ポート 3 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 3 データレジスタ (PDR3) • ポート 3 方向レジスタ (DDR3) • ポート 3 プルアップレジスタ (PUL3) • A/D 入力禁止レジスタ ( 下位 ) (AIDRL) 44 DS702-00015-2v0-J MB95810K シリーズ (2) ポート 3 のブロックダイヤグラム • P30/AN00/CMP0_N 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN00) • コンパレータ ch. 0 反転アナログ入力 ( 負入力 ) 端子 (CMP0_N) • P31/AN01/CMP0_P 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN01) • コンパレータ ch. 0 非反転アナログ入力 ( 正入力 ) 端子 (CMP0_P) • P33/AN03/CMP1_N 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN03) • コンパレータ ch. 1 反転アナログ入力 ( 負入力 ) 端子 (CMP1_N) • P34/AN04/CMP1_P 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN04) • コンパレータ ch. 1 非反転アナログ入力 ( 正入力 ) 端子 (CMP1_P) • P30/AN00/CMP0_N, P31/AN01/CMP0_P, P33/AN03/CMP1_N および P34/AN04/CMP1_P のブロックダイヤグラム コンパレータアナログ入力 コンパレータアナログ入力禁止 A/Dアナログ入力 ヒステリシス 0 プルアップ 1 PDR3リード PDR3 端子 PDR3ライト ビット操作命令実行時 内部バス DDR3リード DDR3 DDR3ライト ストップモード, 時計モード(SPL = 1) PUL3リード PUL3 PUL3ライト AIDRLリード AIDRL AIDRLライト DS702-00015-2v0-J 45 MB95810K シリーズ • P32/AN02/CMP0_O 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN02) • コンパレータ ch. 0 デジタル出力端子 (CMP0_O) • P35/AN05/CMP1_O 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN05) • コンパレータ ch. 1 デジタル出力端子 (CMP1_O) • P32/AN02/CMP0_O および P35/AN05/CMP1_O のブロックダイヤグラム 周辺機能出力許可 周辺機能出力 A/Dアナログ入力 ヒステリシス プルアップ 0 1 PDR3リード 1 PDR3 0 端子 PDR3ライト ビット操作命令実行時 内部バス DDR3リード DDR3 DDR3ライト ストップモード, 時計モード(SPL = 1) PUL3リード PUL3 PUL3ライト AIDRLリード AIDRL AIDRLライト 46 DS702-00015-2v0-J MB95810K シリーズ • P36/AN06 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN06) • P37/AN07 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN07) • P36/AN06 および P37/AN07 のブロックダイヤグラム A/Dアナログ入力 ヒステリシス 0 プルアップ 1 PDR3リード PDR3 端子 PDR3ライト ビット操作命令実行時 内部バス DDR3リード DDR3 DDR3ライト ストップモード, 時計モード(SPL = 1) PUL3リード PUL3 PUL3ライト AIDRLリード AIDRL AIDRLライト DS702-00015-2v0-J 47 MB95810K シリーズ (3) ポート 3 のレジスタ • ポート 3 のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 0 端子状態が “L” レベル PDR3 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR3 の値が “1” 出力ポート時は , “H” レベルを出力 レジスタ略称 データ PDR3 DDR3 PUL3 AIDRL 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 0 アナログ入力許可 1 ポート入力許可 書込み時 • ポート 3 におけるレジスタと端子との関係 端子名 P37 P36 bit7 bit6 関連するレジスタのビットと端子との関係 P35 P44 P33 P32 P31 P30 bit1 bit0 PDR3 DDR3 PUL3 bit5 bit4 bit3 bit2 AIDRL 48 DS702-00015-2v0-J MB95810K シリーズ (4) ポート 3 の動作 • 出力ポートとしての動作 • 端子に対応する DDR3 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , その端子から PDR3 レジスタの値が外部端子に出力されます。 • PDR3 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR3 レジスタを読み出すと , PDR3 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR3 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す るビットを “1” に設定してください。 • PDR3 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR3 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDR3 レジスタを読み出す場合は , PDR3 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR3 レジスタから端子の値を読み出せます。したがって , PDR3 レジスタの読出 し動作により, 周辺機能の出力値を読み出せます。 ただし , リードモディファイライト (RMW) 系命令を使用して PDR3 レジスタを読み出す場合は , PDR3 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR3レジスタのビットを“0”に設定します。 • アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , AIDRL レジスタのその端子に対応 するビットを “1” に設定して , その端子を入力ポートとして設定してください。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR3 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR3 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR3 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR3 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • アナログ入力端子としての動作 • アナログ入力端子に対応する DDR3 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0” を設定してください。 • ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。PUL3 レジスタの対応するビッ トを “0” に設定してください。 • プルアップレジスタの動作 PUL3 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL3 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 • コンパレータ入力端子としての動作 (P31, P34 のみ ) • コンパレータ入力端子に対応する AIDRL レジスタのビットを “0” に設定してください。 • PDR3 レジスタ設定と DDR3 レジスタ設定に関係なく , コンパレータ制御レジスタ ch. 0/ch. 1 のコンパレータアナロ グ入力許可ビット (CMR0/CMR1:VCID) を ”0” に設定すると , コンパレータ入力機能が許可されます。 • コンパレータ入力機能を禁止するには , VCID ビットを “1” に設定してください。 • コンパレータの詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」の「第 28 章 コンパ レータ」を参照してください。 DS702-00015-2v0-J 49 MB95810K シリーズ • コンパレータ入力端子としての動作 (P30, P33 のみ ) • コンパレータ入力端子に対応する AIDRL レジスタのビットを “0” に設定してください。 • PDR3 レジスタ設定と DDR3 レジスタ設定に関係なく , コンパレータ制御レジスタ ch. 0/ch. 1 のコンパレータアナロ グ入力許可ビット (CMR0/CMR1:VCID) を負アナログ入力電圧源選択ビット (BGRS) とともに ”0” に設定すると , コ ンパレータ入力機能が許可されます。 • コンパレータ入力機能を禁止するには , VCID ビットまたは BGRS ビットを “1” に設定してください。 • コンパレータの詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」の「第 28 章 コンパ レータ」を参照してください。 50 DS702-00015-2v0-J MB95810K シリーズ 5. ポート 4 ポート 4 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 4 の構成 ポート 4 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 4 データレジスタ (PDR4) • ポート 4 方向レジスタ (DDR4) • ポート 4 プルアップレジスタ (PUL4) • A/D 入力禁止レジスタ ( 上位 ) (AIDRH) (2) ポート 4 のブロックダイヤグラム • P40/AN08 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN08) • P41/AN09 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN09) • P42/AN10 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN10) • P43AN11 端子 本端子には以下の周辺機能があります。 • 8/10 ビット A/D コンバータアナログ入力端子 (AN11) • P40/AN08, P41/AN09, P42/AN10 および P43/AN11 のブロックダイヤグラム A/Dアナログ入力 ヒステリシス 0 プルアップ 1 PDR4リード PDR4 端子 PDR4ライト ビット操作命令実行時 内部バス DDR4リード DDR4 DDR4ライト ストップモード, 時計モード(SPL = 1) PUL4リード PUL4 PUL4ライト AIDRHリード AIDRH AIDRHライト DS702-00015-2v0-J 51 MB95810K シリーズ (3) ポート 4 のレジスタ • ポート 4 のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 0 端子状態が “L” レベル PDR4 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR4 の値が “1” 出力ポート時は , “H” レベルを出力 レジスタ略称 データ PDR4 DDR4 PUL4 AIDRH 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 0 アナログ入力許可 1 ポート入力許可 書込み時 • ポート 4 におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 P43 P42 P41 P40 bit1 bit0 PDR4 DDR4 PUL4 - - bit3 bit2 AIDRH 52 DS702-00015-2v0-J MB95810K シリーズ (4) ポート 4 の動作 • 出力ポートとしての動作 • 端子に対応する DDR4 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , その端子から PDR4 レジスタの値が外部端子に出力されます。 • PDR4 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR4 レジスタを読み出すと , PDR4 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR4 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 上位 ) (AIDRH) の対応す るビットを “1” に設定してください。 • PDR4 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR4 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDR4 レジスタを読み出す場合は , PDR4 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR4レジスタのビットを“0”に設定します。 • アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , AIDRH レジスタのその端子に対応 するビットを “1” に設定して , その端子を入力ポートとして設定してください。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR4 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR4 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR4 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ グ入力機能兼用端子については, AIDRHレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR4 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • アナログ入力端子としての動作 • アナログ入力端子に対応する DDR4 レジスタのビットに “0” を , AIDRH レジスタのその端子に対応するビットに “0” を設定してください。 • ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。PUL4 レジスタの対応するビッ トを “0” に設定してください。 • プルアップレジスタの動作 PUL4 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL4 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702-00015-2v0-J 53 MB95810K シリーズ 6. ポート 5 ポート 5 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 5 の構成 ポート 5 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 5 データレジスタ (PDR5) • ポート 5 方向レジスタ (DDR5) • ポート 5 プルアップレジスタ (PUL5) (2) ポート 5 のブロックダイヤグラム • P50/SCL 端子 本端子には以下の周辺機能があります。 • I2C バスインタフェース ch. 0 クロック入出力端子 (SCL) • P51/SDA 端子 本端子には以下の周辺機能があります。 • I2C バスインタフェース ch. 0 データ入出力端子 (SDA) • P50/SCL および P51/SDA のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 周辺機能出力許可 周辺機能出力 CMOS 0 1 PDR5リード 端子 1 PDR5 0 OD 内部バス PDR5ライト ビット操作命令実行時 DDR5リード DDR5 DDR5ライト 54 ストップモード, 時計モード(SPL = 1) DS702-00015-2v0-J MB95810K シリーズ • P52/PPG1 端子 本端子には以下の周辺機能があります。 • 16 ビット PPG タイマ ch. 1 出力端子 (PPG1) • P52/PPG1 のブロックダイヤグラム 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR5リード 1 PDR5 端子 0 PDR5ライト ビット操作命令実行時 内部バス DDR5リード DDR5 DDR5ライト ストップモード, 時計モード(SPL = 1) PUL5リード PUL5 PUL5ライト • P53/TRG1 端子 本端子には以下の周辺機能があります。 • 16 ビット PPG タイマ ch. 1 トリガ入力端子 (TRG1) • P53/TRG1 のブロックダイヤグラム 周辺機能入力 ヒステリシス 0 プルアップ 1 PDR5リード PDR5 端子 PDR5ライト ビット操作命令実行時 内部バス DDR5リード DDR5 DDR5ライト ストップモード, 時計モード(SPL = 1) PUL5リード PUL5 PUL5ライト DS702-00015-2v0-J 55 MB95810K シリーズ (3) ポート 5 のレジスタ • ポート 5 のレジスタの機能 レジスタ略称 データ PDR5 DDR5 PUL5 リードモディファイライト (RMW) 系命令による読出し 読出し時 書込み時 0 端子状態が “L” レベル PDR5 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR5 の値が “1” 出力ポート時は , “H” レベルを出力 * 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 *: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。 • ポート 5 におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 P53 P52 P51 P50 bit1* bit0* PDR5 DDR5 - - bit3 bit2 PUL5 *: P50 と P51 はプルアップ機能はありませんが , PUL5 レジスタの bit0 と bit1 はアクセスできます。P50 と P51 との動作 は PUL5 レジスタの bit0 と bit1 との設定には影響されません。 56 DS702-00015-2v0-J MB95810K シリーズ (4) ポート 5 の動作 • 出力ポートとしての動作 • 端子に対応する DDR5 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDR5 レジスタの値が外部端子に出力されます。 • PDR5 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR5 レジスタを読み出すと , PDR5 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR5 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR5 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR5 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用 して PDR5 レジスタを読み出す場合は , PDR5 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR5 レジスタから端子の値を読み出せます。したがって , PDR5 レジスタの読 出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR5 レジスタを読み出す場合は , PDR5 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR5レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR5 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR5 レジスタを読み出す場合は , PDR5 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR5 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR5 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PUL5 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL5 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702-00015-2v0-J 57 MB95810K シリーズ 7. ポート 6 ポート 6 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 6 の構成 ポート 6 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 6 データレジスタ (PDR6) • ポート 6 方向レジスタ (DDR6) • ポート 6 プルアップレジスタ (PUL6) (2) ポート 6 のブロックダイヤグラム • P60/PPG10 端子 本端子には以下の周辺機能があります。 • 8/16 ビット PPG ch. 1 出力端子 (PPG10) • P61/PPG11 端子 本端子には以下の周辺機能があります。 • 8/16 ビット PPG ch. 1 出力端子 (PPG11) • P62/TO10 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 1 出力端子 (TO10) • P63/TO11 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 1 出力端子 (TO11) • P66/SOT 端子 本端子には以下の周辺機能があります。 • LIN-UART データ出力端子 (SOT) • P60/PPG10, P61/PPG11, P62/TO10, P63/TO11 および P66/SOT のブロックダイヤグラム 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR6リード 1 PDR6 0 端子 PDR6ライト ビット操作命令実行時 内部バス DDR6リード DDR6 DDR6ライト ストップモード, 時計モード(SPL = 1) PUL6リード PUL6 PUL6ライト 58 DS702-00015-2v0-J MB95810K シリーズ • P64/EC1 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 1 クロック入力端子 (EC1) • P64/EC1 のブロックダイヤグラム 周辺機能入力 ヒステリシス 0 プルアップ 1 PDR6リード 端子 PDR6 PDR6ライト ビット操作命令実行時 内部バス DDR6リード DDR6 DDR6ライト ストップモード, 時計モード(SPL = 1) PUL6リード PUL6 PUL6ライト • P65/SCK 端子 本端子には以下の周辺機能があります。 • LIN-UART クロック入出力端子 (SCK) • P65/SCK のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR6リード 1 PDR6 0 端子 PDR6ライト ビット操作命令実行時 内部バス DDR6リード DDR6 DDR6ライト ストップモード, 時計モード(SPL = 1) PUL6リード PUL6 PUL6ライト DS702-00015-2v0-J 59 MB95810K シリーズ • P67/SIN 端子 本端子には以下の周辺機能があります。 • LIN-UART データ入力端子 (SIN) • P67/SIN のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 CMOS 0 プルアップ 1 PDR6リード PDR6 端子 PDR6ライト ビット操作命令実行時 内部バス DDR6リード DDR6 DDR6ライト ストップモード, 時計モード(SPL = 1) PUL6リード PUL6 PUL6ライト 60 DS702-00015-2v0-J MB95810K シリーズ (3) ポート 6 のレジスタ • ポート 6 のレジスタの機能 レジスタ略称 データ PDR6 DDR6 PUL6 リードモディファイライト (RMW) 系命令による読出し 読出し時 書込み時 0 端子状態が “L” レベル PDR6 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR6 の値が “1” 出力ポート時は , “H” レベルを出力 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 • ポート 6 におけるレジスタと端子との関係 端子名 P67 P66 bit7 bit6 関連するレジスタのビットと端子との関係 P65 P64 P63 P62 P61 P60 bit1 bit0 PDR6 DDR6 bit5 bit4 bit3 bit2 PUL6 DS702-00015-2v0-J 61 MB95810K シリーズ (4) ポート 6 の動作 • 出力ポートとしての動作 • 端子に対応する DDR6 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDR6 レジスタの値が外部端子に出力されます。 • PDR6 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR6 レジスタを読み出すと , PDR6 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR6 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR6 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR6 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用 して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR6 レジスタから端子の値を読み出せます。したがって , PDR6 レジスタの読 出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR6レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR6 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR6 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR6 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み回路の外 部割込み制御レジスタ ch. 0 (EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P65/ SCK と P67/SIN との割込み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PUL6 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL6 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 62 DS702-00015-2v0-J MB95810K シリーズ 8. ポート 7 ポート 7 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 7 の構成 ポート 7 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 7 データレジスタ (PDR7) • ポート 7 方向レジスタ (DDR7) • ポート 7 プルアップレジスタ (PUL7) (2) ポート 7 のブロックダイヤグラム • P70/TO0 端子 本端子には以下の周辺機能があります。 • 16 ビットリロードタイマ ch. 0 出力端子 (TO0) • P70/TO0 のブロックダイヤグラム 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR7リード 1 PDR7 0 端子 PDR7ライト ビット操作命令実行時 内部バス DDR7リード DDR7 DDR7ライト ストップモード, 時計モード(SPL = 1) PUL7リード PUL7 PUL7ライト DS702-00015-2v0-J 63 MB95810K シリーズ • P71/TI0 端子 本端子には以下の周辺機能があります。 • 16 ビットリロードタイマ ch. 0 入力端子 (TI0) • P71/TI0 のブロックダイヤグラム 周辺機能入力 ヒステリシス 0 プルアップ 1 PDR7リード 端子 PDR7 PDR7ライト ビット操作命令実行時 内部バス DDR7リード DDR7 DDR7ライト ストップモード, 時計モード(SPL = 1) PUL7リード PUL7 PUL7ライト • P72 端子 • P72 のブロックダイヤグラム ヒステリシス 0 プルアップ 1 PDR7リード PDR7 端子 PDR7ライト ビット操作命令実行時 内部バス DDR7リード DDR7 DDR7ライト ストップモード, 時計モード(SPL = 1) PUL7リード PUL7 PUL7ライト 64 DS702-00015-2v0-J MB95810K シリーズ (3) ポート 7 のレジスタ • ポート 7 のレジスタの機能 レジスタ略称 データ PDR7 DDR7 PUL7 リードモディファイライト (RMW) 系命令による読出し 読出し時 書込み時 0 端子状態が “L” レベル PDR7 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR7 の値が “1” 出力ポート時は , “H” レベルを出力 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 • ポート 7 におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 P72 P71 P70 bit1 bit0 PDR7 DDR7 - - - bit2 PUL7 DS702-00015-2v0-J 65 MB95810K シリーズ (4) ポート 7 の動作 • 出力ポートとしての動作 • 端子に対応する DDR7 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDR7 レジスタの値が外部端子に出力されます。 • PDR7 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR7 レジスタを読み出すと , PDR7 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR7 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR7 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR7 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用 して PDR7 レジスタを読み出す場合は , PDR7 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR7 レジスタから端子の値を読み出せます。したがって , PDR7 レジスタの読 出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR7 レジスタを読み出す場合は , PDR7 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR7レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR7 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR7 レジスタを読み出す場合は , PDR7 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR7 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR7 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PUL7 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL7 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 66 DS702-00015-2v0-J MB95810K シリーズ 9. ポート 8 ポート 8 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 8 の構成 ポート 8 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 8 データレジスタ (PDR8) • ポート 8 方向レジスタ (DDR8) • ポート 8 プルアップレジスタ (PUL8) (2) ポート 8 のブロックダイヤグラム • P80 端子 • P81 端子 • P82 端子 • P80, P81 および P82 のブロックダイヤグラム ヒステリシス 0 プルアップ 1 PDR8リード PDR8 端子 PDR8ライト ビット操作命令実行時 内部バス DDR8リード DDR8 DDR8ライト ストップモード, 時計モード(SPL = 1) PUL8リード PUL8 PUL8ライト DS702-00015-2v0-J 67 MB95810K シリーズ • P83/TRG0/ADTG* 端子 本端子には以下の周辺機能があります。 • 16 ビット PPG タイマ ch. 0 トリガ入力端子 (TRG0) • 8/10 ビット A/D コンバータトリガ入力端子 (ADTG) *: SYSC レジスタによって TRG0 と ADTG は P13 または P83 にマッピングできます。 • P83/TRG0/ADTG のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 ヒステリシス 0 プルアップ 1 PDR8リード PDR8 端子 PDR8ライト ビット操作命令実行時 内部バス DDR8リード DDR8 DDR8ライト ストップモード, 時計モード(SPL = 1) PUL8リード PUL8 PUL8ライト 68 DS702-00015-2v0-J MB95810K シリーズ (3) ポート 8 のレジスタ • ポート 8 のレジスタの機能 レジスタ略称 データ PDR8 DDR8 PUL8 リードモディファイライト (RMW) 系命令による読出し 読出し時 書込み時 0 端子状態が “L” レベル PDR8 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR8 の値が “1” 出力ポート時は , “H” レベルを出力 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 • ポート 8 におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 P83 P82 P81 P80 bit1 bit0 PDR8 DDR8 - - bit3 bit2 PUL8 DS702-00015-2v0-J 69 MB95810K シリーズ (4) ポート 8 の動作 • 出力ポートとしての動作 • 端子に対応する DDR8 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDR8 レジスタの値が外部端子に出力されます。 • PDR8 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR8 レジスタを読み出すと , PDR8 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR8 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR8 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR8 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用 して PDR8 レジスタを読み出す場合は , PDR8 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR8レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR8 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR8 レジスタを読み出す場合は , PDR8 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR8 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR8 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み回路の外 部割込み制御レジスタ ch. 0 (EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P83/ TRG0/ADTG の割込み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PUL8 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL8 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 70 DS702-00015-2v0-J MB95810K シリーズ 10. ポート E ポート E は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート E の構成 ポート E は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート E データレジスタ (PDRE) • ポート E 方向レジスタ (DDRE) • ポート E プルアップレジスタ (PULE) (2) ポート E のブロックダイヤグラム • PE0/INT10 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT10) • PE1/INT11 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT11) • PE2/INT12 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT12) • PE3/INT13 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT13) • PE0/INT10, PE1/INT11, PE2/INT12 および PE3/INT13 のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 (INT10~INT13) ヒステリシス 0 プルアップ 1 PDREリード PDRE 端子 PDREライト ビット操作命令実行時 内部バス DDREリード DDRE DDREライト ストップモード, 時計モード(SPL = 1) PULEリード PULE PULEライト DS702-00015-2v0-J 71 MB95810K シリーズ (3) ポート E のレジスタ • ポート E のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 0 端子状態が “L” レベル PDRE の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDRE の値が “1” 出力ポート時は , “H” レベルを出力 レジスタ略称 データ PDRE DDRE PULE 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 書込み時 • ポート E におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 PE3 PE2 PE1 PE0 bit1 bit0 PDRE DDRE - - bit3 bit2 PULE 72 DS702-00015-2v0-J MB95810K シリーズ (4) ポート E の動作 • 出力ポートとしての動作 • 端子に対応する DDRE レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , その端子から PDRE レジスタの値が外部端子に出力されます。 • PDRE レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDRE レジスタを読み出すと , PDRE レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDRE レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDRE レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDRE レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDRE レジスタを読み出す場合は , PDRE レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには , 周辺機能の入力端子に対応する DDRE レジスタのビットを “0” に設定しま す。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDRE レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDRE レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDRE レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDRE レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開放 によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT10 ~ INT13) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • 外部割込み入力端子としての動作 • 外部割込み入力端子に対応する DDRE レジスタのビットを “0” に設定してください。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する 外部割込み機能を禁止にします。 • プルアップレジスタの動作 PULE レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PULE レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702-00015-2v0-J 73 MB95810K シリーズ 11. ポート F ポート F は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート F の構成 ポート F は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート F データレジスタ (PDRF) • ポート F 方向レジスタ (DDRF) (2) ポート F のブロックダイヤグラム • PF0/X0 端子 本端子には以下の周辺機能があります。 • メインクロック用入力発振端子 (X0) • PF1/X1 端子 本端子には以下の周辺機能があります。 • メインクロック用入出力発振端子 (X1) • PF0/X0 および PF1/X1 のブロックダイヤグラム ヒステリシス 0 1 PDRFリード 端子 PDRF 内部バス PDRFライト ビット操作命令実行時 DDRFリード DDRF DDRFライト ストップモード, 時計モード(SPL = 1) • PF2/RST 端子 本端子には以下の周辺機能があります。 • リセット端子 (RST) • PF2/RST のブロックダイヤグラム リセット入力 リセット入力許可 リセット出力許可 リセット出力 ヒステリシス 0 1 PDRFリード 端子 1 PDRF 0 OD 内部バス PDRFライト ビット操作命令実行時 DDRFリード DDRF DDRFライト 74 ストップモード, 時計モード(SPL = 1) DS702-00015-2v0-J MB95810K シリーズ (3) ポート F のレジスタ • ポート F のレジスタの機能 レジスタ略称 データ PDRF DDRF リードモディファイライト (RMW) 系命令による読出し 読出し時 書込み時 0 端子状態が “L” レベル PDRF の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDRF の値が “1” 出力ポート時は , “H” レベルを出力 * 0 ポート入力許可 1 ポート出力許可 *: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。 • ポート F におけるレジスタと端子との関係 端子名 PDRF DDRF - - - - 関連するレジスタのビットと端子との関係 PF2 - - - bit2* PF1 PF0 bit1 bit0 *: 外部リセットが選択される場合 (SYSC:RSTEN = 1), ポート機能は使用できません。 DS702-00015-2v0-J 75 MB95810K シリーズ (4) ポート F の動作 • 出力ポートとしての動作 • 端子に対応する DDRF レジスタのビットを “1” に設定すると , 端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDRF レジスタの値が外部端子に出力されます。 • PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDRF レジスタを読み出すと , PDRF レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDRF レジスタのビットを “0” に設定すると , 端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDRF レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用 して PDRF レジスタを読み出す場合は , PDRF レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDRF レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDRF レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 76 DS702-00015-2v0-J MB95810K シリーズ 12. ポート G ポート G は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート G の構成 ポート G は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート G データレジスタ (PDRG) • ポート G 方向レジスタ (DDRG) • ポート G プルアップレジスタ (PULG) (2) ポート G のブロックダイヤグラム • PG1/X0A 端子 本端子には以下の周辺機能があります。 • サブクロック用入力発振端子 (X0A) • PG2/X1A 端子 本端子には以下の周辺機能があります。 • サブクロック用入出力発振端子 (X1A) • PG1/X0A および PG2/X1A のブロックダイヤグラム ヒステリシス 0 プルアップ 1 PDRGリード PDRG 端子 PDRGライト ビット操作命令実行時 内部バス DDRGリード DDRG DDRGライト ストップモード, 時計モード(SPL = 1) PULGリード PULG PULGライト DS702-00015-2v0-J 77 MB95810K シリーズ (3) ポート G のレジスタ • ポート G のレジスタの機能 レジスタ略称 データ PDRG DDRG PULG リードモディファイライト (RMW) 系命令による読出し 読出し時 書込み時 0 端子状態が “L” レベル PDRG の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDRG の値が “1” 出力ポート時は , “H” レベルを出力 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 • ポート G におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 PG2 PG1 - bit1 - PDRG DDRG - - - bit2 PULG 78 DS702-00015-2v0-J MB95810K シリーズ (4) ポート G の動作 • 出力ポートとしての動作 • 端子に対応する DDRG レジスタのビットを “1” に設定すると , 端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDRG レジスタの値が外部端子に出力されます。 • PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDRG レジスタを読み出すと , PDRG レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDRG レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDRG レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDRG レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDRG レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PULG レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルの ときは , PULG レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702-00015-2v0-J 79 MB95810K シリーズ ■ 割込み要因のテーブル 割込み要因 外部割込み ch. 0 ベクタテーブルの 同一レベル 割込みレベル設定レジスタ アドレス 割込み要因の 割込み 優先順位 要求番号 レジスタ ビット 上位 下位 ( 同時発生時 ) IRQ00 0xFFFA 0xFFFB ILR0 L00 [1:0] IRQ01 0xFFF8 0xFFF9 ILR0 L01 [1:0] IRQ02 0xFFF6 0xFFF7 ILR0 L02 [1:0] IRQ03 0xFFF4 0xFFF5 ILR0 L03 [1:0] UART/SIO ch. 0 IRQ04 0xFFF2 0xFFF3 ILR1 L04 [1:0] 8/16 ビット複合タイマ ch.0 ( 下位 ) IRQ05 0xFFF0 0xFFF1 ILR1 L05 [1:0] 8/16 ビット複合タイマ ch.0 ( 上位 ) IRQ06 0xFFEE 0xFFEF ILR1 L06 [1:0] LIN-UART ( 受信 ) IRQ07 0xFFEC 0xFFED ILR1 L07 [1:0] LIN-UART ( 送信 ) IRQ08 0xFFEA 0xFFEB ILR2 L08 [1:0] 8/16 ビット PPG ch. 1 ( 下位 ) IRQ09 0xFFE8 0xFFE9 ILR2 L09 [1:0] 外部割込み ch. 4 外部割込み ch. 1 外部割込み ch. 5 外部割込み ch. 2 外部割込み ch. 6 高い 外部割込み ch. 3 外部割込み ch. 7 コンパレータ ch. 1 8/16 ビット PPG ch. 1 ( 上位 ) IRQ10 0xFFE6 0xFFE7 ILR2 L10 [1:0] 16 ビットリロードタイマ ch. 0 IRQ11 0xFFE4 0xFFE5 ILR2 L11 [1:0] 8/16 ビット PPG ch. 0 ( 上位 ) IRQ12 0xFFE2 0xFFE3 ILR3 L12 [1:0] 8/16 ビット PPG ch. 0 ( 下位 ) IRQ13 0xFFE0 0xFFE1 ILR3 L13 [1:0] 8/16 ビット複合タイマ ch.1 ( 上位 ) IRQ14 0xFFDE 0xFFDF ILR3 L14 [1:0] 16 ビット PPG タイマ ch. 0 IRQ15 0xFFDC 0xFFDD ILR3 L15 [1:0] I2C バスインタフェース ch. 0 IRQ16 0xFFDA 0xFFDB ILR4 L16 [1:0] 16 ビット PPG タイマ ch. 1 IRQ17 0xFFD8 0xFFD9 ILR4 L17 [1:0] 8/10 ビット A/D コンバータ IRQ18 0xFFD6 0xFFD7 ILR4 L18 [1:0] タイムベースタイマ IRQ19 0xFFD4 0xFFD5 ILR4 L19 [1:0] IRQ20 0xFFD2 0xFFD3 ILR5 L20 [1:0] IRQ21 0xFFD0 0xFFD1 ILR5 L21 [1:0] 8/16 ビット複合タイマ ch.1 ( 下位 ) IRQ22 0xFFCE 0xFFCF ILR5 L22 [1:0] フラッシュメモリ IRQ23 0xFFCC 0xFFCD ILR5 L23 [1:0] 時計プリスケーラ 時計カウンタ 外部割込み ch. 10 外部割込み ch. 11 外部割込み ch. 12 外部割込み ch. 13 コンパレータ ch. 0 80 低い DS702-00015-2v0-J MB95810K シリーズ ■ 各モードにおける端子状態 端子名 PF0/X0 通常動作 スリープモード 発振入力 発振入力 PF1/X1 Hi-Z 入出力ポート *1 入出力ポート *1 発振入力 発振入力 入出力ポート *1 PG1/X0A PG2/X1A 入出力ポート 発振入力 発振入力 入出力ポート * Hi-Z Hi-Z Hi-Z Hi-Z — - Hi-Z - 入力許可 *3 ( ただし機能 しません ) — リセット入力 リセット入力 リセット入力 リセット入力 リセット入力 *4 - Hi-Z - 入力許可 *3 - 前の状態保持 - Hi-Z - 前の状態保持 - Hi-Z ( ただし機能 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 しません ) Hi-Z Hi-Z Hi-Z Hi-Z — 入出力ポート *1 入出力ポート *1 発振入力 1 Hi-Z リセット時 - Hi-Z Hi-Z Hi-Z - 入力許可 *3 前の状態保持 前の状態保持 入出力ポート *1 1, 2 1, 2 1, 2 1, 2 ( ただし機能 - 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * * しません ) 入出力ポート 発振入力 Hi-Z 時計モード SPL=0 SPL=1 - 前の状態保持 - Hi-Z - 前の状態保持 - Hi-Z - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 Hi-Z リセット入力 *4 リセット入力 *4 PF2/RST ストップモード SPL=0 SPL=1 - Hi-Z - 前の状態保持 - Hi-Z*5 - 前の状態保持 - Hi-Z*5 - 入力許可 *3 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 ( ただし機能 しません ) Hi-Z Hi-Z Hi-Z Hi-Z — - Hi-Z - 前の状態保持 - Hi-Z*5 - 前の状態保持 - Hi-Z*5 - 入力許可 *3 入出力ポート * - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 ( ただし機能 しません ) 1 P00/INT00 P01/INT01 P01/INT01 P03/INT03 P04/INT04 P05/INT05 - Hi-Z 入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*5 - 前の状態保持 - Hi-Z*5 - 入力許可 *3 ( ただし機能 周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *6 - 入力遮断 *2, *6 - 入力遮断 *2, *6 - 入力遮断 *2, *6 しません ) P06/INT06 P07/INT07 P10/UI0 P11/UO0 入出力ポート / 入出力ポート / - 前の状態保持 周辺機能入出力 周辺機能入出力 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - 前の状態保持 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 P12/DBG 入出力ポート / 入出力ポート / - 前の状態保持 周辺機能入出力 周辺機能入出力 - 入力遮断 *2 - Hi-Z - 入力遮断 *2 - 前の状態保持 - 入力遮断 *2 - Hi-Z - 入力遮断 *2 P13/UCK0/ 入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*5 - 前の状態保持 - Hi-Z*5 2, 6 2, 6 TRG0/ADTG 周辺機能入出力 周辺機能入出力 - 入力遮断 * * - 入力遮断 * * - 入力遮断 *2, *6 - 入力遮断 *2, *6 - Hi-Z - 入力許可 *3 ( ただし機能 しません ) - Hi-Z - 入力許可 *3 ( ただし機能 しません ) - Hi-Z - 入力許可 *3 ( ただし機能 しません ) P14/PPG0 P20/PPG00 P21/PPG01 P22/TO00 入出力ポート / 入出力ポート / - 前の状態保持 周辺機能入出力 周辺機能入出力 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - 前の状態保持 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - Hi-Z - 入力許可 *3 ( ただし機能 しません ) P23/TO01 P24/EC0 - Hi-Z 入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*5 - 入力許可 *3 - 前の状態保持 - Hi-Z*5 2, 6 2, 6 2, 6 2, 6 * 入力遮断 * * * 入力遮断 * * ( ただし機能 入力遮断 * 入力遮断 * 周辺機能入出力 周辺機能入出力 しません ) (続く) DS702-00015-2v0-J 81 MB95810K シリーズ 端子名 P32/AN02/ CMP0_O P35/AN05/ CMP1_O 通常動作 スリープモード ストップモード SPL=0 SPL=1 入出力ポート / 入出力ポート / - 前の状態 周辺機能入出力 / 周辺機能入出力 / 保持 *8 - 入力遮断 *2 アナログ入力 アナログ入力 - Hi-Z*5 - 入力遮断 *2 時計モード SPL=0 SPL=1 - 前の状態 保持 *8 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 リセット時 - Hi-Z - 入力遮断 *2 P30/AN00/ CMP0_N P31/AN01/ CMP0_P P33/AN03/ CMP1_N 入出力ポート / 入出力ポート / - Hi-Z - 前の状態保持 - Hi-Z*5 - 前の状態保持 - Hi-Z*5 周辺機能入出力 / 周辺機能入出力 / 2, 7 2, 7 - 入力遮断 * * - 入力遮断 * * - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2 アナログ入力 アナログ入力 P34/AN04/ CMP1_P P36/AN06 P37/AN07 P40/AN08 P41/AN09 入出力ポート / アナログ入力 入出力ポート / アナログ入力 - 前の状態保持 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - 前の状態保持 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - Hi-Z - 入力遮断 *2 P42/AN10 P43/AN11 P50/SCL P51/SDA - Hi-Z 入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z - 入力許可 *3 - 前の状態保持 - Hi-Z 2, 9 2, 9 2, 9 2, 9 入力遮断 * * * 周辺機能入出力 入力遮断 * * * ( ただし機能 入力遮断 * 入力遮断 * 周辺機能入出力 しません ) P52/PPG1 P53/TRG1 P60/PPG10 P61/PPG11 P62/TO10 入出力ポート / 入出力ポート / - 前の状態保持 周辺機能入出力 周辺機能入出力 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - 前の状態保持 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 P63/TO11 - Hi-Z - 入力許可 *3 ( ただし機能 しません ) P64/EC1 P66/SOT P65/SCK P67/SIN P70/TO0 P71/TI0 - Hi-Z 入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*5 - 入力許可 *3 - 前の状態保持 - Hi-Z*5 ( ただし機能 周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *6 - 入力遮断 *2, *6 - 入力遮断 *2, *6 - 入力遮断 *2, *6 しません ) 入出力ポート / 入出力ポート / - 前の状態保持 周辺機能入出力 周辺機能入出力 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - 前の状態保持 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - Hi-Z - 入力許可 *3 ( ただし機能 しません ) - 前の状態保持 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - 前の状態保持 - 入力遮断 *2 - Hi-Z*5 - 入力遮断 *2 - Hi-Z - 入力許可 *3 ( ただし機能 しません ) P72 P80 P81 P82 入出力ポート 入出力ポート (続く) 82 DS702-00015-2v0-J MB95810K シリーズ (続き) 端子名 通常動作 スリープモード ストップモード SPL=0 SPL=1 時計モード SPL=0 SPL=1 リセット時 P83/TRG0/ ADTG PE0/INT10 PE1/INT11 PE2/INT12 - Hi-Z 入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*5 - 前の状態保持 - Hi-Z*5 - 入力許可 *3 ( ただし機能 周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *6 - 入力遮断 *2, *6 - 入力遮断 *2, *6 - 入力遮断 *2, *6 しません ) PE3/INT13 SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) Hi-Z: ハイインピーダンス *1: この端子は , 汎用 I/O ポートとして設定されている場合 , 表示される状態になります。 *2:「入力遮断」とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。 *3:「入力許可」とは , 入力機能が許可されている状態であることを意味します。入力機能が許可されている間 , 外部入力 によるリークを回避するためにプルアップまたはプルダウン処理を行う必要があります。端子を出力ポートとして使 用した場合 , その端子状態はほかのポートの端子状態と同じです。 *4: PF2/RST 端子は , リセット端子として設定されている場合 , 表示される状態になります。 *5: プルアップ制御の設定がまだ有効です。 *6: 入力が遮断されますが , 外部割込み要求が許可される場合 , 外部割込みが入力できます。 *7: 入力が遮断されますが , コンパレータ割込みが許可される場合 , コンパレータ割込みがアナログ信号の入力により発 生できます。 *8: ストップモードと時計モードでもコンパレータの出力機能が動作しています。 *9: I2C バスインタフェースは , MCU スタンバイモードウェイクアップ機能を許可した場合 , ストップモードまたは時計 モードでは MCU をウェイクアップできます。MCU スタンバイモードウェイクアップ機能の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」の「第 24 章 I2C バスインタフェース」を参照してください。 DS702-00015-2v0-J 83 MB95810K シリーズ ■ 電気的特性 1. 絶対最大定格 項目 記号 電源電圧 * 1 入力電圧 * 1 出力電圧 * 1 最大クランプ電流 最大総クランプ電流 “L” レベル最大出力電流 定格値 単位 最大 AVCC, VCC VSS − 0.3 VSS + 6 V AVR VSS − 0.3 VSS + 6 V VI VSS − 0.3 VSS + 6 V *3 *3 *2 VO VSS − 0.3 VSS + 6 V ICLAMP −2 +2 mA 特定端子に適用します。*4 Σ|ICLAMP| — 20 mA 特定端子に適用します。*4 IOL — 15 mA IOLAV1 “L” レベル平均電流 4 — IOLAV2 mA 12 “L” レベル最大総出力電流 ΣIOL — 100 mA “L” レベル平均総出力電流 ΣIOLAV — 37 mA IOH — −15 mA “H” レベル最大出力電流 備考 最小 −4 IOHAV1 “H” レベル平均電流 — mA −8 IOHAV2 “H” レベル最大総出力電流 ΣIOH — −100 mA “H” レベル平均総出力電流 ΣIOHAV — −47 mA 消費電力 Pd — 320 mW 動作温度 TA −40 +85 °C 保存温度 Tstg −55 +150 °C P00 ~ P07 以外 平均出力電流=動作電流 × 動作率 ( 端子 1 本 ) P00 ~ P07 平均出力電流=動作電流 × 動作率 ( 端子 1 本 ) 平均総出力電流=動作電流 × 動作率 ( 端子の総数 ) P00 ~ P07 以外 平均出力電流=動作電流 × 動作率 ( 端子 1 本 ) P00 ~ P07 平均出力電流=動作電流 × 動作率 ( 端子 1 本 ) 平均総出力電流=動作電流 × 動作率 ( 端子の総数 ) (続く) 84 DS702-00015-2v0-J MB95810K シリーズ (続き) *1: VSS = 0.0 V を基準にしています。 *2: AVCC と VCC に同じ電位を印加してください。AVR は AVCC を超えてはいけません。 *3: VI, VO は VCC + 0.3 V を超えてはいけません。VI は定格電圧を超えてはいけません。ただし , 外部の部品を使用して入 力への電流または入力からの電流の最大値を制限する場合は , VI 定格に代わって ICLAMP 定格が適用されます。 *4: 特定端子:P00 ~ P07, P10, P11, P13, P14, P20 ~ P24, P30 ~ P37, P40 ~ P43, P52, P53, P60 ~ P67, P70 ~ P72, P80 ~ P83, PE0 ~ PE3, PF0, PF1, PG1, PG2 • 推奨動作条件下で使用してください。 • 直流電圧 ( 電流 ) で使用してください。 • HV (High Voltage) 信号は,VCC 電圧を超える入力信号です。HV (High Voltage) 信号とマイクロコントローラの間に は , 必ず制限抵抗を接続し HV (High Voltage) 信号を印加してください。 • HV (High Voltage) 入力時にマイクロコントローラ端子に入力される電流が , 瞬時・定常を問わず規格値以下にな るように制限抵抗の値を設定してください。 • 低消費電力モードなど , マイクロコントローラの駆動電流が少ない動作状態では , HV (High Voltage) 入力電位が保 護ダイオードを通して VCC 端子の電位を上昇させ , ほかの機器へ影響を及ぼします。 • マイクロコントローラ電源が OFF 時 (0 V に固定していない場合 ) に HV (High Voltage) 入力がある場合は , 端子か ら電源が供給されているため , 不完全な動作を行う可能性があります。 • 電源投入時に HV (High Voltage) 入力がある場合は , 端子から電源が供給されているため , パワーオンリセットが 動作しない電源電圧になる可能性があります。 • HV (High Voltage) 入力端子は , 開放状態にならないようにしてください。 • 推奨回路例 • 入出力等価回路 保護ダイオード VCC 制限 抵抗 P-ch HV (High Voltage) 入力 (0 V ~ 16 V) N-ch R <注意事項> 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ ります。したがって , 定格を一項目でも超えることのないようご注意ください。 DS702-00015-2v0-J 85 MB95810K シリーズ 2. 推奨動作条件 (VSS = 0.0 V) 項目 記号 規格値 最小 最大 単位 電源電圧 AVCC, VCC 2.88 5.5 V A/D コンバータ基準入力電圧 AVR AVCC − 0.1 AVCC V CS 0.022 1 µF −40 +85 +5 +35 バイパスコンデンサ 動作温度 TA °C 備考 * オンチップデバッグモード以外 オンチップデバッグモード *: セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。VCC 端子のバイパスコンデンサ は CS 以上の容量値のコンデンサを使用してください。バイパスコンデンサ CS への接続は下図を参照してください。 ノイズによってデバイスが意図せずに不明なモードに入るのを防止するため,プリント基板のレイアウトを設計する ときは , C 端子から CS への距離および CS から VSS 端子への距離を最小限にしてください。 • DBG / RST / C 端子配列図 * DBG C RST Cs *: DBG 端子は 2 kΩ 以上の外部のプルアップ抵抗に接続してください。パワーオン後 , リセット出力が解除され るまでの間 , DBG 端子が “L” レベルのままにならないようにしてください。DBG 端子はデバッグモード時に 通信端子となります。実際のプルアップ抵抗値は , 使用するツールや配線長に依存するため , ツールのドキュ メントに従ってプルアップ抵抗を選択してください。 <注意事項> 推奨動作条件は , 半導体デバイスの正常な動作を確保するための条件です。電気的特性の規格値は , すべて この条件の範囲内で保証されます。 常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼性に悪影響を及ぼすことがあります。 データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。 記載されて いる以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。 86 DS702-00015-2v0-J MB95810K シリーズ 3. 直流規格 (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 “H” レベル 入力電圧 “L” レベル 入力電圧 オープン ドレイン 出力印加 電圧 “H” レベル 出力電圧 “L” レベル 出力電圧 記号 条件 規格値 最小 標準 最大 単位 備考 VIHI P10, P50, P51, P67 — 0.7 VCC — VCC + 0.3 V CMOS 入力レベル VIHS P10, P50, P51, P67, PF2 以外 — 0.8 VCC — VCC + 0.3 V ヒステリシス入力 VIHM PF2 — 0.8 VCC — VCC + 0.3 V ヒステリシス入力 VILI P10, P50, P51, P67 — VSS − 0.3 — 0.3 VCC V CMOS 入力レベル VILS P10, P50, P51, P67, PF2 以外 — VSS − 0.3 — 0.2 VCC V ヒステリシス入力 VILM PF2 — VSS − 0.3 — 0.2 VCC V ヒステリシス入力 P12, P50, P51, PF2 — VSS − 0.3 — Vss + 5.5 V VD VOH1 P00 ~ P07, P12, PF2 以外の出力 IOH = −4 mA 端子 VCC − 0.5 — — V VOH2 P00 ~ P07 IOH = −8 mA VCC − 0.5 — — V VOL1 P00 ~ P07 以外 の出力端子 IOL = 4 mA — — 0.4 V VOL2 P00 ~ P07 IOL = 12 mA — — 0.4 V すべての入力 端子 0.0 V < VI < VCC −5 — +5 µA 内部プルアップ抵抗が 禁止されている場合 P12, P50, P51, VI = 0 V PF0 ~ PF2 以外 25 50 100 kΩ 内部プルアップ抵抗が 許可されている場合 AVCC, AVSS , AVR, VCC, VSS 以外 — 5 15 pF 入力リーク 電流 (Hi-Z 出力リーク 電流 ) ILI 内部 プルアップ 抵抗 RPULL 入力容量 端子名 CIN f = 1 MHz (続く) DS702-00015-2v0-J 87 MB95810K シリーズ (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 規格値 最小 標準 *1 最大 *2 単位 備考 — 4.8 5.8 mA フラッシュメモリ書 込み , 消去以外の場 合 — 10.1 13.8 mA フラッシュメモリ書 込み , 消去の場合 — 1.9 3 mA ICCL FCL = 32 kHz VCC FMPL = 16 kHz ( 外部クロック サブクロックモード 動作 ) (2 分周 ) TA = +25 °C — 65.9 145 µA ICCLS FCL = 32 kHz FMPL = 16 kHz サブスリープモード (2 分周 ) TA = +25 °C — 11.2 16 µA ディープスタンバイ モードの場合 ICCT FCL = 32 kHz 時計モード メインストップモード TA = +25 °C — 8.6 13 µA ディープスタンバイ モードの場合 FMCRPLL = 16 MHz FMP = 16 MHz メイン CR PLL クロック モード (4 逓倍 ) TA = +25 °C — 5.1 6.8 mA ICCMCR FCRH = 4 MHz FMP = 4 MHz メイン CR クロック モード — 1.4 4.6 mA ICCSCR サブ CR クロックモード (2 分周 ) TA = +25 °C — 63.1 230 µA — 360 455 µA ディープスタンバイ モードの場合 — 8.8 13 µA ディープスタンバイ モードの場合 FCH = 32 MHz FMP = 16 MHz メインクロックモード (2 分周 ) ICC FCH = 32 MHz FMP = 16 MHz メインスリープモード (2 分周 ) ICCS 電源電流 *3 条件 ICCMPLL VCC FCH = 32 MHz ICCTS VCC タイムベースタイマモード ( 外部クロック TA = +25 °C 動作 ) サブストップモード ICCH TA = +25 °C (続く) 88 DS702-00015-2v0-J MB95810K シリーズ (続き) (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 条件 規格値 最小 標準 *1 最大 *2 単位 IV コンパレータの消費電流 ILVD 低電圧検出リセット回路 の消費電流 — 4 7 µA ICRH メイン CR 発振器の消費 電流 — 240 320 µA ICRL サブ CR 発振器を 100 kHz で発振させる場 合の消費電流 — 7 20 µA INSTBY ノーマルスタンバイモー ドとディープスタンバイ モードの消費電流差 TA = +25 °C — 22 30 µA IA VCC = 5.5 V FCH = 16 MHz A/D コンバータの消費電 流 — 2 3.1 mA VCC = 5.5 V FCH = 16 MHz A/D コンバータが停止し ているときの消費電流 TA = +25 °C — 1 5 µA VCC 電源電流 *3 AVCC IAH — 60 160 備考 µA LVD リセット回路制 御レジスタ (LVDCC) により LVD リセッ トが許可された場合 *1: VCC = 5.0 V, TA = +25 °C *2: VCC = 5.5 V, TA = +85 °C ( 別記のない限り ) *3: • 電源電流は外部クロックで規定されています。低電圧検出リセット回路が選択された場合は,低電圧検出リセット 回路の消費電流 (ILVD) の値を ICC ~ ICCH のどれか 1 つの値に足した合計が電源電流となります。また , 低電圧検出リ セット回路と CR 発振器の両方が選択された場合は , 低電圧検出リセット回路の消費電流 (ILVD), CR 発振器の消費電 流 (ICRH または ICRL) および ICC ~ ICCH のどれか 1 つの値を足した合計が電源電流となります。オンチップデバッグ モードでは , メイン CR 発振器 (ICRH) と低電圧検出リセット回路も常に動作するため , それに応じて消費電流が増大 します。 • FCH, FCL, FCRH と FMCRPLL は , 「4. 交流規格 (1) クロックタイミング」を参照してください。 • FMP と FMPL は , 「4. 交流規格 (2) ソースクロック / マシンクロック」を参照してください。 • スタンバイモードにおける電源電流はディープスタンバイモードで規定されています。ノーマルスタンバイモード における消費電流はディープスタンバイモードにおける消費電流より高くなります。ノーマルスタンバイモードに おける電源電流は , ディープスタンバイモードにおける電源電流にノーマルスタンバイモードとディープスタンバ イモードの消費電流差 (INSTBY) を足した合計となります。ノーマルスタンバイモードおよびディープスタンバイモー ドの詳細は , 「New 8FX MB95810K シリーズハードウェアマニュアル」の「第 3 章 クロック制御部」を参照して ください。 DS702-00015-2v0-J 89 MB95810K シリーズ 4. 交流規格 (1) クロックタイミング (VCC = 2.88 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 X0, X1 FCH — X1: 開放 X0 X0, X1 FCRH 条件 — * 規格値 — 最大 1 — 16.25 1 — 12 1 — 32.5 3.92 4 4.08 動作条件 MHz • メイン CR クロック使用 • 0 °C ≦ TA ≦ +70 °C ⎯ X0A, X1A ⎯ FCRL — ⎯ MHz メイン発振回路使用の場合 MHz メイン外部クロック使用の場 MHz 合 3.8 4 4.2 動作条件 MHz • メイン CR クロック使用 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 7.84 8 8.16 動作条件 MHz • PLL 逓倍率 : 2 • 0 °C ≦ TA ≦ +70 °C 7.6 8 8.4 動作条件 MHz • PLL 逓倍率 : 2 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 9.8 10 10.2 動作条件 MHz • PLL 逓倍率 : 2.5 • 0 °C ≦ TA ≦ +70 °C 9.5 10 10.5 動作条件 MHz • PLL 逓倍率 : 2.5 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 11.76 12 12.24 動作条件 MHz • PLL 逓倍率 : 3 • 0 °C ≦ TA ≦ +70 °C ⎯ FCL 備考 標準 クロック周波数 FMCRPLL 単位 最小 11.4 12 12.6 動作条件 MHz • PLL 逓倍率 : 3 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 15.68 16 16.32 動作条件 MHz • PLL 逓倍率 : 4 • 0 °C ≦ TA ≦ +70 °C 動作条件 MHz • PLL 逓倍率 : 4 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 15.2 16 16.8 — 32.768 — — 32.768 50 100 kHz サブ発振回路使用の場合 — kHz サブ外部クロック使用の場合 150 kHz サブ CR クロック使用の場合 (続く) 90 DS702-00015-2v0-J MB95810K シリーズ (続き) (VCC = 2.88 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 X0, X1 クロックサイク ルタイム 入力クロック パルス幅 PLL 発振開始時 間 ⎯ 規格値 最小 標準 最大 61.5 ⎯ 1000 単位 ns 83.4 ⎯ 1000 ns X0, X1 * 30.8 ⎯ 1000 ns tLCYL X0A, X1A ⎯ ⎯ 30.5 ⎯ µs tWH1, tWL1 X0 33.4 ⎯ ⎯ ns tHCYL tWH2, tWL2 入力クロックの 立上り時間と 立下り時間 CR 発振開始時間 条件 tCR, tCF X1: 開放 X0 X1: 開放 X0, X1 * 12.4 ⎯ ⎯ ns X0A ⎯ — 15.2 ⎯ µs — ⎯ 5 ns X0, X0A X1: 開放 備考 メイン発振回路使用の場合 外部クロック使用の場合 サブクロック使用の場合 外部クロック使用の場合 , デューティ比は 40 % ~ 60 % の範囲としてください。 外部クロック使用の場合 X0, X1, X0A, X1A * — — 5 ns tCRHWK — — — — 50 µs メイン CR クロック使用の場 合 tCRLWK — — — — 30 µs サブ CR クロック使用の場合 tMCRPLLWK — — — — 100 µs メイン CR PLL クロック使用 の場合 *: X0 へ外部クロックを入力 , X1 にその反転信号を入力した場合 DS702-00015-2v0-J 91 MB95810K シリーズ • 外部クロック ( メインクロック ) 使用時の発生入力波形 tHCYL tWH1 tWL1 tCR tCF 0.8 VCC 0.8 VCC X0, X1 0.2 VCC 0.2 VCC 0.2 VCC • メインクロック入力ポート外部接続図 水晶振動子使用時または セラミック振動子使用時 X0 外部クロック使用時 (X1 開放 ) X0 X1 外部クロック使用時 X1 X0 X1 開放 FCH FCH FCH • 外部クロック ( サブクロック ) 使用時の発生入力波形 tLCYL tWH2 tWL2 tCR tCF 0.8 VCC 0.8 VCC X0A 0.2 VCC 0.2 VCC 0.2 VCC • サブクロック入力ポート外部接続図 水晶振動子使用時または セラミック振動子使用時 X0A 外部クロック使用時 X1A X0A X1A 開放 FCL FCL • 内部クロック ( メイン CR クロック ) 使用時の発生入力波形 tCRHWK 1/FCRH メインCRクロック 発振開始 92 発振安定 DS702-00015-2v0-J MB95810K シリーズ • 内部クロック ( サブ CR クロック ) 使用時の発生入力波形 tCRLWK 1/FCRL サブCRクロック 発振開始 発振安定 • 内部クロック ( メイン CR PLL クロック ) 使用時の発生入力波形 1/FMCRPLL tMCRPLLWK メインCR PLLクロック 発振開始 DS702-00015-2v0-J 発振安定 93 MB95810K シリーズ (2) ソースクロック / マシンクロック (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 ソースクロック サイクルタイム *1 記号 tSCLK 端子名 — FSP ソースクロック 周波数 — FSPL マシンクロック サイクルタイム *2 ( 最小命令実行 時間 ) tMCLK — FMPL 単位 備考 最小 標準 最大 61.5 — 2000 ns メイン外部クロック使用の場合 最小:FCH = 32.5 MHz, 2 分周 最大:FCH = 1 MHz, 2 分周 62.5 — 1000 ns メイン CR クロック使用の場合 最小:FCRH = 4 MHz, 4 逓倍 最大:FCRH = 4 MHz, 4 分周 — 61 — µs サブ発振クロック使用の場合 FCL = 32.768 kHz, 2 分周 — 20 — µs サブ CR クロック使用の場合 FCRL = 100 kHz, 2 分周 0.5 — 16.25 MHz メイン発振クロック使用の場合 — 4 12.5 MHz メイン CR クロック使用の場合 — 16.384 — kHz サブ発振クロック使用の場合 — 50 — kHz サブ CR クロック使用の場合 FCRL = 100 kHz, 2 分周 61.5 — 32000 ns メイン発振クロック使用の場合 最小:FSP = 16.25 MHz, 分周なし 最大:FSP = 0.5 MHz, 16 分周 250 — 4000 ns メイン CR クロック使用の場合 最小:FSP = 4 MHz, 分周なし 最大:FSP = 4 MHz, 16 分周 61 — 976.5 µs サブ発振クロック使用の場合 最小:FSPL = 16.384 kHz, 分周なし 最大:FSPL = 16.384 kHz, 16 分周 20 — 320 µs サブ CR クロック使用の場合 最小:FSPL = 50 kHz, 分周なし 最大:FSPL = 50 kHz, 16 分周 0.031 — 16.25 MHz メイン発振クロック使用の場合 0.25 — 16 MHz メイン CR クロック使用の場合 1.024 — 16.384 kHz サブ発振クロック使用の場合 3.125 — 50 kHz サブ CR クロック使用の場合 FCRL = 100 kHz — FMP マシンクロック 周波数 規格値 *1: マシンクロック分周比選択ビット (SYCC:DIV[1:0]) によって設定される分周比にしたがって分周される前のクロック です。本ソースクロックがマシンクロック分周比選択ビット (SYCC:DIV[1:0]) によって設定される分周比にしたがっ て分周され , マシンクロックとなります。なお , ソースクロックは , 以下から選択できます。 • メインクロックの 2 分周 • メイン CR クロックの PLL 逓倍 (2, 2.5, 3, 4 逓倍から選択 ) • メイン CR クロック • サブクロックの 2 分周 • サブ CR クロックの 2 分周 *2: マイクロコントローラの動作クロックです。マシンクロックは , 以下から選択できます。 • ソースクロック ( 分周なし ) • ソースクロックの 4 分周 • ソースクロックの 8 分周 • ソースクロックの 16 分周 94 DS702-00015-2v0-J MB95810K シリーズ • クロック生成部の概略図 FCH (メイン発振クロック) 2分周 FMCRPLL (メインCR PLLクロック) SCLK (ソースクロック) FCRH (メインCRクロック) FCL (サブ発振クロック) 分周回路 × 1 × 1/4 × 1/8 × 1/16 MCLK (マシンクロック) 2分周 マシンクロック分周比選択ビット (SYCC:DIV[1:0]) FCRL (サブCRクロック) 2分周 クロックモード選択ビット (SYCC:SCS[2:0]) • 動作電圧 − 動作周波数 (TA = −40 °C ~ +85 °C) 5.5 動作電圧 (V) 5.0 A/Dコンバータ動作範囲 4.0 3.5 3.0 2.7 2.4 16 kHz 3 MHz 10 MHz 16.25 MHz ソースクロック周波数 (FSP/FSPL) DS702-00015-2v0-J 95 MB95810K シリーズ (3) 外部リセット (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 RST “L” レベル パルス幅 tRSTL 規格値 最小 最大 2 tMCLK* ⎯ 単位 備考 ns *: tMCLK については「 (2) ソースクロック / マシンクロック」を参照してください。 tRSTL RST 0.2 VCC 96 0.2 VCC DS702-00015-2v0-J MB95810K シリーズ (4) パワーオンリセット (VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 電源立上り時間 電源断時間 記号 条件 tR tOFF 規格値 単位 最小 最大 ⎯ ⎯ 50 ms ⎯ 1 ⎯ ms tR 備考 電源投入までの待ち時間 tOFF 2.5 V VCC 0.2 V 0.2 V 0.2 V ( 注意事項 ) 電源電圧を急激に変化させると , パワーオンリセットが起動される場合があります。動作中に電源電圧を変 化させる場合は , 下図のように立上りの傾きを , 30 mV/ms 以下にしてください。 VCC 立上りの傾きを , 30 mV/ms 以下にしてください。 2.3 V ストップモードでの状態保持 VSS DS702-00015-2v0-J 97 MB95810K シリーズ (5) 周辺入力タイミング (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 周辺入力 “H” パルス幅 tILIH 周辺入力 “L” パルス幅 tIHIL 規格値 端子名 INT00 ~ INT07, INT10 ~ INT13, EC0, EC1, TI0, TRG0, TRG1 単位 最小 最大 2 tMCLK* ⎯ ns 2 tMCLK* ⎯ ns *: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 tILIH INT00~INT07, INT10~INT13, EC0, EC1, TI0, TRG0, TRG1 98 0.8 VCC tIHIL 0.8 VCC 0.2 VCC 0.2 VCC DS702-00015-2v0-J MB95810K シリーズ (6) LIN-UART タイミング サンプリングクロックの立上りエッジでサンプリングを行い *1, シリアルクロック遅延を禁止する場合 *2 (ESCR レジスタ : SCES ビット = 0, ECCR レジスタ : SCDE ビット = 0) (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 シリアルクロックサイクルタイム tSCYC SCK SCK↓ → SOT 遅延時間 tSLOVI SCK, SOT 条件 内部クロック動作 出力端子: CL = 80 pF + 1 TTL 規格値 単位 最小 最大 5 tMCLK*3 — ns −50 +50 ns tMCLK* + 80 — ns 有効 SIN → SCK↑ tIVSHI SCK, SIN SCK↑ → 有効 SIN ホールド時間 tSHIXI SCK, SIN 0 — ns シリアルクロック “L” パルス幅 tSLSH SCK 3 tMCLK*3−tR — ns シリアルクロック “H” パルス幅 tSHSL SCK tMCLK*3 + 10 — — 2 tMCLK* + 60 ns SCK↓ → SOT 遅延時間 tSLOVE SCK, SOT 有効 SIN → SCK↑ tIVSHE SCK, SIN SCK↑ → 有効 SIN ホールド時間 tSHIXE SCK, SIN 外部クロック動作 出力端子: CL = 80 pF + 1 TTL 3 ns 3 30 — ns tMCLK*3 + 30 — ns SCK 立下り時間 tF SCK — 10 ns SCK 立上り時間 tR SCK — 10 ns *1: 受信データのサンプリングをシリアルクロックの立上りで行うか , 立下りで行うかを選択する機能があります。 *2: シリアルクロック遅延機能は , シリアルクロックの出力信号を半クロック遅延させる機能です。 *3: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 DS702-00015-2v0-J 99 MB95810K シリーズ • 内部シフトクロックモード tSCYC 0.8 VCC SCK 0.2 VCC 0.2 VCC tSLOVI 0.8 VCC SOT 0.2 VCC tIVSHI tSHIXI 0.7 VCC 0.7 VCC SIN 0.3 VCC 0.3 VCC • 外部シフトクロックモード tSLSH tSHSL 0.8 VCC 0.8 VCC 0.8 VCC SCK 0.2 VCC tF 0.2 VCC tR tSLOVE 0.8 VCC SOT 0.2 VCC tIVSHE tSHIXE 0.7 VCC 0.7 VCC SIN 0.3 VCC 0.3 VCC 100 DS702-00015-2v0-J MB95810K シリーズ サンプリングクロックの立下りエッジでサンプリングを行い *1, シリアルクロック遅延を禁止する場合 *2 (ESCR レジスタ : SCES ビット = 1, ECCR レジスタ : SCDE ビット = 0) (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 シリアルクロックサイクルタイム tSCYC SCK↑ → SOT 遅延時間 tSHOVI 端子名 SCK SCK, SOT 単位 最小 最大 5 tMCLK*3 — ns −50 +50 ns — ns 0 — ns SCK 3 tMCLK*3 − tR — ns SCK tMCLK* + 10 — tIVSLI SCK, SIN SCK↓→ 有効 SIN ホールド時間 tSLIXI SCK, SIN シリアルクロック “H” パルス幅 tSHSL tSLSH 内部クロック動作 出力端子: CL = 80 pF + 1 TTL 規格値 tMCLK* + 80 有効 SIN → SCK↓ シリアルクロック “L” パルス幅 条件 SCK↑ → SOT 遅延時間 tSHOVE SCK, SOT 有効 SIN → SCK↓ tIVSLE SCK, SIN SCK↓→ 有効 SIN ホールド時間 tSLIXE SCK, SIN 3 3 外部クロック動作 出力端子: CL = 80 pF + 1 TTL ns — 2 tMCLK* + 60 ns 30 — ns tMCLK*3 + 30 — ns 3 SCK 立下り時間 tF SCK — 10 ns SCK 立上り時間 tR SCK — 10 ns *1: 受信データのサンプリングをシリアルクロックの立上りで行うか , 立下りで行うかを選択する機能があります。 *2: シリアルクロック遅延機能は , シリアルクロックの出力信号を半クロック遅延させる機能です。 *3: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 DS702-00015-2v0-J 101 MB95810K シリーズ • 内部シフトクロックモード tSCYC 0.8 VCC 0.8 VCC SCK 0.2 VCC tSHOVI 0.8 VCC SOT 0.2 VCC tIVSLI tSLIXI 0.7 VCC 0.7 VCC SIN 0.3 VCC 0.3 VCC • 外部シフトクロックモード tSHSL 0.8 VCC tSLSH 0.8 VCC SCK 0.2 VCC tR tF 0.2 VCC 0.2 VCC tSHOVE 0.8 VCC SOT 0.2 VCC tIVSLE tSLIXE 0.7 VCC 0.7 VCC SIN 0.3 VCC 0.3 VCC 102 DS702-00015-2v0-J MB95810K シリーズ サンプリングクロックの立上りエッジでサンプリングを行い *1, シリアルクロック遅延を許可する場合 *2 (ESCR レジスタ : SCES ビット = 0, ECCR レジスタ : SCDE ビット = 1) (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 シリアルクロックサイクルタイム tSCYC SCK SCK↑ → SOT 遅延時間 tSHOVI SCK, SOT 有効 SIN → SCK↓ tIVSLI SCK, SIN SCK↓→ 有効 SIN ホールド時間 tSLIXI SCK, SIN SOT → SCK↓ 遅延時間 tSOVLI SCK, SOT 規格値 条件 内部クロック動作 出力端子: CL = 80 pF + 1 TTL 単位 最小 最大 5 tMCLK*3 — ns −50 +50 ns tMCLK* + 80 — ns 0 — ns 3tMCLK*3 − 70 — ns 3 *1: 受信データのサンプリングをシリアルクロックの立上りで行うか , 立下りで行うかを選択する機能があります。 *2: シリアルクロック遅延機能は , シリアルクロックの出力信号を半クロック遅延させる機能です。 *3: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 tSCYC 0.8 VCC SCK 0.2 VCC SOT 0.8 VCC 0.8 VCC 0.2 VCC 0.2 VCC tIVSLI SIN DS702-00015-2v0-J 0.2 VCC tSHOVI tSOVLI tSLIXI 0.7 VCC 0.7 VCC 0.3 VCC 0.3 VCC 103 MB95810K シリーズ サンプリングクロックの立下りエッジでサンプリングを行い *1, シリアルクロック遅延を許可する場合 *2 (ESCR レジスタ : SCES ビット = 1, ECCR レジスタ : SCDE ビット = 1) (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 シリアルクロックサイクルタイム tSCYC SCK SCK↓ → SOT 遅延時間 tSLOVI SCK, SOT 有効 SIN → SCK↑ tIVSHI SCK, SIN SCK↑ → 有効 SIN ホールド時間 tSHIXI SCK, SIN SOT → SCK↑ 遅延時間 tSOVHI SCK, SOT 規格値 条件 内部クロック動作 出力端子: CL = 80 pF + 1 TTL 単位 最小 最大 5 tMCLK*3 — ns −50 +50 ns tMCLK* + 80 — ns 0 — ns 3tMCLK*3 − 70 — ns 3 *1: 受信データのサンプリングをシリアルクロックの立上りで行うか , 立下りで行うかを選択する機能があります。 *2: シリアルクロック遅延機能は , シリアルクロックの出力信号を半クロック遅延させる機能です。 *3: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 tSCYC 0.8 VCC SCK 0.8 VCC 0.2 VCC tSOVHI SOT 0.8 VCC 0.2 VCC 0.2 VCC tIVSHI SIN 104 tSLOVI 0.8 VCC tSHIXI 0.7 VCC 0.7 VCC 0.3 VCC 0.3 VCC DS702-00015-2v0-J MB95810K シリーズ (7) 低電圧検出 (VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 解除電圧 * 検出電圧 * ヒステリシス幅 記号 VDL+ VDL− VHYS 規格値 単位 最小 標準 最大 2.52 2.7 2.88 2.61 2.8 2.99 2.89 3.1 3.31 3.08 3.3 3.52 2.43 2.6 2.77 2.52 2.7 2.88 2.80 3 3.20 2.99 3.2 3.41 — — 100 mV 備考 V 電源上昇の場合 V 電源降下の場合 電源開始電圧 Voff — — 2.3 V 電源到達電圧 Von 4.9 — — V 電源電圧変化時間 ( 電源上昇の場合 ) tr 650 — — µs リセット解除信号が規格内 (VDL+) で発生 する電源の傾き 電源電圧変化時間 ( 電源降下の場合 ) tf 650 — — µs リセット検出信号が規格内 (VDL-) で発生 する電源の傾き リセット解除遅延時間 td1 — — 30 µs リセット検出遅延時間 td2 — — 30 µs LVD リセットしきい値電 圧遷移安定時間 tstb 10 — — µs *: LVD リセット回路制御レジスタ (LVDCC) により LVD リセットが許可された後 , 解除電圧と検出電圧は , 低電圧検出 リセット回路の LVD リセット電圧選択 ID レジスタ (LVDR) により選択できます。LVDCC レジスタと LVDR レジスタ の詳細については , 「New 8FX MB95810K シリーズハードウェアマニュアル」の「第 17 章 低電圧検出リセット回 路」を参照してください。 (続く) DS702-00015-2v0-J 105 MB95810K シリーズ (続き) VCC Von Voff 時間 tf tr VDL+ VHYS VDL- 内部リセット信号 時間 td2 106 td1 DS702-00015-2v0-J MB95810K シリーズ (8) I2C バスインタフェースタイミング (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 規格値 項目 記号 SCL クロック周波数 fSCL ( 反復 ) スタート条件ホールド時間 SDA ↓ → SCL ↓ tHD;STA 端子名 条件 標準モード 高速モード 最小 最大 最小 最大 0 100 0 400 kHz SCL, SDA 4.0 — 0.6 — µs SCL 単位 SCL クロック “L” 幅 tLOW SCL 4.7 — 1.3 — µs SCL クロック “H” 幅 tHIGH SCL 4.0 — 0.6 — µs ( 反復 ) スタート条件セットアップ時間 SCL ↑ → SDA ↓ tSU;STA SCL, SDA 4.7 — 0.6 — µs データホールド時間 SCL ↓ → SDA ↓↑ tHD;DAT SCL, SDA 0 3.45*2 0 0.9*3 µs データセットアップ時間 SDA ↓↑ → SCL ↑ tSU;DAT SCL, SDA 0.25 — 0.1 — µs ストップ条件セットアップ時間 SCL ↑ → SDA ↑ tSU;STO SCL, SDA 4 — 0.6 — µs tBUF SCL, SDA 4.7 — 1.3 — µs ストップ条件とスタート条件との間の バスフリー時間 R = 1.7 kΩ, C = 50 pF*1 *1: R, C はそれぞれ SCL, SDA ラインのプルアップ抵抗 , 負荷容量です。 *2: tHD;DAT の最大値は , デバイスが SCL 信号の “L” 区間 (tLOW) を延長していないときにのみ適用されます。 *3: 高速モード I2C バスデバイスを標準モード I2C バスシステムに使用できますが , 要求される条件 tSU;DAT ≧ 250 ns を満 足しなければなりません。 tWAKEUP SDA tLOW tHD;DAT tHIGH tHD;STA tBUF SCL tHD;STA tSU;DAT fSCL tSU;STA tSU;STO (続く) DS702-00015-2v0-J 107 MB95810K シリーズ (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 SCL クロック “L” 幅 tLOW SCL クロック “H” 幅 tHIGH SCL SCL 条件 規格値 *2 単位 備考 最小 最大 (2 + nm/2)tMCLK − 20 — ns マスタモード (nm/2)tMCLK − 20 (nm/2)tMCLK + 20 ns マスタモード START 条件 ホールド時間 tHD;STA SCL, SDA (-1 + nm/2)tMCLK − 20 (-1 + nm)tMCLK + 20 ns マスタモード 最大値は m, n = 1, 8 時に適用。 それ以外の設定は 最小値を適用。 STOP 条件 セットアップ時間 tSU;STO SCL, SDA (1 + nm/2)tMCLK − 20 (1 + nm/2)tMCLK + 20 ns マスタモード START 条件セット tSU;STA SCL, SDA アップ時間 (1 + nm/2)tMCLK − 20 (1 + nm/2)tMCLK + 20 ns マスタモード 「ストップ」条件と 「スタート」条件と の間のバスフリー 時間 データ ホールド時間 データ セットアップ時間 割込みクリアから SCL 立上りまでの セットアップ時間 tBUF SCL, SDA (2 nm + 4) tMCLK − 20 — ns tHD;DAT SCL, SDA 3 tMCLK − 20 — ns マスタモード ns マスタモード SCL の “L” が引き 延ばされていない と仮定した場合。 最小値は連続デー タの第 1 ビットに 適用。それ以外は 最大値を適用。 tSU;DAT SCL, SDA tSU;INT SCL R = 1.7 kΩ, (-2 + nm/2) tMCLK − 20 (-1 + nm/2) tMCLK + 20 C = 50 pF*1 (nm/2) tMCLK − 20 (1 + nm/2) tMCLK + 20 ns 最小値は 9th SCL↓ 時の割込みに適 用。最大値は 8th SCL↓ 時の割込み に適用。 SCL クロック “L” 幅 tLOW SCL 4 tMCLK − 20 — ns 受信の場合 SCL クロック “H” 幅 tHIGH SCL 4 tMCLK − 20 — ns 受信の場合 「スタート」条件 検出 tHD;STA SCL, SDA 2 tMCLK − 20 — ns 受信の場合 1 tMCLK の場合未検出 「ストップ」条件 検出 tSU;STO SCL, SDA 2 tMCLK − 20 — ns 受信の場合 1 tMCLK の場合未検出 「再スタート」条件 tSU;STA SCL, SDA 検出条件 2 tMCLK − 20 — ns 受信の場合 1 tMCLK の場合未検出 バスフリー時間 tBUF SCL, SDA 2 tMCLK − 20 — ns 受信の場合 データホールド 時間 tHD;DAT SCL, SDA 2 tMCLK − 20 — ns スレーブ送信 モードの場合 (続く) 108 DS702-00015-2v0-J MB95810K シリーズ (続き) (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 データセットアップ時間 tSU;DAT SCL, SDA データホールド時間 tHD;DAT SCL, SDA データセットアップ時間 tSU;DAT SCL, SDA SDA↓ → SCL↑ ( ウェイクアップ機能時 ) tWAKEUP SCL, SDA 条件 R = 1.7 kΩ, C = 50 pF*1 規格値 *2 単位 備考 最小 最大 tLOW − 3 tMCLK − 20 — ns スレーブ送信 モードの場合 0 — ns 受信の場合 tMCLK − 20 — ns 受信の場合 発振安定待ち時間 +2 tMCLK − 20 — ns *1: R, C はそれぞれ SCL, SDA ラインのプルアップ抵抗 , 負荷容量です。 *2: • tMCLK については ,「(2) ソースクロック / マシンクロック」を参照してください。 • m は I2C クロック制御レジスタ (ICCR0) の CS[4:3] ビットです。 • n は I2C クロック制御レジスタ (ICCR0) の CS[2:0] ビットです。 • I2C バスインタフェースの実際のタイミングは , マシンクロック (tMCLK) および ICCR0 レジスタの CS[4:0] にて設定 される m, n の値により決定されます。 • 標準モード : 0.9 MHz < tMCLK ( マシンクロック ) < 16.25 MHz の範囲で m, n の設定が可能です。 m, n の設定によっては , 下記のように使用できるマシンクロックが決まります。 (m, n) = (1, 8) : 0.9 MHz < tMCLK ≦ 1 MHz (m, n) = (1, 22), (5, 4), (6, 4), (7, 4), (8, 4) : 0.9 MHz < tMCLK ≦ 2 MHz (m, n) = (1, 38), (5, 8), (6, 8), (7, 8), (8, 8) : 0.9 MHz < tMCLK ≦ 4 MHz (m, n) = (1, 98), (5, 22), (6, 22), (7, 22) : 0.9 MHz < tMCLK ≦ 10 MHz (m, n) = (8, 22) : 0.9 MHz < tMCLK ≦ 16.25 MHz • 高速モード : 3.3 MHz < tMCLK ( マシンクロック ) < 16.25 MHz の範囲で m, n の設定が可能です。 m, n の設定によっては , 下記のように使用できるマシンクロックが決まります。 (m, n) = (1, 8) : 3.3 MHz < tMCLK ≦ 4 MHz (m, n) = (1, 22), (5, 4) : 3.3 MHz < tMCLK ≦ 8 MHz (m, n) = (1, 38), (6, 4), (7, 4), (8, 4) : 3.3 MHz < tMCLK ≦ 10 MHz (m, n) = (5, 8) : 3.3 MHz < tMCLK ≦ 16.25 MHz DS702-00015-2v0-J 109 MB95810K シリーズ (9) UART/SIO, シリアル入出力タイミング (VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 シリアルクロックサイクルタイム tSCYC UCK0 UCK ↓ → UO 時間 tSLOV UCK0, UO0 有効 UI → UCK ↑ tIVSH UCK0, UI0 UCK ↑ → 有効 UI ホールド 時間 tSHIX シリアルクロック “H” パルス幅 tSHSL シリアルクロック “L” パルス幅 規格値 条件 単位 最小 最大 4 tMCLK* — ns −190 +190 ns 2 tMCLK* — ns UCK0, UI0 2 tMCLK* — ns UCK0 4 tMCLK* — ns tSLSH UCK0 4 tMCLK* — ns UCK ↓ → UO 時間 tSLOV UCK0, UO0 — 190 ns 有効 UI → UCK ↑ tIVSH UCK0, UI0 2 tMCLK* — ns UCK ↑ → 有効 UI ホールド 時間 tSHIX UCK0, UI0 2 tMCLK* — ns 内部クロック動作 外部クロック動作 *: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 • 内部シフトクロックモード tSCYC 0.8 VCC UCK0 0.2 VCC 0.2 VCC tSLOV 0.8 VCC UO0 0.2 VCC tIVSH tSHIX 0.7 VCC 0.7 VCC UI0 0.3 VCC 0.3 VCC • 外部シフトクロックモード tSLSH tSHSL 0.8 VCC 0.8 VCC UCK0 0.2 VCC 0.2 VCC tSLOV 0.8 VCC UO0 0.2 VCC tIVSH tSHIX 0.7 VCC 0.7 VCC UI0 0.3 VCC 0.3 VCC 110 DS702-00015-2v0-J MB95810K シリーズ (10)コンパレータタイミング (VCC = 2.88 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 端子名 規格値 単位 備考 最小 標準 最大 電圧範囲 CMP0_P, CMP0_N, CMP1_P, CMP1_N 0 — VCC − 1.3 V オフセット電圧 CMP0_P, CMP0_N, CMP1_P, CMP1_N -15 — +15 mV 遅延時間 CMP0_O, CMP1_O — 650 1200 ns オーバードライブ 5 mV — 140 420 ns オーバードライブ 50 mV パワーダウン遅延 CMP0_O, CMP1_O — — 1200 ns パワーダウンリカバリ PD: 1 → 0 パワーアップ安定待ち 時間 CMP0_O, CMP1_O — — 1200 ns パワーアップにおける出力安定時間 DS702-00015-2v0-J 111 MB95810K シリーズ (11)コンパレータ用 BGR (VCC = 2.88 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 パワーアップ安定待ち 時間 出力電圧 112 規格値 単位 最小 標準 最大 — — — 150 µs VBGR 1.1495 1.21 1.2705 V 備考 負荷 : 10 pF DS702-00015-2v0-J MB95810K シリーズ 5. A/D コンバータ (1) A/D コンバータ電気的特性 (AVCC = VCC = 2.7 V ~ 5.5 V, AVSS = VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 分解能 総合誤差 直線性誤差 — 微分直線性誤差 規格値 単位 最小 標準 最大 — — 10 bit −3 — +3 LSB −2.5 — +2.5 LSB −1.9 — +1.9 LSB 備考 ゼロトランジション 電圧 V0T AVSS − 7.2 LSB AVSS + 0.5 LSB AVSS + 8.2 LSB V フルスケールトランジ ション電圧 VFST AVR − 6.2 LSB AVR − 1.5 LSB AVR + 9.2 LSB V — 3 — 10 µs 2.7 V ≦ AVCC ≦ 5.5 V 2.7 V ≦ AVcc ≦ 5.5 V, 外部インピーダンス < 3.3 kΩ と外部抵抗 = 10 pF の場合 コンペア時間 サンプリング時間 — 0.941 — ¥ µs アナログ入力電流 IAIN − 0.3 — + 0.3 µA アナログ入力電圧 VAIN AVSS — AVR V — AVCC − 0.1 — AVCC V 基準電圧 DS702-00015-2v0-J AVR 端子に印加された 電圧 113 MB95810K シリーズ (2) A/D コンバータの注意事項 • アナログ入力の外部インピーダンスとサンプリング時間について MB95810K シリーズの A/D コンバータはサンプルホールド付きのものです。外部インピーダンスが高くサンプリング 時間を十分に確保できない場合は , 内部サンプルホールド用コンデンサに十分にアナログ電圧が充電されず , A/D 変換 精度に影響を及ぼします。したがって , A/D 変換精度規格を満たすために , 外部インピーダンスと最小サンプリング時 間の関係から , サンプリング時間を最小値より長くなるようにレジスタ値と動作周波数を調整するか , 外部インピー ダンスを下げて使用してください。また , サンプリング時間を十分に確保できない場合は , アナログ入力端子に 0.1 µF 程度のコンデンサを接続してください。 • アナログ入力等価回路 アナログ入力 コンパレータ R C サンプリング時: ON VCC 4.5 V ≦ AVCC ≦ 5.5 V 2.7 V ≦ AVCC < 4.5 V R 1.45 kΩ (最大) C 14.89 pF (最大) 14.89 pF (最大) 2.7 kΩ (最大) (注意事項) 数値は参考値です。 • 外部インピーダンスと最小サンプリング時間の関係 [外部インピーダンス = 0 kΩ ~ 100 kΩ] 外部インピーダンス [kΩ] 100 80 60 40 20 0 0 2 4 6 8 10 12 14 16 18 20 最小サンプリング時間 [μs] [外部インピーダンス = 0 kΩ ~ 20 kΩ] 外部インピーダンス [kΩ] 20 15 10 5 0 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 最小サンプリング時間 [μs] (注意事項) 外部抵抗 = 10 pF • A/D 変換誤差について |AVR − AVSS| が小さくなるに従って , A/D 変換の誤差は大きくなります。 114 DS702-00015-2v0-J MB95810K シリーズ (3) A/D コンバータの用語の定義 • 分解能 A/D コンバータにより識別可能なアナログ変化を示します。 10 ビットなら , アナログ電圧を 210 = 1024 の部分に分解可能です。 • 直線性誤差 ( 単位 : LSB) デバイスのゼロトランジション点 (“00 0000 0000” ← → “00 0000 0001”) と , 同じデバイスのフルスケールトランジショ ン点 (“11 1111 1111” ← → “11 1111 1110”) とを結んだ直線と , 実際の変換値との誤差がどの程度かを示します。 • 微分直線性誤差 ( 単位:LSB) 出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差がどの程度かを示します。 • 総合誤差 ( 単位 : LSB) 実際の値と理論値との差を示し , ゼロトランジション誤差 / フルスケールトランジション誤差 / 直線性誤差 / 量子誤差 および雑音に起因する誤差です。 理想入出力特性 0x3FF 総合誤差 0x3FF VFST 0x3FE 2 LSB 0x3FD デジタル出力 デジタル出力 0x3FE 0x004 0x003 V0T 実際の変換特性 0x3FD {1 LSB × (N-1) + 0.5 LSB} 0x004 VNT 0x003 1 LSB 0x002 実際の変換特性 0x002 0x001 0x001 理想特性 0.5 LSB AVR AVSS AVR アナログ入力 1 LSB = AVR − AVSS 1024 AVSS アナログ入力 (V) デジタル出力 = N の総合誤差 VNT − {1 LSB × (N − 1) + 0.5 LSB} 1 LSB [LSB] N : A/D コンバータデジタル出力値 VNT : デジタル出力が 0x(N − 1) から 0xN に遷移する電圧 (続く) DS702-00015-2v0-J 115 MB95810K シリーズ (続き) フルスケールトランジション誤差 ゼロトランジション誤差 理想特性 0x004 実際の変換特性 0x3FF 実際の変換特性 デジタル出力 デジタル出力 0x003 0x002 実際の変換特性 理想特性 0x3FE 0x3FD 0x001 実際の変換特性 V0T ( 実測値 ) 0x3FC AVR AVSS AVR アナログ入力 微分直線性誤差 理想特性 実際の変換特性 0x(N+1) {1 LSB × N + V0T} 実際の変換特性 デジタル出力 0x3FD VFST ( 実測値 ) VNT 0x004 実際の変換特性 デジタル出力 0x3FE AVSS アナログ入力 直線性誤差 0x3FF VFST ( 実測値 ) V(N+1)T 0xN VNT 0x(N-1) 0x003 0x002 0x001 実際の変換特性 理想特性 0x(N-2) V0T ( 実測値 ) AVR AVR AVSS アナログ入力 デジタル出力 N の直線性誤差 = AVSS アナログ入力 VNT − {1 LSB × N + V0T} 1 LSB デジタル出力 N の微分直線性誤差 = V (N + 1)T − VNT 1 LSB −1 N: A/D コンバータデジタル出力値 VNT: デジタル出力が 0x(N − 1) から 0xN に遷移する電圧 V0T ( 理想値 ) = AVR + 0.5 LSB [V] VFST ( 理想値 ) = AVSS − 2 LSB [V] 116 DS702-00015-2v0-J MB95810K シリーズ 6. フラッシュメモリ書込み / 消去特性 項目 規格値 単位 備考 最小 標準 最大 セクタ消去時間 (2 K バイトセクタ ) — 0.3*1 1.6*2 s 消去前 “0x00” 書込み時間は除きます。 セクタ消去時間 (32 K バイトセクタ ) — 0.6*1 3.1*2 s 消去前 “0x00” 書込み時間は除きます。 バイト書込み時間 — 17 272 µs システムレベルのオーバヘッド時間は除 きます。 100000 — — cycle 2.4 — 5.5 V 20*3 — — 10*3 — — 5*3 — — 書込み / 消去サイクル 書込み / 消去時の電源電圧 フラッシュメモリデータ保持時間 平均 TA = +85 °C, 書込み / 消去サイクルが 1000 回以下の場合 year 平均 TA = +85 °C, 書込み / 消去サイクルが 1001 回以上 , 10000 回以下の場合 平均 TA = +85 °C, 書込み / 消去サイクルが 10001 回以上の場合 *1: VCC = 5.5 V, TA = +25 °C, 0 サイクル *2: VCC = 2.4 V, TA = +85 °C, 100000 サイクル *3: テクノロジ信頼性評価結果からの換算値です ( アレニウスの式を使用し , 高温加速試験結果を平均温度 +85 °C へ換算 しています ) 。 DS702-00015-2v0-J 117 MB95810K シリーズ ■ 特性例 • 電源電流・温度特性 ICC − VCC TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) メインクロックモード , 外部クロック動作時 ICC − TA VCC = 5.5 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) メインクロックモード , 外部クロック動作時 20 20 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 15 ICC[mA] ICC[mA] 15 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 10 10 5 5 0 0 2 3 4 5 6 −50 7 0 VCC[V] ICCS − VCC TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) メインスリープモード , 外部クロック動作時 +150 10 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 8 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 8 6 ICCS[mA] ICCS[mA] +100 ICCS − TA VCC = 5.5 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) メインスリープモード , 外部クロック動作時 10 4 6 4 2 2 0 0 2 3 4 5 6 −50 7 0 VCC[V] +50 +100 +150 TA[°C] ICCL − VCC TA = +25 °C, FMPL = 16 kHz (2 分周 ) サブクロックモード , 外部クロック動作時 ICCL − TA VCC = 5.5 V, FMPL = 16 kHz (2 分周 ) サブクロックモード , 外部クロック動作時 100 100 80 80 60 60 ICCL[μA] ICCL[μA] +50 TA[°C] 40 40 20 25 0 0 2 3 4 5 VCC[V] 6 7 −50 0 +50 +100 +150 TA[°C] (続く) 118 DS702-00015-2v0-J MB95810K シリーズ ICCLS − TA VCC = 5.5 V, FMPL = 16 kHz (2 分周 ) サブスリープモード , 外部クロック動作時 80 80 70 70 60 60 50 50 ICCLS[μA] ICCLS[μA] ICCLS − VCC TA = +25 °C, FMPL = 16 kHz (2 分周 ) サブスリープモード , 外部クロック動作時 40 30 40 30 20 20 10 10 0 0 2 3 4 5 6 −50 7 0 VCC[V] +100 +150 ICCT − TA VCC = 5.5 V, FMPL = 16 kHz (2 分周 ) 時計モード , 外部クロック動作時 80 80 70 70 60 60 50 50 ICCT[μA] ICCT[μA] ICCT − VCC TA = +25 °C, FMPL = 16 kHz (2 分周 ) 時計モード , 外部クロック動作時 40 40 30 30 20 20 10 10 0 0 2 3 4 5 6 −50 7 0 VCC[V] +50 +100 +150 TA[°C] ICCTS − VCC TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) タイムベースタイマモード , 外部クロック動作時 ICCTS − TA VCC = 5.5 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) タイムベースタイマモード , 外部クロック動作時 1.4 1.4 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 1.0 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 1.2 1.0 ICCTS[mA] 1.2 ICCTS[mA] +50 TA[°C] 0.8 0.6 0.8 0.6 0.4 0.4 0.2 0.2 0.0 0.0 2 3 4 5 VCC[V] 6 7 −50 0 +50 +100 +150 TA[°C] (続く) DS702-00015-2v0-J 119 MB95810K シリーズ ICCH − TA VCC = 5.5 V, FMPL = ( 停止 ) サブストップモード , 外部クロック停止時 20 20 15 15 ICCH[μA] ICCH[μA] ICCH − VCC TA = +25 °C, FMPL = ( 停止 ) サブストップモード , 外部クロック停止時 10 10 5 5 0 0 1 2 3 4 5 6 −50 7 0 VCC[V] +100 +150 ICCMCR − TA VCC = 5.5 V, FMP = 4 MHz ( 分周なし ) メイン CR クロックモード 20 20 15 15 ICCMCR[mA] ICCMCR[mA] ICCMCR − VCC TA = +25 °C, FMP = 4 MHz ( 分周なし ) メイン CR クロックモード 10 10 5 5 0 0 2 3 4 5 6 −50 7 0 VCC[V] +50 +100 +150 TA[°C] ICCMPLL − VCC TA = +25 °C, FMP = 16 MHz (PLL 逓倍率 : 4) メイン CR PLL クロックモード ICCMPLL − TA VCC = 5.5 V, FMP = 16 MHz (PLL 逓倍率 : 4) メイン CR PLL クロックモード 10 10 8 8 6 6 ICCMPLL[mA] ICCMPLL[mA] +50 TA[°C] 4 2 4 2 0 0 1 2 3 4 VCC[V] 5 6 7 −50 0 +50 +100 +150 TA[°C] (続く) 120 DS702-00015-2v0-J MB95810K シリーズ (続き) ICCSCR − TA VCC = 5.5 V, FMPL = 50 kHz (2 分周 ) サブ CR クロックモード 200 200 150 150 ICCSCR[μA] ICCSCR[μA] ICCSCR − VCC TA = +25 °C, FMPL = 50 kHz (2 分周 ) サブ CR クロックモード 100 50 100 50 0 0 2 3 4 5 VCC[V] DS702-00015-2v0-J 6 7 −50 0 +50 +100 +150 TA[°C] 121 MB95810K シリーズ • 入力電圧特性 VIHI − VCC および VILI − VCC TA = +25 °C VIHS − VCC および VILS − VCC TA = +25 °C 5 5 VIHI VILI VIHS VILS 4 3 3 VIHI/VILI[V] VIHS/VILS[V] 4 2 1 2 1 0 0 2 3 4 5 6 7 2 3 VCC[V] 4 5 6 7 VCC[V] VIHM − VCC および VILM − VCC TA = +25 °C 5 VIHM VILM VIHM/VILM[V] 4 3 2 1 0 2 3 4 5 6 7 VCC[V] 122 DS702-00015-2v0-J MB95810K シリーズ • 出力電圧特性 (VCC − VOH2) − IOH TA = +25 °C 2.0 2.0 1.8 1.8 1.6 1.6 1.4 1.4 VCC − VOH2[V] VCC − VOH1[V] (VCC − VOH1) − IOH TA = +25 °C 1.2 1.0 0.8 1.2 1.0 0.8 0.6 0.6 0.4 0.4 0.2 0.2 0.0 0.0 0 −1 −2 −3 −4 −5 −6 −7 −8 −9 −10 −11 −12 −13 −14 −15 0 −1 −2 −3 −4 −5 −6 −7 −8 −9 −10 −11 −12 −13 −14 −15 IOH[mA] IOH[mA] VCC = 2.4 V VCC = 2.7 V VCC = 3.0 V VCC = 3.5 V VCC = 4.0 V VCC = 4.5 V VCC = 5.0 V VCC = 5.5 V VCC = 2.4 V VCC = 2.7 V VCC = 3.0 V VCC = 3.5 V VCC = 4.0 V VCC = 4.5 V VCC = 5.0 V VCC = 5.5 V VOL1 − IOL TA = +25 °C VOL2 − IOL TA = +25 °C 1.0 2.0 1.8 1.6 0.8 1.4 0.6 VOL2[V] VOL1[V] 1.2 1.0 0.4 0.8 0.6 0.4 0.2 0.2 0.0 0.0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 IOL[mA] VCC = 2.4 V VCC = 2.7 V VCC = 3.0 V VCC = 3.5 V VCC = 4.0 V VCC = 4.5 V VCC = 5.0 V VCC = 5.5 V DS702-00015-2v0-J 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 IOL[mA] VCC = 2.4 V VCC = 2.7 V VCC = 3.0 V VCC = 3.5 V VCC = 4.0 V VCC = 4.5 V VCC = 5.0 V VCC = 5.5 V 123 MB95810K シリーズ • プルアップ特性 RPULL − VCC TA = +25 °C 200 RPULL[kΩ] 150 100 50 0 2 3 4 5 6 VCC[V] 124 DS702-00015-2v0-J MB95810K シリーズ ■ オーダ型格 型格 パッケージ MB95F814KNPMC1-G-SNE2 MB95F816KNPMC1-G-SNE2 MB95F818KNPMC1-G-SNE2 プラスチック・LQFP, 64 ピン (FPT-64P-M38) MB95F814KNPMC-G-SNE2 MB95F816KNPMC-G-SNE2 MB95F818KNPMC-G-SNE2 プラスチック・LQFP, 64 ピン (FPT-64P-M39) DS702-00015-2v0-J 125 MB95810K シリーズ ■ パッケージ・外形寸法図 プラスチック・LQFP, 64 ピン リードピッチ 0.50 mm パッケージ幅× パッケージ長さ 10.00 mm × 10.00 mm リード形状 ガルウィング リード曲げ方向 正曲げ 封止方法 プラスチックモールド 取付け高さ 1.70 mm Max. 質量 0.32 g (FPT-64P-M38) プラスチック・LQFP, 64 ピン (FPT-64P-M38) 注 1)* 印寸法はレジン残りを含まず。 注 2)端子幅および端子厚さはメッキ厚を含む。 注 3)端子幅はタイバ切断残りを含まず。 12.00±0.20(.472±.008)SQ 0.145±0.055 (.006±.002) *10.00±0.10(.394±.004)SQ 48 33 Details of "A" part 32 49 +0.20 0.08(.003) 1.50 –0.10 (Mounting height) +.008 .059 –.004 0.25(.010) 0~8° INDEX 1 0.22±0.05 (.009±.002) 0.10±0.10 (.004±.004) (Stand off) "A" 16 0.50(.020) C 0.50±0.20 (.020±.008) 0.60±0.15 (.024±.006) 17 64 0.08(.003) M 2010 FUJITSU SEMICONDUCTOR LIMITED F64038S-c-1-2 単位:mm (inches) 注意:括弧内の値は参考値です。 最新の外形寸法図については , 下記 URL にてご確認ください。 http://edevice.fujitsu.com/package/jp-search/ (続く) 126 DS702-00015-2v0-J MB95810K シリーズ (続き) プラスチック・LQFP, 64 ピン リードピッチ 0.65 mm パッケージ幅× パッケージ長さ 12.00 mm × 12.00 mm リード形状 ガルウィング 封止方法 プラスチックモールド 取付け高さ 1.70 mm Max. 質量 0.47 g (FPT-64P-M39) プラスチック・LQFP, 64 ピン (FPT-64P-M39) 注 1)端子幅および端子厚さはメッキ厚を含む。 14.00±0.20(.551±.008)SQ 12.00±0.10(.472±.004)SQ 48 0.145±0.055 (.006±.002) 33 Details of "A" part 49 32 +0.20 1.50 –0.10 +.008 .059 –.004 0.10(.004) INDEX 0.50±0.20 (.020±.008) 64 17 1 C 0.32±0.05 (.013±.002) 0.10±0.10 (.004±.004) 0.25(.010)BSC 0.60±0.15 (.024±.006) 16 0.65(.026) 0~8˚ "A" 0.13(.005) M 2010-2011 FUJITSU SEMICONDUCTOR LIMITED HMbF64-39Sc-2-2 単位:mm (inches) 注意:括弧内の値は参考値です。 最新の外形寸法図については , 下記 URL にてご確認ください。 http://edevice.fujitsu.com/package/jp-search/ DS702-00015-2v0-J 127 MB95810K シリーズ ■ 本版での主な変更内容 変更箇所は , 本文中のページ左側の│によって示しています。 ページ 17 場所 変更内容 ■ 端子接続について • DBG 端子 「• DBG 端子」の内容を変更 • RST 端子 「• RST 端子」の内容を変更 18 • C 端子 以下の記述を訂正 VCC 端子のバイパスコンデンサは , CS より大きい容量値のコンデンサを使用 してください。 → VCC 端子のバイパスコンデンサは CS 以上の容量値のコンデンサを使用して ください。 76 ■ I/O ポート 以下の記述を追加 11.ポート F 端子を兼用する周辺機能においては , その出力を禁止してください。 (4) ポート F の動作 • 入力ポートとしての動 作 79 12.ポート G 以下の記述を追加 (4) ポート G の動作 端子を兼用する周辺機能においては , その出力を禁止してください。 • 入力ポートとしての動 作 86 ■ 電気的特性 2. 推奨動作条件 項目「バイパスコンデンサ」の注記にある以下の記述を訂正 VCC 端子のバイパスコンデンサは CS より大きい容量値のコンデンサを使用 してください。 → VCC 端子のバイパスコンデンサは CS 以上の容量値のコンデンサを使用して ください。 「• DBG/RST/C 端子配列図」の注記を変更 87 3. 直流規格 項目「入力リーク電流 (Hi-Z 出力リーク電流 )」の備考を変更 プルアップ抵抗が禁止されている場合 → 内部プルアップ抵抗が禁止されている場合 項目「プルアップ抵抗」を「内部プルアップ抵抗」に改名 項目「内部プルアップ抵抗」の備考を変更 プルアップ抵抗が許可されている場合 → 内部プルアップ抵抗が許可されている場合 91 128 4. 交流規格 (1) クロックタイミング 項目「入力クロックの立上り時間と立下り時間」の端子名を訂正 X0 → X0, X0A X0, X1 → X0, X1, X0A, X1A DS702-00015-2v0-J MB95810K シリーズ MEMO DS702-00015-2v0-J 129 MB95810K シリーズ MEMO 130 DS702-00015-2v0-J MB95810K シリーズ MEMO DS702-00015-2v0-J 131 MB95810K シリーズ 富士通セミコンダクター株式会社 〒 222-0033 神奈川県横浜市港北区新横浜 2-10-23 野村不動産新横浜ビル http://jp.fujitsu.com/fsl/ 電子デバイス製品に関するお問い合わせ先 0120-198-610 受付時間 : 平日 9 時~ 17 時 ( 土・日・祝日 , 年末年始を除きます ) 携帯電話・PHS からもお問い合わせができます。 ※ 電話番号はお間違えのないよう , お確かめのうえおかけください。 本資料の記載内容は , 予告なしに変更することがありますので , 製品のご購入やご使用などのご用命の際は、当社営業窓口にご確認ください。 本資料に記載された動作概要や応用回路例などの情報は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を 保証するものではありません。したがって , お客様の機器の設計においてこれらを使用する場合は、お客様の責任において行ってください。これらの 使用に起因する損害などについては , 当社はその責任を負いません。 本資料は、本資料に記載された製品および動作概要・回路図を含む技術情報について , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその 他の権利の使用権または実施権を許諾するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができるこ との保証を行うものではありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害などについて , 当社はその責任 を負いません。 本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 直接生命・身体に対する重大な危険性を伴う用途(原子力施設における 核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵器システムにおけるミサイル発 射制御など), または極めて高い信頼性が要求される用途(海底中継器 , 宇宙衛星など)に使用されるよう設計・製造されたものではありません。し たがって , これらの用途へのご使用をお考えのお客様は , 必ず事前に当社営業窓口までご相談ください。ご相談なく使用されたことにより発生した損 害などについては , 当社は責任を負いません。 半導体デバイスには、ある確率で故障や誤動作が発生します。本資料に記載の製品を含め当社半導体デバイスをご使用いただく場合は、当社半導体 デバイスに故障や誤動作が発生した場合も , 結果的に人身事故 , 火災事故 , 社会的な損害などを生じさせないよう , お客様の責任において , 装置の冗長 設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。 本資料に記載された製品および技術情報を輸出または非居住者に提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規などの規制 をご確認の上 , 必要な手続きをおとりください。 本資料に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。 編集 プロモーション推進部