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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
DATA SHEET
DS702-00013-0v02-J
8 ビット・マイクロコントローラ
New 8FX MB95850K/860K/870K シリーズ
MB95F856K/F866K/F876K
■ 概要
MB95850K/860K/870K シリーズは , コンパクトな命令体系に加えて , 豊富な周辺機能を内蔵した汎用ワンチップマイ
クロコントローラです。
■ 特長
• F2MC®-8FX CPU コア
コントローラに最適な命令体系
• 乗除算命令
• 16 ビット演算
• ビットテストによるブランチ命令
• ビット操作命令など
( 注意事項 ) F2MC は FUJITSU Flexible Microcontroller の略で , 富士通セミコンダクター株式会社の登録商標です。
• クロック
• 選択可能なメインクロックソース
- メイン 発振クロック ( 最大 16.25 MHz, 最大マシンクロック周波数 : 8.125 MHz)
- 外部クロック ( 最大 32.5 MHz, 最大マシンクロック周波数 : 16.25 MHz）
- メイン CR クロック (4 MHz ±2%)
- メイン CR PLL クロック
- PLL 逓倍率が 2 の場合 , メイン CR PLL クロックの周波数は 8 MHz ±2% になります。
- PLL 逓倍率が 2.5 の場合 , メイン CR PLL クロックの周波数は 10 MHz ±2% になります。
- PLL 逓倍率が 3 の場合 , メイン CR PLL クロックの周波数は 12 MHz ±2% になります。
- PLL 逓倍率が 4 の場合 , メイン CR PLL クロックの周波数は 16 MHz ±2% になります。
• 選択可能なサブクロックソース
- サブ発振 クロック (32.768 kHz)
- 外部クロック (32.768 kHz)
- サブ CR クロック ( 標準：100 kHz, 最小 : 50 kHz, 最大：150 kHz)
( 続く )
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
http://edevice.fujitsu.com/micom/jp-support/
Copyright©2012-2013 FUJITSU SEMICONDUCTOR LIMITED All rights reserved
2013.1
MB95850K/860K/870K シリーズ
• タイマ
• 8/16 ビット複合タイマ
- MB95F856K: 1 チャネル
- MB95F866K/F876K: 2 チャネル
• 8/16 ビット PPG
- MB95F856K: 1 チャネル
- MB95F866K: 2 チャネル
- MB95F876K: 3 チャネル
• タイムベースタイマ × 1 チャネル
• 時計カウンタ × 1 チャネル
• 時計プリスケーラ × 1 チャネル
• UART/SIO × 1 チャネル
• 全二重ダブルバッファ
• クロック非同期 (UART) のシリアルデータ転送およびクロック同期 (SIO) のシリアルデータ転送が可能
• I2C バスインタフェース × 1 チャネル
• ウェイクアップ機能内蔵
• 外部割込み
• MB95F856K: 6 チャネル
• MB95F866K: 8 チャネル
• MB95F876K: 10 チャネル
• エッジ検出による割込み ( 立上りエッジ , 立下りエッジおよび両エッジから選択可能 )
• 各種の低消費電力 ( スタンバイ ) モードからの解除としても使用可能
• 8/10 ビット A/D コンバータ
• MB95F856K: 4 チャネル
• MB95F866K: 6 チャネル
• MB95F876K: 8 チャネル
• 8 ビットまたは 10 ビット分解能の選択可能
• 低消費電力 ( スタンバイ ) モード
スタンバイモードは下記の 4 つあります。
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
各スタンバイモードにおいて , さらにノーマルスタンバイモードとディープスタンバイモードが選択できます。
• I/O ポート
• MB95F856K ( ポート数 : 21)
- 汎用入出力ポート (CMOS I/O)
: 17 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 4 本
• MB95F866K ( ポート数 : 29)
- 汎用入出力ポート (CMOS I/O)
: 25 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 4 本
• MB95F876K ( ポート数 : 45)
- 汎用入出力ポート (CMOS I/O)
: 41 本
- 汎用入出力ポート (N-ch オープンドレイン ) : 4 本
• オンチップデバッグ
• 1 線式シリアル制御
• シリアル書込みサポート ( 非同期モード )
• ハードウェア / ソフトウェアウォッチドッグタイマ
• ハードウェアウォッチドッグタイマ内蔵
• ソフトウェアウォッチドッグタイマ内蔵
• パワーオンリセット
• 電源が投入されると , パワーオンリセットが発生します。
• 低電圧検出リセット回路
• 低電圧検出機能内蔵 ( 検出・解除電圧を 4 種類から選択可能 )
• コンパレータ × 1 チャネル
• 専用 BGR 内蔵
• コンパレータ基準電圧を BGR 電圧とコンパレータ端子から選択可能
• クロックスーパバイザカウンタ
• クロックスーパバイザカウンタ内蔵
• デュアルオペレーションフラッシュメモリ
• 書込み / 消去動作・読込み動作は , 異なったバンク ( 上位バンク / 下位バンク ) で同時に行えます。
( 続く )
2
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
• フラッシュメモリセキュリティ機能
• フラッシュメモリ内容を保護
• タッチセンサ (TS)
• 隣接チャネル干渉抑制機能 (APIS™)
• 3 つの APIS モード : APIS モード 1, APIS モード 2, APIS モード 3
• 自動インピーダンス補正機能 (AIC™)
• ダイレクト出力 (DIO) 機能
( 注意事項 ) APIS™ および AIC™ は韓国 ATLab, Inc. の商標です。
• ビープ出力ユニット × 1 チャネル
DS702-00013-0v02-J
3
MB95850K/860K/870K シリーズ
■ 品種構成
品種
MB95F856K
項目
分類
クロックスーパ
バイザカウンタ
MB95F866K
MB95F876K
フラッシュメモリ品
メインクロックとサブクロックの発振を監視
フラッシュ
メモリ 容量
36 K バイト
RAM 容量
1 K バイト
パワーオン
リセット
あり
低電圧検出
リセット
あり
リセット入力
ソフトウェア選択
基本命令数
命令ビット長
命令長
データビット長
最小命令実行時間
割込み処理時間
: 136 命令
: 8 ビット
: 1 ～ 3 バイト
: 1, 8, 16 ビット長
: 61.5 ns ( マシンクロック周波数 = 16.25 MHz )
: 0.6 µs ( マシンクロック周波数 = 16.25 MHz )
CPU 機能
•
•
•
•
•
•
汎用入出力
• I/O ポート
: 21 本 • I/O ポート
: 29 本 • I/O ポート
: 45 本
• CMOS I/O
: 17 本 • CMOS I/O
: 25 本 • CMOS I/O
: 41 本
• N-ch オープンドレイン : 4 本 • N-ch オープンドレイン : 4 本 • N-ch オープンドレイン : 4 本
タイムベース
タイマ
インターバル時間 : 0.256 ms ～ 8.3 s ( 外部クロック周波数 = 4 MHz)
ハードウェア /
ソフトウェア
ウォッチドッグ
タイマ
ワイルド
レジスタ
8/10 ビット
A/D コンバータ
• リセット発生周期
メイン発振クロック 10 MHz 時：105 ms ( 最小 )
• サブ CR クロックをソフトウェアウォッチドッグタイマのソースクロックとして使用可能
3 バイト分のデータ置換え可能
4 チャネル
1 チャネル
8/16 ビット
複合タイマ
6 チャネル
8 チャネル
8 ビットまたは 10 ビット分解能の選択が可能
•
•
•
•
2 チャネル
2 チャネル
タイマは 8 ビットタイマ × 2 チャネル , または 16 ビットタイマ × 1 チャネルとして構成可能
インターバルタイマ機能 , PWC 機能 , PWM 機能およびインプットキャプチャ機能内蔵
カウントクロック：内部クロック (7 種類 ) および外部クロックから選択可能
方形波出力可能
6 チャネル
8 チャネル
10 チャネル
外部割込み
• エッジ検出による割込み ( 立上りエッジ , 立下りエッジまたは両エッジから選択可能 )
• スタンバイモードからの解除としても使用可能
オンチップ
デバッグ
• 1 線式シリアル制御
• シリアル書込みをサポート ( 非同期モード )
1 チャネル
UART/SIO
•
•
•
•
•
UART/SIO でのデータ転送可能
全二重ダブルバッファ, 可変データ長 (5/6/7/8 ビット ), ボーレートジェネレータ内蔵 , エラー検出機能
NRZ 方式転送フォーマット
LSB ファースト / MSB ファーストのデータ転送が使用可能
クロック非同期 (UART) またはクロック同期 (SIO) のシリアルデータ転送が使用可能
( 続く )
4
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
品種
MB95F856K
項目
MB95F866K
MB95F876K
1 チャネル
I C バスインタ
フェース
2
• マスタ / スレーブ送受信
• バスエラー機能 , アービトレーション機能 , 転送方向検出機能 , ウェイクアップ機能 , スタートコン
ディションの繰返し発生および検出機能
1 チャネル
8/16 ビット PPG
2 チャネル
• 各チャネルにつき 8 ビットタイマ × 2 チャネルまたは , 16 ビットタイマ × 1 チャネルとして使用可能
• カウンタ動作クロック : 8 種類のクロックソースから選択可能
5 チャネル
タッチセンサ
(TS)
3 チャネル
•
•
•
•
8 チャネル
12 チャネル
2 種類の割込み : 汎用の GINT とタッチ検出の TINT
タッチの強度データの分解能 : 8 ビット (256 ステップ )
ダイレクトタッチ出力として 5 本の DIO 端子を内蔵
触感をフィードバックするビープ生成
ビープ出力
ユニット
ビープ出力ユニットはソフトウェアまたは TS により起動できます。
時計カウンタ
• カウントクロック：時計プリスケーラの 8 種類のクロックソースから選択可能
• カウンタ値は 0 から 63 まで設定可能 ( クロックソースを 1 秒に , カウンタ値を 60 に設定した場合 ,
1 分間カウント可能 )
時計
プリスケーラ
8 種類のインターバル時間から選択可能
コンパレータ
フラッシュ
メモリ
1 チャネル
基準電圧は BGR 電圧とコンパレータ端子から選択できます。
• 自動プログラミング (Embedded Algorithm) および書込み / 消去 / 消去一時停止 / 消去再開コマンドを
サポート
• アルゴリズム完了を示すフラグ
• フラッシュメモリの内容を保護するフラッシュセキュリティ機能
書込み / 消去回数
データ保持時間
1000
10000
100000
20 年間
10 年間
5 年間
スタンバイ
モード
スタンバイモードは下記の 4 つあります。
• ストップモード
• スリープモード
• 時計モード
• タイムベースタイマモード
各スタンバイモードにおいて , さらにノーマルスタンバイモードとディープスタンバイモードが選択
できます。
パッケージ
FPT-24P-M10
FPT-24P-M34
FPT-32P-M30
FPT-48P-M49
FPT-52P-M02
DS702-00013-0v02-J
5
MB95850K/860K/870K シリーズ
■ パッケージと品種対応
品種
MB95F856K
MB95F866K
MB95F876K
FPT-24P-M10
○
X
X
FPT-24P-M34
○
X
X
FPT-32P-M30
X
○
X
FPT-48P-M49
X
X
○
FPT-52P-M02
X
X
○
パッケージ
○ : 使用可能
X : 使用不可能
6
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ 品種間の相違点と品種選択時の注意事項
• 消費電流
オンチップデバッグ機能を使用する場合は , フラッシュメモリのプログラム / 消去の消費電流を考慮してください。
消費電流の詳細は ,「■ 電気的特性」を参照してください。
• パッケージ
各パッケージの詳細は ,「■ パッケージと品種対応」および「■ パッケージ・外形寸法図」を参照してください。
• 動作電圧
動作電圧は , オンチップデバッグ機能を使用するか使用しないかによって異なります。
動作電圧の詳細は ,「■ 電気的特性」を参照してください。
• オンチップデバッグ機能
オンチップデバッグ機能を使用する場合は , VCC, VSS, および 1 本のシリアルケーブルを評価ツールに接続してくださ
い。接続方法については 「MB95850K/860K/870K
,
シリーズハードウェアマニュアル」の「第 24 章　シリアル書込み接続
例」を参照してください。
DS702-00013-0v02-J
7
MB95850K/860K/870K シリーズ
■ 端子配列図
MB95850K シリーズ
P70/S04
1
2
3
4
5
6
7
8
9
P67/S03
10
P66/S02
P65/S01
11
12
PG2/X1A/DIO03
PG1/X0A/DIO04
C
PF1/X1
PF0/X0
Vss
Vcc
P71/S05
(TOP VIEW)
SOP24
TSSOP24
FPT-24P-M10
FPT-24P-M34
24
23
22
21
P10/DBG/EC0
P07*/AN03/CMP0_P/PPG01
P06*/AN02/CMP0_O/PPG00
P05/INT05/AN01/CMP0_N/TO00
20
19
18
17
P04/AN00/BEEP/DIO01/TO01
P47/INT07/SCL
P46/INT06/SDA
P13/INT04/UI0/DIO02
16
P14/INT01/UO0/DIO00
15
14
P15/INT00/UCK0
PF2/RST
13
P63/AREF
32
31
30
29
28
27
26
25
C
PG1/X0A/DIO04
PG2/X1A/DIO03
P10/DBG/EC0
P45*/AN07/TO01/DIO04/PPG11
P44*/AN06/TO00/DIO03/PPG10
P07*/AN03/CMP0_P/PPG01
MB95860K シリーズ
P06*/AN02/CMP0_O/PPG00
*: 大電流端子 (8 mA/12 mA)
(TOP VIEW)
LQFP32
16
P15/INT00/UCK0
FPT-32P-M30
9
10
11
12
13
14
15
1
2
3
4
5
6
7
8
P67/S03
P66/S02
P65/S01
P64/S00
P63/AREF
PF2/RST
P60/EC1/DIO00
PF1/X1
PF0/X0
Vss
Vcc
P73/S07
P72/S06
P71/S05
P70/S04
24
23
22
21
P05/INT05/AN01/CMP0_N
P04/AN00/BEEP/DIO01
P03/INT03/TO11
P02/INT02/TO10
20
19
18
17
P47/INT07/SCL
P46/INT06/SDA
P13/INT04/UI0/DIO02
P14/INT01/UO0
*: 大電流端子 (8 mA/12 mA)
( 続く )
8
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
PF1/X1
PF0/X0
Vss
Vcc
P77/S11
P76/S10
P75/S09
P74/S08
P42*/INT06/PPG10
P41*/AN05/PPG01
P40*/AN04/PPG00
P07*/AN03/CMP0_P
P06*/AN02/CMP0_O
40
39
38
37
P43*/INT07/PPG11
48
47
46
45
44
43
42
41
C
PG1/X0A/DIO04
PG2/X1A/DIO03
P10/DBG
P45*/AN07/TO01/DIO04
P44*/AN06/TO00/DIO03
MB95870K シリーズ
36
35
34
33
P05/INT05/AN01/CMP0_N
P04/INT04/AN00
P03/INT03
P02/INT02
32
31
30
29
P01/INT01
P00/INT00
P47/SCL
P46/SDA
P73/S07
1
2
3
4
5
6
7
8
9
28
P11/EC0/DIO01
P72/S06
10
27
P12/BEEP
P71/S05
P70/S04
11
12
26
25
P13/UI0/DIO02
P14/UO0
(TOP VIEW)
LQFP48
13
14
15
16
17
18
19
20
21
22
23
24
P67/S03
P66/S02
P65/S01
P64/S00
P63/AREF
PF2/RST
P62/PPG21
P61/PPG20
P60/EC1/DIO00
P17/INT08/TO10
P16/INT09/TO11
P15/UCK0
FPT-48P-M49
*: 大電流端子 (8 mA/12 mA)
( 続く )
DS702-00013-0v02-J
9
MB95850K/860K/870K シリーズ
NC
P43*/INT07/PPG11
P42*/INT06/PPG10
P41*/AN05/PPG01
P40*/AN04/PPG00
44
43
42
41
40
52
51
50
49
48
47
46
45
C
PG1/X0A/DIO04
PG2/X1A/DIO03
P10/DBG
P45*/AN07/TO01/DIO04
P44*/AN06/TO00/DIO03
MB95870K シリーズ
P07*/AN03/CMP0_P
P06*/AN02/CMP0_O
( 続き )
PF1/X1
PF0/X0
Vss
Vcc
P77/S11
P76/S10
NC
P75/S09
P74/S08
P73/S07
P72/S06
1
2
3
4
5
6
7
8
9
10
11
29
P71/S05
12
13
28
27
(TOP VIEW)
LQFP52
FPT-52P-M02
P05/INT05/AN01/CMP0_N
P04/INT04/AN00
P03/INT03
P02/INT02
P01/INT01
P00/INT00
NC
P47/SCL
P46/SDA
P11/EC0/DIO01
P12/BEEP
P13/UI0/DIO02
P14/UO0
P15/UCK0
P16/INT09/TO11
24
25
26
P17/INT08/TO10
23
22
P61/PPG20
P60/EC1/DIO00
P67/S03
P66/S02
P65/S01
P64/S00
P63/AREF
PF2/RST
NC
P62/PPG21
20
21
31
30
14
15
16
17
18
19
P70/S04
39
38
37
36
35
34
33
32
*: 大電流端子 (8 mA/12 mA)
10
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ 端子機能説明 (MB95850K シリーズ )
端子番号 端子名
入出力
回路形式 *1
X1A
C
C
4
5
C
PF1
X1
PF0
X0
サブクロック用入出力発振端子
ヒステリシス CMOS
—
○
サブクロック用入力発振端子
ヒステリシス CMOS
—
○
—
—
ヒステリシス CMOS
—
—
ヒステリシス CMOS
—
—
TS ダイレクト出力 ch. 4 端子
DIO04
3
出力 OD*2 PU*3
汎用入出力ポート
PG1
X0A
入力
TS ダイレクト出力 ch. 3 端子
DIO03
2
入出力形式
汎用入出力ポート
PG2
1
機能
—
B
B
バイパスコンデンサ接続端子
汎用入出力ポート
メインクロック用入出力発振端子
汎用入出力ポート
メインクロック用入力発振端子
—
—
6
VSS
—
電源端子 (GND)
—
—
—
—
7
VCC
—
電源端子
—
—
—
—
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス CMOS
○
—
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
—
○
8
9
10
11
12
13
14
P71
S05
P70
S04
P67
S03
P66
S02
P65
S01
P63
AREF
PF2
RST
F
F
F
F
F
F
A
INT00
G
UO0
G
UI0
DIO02
TS タッチ ch. 3 入力端子
汎用入出力ポート
TS タッチ ch. 2 入力端子
汎用入出力ポート
TS タッチ ch. 1 入力端子
汎用入出力ポート
TS 基準インピーダンス入力端子
汎用入出力ポート
リセット端子
外部割込み入力端子
外部割込み入力端子
UART/SIO ch. 0 データ出力端子
汎用入出力ポート
P13
17
汎用入出力ポート
TS ダイレクト出力 ch. 0 端子
DIO00
INT04
TS タッチ ch. 4 入力端子
汎用入出力ポート
P14
16
汎用入出力ポート
UART/SIO ch. 0 クロック入出力端子
UCK0
INT01
TS タッチ ch. 5 入力端子
汎用入出力ポート
P15
15
汎用入出力ポート
J
外部割込み入力端子
UART/SIO ch. 0 データ入力端子
CMOS
CMOS
TS ダイレクト出力 ch. 2 端子
( 続く )
DS702-00013-0v02-J
11
MB95850K/860K/870K シリーズ
( 続き )
端子番号 端子名
入出力
回路形式 *1
19
INT06
I
I2C バスインタフェース ch. 0 データ入出力端子
P47
汎用入出力ポート
I
SCL
P04
汎用入出力ポート
BEEP
8/10 ビット A/D コンバータアナログ入力端子
E
TS ダイレクト出力 ch. 1 端子
TO01
8/16 ビット複合タイマ ch. 0 出力端子
AN01
E
K
8/10 ビット A/D コンバータアナログ入力端子
コンパレータ ch. 0 デジタル出力端子
—
CMOS
CMOS
○
—
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス CMOS
○
—
汎用入出力ポート
大電流端子
P07
K
CMP0_P
8/10 ビット A/D コンバータアナログ入力端子
コンパレータ ch. 0 非反転アナログ入力 ( 正入
力 ) 端子
8/16 ビット PPG ch. 0 出力端子
PPG01
汎用入出力ポート
P10
EC0
○
8/16 ビット PPG ch. 0 出力端子
PPG00
DBG
CMOS
汎用入出力ポート
大電流端子
CMP0_O
24
CMOS
8/16 ビット複合タイマ ch. 0 出力端子
P06
AN03
8/10 ビット A/D コンバータアナログ入力端子
コンパレータ ch. 0 反転アナログ入力 ( 負入力 )
端子
TO00
23
出力 OD*2 PU*3
外部割込み入力端子
CMP0_N
AN02
入力
汎用入出力ポート
P05
22
ビープ出力端子
DIO01
INT05
21
外部割込み入力端子
I2C バスインタフェース ch. 0 クロック入出力端
子
AN00
20
外部割込み入力端子
SDA
INT07
入出力形式
汎用入出力ポート
P46
18
機能
H
DBG 入力端子
8/16 ビット複合タイマ ch. 0 クロック入力端子
○ : 使用可能
*1: 入出力回路形式については「■ 入出力回路形式」を参照してください。
*2: N-ch オープンドレイン
*3: プルアップ
12
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ 端子機能説明 (MB95860K シリーズ )
端子番号 端子名
1
2
入出力
回路形式 *1
PF1
X1
PF0
X0
B
B
機能
汎用入出力ポート
メインクロック用入出力発振端子
汎用入出力ポート
メインクロック用入力発振端子
入出力形式
入力
出力 OD*2 PU*3
ヒステリシス CMOS
—
—
ヒステリシス CMOS
—
—
3
VSS
—
電源端子 (GND)
—
—
—
—
4
VCC
—
電源端子
—
—
—
—
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス CMOS
○
—
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
—
○
5
6
7
8
9
10
11
12
13
14
P73
S07
P72
S06
P71
S05
P70
S04
P67
S03
P66
S02
P65
S01
P64
S00
P63
AREF
PF2
RST
F
F
F
F
F
F
F
F
F
A
EC1
G
G
18
TS タッチ ch. 4 入力端子
汎用入出力ポート
TS タッチ ch. 3 入力端子
汎用入出力ポート
TS タッチ ch. 2 入力端子
汎用入出力ポート
TS タッチ ch. 1 入力端子
汎用入出力ポート
TS タッチ ch. 0 入力端子
汎用入出力ポート
TS 基準インピーダンス入力端子
汎用入出力ポート
リセット端子
8/16 ビット複合タイマ ch. 1 クロック入力端子
外部割込み入力端子
汎用入出力ポート
P14
INT01
汎用入出力ポート
UART/SIO ch. 0 クロック入出力端子
UCK0
17
汎用入出力ポート
TS タッチ ch. 5 入力端子
汎用入出力ポート
P15
INT00
TS タッチ ch. 6 入力端子
TS ダイレクト出力 ch. 0 端子
DIO00
16
汎用入出力ポート
汎用入出力ポート
P60
15
汎用入出力ポート
TS タッチ ch. 7 入力端子
G
外部割込み入力端子
UO0
UART/SIO ch. 0 データ出力端子
P13
汎用入出力ポート
INT04
UI0
DIO02
J
外部割込み入力端子
UART/SIO ch. 0 データ入力端子
CMOS
CMOS
TS ダイレクト出力 ch. 2 端子
( 続く )
DS702-00013-0v02-J
13
MB95850K/860K/870K シリーズ
端子番号 端子名
入出力
回路形式 *1
20
21
INT06
I
I2C バスインタフェース ch. 0 データ入出力端子
P47
汎用入出力ポート
I
SCL
P02
汎用入出力ポート
INT02
G
INT03
E
K
K
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
ビープ出力端子
ヒステリシス / CMOS
アナログ
—
○
8/10 ビット A/D コンバータアナログ入力端子
ヒステリシス / CMOS
アナログ
—
○
8/10 ビット A/D コンバータアナログ入力端子
ヒステリシス / CMOS
アナログ
—
○
8/10 ビット A/D コンバータアナログ入力端子
コンパレータ ch. 0 非反転アナログ入力 ( 正入
力 ) 端子
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
8/16 ビット PPG ch. 0 出力端子
PPG01
汎用入出力ポート
大電流端子
P44
8/10 ビット A/D コンバータアナログ入力端子
AN06
K
8/16 ビット複合タイマ ch. 0 出力端子
DIO03
TS ダイレクト出力 ch. 3 端子
PPG10
8/16 ビット PPG ch. 1 出力端子
汎用入出力ポート
大電流端子
P45
8/10 ビット A/D コンバータアナログ入力端子
AN07
TO01
—
汎用入出力ポート
大電流端子
CMP0_P
28
8/10 ビット A/D コンバータアナログ入力端子
コンパレータ ch. 0 デジタル出力端子
P07
TO00
○
8/16 ビット PPG ch. 0 出力端子
PPG00
27
CMOS
汎用入出力ポート
大電流端子
CMP0_O
AN03
CMOS
コンパレータ ch. 0 反転アナログ入力 ( 負入力 )
端子
P06
26
外部割込み入力端子
外部割込み入力端子
E
CMP0_N
AN02
—
汎用入出力ポート
INT05
25
○
TS ダイレクト出力 ch. 1 端子
P05
AN01
CMOS
汎用入出力ポート
DIO01
24
外部割込み入力端子
CMOS
8/16 ビット複合タイマ ch. 1 出力端子
P04
BEEP
出力 OD*2 PU*3
汎用入出力ポート
G
TO11
AN00
入力
8/16 ビット複合タイマ ch. 1 出力端子
P03
23
外部割込み入力端子
I2C バスインタフェース ch. 0 クロック入出力端
子
TO10
22
外部割込み入力端子
SDA
INT07
入出力形式
汎用入出力ポート
P46
19
機能
K
8/16 ビット複合タイマ ch. 0 出力端子
DIO04
TS ダイレクト出力 ch. 4 端子
PPG11
8/16 ビット PPG ch. 1 出力端子
( 続く )
14
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
端子番号 端子名
入出力
回路形式 *1
30
DBG
H
8/16 ビット複合タイマ ch. 0 クロック入力端子
PG2
汎用入出力ポート
C
C
C
サブクロック用入出力発振端子
ヒステリシス CMOS
○
—
ヒステリシス CMOS
—
○
サブクロック用入力発振端子
ヒステリシス CMOS
—
○
—
—
TS ダイレクト出力 ch. 4 端子
DIO04
32
出力 OD*2 PU*3
汎用入出力ポート
PG1
X0A
入力
TS ダイレクト出力 ch. 3 端子
DIO03
31
DBG 入力端子
EC0
X1A
入出力形式
汎用入出力ポート
P10
29
機能
—
バイパスコンデンサ接続端子
—
—
○ : 使用可能
*1: 入出力回路形式については「■ 入出力回路形式」を参照してください。
*2: N-ch オープンドレイン
*3: プルアップ
DS702-00013-0v02-J
15
MB95850K/860K/870K シリーズ
■ 端子機能説明 (MB95870K シリーズ )
端子番号
1
LQFP48* LQFP52*
2
端子名
PF1
入出力
回路形式 *3
汎用入出力ポート
入出力形式
入力
—
—
ヒステリシス CMOS
—
—
—
—
—
—
—
—
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
—
—
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス / CMOS
アナログ
—
○
ヒステリシス CMOS
○
—
—
—
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
1
2
2
3
3
VSS
—
電源端子 (GND)
—
4
4
VCC
—
電源端子
—
5
5
6
6
—
7
7
8
8
9
9
10
10
11
11
12
12
13
13
14
14
15
15
16
16
17
17
18
18
19
—
20
19
21
20
22
PF0
X0
P77
S11
P76
S10
NC
P75
S09
P74
S08
P73
S07
P72
S06
P71
S05
P70
S04
P67
S03
P66
S02
P65
S01
P64
S00
P63
AREF
PF2
RST
NC
P62
PPG21
P61
PPG20
B
F
F
—
F
F
F
F
F
F
F
F
F
F
F
A
—
G
G
メインクロック用入出力発振端子
汎用入出力ポート
メインクロック用入力発振端子
汎用入出力ポート
TS タッチ ch. 11 入力端子
汎用入出力ポート
TS タッチ ch. 10 入力端子
内部接続端子です。常に開放にし
てください。
汎用入出力ポート
TS タッチ ch. 9 入力端子
汎用入出力ポート
TS タッチ ch. 8 入力端子
汎用入出力ポート
TS タッチ ch. 7 入力端子
汎用入出力ポート
TS タッチ ch. 6 入力端子
汎用入出力ポート
TS タッチ ch. 5 入力端子
汎用入出力ポート
TS タッチ ch. 4 入力端子
汎用入出力ポート
TS タッチ ch. 3 入力端子
汎用入出力ポート
TS タッチ ch. 2 入力端子
汎用入出力ポート
TS タッチ ch. 1 入力端子
汎用入出力ポート
TS タッチ ch. 0 入力端子
汎用入出力ポート
TS 基準インピーダンス入力端子
汎用入出力ポート
リセット端子
内部接続端子です。常に開放にし
てください。
汎用入出力ポート
8/16 ビット PPG ch. 2 出力端子
汎用入出力ポート
8/16 ビット PPG ch. 2 出力端子
出力 OD*4 PU*5
ヒステリシス CMOS
1
X1
B
機能
—
—
—
—
( 続く )
16
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
端子番号
1
LQFP48* LQFP52*
2
端子名
入出力
回路形式 *3
23
EC1
G
24
G
25
G
25
27
UCK0
P14
UO0
G
G
28
UI0
J
29
P12
BEEP
G
30
EC0
G
SDA
I
32
—
33
31
34
32
35
33
36
34
37
SCL
NC
P00
INT00
P01
INT01
P02
INT02
P03
INT03
ヒステリシス CMOS
—
○
UART/SIO ch. 0 クロック入出力端
子
ヒステリシス CMOS
—
○
汎用入出力ポート
UART/SIO ch. 0 データ出力端子
ヒステリシス CMOS
—
○
UART/SIO ch. 0 データ入力端子
CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
CMOS
CMOS
○
—
CMOS
CMOS
○
—
—
—
—
—
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
CMOS
汎用入出力ポート
ビープ出力端子
8/16 ビット複合タイマ ch. 0
クロック入力端子
I2C バスインタフェース ch. 0
データ入出力端子
汎用入出力ポート
P47
30
外部割込み入力端子
汎用入出力ポート
P46
31
○
TS ダイレクト出力 ch. 1 端子
DIO01
29
—
汎用入出力ポート
P11
28
ヒステリシス CMOS
TS ダイレクト出力 ch. 2 端子
DIO02
27
外部割込み入力端子
汎用入出力ポート
P13
26
○
汎用入出力ポート
P15
26
—
8/16 ビット複合タイマ ch. 1 出力端
子
TO11
24
ヒステリシス CMOS
汎用入出力ポート
P16
23
8/16 ビット複合タイマ ch. 1
クロック入力端子
8/16 ビット複合タイマ ch. 1 出力端
子
TO10
INT09
出力 OD*4 PU*5
汎用入出力ポート
P17
22
入力
TS ダイレクト出力 ch. 0 端子
DIO00
INT08
入出力形式
汎用入出力ポート
P60
21
機能
I
—
G
G
G
G
I2C バスインタフェース ch. 0
クロック入出力端子
内部接続端子です。常に開放にし
てください。
汎用入出力ポート
外部割込み入力端子
汎用入出力ポート
外部割込み入力端子
汎用入出力ポート
外部割込み入力端子
汎用入出力ポート
外部割込み入力端子
( 続く )
DS702-00013-0v02-J
17
MB95850K/860K/870K シリーズ
端子番号
1
LQFP48* LQFP52*
2
端子名
入出力
回路形式 *3
35
38
E
AN01
E
AN02
K
AN03
K
AN04
K
AN05
K
INT06
D
INT07
46
NC
8/10 ビット A/D コンバータ
アナログ入力端子
ヒステリシス / CMOS
アナログ
—
○
8/10 ビット A/D コンバータ
アナログ入力端子
ヒステリシス / CMOS
アナログ
—
○
8/10 ビット A/D コンバータ
アナログ入力端子
ヒステリシス / CMOS
アナログ
—
○
外部割込み入力端子
ヒステリシス CMOS
—
○
ヒステリシス CMOS
—
○
—
—
汎用入出力ポート
大電流端子
D
外部割込み入力端子
8/16 ビット PPG ch. 1 出力端子
PPG11
—
○
8/16 ビット PPG ch. 1 出力端子
P43
45
—
汎用入出力ポート
大電流端子
PPG10
42
ヒステリシス / CMOS
アナログ
8/16 ビット PPG ch. 0 出力端子
P42
44
8/10 ビット A/D コンバータ
アナログ入力端子
汎用入出力ポート
大電流端子
PPG01
41
○
8/16 ビット PPG ch. 0 出力端子
P41
43
—
汎用入出力ポート
大電流端子
PPG00
40
ヒステリシス / CMOS
アナログ
コンパレータ ch. 0 非反転アナログ
入力 ( 正入力 ) 端子
P40
42
8/10 ビット A/D コンバータ
アナログ入力端子
汎用入出力ポート
大電流端子
CMP0_P
39
○
コンパレータ ch. 0 デジタル出力端
子
P07
41
—
汎用入出力ポート
大電流端子
CMP0_O
38
ヒステリシス / CMOS
アナログ
コンパレータ ch. 0 反転アナログ入
力 ( 負入力 ) 端子
P06
40
出力 OD*4 PU*5
外部割込み入力端子
CMP0_N
37
入力
汎用入出力ポート
P05
INT05
39
外部割込み入力端子
8/10 ビット A/D コンバータ
アナログ入力端子
AN00
36
入出力形式
汎用入出力ポート
P04
INT04
機能
—
内部接続端子です。常に開放にし
てください。
—
—
( 続く )
18
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
端子番号
1
LQFP48* LQFP52*
2
端子名
入出力
回路形式 *3
47
AN06
K
K
49
46
50
DBG
H
C
X0A
C
52
C
—
○
汎用入出力ポート
DBG 入力端子
ヒステリシス CMOS
○
—
サブクロック用入出力発振端子
ヒステリシス CMOS
—
○
サブクロック用入力発振端子
ヒステリシス CMOS
—
○
—
—
TS ダイレクト出力 ch. 4 端子
DIO04
48
ヒステリシス / CMOS
アナログ
汎用入出力ポート
PG1
51
○
TS ダイレクト出力 ch. 3 端子
DIO03
47
—
汎用入出力ポート
PG2
X1A
ヒステリシス / CMOS
アナログ
TS ダイレクト出力 ch. 4 端子
DIO04
45
8/10 ビット A/D コンバータ
アナログ入力端子
8/16 ビット複合タイマ ch. 0 出力端
子
TO01
P10
出力 OD*4 PU*5
汎用入出力ポート
大電流端子
P45
AN07
入力
TS ダイレクト出力 ch. 3 端子
DIO03
48
8/10 ビット A/D コンバータ
アナログ入力端子
8/16 ビット複合タイマ ch. 0 出力端
子
TO00
44
入出力形式
汎用入出力ポート
大電流端子
P44
43
機能
—
バイパスコンデンサ接続端子
—
—
○ : 使用可能
*1:
*2:
*3:
*4:
*5:
FPT-48P-M49
FPT-52P-M02
入出力回路形式については「■ 入出力回路形式」を参照してください。
N-ch オープンドレイン
プルアップ
DS702-00013-0v02-J
19
MB95850K/860K/870K シリーズ
■ 入出力回路形式
分類
回路
A
備考
リセット入力 / ヒステリシス入力
リセット出力 / デジタル出力
• N-ch オープンドレイン出力
• ヒステリシス入力
• リセット出力
N-ch
B
P-ch
ポート選択
デジタル出力
N-ch
デジタル出力
スタンバイ制御
• 発振回路
• 高速側
帰還抵抗：約 1 MΩ
• CMOS 出力
• ヒステリシス入力
ヒステリシス入力
クロック入力
X1
X0
スタンバイ制御 / ポート選択
P-ch
ポート選択
デジタル出力
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
C
ポート選択
R
プルアップ制御
• 発振回路
• 低速側
帰還抵抗：約 5 MΩ
P-ch
P-ch
デジタル出力
N-ch
デジタル出力
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
スタンバイ制御
ヒステリシス入力
クロック入力
X1A
X0A
スタンバイ制御 / ポート選択
ポート選択
R
プルアップ制御
デジタル出力
P-ch
デジタル出力
N-ch
デジタル出力
スタンバイ制御
ヒステリシス入力
( 続く )
20
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
分類
回路
備考
D
プルアップ制御
R
P-ch
デジタル出力
P-ch
•
•
•
•
CMOS 出力
ヒステリシス入力
プルアップ制御あり
大電流出力
•
•
•
•
CMOS 出力
ヒステリシス入力
プルアップ制御あり
アナログ入力
•
•
•
•
•
CMOS 出力
ヒステリシス入力
プルアップ制御あり
タッチ入力
高静電気放電
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
E
プルアップ制御
R
P-ch
デジタル出力
P-ch
デジタル出力
N-ch
アナログ入力
A/D 制御
スタンバイ制御
ヒステリシス入力
F
プルアップ制御
R
P-ch
デジタル出力
P-ch
デジタル出力
N-ch
タッチ入力
TS 制御
スタンバイ制御
ヒステリシス入力
G
プルアップ制御
R
P-ch
• CMOS 出力
• ヒステリシス入力
• プルアップ制御あり
デジタル出力
P-ch
デジタル出力
N-ch
スタンバイ制御
ヒステリシス入力
H
スタンバイ制御
ヒステリシス入力
• N-ch オープンドレイン出力
• ヒステリシス入力
デジタル出力
N-ch
( 続く )
DS702-00013-0v02-J
21
MB95850K/860K/870K シリーズ
( 続き )
分類
回路
備考
I
デジタル出力
• N-ch オープンドレイン出力
• CMOS 入力
N-ch
スタンバイ制御
CMOS 入力
J
プルアップ制御
R
P-ch
P-ch
• CMOS 出力
• CMOS 入力
• プルアップ制御あり
デジタル出力
デジタル出力
N-ch
スタンバイ制御
CMOS 入力
K
プルアップ制御
R
P-ch
デジタル出力
P-ch
•
•
•
•
•
CMOS 出力
ヒステリシス入力
プルアップ制御あり
アナログ入力
大電流出力
デジタル出力
N-ch
アナログ入力
A/D 制御
スタンバイ制御
ヒステリシス入力
22
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ 取扱上のご注意
半導体デバイスは , ある確率で故障します。また , 半導体デバイスの故障は , 使用される条件 ( 回路条件 , 環境条件など )
によっても大きく左右されます。
以下に , 半導体デバイスをより信頼性の高い状態で使用していただくために , 注意・配慮しなければならない事項につい
て説明します。
1. 設計上の注意事項
ここでは , 半導体デバイスを使用して電子機器の設計を行う際に注意すべき事項について述べます。
・絶対最大定格の遵守
半導体デバイスは , 過剰なストレス ( 電圧 , 電流 , 温度など ) が加わると破壊する可能性があります。この限界値を定め
たものが絶対最大定格です。従って , 定格を一項目でも超えることのないようご注意ください。
・推奨動作条件の遵守
推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , 全てこの条件の範囲内で保
証されます。常に推奨動作条件下で使用してください。この条件を越えて使用すると , 信頼性に悪影響を及ぼすことがあり
ます。
本資料に記載されていない項目 , 使用条件 , 論理組み合わせでの使用は , 保証していません。記載されている以外の条件
での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
・端子の処理と保護
半導体デバイスには , 電源および各種入出力端子があります。これらに対して以下の注意が必要です。
(1) 過電圧・過電流の防止
各端子に最大定格を超える電圧・電流が印加されると , デバイスの内部に劣化が生じ , 著しい場合には破壊に至りま
す。機器の設計の際には , このような過電圧・過電流の発生を防止してください。
(2) 出力端子の保護
出力端子を電源端子または他の出力端子とショートしたり , 大きな容量負荷を接続すると大電流が流れる場合があ
ります。この状態が長時間続くとデバイスが劣化しますので , このような接続はしないようにしてください。
(3) 未使用入力端子の処理
インピーダンスの非常に高い入力端子は , オープン状態で使用すると動作が不安定になる場合があります。
適切な
抵抗を介して電源端子やグランド端子に接続してください。
・ラッチアップ
半導体デバイスは , 基板上に P 型と N 型の領域を形成することにより構成されます。外部から異常な電圧が加えられた
場合 , 内部の寄生 PNPN 接合 ( サイリスタ構造 ) が導通して , 数百 mA を越える大電流が電源端子に流れ続けることがあ
ります。これをラッチアップと呼びます。この現象が起きるとデバイスの信頼性を損ねるだけでなく , 破壊に至り発熱・発
煙・発火の恐れもあります。これを防止するために , 以下の点にご注意ください。
(1) 最大定格以上の電圧が端子に加わることが無いようにしてください。異常なノイズ , サージ等にも注意してくださ
い。
(2) 電源投入シーケンスを考慮し , 異常な電流が流れないようにしてください。
・安全等の規制と規格の遵守
世界各国では , 安全や , 電磁妨害等の各種規制と規格が設けられています。お客様が機器を設計するに際しては , これら
の規制と規格に適合するようお願いします。
・フェイル・セーフ設計
半導体デバイスは , ある確率で故障が発生します。半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的
な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止設計 , 誤動作防止設計などの安全設計
をお願いします。
管理番号 : DS00-00004-2
DS702-00013-0v02-J
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・用途に関する注意
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意
図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影
響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 ( 原子力施設における核反応制御 , 航空機自動飛行制御 , 航
空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵器システムにおけるミサイル発射制御
をいう ), ならびに極めて高い信頼性が要求される用途 ( 海底中継器 , 宇宙衛星をいう ) に使用されるよう設計・製造された
ものではありません。当社は, これらの用途に当該製品が使用されたことにより発生した損害などについては, 責任を負い
かねますのでご了承ください。
2. パッケージ実装上の注意事項
パッケージには , リード挿入形と表面実装形があります。いずれの場合も , はんだ付け時の耐熱性に関する品質保証は ,
当社の推奨する条件での実装に対してのみ適用されます。実装条件の詳細については営業部門までお問い合わせくださ
い。
・リード挿入形
リード挿入形パッケージのプリント板への実装方法は , プリント板へ直接はんだ付けする方法とソケットを使用してプ
リント板に実装する方法とがあります。
プリント板へ直接はんだ付けする場合は , プリント板のスルーホールにリード挿入後 , 噴流はんだによるフローはんだ
方法 ( ウェーブソルダリング法 ) が一般的に使用されます。この場合 , はんだ付け実装時には , 通常最大定格の保存温度を
上回る熱ストレスがリード部分に加わります。当社の実装推奨条件で実装してください。
ソケット実装方法でご使用になる場合 , ソケットの接点の表面処理と IC のリードの表面処理が異なるとき , 長時間経過
後 , 接触不良を起こすことがあります。このため , ソケットの接点の表面処理と IC のリードの表面処理の状態を確認して
から実装することをお勧めします。
・表面実装形
表面実装形パッケージは , リード挿入形と比較して , リードが細く薄いため , リードが変形し易い性質をもっています。
また , パッケージの多ピン化に伴い , リードピッチも狭く , リード変形によるオープン不良や , はんだブリッジによる
ショート不良が発生しやすいため , 適切な実装技術が必要となります。
当社ははんだリフロー方法を推奨し , 製品ごとに実装条件のランク分類を実施しています。当社推奨のランク分類に
従って実装してください。
・鉛フリーパッケージ
BGA パッケージの Sn-Ag-Cu 系ボール品を Sn-Pb 共晶はんだにて実装した場合 , 使用状況により接合強度が低下するこ
とがありますのでご注意願います。
・半導体デバイスの保管について
プラスチックパッケージは樹脂でできているため , 自然の環境に放置することにより吸湿します。吸湿したパッケージ
に実装時の熱が加わった場合 , 界面剥離発生による耐湿性の低下やパッケージクラックが発生することがあります。以下
の点にご注意ください。
(1) 急激な温度変化のある所では製品に水分の結露が起こります。このような環境を避けて , 温度変化の少ない場所に
保管してください。
(2) 製品の保管場所はドライボックスの使用を推奨します。相対湿度 70 %RH 以下 , 温度 5°C ～ 30 °C で保管をお願いし
ます。
ドライパッケージを開封した場合には湿度 40% ～ 70%RH を推奨いたします。
(3) 当社では必要に応じて半導体デバイスの梱包材として防湿性の高いアルミラミネート袋を用い , 乾燥剤としてシリ
カゲルを使用しております。半導体デバイスはアルミラミネート袋に入れて密封して保管してください。
(4) 腐食性ガスの発生する場所や塵埃の多い所は避けてください。
・ベーキングについて
吸湿したパッケージはベーキング ( 加熱乾燥 ) を実施することにより除湿することが可能です。ベーキングは , 当社の推
奨する条件で実施してください。
条件：125 °C/24 時間
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DS702-00013-0v02-J
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・静電気
半導体デバイスは静電気による破壊を起こしやすいため , 以下の点についてご注意ください。
(1) 作業環境の相対湿度は 40 % ～ 70 %RH にしてください。
除電装置 ( イオン発生装置 ) の使用なども必要に応じて検討してください。
(2) 使用するコンベア , 半田槽 , 半田ゴテ , および周辺付帯設備は大地に接地してください。
(3) 人体の帯電防止のため , 指輪または腕輪などから高抵抗 (1 MΩ 程度 ) で大地に接地したり , 導電性の衣服・靴を着用
し , 床に導電マットを敷くなど帯電電荷を最小限に保つようにしてください。
(4) 治具 , 計器類は , 接地または帯電防止化を実施してください。
(5) 組立完了基板の収納時 , 発泡スチロールなどの帯電し易い材料の使用は避けてください。
3. 使用環境に関する注意事項
半導体デバイスの信頼性は , 先に述べました周囲温度とそれ以外の環境条件にも依存します。ご使用にあたっては , 以下
の点にご注意ください。
(1) 湿度環境
高湿度環境下での長期の使用は , デバイス自身だけでなくプリント基板等にもリーク性の不具合が発生する場合が
あります。高湿度が想定される場合は , 防湿処理を施す等の配慮をお願いします。
(2) 静電気放電
半導体デバイスの直近に高電圧に帯電したものが存在すると , 放電が発生し誤動作の原因となることがあります。
このような場合 , 帯電の防止または放電の防止の処置をお願いします。
(3) 腐食性ガス , 塵埃 , 油
腐食性ガス雰囲気中や , 塵埃 , 油等がデバイスに付着した状態で使用すると , 化学反応によりデバイスに悪影響を及
ぼす場合があります。このような環境下でご使用の場合は , 防止策についてご検討ください。
(4) 放射線・宇宙線
一般のデバイスは , 設計上 , 放射線 , 宇宙線にさらされる環境を想定しておりません。したがって , これらを遮蔽し
てご使用ください。
(5) 発煙・発火
発火物の近くでは , ご使用にならないでください。発煙・発火
樹脂モールド型のデバイスは , 不燃性ではありません。
しますと , その際に毒性を持ったガスが発生する恐れがあります。
その他 , 特殊な環境下でのご使用をお考えの場合は , 営業部門にご相談ください。
最新の取扱上のご注意については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/jp/handling-j.pdf
DS702-00013-0v02-J
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■ デバイス使用上の注意
• ラッチアップの防止
使用に際して , 印加する電圧が最大定格電圧を超えないようにしてください。
CMOS IC では , 中耐圧端子でも高耐圧端子でもない入出力端子に VCC より高い電圧や VSS より低い電圧が印加された
場合 , または「■ 電気的特性」の「1. 絶対最大定格」に示す電源電圧の定格範囲外の電圧が VCC 端子または VSS 端子に印
加された場合 , ラッチアップ現象が発生することがあります。
ラッチアップ現象が発生すると電源電流が激増し , 素子が熱破壊する恐れがあります。
• 供給電圧の安定化
供給電圧は , 安定させてください。
電源電圧が急激に変動すると , たとえ変動が VCC 電源電圧の動作保証範囲内であっても , 誤動作を生じることがあり
ます。
電圧安定化の基準として , 商用周波数 (50 Hz / 60 Hz) での VCC リプル変動 (P-P 値 ) は , 標準 VCC 値の 10% 以下に , ま
た電源の切換え時などの瞬時変化においては , 過渡変動率が 0.1 V/ms 以下になるよう電圧変動を抑えてください。
• 外部クロック使用時の注意
外部クロック使用時において , パワーオンリセット , サブクロックモードまたはストップモード解除時には , 発振安定
待ち時間が発生します。
■ 端子接続について
• 未使用端子の処理
入力に用いる未使用端子を開放のままにしておくと , 誤動作およびラッチアップ現象による永久破壊の原因になるこ
とがあります。使用していない入力端子は 2 kΩ 以上の抵抗を介してプルアップまたはプルダウンの処理をしてくださ
い。使用していない入出力端子は , 出力状態に設定して開放とするか , 入力状態に設定して入力端子と同じ処理をして
ください。使用していない出力端子は , 開放としてください。
• 電源端子
不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防止 , 総出力電流規格を遵守などのために ,
必ず VCC 端子と VSS 端子をデバイスの外部で電源とグランドに接続してください。また , 電流供給源と VCC 端子および
VSS 端子は低インピーダンスで接続してください。
本デバイスに近い位置で , VCC 端子と VSS 端子の間に 0.1 µF 程度のセラミックコンデンサをバイパスコンデンサとし
て接続することを推奨します。
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DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• DBG 端子
DBG 端子を 2 kΩ 以上の外部のプルアップ抵抗に接続してください。
パワーオン後 , リセット出力が解除されるまでの間 , DBG 端子が “L” レベルのままにならないようにしてください。
DBG 端子はデバッグモード時に通信端子となります。実際のプルアップ抵抗値は , 使用するツールや配線長に依存す
るため , ツールのドキュメントに従ってプルアップ抵抗を選択してください。
下図に示された推奨レイアウトは , サブクロック用発振入出力端子 (X1A) と DBG 端子との間にまたがるノイズを防止
することを目的としています。このノイズは , サブ発振子を誤作動させる可能性があります。
DBG
C
X0A
X1A
GND
MB95850K/860K/870Kシリーズ
• RST 端子
RST 端子を 2 kΩ 以上の外部のプルアップ抵抗に接続してください。
ノイズによってデバイスが意図せずにリセットモードに入るのを防止するため , プリント基板のレイアウトを設計す
るときは , RST 端子とプルアップ抵抗間の配線距離 , および VCC 端子とプルアップ抵抗間の配線距離を最小限にして
ください。
パワーオン後 , PF2/RST 端子はリセット入出力端子として機能します。また , リセット出力は SYSC レジスタの RSTOE
ビットによって許可でき , リセット入力機能または汎用入出力機能は SYSC レジスタの RSTEN ビットによって選択で
きます。
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MB95850K/860K/870K シリーズ
• C 端子
セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。Vcc 端子のバイパスコンデンサ
は , CS より大きい容量値のコンデンサを使用してください。バイパスコンデンサ CS への接続は下図を参照してくださ
い。ノイズによってデバイスが意図せずに不明なモードに入るのを防止するため, プリント基板のレイアウトを設計す
るときは , C 端子から CS への距離および CS から VSS 端子への距離を最小限にしてください。
• DBG / RST / C 端子接続図
DBG
C
RST
Cs
• シリアル通信に関する注意事項
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があります。そのため , ノイズを抑える
ボードの設計をしてください。
また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , データの最終部にチェックサムなどを
付加してエラー検出を行ってください。エラーが検出された場合には , 再送を行うなどの処理をしてください。
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MB95850K/860K/870K シリーズ
■ ブロックダイヤグラム (MB95850K シリーズ )
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付き
デュアルオペレーション
フラッシュ
(36 Kバイト)
LVD付きリセット
PF0/X0*2
PF1/X1*2
PG1/X0A*2
発振器回路
CR発振器
RAM (1 Kバイト)
*2
PG2/X1A
割込みコントローラ
クロック制御
(P04/TO01)
時計プリスケーラ
C
8/16ビット複合タイマch. 0
(P05/TO00)
(P10*1/EC0)
時計カウンタ
(P07*3/CMP0_P)
オンチップデバッグ
P10*1/DBG
コンパレータch. 0
(P05/CMP0_N)
(P06*3/CMP0_O)
ワイルドレジスタ
P14/INT01
P13/INT04
外部割込みch. 0～ch. 5
P05/INT05
内部バス
P15/INT00
*3
P46 /INT06
P47*3/INT07
(P13/UI0)
UART/SIO ch. 0
(P14/UO0)
ビープ出力ユニット
(P15/UCK0)
P06*3/PPG00
8/16ビットPPG ch. 0
P07*3/PPG01
(P04/BEEP)
P63/AREF
P65/S01～P67/S03
P70/S04
P04/AN00
(P05/AN01)
(P06*3/AN02)
8/10ビットA/Dコンバータ
P71/S05
タッチセンサ
(P07*3/AN03)
(P14/DIO00)
(P04/DIO01)
(P13/DIO02)
(P47*1/SCL)
(P46*1/SDA)
I2Cバスインタフェース
(PG2/DIO03)
ch. 0
ポート
(PG1/DIO04)
ポート
Vcc
Vss
*1: P10, P46, P47とPF2はN-chオープンドレイン端子です。
*2: ソフトウェアオプション
*3: P06とP07は大電流用端子です。
(注意事項)
DS702-00013-0v02-J
( )内の端子は, ほかの周辺機能との兼用端子を意味しています。
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MB95850K/860K/870K シリーズ
■ ブロックダイヤグラム (MB95860K シリーズ )
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付き
デュアルオペレーション
フラッシュ
(36 Kバイト)
LVD付きリセット
PF0/X0*2
PF1/X1*2
PG1/X0A*2
発振器回路
CR発振器
RAM (1 Kバイト)
PG2/X1A*2
割込みコントローラ
クロック制御
(P44*3/TO00)
時計プリスケーラ
C
8/16ビット複合タイマch. 0
(P45*3/TO01)
(P10*1/EC0)
時計カウンタ
(P02/TO10)
オンチップデバッグ
P10*1/DBG
8/16ビット複合タイマch. 1
(P03/TO11)
P60/EC1
ワイルドレジスタ
(P07*3/CMP0_P)
コンパレータch. 0
P15/INT00
(P05/CMP0_N)
(P06*3/CMP0_O)
P14/INT01
P02/INT02
P03/INT03
P05/INT05
P46*3/INT06
内部バス
外部割込みch. 0～ch. 7
P13/INT04
P47*3/INT07
(P13/UI0)
UART/SIO ch. 0
(P14/UO0)
(P15/UCK0)
P06*3/PPG00
8/16ビットPPG ch. 0
P07*3/PPG01
ビープ出力ユニット
P44*3/PPG10
(P04/BEEP)
8/16ビットPPG ch. 1
P45*3/PPG11
P63/AREF
P04/AN00
P64/S00～P67/S03
(P05/AN01)
P70/S04～P73/S07
(P06*3/AN02)
(P07*3/AN03)
(P60/DIO00)
8/10ビットA/Dコンバータ
タッチセンサ
(P44*3/AN06)
(P04/DIO01)
(P13/DIO02)
(P45*3/AN07)
(P44*3/DIO03)
(PG2/DIO03)
(P47*1/SCL)
(P46*1/SDA)
(P45*3/DIO04)
I2Cバスインタフェース ch. 0
ポート
(PG1/DIO04)
ポート
Vcc
Vss
*1: P10, P46, P47とPF2はN-chオープンドレイン端子です。
*2: ソフトウェアオプション
*3: P06, P07, P44とP45は大電流用端子です。
(注意事項)
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( )内の端子は, ほかの周辺機能との兼用端子を意味しています。
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ ブロックダイヤグラム (MB95870K シリーズ )
F2MC-8FX CPU
PF2*1/RST*2
セキュリティ付き
デュアルオペレーション
フラッシュ
(36 Kバイト)
LVD付きリセット
PF0/X0*2
PF1/X1*2
PG1/X0A*2
PG2/X1A
発振器回路
CR発振器
RAM (1 Kバイト)
*2
割込みコントローラ
クロック制御
(P44*3/TO00)
時計プリスケーラ
C
8/16ビット複合タイマch. 0
(P45*3/TO01)
P11/EC0
時計カウンタ
(P16/TO11)
オンチップデバッグ
P10*1/DBG
8/16ビット複合タイマch. 1
(P17/TO10)
P60/EC1
ワイルドレジスタ
(P07*3/CMP0_P)
コンパレータch. 0
P00/INT00～P05/INT05
(P05/CMP0_N)
(P06*3/CMP0_O)
P16/INT09
外部割込みch. 0～ch. 9
P17/INT08
P42*3/INT06
P43*3/INT07
UART/SIO ch. 0
内部バス
P13/UI0
P14/UO0
P15/UCK0
P40*3/PPG00
8/16ビットPPG ch. 0
P41*3/PPG01
(P42*3/PPG10)
8/16ビットPPG ch. 1
(P43*3/PPG11)
P61/PPG20
8/16ビットPPG ch. 2
P62/PPG21
ビープ出力ユニット
P12/BEEP
(P04/AN00)
(P05/AN01)
P63/AREF
P06*3/AN02
P64/S00～P67/S03
P07*3/AN03
(P40*3/AN04)
P70/S04～P77/S11
8/10ビットA/Dコンバータ
(P41*3/AN05)
(P60/DIO00)
タッチセンサ
P44*3/AN06
(P11/DIO01)
(P13/DIO02)
P45*3/AN07
(P44*3/DIO03)
(PG2/DIO03)
P47*1/SCL
P46*1/SDA
(P45*3/DIO04)
I2Cバスインタフェース ch. 0
ポート
(PG1/DIO04)
ポート
Vcc
Vss
*1: P10, P46, P47とPF2はN-chオープンドレイン端子です。
*2: ソフトウェアオプション
*3: P06, P07とP40～P45は大電流用端子です。
(注意事項)
DS702-00013-0v02-J
( )内の端子は, ほかの周辺機能との兼用端子を意味しています。
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MB95850K/860K/870K シリーズ
■ CPU コア
• メモリ空間
MB95850K/860K/870K シリーズのメモリ空間は 64 K バイト で , I/O 領域 , 拡張 I/O 領域 , データ領域とプログラム領域
によって構成されます。メモリ空間の中には汎用レジスタ, ベクタテーブルなど特定の用途に使用される領域がありま
す。MB95850K/860K/870K シリーズのメモリマップを以下に示します。
• メモリマップ
0x0000
0x0080
0x0090
0x0100
0x0200
I/O領域
アクセス禁止
RAM 1 Kバイト
レジスタ
0x0490
アクセス禁止
0x0E00
0x0F00
0x0F80
0x1000
拡張I/O領域
アクセス禁止
拡張I/O領域
フラッシュメモリ4 Kバイト
0x2000
アクセス禁止
0x8000
フラッシュメモリ32 Kバイト
0xFFFF
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DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ メモリ空間
MB95850K/860K/870K シリーズのメモリ空間は 64K バイトで , I/O 領域 , 拡張 I/O 領域 , データ領域 , プログラム領域に
よって構成されています。メモリ空間には , 汎用レジスタやベクタテーブルなど , 特定の用途に使用される領域がありま
す。
• I/O 領域 ( アドレス : 0x0000 ～ 0x007F)
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタが配置されています。
• I/O 領域はメモリ空間の一部に割り当てられているため , メモリにアクセスする場合と同様にアクセスできます。ま
た , ダイレクトアドレッシング命令を用いることで , より高速にアクセスできます。
• 拡張 I/O 領域 ( アドレス : 0x0E00 ～ 0x0EFF と 0x0F80 ～ 0x0FFF)
• この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置されています。
• 拡張 I/O 領域はメモリ空間の一部に割り当てられているメモリにアクセスする場合と同様にアクセスできます。
• データ領域
• 内部データ領域としてスタティック RAM がデータ領域内に内蔵されています。
• 内部 RAM 容量は , 品種によって異なります。
• 0x0090 ～ 0x00FF は , ダイレクトアドレッシング命令を用いることで , 高速にアクセスできます。
• 0x0090 ～ 0x047F は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポインタの設定により , ダイレク
トアドレッシング命令による高速アクセスが可能となります。
• 0x0100 ～ 0x01FF は , 汎用レジスタ領域として使用できます。
• プログラム領域
• 内部プログラム領域としてフラッシュメモリが内蔵されています。
• フラッシュメモリ容量は , 品種によって異なります。
• 0xFFC0 ～ 0xFFFF は , ベクタテーブルとして使用します。
• 0xFFBB ～ 0xFFBF は , 不揮発性レジスタのデータ保存に使用します。
DS702-00013-0v02-J
33
MB95850K/860K/870K シリーズ
• メモリ空間マップ
0x0000
0x0080
0x0090
0x0100
I/O領域
ダイレクトアドレッシング領域
アクセス禁止
レジスタ
(汎用レジスタ領域)
0x0200
拡張ダイレクトアドレッシング領域
データ領域
0x047F
0x048F
0x0490
アクセス禁止
0x0E00
0x0F00
0x0F80
0x0FFF
0x1000
拡張I/O領域
アクセス禁止
拡張I/O領域
プログラム領域
0xFFC0
0xFFFF
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ベクタテーブル領域
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ 特定用途の領域
特定の用途の領域には , 汎用レジスタ領域とベクタテーブル領域があります。
• 汎用レジスタ領域 ( アドレス : 0x0100 ～ 0x01FF )
• 8 ビットの演算や転送などに使用する補助的レジスタが配置されています。
• RAM 領域の一部に割り当てられており , 通常の RAM としても使用できます。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令で高速にアクセスできます。
• 不揮発性レジスタデータ領域 ( アドレス : 0xFFBB ～ 0xFFBF)
• 0xFFBB ～ 0xFFBF までの領域は不揮発性レジスタのデータの保存用として使用します。詳細は , 「New 8FX
MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 24 章　不揮発性レジスタ (NVR) インタフェース」
を参照してください。
• ベクタテーブル領域 ( アドレス : 0xFFC0 ～ 0xFFFF)
• ベクタコール命令 (CALLV), 割込み , およびリセットのベクタテーブルとして使用します。
• フラッシュメモリ領域の最上部に割り当てられており , それぞれのベクタテーブルのアドレスに対応する処理ルー
チンの開始アドレスをデータとして設定します。
「■ 割込み要因のテーブル (MB95850K シリーズ )」,「■ 割込み要因のテーブル (MB95860K シリーズ )」と「■ 割込み要
因のテーブル (MB95870K シリーズ )」は , ベクタコール命令 , 割込み , およびリセットに対応して参照されるベクタテー
ブルのアドレスを示します。
詳細は「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 4 章　リセット」,「第 5 章　割込み」
および「付録」の「A.2 特殊な命令について ■ 特殊な命令について ● CALLV #vct」を参照してください。
• ダイレクトバンクポインタとアクセス領域
ダイレクトバンクポインタ (DP[2:0])
オペランドで指定された dir
アクセス領域
0bXXX( マッピングに影響しません )
0x0000 ～ 0x007F
0x0000 ～ 0x007F
0b000 ( 初期値 )
0x0090 ～ 0x00FF
0x0090 ～ 0x00FF
0b001
0x0100 ～ 0x017F
0b010
0x0180 ～ 0x01FF
0b011
0x0200 ～ 0x027F
0b100
0x0080 ～ 0x00FF
0x0280 ～ 0x02FF
0b101
0x0300 ～ 0x037F
0b110
0x0380 ～ 0x03FF
0b111
0x0400 ～ 0x047F
DS702-00013-0v02-J
35
MB95850K/860K/870K シリーズ
■ I/O マップ (MB95850K シリーズ )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0000
PDR0
ポート 0 データレジスタ
R/W
0b00000000
0x0001
DDR0
ポート 0 方向レジスタ
R/W
0b00000000
0x0002
PDR1
ポート 1 データレジスタ
R/W
0b00000000
0x0003
DDR1
ポート 1 方向レジスタ
R/W
0b00000000
0x0004
—
0x0005
WATR
0x0006
PLLC
0x0007
0x0008
( 使用禁止 )
—
—
発振安定待ち時間設定レジスタ
R/W
0b11111111
PLL 制御レジスタ
R/W
0b000X0000
SYCC
システムクロック制御レジスタ
R/W
0bXXX11011
STBC
スタンバイ制御レジスタ
R/W
0b00000000
0x0009
RSRR
リセット要因レジスタ
R/W
0b000XXXXX
0x000A
TBTC
タイムベースタイマ制御レジスタ
R/W
0b00000000
0x000B
WPCR
時計プリスケーラ制御レジスタ
R/W
0b00000000
0x000C
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
0b00XX0000
0x000D
SYCC2
システムクロック制御レジスタ 2
R/W
0bXXXX0011
0x000E
～
0x0011
—
—
—
( 使用禁止 )
0x0012
PDR4
ポート 4 データレジスタ
R/W
0b00000000
0x0013
DDR4
ポート 4 方向レジスタ
R/W
0b00000000
0x0014,
0x0015
—
—
—
( 使用禁止 )
0x0016
PDR6
ポート 6 データレジスタ
R/W
0b00000000
0x0017
DDR6
ポート 6 方向レジスタ
R/W
0b00000000
0x0018
PDR7
ポート 7 データレジスタ
R/W
0b00000000
0x0019
DDR7
ポート 7 方向レジスタ
R/W
0b00000000
0x001A,
0x001B
—
—
—
0x001C
STBC2
R/W
0b00000000
0x001D
～
0x0027
—
—
—
0x0028
PDRF
ポート F データレジスタ
R/W
0b00000000
0x0029
DDRF
ポート F 方向レジスタ
R/W
0b00000000
0x002A
PDRG
ポート G データレジスタ
R/W
0b00000000
0x002B
DDRG
ポート G 方向レジスタ
R/W
0b00000000
0x002C
PUL0
ポート 0 プルアップレジスタ
R/W
0b00000000
0x002D
PUL1
ポート 1 プルアップレジスタ
R/W
0b00000000
0x002E
～
0x0031
—
—
—
0x0032
PUL7
ポート 7 プルアップレジスタ
R/W
0b00000000
0x0033
PUL6
ポート 6 プルアップレジスタ
R/W
0b00000000
0x0034
—
—
—
0x0035
PULG
R/W
0b00000000
( 使用禁止 )
スタンバイ制御レジスタ 2
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
ポート G プルアップレジスタ
( 続く )
36
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0036
T01CR1
8/16 ビット複合タイマ 01 ステータス制御レジスタ 1
R/W
0b00000000
0x0037
T00CR1
8/16 ビット複合タイマ 00 ステータス制御レジスタ 1
R/W
0b00000000
0x0038,
0x0039
—
—
—
( 使用禁止 )
0x003A
PC01
8/16 ビット PPG タイマ 01 制御レジスタ
R/W
0b00000000
0x003B
PC00
8/16 ビット PPG タイマ 00 制御レジスタ
R/W
0b00000000
0x003C
～
0x0047
—
—
—
0x0048
EIC00
R/W
0b00000000
0x0049
—
—
—
0x004A
EIC20
外部割込み回路制御レジスタ ch. 4/ch. 5
R/W
0b00000000
外部割込み回路制御レジスタ ch. 6/ch. 7
R/W
0b00000000
—
—
LVD リセット電圧選択 ID レジスタ
R/W
0b00000000
LVD リセット回路制御レジスタ
R/W
0b00000001
—
—
( 使用禁止 )
外部割込み回路制御レジスタ ch. 0/ch. 1
( 使用禁止 )
0x004B
EIC30
0x004C,
0x004D
—
0x004E
LVDR
0x004F
LVDCC
0x0050
～
0x0055
—
0x0056
SMC10
UART/SIO シリアルモード制御レジスタ 1 ch. 0
R/W
0b00000000
0x0057
SMC20
UART/SIO シリアルモード制御レジスタ 2 ch. 0
R/W
0b00100000
0x0058
SSR0
UART/SIO シリアルステータスアンドデータレジスタ ch. 0
R/W
0b00000001
0x0059
TDR0
UART/SIO シリアル出力データレジスタ ch. 0
R/W
0b00000000
0x005A
RDR0
UART/SIO シリアル入力データレジスタ ch. 0
0x005B
CMR0
コンパレータ制御レジスタ ch. 0
( 使用禁止 )
( 使用禁止 )
R
0b00000000
R/W
0b11000101
—
—
0x005C
( 使用禁止 )
～
0x005F
—
0x0060
IBCR00
I2C バス制御レジスタ 0 ch. 0
R/W
0b00000000
0x0061
IBCR10
I2C バス制御レジスタ 1 ch. 0
R/W
0b00000000
0x0062
IBSR0
I C バスステータスレジスタ ch. 0
R/W
0b00000000
0x0063
IDDR0
I C データレジスタ ch. 0
R/W
0b00000000
0x0064
IAAR0
I C アドレスレジスタ ch. 0
R/W
0b00000000
0x0065
ICCR0
I2C クロック制御レジスタ ch. 0
R/W
0b00000000
—
—
2
2
2
0x0066
～
0x006B
—
( 使用禁止 )
0x006C
ADC1
8/10 ビット A/D コンバータ制御レジスタ 1
R/W
0b00000000
0x006D
ADC2
8/10 ビット A/D コンバータ制御レジスタ 2
R/W
0b00000000
0x006E
ADDH
8/10 ビット A/D コンバータデータレジスタ ( 上位 )
R/W
0b00000000
0x006F
ADDL
8/10 ビット A/D コンバータデータレジスタ ( 下位 )
R/W
0b00000000
( 続く )
DS702-00013-0v02-J
37
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0070
WCSR
時計カウンタ制御レジスタ
R/W
0b00000000
0x0071
FSR2
フラッシュメモリステータスレジスタ 2
R/W
0b00000000
0x0072
FSR
フラッシュメモリステータスレジスタ
R/W
0b000X0000
0x0073
SWRE0
フラッシュメモリセクタ書込み制御レジスタ 0
R/W
0b00000000
0x0074
FSR3
フラッシュメモリステータスレジスタ 3
R
0b000XXXXX
0x0075
FSR4
フラッシュメモリステータスレジスタ 4
R/W
0b00000000
0x0076
WREN
ワイルドレジスタアドレス比較許可レジスタ
R/W
0b00000000
0x0077
WROR
ワイルドレジスタデータテスト設定レジスタ
R/W
0b00000000
0x0078
—
—
—
0x0079
ILR0
割込みレベル設定レジスタ 0
R/W
0b11111111
0x007A
ILR1
割込みレベル設定レジスタ 1
R/W
0b11111111
0x007B
ILR2
割込みレベル設定レジスタ 2
R/W
0b11111111
0x007C
ILR3
割込みレベル設定レジスタ 3
R/W
0b11111111
0x007D
ILR4
割込みレベル設定レジスタ 4
R/W
0b11111111
0x007E
ILR5
割込みレベル設定レジスタ 5
R/W
0b11111111
0x007F
—
0x0E10
BPFREQ
0x0E11
TER0
0x0E12
レジスタバンクポインタ (RP) とダイレクトバンクポインタ (DP)
のミラー
( 使用禁止 )
—
—
ビープ出力周波数レジスタ
R/W
0b00000000
TS タッチチャネル許可レジスタ 0
R/W
0b00000000
TER1
TS タッチチャネル許可レジスタ 1
R/W
0b00000000
0x0E13
PSC
TS プリスケーラ制御レジスタ
R/W
0b00100000
0x0E14
WRESET
TS ウォームリセットレジスタ
R/W
0b00000000
0x0E15
RSEL0
TS 感度選択レジスタ 0
R/W
0b00000010
0x0E16
RSEL1
TS 感度選択レジスタ 1
R/W
0b00010010
0x0E17
RSEL2
TS 感度選択レジスタ 2
R/W
0b00010010
0x0E18
RSEL3
TS 感度選択レジスタ 3
R/W
0b00010010
0x0E19
～
0x0E1B
—
—
—
0x0E1C
BPDUR
TS ビープ期間設定レジスタ
R/W
0b00000000
0x0E1D
DIOR1
TS ダイレクト出力制御レジスタ 1
R/W
0b00000000
0x0E1E
DIOR2
TS ダイレクト出力制御レジスタ 2
R/W
0b00000000
0x0E1F
DIOR3
TS ダイレクト出力制御レジスタ 3
R/W
0b00000000
0x0E20
FTSEL
TS 機能選択レジスタ
R/W
0b00000100
0x0E21
AICWAT
TS AIC 待ち時間設定レジスタ
R/W
0b00100111
0x0E22
CALITV
TS 校正間隔設定レジスタ
R/W
0b00110000
0x0E23
ITGTM
TS 統合時間設定レジスタ
R/W
0b00001111
0x0E24
IDLETM
TS アイドル時間設定レジスタ
R/W
0b00001111
0x0E25
CONTROL
TS 制御レジスタ
R/W
0b00000000
0x0E26
INTMR
TS 割込みマスクレジスタ
R/W
0b00011000
0x0E27
INTCR
TS 割込みクリアレジスタ
R/W
0b00000000
0x0E28
FLTP
TS フィルタ期間設定レジスタ
R/W
0b00000000
0x0E29
FLTTH
TS フィルタしきい値設定レジスタ
R/W
0b00000000
0x0E2A
REFDLY
TS 基準遅延設定レジスタ
R/W
0b00000000
( 使用禁止 )
( 続く )
38
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
( 使用禁止 )
—
—
0x0E2B
～
0x0E30
—
0x0E31
ALPH1
TS アルファ値設定レジスタ ch. 1
R/W
0b00001000
0x0E32
ALPH2
TS アルファ値設定レジスタ ch. 2
R/W
0b00001000
0x0E33
ALPH3
TS アルファ値設定レジスタ ch. 3
R/W
0b00001000
0x0E34
ALPH4
TS アルファ値設定レジスタ ch. 4
R/W
0b00001000
0x0E35
ALPH5
TS アルファ値設定レジスタ ch. 5
R/W
0b00001000
—
—
R/W
0b00000100
—
—
0x0E36
～
0x0E3F
—
0x0E40
BETA
( 使用禁止 )
TS ベータ値設定レジスタ
0x0E41
～
0x0E50
—
( 使用禁止 )
0x0E51
STRTH1
TS タッチ強度しきい値設定レジスタ ch. 1
R/W
0b00000001
0x0E52
STRTH2
TS タッチ強度しきい値設定レジスタ ch. 2
R/W
0b00000001
0x0E53
STRTH3
TS タッチ強度しきい値設定レジスタ ch. 3
R/W
0b00000001
0x0E54
STRTH4
TS タッチ強度しきい値設定レジスタ ch. 4
R/W
0b00000001
0x0E55
STRTH5
TS タッチ強度しきい値設定レジスタ ch. 5
R/W
0b00000001
—
—
0x0E56
( 使用禁止 )
～
0x0E60
—
0x0E61
STR1
TS タッチ強度レジスタ ch. 1
R
0bXXXXXXXX
0x0E62
STR2
TS タッチ強度レジスタ ch. 2
R
0bXXXXXXXX
0x0E63
STR3
TS タッチ強度レジスタ ch. 3
R
0bXXXXXXXX
0x0E64
STR4
TS タッチ強度レジスタ ch. 4
R
0bXXXXXXXX
0x0E65
STR5
TS タッチ強度レジスタ ch. 5
R
0bXXXXXXXX
—
—
0x0E66
( 使用禁止 )
～
0x0E70
—
0x0E71
CALIP1
TS 校正済みインピーダンスレジスタ ch. 1
R
0b0XXXXXXX
0x0E72
CALIP2
TS 校正済みインピーダンスレジスタ ch. 2
R
0b0XXXXXXX
0x0E73
CALIP3
TS 校正済みインピーダンスレジスタ ch. 3
R
0b0XXXXXXX
0x0E74
CALIP4
TS 校正済みインピーダンスレジスタ ch. 4
R
0b0XXXXXXX
0x0E75
CALIP5
TS 校正済みインピーダンスレジスタ ch. 5
R
0b0XXXXXXX
—
—
0x0E76
( 使用禁止 )
～
0x0E80
—
0x0E81
IMPE1
TS インピーダンスレジスタ ch. 1
R
0b0XXXXXXX
0x0E82
IMPE2
TS インピーダンスレジスタ ch. 2
R
0b0XXXXXXX
0x0E83
IMPE3
TS インピーダンスレジスタ ch. 3
R
0b0XXXXXXX
0x0E84
IMPE4
TS インピーダンスレジスタ ch. 4
R
0b0XXXXXXX
0x0E85
IMPE5
TS インピーダンスレジスタ ch. 5
R
0b0XXXXXXX
( 続く )
DS702-00013-0v02-J
39
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
( 使用禁止 )
—
—
0bXXXXXXXX
0x0E86
～
0x0E8F
—
0x0E90
TOUCHL
TS タッチデータレジスタ ( 下位 )
R
0x0E91
TOUCHH
TS タッチデータレジスタ ( 上位 )
R
0b0000XXXX
0x0E92
INTPR
TS 割込み保留レジスタ
R
0b000XXXXX
—
—
0x0E93
( 使用禁止 )
～
0x0F7F
—
0x0F80
WRARH0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
0b00000000
0x0F81
WRARL0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
0b00000000
0x0F82
WRDR0
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
0b00000000
0x0F83
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
0b00000000
0x0F84
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
0b00000000
0x0F85
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
0b00000000
0x0F86
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
0b00000000
0x0F87
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
0b00000000
0x0F88
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
0b00000000
—
—
0x0F89
～
0x0F91
—
( 使用禁止 )
0x0F92
T01CR0
8/16 ビット複合タイマ 01 ステータス制御レジスタ 0
R/W
0b00000000
0x0F93
T00CR0
8/16 ビット複合タイマ 00 ステータス制御レジスタ 0
R/W
0b00000000
0x0F94
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
0b00000000
0x0F95
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
0b00000000
0x0F96
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
R/W
0b00000000
—
—
0x0F97
( 使用禁止 )
～
0x0F9B
—
0x0F9C
PPS01
8/16 ビット PPG01 周期設定バッファレジスタ
R/W
0b11111111
0x0F9D
PPS00
8/16 ビット PPG00 周期設定バッファレジスタ
R/W
0b11111111
0x0F9E
PDS01
8/16 ビット PPG01 デューティ設定バッファレジスタ
R/W
0b11111111
0x0F9F
PDS00
8/16 ビット PPG00 デューティ設定バッファレジスタ
R/W
0b11111111
—
—
0x0FA0
～
0x0FA3
—
( 使用禁止 )
0x0FA4
PPGS
8/16 ビット PPG 起動レジスタ
R/W
0b00000000
0x0FA5
REVC
8/16 ビット PPG 出力反転レジスタ
R/W
0b00000000
—
—
0x0FA6
～
0x0FBD
—
( 使用禁止 )
( 続く )
40
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0FBE
PSSR0
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 0
R/W
0b00000000
0x0FBF
BRSR0
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 0
R/W
0b00000000
0x0FC0
TIDR0
タッチ入力禁止レジスタ 0
R/W
0b00000000
0x0FC1
TIDR1
タッチ入力禁止レジスタ 1
R/W
0b00000000
0x0FC2
—
—
—
0x0FC3
AIDRL
A/D 入力禁止レジスタ ( 下位 )
R/W
0b00000000
0x0FC4
LVDPW
LVD リセット回路パスワードレジスタ
R/W
0b00000000
—
—
( 使用禁止 )
0x0FC5
～
0x0FE2
—
( 使用禁止 )
0x0FE3
WCDR
時計カウンタデータレジスタ
R/W
0b00111111
0x0FE4
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
0b000XXXXX
0x0FE5
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
0b000XXXXX
0x0FE6
—
—
—
0x0FE7
CRTDA
メイン CR クロック温度依存補正レジスタ
R/W
0b000XXXXX
0x0FE8
SYSC
システム構成レジスタ
R/W
0b11000011
0x0FE9
CMCR
クロック監視制御レジスタ
R/W
0b00000000
0x0FEA
CMDR
クロック監視データレジスタ
R
0b00000000
0x0FEB
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R
0bXXXXXXXX
0x0FEC
WDTL
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R
0bXXXXXXXX
0x0FED,
0x0FEE
—
—
—
0x0FEF
WICR
R/W
0b01000000
—
—
( 使用禁止 )
( 使用禁止 )
割込み端子選択回路制御レジスタ
0x0FF0
～
0x0FFF
—
( 使用禁止 )
• R/W についての説明
R/W ：リード / ライト可能
R
：リードオンリ
• 初期値についての説明
0
：この ビットの初期値は “0” です。
1
：この ビットの初期値は “1” です。
X
：この ビットの初期値は不定です。
( 注意事項 )「( 使用禁止 )」のアドレスへの書込みは行わないでください。
「( 使用禁止 )」のアドレスを読み出した場合は
不定値が読み出されます。
DS702-00013-0v02-J
41
MB95850K/860K/870K シリーズ
■ I/O マップ (MB95860K シリーズ )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0000
PDR0
ポート 0 データレジスタ
R/W
0b00000000
0x0001
DDR0
ポート 0 方向レジスタ
R/W
0b00000000
0x0002
PDR1
ポート 1 データレジスタ
R/W
0b00000000
0x0003
DDR1
ポート 1 方向レジスタ
R/W
0b00000000
0x0004
—
0x0005
WATR
0x0006
PLLC
0x0007
0x0008
( 使用禁止 )
—
—
発振安定待ち時間設定レジスタ
R/W
0b11111111
PLL 制御レジスタ
R/W
0b000X0000
SYCC
システムクロック制御レジスタ
R/W
0bXXX11011
STBC
スタンバイ制御レジスタ
R/W
0b00000000
0x0009
RSRR
リセット要因レジスタ
R/W
0b000XXXXX
0x000A
TBTC
タイムベースタイマ制御レジスタ
R/W
0b00000000
0x000B
WPCR
時計プリスケーラ制御レジスタ
R/W
0b00000000
0x000C
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
0b00XX0000
0x000D
SYCC2
システムクロック制御レジスタ 2
R/W
0bXXXX0011
0x000E
～
0x0011
—
—
—
( 使用禁止 )
0x0012
PDR4
ポート 4 データレジスタ
R/W
0b00000000
0x0013
DDR4
ポート 4 方向レジスタ
R/W
0b00000000
0x0014,
0x0015
—
—
—
( 使用禁止 )
0x0016
PDR6
ポート 6 データレジスタ
R/W
0b00000000
0x0017
DDR6
ポート 6 方向レジスタ
R/W
0b00000000
0x0018
PDR7
ポート 7 データレジスタ
R/W
0b00000000
0x0019
DDR7
ポート 7 方向レジスタ
R/W
0b00000000
0x001A,
0x001B
—
—
—
0x001C
STBC2
R/W
0b00000000
0x001D
～
0x0027
—
—
—
0x0028
PDRF
ポート F データレジスタ
R/W
0b00000000
0x0029
DDRF
ポート F 方向レジスタ
R/W
0b00000000
0x002A
PDRG
ポート G データレジスタ
R/W
0b00000000
0x002B
DDRG
ポート G 方向レジスタ
R/W
0b00000000
0x002C
PUL0
ポート 0 プルアップレジスタ
R/W
0b00000000
0x002D
PUL1
ポート 1 プルアップレジスタ
R/W
0b00000000
0x002E,
0x002F
—
—
—
0x0030
PUL4
R/W
0b00000000
0x0031
—
—
—
0x0032
PUL7
ポート 7 プルアップレジスタ
R/W
0b00000000
0x0033
PUL6
ポート 6 プルアップレジスタ
R/W
0b00000000
0x0034
—
—
—
0x0035
PULG
R/W
0b00000000
( 使用禁止 )
スタンバイ制御レジスタ 2
( 使用禁止 )
( 使用禁止 )
ポート 4 プルアップレジスタ
( 使用禁止 )
( 使用禁止 )
ポート G プルアップレジスタ
( 続く )
42
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0036
T01CR1
8/16 ビット複合タイマ 01 ステータス制御レジスタ 1
R/W
0b00000000
0x0037
T00CR1
8/16 ビット複合タイマ 00 ステータス制御レジスタ 1
R/W
0b00000000
0x0038
T11CR1
8/16 ビット複合タイマ 11 ステータス制御レジスタ 1
R/W
0b00000000
0x0039
T10CR1
8/16 ビット複合タイマ 10 ステータス制御レジスタ 1
R/W
0b00000000
0x003A
PC01
8/16 ビット PPG タイマ 01 制御レジスタ
R/W
0b00000000
0x003B
PC00
8/16 ビット PPG タイマ 00 制御レジスタ
R/W
0b00000000
0x003C
PC11
8/16 ビット PPG タイマ 11 制御レジスタ
R/W
0b00000000
0x003D
PC10
8/16 ビット PPG タイマ 10 制御レジスタ
R/W
0b00000000
0x003E
～
0x0047
—
—
—
0x0048
EIC00
外部割込み回路制御レジスタ ch. 0/ch. 1
R/W
0b00000000
( 使用禁止 )
0x0049
EIC10
外部割込み回路制御レジスタ ch. 2/ch. 3
R/W
0b00000000
0x004A
EIC20
外部割込み回路制御レジスタ ch. 4/ch. 5
R/W
0b00000000
0x004B
EIC30
外部割込み回路制御レジスタ ch. 6/ch. 7
R/W
0b00000000
0x004C,
0x004D
—
—
—
0x004E
LVDR
LVD リセット電圧選択 ID レジスタ
R/W
0b00000000
0x004F
LVDCC
LVD リセット回路制御レジスタ
R/W
0b00000001
0x0050
～
0x0055
—
—
—
0x0056
SMC10
UART/SIO シリアルモード制御レジスタ 1 ch. 0
R/W
0b00000000
0x0057
SMC20
UART/SIO シリアルモード制御レジスタ 2 ch. 0
R/W
0b00100000
( 使用禁止 )
( 使用禁止 )
0x0058
SSR0
UART/SIO シリアルステータスアンドデータレジスタ ch. 0
R/W
0b00000001
0x0059
TDR0
UART/SIO シリアル出力データレジスタ ch. 0
R/W
0b00000000
0x005A
RDR0
UART/SIO シリアル入力データレジスタ ch. 0
R
0b00000000
0x005B
CMR0
コンパレータ制御レジスタ ch. 0
R/W
0b11000101
—
—
0x005C
( 使用禁止 )
～
0x005F
—
0x0060
IBCR00
I2C バス制御レジスタ 0 ch. 0
R/W
0b00000000
0x0061
IBCR10
I C バス制御レジスタ 1 ch. 0
R/W
0b00000000
0x0062
IBSR0
I C バスステータスレジスタ ch. 0
R/W
0b00000000
0x0063
IDDR0
I2C データレジスタ ch. 0
R/W
0b00000000
0x0064
IAAR0
I C アドレスレジスタ ch. 0
R/W
0b00000000
0x0065
ICCR0
I C クロック制御レジスタ ch. 0
R/W
0b00000000
—
—
2
2
2
2
0x0066
～
0x006B
—
( 使用禁止 )
0x006C
ADC1
8/10 ビット A/D コンバータ制御レジスタ 1
R/W
0b00000000
0x006D
ADC2
8/10 ビット A/D コンバータ制御レジスタ 2
R/W
0b00000000
0x006E
ADDH
8/10 ビット A/D コンバータデータレジスタ ( 上位 )
R/W
0b00000000
0x006F
ADDL
8/10 ビット A/D コンバータデータレジスタ ( 下位 )
R/W
0b00000000
( 続く )
DS702-00013-0v02-J
43
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0070
WCSR
時計カウンタ制御レジスタ
R/W
0b00000000
0x0071
FSR2
フラッシュメモリステータスレジスタ 2
R/W
0b00000000
0x0072
FSR
フラッシュメモリステータスレジスタ
R/W
0b000X0000
0x0073
SWRE0
フラッシュメモリセクタ書込み制御レジスタ 0
R/W
0b00000000
0x0074
FSR3
フラッシュメモリステータスレジスタ 3
R
0b000XXXXX
0x0075
FSR4
フラッシュメモリステータスレジスタ 4
R/W
0b00000000
0x0076
WREN
ワイルドレジスタアドレス比較許可レジスタ
R/W
0b00000000
0x0077
WROR
ワイルドレジスタデータテスト設定レジスタ
R/W
0b00000000
0x0078
—
—
—
0x0079
ILR0
割込みレベル設定レジスタ 0
R/W
0b11111111
0x007A
ILR1
割込みレベル設定レジスタ 1
R/W
0b11111111
0x007B
ILR2
割込みレベル設定レジスタ 2
R/W
0b11111111
0x007C
ILR3
割込みレベル設定レジスタ 3
R/W
0b11111111
0x007D
ILR4
割込みレベル設定レジスタ 4
R/W
0b11111111
0x007E
ILR5
割込みレベル設定レジスタ 5
R/W
0b11111111
0x007F
—
0x0E10
BPFREQ
0x0E11
TER0
0x0E12
レジスタバンクポインタ (RP) とダイレクトバンクポインタ (DP)
のミラー
( 使用禁止 )
—
—
ビープ出力周波数レジスタ
R/W
0b00000000
TS タッチチャネル許可レジスタ 0
R/W
0b00000000
TER1
TS タッチチャネル許可レジスタ 1
R/W
0b00000000
0x0E13
PSC
TS プリスケーラ制御レジスタ
R/W
0b00100000
0x0E14
WRESET
TS ウォームリセットレジスタ
R/W
0b00000000
0x0E15
RSEL0
TS 感度選択レジスタ 0
R/W
0b00000010
0x0E16
RSEL1
TS 感度選択レジスタ 1
R/W
0b00010010
0x0E17
RSEL2
TS 感度選択レジスタ 2
R/W
0b00010010
0x0E18
RSEL3
TS 感度選択レジスタ 3
R/W
0b00010010
0x0E19
RSEL4
TS 感度選択レジスタ 4
R/W
0b00010010
0x0E1A,
0x0E1B
—
—
—
0x0E1C
BPDUR
TS ビープ期間設定レジスタ
R/W
0b00000000
0x0E1D
DIOR1
TS ダイレクト出力制御レジスタ 1
R/W
0b00000000
0x0E1E
DIOR2
TS ダイレクト出力制御レジスタ 2
R/W
0b00000000
0x0E1F
DIOR3
TS ダイレクト出力制御レジスタ 3
R/W
0b00000000
0x0E20
FTSEL
TS 機能選択レジスタ
R/W
0b00000100
0x0E21
AICWAT
TS AIC 待ち時間設定レジスタ
R/W
0b00100111
0x0E22
CALITV
TS 校正間隔設定レジスタ
R/W
0b00110000
0x0E23
ITGTM
TS 統合時間設定レジスタ
R/W
0b00001111
0x0E24
IDLETM
TS アイドル時間設定レジスタ
R/W
0b00001111
0x0E25
CONTROL
TS 制御レジスタ
R/W
0b00000000
0x0E26
INTMR
TS 割込みマスクレジスタ
R/W
0b00011000
0x0E27
INTCR
TS 割込みクリアレジスタ
R/W
0b00000000
0x0E28
FLTP
TS フィルタ期間設定レジスタ
R/W
0b00000000
0x0E29
FLTTH
TS フィルタしきい値設定レジスタ
R/W
0b00000000
0x0E2A
REFDLY
TS 基準遅延設定レジスタ
R/W
0b00000000
( 使用禁止 )
( 続く )
44
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
( 使用禁止 )
—
—
0x0E2B
～
0x0E2F
—
0x0E30
ALPH0
TS アルファ値設定レジスタ ch. 0
R/W
0b00001000
0x0E31
ALPH1
TS アルファ値設定レジスタ ch. 1
R/W
0b00001000
0x0E32
ALPH2
TS アルファ値設定レジスタ ch. 2
R/W
0b00001000
0x0E33
ALPH3
TS アルファ値設定レジスタ ch. 3
R/W
0b00001000
0x0E34
ALPH4
TS アルファ値設定レジスタ ch. 4
R/W
0b00001000
0x0E35
ALPH5
TS アルファ値設定レジスタ ch. 5
R/W
0b00001000
0x0E36
ALPH6
TS アルファ値設定レジスタ ch. 6
R/W
0b00001000
0x0E37
ALPH7
TS アルファ値設定レジスタ ch. 7
R/W
0b00001000
—
—
R/W
0b00000100
—
—
0x0E38
～
0x0E3F
—
0x0E40
BETA
( 使用禁止 )
TS ベータ値設定レジスタ
0x0E41
( 使用禁止 )
～
0x0E4F
—
0x0E50
STRTH0
TS タッチ強度しきい値設定レジスタ ch. 0
R/W
0b00000001
0x0E51
STRTH1
TS タッチ強度しきい値設定レジスタ ch. 1
R/W
0b00000001
0x0E52
STRTH2
TS タッチ強度しきい値設定レジスタ ch. 2
R/W
0b00000001
0x0E53
STRTH3
TS タッチ強度しきい値設定レジスタ ch. 3
R/W
0b00000001
0x0E54
STRTH4
TS タッチ強度しきい値設定レジスタ ch. 4
R/W
0b00000001
0x0E55
STRTH5
TS タッチ強度しきい値設定レジスタ ch. 5
R/W
0b00000001
0x0E56
STRTH6
TS タッチ強度しきい値設定レジスタ ch. 6
R/W
0b00000001
0x0E57
STRTH7
TS タッチ強度しきい値設定レジスタ ch. 7
R/W
0b00000001
—
—
0x0E58
( 使用禁止 )
～
0x0E5F
—
0x0E60
STR0
TS タッチ強度レジスタ ch. 0
R
0bXXXXXXXX
0x0E61
STR1
TS タッチ強度レジスタ ch. 1
R
0bXXXXXXXX
0x0E62
STR2
TS タッチ強度レジスタ ch. 2
R
0bXXXXXXXX
0x0E63
STR3
TS タッチ強度レジスタ ch. 3
R
0bXXXXXXXX
0x0E64
STR4
TS タッチ強度レジスタ ch. 4
R
0bXXXXXXXX
0x0E65
STR5
TS タッチ強度レジスタ ch. 5
R
0bXXXXXXXX
0x0E66
STR6
TS タッチ強度レジスタ ch. 6
R
0bXXXXXXXX
0x0E67
STR7
TS タッチ強度レジスタ ch. 7
R
0bXXXXXXXX
—
—
0x0E68
～
0x0E6F
—
( 使用禁止 )
0x0E70
CALIP0
TS 校正済みインピーダンスレジスタ ch. 0
R
0b0XXXXXXX
0x0E71
CALIP1
TS 校正済みインピーダンスレジスタ ch. 1
R
0b0XXXXXXX
0x0E72
CALIP2
TS 校正済みインピーダンスレジスタ ch. 2
R
0b0XXXXXXX
0x0E73
CALIP3
TS 校正済みインピーダンスレジスタ ch. 3
R
0b0XXXXXXX
( 続く )
DS702-00013-0v02-J
45
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0E74
CALIP4
TS 校正済みインピーダンスレジスタ ch. 4
R
0b0XXXXXXX
0x0E75
CALIP5
TS 校正済みインピーダンスレジスタ ch. 5
R
0b0XXXXXXX
0x0E76
CALIP6
TS 校正済みインピーダンスレジスタ ch. 6
R
0b0XXXXXXX
0x0E77
CALIP7
TS 校正済みインピーダンスレジスタ ch. 7
R
0b0XXXXXXX
—
—
0x0E78
( 使用禁止 )
～
0x0E7F
—
0x0E80
IMPE0
TS インピーダンスレジスタ ch. 0
R
0b0XXXXXXX
0x0E81
IMPE1
TS インピーダンスレジスタ ch. 1
R
0b0XXXXXXX
0x0E82
IMPE2
TS インピーダンスレジスタ ch. 2
R
0b0XXXXXXX
0x0E83
IMPE3
TS インピーダンスレジスタ ch. 3
R
0b0XXXXXXX
0x0E84
IMPE4
TS インピーダンスレジスタ ch. 4
R
0b0XXXXXXX
0x0E85
IMPE5
TS インピーダンスレジスタ ch. 5
R
0b0XXXXXXX
0x0E86
IMPE6
TS インピーダンスレジスタ ch. 6
R
0b0XXXXXXX
0x0E87
IMPE7
TS インピーダンスレジスタ ch. 7
R
0b0XXXXXXX
—
—
0x0E88
～
0x0E8F
—
( 使用禁止 )
0x0E90
TOUCHL
TS タッチデータレジスタ ( 下位 )
R
0bXXXXXXXX
0x0E91
TOUCHH
TS タッチデータレジスタ ( 上位 )
R
0b0000XXXX
0x0E92
INTPR
TS 割込み保留レジスタ
R
0b000XXXXX
—
—
0x0E93
～
0x0F7F
—
( 使用禁止 )
0x0F80
WRARH0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
0b00000000
0x0F81
WRARL0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
0b00000000
0x0F82
WRDR0
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
0b00000000
0x0F83
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
0b00000000
0x0F84
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
0b00000000
0x0F85
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
0b00000000
0x0F86
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
0b00000000
0x0F87
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
0b00000000
0x0F88
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
0b00000000
—
—
0x0F89
～
0x0F91
—
( 使用禁止 )
0x0F92
T01CR0
8/16 ビット複合タイマ 01 ステータス制御レジスタ 0
R/W
0b00000000
0x0F93
T00CR0
8/16 ビット複合タイマ 00 ステータス制御レジスタ 0
R/W
0b00000000
0x0F94
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
0b00000000
0x0F95
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
0b00000000
0x0F96
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
R/W
0b00000000
( 続く )
46
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0F97
T11CR0
8/16 ビット複合タイマ 11 ステータス制御レジスタ 0
R/W
0b00000000
0x0F98
T10CR0
8/16 ビット複合タイマ 10 ステータス制御レジスタ 0
R/W
0b00000000
0x0F99
T11DR
8/16 ビット複合タイマ 11 データレジスタ
R/W
0b00000000
0x0F9A
T10DR
8/16 ビット複合タイマ 10 データレジスタ
R/W
0b00000000
0x0F9B
TMCR1
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ
R/W
0b00000000
0x0F9C
PPS01
8/16 ビット PPG01 周期設定バッファレジスタ
R/W
0b11111111
0x0F9D
PPS00
8/16 ビット PPG00 周期設定バッファレジスタ
R/W
0b11111111
0x0F9E
PDS01
8/16 ビット PPG01 デューティ設定バッファレジスタ
R/W
0b11111111
0x0F9F
PDS00
8/16 ビット PPG00 デューティ設定バッファレジスタ
R/W
0b11111111
0x0FA0
PPS11
8/16 ビット PPG11 周期設定バッファレジスタ
R/W
0b11111111
0x0FA1
PPS10
8/16 ビット PPG10 周期設定バッファレジスタ
R/W
0b11111111
0x0FA2
PDS11
8/16 ビット PPG11 デューティ設定バッファレジスタ
R/W
0b11111111
0x0FA3
PDS10
8/16 ビット PPG10 デューティ設定バッファレジスタ
R/W
0b11111111
0x0FA4
PPGS
8/16 ビット PPG 起動レジスタ
R/W
0b00000000
0x0FA5
REVC
8/16 ビット PPG 出力反転レジスタ
R/W
0b00000000
—
—
0x0FA6
( 使用禁止 )
～
0x0FBD
—
0x0FBE
PSSR0
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 0
R/W
0b00000000
0x0FBF
BRSR0
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 0
R/W
0b00000000
0x0FC0
TIDR0
タッチ入力禁止レジスタ 0
R/W
0b00000000
0x0FC1
TIDR1
タッチ入力禁止レジスタ 1
R/W
0b00000000
0x0FC2
—
0x0FC3
AIDRL
0x0FC4
LVDPW
( 使用禁止 )
—
—
A/D 入力禁止レジスタ ( 下位 )
R/W
0b00000000
LVD リセット回路パスワードレジスタ
R/W
0b00000000
—
—
0x0FC5
( 使用禁止 )
～
0x0FE2
—
0x0FE3
WCDR
時計カウンタデータレジスタ
R/W
0b00111111
0x0FE4
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
0b000XXXXX
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
0b000XXXXX
—
—
メイン CR クロック温度依存補正レジスタ
R/W
0b000XXXXX
0x0FE5
CRTL
0x0FE6
—
0x0FE7
CRTDA
0x0FE8
SYSC
システム構成レジスタ
R/W
0b11000011
R/W
0b00000000
0b00000000
( 使用禁止 )
0x0FE9
CMCR
クロック監視制御レジスタ
0x0FEA
CMDR
クロック監視データレジスタ
R
0x0FEB
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R
0bXXXXXXXX
0x0FEC
WDTL
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R
0bXXXXXXXX
0x0FED,
0x0FEE
—
—
—
( 使用禁止 )
( 続く )
DS702-00013-0v02-J
47
MB95850K/860K/870K シリーズ
( 続き )
アドレス レジスタ略称
0x0FEF
WICR
レジスタ名称
割込み端子選択回路制御レジスタ
R/W
初期値
R/W
0b01000000
—
—
0x0FF0
～
0x0FFF
—
( 使用禁止 )
• R/W についての説明
R/W ：リード / ライト可能
R
：リードオンリ
• 初期値についての説明
0
：この ビットの初期値は “0” です。
1
：この ビットの初期値は “1” です。
X
：この ビットの初期値は不定です。
( 注意事項 )「( 使用禁止 )」のアドレスへの書込みは行わないでください。
「( 使用禁止 )」のアドレスを読み出した場合は
不定値が読み出されます。
48
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ I/O マップ (MB95870K シリーズ )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0000
PDR0
ポート 0 データレジスタ
R/W
0b00000000
0x0001
DDR0
ポート 0 方向レジスタ
R/W
0b00000000
0x0002
PDR1
ポート 1 データレジスタ
R/W
0b00000000
0x0003
DDR1
ポート 1 方向レジスタ
R/W
0b00000000
0x0004
—
0x0005
WATR
0x0006
PLLC
0x0007
0x0008
( 使用禁止 )
—
—
発振安定待ち時間設定レジスタ
R/W
0b11111111
PLL 制御レジスタ
R/W
0b000X0000
SYCC
システムクロック制御レジスタ
R/W
0bXXX11011
STBC
スタンバイ制御レジスタ
R/W
0b00000000
0x0009
RSRR
リセット要因レジスタ
R/W
0b000XXXXX
0x000A
TBTC
タイムベースタイマ制御レジスタ
R/W
0b00000000
0x000B
WPCR
時計プリスケーラ制御レジスタ
R/W
0b00000000
0x000C
WDTC
ウォッチドッグタイマ制御レジスタ
R/W
0b00XX0000
0x000D
SYCC2
システムクロック制御レジスタ 2
R/W
0bXXXX0011
0x000E
～
0x0011
—
—
—
( 使用禁止 )
0x0012
PDR4
ポート 4 データレジスタ
R/W
0b00000000
0x0013
DDR4
ポート 4 方向レジスタ
R/W
0b00000000
0x0014,
0x0015
—
—
—
( 使用禁止 )
0x0016
PDR6
ポート 6 データレジスタ
R/W
0b00000000
0x0017
DDR6
ポート 6 方向レジスタ
R/W
0b00000000
0x0018
PDR7
ポート 7 データレジスタ
R/W
0b00000000
0x0019
DDR7
ポート 7 方向レジスタ
R/W
0b00000000
0x001A,
0x001B
—
—
—
0x001C
STBC2
R/W
0b00000000
0x001D
～
0x0027
—
—
—
0x0028
PDRF
ポート F データレジスタ
R/W
0b00000000
0x0029
DDRF
ポート F 方向レジスタ
R/W
0b00000000
0x002A
PDRG
ポート G データレジスタ
R/W
0b00000000
0x002B
DDRG
ポート G 方向レジスタ
R/W
0b00000000
0x002C
PUL0
ポート 0 プルアップレジスタ
R/W
0b00000000
0x002D
PUL1
ポート 1 プルアップレジスタ
R/W
0b00000000
0x002E,
0x002F
—
—
—
0x0030
PUL4
R/W
0b00000000
0x0031
—
—
—
0x0032
PUL7
ポート 7 プルアップレジスタ
R/W
0b00000000
0x0033
PUL6
ポート 6 プルアップレジスタ
R/W
0b00000000
0x0034
—
—
—
0x0035
PULG
R/W
0b00000000
( 使用禁止 )
スタンバイ制御レジスタ 2
( 使用禁止 )
( 使用禁止 )
ポート 4 プルアップレジスタ
( 使用禁止 )
( 使用禁止 )
ポート G プルアップレジスタ
( 続く )
DS702-00013-0v02-J
49
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0036
T01CR1
8/16 ビット複合タイマ 01 ステータス制御レジスタ 1
R/W
0b00000000
0x0037
T00CR1
8/16 ビット複合タイマ 00 ステータス制御レジスタ 1
R/W
0b00000000
0x0038
T11CR1
8/16 ビット複合タイマ 11 ステータス制御レジスタ 1
R/W
0b00000000
0x0039
T10CR1
8/16 ビット複合タイマ 10 ステータス制御レジスタ 1
R/W
0b00000000
0x003A
PC01
8/16 ビット PPG タイマ 01 制御レジスタ
R/W
0b00000000
0x003B
PC00
8/16 ビット PPG タイマ 00 制御レジスタ
R/W
0b00000000
0x003C
PC11
8/16 ビット PPG タイマ 11 制御レジスタ
R/W
0b00000000
0x003D
PC10
8/16 ビット PPG タイマ 10 制御レジスタ
R/W
0b00000000
0x003E
PC21
8/16 ビット PPG タイマ 21 制御レジスタ
R/W
0b00000000
0x003F
PC20
8/16 ビット PPG タイマ 20 制御レジスタ
R/W
0b00000000
0x0040
～
0x0047
—
—
—
0x0048
EIC00
外部割込み回路制御レジスタ ch. 0/ch. 1
R/W
0b00000000
0x0049
EIC10
外部割込み回路制御レジスタ ch. 2/ch. 3
R/W
0b00000000
0x004A
EIC20
外部割込み回路制御レジスタ ch. 4/ch. 5
R/W
0b00000000
0x004B
EIC30
外部割込み回路制御レジスタ ch. 6/ch. 7
R/W
0b00000000
0x004C
EIC01
外部割込み回路制御レジスタ ch. 8/ch. 9
R/W
0b00000000
0x004D
—
—
—
0x004E
LVDR
LVD リセット電圧選択 ID レジスタ
R/W
0b00000000
0x004F
LVDCC
LVD リセット回路制御レジスタ
R/W
0b00000001
0x0050
～
0x0055
—
—
—
0x0056
SMC10
UART/SIO シリアルモード制御レジスタ 1 ch. 0
R/W
0b00000000
0x0057
SMC20
UART/SIO シリアルモード制御レジスタ 2 ch. 0
R/W
0b00100000
0x0058
SSR0
UART/SIO シリアルステータスアンドデータレジスタ ch. 0
R/W
0b00000001
0x0059
TDR0
UART/SIO シリアル出力データレジスタ ch. 0
R/W
0b00000000
0x005A
RDR0
UART/SIO シリアル入力データレジスタ ch. 0
0x005B
CMR0
コンパレータ制御レジスタ ch. 0
( 使用禁止 )
( 使用禁止 )
( 使用禁止 )
R
0b00000000
R/W
0b11000101
—
—
0x005C
( 使用禁止 )
～
0x005F
—
0x0060
IBCR00
I2C バス制御レジスタ 0 ch. 0
R/W
0b00000000
0x0061
IBCR10
I2C バス制御レジスタ 1 ch. 0
R/W
0b00000000
0x0062
IBSR0
I C バスステータスレジスタ ch. 0
R/W
0b00000000
0x0063
IDDR0
I C データレジスタ ch. 0
R/W
0b00000000
0x0064
IAAR0
I C アドレスレジスタ ch. 0
R/W
0b00000000
0x0065
ICCR0
I2C クロック制御レジスタ ch. 0
R/W
0b00000000
—
—
2
2
2
0x0066
( 使用禁止 )
～
0x006B
—
0x006C
ADC1
8/10 ビット A/D コンバータ制御レジスタ 1
R/W
0b00000000
0x006D
ADC2
8/10 ビット A/D コンバータ制御レジスタ 2
R/W
0b00000000
0x006E
ADDH
8/10 ビット A/D コンバータデータレジスタ ( 上位 )
R/W
0b00000000
0x006F
ADDL
8/10 ビット A/D コンバータデータレジスタ ( 下位 )
R/W
0b00000000
( 続く )
50
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0070
WCSR
時計カウンタ制御レジスタ
R/W
0b00000000
0x0071
FSR2
フラッシュメモリステータスレジスタ 2
R/W
0b00000000
0x0072
FSR
フラッシュメモリステータスレジスタ
R/W
0b000X0000
0x0073
SWRE0
フラッシュメモリセクタ書込み制御レジスタ 0
R/W
0b00000000
0x0074
FSR3
フラッシュメモリステータスレジスタ 3
R
0b000XXXXX
0x0075
FSR4
フラッシュメモリステータスレジスタ 4
R/W
0b00000000
0x0076
WREN
ワイルドレジスタアドレス比較許可レジスタ
R/W
0b00000000
0x0077
WROR
ワイルドレジスタデータテスト設定レジスタ
R/W
0b00000000
0x0078
—
—
—
0x0079
ILR0
割込みレベル設定レジスタ 0
R/W
0b11111111
0x007A
ILR1
割込みレベル設定レジスタ 1
R/W
0b11111111
0x007B
ILR2
割込みレベル設定レジスタ 2
R/W
0b11111111
0x007C
ILR3
割込みレベル設定レジスタ 3
R/W
0b11111111
0x007D
ILR4
割込みレベル設定レジスタ 4
R/W
0b11111111
0x007E
ILR5
割込みレベル設定レジスタ 5
R/W
0b11111111
0x007F
—
0x0E10
BPFREQ
0x0E11
TER0
0x0E12
レジスタバンクポインタ (RP) とダイレクトバンクポインタ (DP)
のミラー
( 使用禁止 )
—
—
ビープ出力周波数レジスタ
R/W
0b00000000
TS タッチチャネル許可レジスタ 0
R/W
0b00000000
TER1
TS タッチチャネル許可レジスタ 1
R/W
0b00000000
0x0E13
PSC
TS プリスケーラ制御レジスタ
R/W
0b00100000
0x0E14
WRESET
TS ウォームリセットレジスタ
R/W
0b00000000
0x0E15
RSEL0
TS 感度選択レジスタ 0
R/W
0b00000010
0x0E16
RSEL1
TS 感度選択レジスタ 1
R/W
0b00010010
0x0E17
RSEL2
TS 感度選択レジスタ 2
R/W
0b00010010
0x0E18
RSEL3
TS 感度選択レジスタ 3
R/W
0b00010010
0x0E19
RSEL4
TS 感度選択レジスタ 4
R/W
0b00010010
0x0E1A
RSEL5
TS 感度選択レジスタ 5
R/W
0b00010010
0x0E1B
RSEL6
TS 感度選択レジスタ 6
R/W
0b00010010
0x0E1C
BPDUR
TS ビープ期間設定レジスタ
R/W
0b00000000
0x0E1D
DIOR1
TS ダイレクト出力制御レジスタ 1
R/W
0b00000000
0x0E1E
DIOR2
TS ダイレクト出力制御レジスタ 2
R/W
0b00000000
0x0E1F
DIOR3
TS ダイレクト出力制御レジスタ 3
R/W
0b00000000
0x0E20
FTSEL
TS 機能選択レジスタ
R/W
0b00000100
0x0E21
AICWAT
TS AIC 待ち時間設定レジスタ
R/W
0b00100111
0x0E22
CALITV
TS 校正間隔設定レジスタ
R/W
0b00110000
0x0E23
ITGTM
TS 統合時間設定レジスタ
R/W
0b00001111
0x0E24
IDLETM
TS アイドル時間設定レジスタ
R/W
0b00001111
0x0E25
CONTROL
TS 制御レジスタ
R/W
0b00000000
0x0E26
INTMR
TS 割込みマスクレジスタ
R/W
0b00011000
0x0E27
INTCR
TS 割込みクリアレジスタ
R/W
0b00000000
0x0E28
FLTP
TS フィルタ期間設定レジスタ
R/W
0b00000000
0x0E29
FLTTH
TS フィルタしきい値設定レジスタ
R/W
0b00000000
0x0E2A
REFDLY
TS 基準遅延設定レジスタ
R/W
0b00000000
( 続く )
DS702-00013-0v02-J
51
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
( 使用禁止 )
—
—
0x0E2B
～
0x0E2F
—
0x0E30
ALPH0
TS アルファ値設定レジスタ ch. 0
R/W
0b00001000
0x0E31
ALPH1
TS アルファ値設定レジスタ ch. 1
R/W
0b00001000
0x0E32
ALPH2
TS アルファ値設定レジスタ ch. 2
R/W
0b00001000
0x0E33
ALPH3
TS アルファ値設定レジスタ ch. 3
R/W
0b00001000
0x0E34
ALPH4
TS アルファ値設定レジスタ ch. 4
R/W
0b00001000
0x0E35
ALPH5
TS アルファ値設定レジスタ ch. 5
R/W
0b00001000
0x0E36
ALPH6
TS アルファ値設定レジスタ ch. 6
R/W
0b00001000
0x0E37
ALPH7
TS アルファ値設定レジスタ ch. 7
R/W
0b00001000
0x0E38
ALPH8
TS アルファ値設定レジスタ ch. 8
R/W
0b00001000
0x0E39
ALPH9
TS アルファ値設定レジスタ ch. 9
R/W
0b00001000
0x0E3A
ALPH10
TS アルファ値設定レジスタ ch. 10
R/W
0b00001000
0x0E3B
ALPH11
TS アルファ値設定レジスタ ch. 11
R/W
0b00001000
—
—
R/W
0b00000100
—
—
0x0E3C
～
0x0E3F
—
0x0E40
BETA
( 使用禁止 )
TS ベータ値設定レジスタ
0x0E41
～
0x0E4F
—
0x0E50
STRTH0
TS タッチ強度しきい値設定レジスタ ch. 0
R/W
0b00000001
0x0E51
STRTH1
TS タッチ強度しきい値設定レジスタ ch. 1
R/W
0b00000001
( 使用禁止 )
0x0E52
STRTH2
TS タッチ強度しきい値設定レジスタ ch. 2
R/W
0b00000001
0x0E53
STRTH3
TS タッチ強度しきい値設定レジスタ ch. 3
R/W
0b00000001
0x0E54
STRTH4
TS タッチ強度しきい値設定レジスタ ch. 4
R/W
0b00000001
0x0E55
STRTH5
TS タッチ強度しきい値設定レジスタ ch. 5
R/W
0b00000001
0x0E56
STRTH6
TS タッチ強度しきい値設定レジスタ ch. 6
R/W
0b00000001
0x0E57
STRTH7
TS タッチ強度しきい値設定レジスタ ch. 7
R/W
0b00000001
0x0E58
STRTH8
TS タッチ強度しきい値設定レジスタ ch. 8
R/W
0b00000001
0x0E59
STRTH9
TS タッチ強度しきい値設定レジスタ ch. 9
R/W
0b00000001
0x0E5A
STRTH10
TS タッチ強度しきい値設定レジスタ ch. 10
R/W
0b00000001
0x0E5B
STRTH11
TS タッチ強度しきい値設定レジスタ ch. 11
R/W
0b00000001
—
—
0x0E5C
( 使用禁止 )
～
0x0E5F
—
0x0E60
STR0
TS タッチ強度レジスタ ch. 0
R
0bXXXXXXXX
0x0E61
STR1
TS タッチ強度レジスタ ch. 1
R
0bXXXXXXXX
0x0E62
STR2
TS タッチ強度レジスタ ch. 2
R
0bXXXXXXXX
0x0E63
STR3
TS タッチ強度レジスタ ch. 3
R
0bXXXXXXXX
0x0E64
STR4
TS タッチ強度レジスタ ch. 4
R
0bXXXXXXXX
0x0E65
STR5
TS タッチ強度レジスタ ch. 5
R
0bXXXXXXXX
( 続く )
52
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0E66
STR6
TS タッチ強度レジスタ ch. 6
R
0bXXXXXXXX
0x0E67
STR7
TS タッチ強度レジスタ ch. 7
R
0bXXXXXXXX
0x0E68
STR8
TS タッチ強度レジスタ ch. 8
R
0bXXXXXXXX
0x0E69
STR9
TS タッチ強度レジスタ ch. 9
R
0bXXXXXXXX
0x0E6A
STR10
TS タッチ強度レジスタ ch. 10
R
0bXXXXXXXX
0x0E6B
STR11
TS タッチ強度レジスタ ch. 11
R
0bXXXXXXXX
—
—
0x0E6C
( 使用禁止 )
～
0x0E6F
—
0x0E70
CALIP0
TS 校正済みインピーダンスレジスタ ch. 0
R
0b0XXXXXXX
0x0E71
CALIP1
TS 校正済みインピーダンスレジスタ ch. 1
R
0b0XXXXXXX
0x0E72
CALIP2
TS 校正済みインピーダンスレジスタ ch. 2
R
0b0XXXXXXX
0x0E73
CALIP3
TS 校正済みインピーダンスレジスタ ch. 3
R
0b0XXXXXXX
0x0E74
CALIP4
TS 校正済みインピーダンスレジスタ ch. 4
R
0b0XXXXXXX
0x0E75
CALIP5
TS 校正済みインピーダンスレジスタ ch. 5
R
0b0XXXXXXX
0x0E76
CALIP6
TS 校正済みインピーダンスレジスタ ch. 6
R
0b0XXXXXXX
0x0E77
CALIP7
TS 校正済みインピーダンスレジスタ ch. 7
R
0b0XXXXXXX
0x0E78
CALIP8
TS 校正済みインピーダンスレジスタ ch. 8
R
0b0XXXXXXX
0x0E79
CALIP9
TS 校正済みインピーダンスレジスタ ch. 9
R
0b0XXXXXXX
0x0E7A
CALIP10
TS 校正済みインピーダンスレジスタ ch. 10
R
0b0XXXXXXX
0x0E7B
CALIP11
TS 校正済みインピーダンスレジスタ ch. 11
R
0b0XXXXXXX
—
—
0x0E7C
～
0x0E7F
—
0x0E80
IMPE0
TS インピーダンスレジスタ ch. 0
R
0b0XXXXXXX
0x0E81
IMPE1
TS インピーダンスレジスタ ch. 1
R
0b0XXXXXXX
0x0E82
IMPE2
TS インピーダンスレジスタ ch. 2
R
0b0XXXXXXX
0x0E83
IMPE3
TS インピーダンスレジスタ ch. 3
R
0b0XXXXXXX
0x0E84
IMPE4
TS インピーダンスレジスタ ch. 4
R
0b0XXXXXXX
0x0E85
IMPE5
TS インピーダンスレジスタ ch. 5
R
0b0XXXXXXX
0x0E86
IMPE6
TS インピーダンスレジスタ ch. 6
R
0b0XXXXXXX
0x0E87
IMPE7
TS インピーダンスレジスタ ch. 7
R
0b0XXXXXXX
0x0E88
IMPE8
TS インピーダンスレジスタ ch. 8
R
0b0XXXXXXX
0x0E89
IMPE9
TS インピーダンスレジスタ ch. 9
R
0b0XXXXXXX
0x0E8A
IMPE10
TS インピーダンスレジスタ ch. 10
R
0b0XXXXXXX
0x0E8B
IMPE11
TS インピーダンスレジスタ ch. 11
R
0b0XXXXXXX
—
—
0bXXXXXXXX
( 使用禁止 )
0x0E8C
( 使用禁止 )
～
0x0E8F
—
0x0E90
TOUCHL
TS タッチデータレジスタ ( 下位 )
R
0x0E91
TOUCHH
TS タッチデータレジスタ ( 上位 )
R
0b0000XXXX
0x0E92
INTPR
TS 割込み保留レジスタ
R
0b000XXXXX
—
—
0x0E93
～
0x0F7F
—
( 使用禁止 )
( 続く )
DS702-00013-0v02-J
53
MB95850K/860K/870K シリーズ
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0F80
WRARH0
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0
R/W
0b00000000
0x0F81
WRARL0
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0
R/W
0b00000000
0x0F82
WRDR0
ワイルドレジスタデータ設定レジスタ ch. 0
R/W
0b00000000
0x0F83
WRARH1
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1
R/W
0b00000000
0x0F84
WRARL1
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1
R/W
0b00000000
0x0F85
WRDR1
ワイルドレジスタデータ設定レジスタ ch. 1
R/W
0b00000000
0x0F86
WRARH2
ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2
R/W
0b00000000
0x0F87
WRARL2
ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2
R/W
0b00000000
0x0F88
WRDR2
ワイルドレジスタデータ設定レジスタ ch. 2
R/W
0b00000000
—
—
0x0F89
～
0x0F91
—
( 使用禁止 )
0x0F92
T01CR0
8/16 ビット複合タイマ 01 ステータス制御レジスタ 0
R/W
0b00000000
0x0F93
T00CR0
8/16 ビット複合タイマ 00 ステータス制御レジスタ 0
R/W
0b00000000
0x0F94
T01DR
8/16 ビット複合タイマ 01 データレジスタ
R/W
0b00000000
0x0F95
T00DR
8/16 ビット複合タイマ 00 データレジスタ
R/W
0b00000000
0x0F96
TMCR0
8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ
R/W
0b00000000
0x0F97
T11CR0
8/16 ビット複合タイマ 11 ステータス制御レジスタ 0
R/W
0b00000000
0x0F98
T10CR0
8/16 ビット複合タイマ 10 ステータス制御レジスタ 0
R/W
0b00000000
0x0F99
T11DR
8/16 ビット複合タイマ 11 データレジスタ
R/W
0b00000000
0x0F9A
T10DR
8/16 ビット複合タイマ 10 データレジスタ
R/W
0b00000000
0x0F9B
TMCR1
8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ
R/W
0b00000000
0x0F9C
PPS01
8/16 ビット PPG01 周期設定バッファレジスタ
R/W
0b11111111
0x0F9D
PPS00
8/16 ビット PPG00 周期設定バッファレジスタ
R/W
0b11111111
0x0F9E
PDS01
8/16 ビット PPG01 デューティ設定バッファレジスタ
R/W
0b11111111
0x0F9F
PDS00
8/16 ビット PPG00 デューティ設定バッファレジスタ
R/W
0b11111111
0x0FA0
PPS11
8/16 ビット PPG11 周期設定バッファレジスタ
R/W
0b11111111
0x0FA1
PPS10
8/16 ビット PPG10 周期設定バッファレジスタ
R/W
0b11111111
0x0FA2
PDS11
8/16 ビット PPG11 デューティ設定バッファレジスタ
R/W
0b11111111
0x0FA3
PDS10
8/16 ビット PPG10 デューティ設定バッファレジスタ
R/W
0b11111111
0x0FA4
PPGS
8/16 ビット PPG 起動レジスタ
R/W
0b00000000
0x0FA5
REVC
8/16 ビット PPG 出力反転レジスタ
R/W
0b00000000
0x0FA6
PPS21
8/16 ビット PPG21 周期設定バッファレジスタ
R/W
0b11111111
0x0FA7
PPS20
8/16 ビット PPG20 周期設定バッファレジスタ
R/W
0b11111111
0x0FA8,
0x0FA9
—
—
—
0x0FAA
PDS21
8/16 ビット PPG21 デューティ設定バッファレジスタ
R/W
0b11111111
0x0FAB
PDS20
8/16 ビット PPG20 デューティ設定バッファレジスタ
R/W
0b11111111
—
—
( 使用禁止 )
0x0FAC
( 使用禁止 )
～
0x0FBD
—
0x0FBE
PSSR0
UART/SIO 専用ボーレートジェネレータプリスケーラ選択レジ
スタ ch. 0
R/W
0b00000000
0x0FBF
BRSR0
UART/SIO 専用ボーレートジェネレータボーレート設定レジス
タ ch. 0
R/W
0b00000000
( 続く )
54
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
アドレス レジスタ略称
レジスタ名称
R/W
初期値
0x0FC0
TIDR0
タッチ入力禁止レジスタ 0
R/W
0b00000000
0x0FC1
TIDR1
タッチ入力禁止レジスタ 1
R/W
0b00000000
0x0FC2
—
—
—
0x0FC3
AIDRL
A/D 入力禁止レジスタ ( 下位 )
R/W
0b00000000
0x0FC4
LVDPW
LVD リセット回路パスワードレジスタ
R/W
0b00000000
—
—
( 使用禁止 )
0x0FC5
( 使用禁止 )
～
0x0FE2
—
0x0FE3
WCDR
時計カウンタデータレジスタ
R/W
0b00111111
0x0FE4
CRTH
メイン CR クロックトリミングレジスタ ( 上位 )
R/W
0b000XXXXX
0x0FE5
CRTL
メイン CR クロックトリミングレジスタ ( 下位 )
R/W
0b000XXXXX
0x0FE6
—
—
—
0x0FE7
CRTDA
メイン CR クロック温度依存補正レジスタ
R/W
0b000XXXXX
0x0FE8
SYSC
システム構成レジスタ
R/W
0b11000011
0x0FE9
CMCR
クロック監視制御レジスタ
R/W
0b00000000
0x0FEA
CMDR
クロック監視データレジスタ
R
0b00000000
0x0FEB
WDTH
ウォッチドッグタイマ選択 ID レジスタ ( 上位 )
R
0bXXXXXXXX
0x0FEC
WDTL
ウォッチドッグタイマ選択 ID レジスタ ( 下位 )
R
0bXXXXXXXX
0x0FED,
0x0FEE
—
—
—
0x0FEF
WICR
R/W
0b01000000
—
—
( 使用禁止 )
( 使用禁止 )
割込み端子選択回路制御レジスタ
0x0FF0
～
0x0FFF
—
( 使用禁止 )
• R/W についての説明
R/W ：リード / ライト可能
R
：リードオンリ
• 初期値についての説明
0
：この ビットの初期値は “0” です。
1
：この ビットの初期値は “1” です。
X
：この ビットの初期値は不定です。
( 注意事項 )「( 使用禁止 )」のアドレスへの書込みは行わないでください。
「( 使用禁止 )」のアドレスを読み出した場合は
不定値が読み出されます。
DS702-00013-0v02-J
55
MB95850K/860K/870K シリーズ
■ I/O ポート (MB95850K シリーズ )
• ポートレジスタ一覧
リード / ライト
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
0b00000000
ポート 0 方向レジスタ
DDR0
R/W
0b00000000
ポート 1 データレジスタ
PDR1
R, RM/W
0b00000000
ポート 1 方向レジスタ
DDR1
R/W
0b00000000
ポート 4 データレジスタ
PDR4
R, RM/W
0b00000000
ポート 4 方向レジスタ
DDR4
R/W
0b00000000
ポート 6 データレジスタ
PDR6
R, RM/W
0b00000000
ポート 6 方向レジスタ
DDR6
R/W
0b00000000
ポート 7 データレジスタ
PDR7
R, RM/W
0b00000000
ポート 7 方向レジスタ
DDR7
R/W
0b00000000
ポート F データレジスタ
PDRF
R, RM/W
0b00000000
ポート F 方向レジスタ
DDRF
R/W
0b00000000
ポート G データレジスタ
PDRG
R, RM/W
0b00000000
ポート G 方向レジスタ
DDRG
R/W
0b00000000
ポート 0 プルアップレジスタ
PUL0
R/W
0b00000000
ポート 1 プルアップレジスタ
PUL1
R/W
0b00000000
ポート 6 プルアップレジスタ
PUL6
R/W
0b00000000
ポート 7 プルアップレジスタ
PUL7
R/W
0b00000000
ポート G プルアップレジスタ
PULG
R/W
0b00000000
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
0b00000000
タッチ入力禁止レジスタ 0
TIDR0
R/W
0b00000000
タッチ入力禁止レジスタ 1
TIDR1
R/W
0b00000000
レジスタ名称
R/W
R, RM/W
56
: リード / ライト可能 ( 読出し値は書込み値 )
: リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リードモディファイライト (RMW) 系命
令によって , 読み出されます。)
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
1. ポート 0
ポート 0 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• ポート 0 プルアップレジスタ (PUL0)
• A/D 入力禁止レジスタ ( 下位 ) (AIDRL)
(2) ポート 0 のブロックダイヤグラム
• P04/AN00/BEEP/DIO01/TO01 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN00)
• ビープ出力端子 (BEEP)
• TS ダイレクト出力 ch. 1 端子 (DIO01)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO01)
• P06/AN02/CMP0_O/PPG00 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN02)
• コンパレータ ch. 0 デジタル出力端子 (CMP0_O)
• 8/16 ビット PPG ch. 0 出力端子 (PPG00)
• P04/AN00/BEEP/DIO01/TO01 および P06/AN02/CMP0_O/PPG00 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
ヒステリシス
プルアップ
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
DS702-00013-0v02-J
57
MB95850K/860K/870K シリーズ
• P05/INT05/AN01/CMP0_N/TO00 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT05)
• 8/10 ビット A/D コンバータアナログ入力端子 (AN01)
• コンパレータ ch. 0 反転アナログ入力 ( 負入力 ) 端子 (CMP0_N)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO00)
• P05/INT05/AN01/CMP0_N/TO00 のブロックダイヤグラム
コンパレータアナログ入力
コンパレータアナログ入力禁止
周辺機能入力
周辺機能入力許可(INT05)
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
ヒステリシス
プルアップ
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
58
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P07/AN03/CMP0_P/PPG01 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN03)
• コンパレータ ch. 0 非反転アナログ入力 ( 正入力 ) 端子 (CMP0_P)
• 8/16 ビット PPG ch. 0 出力端子 (PPG01)
• P07/AN03/CMP0_P/PPG01 のブロックダイヤグラム
コンパレータアナログ入力
コンパレータアナログ入力禁止
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
ヒステリシス
プルアップ
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
DS702-00013-0v02-J
59
MB95850K/860K/870K シリーズ
(3) ポート 0 のレジスタ
• ポート 0 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
0
端子状態が “L” レベル
PDR0 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR0 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR0
DDR0
PUL0
AIDRL
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
書込み時
• ポート 0 におけるレジスタと端子との関係
端子名
関連するレジスタのビットと端子との関係
P05
P04
-
P07
P06
bit7
bit6
bit5
bit4
bit5
bit4
bit1
bit0
-
-
-
-
PDR0
DDR0
PUL0
AIDRL
60
-
-
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 0 の動作
• 出力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR0 レジスタの値が外部端子に出力されます。
• PDR0 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR0 レジスタを読み出すと , PDR0 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す
るビットを “1” に設定してください。
• PDR0 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR0 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR0 レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR0 レジスタから端子の値を読み出せます。したがって , PDR0 レジスタの読出
し動作により, 周辺機能の出力値を読み出せます。
ただし , リードモディファイライト (RMW) 系命令を使用して PDR0
レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR0レジスタのビットを“0”に設定します。
• アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , AIDRL レジスタのその端子に対応
するビットを “1” に設定して , その端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR0 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR0 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR0 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ
グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR0 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開放
によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT05) に
よる割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• アナログ入力端子としての動作
• アナログ入力端子に対応する DDR0 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0”
を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。PUL0 レジスタの対応するビッ
トを “0” に設定してください。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR0 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
• プルアップレジスタの動作
PUL0 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL0 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702-00013-0v02-J
61
MB95850K/860K/870K シリーズ
• コンパレータ入力端子としての動作
• コンパレータ入力端子に対応する AIDRL レジスタのビットを “0” に設定してください。
• PDR0 レジスタ設定と DDR0 レジスタ設定に関係なく , コンパレータ制御レジスタ ch. 0 のコンパレータアナログ入
力許可ビット (CMR0:VCID) を ”0” に設定すると , コンパレータ入力機能が許可されます。
• コンパレータ入力機能を禁止するには , VCID ビットを “1” に設定してください。
• コンパレータの詳細については , 「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 25 章
コンパレータ」を参照してください。
62
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
2. ポート 1
ポート 1 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
• ポート 1 プルアップレジスタ (PUL1)
(2) ポート 1 のブロックダイヤグラム
• P10/DBG/EC0 端子
本端子には以下の周辺機能があります。
• DBG 入力端子 (DBG)
• 8/16 ビット複合タイマ ch. 0 クロック入力端子 (EC0)
• P10/DBG/EC0 のブロックダイヤグラム
周辺機能入力
ヒステリシス
0
1
PDR1リード
PDR1
端子
内部バス
OD
PDR1ライト
ビット操作命令実行時
DDR1リード
DDR1
DDR1ライト
DS702-00013-0v02-J
ストップモード, 時計モード(SPL = 1)
63
MB95850K/860K/870K シリーズ
• P13/INT04/UI0/DIO02 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT04)
• UART/SIO ch. 0 データ入力端子 (UI0)
• TS ダイレクト出力 ch. 2 端子 (DIO02)
• P13/INT04/UI0/DIO02 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可 (INT04)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR1リード
CMOS
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
64
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P14/INT01/UO0/DIO00 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT01)
• UART/SIO ch. 0 データ出力端子 (UO0)
• TS ダイレクト出力 ch. 0 端子 (DIO00)
• P15/INT00/UCK0 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT00)
• UART/SIO ch. 0 クロック入出力端子 (UCK0)
• P14/INT01/UO0/DIO00 および P15/INT00/UCK0 のブロックダイヤグラ
周辺機能入力
周辺機能入力許可
(INT00とINT01)
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR1リード
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
DS702-00013-0v02-J
65
MB95850K/860K/870K シリーズ
(3) ポート 1 のレジスタ
• ポート 1 のレジスタの機能
レジスタ略称 データ
PDR1
DDR1
PUL1
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR1 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR1 の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 1 におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
P15
P14
P13
-
-
P10
-
bit0*
PDR1
DDR1
bit5
bit4
bit3
-
PUL1
*: P10 はプルアップ機能はありませんが , PUL1 レジスタの bit0 はアクセスできます。P10 の動作は PUL1 レジスタの bit0
の設定には影響されません。
66
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 1 の動作
• 出力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR1 レジスタの値が外部端子に出力されます。
• PDR1 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR1 レジスタを読み出すと , PDR1 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR1 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR1 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR1 レジスタから端子の値を読み出せます。したがって , PDR1 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR1レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR1 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は ,
PDR1 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR1 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR1 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT00,
INT01 と INT04) による割込み入力が許可されている場合 , あるいは外部割込み回路の外部割込み制御レジスタ ch. 0
(EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P10/DBG/EC0 の割込み入力が許
可されている場合 , 入力は可能になり , かつ遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR1 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
• プルアップレジスタの動作
PUL1 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL1 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702-00013-0v02-J
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MB95850K/860K/870K シリーズ
3. ポート 4
ポート 4 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 4 の構成
ポート 4 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 4 データレジスタ (PDR4)
• ポート 4 方向レジスタ (DDR4)
(2) ポート 4 のブロックダイヤグラム
• P46/INT06/SDA 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT06)
• I2C バスインタフェース ch. 0 データ入出力端子 (SDA)
• P47/INT07/SCL 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT07)
• I2C バスインタフェース ch. 0 クロック入出力端子 (SCL)
• P46/INT06/SDA および P47/INT07/SCL のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
(INT06とINT07)
周辺機能出力許可
周辺機能出力
CMOS
0
1
PDR4リード
端子
1
PDR4
0
OD
内部バス
PDR4ライト
ビット操作命令実行時
DDR4リード
DDR4
DDR4ライト
68
ストップモード, 時計モード(SPL = 1)
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート 4 のレジスタ
• ポート 4 のレジスタの機能
レジスタ略称 データ
PDR4
DDR4
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR4 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR4 の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 4 におけるレジスタと端子との関係
端子名
PDR4
DDR4
P47
P46
bit7
bit6
DS702-00013-0v02-J
関連するレジスタのビットと端子との関係
-
-
-
-
-
-
-
-
69
MB95850K/860K/870K シリーズ
(4) ポート 4 の動作
• 出力ポートとしての動作
• 端子に対応する DDR4 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR4 レジスタの値が外部端子に出力されます。
• PDR4 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR4 レジスタを読み出すと , PDR4 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR4 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR4 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR4 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR4 レジスタを読み出す場合は , PDR4 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR4 レジスタから端子の値を読み出せます。したがって , PDR4 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR4 レジスタを読み出す場合は , PDR4 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR4レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR4 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR4 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR4 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR4 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT06
と INT07) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR4 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
70
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
4. ポート 6
ポート 6 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 6 の構成
ポート 6 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
• ポート 6 プルアップレジスタ (PUL6)
• タッチ入力禁止レジスタ 0 (TIDR0)
(2) ポート 6 のブロックダイヤグラム
• P63/AREF 端子
本端子には以下の周辺機能があります。
• TS 基準入力端子 (AREF)
• P65/S01 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 1 入力端子 (S01)
• P66/S02 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 2 入力端子 (S02)
• P67/S03 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 3 入力端子 (S03)
• P63/AREF, P65/S01, P66/S02 および P67/S03 のブロックダイヤグラム
タッチ入力
ヒステリシス
0
プルアップ
1
PDR6リード
PDR6
端子
PDR6ライト
ビット操作命令実行時
内部バス
DDR6リード
DDR6
DDR6ライト
ストップモード, 時計モード(SPL = 1)
PUL6リード
PUL6
PUL6ライト
TIDR0リード
TIDR0
TIDR0ライト
DS702-00013-0v02-J
71
MB95850K/860K/870K シリーズ
(3) ポート 6 のレジスタ
• ポート 6 のレジスタの機能
レジスタ略称 データ
PDR6
DDR6
PUL6
TIDR0
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR6 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR6 の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
タッチ入力または基準入力許可
1
ポート入力許可
• ポート 6 におけるレジスタと端子との関係
端子名
関連するレジスタのビットと端子との関係
P65
P63
-
P67
P66
bit7
bit6
bit5
bit7
bit6
bit5
-
-
-
-
PDR6
DDR6
PUL6
TIDR0
72
-
bit3
-
bit3
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 6 の動作
• 出力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子が出力ポートとして使用されている時は , PDR6 レジスタの値が外部端子に出力されます。
• PDR6 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR6 レジスタを読み出すと , PDR6 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• タッチ入力機能兼用端子を入力ポートとして使用している時は , タッチ入力禁止レジスタ 0 (TIDR0) の対応するビッ
トを “1” に設定してください。
• PDR6 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR6 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR6 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。タッチ
入力機能兼用端子については , TIDR0 レジスタが “0” に初期化されるため , ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR6 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• TS プリスケーラ制御レジスタのストップ許可ビット (PSC:STPE) が “1” に設定されるとき , TS はストップモードま
たは時計モードで動作でき , タッチ入力は可能になり , かつ遮断されません。TINT ( タッチ割込み ) と GINT ( 汎用
割込み ) は , TS をストップモードまたは時計モードからウェイクアップできるように設定される場合 , TS はストッ
プモードまたは時計モードからウェイクアップします。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• タッチ入力端子としての動作
タッチ入力端子に対応する DDR6 レジスタのビットに “0” を , TIDR0 レジスタのその端子に対応するビットに “0” を ,
PUL6 レジスタのその端子に対応するビットを “0” に設定してください。
• プルアップレジスタの動作
PUL6 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL6 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702-00013-0v02-J
73
MB95850K/860K/870K シリーズ
5. ポート 7
ポート 7 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 7 の構成
ポート 7 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 7 データレジスタ (PDR7)
• ポート 7 方向レジスタ (DDR7)
• ポート 7 プルアップレジスタ (PUL7)
• タッチ入力禁止レジスタ 1 (TIDR1)
(2) ポート 7 のブロックダイヤグラム
• P70/S04 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 4 入力端子 (S04)
• P71/S05 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 5 入力端子 (S05)
• P70/S04 および P71/S05 のブロックダイヤグラム
タッチ入力
ヒステリシス
0
プルアップ
1
PDR7リード
PDR7
端子
PDR7ライト
ビット操作命令実行時
内部バス
DDR7リード
DDR7
DDR7ライト
ストップモード, 時計モード(SPL = 1)
PUL7リード
PUL7
PUL7ライト
TIDR1リード
TIDR1
TIDR1ライト
74
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート 7 のレジスタ
• ポート 7 のレジスタの機能
レジスタ略称 データ
PDR7
DDR7
PUL7
TIDR1
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR7 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR7 の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
タッチ入力許可
1
ポート入力許可
• ポート 7 におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
-
P71
P70
bit1
bit0
PDR7
DDR7
PUL7
-
-
-
-
TIDR1
DS702-00013-0v02-J
75
MB95850K/860K/870K シリーズ
(4) ポート 7 の動作
• 出力ポートとしての動作
• 端子に対応する DDR7 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子が出力ポートとして使用されている時は , PDR7 レジスタの値が外部端子に出力されます。
• PDR7 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR7 レジスタを読み出すと , PDR7 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR7 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• タッチ入力機能兼用端子を入力ポートとして使用している時は , タッチ入力禁止レジスタ 1 (TIDR1) の対応するビッ
トを “1” に設定してください。
• PDR7 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR7 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR7 レジスタを読み出す場合は , PDR7 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR7 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。タッチ
入力機能兼用端子については , TIDR1 レジスタが “0” に初期化されるため , ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR7 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• TS プリスケーラ制御レジスタのストップ許可ビット (PSC:STPE) が “1” に設定されるとき , TS はストップモードま
たは時計モードで動作でき , タッチ入力は可能になり , かつ遮断されません。TINT ( タッチ割込み ) と GINT ( 汎用
割込み ) は , TS をストップモードまたは時計モードからウェイクアップできるように設定される場合 , TS はストッ
プモードまたは時計モードからウェイクアップします。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• タッチ入力端子としての動作
タッチ入力端子に対応する DDR7 レジスタのビットに “0” を , TIDR1 レジスタのその端子に対応するビットに “0” を ,
PUL7 レジスタのその端子に対応するビットを “0” に設定してください。
• プルアップレジスタの動作
PUL7 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL7 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
76
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
6. ポート F
ポート F は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート F の構成
ポート F は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート F データレジスタ (PDRF)
• ポート F 方向レジスタ (DDRF)
(2) ポート F のブロックダイヤグラム
• PF0/X0 端子
本端子には以下の周辺機能があります。
• メインクロック用入力発振端子 (X0)
• PF1/X1 端子
本端子には以下の周辺機能があります。
• メインクロック用入出力発振端子 (X1)
• PF0/X0 および PF1/X1 のブロックダイヤグラム
ヒステリシス
0
1
PDRFリード
端子
PDRF
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
• PF2/RST 端子
本端子には以下の周辺機能があります。
• リセット端子 (RST)
• PF2/RST のブロックダイヤグラム
リセット入力
リセット入力許可
リセット出力許可
リセット出力
ヒステリシス
0
1
PDRFリード
端子
1
PDRF
0
OD
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
DS702-00013-0v02-J
77
MB95850K/860K/870K シリーズ
(3) ポート F のレジスタ
• ポート F のレジスタの機能
レジスタ略称 データ
PDRF
DDRF
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDRF の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRF の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート F におけるレジスタと端子との関係
端子名
PDRF
DDRF
78
-
-
-
-
関連するレジスタのビットと端子との関係
PF2
-
-
-
bit2
PF1
PF0
bit1
bit0
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート F の動作
• 出力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRF レジスタの値が外部端子に出力されます。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRF レジスタを読み出すと , PDRF レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “0” に設定すると , 端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRF レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRF レジスタを読み出す場合は , PDRF レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRF レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRF レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
DS702-00013-0v02-J
79
MB95850K/860K/870K シリーズ
7. ポート G
ポート G は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート G の構成
ポート G は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップレジスタ (PULG)
(2) ポート G のブロックダイヤグラム
• PG1/X0A/DIO04 端子
本端子には以下の周辺機能があります。
• サブクロック用入力発振端子 (X0A)
• TS ダイレクト出力 ch. 4 端子 (DIO04)
• PG2/X1A/DIO03 端子
本端子には以下の周辺機能があります。
• サブクロック用入出力発振端子 (X1A)
• TS ダイレクト出力 ch. 3 端子 (DIO03)
• PG1/X0A/DIO04 および PG2/X1A/DIO03 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDRGリード
1
PDRG
0
端子
PDRGライト
ビット操作命令実行時
内部バス
DDRGリード
DDRG
DDRGライト
ストップモード, 時計モード(SPL = 1)
PULGリード
PULG
PULGライト
80
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート G のレジスタ
• ポート G のレジスタの機能
レジスタ略称 データ
PDRG
DDRG
PULG
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDRG の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRG の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
• ポート G におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
PG2
PG1
-
bit1
-
PDRG
DDRG
-
-
-
bit2
PULG
DS702-00013-0v02-J
81
MB95850K/860K/870K シリーズ
(4) ポート G の動作
• 出力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRG レジスタの値が外部端子に出力されます。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRG レジスタを読み出すと , PDRG レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRG レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDRG レジスタから端子の値を読み出せます。したがって , PDRG レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRG レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRG レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PULG レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PULG レジスタの値にかかわらず , プルアップ抵抗は切断されます。
82
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ I/O ポート (MB95860K シリーズ )
• ポートレジスタ一覧
リード / ライト
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
0b00000000
ポート 0 方向レジスタ
DDR0
R/W
0b00000000
ポート 1 データレジスタ
PDR1
R, RM/W
0b00000000
ポート 1 方向レジスタ
DDR1
R/W
0b00000000
ポート 4 データレジスタ
PDR4
R, RM/W
0b00000000
ポート 4 方向レジスタ
DDR4
R/W
0b00000000
ポート 6 データレジスタ
PDR6
R, RM/W
0b00000000
ポート 6 方向レジスタ
DDR6
R/W
0b00000000
ポート 7 データレジスタ
PDR7
R, RM/W
0b00000000
ポート 7 方向レジスタ
DDR7
R/W
0b00000000
ポート F データレジスタ
PDRF
R, RM/W
0b00000000
ポート F 方向レジスタ
DDRF
R/W
0b00000000
ポート G データレジスタ
PDRG
R, RM/W
0b00000000
ポート G 方向レジスタ
DDRG
R/W
0b00000000
ポート 0 プルアップレジスタ
PUL0
R/W
0b00000000
ポート 1 プルアップレジスタ
PUL1
R/W
0b00000000
ポート 4 プルアップレジスタ
PUL4
R/W
0b00000000
ポート 6 プルアップレジスタ
PUL6
R/W
0b00000000
ポート 7 プルアップレジスタ
PUL7
R/W
0b00000000
レジスタ名称
ポート G プルアップレジスタ
PULG
R/W
0b00000000
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
0b00000000
タッチ入力禁止レジスタ 0
TIDR0
R/W
0b00000000
タッチ入力禁止レジスタ 1
TIDR1
R/W
0b00000000
R/W
R, RM/W
: リード / ライト可能 ( 読出し値は書込み値 )
: リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リードモディファイライト (RMW) 系命
令によって , 読み出されます。)
DS702-00013-0v02-J
83
MB95850K/860K/870K シリーズ
1. ポート 0
ポート 0 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• ポート 0 プルアップレジスタ (PUL0)
• A/D 入力禁止レジスタ ( 下位 ) (AIDRL)
(2) ポート 0 のブロックダイヤグラム
• P02/INT02/TO10 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT02)
• 8/16 ビット複合タイマ ch. 1 出力端子 (TO10)
• P03/INT03/TO11 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT03)
• 8/16 ビット複合タイマ ch. 1 出力端子 (TO11)
• P02/INT02/TO10 および P03/INT03/TO11 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
(INT02とINT03)
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
84
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P04/AN00/BEEP/DIO01 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN00)
• ビープ出力端子 (BEEP)
• TS ダイレクト出力 ch. 1 端子 (DIO01)
• P06/AN02/CMP0_O/PPG00 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN02)
• コンパレータ ch. 0 デジタル出力端子 (CMP0_O)
• 8/16 ビット PPG ch. 0 出力端子 (PPG00)
• P04/AN00/BEEP/DIO01 および P06/AN02/CMP0_O/PPG00 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
ヒステリシス
プルアップ
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
DS702-00013-0v02-J
85
MB95850K/860K/870K シリーズ
• P05/INT05/AN01/CMP0_N 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT05)
• 8/10 ビット A/D コンバータアナログ入力端子 (AN01)
• コンパレータ ch. 0 反転アナログ入力 ( 負入力 ) 端子 (CMP0_N)
• P05/INT05/AN01/CMP0_N のブロックダイヤグラム
コンパレータアナログ入力
コンパレータアナログ入力禁止
周辺機能入力
周辺機能入力許可(INT05)
A/Dアナログ入力
ヒステリシス
0
プルアップ
1
PDR0リード
PDR0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
86
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P07/AN03/CMP0_P/PPG01 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN03)
• コンパレータ ch. 0 非反転アナログ入力 ( 正入力 ) 端子 (CMP0_P)
• 8/16 ビット PPG ch. 0 出力端子 (PPG01)
• P07/AN03/CMP0_P/PPG01 のブロックダイヤグラム
コンパレータアナログ入力
コンパレータアナログ入力禁止
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
ヒステリシス
プルアップ
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
DS702-00013-0v02-J
87
MB95850K/860K/870K シリーズ
(3) ポート 0 のレジスタ
• ポート 0 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
0
端子状態が “L” レベル
PDR0 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR0 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR0
DDR0
PUL0
AIDRL
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
書込み時
• ポート 0 におけるレジスタと端子との関係
端子名
関連するレジスタのビットと端子との関係
P05
P04
P03
P02
P07
P06
bit7
bit6
bit5
bit4
bit3
bit2
bit5
bit4
bit1
bit0
-
-
-
-
-
-
PDR0
DDR0
PUL0
AIDRL
88
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 0 の動作
• 出力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR0 レジスタの値が外部端子に出力されます。
• PDR0 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR0 レジスタを読み出すと , PDR0 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す
るビットを “1” に設定してください。
• PDR0 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR0 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR0 レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR0 レジスタから端子の値を読み出せます。したがって , PDR0 レジスタの読出
し動作により, 周辺機能の出力値を読み出せます。
ただし , リードモディファイライト (RMW) 系命令を使用して PDR0
レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR0レジスタのビットを“0”に設定します。
• アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , AIDRL レジスタのその端子に対応
するビットを “1” に設定して , その端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR0 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR0 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR0 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ
グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR0 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開放
によるリークを防止するために , 端子入力は “L” レベルに固定され, 遮断されます。ただし , 外部割込み (INT02, INT03
と INT05) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• アナログ入力端子としての動作
• アナログ入力端子に対応する DDR0 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0”
を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。PUL0 レジスタの対応するビッ
トを “0” に設定してください。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR0 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
• プルアップレジスタの動作
PUL0 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。
端子出力が “L” レベルのと
きは , PUL0 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702-00013-0v02-J
89
MB95850K/860K/870K シリーズ
• コンパレータ入力端子としての動作
• コンパレータ入力端子に対応する AIDRL レジスタのビットを “0” に設定してください。
• PDR0 レジスタ設定と DDR0 レジスタ設定に関係なく , コンパレータ制御レジスタ ch. 0 のコンパレータアナログ入
力許可ビット (CMR0:VCID) を ”0” に設定すると , コンパレータ入力機能が許可されます。
• コンパレータ入力機能を禁止するには , VCID ビットを “1” に設定してください。
• コンパレータの詳細については , 「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 25 章
コンパレータ」を参照してください。
90
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
2. ポート 1
ポート 1 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
• ポート 1 プルアップレジスタ (PUL1)
(2) ポート 1 のブロックダイヤグラム
• P10/DBG/EC0 端子
本端子には以下の周辺機能があります。
• DBG 入力端子 (DBG)
• 8/16 ビット複合タイマ ch. 0 クロック入力端子 (EC0)
• P10/DBG/EC0 のブロックダイヤグラム
周辺機能入力
ヒステリシス
0
1
PDR1リード
PDR1
端子
内部バス
OD
PDR1ライト
ビット操作命令実行時
DDR1リード
DDR1
DDR1ライト
DS702-00013-0v02-J
ストップモード, 時計モード(SPL = 1)
91
MB95850K/860K/870K シリーズ
• P13/INT04/UI0/DIO02 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT04)
• UART/SIO ch. 0 データ入力端子 (UI0)
• TS ダイレクト出力 ch. 2 端子 (DIO02)
• P13/INT04/UI0/DIO02 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可 (INT04)
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR1リード
CMOS
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
92
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P14/INT01/UO0 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT01)
• UART/SIO ch. 0 データ出力端子 (UO0)
• P15/INT00/UCK0 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT00)
• UART/SIO ch. 0 クロック入出力端子 (UCK0)
• P14/INT01/UO0 および P15/INT00/UCK0 のブロックダイヤグラ
周辺機能入力
周辺機能入力許可
(INT00とINT01)
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR1リード
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
DS702-00013-0v02-J
93
MB95850K/860K/870K シリーズ
(3) ポート 1 のレジスタ
• ポート 1 のレジスタの機能
レジスタ略称 データ
PDR1
DDR1
PUL1
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR1 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR1 の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 1 におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
P15
P14
P13
-
-
P10
-
bit0*
PDR1
DDR1
bit5
bit4
bit3
-
PUL1
*: P10 はプルアップ機能はありませんが , PUL1 レジスタの bit0 はアクセスできます。P10 の動作は PUL1 レジスタの bit0
の設定には影響されません。
94
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 1 の動作
• 出力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR1 レジスタの値が外部端子に出力されます。
• PDR1 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR1 レジスタを読み出すと , PDR1 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR1 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR1 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR1 レジスタから端子の値を読み出せます。したがって , PDR1 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR1レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR1 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は ,
PDR1 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR1 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR1 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT00,
INT01 と INT04) による割込み入力が許可されている場合 , あるいは外部割込み回路の外部割込み制御レジスタ ch. 0
(EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P10/DBG/EC0 の割込み入力が許
可されている場合 , 入力は可能になり , かつ遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR1 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
• プルアップレジスタの動作
PUL1 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL1 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702-00013-0v02-J
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MB95850K/860K/870K シリーズ
3. ポート 4
ポート 4 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 4 の構成
ポート 4 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 4 データレジスタ (PDR4)
• ポート 4 方向レジスタ (DDR4)
• ポート 4 プルアップレジスタ (PUL4)
• A/D 入力禁止レジスタ ( 下位 ) (AIDRL)
(2) ポート 4 のブロックダイヤグラム
• P44/AN06/TO00/DIO03/PPG10 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN06)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO00)
• TS ダイレクト出力 ch. 3 端子 (DIO03)
• 8/16 ビット PPG ch. 1 出力端子 (PPG10)
• P45/AN07/TO01/DIO04/PPG11 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN07)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO01)
• TS ダイレクト出力 ch. 4 端子 (DIO04)
• 8/16 ビット PPG ch. 1 出力端子 (PPG11)
• P44/AN06/TO00/DIO03/PPG10 および P45/AN07/TO01/DIO04/PPG11 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
ヒステリシス
プルアップ
0
1
PDR4リード
1
PDR4
0
端子
PDR4ライト
ビット操作命令実行時
内部バス
DDR4リード
DDR4
DDR4ライト
ストップモード, 時計モード(SPL = 1)
PUL4リード
PUL4
PUL4ライト
AIDRLリード
AIDRL
AIDRLライト
96
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P46/INT06/SDA 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT06)
• I2C バスインタフェース ch. 0 データ入出力端子 (SDA)
• P47/INT07/SCL 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT07)
• I2C バスインタフェース ch. 0 クロック入出力端子 (SCL)
• P46/INT06/SDA および P47/INT07/SCL のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
(INT06とINT07)
周辺機能出力許可
周辺機能出力
CMOS
0
1
PDR4リード
端子
1
PDR4
0
OD
内部バス
PDR4ライト
ビット操作命令実行時
DDR4リード
DDR4
DDR4ライト
ストップモード, 時計モード(SPL = 1)
DS702-00013-0v02-J
97
MB95850K/860K/870K シリーズ
(3) ポート 4 のレジスタ
• ポート 4 のレジスタの機能
レジスタ略称 データ
PDR4
DDR4
PUL4
AIDRL
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR4 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR4 の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 4 におけるレジスタと端子との関係
端子名
PDR4
DDR4
PUL4
AIDRL
98
P47
P46
bit7
bit6
-
-
関連するレジスタのビットと端子との関係
P45
P44
bit5
bit4
bit7
bit6
-
-
-
-
-
-
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 4 の動作
• 出力ポートとしての動作
• 端子に対応する DDR4 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR4 レジスタの値が外部端子に出力されます。
• PDR4 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR4 レジスタを読み出すと , PDR4 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR4 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す
るビットを “1” に設定してください。
• PDR4 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR4 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR4 レジスタを読み出す場合は , PDR4 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR4 レジスタから端子の値を読み出せます。したがって , PDR4 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR4 レジスタを読み出す場合は , PDR4 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR4レジスタのビットを“0”に設定します。
• アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , AIDRL レジスタのその端子に対応
するビットを “1” に設定して , その端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR4 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR4 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR4 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ
グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR4 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT06
と INT07) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• アナログ入力端子としての動作
• アナログ入力端子に対応する DDR4 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0”
を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。PUL4 レジスタの対応するビッ
トを “0” に設定してください。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR4 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
• プルアップレジスタの動作
PUL4 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。
端子出力が “L” レベルのと
きは , PUL4 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702-00013-0v02-J
99
MB95850K/860K/870K シリーズ
4. ポート 6
ポート 6 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 6 の構成
ポート 6 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
• ポート 6 プルアップレジスタ (PUL6)
• タッチ入力禁止レジスタ 0 (TIDR0)
(2) ポート 6 のブロックダイヤグラム
• P60/EC1/DIO00 端子
本端子には以下の周辺機能があります。
• 8/16 ビット複合タイマ ch. 1 クロック入力端子 (EC1)
• TS ダイレクト出力 ch. 0 端子 (DIO00)
• P60/EC1/DIO00 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR6リード
1
PDR6
0
端子
PDR6ライト
ビット操作命令実行時
内部バス
DDR6リード
DDR6
DDR6ライト
ストップモード, 時計モード(SPL = 1)
PUL6リード
PUL6
PUL6ライト
100
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P63/AREF 端子
本端子には以下の周辺機能があります。
• TS 基準入力端子 (AREF)
• P64/S00 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 0 入力端子 (S00)
• P65/S01 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 1 入力端子 (S01)
• P66/S02 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 2 入力端子 (S02)
• P67/S03 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 3 入力端子 (S03)
• P63/AREF, P64/S00, P65/S01, P66/S02 および P67/S03 のブロックダイヤグラム
タッチ入力
ヒステリシス
0
プルアップ
1
PDR6リード
PDR6
端子
PDR6ライト
ビット操作命令実行時
内部バス
DDR6リード
DDR6
DDR6ライト
ストップモード, 時計モード(SPL = 1)
PUL6リード
PUL6
PUL6ライト
TIDR0リード
TIDR0
TIDR0ライト
DS702-00013-0v02-J
101
MB95850K/860K/870K シリーズ
(3) ポート 6 のレジスタ
• ポート 6 のレジスタの機能
レジスタ略称 データ
PDR6
DDR6
PUL6
TIDR0
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR6 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR6 の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
タッチ入力または基準入力許可
1
ポート入力許可
• ポート 6 におけるレジスタと端子との関係
端子名
関連するレジスタのビットと端子との関係
P65
P64
P63
-
P67
P66
bit7
bit6
bit5
bit4
bit3
bit7
bit6
bit5
bit4
bit3
-
P60
PDR6
DDR6
PUL6
TIDR0
102
-
-
bit0
-
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 6 の動作
• 出力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR6 レジスタの値が外部端子に出力されます。
• PDR6 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR6 レジスタを読み出すと , PDR6 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• タッチ入力機能兼用端子を入力ポートとして使用している時は , タッチ入力禁止レジスタ 0 (TIDR0) の対応するビッ
トを “1” に設定してください。
• PDR6 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR6 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR6 レジスタから端子の値を読み出せます。したがって , PDR6 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR6レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR6 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR6 レジスタを読み出す場合は ,
PDR6 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR6 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。タッチ
入力機能兼用端子については , TIDR0 レジスタが “0” に初期化されるため , ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR6 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み回路の外
部割込み制御レジスタ ch. 0 (EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P60/
EC1/DIO00 の割込み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。
• TS プリスケーラ制御レジスタのストップ許可ビット (PSC:STPE) が “1” に設定されるとき , TS はストップモードま
たは時計モードで動作でき , タッチ入力は可能になり , かつ遮断されません。TINT ( タッチ割込み ) と GINT ( 汎用
割込み ) は , TS をストップモードまたは時計モードからウェイクアップできるように設定される場合 , TS はストッ
プモードまたは時計モードからウェイクアップします。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• タッチ入力端子としての動作
タッチ入力端子に対応する DDR6 レジスタのビットに “0” を , TIDR0 レジスタのその端子に対応するビットに “0” を ,
PUL6 レジスタのその端子に対応するビットを “0” に設定してください。
• プルアップレジスタの動作
PUL6 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL6 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702-00013-0v02-J
103
MB95850K/860K/870K シリーズ
5. ポート 7
ポート 7 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 7 の構成
ポート 7 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 7 データレジスタ (PDR7)
• ポート 7 方向レジスタ (DDR7)
• ポート 7 プルアップレジスタ (PUL7)
• タッチ入力禁止レジスタ 1 (TIDR1)
(2) ポート 7 のブロックダイヤグラム
• P70/S04 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 4 入力端子 (S04)
• P71/S05 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 5 入力端子 (S05)
• P72/S06 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 6 入力端子 (S06)
• P73/S07 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 7 入力端子 (S07)
• P70/S04, P71/S05, P72/S06 および P73/S07 のブロックダイヤグラム
タッチ入力
ヒステリシス
0
プルアップ
1
PDR7リード
PDR7
端子
PDR7ライト
ビット操作命令実行時
内部バス
DDR7リード
DDR7
DDR7ライト
ストップモード, 時計モード(SPL = 1)
PUL7リード
PUL7
PUL7ライト
TIDR1リード
TIDR1
TIDR1ライト
104
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート 7 のレジスタ
• ポート 7 のレジスタの機能
レジスタ略称 データ
PDR7
DDR7
PUL7
TIDR1
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR7 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR7 の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
タッチ入力許可
1
ポート入力許可
• ポート 7 におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
P73
P72
P71
P70
bit1
bit0
PDR7
DDR7
PUL7
-
-
bit3
bit2
TIDR1
DS702-00013-0v02-J
105
MB95850K/860K/870K シリーズ
(4) ポート 7 の動作
• 出力ポートとしての動作
• 端子に対応する DDR7 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子が出力ポートとして使用されている時は , PDR7 レジスタの値が外部端子に出力されます。
• PDR7 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR7 レジスタを読み出すと , PDR7 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR7 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• タッチ入力機能兼用端子を入力ポートとして使用している時は , タッチ入力禁止レジスタ 1 (TIDR1) の対応するビッ
トを “1” に設定してください。
• PDR7 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR7 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR7 レジスタを読み出す場合は , PDR7 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR7 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。タッチ
入力機能兼用端子については , TIDR1 レジスタが “0” に初期化されるため , ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR7 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• TS プリスケーラ制御レジスタのストップ許可ビット (PSC:STPE) が “1” に設定されるとき , TS はストップモードま
たは時計モードで動作でき , タッチ入力は可能になり , かつ遮断されません。TINT ( タッチ割込み ) と GINT ( 汎用
割込み ) は , TS をストップモードまたは時計モードからウェイクアップできるように設定される場合 , TS はストッ
プモードまたは時計モードからウェイクアップします。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• タッチ入力端子としての動作
タッチ入力端子に対応する DDR7 レジスタのビットに “0” を , TIDR1 レジスタのその端子に対応するビットに “0” を ,
PUL7 レジスタのその端子に対応するビットを “0” に設定してください。
• プルアップレジスタの動作
PUL7 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL7 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
106
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
6. ポート F
ポート F は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート F の構成
ポート F は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート F データレジスタ (PDRF)
• ポート F 方向レジスタ (DDRF)
(2) ポート F のブロックダイヤグラム
• PF0/X0 端子
本端子には以下の周辺機能があります。
• メインクロック用入力発振端子 (X0)
• PF1/X1 端子
本端子には以下の周辺機能があります。
• メインクロック用入出力発振端子 (X1)
• PF0/X0 および PF1/X1 のブロックダイヤグラム
ヒステリシス
0
1
PDRFリード
端子
PDRF
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
• PF2/RST 端子
本端子には以下の周辺機能があります。
• リセット端子 (RST)
• PF2/RST のブロックダイヤグラム
リセット入力
リセット入力許可
リセット出力許可
リセット出力
ヒステリシス
0
1
PDRFリード
端子
1
PDRF
0
OD
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
DS702-00013-0v02-J
107
MB95850K/860K/870K シリーズ
(3) ポート F のレジスタ
• ポート F のレジスタの機能
レジスタ略称 データ
PDRF
DDRF
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDRF の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRF の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート F におけるレジスタと端子との関係
端子名
PDRF
DDRF
108
-
-
-
-
関連するレジスタのビットと端子との関係
PF2
-
-
-
bit2
PF1
PF0
bit1
bit0
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート F の動作
• 出力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRF レジスタの値が外部端子に出力されます。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRF レジスタを読み出すと , PDRF レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “0” に設定すると , 端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRF レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRF レジスタを読み出す場合は , PDRF レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRF レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRF レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
DS702-00013-0v02-J
109
MB95850K/860K/870K シリーズ
7. ポート G
ポート G は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート G の構成
ポート G は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップレジスタ (PULG)
(2) ポート G のブロックダイヤグラム
• PG1/X0A/DIO04 端子
本端子には以下の周辺機能があります。
• サブクロック用入力発振端子 (X0A)
• TS ダイレクト出力 ch. 4 端子 (DIO04)
• PG2/X1A/DIO03 端子
本端子には以下の周辺機能があります。
• サブクロック用入出力発振端子 (X1A)
• TS ダイレクト出力 ch. 3 端子 (DIO03)
• PG1/X0A/DIO04 および PG2/X1A/DIO03 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDRGリード
1
PDRG
0
端子
PDRGライト
ビット操作命令実行時
内部バス
DDRGリード
DDRG
DDRGライト
ストップモード, 時計モード(SPL = 1)
PULGリード
PULG
PULGライト
110
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート G のレジスタ
• ポート G のレジスタの機能
レジスタ略称 データ
PDRG
DDRG
PULG
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDRG の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRG の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
• ポート G におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
PG2
PG1
-
bit1
-
PDRG
DDRG
-
-
-
bit2
PULG
DS702-00013-0v02-J
111
MB95850K/860K/870K シリーズ
(4) ポート G の動作
• 出力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRG レジスタの値が外部端子に出力されます。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRG レジスタを読み出すと , PDRG レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRG レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDRG レジスタから端子の値を読み出せます。したがって , PDRG レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRG レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRG レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PULG レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PULG レジスタの値にかかわらず , プルアップ抵抗は切断されます。
112
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ I/O ポート (MB95870K シリーズ )
• ポートレジスタ一覧
リード / ライト
初期値
ポート 0 データレジスタ
PDR0
R, RM/W
0b00000000
ポート 0 方向レジスタ
DDR0
R/W
0b00000000
ポート 1 データレジスタ
PDR1
R, RM/W
0b00000000
ポート 1 方向レジスタ
DDR1
R/W
0b00000000
ポート 4 データレジスタ
PDR4
R, RM/W
0b00000000
ポート 4 方向レジスタ
DDR4
R/W
0b00000000
ポート 6 データレジスタ
PDR6
R, RM/W
0b00000000
ポート 6 方向レジスタ
DDR6
R/W
0b00000000
ポート 7 データレジスタ
PDR7
R, RM/W
0b00000000
ポート 7 方向レジスタ
DDR7
R/W
0b00000000
ポート F データレジスタ
PDRF
R, RM/W
0b00000000
ポート F 方向レジスタ
DDRF
R/W
0b00000000
ポート G データレジスタ
PDRG
R, RM/W
0b00000000
ポート G 方向レジスタ
DDRG
R/W
0b00000000
ポート 0 プルアップレジスタ
PUL0
R/W
0b00000000
ポート 1 プルアップレジスタ
PUL1
R/W
0b00000000
ポート 4 プルアップレジスタ
PUL4
R/W
0b00000000
ポート 6 プルアップレジスタ
PUL6
R/W
0b00000000
ポート 7 プルアップレジスタ
PUL7
R/W
0b00000000
レジスタ名称
ポート G プルアップレジスタ
PULG
R/W
0b00000000
A/D 入力禁止レジスタ ( 下位 )
AIDRL
R/W
0b00000000
タッチ入力禁止レジスタ 0
TIDR0
R/W
0b00000000
タッチ入力禁止レジスタ 1
TIDR1
R/W
0b00000000
R/W
R, RM/W
: リード / ライト可能 ( 読出し値は書込み値 )
: リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リードモディファイライト (RMW) 系命
令によって , 読み出されます。)
DS702-00013-0v02-J
113
MB95850K/860K/870K シリーズ
1. ポート 0
ポート 0 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 0 の構成
ポート 0 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 0 データレジスタ (PDR0)
• ポート 0 方向レジスタ (DDR0)
• ポート 0 プルアップレジスタ (PUL0)
• A/D 入力禁止レジスタ ( 下位 ) (AIDRL)
(2) ポート 0 のブロックダイヤグラ
• P00/INT00 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT00)
• P01/INT01 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT01)
• P02/INT02 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT02)
• P03/INT03 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT03)
• P00/INT00, P01/INT01, P02/INT02 および P03/INT03 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
(INT00～INT03)
ヒステリシス
0
プルアップ
1
PDR0リード
PDR0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
114
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P04/INT04/AN00 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT04)
• 8/10 ビット A/D コンバータアナログ入力端子 (AN00)
• P04/INT04/AN00 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可(INT04)
A/Dアナログ入力
ヒステリシス
0
プルアップ
1
PDR0リード
PDR0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
DS702-00013-0v02-J
115
MB95850K/860K/870K シリーズ
• P05/INT05/AN01/CMP0_N 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT05)
• 8/10 ビット A/D コンバータアナログ入力端子 (AN01)
• コンパレータ ch. 0 反転アナログ入力 ( 負入力 ) 端子 (CMP0_N)
• P05/INT05/AN01/CMP0_N のブロックダイヤグラム
コンパレータアナログ入力
コンパレータアナログ入力禁止
周辺機能入力
周辺機能入力許可(INT05)
A/Dアナログ入力
ヒステリシス
0
プルアップ
1
PDR0リード
PDR0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
116
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P06/AN02/CMP0_O 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN02)
• コンパレータ ch. 0 デジタル出力端子 (CMP0_O)
• P06/AN02/CMP0_O のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
ヒステリシス
プルアップ
0
1
PDR0リード
1
PDR0
0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
DS702-00013-0v02-J
117
MB95850K/860K/870K シリーズ
• P07/AN03/CMP0_P 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN03)
• コンパレータ ch. 0 非反転アナログ入力 ( 正入力 ) 端子 (CMP0_P)
• P07/AN03/CMP0_P のブロックダイヤグラム
コンパレータアナログ入力
コンパレータアナログ入力禁止
A/Dアナログ入力
ヒステリシス
0
プルアップ
1
PDR0リード
PDR0
端子
PDR0ライト
ビット操作命令実行時
内部バス
DDR0リード
DDR0
DDR0ライト
ストップモード, 時計モード(SPL = 1)
PUL0リード
PUL0
PUL0ライト
AIDRLリード
AIDRL
AIDRLライト
118
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート 0 のレジスタ
• ポート 0 のレジスタの機能
読出し時
リードモディファイライト
(RMW) 系命令による読出し
0
端子状態が “L” レベル
PDR0 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR0 の値が “1”
出力ポート時は , “H” レベルを出力
レジスタ略称 データ
PDR0
DDR0
PUL0
AIDRL
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
書込み時
• ポート 0 におけるレジスタと端子との関係
端子名
関連するレジスタのビットと端子との関係
P05
P04
P03
P02
P07
P06
bit7
bit6
bit5
bit4
bit3
bit5
bit4
bit1
bit0
-
P01
P00
bit2
bit1
bit0
-
-
-
PDR0
DDR0
PUL0
AIDRL
DS702-00013-0v02-J
119
MB95850K/860K/870K シリーズ
(4) ポート 0 の動作
• 出力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR0 レジスタの値が外部端子に出力されます。
• PDR0 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR0 レジスタを読み出すと , PDR0 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR0 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す
るビットを “1” に設定してください。
• PDR0 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR0 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR0 レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR0 レジスタから端子の値を読み出せます。したがって , PDR0 レジスタの読出
し動作により, 周辺機能の出力値を読み出せます。
ただし , リードモディファイライト (RMW) 系命令を使用して PDR0
レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR0レジスタのビットを“0”に設定します。
• アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , AIDRL レジスタのその端子に対応
するビットを “1” に設定して , その端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR0 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR0 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR0 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ
グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR0 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開放
によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT00 ～
INT05) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• アナログ入力端子としての動作
• アナログ入力端子に対応する DDR0 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0”
を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。PUL0 レジスタの対応するビッ
トを “0” に設定してください。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR0 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
• プルアップレジスタの動作
PUL0 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。
端子出力が “L” レベルのと
きは , PUL0 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
120
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• コンパレータ入力端子としての動作
• コンパレータ入力端子に対応する AIDRL レジスタのビットを “0” に設定してください。
• PDR0 レジスタ設定と DDR0 レジスタ設定に関係なく , コンパレータ制御レジスタ ch. 0 のコンパレータアナログ入
力許可ビット (CMR0:VCID) を ”0” に設定すると , コンパレータ入力機能が許可されます。
• コンパレータ入力機能を禁止するには , VCID ビットを “1” に設定してください。
• コンパレータの詳細については , 「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 25 章
コンパレータ」を参照してください。
DS702-00013-0v02-J
121
MB95850K/860K/870K シリーズ
2. ポート 1
ポート 1 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 1 の構成
ポート 1 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 1 データレジスタ (PDR1)
• ポート 1 方向レジスタ (DDR1)
• ポート 1 プルアップレジスタ (PUL1)
(2) ポート 1 のブロックダイヤグラム
• P10/DBG 端子
本端子には以下の周辺機能があります。
• DBG 入力端子 (DBG)
• P10/DBG のブロックダイヤグラム
ヒステリシス
0
1
PDR1リード
PDR1
端子
内部バス
OD
PDR1ライト
ビット操作命令実行時
DDR1リード
DDR1
DDR1ライト
122
ストップモード, 時計モード(SPL = 1)
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P11/EC0/DIO01 端子
本端子には以下の周辺機能があります。
• 8/16 ビット複合タイマ ch. 0 クロック入力端子 (EC0)
• TS ダイレクト出力 ch. 1 端子 (DIO01)
• P15/UCK0 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 クロック入出力端子 (UCK0)
• P16/INT09/TO11 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT09)
• 8/16 ビット複合タイマ ch. 1 出力端子 (TO11)
• P17/INT08/TO10 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT08)
• 8/16 ビット複合タイマ ch. 1 出力端子 (TO10)
• P11/EC0/DIO01, P15/UCK0, P16/INT09/TO11 および P17/INT08/TO10 のブロックダイヤグラ
周辺機能入力
周辺機能入力許可
(INT08とINT09)
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR1リード
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
DS702-00013-0v02-J
123
MB95850K/860K/870K シリーズ
• P12/BEEP 端子
本端子には以下の周辺機能があります。
• ビープ出力端子 (BEEP)
• P14/UO0 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 データ出力端子 (UO0)
• P12/BEEP および P14/UO0 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR1リード
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
124
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P13/UI0/DIO02 端子
本端子には以下の周辺機能があります。
• UART/SIO ch. 0 データ入力端子 (UI0)
• TS ダイレクト出力 ch. 2 端子 (DIO02)
• P13/UI0/DIO02 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
プルアップ
0
1
PDR1リード
CMOS
1
PDR1
0
端子
PDR1ライト
ビット操作命令実行時
内部バス
DDR1リード
DDR1
DDR1ライト
ストップモード, 時計モード(SPL = 1)
PUL1リード
PUL1
PUL1ライト
DS702-00013-0v02-J
125
MB95850K/860K/870K シリーズ
(3) ポート 1 のレジスタ
• ポート 1 のレジスタの機能
レジスタ略称 データ
PDR1
DDR1
PUL1
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR1 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR1 の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 1 におけるレジスタと端子との関係
端子名
P17
P16
bit7
bit6
関連するレジスタのビットと端子との関係
P15
P14
P13
P12
P11
P10
bit1
bit0*
PDR1
DDR1
bit5
bit4
bit3
bit2
PUL1
*: P10 はプルアップ機能はありませんが , PUL1 レジスタの bit0 はアクセスできます。P10 の動作は PUL1 レジスタの bit0
の設定には影響されません。
126
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 1 の動作
• 出力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR1 レジスタの値が外部端子に出力されます。
• PDR1 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR1 レジスタを読み出すと , PDR1 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR1 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDR1 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR1 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR1 レジスタから端子の値を読み出せます。したがって , PDR1 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR1レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR1 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は ,
PDR1 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR1 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR1 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT08
とINT09)による割込み入力が許可されている場合, あるいは外部割込み回路の外部割込み制御レジスタch. 0 (EIC00)
と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P11/EC0, P13/UI0 と P15/UCK0 との割込
み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR1 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
• プルアップレジスタの動作
PUL1 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL1 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
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MB95850K/860K/870K シリーズ
3. ポート 4
ポート 4 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 4 の構成
ポート 4 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 4 データレジスタ (PDR4)
• ポート 4 方向レジスタ (DDR4)
• ポート 4 プルアップレジスタ (PUL4)
• A/D 入力禁止レジスタ ( 下位 ) (AIDRL)
128
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(2) ポート 4 のブロックダイヤグラム
• P40/AN04/PPG00 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN04)
• 8/16 ビット PPG ch. 0 出力端子 (PPG00)
• P41/AN05/PPG01 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN05)
• 8/16 ビット PPG ch. 0 出力端子 (PPG01)
• P44/AN06/TO00/DIO03 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN06)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO00)
• TS ダイレクト出力 ch. 3 端子 (DIO03)
• P45/AN07/TO01/DIO04 端子
本端子には以下の周辺機能があります。
• 8/10 ビット A/D コンバータアナログ入力端子 (AN07)
• 8/16 ビット複合タイマ ch. 0 出力端子 (TO01)
• TS ダイレクト出力 ch. 4 端子 (DIO04)
• P40/AN04/PPG00, P41/AN05/PPG01, P44/AN06/TO00/DIO03 および P45/AN07/TO01/DIO04 のブロックダイヤグラ
ム
周辺機能出力許可
周辺機能出力
A/Dアナログ入力
ヒステリシス
プルアップ
0
1
PDR4リード
1
PDR4
0
端子
PDR4ライト
ビット操作命令実行時
内部バス
DDR4リード
DDR4
DDR4ライト
ストップモード, 時計モード(SPL = 1)
PUL4リード
PUL4
PUL4ライト
AIDRLリード
AIDRL
AIDRLライト
DS702-00013-0v02-J
129
MB95850K/860K/870K シリーズ
• P42/INT06/PPG10 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT06)
• 8/16 ビット PPG ch. 1 出力端子 (PPG10)
• P43/INT07/PPG11 端子
本端子には以下の周辺機能があります。
• 外部割込み入力端子 (INT07)
• 8/16 ビット PPG ch. 1 出力端子 (PPG11)
• P42/INT06/PPG10 および P43/INT07/PPG11 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
(INT06とINT07)
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR4リード
1
PDR4
0
端子
PDR4ライト
ビット操作命令実行時
内部バス
DDR4リード
DDR4
DDR4ライト
ストップモード, 時計モード(SPL = 1)
PUL4リード
PUL4
PUL4ライト
130
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P46/SDA 端子
本端子には以下の周辺機能があります。
• I2C バスインタフェース ch. 0 データ入出力端子 (SDA)
• P47/SCL 端子
本端子には以下の周辺機能があります。
• I2C バスインタフェース ch. 0 クロック入出力端子 (SCL)
• P46/SDA および P47/SCL のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
CMOS
0
1
PDR4リード
端子
1
PDR4
0
OD
内部バス
PDR4ライト
ビット操作命令実行時
DDR4リード
DDR4
DDR4ライト
ストップモード, 時計モード(SPL = 1)
DS702-00013-0v02-J
131
MB95850K/860K/870K シリーズ
(3) ポート 4 のレジスタ
• ポート 4 のレジスタの機能
レジスタ略称 データ
PDR4
DDR4
PUL4
AIDRL
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR4 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR4 の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
アナログ入力許可
1
ポート入力許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート 4 におけるレジスタと端子との関係
端子名
PDR4
DDR4
PUL4
AIDRL
132
P47
P46
bit7
bit6
-
-
関連するレジスタのビットと端子との関係
P45
P44
P43
P42
P41
P40
bit5
bit4
bit3
bit2
bit1
bit0
bit7
bit6
-
-
bit3
bit2
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート 4 の動作
• 出力ポートとしての動作
• 端子に対応する DDR4 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , その端子から PDR4 レジスタの値が外部端子に出力されます。
• PDR4 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR4 レジスタを読み出すと , PDR4 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR4 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す
るビットを “1” に設定してください。
• PDR4 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR4 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDR4 レジスタを読み出す場合は , PDR4 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR4 レジスタから端子の値を読み出せます。したがって , PDR4 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR4 レジスタを読み出す場合は , PDR4 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR4レジスタのビットを“0”に設定します。
• アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , AIDRL レジスタのその端子に対応
するビットを “1” に設定して , その端子を入力ポートとして設定してください。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR4 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR4 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR4 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ
グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR4 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT06
と INT07) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• アナログ入力端子としての動作
• アナログ入力端子に対応する DDR4 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0”
を設定してください。
• ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。PUL4 レジスタの対応するビッ
トを “0” に設定してください。
• 外部割込み入力端子としての動作
• 外部割込み入力端子に対応する DDR4 レジスタのビットを “0” に設定してください。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する
外部割込み機能を禁止にします。
• プルアップレジスタの動作
PUL4 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。
端子出力が “L” レベルのと
きは , PUL4 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
DS702-00013-0v02-J
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MB95850K/860K/870K シリーズ
4. ポート 6
ポート 6 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 6 の構成
ポート 6 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 6 データレジスタ (PDR6)
• ポート 6 方向レジスタ (DDR6)
• ポート 6 プルアップレジスタ (PUL6)
• タッチ入力禁止レジスタ 0 (TIDR0)
(2) ポート 6 のブロックダイヤグラム
• P60/EC1/DIO00 端子
本端子には以下の周辺機能があります。
• 8/16 ビット複合タイマ ch. 1 クロック入力端子 (EC1)
• TS ダイレクト出力 ch. 0 端子 (DIO00)
• P60/EC1/DIO00 のブロックダイヤグラム
周辺機能入力
周辺機能入力許可
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR6リード
1
PDR6
0
端子
PDR6ライト
ビット操作命令実行時
内部バス
DDR6リード
DDR6
DDR6ライト
ストップモード, 時計モード(SPL = 1)
PUL6リード
PUL6
PUL6ライト
134
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• P61/PPG20 端子
本端子には以下の周辺機能があります。
• 8/16 ビット PPG ch. 2 出力端子 (PPG20)
• P62/PPG21 端子
本端子には以下の周辺機能があります。
• 8/16 ビット PPG ch. 2 出力端子 (PPG21)
• P61/PPG20 および P62/PPG21 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDR6リード
1
PDR6
0
端子
PDR6ライト
ビット操作命令実行時
内部バス
DDR6リード
DDR6
DDR6ライト
ストップモード, 時計モード(SPL = 1)
PUL6リード
PUL6
PUL6ライト
DS702-00013-0v02-J
135
MB95850K/860K/870K シリーズ
• P63/AREF 端子
本端子には以下の周辺機能があります。
• TS 基準入力端子 (AREF)
• P64/S00 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 0 入力端子 (S00)
• P65/S01 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 1 入力端子 (S01)
• P66/S02 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 2 入力端子 (S02)
• P67/S03 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 3 入力端子 (S03)
• P63/AREF, P64/S00, P65/S01, P66/S02 および P67/S03 のブロックダイヤグラム
タッチ入力
ヒステリシス
0
プルアップ
1
PDR6リード
PDR6
端子
PDR6ライト
ビット操作命令実行時
内部バス
DDR6リード
DDR6
DDR6ライト
ストップモード, 時計モード(SPL = 1)
PUL6リード
PUL6
PUL6ライト
TIDR0リード
TIDR0
TIDR0ライト
136
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート 6 のレジスタ
• ポート 6 のレジスタの機能
レジスタ略称 データ
PDR6
DDR6
PUL6
TIDR0
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR6 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR6 の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
タッチ入力または基準入力許可
1
ポート入力許可
• ポート 6 におけるレジスタと端子との関係
端子名
関連するレジスタのビットと端子との関係
P65
P64
P63
P62
P67
P66
bit7
bit6
bit5
bit4
bit3
bit7
bit6
bit5
bit4
bit3
P61
P60
bit2
bit1
bit0
-
-
-
PDR6
DDR6
PUL6
TIDR0
DS702-00013-0v02-J
137
MB95850K/860K/870K シリーズ
(4) ポート 6 の動作
• 出力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDR6 レジスタの値が外部端子に出力されます。
• PDR6 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR6 レジスタを読み出すと , PDR6 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR6 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• タッチ入力機能兼用端子を入力ポートとして使用している時は , タッチ入力禁止レジスタ 0 (TIDR0) の対応するビッ
トを “1” に設定してください。
• PDR6 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR6 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDR6 レジスタから端子の値を読み出せます。したがって , PDR6 レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。
• 周辺機能入力端子としての動作
• 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR6レジスタのビットを“0”に設定します。
• 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR6 レジスタを読み出すと , 端子の値が
読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR6 レジスタを読み出す場合は ,
PDR6 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR6 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。タッチ
入力機能兼用端子については , TIDR0 レジスタが “0” に初期化されるため , ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR6 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み回路の外
部割込み制御レジスタ ch. 0 (EIC00) と割込み端子選択回路の割込み端子選択回路制御レジスタ (WICR) による P60/
EC1/DIO00 の割込み入力が許可されている場合 , 入力は可能になり , かつ遮断されません。
• TS プリスケーラ制御レジスタのストップ許可ビット (PSC:STPE) が “1” に設定されるとき , TS はストップモードま
たは時計モードで動作でき , タッチ入力は可能になり , かつ遮断されません。TINT ( タッチ割込み ) と GINT ( 汎用
割込み ) は , TS をストップモードまたは時計モードからウェイクアップできるように設定される場合 , TS はストッ
プモードまたは時計モードからウェイクアップします。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• タッチ入力端子としての動作
タッチ入力端子に対応する DDR6 レジスタのビットに “0” を , TIDR0 レジスタのその端子に対応するビットに “0” を ,
PUL6 レジスタのその端子に対応するビットを “0” に設定してください。
• プルアップレジスタの動作
PUL6 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL6 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
138
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
5. ポート 7
ポート 7 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート 7 の構成
ポート 7 は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート 7 データレジスタ (PDR7)
• ポート 7 方向レジスタ (DDR7)
• ポート 7 プルアップレジスタ (PUL7)
• タッチ入力禁止レジスタ 1 (TIDR1)
(2) ポート 7 のブロックダイヤグラム
• P70/S04 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 4 入力端子 (S04)
• P71/S05 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 5 入力端子 (S05)
• P72/S06 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 6 入力端子 (S06)
• P73/S07 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 7 入力端子 (S07)
• P74/S08 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 8 入力端子 (S08)
• P75/S09 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 9 入力端子 (S09)
• P76/S10 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 10 入力端子 (S10)
• P77/S11 端子
本端子には以下の周辺機能があります。
• TS タッチ ch. 11 入力端子 (S11)
DS702-00013-0v02-J
139
MB95850K/860K/870K シリーズ
• P70/S04, P71/S05, P72/S06, P73/S07, P74/S08, P75/S09, P76/S10 および P77/S11 のブロックダイヤグラム
タッチ入力
ヒステリシス
0
プルアップ
1
PDR7リード
PDR7
端子
PDR7ライト
ビット操作命令実行時
内部バス
DDR7リード
DDR7
DDR7ライト
ストップモード, 時計モード(SPL = 1)
PUL7リード
PUL7
PUL7ライト
TIDR1リード
TIDR1
TIDR1ライト
140
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート 7 のレジスタ
• ポート 7 のレジスタの機能
レジスタ略称 データ
PDR7
DDR7
PUL7
TIDR1
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDR7 の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDR7 の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
0
タッチ入力許可
1
ポート入力許可
• ポート 7 におけるレジスタと端子との関係
端子名
P77
P76
bit7
bit6
関連するレジスタのビットと端子との関係
P75
P74
P73
P72
P71
P70
bit1
bit0
PDR7
DDR7
PUL7
bit5
bit4
bit3
bit2
TIDR1
DS702-00013-0v02-J
141
MB95850K/860K/870K シリーズ
(4) ポート 7 の動作
• 出力ポートとしての動作
• 端子に対応する DDR7 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。
• 端子が出力ポートとして使用されている時は , PDR7 レジスタの値が外部端子に出力されます。
• PDR7 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDR7 レジスタを読み出すと , PDR7 レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDR7 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• タッチ入力機能兼用端子を入力ポートとして使用している時は , タッチ入力禁止レジスタ 1 (TIDR1) の対応するビッ
トを “1” に設定してください。
• PDR7 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDR7 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDR7 レジスタを読み出す場合は , PDR7 レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDR7 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。タッチ
入力機能兼用端子については , TIDR1 レジスタが “0” に初期化されるため , ポート入力は禁止された状態になります。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDR7 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• TS プリスケーラ制御レジスタのストップ許可ビット (PSC:STPE) が “1” に設定されるとき , TS はストップモードま
たは時計モードで動作でき , タッチ入力は可能になり , かつ遮断されません。TINT ( タッチ割込み ) と GINT ( 汎用
割込み ) は , TS をストップモードまたは時計モードからウェイクアップできるように設定される場合 , TS はストッ
プモードまたは時計モードからウェイクアップします。
• 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• タッチ入力端子としての動作
タッチ入力端子に対応する DDR7 レジスタのビットに “0” を , TIDR1 レジスタのその端子に対応するビットに “0” を ,
PUL7 レジスタのその端子に対応するビットを “0” に設定してください。
• プルアップレジスタの動作
PUL7 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PUL7 レジスタの値にかかわらず , プルアップ抵抗は切断されます。
142
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
6. ポート F
ポート F は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート F の構成
ポート F は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート F データレジスタ (PDRF)
• ポート F 方向レジスタ (DDRF)
(2) ポート F のブロックダイヤグラム
• PF0/X0 端子
本端子には以下の周辺機能があります。
• メインクロック用入力発振端子 (X0)
• PF1/X1 端子
本端子には以下の周辺機能があります。
• メインクロック用入出力発振端子 (X1)
• PF0/X0 および PF1/X1 のブロックダイヤグラム
ヒステリシス
0
1
PDRFリード
端子
PDRF
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
• PF2/RST 端子
本端子には以下の周辺機能があります。
• リセット端子 (RST)
• PF2/RST のブロックダイヤグラム
リセット入力
リセット入力許可
リセット出力許可
リセット出力
ヒステリシス
0
1
PDRFリード
端子
1
PDRF
0
OD
内部バス
PDRFライト
ビット操作命令実行時
DDRFリード
DDRF
DDRFライト
ストップモード, 時計モード(SPL = 1)
DS702-00013-0v02-J
143
MB95850K/860K/870K シリーズ
(3) ポート F のレジスタ
• ポート F のレジスタの機能
レジスタ略称 データ
PDRF
DDRF
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDRF の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRF の値が “1”
出力ポート時は , “H” レベルを出力 *
0
ポート入力許可
1
ポート出力許可
*: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。
• ポート F におけるレジスタと端子との関係
端子名
PDRF
DDRF
144
-
-
-
-
関連するレジスタのビットと端子との関係
PF2
-
-
-
bit2
PF1
PF0
bit1
bit0
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(4) ポート F の動作
• 出力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRF レジスタの値が外部端子に出力されます。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRF レジスタを読み出すと , PDRF レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRF レジスタのビットを “0” に設定すると , 端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRF レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用
して PDRF レジスタを読み出す場合は , PDRF レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRF レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRF レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
DS702-00013-0v02-J
145
MB95850K/860K/870K シリーズ
7. ポート G
ポート G は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については ,
「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。
(1) ポート G の構成
ポート G は以下の要素から構成されます。
• 汎用入出力端子 / 周辺機能入出力端子
• ポート G データレジスタ (PDRG)
• ポート G 方向レジスタ (DDRG)
• ポート G プルアップレジスタ (PULG)
(2) ポート G のブロックダイヤグラム
• PG1/X0A/DIO04 端子
本端子には以下の周辺機能があります。
• サブクロック用入力発振端子 (X0A)
• TS ダイレクト出力 ch. 4 端子 (DIO04)
• PG2/X1A/DIO03 端子
本端子には以下の周辺機能があります。
• サブクロック用入出力発振端子 (X1A)
• TS ダイレクト出力 ch. 3 端子 (DIO03)
• PG1/X0A/DIO04 および PG2/X1A/DIO03 のブロックダイヤグラム
周辺機能出力許可
周辺機能出力
ヒステリシス
プルアップ
0
1
PDRGリード
1
PDRG
0
端子
PDRGライト
ビット操作命令実行時
内部バス
DDRGリード
DDRG
DDRGライト
ストップモード, 時計モード(SPL = 1)
PULGリード
PULG
PULGライト
146
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) ポート G のレジスタ
• ポート G のレジスタの機能
レジスタ略称 データ
PDRG
DDRG
PULG
リードモディファイライト
(RMW) 系命令による読出し
読出し時
書込み時
0
端子状態が “L” レベル
PDRG の値が “0”
出力ポート時は , “L” レベルを出力
1
端子状態が “H” レベル
PDRG の値が “1”
出力ポート時は , “H” レベルを出力
0
ポート入力許可
1
ポート出力許可
0
プルアップ禁止
1
プルアップ許可
• ポート G におけるレジスタと端子との関係
端子名
-
-
-
-
関連するレジスタのビットと端子との関係
PG2
PG1
-
bit1
-
PDRG
DDRG
-
-
-
bit2
PULG
DS702-00013-0v02-J
147
MB95850K/860K/870K シリーズ
(4) ポート G の動作
• 出力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “1” に設定すると , 端子は出力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• 端子が出力ポートとして使用されている時は , PDRG レジスタの値が外部端子に出力されます。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ
出力されます。
• PDRG レジスタを読み出すと , PDRG レジスタの値が読み出されます。
• 入力ポートとしての動作
• 端子に対応する DDRG レジスタのビットを “0” に設定すると , その端子は入力ポートになります。
• 端子を兼用する周辺機能においては , その出力を禁止してください。
• PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは
出力されません。
• PDRG レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使
用して PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。
• 周辺機能出力端子としての動作
• 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と
なります。
• 周辺機能出力を許可した場合でも , PDRG レジスタから端子の値を読み出せます。したがって , PDRG レジスタの読
出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して
PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。
• リセット時の動作
CPU がリセットされると , DDRG レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。
• ストップモードおよび時計モード時の動作
• スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは
時計モードに移行すると , DDRG レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開
放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。
• 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは
維持されます。
• プルアップレジスタの動作
PULG レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと
きは , PULG レジスタの値にかかわらず , プルアップ抵抗は切断されます。
148
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ 割込み要因のテーブル (MB95850K シリーズ )
割込み要因
外部割込み ch. 0
ベクタテーブルの
同一レベル
割込みレベル設定レジスタ
アドレス
割込み要因の
割込み
優先順位
要求番号
レジスタ
ビット
上位
下位
( 同時発生時 )
IRQ00
0xFFFA
0xFFFB
ILR0
L00 [1:0]
IRQ01
0xFFF8
0xFFF9
ILR0
L01 [1:0]
外部割込み ch. 6
IRQ02
0xFFF6
0xFFF7
ILR0
L02 [1:0]
外部割込み ch. 7
IRQ03
0xFFF4
0xFFF5
ILR0
L03 [1:0]
UART/SIO ch. 0
IRQ04
0xFFF2
0xFFF3
ILR1
L04 [1:0]
8/16 ビット複合タイマ ch.0 ( 下位 )
IRQ05
0xFFF0
0xFFF1
ILR1
L05 [1:0]
8/16 ビット複合タイマ ch.0 ( 上位 )
IRQ06
0xFFEE
0xFFEF
ILR1
L06 [1:0]
タッチ割込み (TINT)
IRQ07
0xFFEC
0xFFED
ILR1
L07 [1:0]
汎用割込み (GINT)
IRQ08
0xFFEA
0xFFEB
ILR2
L08 [1:0]
—
IRQ09
0xFFE8
0xFFE9
ILR2
L09 [1:0]
—
IRQ10
0xFFE6
0xFFE7
ILR2
L10 [1:0]
—
IRQ11
0xFFE4
0xFFE5
ILR2
L11 [1:0]
8/16 ビット PPG ch. 0 ( 上位 )
IRQ12
0xFFE2
0xFFE3
ILR3
L12 [1:0]
8/16 ビット PPG ch. 0 ( 下位 )
外部割込み ch. 4
外部割込み ch. 1
外部割込み ch. 5
IRQ13
0xFFE0
0xFFE1
ILR3
L13 [1:0]
—
IRQ14
0xFFDE
0xFFDF
ILR3
L14 [1:0]
—
IRQ15
0xFFDC
0xFFDD
ILR3
L15 [1:0]
IRQ16
0xFFDA
0xFFDB
ILR4
L16 [1:0]
IRQ17
0xFFD8
0xFFD9
ILR4
L17 [1:0]
8/10 ビット A/D コンバータ
IRQ18
0xFFD6
0xFFD7
ILR4
L18 [1:0]
タイムベースタイマ
IRQ19
0xFFD4
0xFFD5
ILR4
L19 [1:0]
IRQ20
0xFFD2
0xFFD3
ILR5
L20 [1:0]
IRQ21
0xFFD0
0xFFD1
ILR5
L21 [1:0]
IRQ22
0xFFCE
0xFFCF
ILR5
L22 [1:0]
IRQ23
0xFFCC
0xFFCD
ILR5
L23 [1:0]
I2C バスインタフェース ch. 0
—
時計プリスケーラ
時計カウンタ
コンパレータ ch. 0
—
フラッシュメモリ
DS702-00013-0v02-J
高い
低い
149
MB95850K/860K/870K シリーズ
■ 割込み要因のテーブル (MB95860K シリーズ )
割込み要因
外部割込み ch. 0
ベクタテーブルの
同一レベル
割込みレベル設定レジスタ
アドレス
割込み要因の
割込み
優先順位
要求番号
レジスタ
ビット
上位
下位
( 同時発生時 )
IRQ00
0xFFFA
0xFFFB
ILR0
L00 [1:0]
IRQ01
0xFFF8
0xFFF9
ILR0
L01 [1:0]
IRQ02
0xFFF6
0xFFF7
ILR0
L02 [1:0]
IRQ03
0xFFF4
0xFFF5
ILR0
L03 [1:0]
UART/SIO ch. 0
IRQ04
0xFFF2
0xFFF3
ILR1
L04 [1:0]
8/16 ビット複合タイマ ch.0 ( 下位 )
IRQ05
0xFFF0
0xFFF1
ILR1
L05 [1:0]
8/16 ビット複合タイマ ch.0 ( 上位 )
IRQ06
0xFFEE
0xFFEF
ILR1
L06 [1:0]
タッチ割込み (TINT)
IRQ07
0xFFEC
0xFFED
ILR1
L07 [1:0]
汎用割込み (GINT)
IRQ08
0xFFEA
0xFFEB
ILR2
L08 [1:0]
8/16 ビット PPG ch. 1 ( 下位 )
IRQ09
0xFFE8
0xFFE9
ILR2
L09 [1:0]
8/16 ビット PPG ch. 1 ( 上位 )
IRQ10
0xFFE6
0xFFE7
ILR2
L10 [1:0]
IRQ11
0xFFE4
0xFFE5
ILR2
L11 [1:0]
8/16 ビット PPG ch. 0 ( 上位 )
IRQ12
0xFFE2
0xFFE3
ILR3
L12 [1:0]
8/16 ビット PPG ch. 0 ( 下位 )
IRQ13
0xFFE0
0xFFE1
ILR3
L13 [1:0]
8/16 ビット複合タイマ ch.1 ( 上位 )
IRQ14
0xFFDE
0xFFDF
ILR3
L14 [1:0]
外部割込み ch. 4
外部割込み ch. 1
外部割込み ch. 5
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
—
—
IRQ15
0xFFDC
0xFFDD
ILR3
L15 [1:0]
IRQ16
0xFFDA
0xFFDB
ILR4
L16 [1:0]
IRQ17
0xFFD8
0xFFD9
ILR4
L17 [1:0]
8/10 ビット A/D コンバータ
IRQ18
0xFFD6
0xFFD7
ILR4
L18 [1:0]
タイムベースタイマ
IRQ19
0xFFD4
0xFFD5
ILR4
L19 [1:0]
IRQ20
0xFFD2
0xFFD3
ILR5
L20 [1:0]
コンパレータ ch. 0
IRQ21
0xFFD0
0xFFD1
ILR5
L21 [1:0]
8/16 ビット複合タイマ ch.1 ( 下位 )
IRQ22
0xFFCE
0xFFCF
ILR5
L22 [1:0]
フラッシュメモリ
IRQ23
0xFFCC
0xFFCD
ILR5
L23 [1:0]
I C バスインタフェース ch. 0
2
—
時計プリスケーラ
時計カウンタ
150
高い
低い
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ 割込み要因のテーブル (MB95870K シリーズ )
割込み要因
外部割込み ch. 0
割込み
要求番号
ベクタテーブルの
同一レベル
割込みレベル設定レジスタ
アドレス
割込み要因の
優先順位
レジスタ
ビット
上位
下位
( 同時発生時 )
IRQ00
0xFFFA
0xFFFB
ILR0
L00 [1:0]
IRQ01
0xFFF8
0xFFF9
ILR0
L01 [1:0]
IRQ02
0xFFF6
0xFFF7
ILR0
L02 [1:0]
IRQ03
0xFFF4
0xFFF5
ILR0
L03 [1:0]
UART/SIO ch. 0
IRQ04
0xFFF2
0xFFF3
ILR1
L04 [1:0]
8/16 ビット複合タイマ ch.0 ( 下位 )
IRQ05
0xFFF0
0xFFF1
ILR1
L05 [1:0]
8/16 ビット複合タイマ ch.0 ( 上位 )
IRQ06
0xFFEE
0xFFEF
ILR1
L06 [1:0]
タッチ割込み (TINT)
IRQ07
0xFFEC
0xFFED
ILR1
L07 [1:0]
汎用割込み (GINT)
IRQ08
0xFFEA
0xFFEB
ILR2
L08 [1:0]
8/16 ビット PPG ch. 1 ( 下位 )
IRQ09
0xFFE8
0xFFE9
ILR2
L09 [1:0]
8/16 ビット PPG ch. 1 ( 上位 )
IRQ10
0xFFE6
0xFFE7
ILR2
L10 [1:0]
8/16 ビット PPG ch. 2 ( 上位 )
IRQ11
0xFFE4
0xFFE5
ILR2
L11 [1:0]
8/16 ビット PPG ch. 0 ( 上位 )
IRQ12
0xFFE2
0xFFE3
ILR3
L12 [1:0]
8/16 ビット PPG ch. 0 ( 下位 )
IRQ13
0xFFE0
0xFFE1
ILR3
L13 [1:0]
8/16 ビット複合タイマ ch.1 ( 上位 )
IRQ14
0xFFDE
0xFFDF
ILR3
L14 [1:0]
8/16 ビット PPG ch. 2 ( 下位 )
IRQ15
0xFFDC
0xFFDD
ILR3
L15 [1:0]
I2C バスインタフェース ch. 0
IRQ16
0xFFDA
0xFFDB
ILR4
L16 [1:0]
IRQ17
0xFFD8
0xFFD9
ILR4
L17 [1:0]
8/10 ビット A/D コンバータ
IRQ18
0xFFD6
0xFFD7
ILR4
L18 [1:0]
タイムベースタイマ
IRQ19
0xFFD4
0xFFD5
ILR4
L19 [1:0]
IRQ20
0xFFD2
0xFFD3
ILR5
L20 [1:0]
コンパレータ ch. 0
IRQ21
0xFFD0
0xFFD1
ILR5
L21 [1:0]
8/16 ビット複合タイマ ch.1 ( 下位 )
IRQ22
0xFFCE
0xFFCF
ILR5
L22 [1:0]
フラッシュメモリ
IRQ23
0xFFCC
0xFFCD
ILR5
L23 [1:0]
外部割込み ch. 4
外部割込み ch. 1
外部割込み ch. 5
外部割込み ch. 2
外部割込み ch. 6
外部割込み ch. 3
外部割込み ch. 7
外部割込み ch. 8
外部割込み ch. 9
時計プリスケーラ
時計カウンタ
DS702-00013-0v02-J
高い
低い
151
MB95850K/860K/870K シリーズ
■ 各モードにおける端子状態 (MB95850K シリーズ )
端子名
PF0/X0
通常動作
スリープモード
発振入力
発振入力
入出力ポート *1 入出力ポート *1
発振入力
PF1/X1
入出力ポート *1
ストップモード
SPL=0
SPL=1
Hi-Z
PG1/X0A/
DIO04
発振入力
PG2/X1A/
DIO03
Hi-Z
Hi-Z
Hi-Z
Hi-Z
Hi-Z
リセット時
—
- Hi-Z
- 入力許可 *3
( ただし機能
しません )
—
- Hi-Z
Hi-Z
Hi-Z
- 入力許可 *3
前の状態保持
前の状態保持
入出力ポート *1
1, 2
1, 2
1, 2
1, 2
( ただし機能
- 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * *
しません )
入出力ポート
入出力ポート
発振入力
発振入力
入出力ポート *1/ 入出力ポート *1/
周辺機能入出力 周辺機能入出力
発振入力
Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
- 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2
リセット入力 *4 リセット入力 *4
PF2/RST
Hi-Z
時計モード
SPL=0
SPL=1
発振入力
入出力ポート *1/ 入出力ポート *1/
周辺機能入出力 周辺機能入出力
リセット入力
リセット入力
リセット入力
リセット入力
リセット入力 *4
- Hi-Z
- 入力許可 *3
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
( ただし機能
- 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
5
*5
*
- 入力遮断 *1, *2
- 入力遮断 *1, *2
( ただし機能
1, 2
1, 2
- 入力遮断 * *
- 入力遮断 * *
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
5
5
*
*
1, 2
1, 2
入力遮断
*
*
入力遮断
*
*
( ただし機能
- 入力遮断 *1, *2
- 入力遮断 *1, *2
しません )
P04/AN00/ 入出力ポート / 入出力ポート / BEEP/
周辺機能入出力 / 周辺機能入出力 /
DIO01/TO01 アナログ入力
アナログ入力
P05/INT05/
入出力ポート / 入出力ポート / AN01/
周辺機能入出力 / 周辺機能入出力 / CMP0_N/
アナログ入力
アナログ入力
TO00
前の状態保持
*5, *10
入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- 前の状態保持
*5, *10
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- Hi-Z
- 入力遮断 *2
- 前の状態保持 - Hi-Z*6
前の状態保持 - Hi-Z*6
- Hi-Z
入力遮断 *2, *7, - 入力遮断 *2, *7, - 入力遮断 *2, *7, - 入力遮断 *2, *7,
- 入力遮断 *2
8
8
8
8
*
*
*
*
P06/AN02/
CMP0_O/
PPG00
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 / 周辺機能入出力 / *9
- 入力遮断 *2
アナログ入力
アナログ入力
P07/AN03/
CMP0_P/
PPG01
入出力ポート / 入出力ポート /
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
周辺機能入出力 / 周辺機能入出力 /
2, 8
2, 8
- 入力遮断 * * - 入力遮断 * * - 入力遮断 *2, *8 - 入力遮断 *2, *8 - 入力遮断 *2
アナログ入力
アナログ入力
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z
- 入力許可 *3
- 前の状態保持 - Hi-Z
( ただし機能
周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7
しません )
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
入出力ポート / 入出力ポート /
- 入力許可 *3
*5
*5
2, 7
2, 7
入力遮断
*
*
入力遮断
*
*
( ただし機能
周辺機能入出力 周辺機能入出力
- 入力遮断 *2, *7
- 入力遮断 *2, *7
しません )
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
入出力ポート / 入出力ポート /
- 入力許可 *3
*5
*5
2, 7
- 入力遮断 * *
- 入力遮断 *2, *7
( ただし機能
周辺機能入出力 周辺機能入出力
2, 7
2, 7
- 入力遮断 * *
- 入力遮断 * *
しません )
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 入力許可 *3
- 前の状態保持 - Hi-Z*6
( ただし機能
周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7
しません )
P10/DBG/
EC0
P13/INT04/
UI0/DIO02
P14/INT01/
UO0/DIO00
P15/INT00/
UCK0
- Hi-Z*6
- 入力遮断 *2
- 前の状態保持
*9
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- Hi-Z
- 入力遮断 *2
( 続く )
152
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
端子名
P46/INT06/
SDA
P47/INT07/
SCL
通常動作
スリープモード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
リセット時
- Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
入出力ポート / 入出力ポート /
- 入力許可 *3
- 入力遮断 *2, *7, - 入力遮断 *2, *7, - 入力遮断 *2, *7, - 入力遮断 *2, *7,
( ただし機能
周辺機能入出力 周辺機能入出力
*11
*11
*11
*11
しません )
P63/AREF
P65/S01
P66/S02
P67/S03
入出力ポート /
タッチ入力
P70/S04
入出力ポート /
タッチ入力
- 前の状態保持 - Hi-Z*12
- 前の状態保持 - Hi-Z*12
- Hi-Z
*12
*12
2, 13
2, 13
- 入力遮断 *2
入力遮断
*
*
入力遮断
*
*
- 入力遮断 *2, *13
- 入力遮断 *2, *13
P71/S05
SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*1: この端子は , 汎用 I/O ポートとして設定されている場合 , 表示される状態になります。
*2: 「入力遮断」とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。
*3: 「入力許可」とは , 入力機能が許可されている状態であることを意味します。入力機能が許可されている間 , 外部入力
によるリークを回避するためにプルアップまたはプルダウン処理を行ってください。端子を出力ポートとして使用
した場合 , その端子状態はほかのポートの端子状態と同じです。
*4: PF2/RST 端子は , リセット端子として設定されている場合 , 表示される状態になります。
*5: ストップモードと時計モードでは , SPL ビットが “0” に設定され , TS ダイレクト出力機能が許可される場合のみ , こ
の端子が TS ダイレクト出力端子として機能します。
*6: プルアップ制御の設定がまだ有効です。
*7: 入力が遮断されますが , 外部割込み要求が許可される場合 , 外部割込みが入力できます。
*8: 入力が遮断されますが , コンパレータ割込みが許可される場合 , コンパレータ割込みがアナログ信号の入力により発
生できます。
*9: ストップモードと時計モードでは , コンパレータ入力がコンパレータのレジスタ設定により変化し , また SPL ビット
が “0” に設定され , コンパレータ出力機能が許可される場合のみ , 端子がコンパレータ出力端子として機能します。
*10: ストップモードと時計モードでは , SPL ビットが “0” に設定され , ビープ出力機能が許可される場合のみ , この端子
がビープ出力端子として機能します。
*11: I2C バスインタフェースは , MCU スタンバイモードウェイクアップ機能を許可した場合 , ストップモードまたは時計
モードでは MCU をウェイクアップできます。MCU スタンバイモードウェイクアップ機能の詳細については ,「New
8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 21 章　I2C バスインタフェース」を参照して
ください。
*12: ストップモードと時計モードでは , この端子は , TS タッチ入力端子として使用され , TS が動作している場合のみ ,
SNCLK を出力します。
*13: 入力が遮断されますが , タッチ割込み (TINT) が許可される場合 , TINT がタッチ信号の入力により発生できます。
DS702-00013-0v02-J
153
MB95850K/860K/870K シリーズ
■ 各モードにおける端子状態 (MB95860K シリーズ )
端子名
PF0/X0
通常動作
スリープモード
発振入力
発振入力
入出力ポート *1 入出力ポート *1
発振入力
PF1/X1
入出力ポート *1
発振入力
PG1/X0A/
DIO04
入出力ポート
入出力ポート
発振入力
発振入力
入出力ポート *1/ 入出力ポート *1/
周辺機能入出力 周辺機能入出力
発振入力
PG2/X1A/
DIO03
P02/INT02/
TO10
P03/INT03/
TO11
Hi-Z
Hi-Z
時計モード
SPL=0
SPL=1
Hi-Z
Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
- 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2
Hi-Z
Hi-Z
Hi-Z
Hi-Z
リセット時
—
- Hi-Z
- 入力許可 *3
( ただし機能
しません )
—
- Hi-Z
Hi-Z
Hi-Z
- 入力許可 *3
前の状態保持
前の状態保持
入出力ポート *1
1, 2
1, 2
1, 2
1, 2
( ただし機能
- 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * *
しません )
リセット入力 *4 リセット入力 *4
PF2/RST
ストップモード
SPL=0
SPL=1
発振入力
リセット入力
リセット入力
リセット入力
リセット入力
リセット入力 *4
- Hi-Z
- 入力許可 *3
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
( ただし機能
- 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
5
*5
*
- 入力遮断 *1, *2
- 入力遮断 *1, *2
( ただし機能
1, 2
1, 2
- 入力遮断 * *
- 入力遮断 * *
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
5
5
*
*
1, 2
1, 2
入力遮断
*
*
入力遮断
*
*
( ただし機能
- 入力遮断 *1, *2
- 入力遮断 *1, *2
しません )
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 入力許可 *3
- 前の状態保持 - Hi-Z*6
( ただし機能
周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7
しません )
入出力ポート *1/ 入出力ポート *1/
周辺機能入出力 周辺機能入出力
入出力ポート / 入出力ポート / - 前の状態保持
P04/AN00/
*5, *10
BEEP/DIO01 周辺機能入出力 / 周辺機能入出力 /
入力遮断
*2
アナログ入力
アナログ入力
- Hi-Z*6
- 入力遮断 *2
- 前の状態保持
*5, *10
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- Hi-Z
- 入力遮断 *2
P05/INT05/
AN01/
CMP0_N
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- Hi-Z
2, 7,
2, 7,
*
入力遮断
*
*
- 入力遮断 *2, *7, - 入力遮断 *2, *7,
入力遮断
*
周辺機能入出力 / 周辺機能入出力 /
- 入力遮断 *2
8
8
8
8
*
*
*
*
アナログ入力
アナログ入力
P06/AN02/
CMP0_O/
PPG00
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 / 周辺機能入出力 / *9
- 入力遮断 *2
アナログ入力
アナログ入力
P07/AN03/
CMP0_P/
PPG01
入出力ポート / 入出力ポート /
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
周辺機能入出力 / 周辺機能入出力 /
2, 8
2, 8
- 入力遮断 * * - 入力遮断 * * - 入力遮断 *2, *8 - 入力遮断 *2, *8 - 入力遮断 *2
アナログ入力
アナログ入力
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z
- 入力許可 *3
- 前の状態保持 - Hi-Z
( ただし機能
周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7
しません )
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
入出力ポート / 入出力ポート /
- 入力許可 *3
*5
*5
2, 7
2, 7
- 入力遮断 * *
- 入力遮断 * *
( ただし機能
周辺機能入出力 周辺機能入出力
- 入力遮断 *2, *7
- 入力遮断 *2, *7
しません )
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 入力許可 *3
- 前の状態保持 - Hi-Z*6
( ただし機能
周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7
しません )
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 入力許可 *3
- 前の状態保持 - Hi-Z*6
2, 7
2, 7
2, 7
2, 7
( ただし機能
周辺機能入出力 周辺機能入出力 - 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * *
しません )
P10/DBG/
EC0
P13/INT04/
UI0/DIO02
P14/INT01/
UO0
P15/INT00/
UCK0
- Hi-Z*6
- 入力遮断 *2
- 前の状態保持
*9
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- Hi-Z
- 入力遮断 *2
( 続く )
154
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
端子名
通常動作
スリープモード
ストップモード
SPL=0
SPL=1
P44/AN06/
TO00/DIO03/
入出力ポート / 入出力ポート / - 前の状態保持
PPG10
周辺機能入出力 / 周辺機能入出力 / *5
P45/AN07/
- 入力遮断 *2
アナログ入力
TO01/DIO04/ アナログ入力
- Hi-Z*6
- 入力遮断 *2
時計モード
SPL=0
SPL=1
- 前の状態保持
*5
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
リセット時
- Hi-Z
- 入力遮断 *2
PPG11
P46/INT06/
SDA
P47/INT07/
SCL
- Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
入出力ポート / 入出力ポート /
- 入力許可 *3
2, 7,
2, 7,
2, 7,
2, 7,
- 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * *
( ただし機能
周辺機能入出力 周辺機能入出力
*11
*11
*11
*11
しません )
P60/EC1/
DIO00
入出力ポート / 入出力ポート /
周辺機能入出力 周辺機能入出力
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
5
5
*
*
2, 7
2, 7
入力遮断
*
*
入力遮断
*
*
( ただし機能
- 入力遮断 *2, *7
- 入力遮断 *2, *7
しません )
入出力ポート /
タッチ入力
- 前の状態保持 - Hi-Z*12
- 前の状態保持 - Hi-Z*12
- Hi-Z
*12
*12
2, 13
2, 13
- 入力遮断 *2
入力遮断
*
*
入力遮断
*
*
- 入力遮断 *2, *13
- 入力遮断 *2, *13
P63/AREF
P64/S00
P65/S01
P66/S02
P67/S03
P70/S04
入出力ポート /
タッチ入力
P71/S05
P72/S06
P73/S07
SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*1: この端子は , 汎用 I/O ポートとして設定されている場合 , 表示される状態になります。
*2: 「入力遮断」とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。
*3: 「入力許可」とは , 入力機能が許可されている状態であることを意味します。入力機能が許可されている間 , 外部入力
によるリークを回避するためにプルアップまたはプルダウン処理を行ってください。端子を出力ポートとして使用
した場合 , その端子状態はほかのポートの端子状態と同じです。
*4: PF2/RST 端子は , リセット端子として設定されている場合 , 表示される状態になります。
*5: ストップモードと時計モードでは , SPL ビットが “0” に設定され , TS ダイレクト出力機能が許可される場合のみ , こ
の端子が TS ダイレクト出力端子として機能します。
*6: プルアップ制御の設定がまだ有効です。
*7: 入力が遮断されますが , 外部割込み要求が許可される場合 , 外部割込みが入力できます。
*8: 入力が遮断されますが , コンパレータ割込みが許可される場合 , コンパレータ割込みがアナログ信号の入力により発
生できます。
*9: ストップモードと時計モードでは , コンパレータ入力がコンパレータのレジスタ設定により変化し , また SPL ビット
が “0” に設定され , コンパレータ出力機能が許可される場合のみ , 端子がコンパレータ出力端子として機能します。
*10: ストップモードと時計モードでは , SPL ビットが “0” に設定され , ビープ出力機能が許可される場合のみ , この端子
がビープ出力端子として機能します。
*11: I2C バスインタフェースは , MCU スタンバイモードウェイクアップ機能を許可した場合 , ストップモードまたは時計
モードでは MCU をウェイクアップできます。MCU スタンバイモードウェイクアップ機能の詳細については ,「New
8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 21 章　I2C バスインタフェース」を参照して
ください。
*12: ストップモードと時計モードでは , この端子は , TS タッチ入力端子として使用され , TS が動作している場合のみ ,
SNCLK を出力します。
*13: 入力が遮断されますが , タッチ割込み (TINT) が許可される場合 , TINT がタッチ信号の入力により発生できます。
DS702-00013-0v02-J
155
MB95850K/860K/870K シリーズ
■ 各モードにおける端子状態 (MB95870K シリーズ )
端子名
PF0/X0
通常動作
スリープモード
発振入力
発振入力
入出力ポート *1 入出力ポート *1
発振入力
PF1/X1
入出力ポート *1
発振入力
PG1/X0A/
DIO04
入出力ポート
入出力ポート
発振入力
発振入力
入出力ポート *1/ 入出力ポート *1/
周辺機能入出力 周辺機能入出力
発振入力
PG2/X1A/
DIO03
P00/INT00
P01/INT01
P02/INT02
P03/INT03
Hi-Z
Hi-Z
時計モード
SPL=0
SPL=1
Hi-Z
Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
- 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2
Hi-Z
Hi-Z
Hi-Z
Hi-Z
リセット時
—
- Hi-Z
- 入力許可 *3
( ただし機能
しません )
—
- Hi-Z
Hi-Z
Hi-Z
- 入力許可 *3
前の状態保持
前の状態保持
入出力ポート *1
1, 2
1, 2
1, 2
1, 2
( ただし機能
- 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * *
しません )
リセット入力 *4 リセット入力 *4
PF2/RST
ストップモード
SPL=0
SPL=1
発振入力
入出力ポート *1/ 入出力ポート *1/
周辺機能入出力 周辺機能入出力
リセット入力
リセット入力
リセット入力
リセット入力
リセット入力 *4
- Hi-Z
- 入力許可 *3
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
( ただし機能
- 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
5
*5
*
- 入力遮断 *1, *2
- 入力遮断 *1, *2
( ただし機能
1, 2
1, 2
- 入力遮断 * *
- 入力遮断 * *
しません )
Hi-Z
Hi-Z
Hi-Z
Hi-Z
—
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
5
5
*
*
1, 2
1, 2
入力遮断
*
*
入力遮断
*
*
( ただし機能
- 入力遮断 *1, *2
- 入力遮断 *1, *2
しません )
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
2, 7
2, 7
2, 7
2, 7
( ただし機能
周辺機能入出力 周辺機能入出力 - 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * *
しません )
P04/INT04/
AN00
入出力ポート / 入出力ポート /
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
周辺機能入出力 / 周辺機能入出力 /
- 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2
アナログ入力
アナログ入力
P05/INT05/
AN01/
CMP0_N
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- Hi-Z
2, 7,
2, 7,
入力遮断
*
- 入力遮断 *2, *7, - 入力遮断 *2, *7,
*
入力遮断
*
*
周辺機能入出力 / 周辺機能入出力 /
- 入力遮断 *2
8
8
8
8
*
*
*
*
アナログ入力
アナログ入力
P06/AN02/
CMP0_O
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 / 周辺機能入出力 / *9
- 入力遮断 *2
アナログ入力
アナログ入力
P07/AN03/
CMP0_P
入出力ポート /
アナログ入力
P10/DBG
入出力ポート / 入出力ポート /
周辺機能入出力 周辺機能入出力
P11/EC0/
DIO01
入出力ポート / 入出力ポート /
周辺機能入出力 周辺機能入出力
P12/BEEP
入出力ポート / 入出力ポート /
周辺機能入出力 周辺機能入出力
P13/UI0/
DIO02
入出力ポート / 入出力ポート /
周辺機能入出力 周辺機能入出力
入出力ポート /
アナログ入力
- Hi-Z*6
- 入力遮断 *2
- 前の状態保持
*9
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- Hi-Z
- 入力遮断 *2
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
2, 8
2, 8
- 入力遮断 * * - 入力遮断 * * - 入力遮断 *2, *8 - 入力遮断 *2, *8 - 入力遮断 *2
- Hi-Z
- 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
- 入力許可 *3
- 入力遮断 *2
- 入力遮断 *2
- 入力遮断 *2
- 入力遮断 *2
( ただし機能
しません )
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
*6
*5
2, 7
2, 7
- 入力遮断 * *
- 入力遮断 * *
( ただし機能
- 入力遮断 *2, *7
- 入力遮断 *2, *7
しません )
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
*10
*10
2
2
入力遮断
*
入力遮断
*
( ただし機能
- 入力遮断 *2
- 入力遮断 *2
しません )
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
*5
*5
2, 7
2, 7
- 入力遮断 * *
- 入力遮断 * *
( ただし機能
- 入力遮断 *2, *7
- 入力遮断 *2, *7
しません )
( 続く )
156
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
端子名
通常動作
スリープモード
ストップモード
SPL=0
SPL=1
時計モード
SPL=0
SPL=1
P14/UO0
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *2
P15/UCK0
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
2, 7
2, 7
*
入力遮断
*
*
- 入力遮断 *2, *7 - 入力遮断 *2, *7
入力遮断
*
周辺機能入出力 周辺機能入出力
P16/INT09/
TO11
P17/INT08/
TO10
P40/AN04/
PPG00
P41/AN05/
PPG01
P42/INT06/
PPG10
P43/INT07/
PPG11
P47/SCL
P60/EC1/
DIO00
P61/PPG20
P62/PPG21
- 前の状態保持
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7
入出力ポート / 入出力ポート /
- 前の状態保持
周辺機能入出力 / 周辺機能入出力 /
- 入力遮断 *2
アナログ入力
アナログ入力
- Hi-Z*6
- 入力遮断 *2
- 前の状態保持
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- Hi-Z
- 入力許可 *3
( ただし機能
しません )
- Hi-Z
- 入力許可 *3
( ただし機能
しません )
- Hi-Z
- 入力許可 *3
( ただし機能
しません )
- Hi-Z
- 入力遮断 *2
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
( ただし機能
周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7
しません )
P44/AN06/
入出力ポート / 入出力ポート / - 前の状態保持
TO00/DIO03
周辺機能入出力 / 周辺機能入出力 / *5
P45/AN07/
- 入力遮断 *2
アナログ入力
TO01/DIO04 アナログ入力
P46/SDA
- Hi-Z*6
- 入力遮断 *2
リセット時
- Hi-Z*6
- 入力遮断 *2
- 前の状態保持
*5
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- Hi-Z
- 入力遮断 *2
- Hi-Z
入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z
- 前の状態保持 - Hi-Z
- 入力許可 *3
周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *11 - 入力遮断 *2, *11 - 入力遮断 *2, *11 - 入力遮断 *2, *11 ( ただし機能
しません )
入出力ポート / 入出力ポート /
周辺機能入出力 周辺機能入出力
- Hi-Z
- 前の状態保持 - Hi-Z*6
- 前の状態保持 - Hi-Z*6
- 入力許可 *3
5
5
*
*
2, 7
2, 7
入力遮断
*
*
入力遮断
*
*
( ただし機能
- 入力遮断 *2, *7
- 入力遮断 *2, *7
しません )
入出力ポート / 入出力ポート / - 前の状態保持
周辺機能入出力 周辺機能入出力 - 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- 前の状態保持
- 入力遮断 *2
- Hi-Z*6
- 入力遮断 *2
- Hi-Z
- 入力許可 *3
( ただし機能
しません )
P63/AREF
P64/S00
P65/S01
P66/S02
P67/S03
P70/S04
P71/S05
P72/S06
入出力ポート /
タッチ入力
入出力ポート /
タッチ入力
- 前の状態保持 - Hi-Z*12
- 前の状態保持 - Hi-Z*12
- Hi-Z
*12
*12
2, 13
入力遮断
*
*
- 入力遮断 *2, *13 - 入力遮断 *2
2, 13
2, 13
- 入力遮断 * *
- 入力遮断 * *
P73/S07
P74/S08
P75/S09
P76/S10
P77/S11
SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL)
Hi-Z: ハイインピーダンス
*1: この端子は , 汎用 I/O ポートとして設定されている場合 , 表示される状態になります。
*2: 「入力遮断」とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。
*3: 「入力許可」とは , 入力機能が許可されている状態であることを意味します。入力機能が許可されている間 , 外部入力
によるリークを回避するためにプルアップまたはプルダウン処理を行ってください。端子を出力ポートとして使用
した場合 , その端子状態はほかのポートの端子状態と同じです。
*4: PF2/RST 端子は , リセット端子として設定されている場合 , 表示される状態になります。
( 続く )
DS702-00013-0v02-J
157
MB95850K/860K/870K シリーズ
( 続き )
*5: ストップモードと時計モードでは , SPL ビットが “0” に設定され , TS ダイレクト出力機能が許可される場合のみ , こ
の端子が TS ダイレクト出力端子として機能します。
*6: プルアップ制御の設定がまだ有効です。
*7: 入力が遮断されますが , 外部割込み要求が許可される場合 , 外部割込みが入力できます。
*8: 入力が遮断されますが , コンパレータ割込みが許可される場合 , コンパレータ割込みがアナログ信号の入力により発
生できます。
*9: ストップモードと時計モードでは , コンパレータ入力がコンパレータのレジスタ設定により変化し , また SPL ビット
が “0” に設定され , コンパレータ出力機能が許可される場合のみ , 端子がコンパレータ出力端子として機能します。
*10: ストップモードと時計モードでは , SPL ビットが “0” に設定され , ビープ出力機能が許可される場合のみ , この端子
がビープ出力端子として機能します。
*11: I2C バスインタフェースは , MCU スタンバイモードウェイクアップ機能を許可した場合 , ストップモードまたは時計
モードでは MCU をウェイクアップできます。MCU スタンバイモードウェイクアップ機能の詳細については ,「New
8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 21 章　I2C バスインタフェース」を参照して
ください。
*12: ストップモードと時計モードでは , この端子は , TS タッチ入力端子として使用され , TS が動作している場合のみ ,
SNCLK を出力します。
*13: 入力が遮断されますが , タッチ割込み (TINT) が許可される場合 , TINT がタッチ信号の入力により発生できます。
158
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ 電気的特性
1. 絶対最大定格
項目
記号
定格値
最小
最大
単位
備考
電源電圧 *1
VCC
VSS − 0.3
VSS + 6
V
入力電圧 *
1
VI
VSS − 0.3
VSS + 6
V
*2
出力電圧 *1
VO
VSS − 0.3
VSS + 6
V
*2
ICLAMP
−2
+2
mA
特定端子に適用します。*3
Σ|ICLAMP|
—
20
mA
特定端子に適用します。*3
IOL
—
15
mA
最大クランプ電流
最大総クランプ電流
“L” レベル最大出力電流
IOLAV1
“L” レベル平均電流
4
—
IOLAV2
mA
12
“L” レベル最大総出力電流
ΣIOL
—
“L” レベル平均総出力電流
ΣIOLAV
—
37
mA
IOH
—
−15
mA
“H” レベル最大出力電流
—
mA
−8
IOHAV2
“H” レベル最大総出力電流
ΣIOH
—
−100
mA
“H” レベル平均総出力電流
ΣIOHAV
—
−47
mA
消費電力
Pd
—
320
mW
動作温度
TA
−40
+85
°C
保存温度
Tstg
−55
+150
°C
動作湿度
Hopr
5
95
%
HBM
—
8000
V
静電気放出
( 人体帯電モデル )
P06, P07, P40 ～ P45
平均出力電流＝動作電流 × 動作率 ( 端子 1 本 )
mA
−4
IOHAV1
“H” レベル平均電流
100
P06, P07, P40 ～ P45 以外
平均出力電流＝動作電流 × 動作率 ( 端子 1 本 )
平均総出力電流＝動作電流 × 動作率 ( 端子の総数 )
P06, P07, P40 ～ P45 以外
平均出力電流＝動作電流 × 動作率 ( 端子 1 本 )
P06, P07, P40 ～ P45
平均出力電流＝動作電流 × 動作率 ( 端子 1 本 )
平均総出力電流＝動作電流 × 動作率 ( 端子の総数 )
TS タッチ入力端子 S00 ～ S11
*1: VSS ＝ 0.0 V を基準にしています。
*2: VI, VO は VCC ＋ 0.3 V を超えてはいけません。VI は定格電圧を超えてはいけません。ただし , 外部の部品を使用して
入力への電流または入力からの電流の最大値を制限する場合は , VI 定格に代わって ICLAMP 定格が適用されます。
*3: 特定端子：P00 ～ P07, P11 ～ P17, P40 ～ P45, P60 ～ P67, P70 ～ P77, PF0, PF1, PG1, PG2
• 推奨動作条件下で使用してください。
• 直流電圧 ( 電流 ) で使用してください。
• HV (High Voltage) 信号は , VCC 電圧を超える入力信号です。
HV (High Voltage) 信号とマイクロコントローラの間に
は , 必ず制限抵抗を接続し HV (High Voltage) 信号を印加してください。
• HV (High Voltage) 入力時にマイクロコントローラ端子に入力される電流が , 瞬時・定常を問わず規格値以下にな
るように制限抵抗の値を設定してください。
• 低消費電力モードなど , マイクロコントローラの駆動電流が少ない動作状態では , HV (High Voltage) 入力電位が保
護ダイオードを通して VCC 端子の電位を上昇させ , ほかの機器へ影響を及ぼします。
• マイクロコントローラ電源が OFF 時 (0 V に固定していない場合 ) に HV (High Voltage) 入力がある場合は , 端子か
ら電源が供給されているため , 不完全な動作を行う可能性があります。
• 電源投入時に HV (High Voltage) 入力がある場合は , 端子から電源が供給されているため , パワーオンリセットが
動作しない電源電圧になる可能性があります。
• HV (High Voltage) 入力端子は , 開放状態にならないようにしてください。
( 続く )
DS702-00013-0v02-J
159
MB95850K/860K/870K シリーズ
( 続き )
• 推奨回路例
• 入出力等価回路
保護ダイオード
VCC
制限
抵抗
P-ch
HV (High Voltage) 入力 (0 V ～ 16 V)
N-ch
R
＜注意事項＞ 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
160
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
2. 推奨動作条件
(VSS = 0.0 V)
項目
記号
電源電圧
規格値
CS
動作温度
TA
備考
V
電源投入時 , またはデバイスがオンチップデ
バッグモードに入った場合 , または LVD リ
セット回路が許可された場合
最大
2.88
5.5
2.4
5.5
LVD リセット回路が禁止される場合
2.3
5.5
ストップモードでの状態保持
VCC
バイパスコンデンサ
単位
最小
0.022
1
− 40
+85
+5
+35
µF
°C
*
オンチップデバッグモード以外
オンチップデバッグモード
*: セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。VCC 端子のバイパスコンデンサ
は CS より大きい容量値のコンデンサを使用してください。
バイパスコンデンサ CS への接続は下図を参照してくださ
い。ノイズによってデバイスが意図せずに不明なモードに入るのを防止するため, プリント基板のレイアウトを設計す
るときは , C 端子から CS への距離および CS から VSS 端子への距離を最小限にしてください。
• DBG / RST / C 端子配列図
*
DBG
C
RST
Cs
*: DBG 端子は 2 kΩ 以上の外部のプルアップ抵抗に接続してください。パワーオン後 , リセット出力が解除され
るまでの間 , DBG 端子が “L” レベルのままにならないようにしてください。DBG 端子はデバッグモード時に
通信端子となります。実際のプルアップ抵抗値は , 使用するツールや配線長に依存するため , ツールのドキュ
メントに従ってプルアップ抵抗を選択してください。
＜注意事項＞ 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条
件の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼
性に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され
ている以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
DS702-00013-0v02-J
161
MB95850K/860K/870K シリーズ
3. 直流規格
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
“H” レベル
入力電圧
“L” レベル
入力電圧
オープン
ドレイン
出力印加
電圧
“H” レベル
出力電圧
“L” レベル
出力電圧
記号
条件
規格値
最小
標準
最大
単位
備考
VIHI
P13, P46, P47
—
0.7 VCC
—
VCC + 0.3
V
CMOS 入力レベル
VIHS
P13, P46, P47,
PF2 以外
—
0.8 VCC
—
VCC + 0.3
V
ヒステリシス入力
VIHM
PF2
—
0.8 VCC
—
VCC + 0.3
V
ヒステリシス入力
VILI
P13, P46, P47
—
VSS − 0.3
—
0.3 VCC
V
CMOS 入力レベル
VILS
P13, P46, P47,
PF2 以外
—
VSS − 0.3
—
0.2 VCC
V
ヒステリシス入力
VILM
PF2
—
VSS − 0.3
—
0.2 VCC
V
ヒステリシス入力
P10, P46, P47,
PF2
—
VSS − 0.3
—
Vss + 5.5
V
VD
VOH1
P06, P07, P10,
P40 ～ P45, PF2 IOH = −4 mA
以外の出力端子
VCC − 0.5
—
—
V
VOH2
P06, P07,
P40 ～ P45
IOH = −8 mA
VCC − 0.5
—
—
V
VOL1
P06, P07,
P40 ～ P45 以外
の出力端子
IOL = 4 mA
—
—
0.4
V
VOL2
P06, P07,
P40 ～ P45
IOL = 12 mA
—
—
0.4
V
すべての入力
端子
0.0 V < VI < VCC
−5
—
+5
µA
内蔵プルアップ抵抗が
禁止されている場合
P10, P46, P47,
VI = 0 V
PF0 ～ PF2 以外
25
50
100
kΩ
内蔵プルアップ抵抗が
許可されている場合
VCC, VSS 以外
—
5
15
pF
入力リーク
電流 (Hi-Z
出力リーク
電流 )
ILI
内蔵
プルアップ
抵抗
RPULL
入力容量
端子名
CIN
f = 1 MHz
( 続く )
162
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号
端子名
条件
規格値
最小
標準 *1 最大 *2
単位
備考
—
4.7
5.8
mA
フラッシュメモリ書
込み , 消去以外の場
合
—
8.6
13.8
mA
フラッシュメモリ書
込み , 消去の場合
—
6.1
9.1
mA
A/D 変換時
—
2.2
3
mA
ICCL
FCL = 32 kHz
VCC
( 外部クロック FMPL = 16 kHz
サブクロックモード
動作 )
(2 分周 )
TA = +25 °C
—
63
145
µA
ICCLS
FCL = 32 kHz
FMPL = 16 kHz
サブスリープモード
(2 分周 )
TA = +25 °C
—
11
16
µA
ディープスタンバイ
モードの場合
ICCT
FCL = 32 kHz
時計モード
メインストップモード
TA = +25 °C
—
8
13
µA
ディープスタンバイ
モードの場合
FMCRPLL = 16 MHz
FMP = 16 MHz
メイン CR PLL クロック
モード
(4 逓倍 )
TA = +25 °C
—
5.1
6.8
mA
ICCMCR
FCRH = 4 MHz
FMP = 4 MHz
メイン CR クロック
モード
—
1.4
4.6
mA
ICCSCR
サブ CR クロックモード
(2 分周 )
TA = +25 °C
—
58.1
230
µA
—
590
660
µA
ディープスタンバイ
モードの場合
—
8
13
µA
ディープスタンバイ
モードの場合
FCH = 32 MHz
FMP = 16 MHz
メインクロックモード
(2 分周 )
ICC
FCH = 32 MHz
FMP = 16 MHz
メインスリープモード
(2 分周 )
ICCS
電源電流 *3
ICCMPLL
VCC
FCH = 32 MHz
ICCTS VCC
タイムベースタイマモード
( 外部クロック TA = +25 °C
動作 )
サブストップモード
ICCH
TA = +25 °C
( 続く )
DS702-00013-0v02-J
163
MB95850K/860K/870K シリーズ
( 続き )
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
電源電流 *
記号
端子名
条件
規格値
最小
標準 *1 最大 *2
単位
IV
コンパレータの消費電流
—
60
160
µA
ILVD
低電圧検出リセット回路
の消費電流
—
4
7
µA
ICRH
メイン CR 発振器の消費
電流
—
240
320
µA
ICRL
サブ CR 発振器を
100 kHz で発振させる場
合の消費電流
—
7
20
µA
INSTBY
ノーマルスタンバイモー
ドとディープスタンバイ
モードの消費電流差
TA = +25 °C
—
20
30
µA
ITSC
TS 動作中のスタンバイ
モードと TS が動作中で
はないスタンバイモード
の消費電流差
—
37
60
µA
VCC
3
備考
*1: VCC = 5.0 V, TA = +25 °C
*2: VCC = 5.5 V, TA = +85 °C ( 別記のない限り )
*3: • 電源電流は外部クロックで規定されています。低電圧検出回路が選択された場合は , 低電圧検出リセット回路の消
費電流 (ILVD) の値を ICC ～ ICCH のどれか 1 つの値に足した合計が電源電流となります。また , 低電圧検出リセット回
路と CR 発振器の両方が選択された場合は , 低電圧検出リセット回路の消費電流 , CR 発振器の消費電流 (ICRH, ICRL)
および ICC ～ ICCH のどれか 1 つの値を足した合計が電源電流となります。オンチップデバッグモードでは , メイン
CR 発振器 (ICRH) と低電圧検出リセット回路も常に動作するため , それに応じて消費電流が増大します。
• FCH, FCL, FCRH と FMCRPLL は , 「4. 交流規格 (1) クロックタイミング」を参照してください。
• FMP と FMPL は , 「4. 交流規格 (2) ソースクロック / マシンクロック」を参照してください。
• スタンバイモードにおける電源電流はディープスタンバイモードで規定されています。ノーマルスタンバイモード
における消費電流はディープスタンバイモードにおける消費電流より高くなります。ノーマルスタンバイモードに
おける電源電流は , ディープスタンバイモードにおける電源電流にノーマルスタンバイモードとディープスタンバ
イモードの消費電流差 (INSTBY) を足した合計となります。ノーマルスタンバイモードおよびディープスタンバイモー
ドの詳細は , 「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 3 章　クロック制御部」
を参照してください。
164
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
4. 交流規格
(1) クロックタイミング
(VCC = 2.4 V ～ 5.5 V, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号
端子名
X0, X1
FCH
—
X1: 開放
X0
X0, X1
FCRH
条件
—
*
規格値
—
最大
1
—
16.25
1
—
12
1
—
32.5
3.92
4
4.08
動作条件
MHz • メイン CR クロック使用
• 0 °C ≦ TA ≦ +70 °C
⎯
X0A, X1A
⎯
FCRL
—
⎯
MHz メイン発振回路使用の場合
MHz メイン外部クロック使用の場
MHz 合
3.8
4
4.2
動作条件
MHz • メイン CR クロック使用
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
7.84
8
8.16
動作条件
MHz • PLL 逓倍率 : 2
• 0 °C ≦ TA ≦ +70 °C
7.6
8
8.4
動作条件
MHz • PLL 逓倍率 : 2
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
9.8
10
10.2
動作条件
MHz • PLL 逓倍率 : 2.5
• 0 °C ≦ TA ≦ +70 °C
9.5
10
10.5
動作条件
MHz • PLL 逓倍率 : 2.5
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
11.76
12
12.24
動作条件
MHz • PLL 逓倍率 : 3
• 0 °C ≦ TA ≦ +70 °C
⎯
FCL
備考
標準
クロック周波数
FMCRPLL
単位
最小
11.4
12
12.6
動作条件
MHz • PLL 逓倍率 : 3
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
15.68
16
16.32
動作条件
MHz • PLL 逓倍率 : 4
• 0 °C ≦ TA ≦ +70 °C
動作条件
MHz • PLL 逓倍率 : 4
• − 40 °C ≦ TA < 0 °C,
+ 70 °C < TA ≦ + 85 °C
15.2
16
16.8
—
32.768
—
—
32.768
50
100
kHz
サブ発振回路使用の場合
—
kHz
サブ外部クロック使用の場合
150
kHz
サブ CR クロック使用の場合
( 続く )
DS702-00013-0v02-J
165
MB95850K/860K/870K シリーズ
( 続き )
(VCC = 2.4 V ～ 5.5 V, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号
端子名
X0, X1
クロックサイク
ルタイム
入力クロック
パルス幅
入力クロックの
立上り時間と
立下り時間
CR 発振開始時間
PLL 発振開始時
間
条件
⎯
規格値
最小
標準
最大
61.5
⎯
1000
単位
ns
83.4
⎯
1000
ns
X0, X1
*
30.8
⎯
1000
ns
tLCYL
X0A, X1A
⎯
⎯
30.5
⎯
µs
tWH1,
tWL1
X0
33.4
⎯
⎯
ns
tHCYL
tWH2,
tWL2
tCR,
tCF
X1: 開放
X0
X1: 開放
X0, X1
*
12.4
⎯
⎯
ns
X0A
⎯
—
15.2
⎯
µs
—
⎯
5
ns
X1: 開放
X0
備考
メイン発振回路使用の場合
外部クロック使用の場合
サブクロック使用の場合
外部クロック使用の場合 ,
デューティ比は 40 % ～ 60 %
の範囲としてください。
外部クロック使用の場合
X0, X1
*
—
—
5
ns
tCRHWK
—
—
—
—
50
µs
メイン CR クロック使用の場
合
tCRLWK
—
—
—
—
30
µs
サブ CR クロック使用の場合
tMCRPLLWK
—
—
—
—
100
µs
メイン CR PLL クロック使用
の場合
*: X0 へ外部クロックを入力 , X1 にその反転信号を入力した場合
166
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
• 外部クロック ( メインクロック ) 使用時の発生入力波形
tHCYL
tWH1
tWL1
tCR
tCF
0.8 VCC 0.8 VCC
X0, X1
0.2 VCC
0.2 VCC
0.2 VCC
• メインクロック入力ポート外部接続図
水晶振動子使用時または
セラミック振動子使用時
X0
外部クロック使用時
(X1 開放 )
X0
X1
外部クロック使用時
X1
X0
X1
開放
FCH
FCH
FCH
• 外部クロック ( サブクロック ) 使用時の発生入力波形
tLCYL
tWH2
tWL2
tCR
tCF
0.8 VCC 0.8 VCC
X0A
0.2 VCC
0.2 VCC
0.2 VCC
• サブクロック入力ポート外部接続図
水晶振動子使用時または
セラミック振動子使用時
X0A
外部クロック使用時
X1A
X0A
X1A
開放
FCL
FCL
• 内部クロック ( メイン CR クロック ) 使用時の発生入力波形
tCRHWK
1/FCRH
メインCRクロック
発振開始
DS702-00013-0v02-J
発振安定
167
MB95850K/860K/870K シリーズ
• 内部クロック ( サブ CR クロック ) 使用時の発生入力波形
tCRLWK
1/FCRL
サブCRクロック
発振開始
発振安定
• 内部クロック ( メイン CR PLL クロック ) 使用時の発生入力波形
1/FMCRPLL
tMCRPLLWK
メインCR PLLクロック
発振開始
168
発振安定
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(2) ソースクロック / マシンクロック
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
ソースクロック
サイクルタイム *1
記号
tSCLK
端子名
—
FSP
ソースクロック
周波数
—
FSPL
マシンクロック
サイクルタイム *2
( 最小命令実行
時間 )
tMCLK
—
FMPL
単位
備考
最小
標準
最大
61.5
—
2000
ns
メイン外部クロック使用の場合
最小：FCH = 32.5 MHz, 2 分周
最大：FCH = 1 MHz, 2 分周
62.5
—
1000
ns
メイン CR クロック使用の場合
最小：FCRH = 4 MHz, 4 逓倍
最大：FCRH = 4 MHz, 4 分周
—
61
—
µs
サブ発振クロック使用の場合
FCL = 32.768 kHz, 2 分周
—
20
—
µs
サブ CR クロック使用の場合
FCRL = 100 kHz, 2 分周
0.5
—
16.25
MHz メイン発振クロック使用の場合
—
4
12.5
MHz メイン CR クロック使用の場合
—
16.384
—
kHz
サブ発振クロック使用の場合
—
50
—
kHz
サブ CR クロック使用の場合
FCRL = 100 kHz, 2 分周
61.5
—
32000
ns
メイン発振クロック使用の場合
最小：FSP = 16.25 MHz, 分周なし
最大：FSP = 0.5 MHz, 16 分周
250
—
4000
ns
メイン CR クロック使用の場合
最小：FSP = 4 MHz, 分周なし
最大：FSP = 4 MHz, 16 分周
61
—
976.5
µs
サブ発振クロック使用の場合
最小：FSPL = 16.384 kHz, 分周なし
最大：FSPL = 16.384 kHz, 16 分周
20
—
320
µs
サブ CR クロック使用の場合
最小：FSPL = 50 kHz, 分周なし
最大：FSPL = 50 kHz, 16 分周
0.031
—
16.25
MHz メイン発振クロック使用の場合
0.25
—
16
MHz メイン CR クロック使用の場合
1.024
—
16.384
kHz
サブ発振クロック使用の場合
3.125
—
50
kHz
サブ CR クロック使用の場合
FCRL = 100 kHz
—
FMP
マシンクロック
周波数
規格値
*1: マシンクロック分周比選択ビット (SYCC:DIV[1:0]) によって設定される分周比にしたがって分周される前のクロック
です。本ソースクロックがマシンクロック分周比選択ビット (SYCC:DIV[1:0]) によって設定される分周比にしたがっ
て分周され , マシンクロックとなります。なお , ソースクロックは , 以下から選択できます。
• メインクロックの 2 分周
• メイン CR クロック
• メイン CR クロックの PLL 逓倍 (2, 2.5, 3, 4 逓倍から選択 )
• サブクロックの 2 分周
• サブ CR クロックの 2 分周
*2: マイクロコントローラの動作クロックです。マシンクロックは , 以下から選択できます。
• ソースクロック ( 分周なし )
• ソースクロックの 4 分周
• ソースクロックの 8 分周
• ソースクロックの 16 分周
DS702-00013-0v02-J
169
MB95850K/860K/870K シリーズ
• クロック生成部の概略図
FCH
(メイン発振クロック)
2分周
FCRH
(メインCRクロック)
SCLK
(ソースクロック)
FMCRPLL
(メインCR PLLクロック)
FCL
(サブ発振クロック)
分周回路
×
1
× 1/4
× 1/8
× 1/16
MCLK
(マシンクロック)
2分周
マシンクロック分周比選択ビット
(SYCC:DIV[1:0])
FCRL
(サブCRクロック)
2分周
クロックモード選択ビット
(SYCC:SCS[2:0])
• 動作電圧 − 動作周波数 (TA = −40 °C ～ +85 °C)
5.5
動作電圧 (V)
5.0
A/Dコンバータ動作範囲
4.0
3.5
3.0
2.7
2.4
16 kHz
3 MHz
10 MHz
16.25 MHz
ソースクロック周波数 (FSP/FSPL)
170
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) 外部リセット
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号
RST “L” レベル
パルス幅
tRSTL
規格値
最小
最大
2 tMCLK*
⎯
単位
備考
ns
*: tMCLK については「 (2) ソースクロック / マシンクロック」を参照してください。
tRSTL
RST
0.2 VCC
DS702-00013-0v02-J
0.2 VCC
171
MB95850K/860K/870K シリーズ
(4) パワーオンリセット
(VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
電源立上り時間
電源断時間
記号
条件
tR
tOFF
規格値
単位
最小
最大
⎯
⎯
50
ms
⎯
1
⎯
ms
tR
備考
電源投入までの待ち時間
tOFF
2.5 V
VCC
0.2 V
0.2 V
0.2 V
( 注意事項 ) 電源電圧を急激に変化させると , パワーオンリセットが起動される場合があります。動作中に電源電圧を変
化させる場合は , 下図のように立上りの傾きを , 30 mV/ms 以下にしてください。
VCC
立上りの傾きを , 30 mV/ms
以下にしてください。
2.3 V
ストップモードでの状態保持
VSS
172
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(5) 周辺入力タイミング
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
周辺入力 “H” パルス幅
周辺入力 “L” パルス幅
記号
tILIH
tIHIL
最小
INT00 ～ INT09*1, EC0, EC1
tILIH
INT00～INT09*1,
EC0, EC1
規格値
端子名
0.8 VCC
最大
単位
2 tMCLK*2
⎯
ns
2
⎯
ns
2 tMCLK*
tIHIL
0.8 VCC
0.2 VCC
0.2 VCC
*1: MB95850K シリーズには , INT00, INT01, INT04 ～ INT07 のみが搭載されます。
MB95860K シリーズには , INT00 ～ INT07 のみが搭載されます。
MB95870K シリーズには , INT00 ～ INT09 が搭載されます。
*2: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。
DS702-00013-0v02-J
173
MB95850K/860K/870K シリーズ
(6) 低電圧検出
(VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
解除電圧 *
検出電圧 *
ヒステリシス幅
記号
VDL+
VDL−
VHYS
規格値
単位
最小
標準
最大
2.52
2.7
2.88
2.61
2.8
2.99
2.89
3.1
3.31
3.08
3.3
3.52
2.43
2.6
2.77
2.52
2.7
2.88
2.80
3
3.20
2.99
3.2
3.41
—
—
100
mV
備考
V
電源上昇の場合
V
電源降下の場合
電源開始電圧
Voff
—
—
2.3
V
電源到達電圧
Von
4.9
—
—
V
電源電圧変化時間
( 電源上昇の場合 )
tr
650
—
—
µs
リセット解除信号が規格内 (VDL+) で発生
する電源の傾き
電源電圧変化時間
( 電源降下の場合 )
tf
650
—
—
µs
リセット検出信号が規格内 (VDL-) で発生
する電源の傾き
リセット解除遅延時間
td1
—
—
30
µs
リセット検出遅延時間
td2
—
—
30
µs
LVD リセットしきい値電
圧遷移安定時間
tstb
10
—
—
µs
*: LVD リセット回路制御レジスタ (LVDCC) により LVD リセットが許可された後 , 解除電圧と検出電圧は , 低電圧検出
リセット回路の LVD リセット電圧選択 ID レジスタ (LVDR) により選択できます。LVDCC レジスタと LVDR レジスタ
の詳細については , 「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 16 章　低電圧検出リ
セット回路」を参照してください。
174
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
VCC
Von
Voff
時間
tf
tr
VDL+
VHYS
VDL-
内部リセット信号
時間
td2
DS702-00013-0v02-J
td1
175
MB95850K/860K/870K シリーズ
(7) I2C バスインタフェースタイミング
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
規格値
項目
記号
SCL クロック周波数
fSCL
( 反復 ) スタート条件ホールド時間
SDA ↓ → SCL ↓
tHD;STA
端子名
条件
標準モード
高速モード
最小
最大
最小
最大
0
100
0
400
kHz
SCL, SDA
4.0
—
0.6
—
µs
SCL
単位
SCL クロック “L” 幅
tLOW
SCL
4.7
—
1.3
—
µs
SCL クロック “H” 幅
tHIGH
SCL
4.0
—
0.6
—
µs
( 反復 ) スタート条件セットアップ時間
SCL ↑ → SDA ↓
tSU;STA
SCL, SDA
4.7
—
0.6
—
µs
データホールド時間
SCL ↓ → SDA ↓↑
tHD;DAT
SCL, SDA
0
3.45*2
0
0.9*3
µs
データセットアップ時間
SDA ↓↑ → SCL ↑
tSU;DAT
SCL, SDA
0.25
—
0.1
—
µs
ストップ条件セットアップ時間
SCL ↑ → SDA ↑
tSU;STO
SCL, SDA
4
—
0.6
—
µs
tBUF
SCL, SDA
4.7
—
1.3
—
µs
ストップ条件とスタート条件との間の
バスフリー時間
R = 1.7 kΩ,
C = 50 pF*1
*1: R, C はそれぞれ SCL, SDA ラインのプルアップ抵抗 , 負荷容量です。
*2: tHD;DAT の最大値は , デバイスが SCL 信号の “L” 区間 (tLOW) を延長していないときにのみ適用されます。
*3: 高速モード I2C バスデバイスを標準モード I2C バスシステムに使用できますが , 要求される条件 tSU;DAT ≧ 250 ns を満
足しなければなりません。
tWAKEUP
SDA
tLOW
tHD;DAT
tHIGH
tHD;STA
tBUF
SCL
tHD;STA
176
tSU;DAT
fSCL
tSU;STA
tSU;STO
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号 端子名
SCL クロック
“L” 幅
tLOW
SCL クロック
“H” 幅
tHIGH SCL
SCL
条件
規格値 *2
単位
備考
最小
最大
(2 + nm/2)tMCLK − 20
—
ns
マスタモード
(nm/2)tMCLK − 20
(nm/2)tMCLK + 20
ns
マスタモード
START 条件
ホールド時間
tHD;STA
SCL,
SDA
(-1 + nm/2)tMCLK − 20
(-1 + nm)tMCLK + 20
ns
マスタモード
最大値は m, n =
1, 8 時に適用。
それ以外の設定は
最小値を適用。
STOP 条件
セットアップ時間
tSU;STO
SCL,
SDA
(1 + nm/2)tMCLK − 20
(1 + nm/2)tMCLK + 20
ns
マスタモード
START 条件セット tSU;STA SCL,
SDA
アップ時間
(1 + nm/2)tMCLK − 20
(1 + nm/2)tMCLK + 20
ns
マスタモード
「ストップ」条件と
「スタート」条件と
の間のバスフリー
時間
データ
ホールド時間
データ
セットアップ時間
割込みクリアから
SCL 立上りまでの
セットアップ時間
tBUF
SCL,
SDA
(2 nm + 4) tMCLK − 20
—
ns
tHD;DAT
SCL,
SDA
3 tMCLK − 20
—
ns
マスタモード
ns
マスタモード
SCL の “L” が引き
延ばされていない
と仮定した場合。
最小値は連続デー
タの第 1 ビットに
適用。それ以外は
最大値を適用。
tSU;DAT
SCL,
SDA
tSU;INT SCL
R = 1.7 kΩ, (-2 + nm/2) tMCLK − 20 (-1 + nm/2) tMCLK + 20
C = 50 pF*1
(nm/2) tMCLK − 20
(1 + nm/2) tMCLK + 20
ns
最小値は 9th SCL↓
時の割込みに適
用。最大値は 8th
SCL↓ 時の割込み
に適用。
SCL クロック
“L” 幅
tLOW
SCL
4 tMCLK − 20
—
ns
受信の場合
SCL クロック
“H” 幅
tHIGH SCL
4 tMCLK − 20
—
ns
受信の場合
「スタート」条件
検出
tHD;STA
SCL,
SDA
2 tMCLK − 20
—
ns
受信の場合 1 tMCLK
の場合未検出
「ストップ」条件
検出
tSU;STO
SCL,
SDA
2 tMCLK − 20
—
ns
受信の場合 1 tMCLK
の場合未検出
「再スタート」条件 tSU;STA SCL,
SDA
検出条件
2 tMCLK − 20
—
ns
受信の場合 1 tMCLK
の場合未検出
バスフリー時間
tBUF
SCL,
SDA
2 tMCLK − 20
—
ns
受信の場合
データホールド
時間
tHD;DAT
SCL,
SDA
2 tMCLK − 20
—
ns
スレーブ送信
モードの場合
( 続く )
DS702-00013-0v02-J
177
MB95850K/860K/870K シリーズ
( 続き )
(VCC = 5.0 V±10%, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号 端子名
データセットアップ時間
tSU;DAT
SCL,
SDA
データホールド時間
tHD;DAT
SCL,
SDA
データセットアップ時間
tSU;DAT
SCL,
SDA
SDA↓ → SCL↑
( ウェイクアップ機能時 )
tWAKEUP
SCL,
SDA
条件
R = 1.7 kΩ,
C = 50 pF*1
規格値 *2
単位
備考
最小
最大
tLOW − 3 tMCLK − 20
—
ns
スレーブ送信
モードの場合
0
—
ns
受信の場合
tMCLK − 20
—
ns
受信の場合
発振安定待ち時間
+2 tMCLK − 20
—
ns
*1: R, C はそれぞれ SCL, SDA ラインのプルアップ抵抗 , 負荷容量です。
*2: • tMCLK については ,「(2) ソースクロック / マシンクロック」を参照してください。
• m は I2C クロック制御レジスタ (ICCR0) の CS[4:3] ビットです。
• n は I2C クロック制御レジスタ (ICCR0) の CS[2:0] ビットです。
• I2C バスインタフェースの実際のタイミングは , マシンクロック (tMCLK) および ICCR0 レジスタの CS[4:0] にて設定
される m, n の値により決定されます。
• 標準モード :
0.9 MHz < tMCLK ( マシンクロック ) < 16.25 MHz の範囲で m, n の設定が可能です。
m, n の設定によっては , 下記のように使用できるマシンクロックが決まります。
(m, n) = (1, 8)
: 0.9 MHz < tMCLK ≦ 1 MHz
(m, n) = (1, 22), (5, 4), (6, 4), (7, 4), (8, 4)
: 0.9 MHz < tMCLK ≦ 2 MHz
(m, n) = (1, 38), (5, 8), (6, 8), (7, 8), (8, 8)
: 0.9 MHz < tMCLK ≦ 4 MHz
(m, n) = (1, 98), (5, 22), (6, 22), (7, 22)
: 0.9 MHz < tMCLK ≦ 10 MHz
(m, n) = (8, 22)
: 0.9 MHz < tMCLK ≦ 16.25 MHz
• 高速モード :
3.3 MHz < tMCLK ( マシンクロック ) < 16.25 MHz の範囲で m, n の設定が可能です。
m, n の設定によっては , 下記のように使用できるマシンクロックが決まります。
(m, n) = (1, 8)
: 3.3 MHz < tMCLK ≦ 4 MHz
(m, n) = (1, 22), (5, 4)
: 3.3 MHz < tMCLK ≦ 8 MHz
(m, n) = (1, 38), (6, 4), (7, 4), (8, 4)
: 3.3 MHz < tMCLK ≦ 10 MHz
(m, n) = (5, 8)
: 3.3 MHz < tMCLK ≦ 16.25 MHz
178
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(8) UART/SIO, シリアル入出力タイミング
(VCC = 5.0 V±10％, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号
端子名
シリアルクロックサイクルタイム
tSCYC
UCK0
UCK ↓ → UO 時間
tSLOV
UCK0, UO0
有効 UI → UCK ↑
tIVSH
UCK0, UI0
UCK ↑ → 有効 UI ホールド 時間
tSHIX
シリアルクロック “H” パルス幅
規格値
条件
最小
最大
4 tMCLK*
—
単位
ns
−190
+190
ns
2 tMCLK*
—
ns
UCK0, UI0
2 tMCLK*
—
ns
tSHSL
UCK0
4 tMCLK*
—
ns
シリアルクロック “L” パルス幅
tSLSH
UCK0
4 tMCLK*
—
ns
UCK ↓ → UO 時間
tSLOV
UCK0, UO0
—
190
ns
有効 UI → UCK ↑
tIVSH
UCK0, UI0
2 tMCLK*
—
ns
UCK ↑ → 有効 UI ホールド 時間
tSHIX
UCK0, UI0
2 tMCLK*
—
ns
内部クロック動作
外部クロック動作
*: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。
• 内部シフトクロックモード
tSCYC
0.8 VCC
UCK0
0.2 VCC
0.2 VCC
tSLOV
0.8 VCC
UO0
0.2 VCC
tIVSH
tSHIX
0.7 VCC 0.7 VCC
UI0
0.3 VCC 0.3 VCC
• 外部シフトクロックモード
tSLSH
tSHSL
0.8 VCC
0.8 VCC
UCK0
0.2 VCC
0.2 VCC
tSLOV
0.8 VCC
UO0
0.2 VCC
tIVSH
tSHIX
0.7 VCC 0.7 VCC
UI0
0.3 VCC 0.3 VCC
DS702-00013-0v02-J
179
MB95850K/860K/870K シリーズ
(9) コンパレータタイミング
(VCC = 2.4 V ～ 5.5 V, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
端子名
規格値
最小
標準
最大
単位
備考
電圧範囲
CMP0_P,
CMP0_N
0
—
VCC − 1.3
V
オフセット電圧
CMP0_P,
CMP0_N
−15
—
+15
mV
遅延時間
CMP0_O
—
650
1200
ns
オーバードライブ 5 mV
—
140
420
ns
オーバードライブ 50 mV
パワーダウン遅延
CMP0_O
—
—
1200
ns
パワーダウンリカバリ
PD: 1 → 0
パワーアップ安定待ち
時間
CMP0_O
—
—
1200
ns
パワーアップにおける出力安定時間
180
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(10) コンパレータ用 BGR
(VCC = 2.4 V ～ 5.5 V, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号
パワーアップ安定待ち
時間
出力電圧
DS702-00013-0v02-J
規格値
単位
最小
標準
最大
—
—
—
150
µs
VBGR
1.1495
1.21
1.2705
V
備考
負荷 : 10 pF
181
MB95850K/860K/870K シリーズ
(11) TS
(VCC = 2.4 V ～ 5.5 V, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
タッチ感度
記号
規格値
単位
備考
—
pF
TS 感度選択レジスタ x のタッチ ch. n
の感度ビット (RSELx:SnB[2:0])*1 は
“0b000” に設定されています。
0.086
—
pF
TS 感度選択レジスタ x のタッチ ch. n
の感度ビット (RSELx:SnB[2:0])*1 は
“0b001” に設定されています。
0.040
0.063
—
pF
TS 感度選択レジスタ x のタッチ ch. n
の感度ビット (RSELx:SnB[2:0])*1 は
“0b010” に設定されています。
0.032
0.047
—
pF
TS 感度選択レジスタ x のタッチ ch. n
の感度ビット (RSELx:SnB[2:0])*1 は
“0b011” に設定されています。
0.025
0.040
—
pF
TS 感度選択レジスタ x のタッチ ch. n
の感度ビット (RSELx:SnB[2:0])*1 は
“0b100” に設定されています。
0.022
0.033
—
pF
TS 感度選択レジスタ x のタッチ ch. n
の感度ビット (RSELx:SnB[2:0])*1 は
“0b101” に設定されています。
0.019
0.030
—
pF
TS 感度選択レジスタ x のタッチ ch. n
の感度ビット (RSELx:SnB[2:0])*1 は
“0b110” に設定されています。
0.017
0.027
—
pF
TS 感度選択レジスタ x のタッチ ch. n
の感度ビット (RSELx:SnB[2:0])*1 は
“0b111” に設定されています。
最小
標準
最大
0.068
0.149
0.054
Stch
AREF とセンサパッド
との同調コンデンサ
Csi
0
—
15
pF
センサクロック *2
( センシングフェーズ )
FSNCLKS
5
—
20
kHz
センシングフェーズにおけるセンサ
クロックの周波数
*1: “n” はタッチチャネル番号を , “x” は 1 ～ 6 のいずれかの数字を示します。RSELx レジスタ詳細については ,「New 8FX
MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 26 章　タッチセンサ」を参照してください。
*2: センサクロックの詳細については ,「New 8FX MB95850K/860K/870K シリーズハードウェアマニュアル」の「第 26 章
タッチセンサ」を参照してください。
182
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
5. A/D コンバータ
(1) A/D コンバータ電気的特性
(VCC = 2.7 V ～ 5.5 V, VSS = 0.0 V, TA = −40 °C ～ +85 °C)
項目
記号
分解能
総合誤差
直線性誤差
—
微分直線性誤差
規格値
単位
最小
標準
最大
—
—
10
bit
−3
—
+3
LSB
−2.5
—
+2.5
LSB
−1.9
—
+1.9
LSB
備考
ゼロトランジション
電圧
V0T
VSS − 7.2 LSB
VSS + 0.5 LSB
VSS + 8.2 LSB
V
フルスケールトランジ
ション電圧
VFST
VCC − 6.2 LSB
VCC − 1.5 LSB
VCC + 9.2 LSB
V
—
3
—
10
µs
2.7 V ≦ VCC ≦ 5.5 V
2.7 V ≦ Vcc ≦ 5.5 V,
外部インピーダンス <
3.3 kΩ と外部容量 = 10 pF
の場合
コンペア時間
サンプリング時間
—
0.941
—
∞
µs
アナログ入力電流
IAIN
−0.3
—
+0.3
µA
アナログ入力電圧
VAIN
VSS
—
VCC
V
DS702-00013-0v02-J
183
MB95850K/860K/870K シリーズ
(2) A/D コンバータの注意事項
• アナログ入力の外部インピーダンスとサンプリング時間について
MB95850K/860K/870K シリーズの A/D コンバータはサンプルホールド付きのものです。外部インピーダンスが高くサ
ンプリング時間を十分に確保できない場合は , 内部サンプルホールド用コンデンサに十分にアナログ電圧が充電され
ず , A/D 変換精度に影響を及ぼします。したがって , A/D 変換精度規格を満たすために , 外部インピーダンスと最小サ
ンプリング時間の関係から, サンプリング時間を最小値より長くなるようにレジスタ値と動作周波数を調整するか, 外
部インピーダンスを下げて使用してください。また , サンプリング時間を十分に確保できない場合は , アナログ入力端
子に 0.1 µF 程度のコンデンサを接続してください。
• アナログ入力等価回路
アナログ入力
コンパレータ
R
C
サンプリング時: ON
VCC
4.5 V ≦ VCC ≦ 5.5 V
2.7 V ≦ VCC ＜ 4.5 V
R
1.45 kΩ (最大)
C
14.89 pF (最大)
14.89 pF (最大)
2.7 kΩ (最大)
(注意事項) 数値は参考値です。
• 外部インピーダンスと最小サンプリング時間の関係
[外部インピーダンス = 0 kΩ ～ 100 kΩ]
外部インピーダンス [kΩ]
100
80
60
40
20
0
0
2
4
6
8
10
12
14
16
18
20
最小サンプリング時間 [μs]
[外部インピーダンス = 0 kΩ ～ 20 kΩ]
外部インピーダンス [kΩ]
20
15
10
5
0
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
最小サンプリング時間 [μs]
(注意事項) 外部容量 = 10 pF
• A/D 変換誤差について
|VCC − VSS| が小さくなるに従って , A/D 変換の誤差は大きくなります。
184
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
(3) A/D コンバータの用語の定義
• 分解能
A/D コンバータにより識別可能なアナログ変化を示します。
10 ビットなら , アナログ電圧を 210 ＝ 1024 の部分に分解可能です。
• 直線性誤差 ( 単位 : LSB)
デバイスのゼロトランジション点 (“00 0000 0000” ← → “00 0000 0001”) と , 同じデバイスのフルスケールトランジショ
ン点 (“11 1111 1111” ← → “11 1111 1110”) とを結んだ直線と , 実際の変換値との誤差がどの程度かを示します。
• 微分直線性誤差 ( 単位：LSB)
出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差がどの程度かを示します。
• 総合誤差 ( 単位 : LSB)
実際の値と理論値との差を示し , ゼロトランジション誤差 / フルスケールトランジション誤差 / 直線性誤差 / 量子誤差
および雑音に起因する誤差です。
理想入出力特性
0x3FF
総合誤差
0x3FF
VFST
0x3FE
2 LSB
0x3FD
デジタル出力
デジタル出力
0x3FE
0x004
0x003
V0T
実際の変換特性
0x3FD
{1 LSB × (N-1) + 0.5 LSB}
0x004
VNT
0x003
1 LSB
0x002
実際の変換特性
0x002
0x001
0x001
理想特性
0.5 LSB
VSS
VCC
VSS
アナログ入力
1 LSB =
VCC − VSS
1024
VCC
アナログ入力
(V)
デジタル出力
=
N の総合誤差
VNT − {1 LSB × (N − 1) + 0.5 LSB}
1 LSB
[LSB]
N : A/D コンバータデジタル出力値
VNT : デジタル出力が 0x(N − 1) から 0xN に遷移する電圧
( 続く )
DS702-00013-0v02-J
185
MB95850K/860K/870K シリーズ
( 続き )
フルスケールトランジション誤差
ゼロトランジション誤差
理想特性
0x004
実際の変換特性
0x3FF
実際の変換特性
デジタル出力
デジタル出力
0x003
0x002
実際の変換特性
理想特性
0x3FE
0x3FD
0x001
実際の変換特性
V0T ( 実測値 )
0x3FC
VSS
VCC
VSS
アナログ入力
微分直線性誤差
理想特性
実際の変換特性
0x(N+1)
{1 LSB × N + V0T}
実際の変換特性
デジタル出力
0x3FD
VFST
( 実測値 )
VNT
0x004
実際の変換特性
デジタル出力
0x3FE
VCC
アナログ入力
直線性誤差
0x3FF
VFST
( 実測値 )
V(N+1)T
0xN
VNT
0x(N-1)
0x003
0x002
0x001
実際の変換特性
理想特性
0x(N-2)
V0T ( 実測値 )
VSS
VSS
VCC
アナログ入力
デジタル出力 N の直線性誤差 =
VCC
アナログ入力
VNT − {1 LSB × N + V0T}
1 LSB
デジタル出力 N の微分直線性誤差 =
V (N + 1)T − VNT
1 LSB
−1
N: A/D コンバータデジタル出力値
VNT: デジタル出力が 0x(N − 1) から 0xN に遷移する電圧
V0T ( 理想値 ) = VSS + 0.5 LSB [V]
VFST ( 理想値 ) = VCC − 2 LSB [V]
186
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
6. フラッシュメモリ書込み / 消去特性
項目
規格値
単位
備考
最小
標準
最大
セクタ消去時間
(2 K バイトセクタ )
—
0.3*1
1.6*2
s
消去前 “0x00” 書込み時間は除きます。
セクタ消去時間
(32 K バイトセクタ )
—
0.6*1
3.1*2
s
消去前 “0x00” 書込み時間は除きます。
バイト書込み時間
—
17
272
µs
システムレベルのオーバヘッド時間は除
きます。
100000
—
—
cycle
2.4
—
5.5
V
20*3
—
—
10*3
—
—
5*3
—
—
書込み / 消去サイクル
書込み / 消去時の電源電圧
フラッシュメモリデータ保持時間
平均 TA = +85 °C, 書込み / 消去サイクルが
1000 回以下の場合
year
平均 TA = +85 °C, 書込み / 消去サイクルが
1001 回以上 , 10000 回以下の場合
平均 TA = +85 °C, 書込み / 消去サイクルが
10001 回以上の場合
*1: VCC = 5.5 V, TA = +25 °C, 0 サイクル
*2: VCC = 2.4 V, TA = +85 °C, 100000 サイクル
*3: テクノロジ信頼性評価結果からの換算値です ( アレニウスの式を使用し , 高温加速試験結果を平均温度 +85 °C へ換算
しています ) 。
DS702-00013-0v02-J
187
MB95850K/860K/870K シリーズ
■ オーダ型格
型格
MB95F856KNPFT-G-SNE2
MB95F856KNPF-G-SNE2
パッケージ
プラスチック・TSSOP, 24 ピン
(FPT-24P-M10)
プラスチック・SOP, 24 ピン
(FPT-24P-M34)
MB95F866KNPMC-G-SNE2
プラスチック・LQFP, 32 ピン
(FPT-32P-M30)
MB95F876KNPMC-G-SNE2
プラスチック・LQFP, 48 ピン
(FPT-48P-M49)
MB95F876KNPMC1-G-SNE2
プラスチック・LQFP, 52 ピン
(FPT-52P-M02)
188
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
■ パッケージ・外形寸法図
プラスチック・TSSOP, 24 ピン
リードピッチ
0.65 mm
パッケージ幅×
パッケージ長さ
4.40 mm × 7.80 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.20 mm MAX
質量
0.10 g
(FPT-24P-M10)
プラスチック・TSSOP, 24 ピン
（FPT-24P-M10）
注 1）端子幅および端子厚さはメッキ厚を含む。
注 2）端子幅はタイバ切断残りを含まず。
注 3）# 印寸法はレジン残りを含まず。
# 7.80±0.10(.307±.004)
+0.06
24
0.13 –0.03
+.002
.005 –.001
13
BTM E-MARK
# 4.40±0.10
(.173±.004)
INDEX
Details of "A" part
6.40±0.20
(.252±.008)
1
12
0.65(.026)
+0.07
0.22 –0.02
+.003
.008 –.001
1.20(.047)
(Mounting height)
MAX
0~8°
"A"
0.10(.004)
0.60±0.15
(.024±.006)
0.10±0.05
(Stand off)
(.004±.002)
0.10(.004)
C
2008-2010 FUJITSU SEMICONDUCTOR LIMITED F24033S-c-1-2
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
( 続く )
DS702-00013-0v02-J
189
MB95850K/860K/870K シリーズ
プラスチック・SOP, 24ピン
リードピッチ
1.27 mm
パッケージ幅×
パッケージ長さ
7.50 mm × 15.34 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
2.80 mm Max.
質量
0.44 g
(FPT-24P-M34)
プラスチック・SOP, 24ピン
（FPT-24P-M34）
注1）*印寸法はレジン残りを含まず。
*15.34±0.10(.604±.004)
24
0.27±0.07
(.011±.003)
13
10.20±0.40
(.402±.016)
+0.10
7.50±0.10
(.295±.004)
INDEX ø1.20±0.1 DEP0.20 –0.05
+.004
ø.047±.004 DEP.008 –.002
Details of "A" part
2.60
.102
+0.20
–0.25
+.008
–.010
0.25(.010)
1
1.27(.050)
12
0.42±0.07
(.017±.003)
"A"
0~8°
0.25(.010)
M
0.60±0.20
(.024±.008)
+0.15
0.15 –0.10
.006 +.006
–.004
0.10(.004)
C
2009-2010 FUJITSU SEMICONDUCTOR LIMITED F24034S-c-1-2
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
( 続く )
190
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
プラスチック・LQFP, 32ピン
リードピッチ
0.80 mm
パッケージ幅×
パッケージ長さ
7.00 mm × 7.00 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.60 mm MAX
(FPT-32P-M30)
プラスチック・LQFP, 32ピン
（FPT-32P-M30）
注1）*印寸法はレジン残りを含まず。
注2）端子幅および端子厚さはメッキ厚を含む。
注3）端子幅はタイバ切断残りを含まず。
9.00±0.20(.354±.008)SQ
+0.05
* 7.00±0.10(.276±.004)SQ
0.13 –0.00
+.002
24
.005 –.000
17
16
25
0.10(.004)
Details of "A" part
1.60 MAX
(Mounting height)
(.063) MAX
INDEX
0.25(.010)
9
32
0~7°
1
0.80(.031)
0.35
.014
C
"A"
8
+0.08
–0.03
+.003
–.001
0.20(.008)
0.60±0.15
(.024±.006)
0.10±0.05
(.004±.002)
M
2009-2010 FUJITSU SEMICONDUCTOR LIMITED F32051S-c-1-2
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
( 続く )
DS702-00013-0v02-J
191
MB95850K/860K/870K シリーズ
プラスチック・LQFP, 48 ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
7.00 mm × 7.00 mm
リード形状
ガルウィング
リード曲げ方向
正曲げ
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max.
質量
0.17 g
(FPT-48P-M49)
プラスチック・LQFP, 48 ピン
（FPT-48P-M49）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
9.00±0.20(.354±.008)SQ
*7.00±0.10(.276±.004)SQ
36
0.145±0.055
(.006±.002)
25
24
37
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
13
48
"A"
0°~8°
1
0.50(.020)
(Mounting height)
.059 –.004
INDEX
0.10±0.10
(.004±.004)
(Stand off)
12
0.22±0.05
(.008±.002)
0.08(.003)
0.25(.010)
M
0.60±0.15
(.024±.006)
C
2010 FUJITSU SEMICONDUCTOR LIMITED HMbF48-49Sc-1-2
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記 URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
( 続く )
192
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
( 続き )
プラスチック・LQFP, 52 ピン
(FPT-52P-M02)
リードピッチ
0.65mm
パッケージ幅×
パッケージ長さ
10.00 × 10.00mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.32 g
コード（参考）
P-LFQFP52-10× 10-0.65
プラスチック
ピン
（FPT-52P-M02）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
12.00±0.20(.472±.008)SQ
*10.00±0.10(.394±.004)SQ
39
0.145±0.055
(.006±.002)
27
Details of "A" part
40
26
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
0.25(.010)
INDEX
0.10(.004)
52
0~8˚
14
"A"
0.50±0.20
(.020±.008)
1
13
0.65(.026)
+0.065
0.30 –0.035
.012
C
2010 FUJITSU SEMICONDUCTOR LIMITED F52002Sc-2-1
DS702-00013-0v02-J
+.0026
–.0014
0.13(.005)
M
0.10±0.10
(.004±.004)
(Stand off)
0.60±0.15
(.024±.006)
単位：mm （inches）
注意：括弧内の値は参考値です。
193
MB95850K/860K/870K シリーズ
■ 本版で主な変更内容
変更箇所は , 本文中のページ左側の│によって示しています。
ページ
11
13
16
27
29
30
31
38
40
場所
変更内容
■ 端子機能説明
(MB95850K シリーズ )
AREF 端子の機能を変更
TS 基準入力端子
→
TS 基準インピーダンス入力端子
■ 端子機能説明
AREF 端子の機能を変更
(MB95860K シリーズ ) TS 基準入力端子
→
TS 基準インピーダンス入力端子
■ 端子機能説明
AREF 端子の機能を変更
(MB95870K シリーズ ) TS 基準入力端子
→
TS 基準インピーダンス入力端子
■ 端子接続について
「• DBG 端子」の内容を変更
• DBG 端子
「• RST 端子」の内容を変更
• RST 端子
■ ブロックダイヤグラム 8/16 ビット複合タイマ ch. 0 の端子を訂正
(MB95850K シリーズ ) (P04/TO00) → (P04/TO01)
(P05/TO01) → (P05/TO00)
■ ブロックダイヤグラム
(MB95860K シリーズ )
■ ブロックダイヤグラム
(MB95870K シリーズ )
■ I/O マップ
(MB95850K シリーズ )
タッチセンサの端子を訂正
P77/S11 → P73/S07
8/16 ビット複合タイマ ch. 1 の端子を訂正
(P16/TO10) → (P16/TO11)
(P17/TO11) → (P17/TO10)
RSEL0 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 0
→
TS 感度選択レジスタ 0
RSEL1 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 1
→
TS 感度選択レジスタ 1
RSEL2 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 2
→
TS 感度選択レジスタ 2
RSEL3 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 3
→
TS 感度選択レジスタ 3
TOUCHH レジスタの初期値を訂正
0b00000XXX → 0b0000XXXX
( 続く )
194
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
ページ
44
場所
RSEL0 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 0
→
TS 感度選択レジスタ 0
RSEL1 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 1
→
TS 感度選択レジスタ 1
RSEL2 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 2
→
TS 感度選択レジスタ 2
RSEL3 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 3
→
TS 感度選択レジスタ 3
RSEL4 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 4
→
TS 感度選択レジスタ 4
TOUCHH レジスタの初期値を訂正
0b00000XXX → 0b0000XXXX
■ I/O マップ
(MB95870K シリーズ )
RSEL0 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 0
→
TS 感度選択レジスタ 0
RSEL1 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 1
→
TS 感度選択レジスタ 1
RSEL2 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 2
→
TS 感度選択レジスタ 2
RSEL3 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 3
→
TS 感度選択レジスタ 3
RSEL4 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 4
→
TS 感度選択レジスタ 4
RSEL5 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 5
→
TS 感度選択レジスタ 5
RSEL6 レジスタのレジスタ名を変更
TS 抵抗選択レジスタ 6
→
TS 感度選択レジスタ 6
TOUCHH レジスタの初期値を訂正
0b00000XXX → 0b0000XXXX
46
51
変更内容
■ I/O マップ
(MB95860K シリーズ )
53
( 続く )
DS702-00013-0v02-J
195
MB95850K/860K/870K シリーズ
( 続き )
ページ
57
73
79
85
109
127
145
161
162
164
182
183
185, 186
196
場所
変更内容
■ I/Oポート(MB95850Kシ 「・P04/AN00/BEEP/DIO01/TO01 および P06/AN02/CMP0_O/PPG00 のブロッ
リーズ )
クダイヤグラム」を訂正
1. ポート 0
(2) ポート 0 のブロックダ
イヤグラム
4. ポート 6
以下の記述を削除
(4) ポート 6 の動作
端子を兼用する周辺機能においては , その出力を禁止してください。
・ 入力ポートとしての動
作
6. ポート F
以下の記述を追加
(4) ポート F の動作
端子を兼用する周辺機能においては , その出力を禁止してください。
・ 入力ポートとしての動
作
■ I/Oポート(MB95860Kシ 「・P04/AN00/BEEP/DIO01 および P06/AN02/CMP0_O/PPG00 のブロックダイ
リーズ )
ヤグラム」を訂正
1. ポート 0
(2) ポート 0 のブロックダ
イヤグラム
6. ポート F
以下の記述を追加
(4) ポート F の動作
端子を兼用する周辺機能においては , その出力を禁止してください。
・ 入力ポートとしての動
作
■ I/Oポート(MB95870Kシ 以下の記述を追加
外部割込み (INT08 と INT09) による割込み入力が許可されている場合
リーズ )
2. ポート 1
(4) ポート 1 の動作
・ ストップモードおよび
時計モード時の動作
6. ポート F
以下の記述を追加
(4) ポート F の動作
端子を兼用する周辺機能においては , その出力を禁止してください。
・ 入力ポートとしての動
作
■ 電気的特性
「• DBG/RST/C 端子配列図」の注記を変更
2. 推奨動作条件
3. 直流規格
項目「入力リーク電流 (Hi-Z 出力リーク電流 )」の備考を変更
プルアップ抵抗が禁止されている場合
→
内蔵プルアップ抵抗が禁止されている場合
項目「プルアップ抵抗」を「内蔵プルアップ抵抗」に改名
項目「内蔵プルアップ抵抗」の備考を変更
プルアップ抵抗が許可されている場合
→
内蔵プルアップ抵抗が許可されている場合
注記 *3 を訂正
4. 交流規格
項目「タッチ感度」の最小値と標準値を訂正
(11) TS
項目「センサクロック」を削除
項目「センサクロック ( センシングフェーズ )」を追加
注記 *2 を追加
5. A/D コンバータ
ゼロトランジション電圧の記号を訂正
(1) A/D コンバータ電気的 VOT → V0T
特性
5. A/D コンバータ
ゼロトランジション電圧の記号を訂正
(3) A/D コンバータの用語 VOT → V0T
の定義
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
MEMO
DS702-00013-0v02-J
197
MB95850K/860K/870K シリーズ
MEMO
198
DS702-00013-0v02-J
MB95850K/860K/870K シリーズ
MEMO
DS702-00013-0v02-J
199
MB95850K/860K/870K シリーズ
富士通セミコンダクター株式会社
〒 222-0033
神奈川県横浜市港北区新横浜 2-10-23 野村不動産新横浜ビル
http://jp.fujitsu.com/fsl/
電子デバイス製品に関するお問い合わせ先
0120-198-610
受付時間 : 平日 9 時～ 17 時 ( 土・日・祝日 , 年末年始を除きます )
携帯電話・PHS からもお問い合わせができます。
※ 電話番号はお間違えのないよう , お確かめのうえおかけください。
本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認ください。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を保証するも
のではありません。従いまして , これらを使用するにあたってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害な
どについては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその他の権利の使用権または実施
権の許諾を意味するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うもので
はありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい
ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を
伴う用途（原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵
器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・
製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用
されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的な損害を生じさせないよ
う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規等の規制をご確認の上 , 必要な手続き
をおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
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