AK8456

ASAHI KASEI
AK8456
AK8456
LED ドライバ内蔵 3ch 入力 16 ビット 30MSPS ビデオ用 ADC
AK8456 は 3 チャネル CIS 用の AFE です。オフセット調整用 DAC、振幅調整用デジタル PGA、LED ドラ
イバを内蔵しています。MFP、スキャナに最適です。
1.特長



入力部
入力チャネル数
レンジ
ゲイン
ADC
最大変換速度
分解能
黒補正 DAC
レンジ
分解能
デジタル PGA
レンジ
分解能
出力フォーマット
LED 電流





CPU I/F
電源電圧
消費電力
動作温度範囲
パッケージ



3 チャネル (1 チャネルモードあり)
1.3Vpp (min.)
0dB/6dB
30MSPS(10MSPS/ch、 1ch モード時 30MSPS/ch)
16bit (ストレートバイナリコード／グレイコード)
369mV (typ.:入力換算値)＜±250mV(min.)＞
6bit
0dB~18dB
8bit
8bit × 2
最大 67.2mA/ch (typ.)
12.5%刻みでチャネル毎に電流調整可能
3 線式シリアルインターフェース
AFE 部 3.3V0.3V, LED 部 4.5V~5.7V
190mW(TYP) @3ch, 30MSPS ,LED 電流による消費電力を除く
0C~70C
36pin QFN（タブ露出有り）, 0.4mm ピッチ, 5mm5mm
014002435-J-00
2014/06
1
ASAHI KASEI
AK8456
OVSS
Serial I/F
OVDD
DVO
SDATA
POR
SDCLK
RESETB
LDO_A
SDENB
AVO
Clock Gen.
AVDD
ADCK
SHD
ISET
VRP
VDC
Reference Voltage
LDO_D
CMOS
Analog
PGA
CISIN0
6
SHD
DAC
D0
D1
D2
Analog
PGA
CISIN1
SHD
DAC
6
3 to 1 MUX
AFE ch0
16bit
16
30MSPS
Digital
PGA
16
Output
Control
ADC
D3
8
D4
D5
AFE ch1
D6
Analog
PGA
CISIN2
6
SHD
DAC
LED
driver
LED
Cont.
D7
AFE ch2
LVDD
LVSS
LVSS
LED_B
LED_G
LED_R
LEDEN_B
LEDEN_G
LEDEN_R
LVDD
Fig.1 ブロック図
2.回路ブロック
 入力部
AK8456 は正極性の CIS に対応しています。CISIN0~2 に入力された信号とセンサ基準電圧 VDC との差
が Analog PGA 部でサンプリングされます。センサ基準電圧は外部から入力するほか、内部で発生させるこ
ともできます。入力チャネル数は 3 チャネルモード、1 チャネルモードから選択できます。1 チャネルモード時
の入力端子は CISIN0 です。
 DAC 部
6bit DAC
入力信号に DAC 出力電圧を加減算することでオフセットの調整を行います。補正分解能は 6 ビット、補正レ
ンジは黒側、白側それぞれ 369mVtyp.(300mVmin.)です。補正レンジのうち 50mV（max）は LSI 内部の
アンプ等のオフセットキャンセルに使用されます。従って、黒側、白側の補正可能な範囲はそれぞれ
319mV(typ.)／250mV(min.)になります。
 Analog PGA 部
CISIN0~2 から入力したセンサ信号と VDC から入力したセンサ基準電圧の差が Analog PGA 回路でサン
プリングされます。Analog PGA 部のゲインは 0dB か 6dB を選択できます。
 MUX 部
MUX
3 つのチャネルを時分割で A/D 変換するために各チャネルからの信号を順次選択するスイッチです。
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 ADC 部
AK8456
ADC
オフセット調整後の信号は ADC でデジタルデータに変換されます。ADC の分解能は 16 ビット、最大変換
速度は 30MSPS です。出力はストレートバイナリコードで、黒入力のとき 0000h、白入力のとき FFFFh にな
ります。（出力フォーマットはグレイコード形式も選択可。）
 デジタル PGA 部
Digital PGA
A/D 出力コードはデジタル PGA で増幅されます。ゲイン範囲は 0dB~18dB, ゲイン調整分解能は 8bit で
す。
 出力コントロール部
Output Control
各 ch の ADC 出力の 16 ビット幅の ADC 出力データを 8 ビット幅2 サイクルのデータに変換し CMOS 出
力する回路です。8 ビット幅のデータは ADCK 信号の立上りで MSB 側 8 ビット、立下りで LSB 側 8 ビット
が出力されます。出力フォーマットをバイナリ／グレイコード形式を選択できます。
 基準電圧発生部
Reference Voltage
内部基準電圧 VRP, センサ基準電圧 VDC および LDO 基準電圧を発生する回路です。
 内部クロック発生部
Clock Gen.
入力された A/D クロック ADCK, サンプリングパルス SHD から内部の駆動パルスを発生する回路です。
 LED ドライバ制御部
LED Control
LED 電流の ON/OFF, 電流値を制御するブロックです。電流値はチャネル毎に 100%~12.5%まで、12.5%
刻みで調整できます。100%時の電流は各チャネル 67.2mA です。
 シリアルインターフェース部
Serial I/F
内部のコントロールレジスタへ書き込みを行うための 3 線式シリアルインターフェースです。読み出し可能で
す。
 定電圧電源部 LDO
LDO は AVDD ピンに入力された 3.3V から内部で使用する 1.8V を発生します。ロジック部用とアナログ部
用の二つの LDO を持っています。
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3.ピン配置
D7 19
D6 20
D5 21
D4 22
OVDD 23
OVSS 24
D3 25
D2 26
D1 27
18 LED_B
D0 28
DVO 29
17 LVSS
ADCK 30
16 LED_G
SHD 31
AVDD
15 LVSS
AK8456
Top View
32
14 LED_R
AVO 33
13 LVDD
VRP 34
12 LEDEN_B
ISET 35
11 LEDEN_G
VDC 36
10 LEDEN_R
9 SDATA
SDENB
8 SCLK
7
6 RESETB
5 CISIN2
4 AVDD
3 CISIN1
2 AVDD
1 CISIN0
裏面 TAB 露出あり、TAB は AVSS に接続してください。
Fig.2 ピン配置
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AK8456
4.ピン機能
No.
1
2
3
4
5
6
Name
CISIN0
AVDD
CISIN1
AVDD
CISIN2
RESETB
IO
I
P
I
P
I
I
スタンバイ時
-------------
7
8
9
10
SDENB
SCLK
SDATA
LEDEN_R
I
I
IO
I
----High-Z
---
11
LEDEN_G
I
---
12
LEDEN_B
I
---
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
LVDD
LED_R
LVSS
LED_G
LVSS
LED_B
D7
D6
D5
D4
OVDD
OVSS
D3
D2
D1
D0
DVO
P
O
P
O
P
O
O
O
O
O
P
P
O
O
O
O
O
--High-Z
--High-Z
--High-Z
Low
Low
Low
Low
----Low
Low
Low
Low
1.8V
30
31
32
33
ADCK
SHD
AVDD
AVO
I
I
P
O
------Low
Description
センサ信号入力
アナログ電源
センサ信号入力
アナログ電源
センサ信号入力
リセット入力 アクティブ Low
プルアップ抵抗 100k (typ.)内蔵
シリアル I/F データイネーブル
シリアル I/F クロック入力
シリアル I/F データ入出力
LED_R 制御信号入力
プルダウン抵抗 50k (typ.)内蔵
LED_G 制御信号入力
プルダウン抵抗 50k (typ.)内蔵
LED_B 制御信号入力
プルダウン抵抗 50k (typ.)内蔵
LED ドライバ用電源 (5V)
LED ドライバ出力 R チャネル
LED ドライバグランド
LED ドライバ出力 G チャネル
LED ドライバグランド
LED ドライバ出力 B チャネル
A/D データ出力 (注 1) (Upper bit)
A/D データ出力 (注 1)
A/D データ出力 (注 1)
A/D データ出力 (注 1)
A/D データ出力バッファ用電源 (3.3V)
A/D データ出力バッファ用グランド
A/D データ出力 (注 1)
A/D データ出力 (注 1)
A/D データ出力 (注 1)
A/D データ出力 (注 1) (Lower bit)
Digital 用 LDO 出力端子、 (1.8V) OPEN で使用
ADC クロック
サンプリングクロック
アナログ電源 (LDO 電源)
AFE 用 LDO 出力端子
(1.8V)AVSS との間にコンデンサ 1uF を接続
34
VRP
O
Low
ADC 基準電圧
AVSS との間に安定化用コンデンサ 1F を接続
35
ISET
O
--基準電流設定用抵抗 8.2kΩ接続
36
VDC
IO
High-Z CIS 基準電圧
AVSS との間に安定化用コンデンサ 1F を接続
Tab AVSS
P
--アナロググランド
(注 1) カスケード出力モード時はオープンドレイン出力になります。
(注 2) I：入力 / O：出力 / P：電源
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5.絶対最大定格
AVSS=OVSS=LVSS=0V、全ての電圧はグランドに対する値です。
項目
記号
単位
備考
Min.
Max.
アナログ用電源
-0.3
AVDD
4.6
V
デジタル出力バッファ電源
-0.3
OVDD
4.6
V
LED ドライバ電源
-0.3
LVDD
6.2
V
入力電圧
-0.3
VINA
AVDD+0.3
V
保存温度
但し、結露無きこと
-65
Tstg
150
C
これらの限界以上での動作は素子の永久破壊を引き起こす可能性があります。
この極限状態での通常動作は保証されません。
6.推奨動作条件
AVSS=OVSS=LVSS=0V、全ての電圧はグランドに対する値です。
項目
記号
Min.
Typ.
Max.
アナログ用電源
AVDD
3.0
3.3
3.6
デジタル出力バッファ電源
OVDD
3.0
3.3
3.6
LED ドライバ電源
LVDD
4.5
5.0
5.7
動作周囲温度
Ta
0
70
単位
V
V
V
C
備考
但し、結露無きこと
AVDD 電圧=OVDD 電圧のときのみ動作保証します。
LED ドライバ未使用時は LVDD 端子は 0V のままでも使用できます。
7.電気的特性
 リセットタイミング
Fig. 3 内部パワーオンリセット回路を用いる場合
Prise
Prise
Poff
0.9×AVDD
Power
0.1×AVDD
Rtim
内部 Reset 信号
(注)パワーオンリセット回路を用いる場合、RESETB 端子は 0.33uF の容量を AVSS に対して接続する必
要があります。
項目
AVDD 立ち上げ時間
AVDD 0V 区間
内部 Reset 解除待ち時間
記号
Prise
Poff
Rtime
(VDD：AVDD=OVDD =3.0~3.6V, Ta=0~70C)
Min. Typ. Max. 単位
条件
0.01
10
ms
300
ms
0V の電圧時間
100
ms
＊電源はすべて同時に立ち上げて下さい。
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＊AVDD 0V 区間が上記を満たせない場合は、内部のレジスタ値が不定になり、正常動作しない可能性
があります。また、AVDD に過電流が流れる恐れがあります。こちらは、外部リセット端子を用いる場合も同
様です。
Fig. 4 外部リセット端子を用いる場合
Trst1
0.9×AVDD
Power
0.1×AVDD
Trst2
Prise
RESETB
項目
VDD 立ち上げ時間
リセット期間 1
リセット期間 2
0.1AVDD
記号
Prise
Trst1
Trst2
Min.
0.01
100
100
(VDD：AVDD=OVDD=3.0~3.6V, Ta=0~70C)
Typ. Max. 単位
条件
ms
μs
μs
＊RESETB を Low にすると AFE 電源用 LDO、Digital 電源用 LDO はパワーダウンします。
Digital 電源用 LDO が PD するまでの時間：6μs (LDO 出力 1.8V の 20%以下になるまで)
 DC 特性
Min.
項目
記号
ピン
VIH
0.7×AVDD
High レベル入力電圧
注 1,2,3
VIL
Low レベル入力電圧
注 1,2,3
High レベル出力抵抗 ROH1
注4
ROL1
Low レベル出力抵抗
注4
VOH
High レベル出力電圧
注5
0.8×AVDD
VOL
Low レベル出力電圧
注5
ILKG1
入力リーク電流
注1
10
ILKG2
入力リーク電流
注2
45
ILKG3
入力リーク電流
注3
10
ILKG4
入力リーク電流
注4
10
ILKG5
入力リーク電流
注6
10
OLKG
出力リーク電流
注7
10
（注1） ADCK, SHD, SCLK, SDATA (入力時), SDENB,
（注2） RESETB
（注3） LEDEN_R, LEDEN_G, LEDEN_B
（注4） D0~D7
（注5） SDATA (出力時)
（注6） CISIN0~2
（注7） LED_R/G/B (LED ドライバ off 時)
014002435-J-00
(AVDD=OVDD=3.0V~3.6V, Ta= 0~70C)
Max.
単位
備考
V
0.3×AVDD
V
100
Ω
100
Ω
V
IOH=-1mA
0.2×AVDD
V
IOL=1mA
10
A
10
A
90
A
10
A
High-Z 時
10
A
10
A
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 AFE 部アナログ特性 1
(AVDD=OVDD=3.3V, LVDD=5.0V, Ta=25C, 特記無き場合は ADCK=30MHz)
（注1） 項目
記号
条件
単位
min
typ
max
基準電圧部
センサ基準レベル
外部入力範囲
VDCE
0.8
1.2
V
内部発生電圧
VDCI1
0.9
1.0
1.1
V
VDCI2
1.0
1.1
1.2
V
ADC 正側基準電圧
VRP
1.4
1.5
1.6
V
Analog PGA
入力レンジ
Analog PGA = 0dB 設定,
VI
1.3
1.5
Vpp
Digital PGA = 0dB 設定
ゲイン
Analog PGA = 6dB 設定
GSH
5.5
6.0
6.5
dB
オフセット調整 DAC
分解能
DRES
6
bit
レンジ
入力換算
DRNG
正極側
300
369
440
mV
負極側
-440
-369
-300
mV
単調性
DAC code 換算
-1
DDNL
+1
LSB
Digital PGA
最大ゲイン
0dB 設定に対する相対値
GMAX
18
dB
ステップ幅
GSTA
分解能
微分非直線性
RES
DNL
0.001
単調性保証
0.07
dB
ADC
CISIN~ADC
-1
16
+1
bit
LSB
-16
16
LSB
12bit 精度でコード欠けなし保証
(PGA gain =0dB)
積分非直線性
INL
CISIN~ADC
12bit 精度で規定
ノイズ、内部オフセット、クロストーク
PGA = 0dB 設定時
PGA = 18dB 設定時
無入力時ノイズ
(注 1)
NI
内部オフセット
(注 2)
クロストーク
VOFST
PGA=0dB 設定時
50
XTALK
(注 3) PGA=0dB 設定時
256
14
67
LSBrms
(Analog=6dB, Digital=12dB)
014002435-J-00
32
50
mV
256
LSB
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AK8456
 AFE 部アナログ特性 2
通常動作時
スタンバイ時
(AVDD=OVDD=3.0～3.6V, LVDD=4.5～5.7V, Ta=25C, ADCK=30MHz)
消費電流
(注 4)
AVDD
37.4
51.2
mA
(注 5)
OVDD
8.6
25.5
mA
(注 6)
LVDD
6.2
8.4
mA
ISTB
2.2
3
mA
これらの特性は外部回路例に示した外付け部品とその定数の時のものです。
(注 1)
無入力時の ADC 出力コードばらつきのとして定義。
（注2） 無入力時、オフセット DAC 設定50mV と 50mV の間に ADC 出力コードが 0000h から 0001h に
変化するオフセット DAC 設定値があるという定義。オフセット DAC のレンジはこの内部オフセットの
調整にも使われるため、入力に対する調整レンジは内部オフセット分だけ減少します。
（注3） ADCK=30MHz、3ch、全チャネル PGA ゲイン=min.。被測定チャネルの入力を固定し、他のチャ
ネルにフルスケール2dB のステップ信号を入力した時に被測定チャネルの出力コードがどれだけ
振れるかという定義。
（注4） ADCK=30MHz、3ch に 1.50Vpp の-2dB の振幅で、1MHz のサイン波を入力時。
（注5） 負荷容量 10pF
（注6） LED_R=100%, LED_G=25%, LED_B=25%の設定時（LED ドライブ電流を除く）
 LED ドライバアナログ特性
(AVDD=OVDD=3.3V,
Min.
項目
60.5
チャネルあたり最大 LED
電流
Total 最大 LED 電流
LED 電流設定精度
5
LED 電流 LED_R/G/B
端子電圧依存性
LED_R/G/B 端子電圧
LVDD=5.0V, Ta=0C~70C, 特記無き場合は ADCK=30MHz)
Typ.
Max.
単位
備考
67.2
73.9
mA/ch ISET 抵抗=8.2kΩ
LED_R/G/B 端子電圧= 2.0V
100.8
mA
5
%
LED_R/G/B 端子電圧= 2.0V
2.5
2.5
%
LED_R/G/B 端子電圧=2.0V 基準
0.3
LVDD
1.1
V
電流ドライブ時
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 スイッチング特性
No.
1
2
3
項目
ADCK サイクル時間(T)
ADCK 低レベル幅
ADCK 高レベル幅
適用端子
ADCK
ADCK
ADCK
4
SHD サイクル時間
SHD
5
SHD パルス幅
SHD セットアップ時間
（対 ADCK）
SHD ディレイ時間
（対 ADCK）
SHD アパチャディレイ
D0~7 遅延時間
（対 ADCK）
SHD
6
7
8
9
10
11
12
13
パイプラインディレイ
(ADCK 換算)
SHD=”H”禁止区間
（対 SHD後、１発目の
ADCK）
D0~7 イネーブル時間
D0~7 ディセーブル時間
(特記なき場合 AVDD=OVDD=3.0V~3.6V,Ta=0~70C)
条件
Min.
Typ.
Max. 単位
33.3
2000
ns
15
ns
15
ns
3ch, 通常出力モード
3
6
clocks 3ch, カスケードモード
1
1ch モード
8
ns
SHD
2
ns
SHD
10
ns
SHD
D7~D0
2.5
2
10
D7~D0
SHD
D7~D0
D7~D0
ns
11
1T+10
4T+10
10
0
2.4
8.2
7.2
設計参考値
ホールド
ns セットアップ
CL=10pF
(注 1)
3ch モード
clocks
1ch モード
3ch, 通常出力モード
ns 3ch, カスケードモード
1ch モード
ns
ns
タイミングはデジタル DC 特性で規定された各レベルを横切った時点で規定されます。
(注 1) ADCK, D7~D0 が 50%を横切ったときで規定。ADCK 立ち上がり tr／立下り時間 tf が 1.65ns のと
きの値です。
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AK8456
3ch 入力時
CISIN0~2
1
0
2
SHD
4
10
ADCK
D7~D0
3
1
L M
L
M
2
L
4
3
M
L
M
L
5
M
7
6
L M
L
M
L
M
8
L
9
M
L
M
11
10
L
M
L
M
L M
L M
L
CISIN0 CISIN1 CISIN2 CISIN0 CISIN1 CISIN2
3
2
0
1
D7~D0 中の L は A/D 出力の下位 8 ビットを、M は上位 8 ビットを表します。
Fig.5 全体図
Sampling Point
8
CISIN0(n)
CISIN1(n)
CISIN2(n)
CISIN0~2
5
CISIN0(n+1)
CISIN1(n+1)
CISIN2(n+1)
6
SHD
3
1
4
7
2
11
ADCK
9
D7~D0
MSB
9
LSB
MSB
LSB
CISIN2(n5) CISIN0(n4)
MSB
LSB
CISIN1(n4)
Fig. 6
MSB
MSB
LSB
CISIN2(n4) CISIN0(n3)
MSB
LSB
CISIN1(n3)
MSB
LSB
CISIN2(n3)
詳細図
tr
ADCK
LSB
tf
0.7AVDD
0.3AVDD
9
D7~D0
9
0.5OVDD
Fig.7
D0~D7 遅延時間
014002435-J-00
2014/06
11
ASAHI KASEI
AK8456
3ch 入力時 (カスケード出力)
CISIN0~2
1
0
2
3
SHD
ADCK
D7~D0
#0
D7~D0
#1
M L M L M L
M L M L M L
M L M L M L
CISIN0
CISIN2
CISIN1
M L
M L M L M L
M L M L M L
M L M L M L
CISIN0
CISIN2
CISIN1
2
0
1
D7~D0 中の L は A/D 出力の下位 8 ビットを、M は上位 8 ビットを表します。
Fig. 8
全体図
Sampling Point
8
CISIN0(n)
CISIN1(n)
CISIN2(n)
CISIN0~2
5
CISIN0(n+1)
CISIN1(n+1)
CISIN2(n+1)
6
SHD
1
2
ADCK
3
9
D7~D0
M
4
7
L
11
9
M L
M
L
M
L
M
L
M
L
M
L
CISIN CISIN CISIN
0
1
2
(n4) (n4)
(n4)
Fig. 9
tr
詳細図
tf
ADCK
0.7AVDD
0.3AVDD
12
9
D7~D0
9
13
0.5OVDD
Fig. 10 D0~D7 遅延時間
014002435-J-00
2014/06
12
ASAHI KASEI
AK8456
1ch 入力時
CISIN0
1
0
2
3
4
5
6
7
8
9
10
11
12
SHD
ADCK
D7~D0
L M
L
M
L
M
10
L
9
M
L
M
8
L M
7
L
M
6
L
M
5
L
M
4
L
3
M
L
M
2
L
M
L M
0
1
L
1
D7~D0 中の L は A/D 出力の下位 8 ビットを、M は上位 8 ビットを表します。
Fig. 11 全体図
Sampling Point
CISIN0(n+1)
8
CISIN0(n)
CISIN0
5
6
SHD
4
7
11
ADCK
9
D7~D0
3
9
MSB
2
1
LSB
MSB
CISIN0(n11)
LSB
CISIN0(n10)
Fig. 12 詳細図
tr
ADCK
tf
0.7AVDD
0.3AVDD
9
D7~D0
9
0.5OVDD
Fig. 13 D0~D7 遅延時間
014002435-J-00
2014/06
13
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AK8456
 シリアル I/F スイッチング特性
Sf
SDENB
Sr
0.7AVDD
0.3AVDD
Ssu
Sf
Sr
Shi
Slo
Sh2
0.7AVDD
0.3AVDD
SCLK
Ssu
SDATA
Sdenh
0.7AVDD
0.3AVDD
input
Sh
Scyc
input
Ssp
output
Sst
output
0.8AVDD
0.2AVDD
Sdl
Fig.14 シリアルインターフェースタイミング
(特記なき場合 AVDD=OVDD=3.0V~3.6V, Ta=0~70C, 負荷条件 CL=10pF)
項目
記号
条件
min.
typ.
max.
単位
クロック周期
Scyc
10
MHz
クロックパルス幅 High 期間
Shi AVDD の 70%以上
40
ns
クロックパルス幅 Low 期間
Slo AVDD の 30%以下
40
ns
セットアップ時間
Ssu
40
ns
(対 SCLK)
ホールド時間
Sh
40
ns
(対 SCLK)
SDENB ホールド時間
Sh2
80
ns
(対 SCLK)
データ出力開始遅延時間
Sst High-Z→データ出力
0
30
ns
(対 SCLK)
データ出力遅延時間
Sdl
0
30
ns
(対 SCLK)
データ出力終了遅延時間
Ssp データ出力→High-Z
0
30
ns
(対 SDENB)
SDENB 信号 High 期間
Sdenh AVDD の 70%以上
40
ns
立ち上がり時間
Sr
AVDD の 30%70%
10
ns
立下り時間
Sf
AVDD の 70%30%
10
ns
014002435-J-00
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14
ASAHI KASEI
AK8456
 LED ドライバスイッチング特性
(特記なき場合 AVDD=OVDD=3.0V~3.6V, LVDD=4.5V~5.7V, Ta=0~70C)
項目
記号
条件
min.
typ.
max.
単位
LEDEN_R/G/B セットアップ時間 tlens
15
ns
(対 SHD)
LEDED_R/G/B ホールド時間
tlenh
15
ns
(対 SHD)
0.7AVDD
LEDEN_R/G/B
tlenh
SHD
0.3AVDD
tlens
tlenh
tlens
0.7AVDD
0.3AVDD
Fig. 15 LED ドライバスイッチング特性
(特記なき場合 AVDD=OVDD=3.0V~3.6V, LVDD=4.5V~5.7V, Ta=0~70C)
項目
記号
条件
min.
typ.
max.
単位
LED 電流立ち上がり時間
tlon
10
s
LED 電流立下り時間
tloff
10
s
LEDEN_R/G/B
SHD
0.3AVDD
0.3AVDD
90%
LED_R/G/B 電流
10%
tlon
tloff
Fig. 16 LED 電流タイミング
LED ドラ イバは LEDEN_R/G/B を SHD 立下 りで同期化 した信号で ON/OFF します。このため
LEDEN_R/G/B のセットアップ時間およびホールド時間を満たせなとき、LED 点灯時間が 1~2 画素分変動
します。
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15
ASAHI KASEI
AK8456
8.機能説明
 スタートアップ
電源 AVDD, OVDD, LVDD の立ち上げおよび立ち下げ順序に制限はありません。
電源 AVDD 投入時は RESETB を Low としてリセットを掛けてください。RESETB 立ち上がり時は
LEDEN_R/G/B 端子が Low である必要があります。電源を投入してからレジスタにアクセスが可能になるま
での時間はパワーオンリセットを使わない場合と使う場合で次のようになります。
Fig.18
パワーオンリセットを使わない場合
AVDD (3.3V)
Internal Reference circuits (related to LDO) are
activated immediately. A few mA consumption occurs.
RESETB
LDO start
LDO Output
Access to Register
Not available (Reset)
a few ms
Available
~1ms
LEDEN_R/G/B
LEDEN_R/G/B are must be all low when RESETB rise to high.
Fig. 19-1 パワーオンリセットを使う場合
AVDD
100k
RESETB
0.33F
AK8456
RESETB の内部プルアップ抵抗と外付けコンデンサでパワーオンリセット回路を構成することができます。外
付けコンデンサが 0.33F のとき、パワーオンリセットが確実に掛かるためには AVDD の立ち上がり時間を
10ms 以内にする必要があります。階段状の電圧立上げは不可です。
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ASAHI KASEI
AK8456
Fig. 19-2 パワーオンリセットを使う場合
AVDD (3.3V)
Internal Reference circuits (related to LDO) are
activated immediately. A few mA consumption occurs.
RESETB
LDO start
LDO Output
Access to
Not available (Reset)
Available
~100ms
LEDEN_R/G/B
LEDEN_R/G/B are must be all low when RESETB rise to high.
AVDD を 0V にしたときも RESETB 端子の外付けコンデンサに電荷が残っているため RESETB 端子はす
ぐには 0V になりません。RESETB が 0V に戻る前に AVDD を再度立ち上げるとパワーオンリセットがかかり
ません。AVDD 再投入時に確実にパワーオンリセットが掛かるためには AVDD が 0V になっている時間が
300ms 以上であることが必要です。
以上の条件が満たせない場合は RESETB 端子にコンデンサを接続せず、外部から RESETB へ Low を入
力した状態で電源を立上げたあと、RESETB 端子を High にしてご使用ください。
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ASAHI KASEI
AK8456
 シリアルインターフェース
コントロールレジスタへのアクセスはシリアルインターフェースを通して行ないます。コントロールレジスタは読
み出し可能です。
SDENB を Low にするとレジスタへのアクセスが可能になります。SDATA にはレジスタのアドレス、データを
入力します。SDATA は SCLK の立ち上がりエッジで取り込まれます。
書き込み
SDATA の先頭ビットが 0 のときレジスタへデータが書き込まれます。第 2 ビットから第 4 ビットは 0 にしてく
ださい。第 5 ビットから第 8 ビットがレジスタのアドレスです。第 5 ビットがアドレス最上位ビットです。第 9 ビッ
トから第 16 ビットがレジスタのデータです。
データは SDENB の立ち上がりエッジでレジスタに書き込まれます。SCLK の立ち上がりが 16 回未満の場
合はレジスタへの書き込みが行なわれません。17 回以上 SCLK がある場合、先頭の 16 ビットが有効になり
ます。
SDENB
SCLK
SDATA
0
0
0
0 A3 A2 A1 A0 B7 B6 B5 B4 B3 B2 B1 B0
Fig.20 レジスタへ書き込み
読み出し
SDATA の先頭ビットが 1 のときレジスタからデータが読み出されます。第 2 ビットから第 4 ビットは 0 にしてく
ださい。第 5 ビットから第 8 ビットがレジスタのアドレスです。第 5 ビットがアドレス最上位ビットです。第 8 ビッ
トを取り込んだ SCLK 立ち上がりの後の SCLK 立下りからデータが出力されます。SDENB を High にする
と SDATA 端子は再び入力になります。17 回以上 SCLK がある場合、B0 より後の読み出しデータは 0 が
出力されます。
SDENB
SCLK
SDATA
1
0
0
0 A3 A2 A1 A0 B7 B6 B5 B4 B3 B2 B1 B0
入力
Fig. 21
出力
入力
レジスタから読み出し
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ASAHI KASEI
AK8456
 CIS 信号入力チャネル数選択
チャネル数モードには 3 チャネルモードと 1 チャネルモードがあり、レジスタで選択できます。1 チャンネル
モードのときは CISIN0 から信号を入力します。1 チャネルモードで使用しないチャネルの入力端子は信号
を入力、AVSS に接続、またはオープンにしてください。使用しないチャネルの DAC、Analog PGA 回路は
パワーダウンします。
3 チャネルモードのときクロック ADCK の周波数は画素周波数の 3 倍です。1 チャンネルモードのとき ADCK
周波数は画素周波数と同じです。
 CIS 基準電圧
センサの基準電圧を外部から入力するか内部で発生するか、レジスタで選択できます。外部から入力できる
電圧は 0.8V から 1.2V までです。内部で発生する電圧は 1.0V (typ.)または 1.1V (typ.)です。
 オフセット調整
センサ信号に DAC の出力電圧を加算することでオフセットを調整することができます。DAC の分解能は 6
ビット、レンジは黒側、白側それぞれ入力換算で 369mV(typ.)／300mV(min.)です。レンジのうち 50mV
（max.）は LSI 内部のアンプ等のオフセットをキャンセルするために使われます。したがってセンサ信号に対
するオフセットの調整範囲は黒側、白側それぞれ 319mV(typ.)／250mV(min.)になります。Offset 調整レ
ンジは Analog PGA 部にゲイン 6dB を設定したときも入力換算したレンジは変化しません。
VDC
Offset DAC
Vref
S/H
CISINn
Signal
Vsig
Reference
Vref
GND
Internal
Reference
Level
Fig.22
Vsig
+Max.(011111b)
369mV
369mV
Max.(100001b)
オフセット調整
 サンプリング
センサ信号はサンプリングパルス SHD の立下りでサンプリングされます。
 ゲイン調整
サンプリング部で信号振幅を 6dB 増幅することができます。また、A/D 出力コードをデジタル PGA で最大
18dB 増幅することができます。デジタル PGA のレンジは 0dB から 18dB、分解能は 8bit です。
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ASAHI KASEI
AK8456
 出力フォーマット
出力コードはストレートバイナリです。グレイコードで出力することもできます。
A/D
16
Digital
16
16bit

Upper 8bit
Lower 8bit
16
PGA
8
D7~D0
Gray
Code
D15
G15
D14
G14
D13
G13
Gray code conversion
D12
G12
D11
G11
D10
G10
D9
Forward Backward
D8
G9
G8
Forward Backward
D7
D15
D7
G7
G15
G7
D6
D14
D6
G6
G14
G6
D5
D13
D5
G5
G13
G5
D4
D12
D4
G4
G12
G4
D3
D11
D3
G3
G11
G3
D2
D10
D2
G2
G10
G2
D1
D9
D1
G1
G9
G1
D0
D8
D0
G0
G8
G0
Normal
Gray Code
Fig.23 出力フォーマット
 LED ドライバ
LED ドライバはアノードコモンで R/G/B 独立に LED 電流を ON/OFF します。LEDEN_R/G/B が High の
とき LED 電流が流れ、Low のときに LED 電流が止まります。
 LED 電流調整
LED 電流はチャネル別に 8.4mA から 67.2mA まで 8.4mA きざみで調整することができます。
 LED 電流リミット
LEDEN_R/G/B 端子論理と LED 電流設定レジスタ値の組み合わせにより、同時に流れる電流値の合計が
100.8mA を超える組み合わせでは LED ドライバが ON にならないようにロジック回路で電流値を制限して
います。例えば、LED_R/G/B 電流設定値の合計が 100.8mA を超えているとき LEDEN_R/G/B を同時に
アクティブにすると LED ドライバは ON になりません。一方、LEDEN_R/G/B を個別にアクティブにしたとき
は LED ドライバが ON になります。
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ASAHI KASEI
AK8456
 カスケード出力モード
二つの AK8456 のデータ出力ピンを同じ 8bit バスに接続して使うことができます。カスケード出力モードは 3
チャネル入力のときに有効です。1 チャネル入力のときはカスケードモードレジスタ設定にかかわらず通常出
力になります。カスケードモードで使用する場合は、レジスタでカスケードモード及びデバイス ID を設定後、
パワーダウンを解除してください。
レジスタでカスケードモードを選択し、一方の ID を 0 に他方の ID を 1 に設定します。SHD パルスを基準に
先に ID0 のデバイスがデータを出力し、次に ID1 のデバイスがデータを出力します。A/D データを出力しな
いとき D7~D0 は High-Z になります。カスケードモードのとき D7~D0 はオープンドレイン出力になります。
信号線毎にプルアップ抵抗を接続してください。
カスケードモード時の最大サンプリング周波数は 5MSPS/ch です。
AK8456
#0
8
D7~D0
SCLK, SDATA
2
SDENB1
8
Control
IC
AK8456
#1
8
D7~D0
SCLK, SDATA
2
SDENB2
CISIN0~2
1
0
3
2
SHD
ADCK
D7~D0
#0
D7~D0
#1
M L M L M L
M L
M L M L M L
M L M L M L
CISIN0
CISIN2
CISIN1
M L M L M L
M L M L M L
M L M L M L
CISIN0
CISIN2
CISIN1
Fig. 24 カスケードモード
014002435-J-00
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ASAHI KASEI
AK8456
9.レジスタマップ
Adrs
0h
1h
2h
3h
4h
5h
6h
7h
8h
9h
Ah
Register
Name
CNTRL1
OFST0
OFST1
OFST2
GAIN0
GAIN1
GAIN2
CNTRL2
ISELR
ISELG
ISELB
Function
動作コントロール 1 (入力部関係)
CISIN0 オフセット設定
CISIN1 オフセット設定
CISIN2 オフセット設定
CISIN0 ゲイン設定
CISIN1 ゲイン設定
CISIN2 ゲイン設定
動作コントロール 2 (出力部関係)
LED_R 電流設定
LED_G 電流設定
LED_B 電流設定
** レジスタアドレス Bh ~ Fh はアクセス禁止です。
** 未定義ビットは書き込む場合には 0 を書き込んでください。
014002435-J-00
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22
ASAHI KASEI
Adrs
0h
AK8456
Name
CNTRL1
B7
B6
B5
B4
B3
B2
B1
B0
NPD
SHG0
SHG1
SHG2
---
VDCO
VDCSEL
CHN
0
0
0
0
0
0
0
0
Default
 Address 0h B7
パワーダウン選択
NPD
動作状態
0
パワーダウン
1
通常動作
AFE 部、LED ドライバ部共にパワーダウンします。LDO はパワーダウンしません。
 Address 0h B6
CISIN0 Analog PGA 部ゲイン選択
 Address 0h B5
CISIN1 Analog PGA 部ゲイン選択
 Address 0h B4
CISIN2 Analog PGA 部ゲイン選択
Analog PGA 部ゲイン
SHG0/1/2
0
0dB
1
6dB
 Address 0h B2
CIS 基準電圧源選択
CIS 基準電圧源
VDCO
0
外部入力
1
内部発生, VDC 端子から出力
 Address 0h B1
CIS 基準出力電圧選択
CIS 基準電圧
VDCSEL
0
1.0V
1
1.1V
 Address 0h B0
CHN
チャネル数選択
チャネル数
0
3 チャネル
1
1 チャネル (CISIN0 に入力)
** 未定義ビットは書き込む場合には 0 を書き込んでください。
014002435-J-00
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ASAHI KASEI
Adrs
AK8456
Name
B7
B6
B5
B4
1h
Offset 0
---
---
OFST0
2h
Offset 1
---
---
OFST1
3h
Offset 2
---
---
OFST2
Default
0
0
0
0
 Address 1h B5~B0
CISIN0 オフセット設定
 Address 2h B5~B0
CISIN1 オフセット設定
 Address 3h B5~B0
CISIN2 オフセット設定
OFST0/1/2
B3
0
B2
0
B1
B0
0
0
オフセット電圧
01 1111
+369mV
01 1110
+357.1mV
:
00 0001
+11.9mV
00 0000
0mV
11 1111
11.9mV
:
10 0010
357.1mV
10 0001
369mV
禁止
10 0000
側の設定で信号が小さく（暗く）なり、+側の設定で信号が大きく（明るく）なります。 (11.9mV 設定のときは、
信号分が 11.9mV 減少します。)
** 未定義ビットは書き込む場合には 0 を書き込んでください。
014002435-J-00
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24
ASAHI KASEI
Adrs
AK8456
Name
B7
B6
B5
B4
B3
4h
DPGA 0
DGAIN0
5h
DPGA 1
DGAIN1
6h
DPGA 2
DGAIN2
Default
0
0
0
0
 Address 4h B7~B0
CISIN0 デジタル PGA ゲイン設定
 Address 5h B7~B0
CISIN1 デジタル PGA ゲイン設定
 Address 6h B7~B0
CISIN2 デジタル PGA ゲイン設定
B1
B0
0
0
0
デジタル PGA ゲイン
DGAIN0/1/2
0000 0000
0
B2
0dB
0000 0001
:
1111 1110
1111 1111
18dB
禁止
Gain( x)  18 x / 254 [dB] x=0~254
014002435-J-00
2014/06
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ASAHI KASEI
Adrs
7h
AK8456
Name
B7
B6
B5
B4
B3
B2
B1
B0
CNTRL2
---
---
CASC
DEVID
---
DRV
---
FORMAT
Default
0
0
0
0
0
0
0
0
 Address 7h B5
カスケードモード選択
CASC
データ出力
0
通常出力
1
カスケード出力
＊カスケードモードで使用する場合は、レジスタでカスケードモード及びデバイス ID を設定後、パワーダウン
を解除してください。
 Address 7h B4
カスケードモード時デバイス ID
デバイス ID
DEVID
0
0
1
1
 Address 7h B2
出力バッファ能力選択
DRV
0
出力バッファ能力
通常
1
1/3
1 を設定すると D7~D0 の駆動能力が 1/3 になります。
 Address 7h B0
出力フォーマット選択
FORMAT
出力フォーマット
0
ストレートバイナリコード
1
グレイコード
** 未定義ビットは書き込む場合には 0 を書き込んでください。
014002435-J-00
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ASAHI KASEI
Adrs
AK8456
Name
B7
B6
B5
B4
B3
8h
Current R
---
---
---
---
---
ISELR
9h
Current G
---
---
---
---
---
ISELG
Ah
Current B
---
---
---
---
---
ISELB
Default
0
0
0
0
0
 Address 8h B2~B0
LED_R 電流設定
 Address 9h B2~B0
LED_G 電流設定
 Address Ah B2~B0
LED_B 電流設定
0
B1
0
B0
0
LED 電流
ISELR/G/B
000
8.4mA
001
16.4mA
:
B2
:
110
58.8mA
111
67.2mA
I ( x )  8.4( x  1) [mA]
x=0~7
** 未定義ビットは書き込む場合には 0 を書き込んでください。
014002435-J-00
2014/06
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ASAHI KASEI
AK8456
10.外部回路例
8.2k(注 1,4)
ISET
1F(注 3,4)
VDC
1F(注 2,3,4)
VRP
0.33F(注 4,5)
RESETB
1F(注 3,4)
AVO
(注 6)
LED_R/G/B
AVSS
AVSS
AVSS
AVSS
AVSS
LVSS
OVDD
min. 300
プルアップ(カスケードモード時のみ)
D0～7
SDATA
min. 10k
プルダウンまたはプルアップ
AVSS
Fig.25
基準電圧端子、D0～7、SDOUT、AVO、LED_R/G/B
注 1）抵抗精度±3%以内（温特込み）
注 2）容量精度±50%以内（温特込み）
注 3）ピン直で接続してください。
注 4）クロックラインなどのノイズ源となるような信号線とは離してください。
注 5）パワーオンリセットを使用しない場合は接続不要です。
注 6) オーバーシュートで LED_R/G/B 端子の電圧が LVDD 電圧を超えないように注意して
ください。 LED までの配線が長くオーバーシュートが大きいときは LED_R/G/B 端子と
グランドの間にコンデンサを付けてください。
*VDD：OVDD、AVDD33、LVDD
*VSS：OVSS、AVSS、LVSS
注 7）各電源端子に対して必要になります。
*VDD
VDD
0.1F(注 7)
10F(注 7)
*VSS
Fig. 26 電源端子
014002435-J-00
2014/06
28
ASAHI KASEI
AK8456
 カスケード出力時の出力端子接続
3.3V
3.3V
R
R
R R R
R R R
D7
D6
D5
D4
OVDD
OVSS
19
20
21
22
23
24
25
29
D3
26
17
28
27
D0
18
D2
D1
19
20
21
22
23
24
25
29
D7
D6
D5
D4
OVDD
OVSS
D3
26
27
28
D2
D1
D0
R: min.300
18
17
Fig. 27 カスケード出力時接続
11.パッケージ
外形寸法図
(36pin QFN 5mm 角, ピンピッチ 0.4mm)
Fig.28 パッケージ寸法図
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ASAHI KASEI
AK8456
 マーキング図
1.
マーケティングコード
:AK8456
2.
日付コード
:XXX
週コード
:Y
社内管理コード
AK8456
XXXY
Fig.29
マーキング図
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ASAHI KASEI
AK8456
重要な注意事項
0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につきましては、本
製品改善のために予告なく変更することがあります。従いまして、ご使用を検討の際には、本書に掲載し
た情報が最新のものであることを弊社営業担当、あるいは弊社特約店営業担当にご確認ください。
1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際して弊社およ
び第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うものではありません。お客
様の機器設計において当該情報を使用される場合は、お客様の責任において行って頂くとともに、当該
情報の使用に起因してお客様または第三者に生じた損害に対し、弊社はその責任を負うものではありま
せん。
2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用機器、各
種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、生命、身体、財産等
へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を要求される用途に使用されること
を意図しておらず、保証もされていません。そのため、別途弊社より書面で許諾された場合を除き、これら
の用途に本製品を使用しないでください。万が一、これらの用途に本製品を使用された場合、弊社は、当
該使用から生ずる損害等の責任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場合がありま
す。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産等が侵害されることの
ないよう、お客様の責任において、本製品を搭載されるお客様の製品に必要な安全設計を行うことをお
願いします。
4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、あるいはその
他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出または非居住者
に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法令を遵守し、必要な手続
を行ってください。本製品および本書記載の技術情報を国内外の法令および規則により製造、使用、販
売を禁止されている機器・システムに使用しないでください。
5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せください。
本製品のご使用に際しては、特定の物質の含有・使用を規制する RoHS 指令等、適用される環境関連法
令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客様がかかる法令を遵守しないこと
により生じた損害に関して、弊社は一切の責任を負いかねます。
6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じた場合はお
客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを禁じます。
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