FLEX 6000 Programmable Logic Device Family Data Sheet FLEX 6000 プログラマブル・ロジック デバイス・ファミリ ® 1999年 8 月 ver.4.01 Data Sheet ■ 特長 ■ ■ 量産用ゲートアレイ・アプリケーションに対してローコストでプログラ マブルとなる理想的な代替ソリューションを提供し、デザインの試作や テスト段階での迅速な変更を可能にするデバイス 製品の機能 − 豊富なレジスタを内蔵し、ルック・アップ・テーブル（LUT）を ベースにしたアーキテクチャ − 高いデバイス・エリア効率を実現するOptiFLEXTMアーキテクチャ を採用 − 5,000から24,000ユーザブル・ゲートの集積度（表１を参照） − 内蔵のクロック分配ツリーにより、クロックのスキューを低減 − すべてのデバイスに100%のファンクショナル・テストを実施； テスト・ベクタやスキャン・チェインが不要 − 3.3Vデバイスに最新の2.96mil（75ミクロン）ボンディング・パッ ド・ピッチを採用してダイ・サイズを大幅に縮小 システム・レベルの機能 − 外部のコンフィギュレーション・デバイス、またはインテリジェン ト・コントローラによるイン・サーキット・リコンフィギュラビリ ティ（ICR）をサポート − PCI（Peripheral Component Interconnect）SIGの PCI Local Bus Specification, Revision 2.2 に完全準拠した5.0Vデバイス − 外部の追加ロジックなしで実現できるIEEE Std.1149.1-1990準拠の Joint Test Action Group（JTAG）バウンダリ・スキャン・テスト （BST）回路を内蔵 − 電源電圧の異なるシステム間のブリッジを可能にするMultiVoltTM I/Oインタフェース − 低消費電力（スタンバイ・モード時の標準特性で0.5mA以下） − 3.3Vデバイスは、活線挿抜（Hot-Socketing）をサポート 表１ FLEX 6000デバイス・ファミリの特長 機 能 標準ゲート数 注(1) ロジック・エレメント（LE）数 EPF6010A EPF6016 EPF6016A EPF6024A 10,000 16,000 16,000 24,000 880 1,320 1,320 1,960 最大I/Oピン数 102 204 171 218 供給電源電圧（VCCINT） 3.3V 5.0V 3.3V 3.3V 注： (1) IEEE Std.1149.1 JTAGバウンダリ・スキャン・テストを必要とするデザインでは、内蔵されているJTAG回路の14,000ゲート分が標準ゲート 数に追加されることになります。 Altera Corporation A-DS-F6000-04.01/J Page 1 FLEX 6000 Programmable Logic Device Family Data Sheet さらに多くの 特長 ■ ■ ■ ■ ■ Page 2 パワフルなI/Oピン − 各ピンごとに設定可能なトライ・ステート出力イネーブル・コント ロール機能 − スイッチング・ノイズを低減できるプログラマブルな出力スルー・ レート・コントロール機能 − 高速の「Clock-to-Output」遅延を実現するレジスタ−I/Oピン間の 高速パス 柔軟性の高い配線構造 − 連続した配線構造のFastTrackインタコネクトにより、高速で予測 可能な配線遅延を実現 − アダー、カウンタ、コンパレータなどの演算機能を高速で実現する 専用キャリー・チェイン（ソフトウェア・ツールやメガファンク ションが自動的に使用） − 高ファン・インのロジックを高速で実現する専用カスケード・チェ イン（ソフトウェア・ツールやメガファンクションが自動的に使 用） − 内部にトライ・ステート・ネットワークを実現することができるト ライ・ステート・エミュレーション機能 − クロック、クリア、プリセット、またはロジック信号に使用できる 低スキュー特性を持つ４本の専用グローバル・パス WindowsベースのPC、およびSun SPARCstation、HP 9000 Series 700/ 800、IBM RISC System/6000の各ワークステーション上で動作するアル テラのMAX+PLUS II 開発システムによるソフトウェア・デザイン・ サポートと自動配置配線機能 柔軟性に富んだパッケージ・オプション − 革新的なFineLine BGATMパッケージ（表２を参照）を含む100ピン から256ピンまでの幅広いパッケージ・オプションを提供 − ピン数と集積度の異なるデバイス間でSameFrame TMピン互換機能 を実現（他のFLEX 6000デバイスとの間で可能） − 薄型クワッド・フラット・パック（TQFP）、プラスチック・ク ワッド・フラット・パック（PQFP）、ボール・グリッド・アレイ (BGA)の各パッケージを提供（表２を参照） − 集積度の異なるデバイスをピン配列に互換性がある同一パッケージ で供給 EDIF２００および３００のネットリスト・ファイル、LPM(Library of Parameterized Modules)、Verilog HDL、VHDL、DesignWareコンポー ネントなどのサポートにより、デザインの入力とシミュレーションには ケイデンス、エグゼンプラ・ロジック、メンター・グラフィックス、 OrCAD、シノプシス、シンプリシティ、ベリベスト、ビューロジック などの各社から供給されている標準EDAツールが使用可能 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表２ FLEX 6000パッケージ・オプションとI/Oピン数 デバイス名 100-Pin TQFP 100-pin FineLine BGA 144-Pin TQFP EPF6010A 71 − 102 − EPF6016 − − 117 171 EPF6016A 81 81 117 171 EPF6024A − − 117 171 概要 208-Pin PQFP 240-Pin PQFP 256-Pin BGA 256-Pin FineLine BGA − − − 199 204 − − − 171 199 218 219 アルテラのFLEX 6000プログラマブル・ロジック・デバイス（PLD）ファミ リは、量産用ゲートアレイ・デザインに対するロー・コストな代替デバイス です。 FLEX 6000デバイスには、高い性能と配線能力を維持しながら最小の ダイ・サイズを実現するOptiFLEXアーキテクチャが採用されています。ま た、FLEX 6000デバイスはリコンフィギュラブルなSRAMエレメントによっ て構成されており、デザインの試作やテスト段階においてデザインを迅速に 変更できる高い柔軟性が提供されています。イン・サーキット・リコンフィ ギュレーションの機能を活用することにより、デバイスの動作中にデザイン を変更することも可能です。 FLEX 6000デバイスはリプログラマブルとなっており、各デバイスは出荷前 に100%のテストが実施されています。このため、設計者は故障検出率の高 いテスト・ベクタを作成する必要がなく、デザインのシミュレーションや検 証に注力することができます。また、FLEX 6000デバイスでは、必要な論理 機能をボード上で実現することができるため、ゲートアレイ・デザインの場 合のように数種類に及ぶデザインを作成して、各デバイスの在庫を管理する 必要がありません。 表３は、FLEX 6000で代表的な回路機能を実現したときの性能を示したもの です。これらの性能はシノプシスのDesignWareまたはLPMを使用して得ら れたものであり、各機能の実現に特殊なデザイン・テクニックは使用されて い ま せ ん 。 Verilog HDL、 VHDL、 ア ル テ ラ ・ ハ ー ド ウ ェ ア 記 述 言 語 （AHDL）のデザイン・ファイルや回路図ファイル上で、これらの機能ブ ロックをインスタンス化または参照するだけで希望する回路機能が実現でき ます。 Altera Corporation Page 3 FLEX 6000 Programmable Logic Device Family Data Sheet 表３ 一般的なデザインを実現したときのFLEX 6000の性能 アプリケーション 使用LE数 性 能 単位 スピード・グレード -1 -2 -3 16ビット・ローダブル・カウンタ 16 172 153 133 MHz 16ビット・アキュムレータ 16 172 153 133 MHz 24ビット・アキュムレータ 24 136 123 108 MHz 16対1 マルチプレクサ（ピン間遅延）注(1) 10 12.1 13.4 16.6 ns 4段パイプライン付き16×16マルチプライヤ 592 84 67 58 MHz 注： (1) この性能値は、ピン間の遅延を測定して得られたものです。 表４は、さらに複雑なデザインをFLEX 6000で実現したときの性能を示した ものです。 表４ 複雑なデザインを実現したときのFLEX 6000の性能 注(1) アプリケーション 使用LE数 性 能 単位 スピード・グレード 8ビット、16タップのパラレルFIR -1 -2 -3 599 94 80 72 1,182 75 89 109 µS 63 53 43 MHz 487 36 30 25 MHz 609 56 49 42 MHz MSPS （Finite Impulse Response)フィルタ ８ビット、512ポイントの高速フーリエ変換（FFT） 機能 a16450 UART（Universal Asynchronous Receiver/Transmitter） ゼロ・ウェイト・ステートのPCIバス、ターゲット機能 注： (1) この表中のアプリケーションは、アルテラのMegaCoreTMファンクションを使用して作成されています。 FLEX 6000デバイスのデザインは、回路図、AHDLを含むテキストおよび波 形の各デザイン入力、コンパイル、論理合成、完全なシミュレーション、 ワースト・ケースのタイミング解析、デバイスのコンフィギュレーション などの機能を１パッケージに統合したアルテラのMAX+PLUS II 開発システ ムでサポートされています。また、MAX+PLUS II はEDIF２００および３ ００、LPM、VHDL、Verilog HDLなどとのインタフェースを提供してお り、デザインの入力とシミュレーションには他のベンダから供給されるPC またはUNIXワークステーション上で動作する業界標準のEDAツールも使用 できます。 Page 4 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet MAX+PLUS II は、標準的なゲートアレイの論理合成やシミュレーションに 使用されるEDAツールとも簡単にインタフェースすることができます。例 えば、MAX+PLUS IIソフトウェアは、ケイデンスのVerilog-XLのようなシ ミュレーション・ツールに対するVerilog HDLファイルを出力することがで きます。また、MAX+PLUS IIのソフトウェアには、高速のカウンタや演算 機能に使用される専用キャリー・チェインなどのFLEX 6000デバイスに提供 されている特定の機能を利用するためのEDAライブラリも含まれていま す。MAX+PLUS IIの開発システムと共に供給されるシノプシスのDesign Compilerライブラリには、FLEX 6000のアーキテクチャに最適化された DesignWareのファンクションが含まれています。 MAX+PLUS II開 発 シ ス テ ム は 、 Windowsベ ー ス の PC 、 お よ び Sun SPARCstation、HP 9000 Series 700/800、IBM RISC System/6000の各ワーク ステーション上で動作します。 詳細については、「MAX+PLUS II Programmable Logic Development System & Software 」のデータシートを参照してください。 機能の説明 FLEX 6000のOptiFLEXアーキテクチャは、複数のロジック・エレメント （LE）によって構成されています。各LEは４入力のLUT（４入力の多様な ファンクションが実現可能）、レジスタ、キャリー/カスケード・チェイン 用の専用パスによって構成されています。各LEにはレジスタが１個内蔵さ れているため、パイプライン化されたデザインを最小のLEで簡単に実現す ることができます。規定されているFLEX 6000のゲート数には、すべての LUTとレジスタが含まれています。 LEはロジック・アレイ・ブロック（LAB）と呼ばれるブロックにグループ 化されており、各LABには10個のLEが含まれています。MAX+PLUS IIソフ トウェアは関連するLEを同一のLAB内に自動的に配置し、使用されるイン タコネクトのリソースを最小に抑えます。また、１個のLABだけで、カウン タやマルチプレクサなどのような中規模な論理ブロックを実現することがで きます。 FLEX 6000デバイスの内部とデバイス・ピン間の信号接続には、FastTrack インタコネクトによる高速の配線構造が提供されています。この配線構造 は、デバイス全体を縦横に走っている連続したロウとカラムの高速配線チャ ネルにより実現されています。すべてのLEとピンは、FastTrackインタコネ クトを通じて他のLEやピンをドライブすることができます。FastTrackに関 する詳細については、18ページの「FastTrackインタコネクト」を参照して ください。 Altera Corporation Page 5 FLEX 6000 Programmable Logic Device Family Data Sheet 各I/Oピンは、ロウとカラムのFastTrackインタコネクトの両端に配置されて いるI/Oエレメント（IOE）と接続されます。各IOEには双方向のI/Oバッ ファが内蔵されています。また、IOEはLABの近傍に配置されており、LAB のローカル・インタコネクトからIOEをドライブすることができます。この 機能の実現により、ピンが隣接したLAB内にある10個のLEのいずれかから ドライブされた場合でも8ns以下の「Clock-to-Output」遅延が実現されま す。また、LEはロウ・インタコネクトまたはカラム・インタコネクトを通 じて、任意のピンをドライブすることができます。また、I/Oピンはロウ・ インタコネクトとカラム・インタコネクトを通じて、LEのレジスタを2ns以 下のセットアップ・タイムと０nsのホールド・タイムでドライブすること ができます。IOEには、JTAG BSTのサポート、スルー・レート・コント ロール、トライ・ステート・バッファなど、豊富な機能が提供されていま す。 図１は、FLEX 6000のOptiFLEXアーキテクチャのブロック図を示したもの です。10個のLEがグループ化されて１個のLABを構成しており、各LABは それぞれロウとカラムに配置されています。LAB間はFastTrackインタコネ クトで相互に接続されます。また、FastTrackインタコネクトのロウとカラ ムの両端には複数のIOEが配置されています。 Page 6 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 図１ FLEX 6000 OptiFLEXアーキテクチャのブロック図 IOE ロウ側の FastTrackインタコネクト ロウ側の FastTrackインタコネクト IOE カラム側の FastTrackインタコネクト カラム側の FastTrackインタコネクト ローカル・インタコネクト （各LABは２つのローカル・ インタコネクト・エリアを アクセスすることができる） ロジック・エレメント FLEX 6000デバイスにはフリップフロップのコントロール入力をドライブす る４本のグローバルな入力専用ピンが提供されており、高速でスキューの小 さいコントロール信号を効率的にデバイス全体に供給することができます。 これらの入力には、FastTrackよりも遅延とスキューがさらに小さくなって いる専用の配線チャネルが提供されています。また、これらの入力は内部ロ ジックからもドライブ可能となっており、クロック・デバイダやデバイス内 の多数のレジスタをクリアする非同期のクリア信号を内部生成する場合にも 理想的なソリューションが提供されます。このグローバルな配線構造はデバ イス内に組み込まれており、クロック・ツリーを作成する必要がありませ ん。 Altera Corporation Page 7 FLEX 6000 Programmable Logic Device Family Data Sheet ロジック・アレイ・ブロック LABは10個のLE、キャリー・チェイン、カスケード・チェイン、LABコン トロール信号、LABローカル・インタコネクトによって構成されていま す。LABはFLEX 6000アーキテクチャのコース・グレイン構造を提供してお り、高いデバイス使用効率と高性能を可能にする効率的な配線構造を実現 しています。 FLEX 6000アーキテクチャが実現した革新的な機能であるインタリーブド LAB構造では、各LABが２つのローカル・インタコネクト・エリアをドラ イブできるようになっています。この配線構造により、FastTrackインタコ ネクトの使用を最小限に抑え、高い性能を得ることができます。ローカ ル・インタコネクトを通じて１つのLABから20個のLEをドライブすること ができるようになっているため、ダイ・サイズを最小に抑えながら、 フィッティングの柔軟性を最大にすることができます。図２を参照してく ださい。 図２ FLEX 6000のLAB ロウ・インタコネクト ロウ・インタコネクトは ローカル・インタコネクト と双方向に接続される。 隣接したLAB またはIOE ローカル・インタコネクト LEは、ロウとカラムのイン タコネクトをダイレクトに ドライブできる。 隣接したLAB またはIOE LAB内の10個のLEは２つのローカル・インタコネクト・ エリアによってドライブされ、LABは２つのローカル・ インタコネクト・エリアをドライブできる。 カラム・インタコネクト 多くのデザインでは、レジスタにグローバルなクロックとクリア信号のみ が使用されます。ただし、デザインによっては、別のクロックや非同期な クリア信号が必要になることがあります。さらに、カウンタに同期クリア やロード信号が使用される場合もあります。非グローバルなクロックやク リア信号を使用したデザインでは、LAB内の１番目のLEからの入力がその LABに対するコントロール信号をドライブするように内部で接続されま す。図３を参照してください。 Page 8 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 図３ FLEX 6000のLABに提供されるコントロール信号 入力専用ピンからの信号は、クロックと 非同期クリア信号をドライブできる。 入力専用ピンからの信号 LAB内の最初のLE (LE 1) への入力信号がLAB内の コントロール信号をドライブ するように接続できる。 4 LE 1 LABCTRL1/ SYNCLR LABCTRL2 CLK1/SYNLOAD CLK2 LAB全体へのコントロール信号 （SYNCLRとSYNLOAD信号は、 カウンタ・モードで使用される） ロジック・エレメント LEはFLEX 6000アーキテクチャが持つロジックの最小構成単位となってお り、高いデバイス使用効率を実現するコンパクトなサイズとなっています。 各LEには、４変数によるあらゆる論理演算が高速で実行できる４入力の LUTが１個含まれています。各LEにはプログラマブルなフリップフロッ プ、そしてキャリー・チェインとカスケード・チェインも内蔵されていま す。各LEは、ローカル・インタコネクトとFastTrackインタコネクトの双方 をドライブすることができます。図４を参照してください。 Altera Corporation Page 9 FLEX 6000 Programmable Logic Device Family Data Sheet 図４ FLEX 6000のロジック・エレメント data1 data2 data3 data4 ルック・ アップ・ テーブル (LUT) キャリー 入力 カスケード 入力 キャリー・ チェイン カスケー ド・ チェイン レジスタ・バイバス プログラマブル・ レジスタ PRN Q LE-Out D CLRN labctrl1 labctrl2 Chip-Wide Reset クリア／ プリセット・ ロジック クロック・ セレクト labctrl3 labctrl4 キャリー出力 カスケード出力 LE内のプログラマブル・フリップフロップは、D、T、JK、またはSRタイプ の動作を行うようにコンフィギュレーションすることができます。フリッ プフロップのクロックとクリア・コントロール信号は、グローバル信号や 汎用I/Oピン、または内部の論理回路からドライブされます。組み合わせ回 路を実現するときにはフリップフロップがバイパスされ、LUTの出力が直 接 LEの 出 力 と な り ま す 。 LEの 出 力 は 、 ロ ー カ ル ・ イ ン タ コ ネ ク ト と FastTrackインタコネクトの双方をドライブすることができます。 FLEX 6000デバイスのアーキテクチャには、ローカル・インタコネクトを使 用せずに隣接したLE間を接続できる２種類の高速の専用データ・パスとし て、キャリー・チェインとカスケード・チェインが提供されています。 キャリー・チェインはカウンタやアダーのような高速演算機能をサポート し、カスケード・チェインは最小の遅延でコンパレータのような多入力の 論理機能を実現するときに使用されます。キャリー・チェインとカスケー ド・チェインは、LAB内のLE-２からLE-10までを接続し、同一のロウに配 置されている半分のLABをすべて接続することができます。キャリー・ チェインとカスケード・チェインが多数使用された場合に配線の柔軟性が 低下することがあるため、これらのチェインはデザイン内でスピードがク リティカルとなる部分だけに限定して使用する必要があります。 Page 10 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet キャリー・チェイン キャリー・チェインは、LE間でキャリーを非常に高速なスピード（0.1 ns） で転送します。下位ビットからのキャリー・イン信号はキャリー・チェイン を通って上位ビットへ転送され、LUTと上位ビットのキャリー・チェインの 双方に入力されます。この機能を使用することによって、FLEX 6000アーキ テクチャはカウンタやアダー、指定したビット幅のコンパレータを高速で実 現することができます。キャリー・チェインのロジックはデザインを処理す る段階でMAX+PLUS IIのコンパイラにより自動的に生成され、またデザイ ンの入力時にマニュアルで指定することもできます。DesignWareやLPMの ようなパラメータ化されたファンクションでは、適切な機能部分にキャ リー・チェインの利点が自動的に適用されます。 各LABの１番目のLEは、そのLABのコントロール信号を生成するように なっているため、この１番目のLEはキャリー・チェインに含まれていませ ん。また、このLAB内の１番目のLEはキャリー・チェインを使用したカウ ンタのロード・イネーブル信号や同期クリア信号を生成するときに使用され ます。 ９個を超えるLEが接続される長いキャリー・チェインは、複数のLABをリ ンクさせることによって自動的に生成されます。フィッティングを向上させ るため、このような長いキャリー・チェインは同じロウに配置された隣の LABを１個おきにスキップして構成され、奇数番目どうしまたは偶数番目ど うしのLABがキャリー・チェインを構成します。例えば、あるロウの最初の LAB内の最後のLEは、同じロウにある３番目のLAB内の２番目のLEにキャ リーを転送します。キャリー・チェインは各ロウの中央部を超えないように なっています。EPF6016の場合、キャリー・チェインは11番目のLAB で終 了し、新しいキャリー・チェインが12番目のLAB から開始されます。 図５はn+１個のLEとキャリー・チェインを使用してnビットのフル・アダー を実現する方法を示したものです。ここで、LUTの一部分が入力信号とキャ リー・イン信号を使用して２ビットのサム（和）を生成します。そして、こ のサムがLEの出力に接続されます。単純なアダーを構成する場合にはレジ スタは通常バイパスされますが、レジスタをアキュムレータの機能に使用す ることもできます。LUTの他の部分とキャリー・チェインのロジックはキャ リー・アウト信号を生成し、この信号は次の上位ビットのキャリー・イン信 号へ直接、接続されます。最後のキャリー・アウト信号はLEに接続され、 この最後のLEでFastTrackインタコネクトと接続できるようになります。 Altera Corporation Page 11 FLEX 6000 Programmable Logic Device Family Data Sheet 図５ キャリー・チェイン キャリー入力 a1 LUT s1 レジスタ b1 キャリー・ チェイン LE 2 a2 LUT s2 レジスタ b2 キャリー・ チェイン LE 3 an LUT レジスタ sn bn キャリー・ チェイン LE n + 1 LUT レジスタ キャリー出力 キャリー・ チェイン LE n + 2 Page 12 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet カスケード・チェイン カスケード・チェインを使用することによって、FLEX 6000のアーキテク チャは非常に大きなファン・インを持った回路機能を実現することができま す。隣接しているLUTをパラレルに動作させ、その間の中間値をカスケー ド・チェインを使ってシリアルに転送させることによって論理機能の一部を 実現することができます。カスケード・チェインは隣接したLEの出力間を 接続するときに論理積（Logical AND）またはド・モルガンの反転定理によ る論理和（Logical OR）の機能を使用することができます。追加される各 LEは、要求される回路機能の入力ビット幅をLEあたり0.5ns程度の遅延時間 で４ビットずつ効率的に拡張します。カスケード・チェインのロジックはデ ザインの処理の段階でMAX+PLUS IIのコンパイラによって自動的に生成さ れ、またデザインの入力時にマニュアルで指定することもできます。 DesignWareやLPMのようなパラメータ化されたファンクションでは、カス ケード・チェインが適切な機能部分に自動的に適用されます。 １個のANDゲートを実現するカスケード・チェインには、最後のLEのレジ スタを使用することができます。ただし、１個のORゲートを実現するカス ケード・チェインでは、最後のLEでORゲートの実現にインバータが必要と なるため、レジスタを使用することはできません。 各LABの１番目のLEは、そのLABのコントロール信号を生成するため、カ スケード・チェインには含まれません。９ビットを超える長いカスケード・ チェインは、複数のLABをリンクさせることによって自動的に生成されま す。長いカスケード・チェインは、配線を容易にするために同じロウに配置 された隣のLABをスキップして構成され、奇数番目どうし、または偶数番目 どうしのLABがカスケード・チェインを構成します。例えば、あるロウの 最初のLAB 内の最後のLEは、同じロウにある３番目のLAB内の２番目のLE にカスケード接続されます。カスケード・チェインは各ロウの中央部を超え ないようになっています。EPF6016の場合、カスケード・チェインは 11番 目のLABで終了し、新しいカスケード・チェインが12番目のLAB から開始 されます。 図６は、カスケード・ファンクションが、大きなファン・インを持つ回路機 能を実現するときに、カスケード・チェインが隣接したLE間でどのように 接続されるかを示したものです。この例は、n個のLEで4n個の変数を持つ論 理機能が実現できることを示しています。カスケード・チェインを使用した 場合、16ビットのアドレスのデコードを3.4nsのスピードで実現することが できます。 Altera Corporation Page 13 FLEX 6000 Programmable Logic Device Family Data Sheet 図６ カスケード・チェイン ANDカスケード・チェイン ORカスケード・チェイン LE 2 d[3..0] LUT d[7..4] LUT d[(4n-1)..4(n-1)] LUT LE 2 d[3..0] LUT d[7..4] LUT d[(4n-1)..4(n-1)] LUT LE 3 LE 3 LE n + 1 LE n + 1 LEの動作モード FLEX 6000のLEは、次の３種類のモードのいずれかで動作します。 ■ ■ ■ ノーマル・モード 演算モード カウンタ・モード これらの各モードでは、LEのリソースがそれぞれ異なる形で使用されま す。LEには各モードで計７本の入力が提供されています（LABローカル・ インタコネクトからのデータ入力４本、プログラマブル・レジスタからの フィードバック、前段のLEからのキャリー・インとカスケード・インの計 ７本）。これらの入力は要求される論理機能を実現するときにそれぞれ異 なるリソースと接続されます。LAB全体に供給される信号としては、レジ スタに対するクロック、非同期クリア、同期クリア、同期ロード・コント ロールが提供されています。LPMやDesignWareのようなパラメータ化され たファンクションをサポートしているMAX+PLUS IIソフトウェアは、カウ ンタ、アダー、マルチプライヤなどの代表的な論理機能に対して適切な モードを自動的に選択します。また、必要に応じて、設計者が各デザイン に最適な性能が得られるLEの動作モードを指定することもできます。 Page 14 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 図７はLEの各動作モードを示したものです。 図７ LEの動作モード ノーマル・モード キャリー入力 カスケード入力 LE出力 data1 data2 D 4-Input LUT data3 data4 PRN Q CLRN カスケード出力 演算モード カスケード入力 キャリー入力 LE出力 PRN D Q data1 3-Input LUT data2 CLRN 3-Input LUT カスケード出力 キャリー出力 カウンタ・モード キャリー入力 カスケード入力 LABワイドの 同期ロード 注(3) LABワ イ ド の 同 期 ク リ ア 注(3) 注(1) data1 注(2) data2 注(2) 3-Input LUT D PRN Q LE出力 data3 (data) CLRN 3-Input LUT キャリー出力 カスケード出力 注： (1) 各LABのLE2にはレジスタ・フィードバック用のマルチプレクサが提供されています。 (2) data1とdata2の入力は、LABの２番目のLEを除く各LEにクロック・イネーブル、アップ/ダウン・コントロール、レジスタ・フィードバッ ク信号を供給することができます。 (3) LABワイドの同期クリアと同期ロード信号は、同一LAB内のすべてのレジスタに影響を与えます。 Altera Corporation Page 15 FLEX 6000 Programmable Logic Device Family Data Sheet ノーマル・モード ノーマル・モードは、組み合わせ回路や一般的なロジック・アプリケー ション、またはカスケード・チェインの長所を活用できる多入力のデコー ダなどに適しています。ノーマル・モードでは、LABローカル・インタコ ネクトからの４本のデータ入力とキャリー・インが４入力LUTの入力信号 になります。MAX+PLUS II のコンパイラはDATA3とキャリー・インのいず れかをLUTの入力として自動的に選択します。LUTの出力をカスケード・ イン信号と組み合わせることにより、カスケード・アウト信号を持つカス ケード・チェインを構成することができます。 演算モード 演算モードは、アダー、アキュムレータ、コンパレータの構成に最適です。 演算モードのLEには３入力のLUTが２個提供されます。このうち１個のLUT が３入力の論理関数を提供し、もう１個のLUTがキャリー・アウトを生成し ます。図７で示されているように、最初のLUTはキャリー・インとLABロー カル・インタコネクトからの２本のデータ入力を使用して、組み合わせ出力 またはレジスタ出力の論理を生成します。例えば、アダーを構成した場合、 この出力はDATA1、DATA2そしてキャリー・イン信号による３ビットのサム （和）となります。２番目のLUTは同じ３本の信号からキャリー・アウト信 号を生成してキャリー・チェインを構成します。演算モードでは、同時にカ スケード・チェインを使用することもサポートされています。 MAX+PLUS IIのソフトウェアは適切な箇所に演算モードを自動的に適用し てパラメータ化された論理機能を実現するため、設計者がキャリー・チェ インの使用方法を考慮する必要はありません。 カウンタ・モード カウンタ・モードでは、カウンタ・イネーブル、同期アップ/ダウン・コン トロール、同期クリア、同期ロードのオプション機能が提供されていま す。カウンタ・イネーブルと同期アップ/ダウン・コントロール信号は、 LABローカル・インタコネクトからのデータ入力により生成されます。同 期クリアと同期ロードの信号はLAB全体で使用され、同一LAB内のすべて のレジスタに接続されることになります。LAB内のいずれかのLEがカウン タ・モードになる場合、そのLAB内の他のLEは同じカウンタ・モードまた は、組み合わせ回路として使用されなければなりません。MAX+PLUS II の コンパイラは、同一LAB内にカウンタが構成されるように、レジスタを自 動的に配置します。 カウンタ・モードでは３入力のLUTが２個使用され、このうちの１個がカ ウンタ・データを生成し、もう１個が高速キャリー・ビットを生成しま す。また、２対１のマルチプレクサを使用した同期ロードの機能がサポー トされており、このマルチプレクサの出力とANDゲートによる同期クリア 機能が実現できます。カウンタ・モードのLEでカスケード・ファンクショ ンが使用された場合は、同期クリアや同期ロードがカスケード・チェイン で伝搬された信号を無効にします。また、同期クリアを使用した場合は、 同期ロードが無効になります。 Page 16 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet カウンタの構成には、カウンタ・イネーブルまたはアップ/ダウン・コント ロールのいずれかの信号を使用することができます。また、必要に応じて データ入力にレジスタ出力を接続することによって、同期ロードをカウン ト・イネーブル信号として使用することもできます。 各LABの２番目のLEはカウンタ・モードに対して特別な機能を持ってお り、このLEのキャリー・インはレジスタからの高速フィードバック・パス からドライブされるようになっています。この機能により、LABの２番目の LEから開始されるカウンタのキャリー・チェインを構成して高速のカウン タを実現することができます。 MAX+PLUS IIのソフトウェアは適切な箇所に自動的にカウンタ・モードを 適用して論理機能を実現するため、設計者がキャリー・チェインをどのよう に使用するかを決定する必要はありません。 インターナル・トライ・ステート・エミュレーション インターナル・トライ・ステート・エミュレーションは、実際のトライ・ス テート・バスのような制限を受けることなく、デバイス内部にトライ・ス テート・バスを実現する機能です。実際のトライ・ステート・バスでは、ト ライ・ステート・バッファの出力イネーブル（OE）信号がバスをドライブ する信号を選択します。ただし、複数のOE信号がアクティブになったとき には、競合する複数の信号がバスをドライブすることになります。逆に、ど のOE信号もアクティブになっていない場合には、バスがフローティング状 態になります。インターナル・トライ・ステート・エミュレーションの機能 は、競合するトライ・ステート・バッファをLowの値に、フローティング状 態のバスをHighの値にしてこれらの問題を解消します。MAX+PLUS IIソフ トウェアは、マルチプレクサを使用してトライ・ステート・バス機能を自動 的に実現します。 クリアとプリセットのロジック・コントロール プログラマブル・レジスタのクリアとプリセットの機能を実現するロジック は、LABワイドの信号であるLABCTRL1とLABCTRL2によってコントロー ルされます。LEのレジスタは非同期プリセットの機能も実現できる非同期 クリアを持っています。LABCTRL1とLABCTRL2のどちらの信号でも、非 同期クリアまたはプリセットをコントロールすることが可能です。クリアと プリセットの信号はアクティブLowとなっているため、MAX+PLUS II のコ ンパイラは未使用のクリアやプリセットのノードを自動的にHighレベルに 設定します。クリアおよびプリセット・ロジックは、非同期クリアまたは非 同期プリセットのいずれかのモードで実現され、どちらのモードを使用する かがデザインの入力時に選択されます（図８を参照）。 Altera Corporation Page 17 FLEX 6000 Programmable Logic Device Family Data Sheet 図８ LEのクリアとプリセットのモード 非同期クリア 非同期プリセット D Q CLRN labctrl1 or labctrl2 Chip-Wide Reset D PRN Q labctrl1 or labctrl2 Chip-Wide Reset 非同期クリア フリップフロップはLABCTRL1またはLABCTRL2のいずれかの信号でクリ アされます。 非同期プリセット 非同期プリセットは非同期クリアを使用して実現されます。MAX+PLUS II ソフトウェアは、レジスタの入力と出力に対する極性反転機能とクリアを 使ってプリセットをコントロールします。 LEおよびIOEに対する入力信号 には極性反転をコントロールする機能が提供されており、レジスタが特定 のロジックやデバイス・ピンをドライブしているときにこのテクニックが 使用できます。 FLEX 6000デバイスには、上記の２種類のクリアとプリセットのモードに加 え、 デバイス内のすべてのレジスタをリセットするときに使用できるグ ローバルなリセット・ピン（DEV_CLRn）が提供されています。このピン の使用はオプションとなっており、MAX+PLUS IIソフトウェアによるコン パイルの前に設定されます。このチップ全体のリセットは、他のコント ロール信号よりも優先されます。チップ全体のリセット・ピンがアクティ ブになると、極性反転を使用して実現された非同期プリセット機能を持つ すべてのレジスタがプリセットされます。 MAX+PLUS IIのソフトウェアはプログラマブルなNOTゲート・プッシュ バック・テクニックを使用して、プリセットとクリアまたは非同期ロード 機能を持ったレジスタを構成することができます。ただし、このテクニッ クでは、レジスタあたりさらに３個のLEが使用されます。 FastTrackインタコネクト FLEX 6000のOptiFLEXアーキテクチャでは、デバイス全体を水平方向と垂 直方向に走っている高速で連続した配線チャネルとなっているFastTrackイ ンタコネクトにより、LEとデバイスI/Oピン間との接続が行われます。この デバイス全体をカバーした配線構造によって、複雑なデザインに対しても その性能が予測可能になっています。 Page 18 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet これに対して、FPGAでは配線領域がセグメント化されているため、一定し ない複数のパスを接続するためのスイッチ・マトリックスが必要となり、ロ ジック・リソース間の遅延時間が増加して性能が低下してしまいます。 FastTrackインタコネクトは、デバイス全体をカバーするカラム・インタコ ネクトとロウ・インタコネクトで構成されています。同じロウに位置する LAB間の信号接続や、I/OピンからLABへの信号接続には専用のロウ・イン タコネクトが使用されます。また、隣接したLABに位置するLE間の接続や 同じLAB内のLE間の接続には、ローカル・インタコネクトが使用されま す。異なるロウ・インタコネクト間の信号接続とI/Oピンからロウ・インタ コネクトへの信号接続はカラム・インタコネクトによって行われます。 LAB内のLE１から５までが、右側のローカル・インタコネクトをドライブ し、LE 6から10までが左側のローカル・インタコネクトをドライブします。 各LE内のDATA1とDATA3の入力は左側のローカル・インタコネクトによっ てドライブされ、DATA2とDATA4の入力は右側のローカル・インタコネク トによってドライブされます。また、ローカル・インタコネクトは、LEか らI/Oピンへの信号も接続します。図９はFLEX 6000のインタコネクト・ アーキテクチャの概要を示したものです。最初と最後のカラムのLEはLAB 内のすべてのLEがローカル・インタコネクトを通じてI/Oピンをドライブで きるように両側にドライバを持っています。 図９ FLEX 6000のFastTrackインタコネクト・アーキテクチャ ロウ・インタコネクト（nチャネル） 注(1) 2 2 5 5 22 10 5 5 22 10 2 2 20 5 5 20 5 5 5 5 5 5 10 10 隣接した LAB 5 10 10 10 LE 1 through LE 5 5 10 10 10 LE 1 through LE 5 5 10 10 5 10 5 10 LE 6 through LE 10 10 ローカル・インタコネクト（32チャネル） 5 10 LE 6 through LE 10 10 隣接した LAB 10 カラム・インタコネクト（mチャネル）注(1) 注： (1) EPF6010A、EPF6016、EPF6016Aの各デバイスでは、n=144チャネル、m=20チャネルとなっています。EPF6024Aでは、n=186チャネル、 m=30チャネルとなっています。 Altera Corporation Page 19 FLEX 6000 Programmable Logic Device Family Data Sheet １本のロウ・チャネルは、１個のLEまたは２本のカラム・チャネルのうち のいずれか１本でドライブされます。この３本の信号は３対１のマルチプ レクサに入力され、この出力が指定された６本のロウ・チャネルに接続さ れます。ロウ・チャネルはマルチプレクサを通じてローカル・インタコネ クトをドライブしています。 各LABのカラム側には、専用のカラム・インタコネクトが提供されていま す。LAB内のLEは、このカラム・インタコネクトをドライブすることがで きます。 LAB内のLE、カラム側のIOE、ロウ・インタコネクトは、カラ ム・インタコネクトをドライブできます。カラム・インタコネクトはロ ウ・インタコネクトをドライブして、デバイス内の異なるロウに位置する 他のLABとの接続を行うことができます。カラム・インタコネクトからの 信号は、LABに入力される前にロウ・インタコネクトに接続される必要が あります。 各LEは、FastTrackインタコネクト用の出力とローカル・インタコネクト用 の出力を１本ずつ持っています。FastTrackインタコネクトへの出力は６本 のロウ・チャネルと２本のカラム・チャネルを直接ドライブすることがで き、ローカル・インタコネクトへの出力はローカル・インタコネクトをド ライブします。１個のLEによってドライブされる各ローカル・インタコネ クト・チャネルは、４本のロウ・チャネルと２本のカラム・チャネルをド ライブすることができます。これにより、各LEは計10本のロウ・チャネル と４本のカラム・チャネルをドライブできるため、配線の柔軟性がさらに 向上しています。 また、LEはグローバル・コントロール信号をドライブすることもできま す。これは、内部ロジックで生成されたクロックや非同期クリア、非同期 プリセット信号などの供給に有効な機能となります。グローバル信号は データ信号もドライブでき、ファン・アウトの大きなデータ信号のドライ ブに使用する場合にも有効です。 さらに、各LABは２つのローカル・インタコネクトのグループをドライブ できるようになっており、１個のLEからローカル・インタコネクトを通じ て２個のLAB、すなわち20個のLEをドライブすることが可能です。ロウか らローカルへ接続するマルチプレクサは、２個のLABをドライブできるよ うに効率良く構成されています。図10はLABがロウおよびカラム・インタ コネクトとどのように接続されるかを示したものです。 Page 20 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 図10 LABとロウおよびカラム・インタコネクトとの接続 各LEのFastTrackインタコネ クト出力は、６本のロウ・ チャネルをドライブできる。 １個のLEにドライブされる 各ローカル・チャネルは、 ２本のカラム・チャネルを ドライブできる。 FastTrack インタコネクト をドライブするLEの出力は ２本のカラム・チャネルを ドライブできる。 各交点で、４本のロウ・チャ ネルが、カラム・チャネルを ドライブできる。 ロウ・ インタコネクト １個のLEにドライブされる ローカル・チャネルは、４本 のロウ・チャネルをドライブ できる。 ロウ・インタコネクトは ローカル・インタコネク トをドライブできる。 LE 隣接した ローカル・ インタコネ クトから LE ローカル・インタコネクト カラム・インタコネクト 各カラム・チャネルは ６本のロウ・チャネルを ドライブできる。 ２つのローカル・インタコネクト領域 から供給される任意の信号でLEを ドライブできる。 配線能力を改善するため、ロウ・インタコネクトはフル・レングス・チャネ ルとハーフ・レングス・チャネルの配線リソースとを組み合わせたものに なっています。フル・レングス・チャネルは、同じロウに位置しているすべ てのLAB間を接続することができます。これに対して、ハーフ・レングス・ チャネルは、ひとつのロウの半分のLAB間を接続します。このアーキテク チャでは、性能の予測を可能にする配線構造やロウ全体をカバーした配線リ ソースが提供できる特徴に加え、２つの隣接したLAB間をハーフ・レングス のロウ・チャネルを使って接続できるため、残り半分のロウ・チャネルを他 の配線リソースとして使用することができます。ロウ・チャネルの３分の１ が、このハーフ・レングスの配線チャネルとなっています。 Altera Corporation Page 21 FLEX 6000 Programmable Logic Device Family Data Sheet 表５は、各FLEX 6000デバイスに提供されるFastTrackインタコネクトのリ ソースを示したものです。 表５ FLEX 6000デバイスのFastTrackインタコネクト・リソース デバイス名 ロウの 本数 ロウあたりの チャネル数 カラムの 本数 カラムあたり チャネル数 EPF6010A 4 144 22 20 EPF6016 6 144 22 20 7 186 28 30 EPF6016A EPF6024A FLEX 6000デバイスは、汎用のI/Oピンの他にスキューの小さな信号をデバ イス全体に供給できる４本の入力専用ピンを持っています。これら４本の 入力は、デバイス内のすべてのLEをコントロールするグローバル・クロッ ク、非同期クリア・コントロール信号として使用することができます。ま た、これらの専用入力ピンからの信号はデバイス内の各LABのローカル・ インタコネクトに接続できるため、汎用のデータ入力としても使用するこ とができます。これらの専用入力ピンをデータ信号入力として使用するこ とによって、ファン・アウトの大きな信号に対して高速なパスが提供され ます。 ２本のロウの両端に位置するLABのローカル・インタコネクトは、グロー バル・コントロール信号をドライブすることができます。例えば、EPF6016 デバイスでは、C1、D1、C22、D22のLABが、グローバル・コントロール 信号をドライブすることができます。LEがグローバル・コントロール信号 をドライブしている場合は、この信号を専用入力ピンからドライブするこ とはできません。任意のLEからFastTrackインタコネクトを通じてグローバ ル・コントロール信号を対応するLABにドライブすることができます。た だし、MAX+PLUS IIは遅延時間を最小に抑えるため、このLEを適切なLAB に配置します。このLEによるグローバル・コントロール信号のドライブ機 能は設計者によってコントロールされ、MAX+PLUS IIのソフトウェアに よって自動的に使用されることはありません。図11を参照してください。 Page 22 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 図11 グローバル・クロックとクリア信号の分配 注(1) 注(2) LAB C1 4 注(3) LAB (Repeated Across Device) 注(4) LAB C22 専用入力 専用入力 注(2) 注(4) LAB D1 LAB D22 注： (1) この図はEPF6016およびEPF6016Aのグローバル・クロックとクリア信号の分配を示したものです。EPF6010Aデバイスでは、ＢとＣのロウ に位置するLABがグローバル信号をドライブします。EPF6024Aでは、CとEのロウに位置するLABがグローバル信号をドライブします。 (2) LAB C1とD1からのローカル・インタコネクトは、左側の2本のグローバル・コントロール信号をドライブすることができます。 (3) グローバル信号は、各LAB内のクロック、非同期クリア、プリセット、データ信号として使用されます。 (4) LAB C22とD22からのローカル・インタコネクトは，右側の2本のグローバル・コントロール信号をドライブすることができます。 Altera Corporation Page 23 FLEX 6000 Programmable Logic Device Family Data Sheet I/Oエレメント IOEは双方向のI/Oバッファとトライ・ステート・バッファで構成され、入 力、出力、または双方向のピンとして使用することができます。IOEは隣接 したローカル・インタコネクトからのデータ信号を受信し、ロウまたはカ ラム・インタコネクト（デバイス内の任意のLEによるIOEのドライブが可 能）または隣接したLE（高速の「Clock-to-Output」遅延を実現）によって ドライブされます。FastFLEXTM I/Oピンは、隣接したLEによってドライブ されるローカル・インタコネクトからの信号を受信するロウまたはカラム の出力ピンです。IOEには出力イネーブル信号が同じパスから供給されるた め、各ピンごとの出力イネーブルの設定とオープン・ドレイン・バッファ のエミュレーションが可能になります。MAX+PLUS IIのコンパイラはプロ グラマブルな反転オプションを使用して、適切な位置でデータまたは出力 イネーブル信号の極性を自動的に反転させます。オープン・ドレイン・エ ミュレーションは入力データをLowにドライブし、各IOEのOEをトグルす ることにより実現できます。ピン当たり１本のOEが使えるため、このエ ミュレーションが可能になります。 チップ全体の出力イネーブル機能により、１本のピン（ DEV_OEピン）に 信号を供給するだけで、デバイスのすべてのピンをディセーブルすること ができます。これはボードのデバッグやテスト時に便利な機能となります。 図12にIOEのブロック図を示します。 図12 IOEブロック図 ロウまたはカラム・インタコネクトへ Delay チップ全体の出力イネーブル LABローカル・インタコネクトから LABローカル・インタコネクトから スルー・レート・ コントロール Page 24 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 各IOEが入力や双方向ピンとして使用されている場合は、IOEが１本のロ ウ・インタコネクトまたはカラム・インタコネクトをドライブします。ロウ 側のIOEは６本のロウ・ラインのいずれか１本をドライブし、カラム側の IOEは２本のカラム・ラインのいずれか１本をドライブします。I/Oパッド からFastTrackインタコネクトへの入力パスには、0nsのホールド・タイムを 保証するためのプログラマブルな遅延素子が提供されています。設計者は IOEをドライブする信号の位置に応じて、このプログラマブルな遅延をオン にして、0nsのホールド・タイムを確保することができます。図13はIOEと ロウ・インタコネクトとの接続、図14はIOEとカラム・インタコネクトとの 接続を示したものです。 図13 IOEとロウ・インタコネクトとの接続 ロウ・インタコネクト 任意のLEがロウ・ インタコネクトと ローカル・インタ コネクトとを通じ てピンをドライブ できる。 IOE LAB IOE 各ロウの両端には最 大 10 個のIOEがあり、各 IOEは6本までのロウ・ チャネルをドライブでき る。各IOEのデータとOE 信号は、ローカル・イン タコネクトによってドラ イブされる。 FastFLEX I/O：ローカル・インタコネクトを通じてLEが ピンを高速の「Clock-to-Output」でドライブできる。 Altera Corporation Page 25 FLEX 6000 Programmable Logic Device Family Data Sheet 図14 IOEとカラム・インタコネクトとの接続 各IOEは2本のカラム・インタコネクト・ チャネルをドライブできる。各IOEのデー タとOE信号はローカル・インタコネクトへ ドライブされる。 IOE IOE FastFLEX I/O：LEが ローカル・インタコネ クトを通じて、高速の 「Clock-to-Output」時 間でピンをドライブで きる。 LAB 任 意 の LEが ロ ウ ・ イ ンタコネクトとローカ ル・インタコネクトを 通じてピンをドライブ できる。 カラム・ インタコネクト ロウ・インタコネクト SameFrame ピン配置機能 FLEX 6000Aデバイスでは、FineLine BGAパッケージによるSameFrameピン 配置機能がサポートされています。このSameFrameピン配置機能では、 ボール数の少ないFineLine BGAパッケージのボールが、ボール数の多い FineLine BGAパ ッ ケ ー ジ と 互 換 性 を 持 つ よ う に 配 列 さ れ ま す 。 こ の SameFrameピン配置機能により、同一パッケージで集積度が異なるデバイ スへの移行だけでなく、異なるパッケージへの移行も可能になります。こ れによって、与えられた一定のプリント基板（PCB）レイアウトで、集積度 とパッケージの異なる複数のデバイスの使用が可能になります。例えば、 １ 種 類 の ボ ー ド ・ レ イ ア ウ ト で 、 100ピ ン FineLine BGAパ ッ ケ ー ジ の EPF6010Aと、256ピンFineLine BGAパッケージのEPF6024Aが使用可能に なります。 MAX+PLUS IIのバージョン9.1以降のソフトウェアでは、このSameFrameピ ン配置機能を使用したPCBのデザインがサポートされており、現在および将 来使用するデバイスを指定することができます。MAX+PLUS IIソフトウェ アはこのピン・マイグレーションの利点を活用できるボード・レイアウト になるピン配置を生成します（図15を参照）。 Page 26 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 図15 SameFrameピン配置の例 256ピンFineLine BGA用に 設計されたプリント基板 100-Pin FineLine BGA 256-Pin FineLine BGA 100ピンFineLine BGAパッケージ （I/O数またはロジックが減少した場合） 256ピンFineLine BGAパッケージ （I/O数またはロジックが増加した場合） 表６は、SameFrameピン配置機能をサポートしているFLEX 6000Aデバイス を示したものです。 表６ SameFrameピン配置機能をサポートしているFLEX 6000A デバイス名 100-Pin FineLine BGA 256-Pin FineLine BGA EPF6016A EPF6024A 出力の コンフィギュ レーション このセクションでは、FLEX 6000のスルー・レート・コントロール、MultiVolt I/ Oインタフェース、および電源のシーケンスと活線挿抜について解説します。 スルー・レート・コントロール 各IOEの出力バッファは出力のスルー・レートを調整できる機能を持ってお り、出力バッファをロー・ノイズのモードまたは高速性能を提供するモード のいずれかに設定できます。低速のスルー・レートのモードではノイズが低 減されますが、最大6.8nsまでの追加遅延時間が発生します。高速スルー・ レートのモードはノイズに対する適切な対策が行われているシステムでス ピードがクリティカルとなる出力にのみ使用してください。スルー・レート の設定は設計の入力時にピンごとに行うことができ、すべてのピンにデフォ ルトのスルー・レートを指定することもできます。スルー・レートの設定は 出力の立ち下がりエッジのみに影響を与えます。 Altera Corporation Page 27 FLEX 6000 Programmable Logic Device Family Data Sheet MultiVolt I/Oインタフェース FLEX 6000デバイスのアーキテクチャは、MultiVolt I/Oインタフェース機能 をサポートしており、電源電圧の異なるシステム間のインタフェースを可 能にしています。EPF6016に対しては、3.3Vまたは5.0VのI/Oピン動作を指 定することができます。このデバイスは、内部動作用と入力バッファ用の VCCピン（VCCINT）、I/O出力ドライバ用のVCCピン（VCCIO）を持ってい ます。 5.0V動作のFLEX 6000デバイスのVCCINTピンには、常に5.0Vの電源を供給 する必要があります。VCCINTが5.0Vで入力電圧がTTLレベルとなっている場 合は、3.3Vおよび5.0Vの入力と互換性があります。 5.0VのFLEX 6000デバイスのVCCIOピンは、必要な出力レベルに応じて3.3V または5.0Vのいずれかの電源に接続することができます。VCCIOピンを 5.0Vの電源に接続した場合、出力レベルは5.0Vシステムと互換性を持つよう になります。VCCIOピンを3.3Vの電源に接続した場合は、出力のHighレベ ルが3.3Vとなり、3.3Vまたは5.0Vのシステムと互換性を持つようになりま す。VCCIOが4.75V未満となるデバイスの動作では、tOD1の替わりにtOD2のタ イミング遅延が発生します。 また、3.3VのFLEX 6000デバイスのVCCINTピンは必ず3.3Vに接続する必要 があります。また、3.3V動作のFLEX 6000AデバイスでVCCIOピンを2.5Vの 電源に接続した場合は、2.5V、3.3V、5.0Vの各システムとインタフェースす ることができます。また、デバイスの出力ピンは2.5Vのシステムをドライ ブすることができ、入力ピンを2.5V、3.3V、5.0Vの各システムからドライブ することができます。VCCIOピンを3.3Vの電源に接続した場合の出力は、 3.3Vまたは5.0Vのシステムをドライブできます。なお、100ピンTQFP、及 びFineLine BGAパッケージでは、MultiVolt I/Oの機能がサポートされてい ません。 表７はMultiVolt I/O機能をサポートしているFLEX 6000デバイスを示したも のです。 表７ MultiVolt I/O機能をサポートしているFLEX 6000デバイス VCCINT (V) VCCIO (V) 3.3 2.5 3.3 3.3 5.0 3.3 5.0 5.0 入力信号(V) 2.5 3.3 出力信号(V) 5.0 2.5 3.3 5.0 (1) 注： (1) VCCIO=3.3Vに設定された場合、FLEX 6000は3.3Vの入力電圧に対応している2.5Vデバイスをドライブ することができます。 Page 28 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet FLEX 6000デバイスのオープン・ドレイン出力ピン（抵抗で5.0V電源にプル アップ）は、3.5VのVIHを必要とする5.0VのCMOS入力ピンをドライブする ことができます。オープン・ドレイン・ピンがアクティブになると、このピ ンはLowレベルをドライブします。また、このピンがインアクティブになっ た場合は、このピンと接続された配線パターンが抵抗によって5.0Vにプル アップされます。オープン・ドレイン・ピンはLowまたはトライ・ステート をドライブし、Highレベルをドライブすることはありません。このときの 立ち上がり時間はプルアップ抵抗と負荷インピーダンスの値によって異なり ます。プルアップ抵抗の値を選択するときは、IOLの規格を考慮する必要が あります。 5.0VのFLEX 6000デバイスで、VCCIOが3.3Vまたは5.0V（抵抗で5.0V電源に プルアップ）に設定されている場合は、出力ピンから5.0VのCMOS入力ピン をドライブすることができます。この場合は、ピンの電圧が3.3Vを超える と、プルアップされたトランジスタがOFFになります。したがって、このピ ンはオープン・ドレインとはなりません。 電源のシーケンスと活線挿抜 FLEX 6000デバイスは複数の電源電圧がある環境でも使用されることがある ため、可能性のあるあらゆる電源の投入シーケンスにも対応できるように設 計されています。VCCIOとVCCINTのパターンには、任意の順番で電源を供給 することができます。 FLEX 6000デバイスには、ダメージを与えることなく電源の投入前または投 入時に入力信号を与えることができます。 また、FLEX 6000デバイスが電源 の投入時に信号を外部にドライブすることはありません。FLEX 6000デバイ スは動作条件に達すると、ユーザの規定した動作を行います。 IEEE Std. 1149.1(JTAG) バウンダリ・ スキャンの サポート すべてのFLEX 6000デバイスはIEEE Std. 1149.1-1990 の規格に準拠した JTAG BST回路を内蔵しています。表８はFLEX 6000デバイスでサポートさ れているJTAG命令を示したものです。JTAG BSTはコンフィギュレーション の前か後で実行できますが、コンフィギュレーションの期間中には実行でき ません。 表８ FLEX 6000のJTAG命令 JTAG命令 内 容 SAMPLE/PRELOAD 動作中のデバイスのピンから信号を取り込んでテストすることができる。また、最初のデータ・ パターンをデバイス・ピンに出力させることができる。 EXTEST 出力ピンにテスト・パターンを強制的に与え、入力ピンのデータを取り込んでテスト結果を比較 することによって、外部回路との接続とボードレベルの配線がテストできる。 BYPASS TDI ピンとTDOピンの間に１ビットのバイパス・レジスタを配置することによって、デバイスに 通常の動作をさせながらBSTデータが指定されたデバイスをバイパスして隣接したデバイスに同 期転送されるようにすることができる。 Altera Corporation Page 29 FLEX 6000 Programmable Logic Device Family Data Sheet FLEX 6000デバイスのインストラクション・レジスタの長さは、３ビットで す。表９は各FLEX 6000デバイスのバウンダリ・スキャン・レジスタの長さ を示したものです。 表９ FLEX 6000デバイスのバウンダリ・スキャン・レジスタの長さ デバイス名 バウンダリ・スキャン・レジスタの長さ EPF6010A 522 EPF6016 621 EPF6016A 522 EPF6024A 681 FLEX 6000デバイスのJTAGピンには、弱いプルアップ抵抗が内蔵されてい ます。 JTAGの動作に関する詳細については、当社発行のアプリケーション・ノー ト、AN 39「IEEE 1149.1 (JTAG) Boundary-Scan Testing in Altera Devices」を 参照してください。 図16はJTAG信号に対するタイミングの規格を示したものです。 図16 JTAG信号の波形 TMS TDI t JCP t JCH t JCL t JPSU t JPH TCK tJPZX t JPXZ t JPCO TDO tJSSU tJSH キャプチャ される信号 tJSZX tJSCO tJSXZ ドライブ される信号 Page 30 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表10はFLEX 6000デバイスのJTAG信号に関連したタイミング・パラメータ とその値を示したものです。 表10 JTAGのタイミング・パラメータと値 シンボル デバイスの テスト パラメータ 最小 単位 tJCP TCKクロックの期間 100 ns tJCH TCKのHigh時間 50 ns tJCL TCKのLow時間 50 ns tJPSU JTAGポートのセットアップ・タイム 20 ns tJPH JTAGポートのホールド・タイム 45 tJPCO JTAGポートの「Clock-to-Output」遅延 25 ns tJPZX JTAGポートのハイ・インピーダンスから有効 出力まで 25 ns tJPXZ JTAGポートの有効出力からハイ・インピーダ ンスまで 25 ns tJSSU キャプチャ・レジスタのセットアップ・タイム 20 tJSH キャプチャ・レジスタのホールド・タイム 45 tJSCO アップデート・レジスタの「Clock-toOutput」遅延 35 ns tJSZX アップデート・レジスタのハイ・インピーダ ンスから有効出力まで 35 ns tJSXZ アップデート・レジスタの有効出力からハ イ・インピーダンスまで 35 ns ns ns ns FLEX 6000の各デバイスには完全な機能テストが実施されており、その動作 が保証されています。コンフィギュレーションされる各SRAMビットとすべ ての論理機能は完全にテストされ、100%のコンフィギュレーションが保証 されています。FLEX 6000デバイスのACテストは、図17に等価な条件で行 われています。デバイスのコンフィギュレーションとテストには、生産フ ローの中のあらゆる工程で複数のテスト・パターンが使用されています。 図17 FLEX 6000のACテスト条件 電源のトランジェントがAC特性の測定に 影響を及ぼすことがあります。正確な測定 を行うため、複数の出力を同時に変化させ ることは避けてください。スレッショルド のテストはACの測定条件では行わないで ください。デバイスの出力が負荷のキャパ シタンスをディスチャージするときに、大 振幅で高速なグランド電流のトランジェン トが発生し、これらのトランジェントがグ ランド・ピンとテスト・システムのグラン ドとの間に存在する寄生インダクタンスに 流れると、ノイズ・マージンが著しく低下 します。（ ）内の数値は3.3Vデバイスま たは3.3V出力の場合のものです。また、 [ ]内の数値は2.5Vデバイスまたは2.5V出 力に対するものです。 Altera Corporation 最大 464 Ω (703 Ω) [521 Ω] デバイス出力 250 Ω (8.06 kΩ) [481 Ω] VCC テスト・ システムへ C1（治具のキャパ シタンスを含む） デバイス入力の 立ち上がりと立ち 下がり時間は ３ns未満 Page 31 FLEX 6000 Programmable Logic Device Family Data Sheet 動作条件 表11から表18は、5.0Vおよび3.3V動作のFLEX 6000デバイスの絶対最大定 格、推奨動作条件、DC特性、キャパシタンスを示したものです。 表 11 FLEX 6000、5.0V デバイスの絶対最大定格 注(1) シンボル パラメータ 条件 最小 最大 単位 VCC 供給電圧 –2.0 7.0 VI DC 入力電圧 –2.0 7.0 V IOUT DC 出力電流（ピンあたり） –25 25 mA TSTG 保存温度 バイアスなし –65 150 ℃ TAMB 周囲温度 バイアス時 –65 135 ℃ TJ 接合温度 PQFP、TQFP、BGA パッケージ 135 ℃ GND に対して (2) V 表 12 FLEX 6000、5.0V デバイスの推奨動作条件 シンボル VCCINT パラメータ 内部ロジックと入力バッファ用 条件 最小 最大 単位 (3) 、(4) 4.75 (4.50) 5.25 (5.50) V (3) 、(4) 4.75 (4.50) 5.25 (5.50) V (3) 、(4) 3.00 (3.00) 3.60 (3.60) V V 供給電圧 VCCIO 5.0V 動作時の出力バッファ用 供給電圧 3.3V 動作時の出力バッファ用 供給電圧 VI 入力電圧 –0.5 VCCINT ＋ 0.5 VO 出力電圧 0 VCCIO V TJ 動作接合温度 一般用 0 85 ℃ 工業用 –40 100 ℃ tR 入力立ち上がり時間 40 ns tF 入力立ち下がり時間 40 ns Page 32 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表 13 FLEX 6000、5.0V デバイスの DC 特性 注(5)、(6) シンボル パラメータ 条件 最小 標準 最大 単位 VIH High レベル入力電圧 2.0 VCCINT + 0.5 V VIL Low レベル入力電圧 –0.5 0.8 V VOH 5.0V High レベル IOH = –8mA DC, VCCIO = 4.75V TTL 出力電圧 (7) 3.3V High レベル IOH = –8mA DC, VCCIO = 3.00V TTL 出力電圧 (7) 3.3V High レベル IOH = –0.1mA DC, V CCIO = 3.00V CMOS 出力電圧 (7) 5.0V Low レベル IOL = 8mA DC, V CCIO = 4.75V TTL 出力電圧 (8) 3.3V Low レベル IOL = 8mA DC, V CCIO = 3.00V TTL 出力電圧 (8) 3.3V Low レベル IOL = 0.1mA DC, V CCIO = 3.00V CMOS 出力電圧 (8) II 入力ピンのリーク電流 VI = VCC or ground IOZ トライ・ステート時の VO = V CC or ground VOL 2.4 V 2.4 V VCCIO − 0.2 V 0.45 V 0.45 V 0.2 V –10 10 µA –40 40 µA 5 mA 最大 単位 I/O ピン・リーク電流 ICC0 VCC 供給電流（スタンバイ時） VI = GND、無負荷 0.5 表 14 FLEX 6000、5.0V デバイスのキャパシタンス 注(9) シンボル パラメータ 条件 最小 CIN I/O ピンの入力キャパシタンス VIN = 0V，f = 1.0MHz 8 pF CINCLK 専用入力ピンの入力キャパシタンス VIN = 0V，f = 1.0MHz 12 pF COUT 出力キャパシタンス VOUT = 0V，f = 1.0MHz 8 pF 表中の注： (1) 絶対最大定格については、「Operating Requirements for Altera Devices」（日本語版「 アルテラ・デバイス使用上の注意」）を参照してくだ さい。 (2) 最低DC入力電圧は−0.3Vです。入力電流が100mA以下で20ns以下の幅であれば、過渡状態の期間に入力が−2.0Vまでアンダシュート、ま たは7.0Vまでオーバシュートしても構いません。 (3) カッコ内の数値は工業用温度範囲の製品の場合です。 (4) VCCの立ち上がりは最大100msです。VCCの立ち上りは単調増加しなければなりません。 (5) 標準値はTA=25℃、VCC=5.0Vの条件のときのものです。 (6) これらの値は32ページに記載されている「5.0Vデバイスの推奨動作条件」をベースに規定されています。 (7) IOHのパラメータはHighレベルTTLまたはCMOS出力電流として参照されます。 (8) IOLのパラメータはLowレベルTTLまたはCMOS出力電流として参照されます。 このパラメータは出力ピンと同じようにオープン・ドレイ ン・ピンにも適用されます。 (9) キャパシタンスはサンプル・テストのみです。 Altera Corporation Page 33 FLEX 6000 Programmable Logic Device Family Data Sheet 表 15 FLEX 6000、3.3V デバイスの絶対最大定格 注(1) シンボル パラメータ 条件 最小 最大 単位 V VCC 供給電圧 –0.5 4.6 VI DC 入力電圧 –2.0 5.75 V IOUT DC 出力電流（ピンあたり） –25 25 mA TSTG 保存温度 バイアスなし –65 150 ℃ TAMB 周囲温度 バイアス時 –65 135 ℃ TJ 接合温度 PQFP、PLCC、BGA パッケージ 135 ℃ GND に対して (2) 表 16 FLEX 6000、3.3V デバイスの推奨動作条件 シンボル VCCINT パラメータ 内部ロジックと入力バッファ用 最小 最大 単位 (3) 、(4) 条件 3.00 (3.00) 3.60 (3.60) V (3) 、(4) 3.00 (3.00) 3.60 (3.60) V (3) 、(4) 2.30 (2.30) 2.70 (2.70) V V 供給電圧 VCCIO 3.3V 動作時の出力バッファ用 供給電圧 2.5V 動作時の出力バッファ用 供給電圧 VI 入力電圧 –0.5 5.75 VO 出力電圧 0 VCCIO V TJ 動作接合温度 一般用 0 85 ℃ 工業用 –40 100 ℃ tR 入力立ち上がり時間 40 ns tF 入力立ち下がり時間 40 ns Page 34 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表 17 FLEX 6000、3.3V デバイスの DC 特性 注(5)、(6) シンボル パラメータ 条件 最小 標準 最大 単位 VIH High レベル入力電圧 1.7 5.75 V VIL Low レベル入力電圧 –0.5 0.8 V VOH 3.3V High レベル IOH = –8mA DC, VCCIO = 3.00V (7) 2.4 V IOH = –0.1mA DC, VCCIO =3.00V (7) VCCIO − 0.2 V IOH = –100mA DC, V CCIO = 2.30V (7) 2.1 V IOH = –1mA DC, VCCIO = 2.30V (7) 2.0 V IOH = –2mA DC, VCCIO = 2.30V (7) 1.7 TTL 出力電圧 3.3V High レベル CMOS 出力電圧 2.5V High レベル出力電圧 VOL 3.3V Low レベル V IOL = 8mA DC, V CCIO = 3.00V (8) 0.45 V IOL = 0.1mA DC, V CCIO = 3.00V (8) 0.2 V IOL = 100mA DC, VCCIO= 2.30V (8) 0.2 V IOL = 1mA DC, VCCIO= 2.30V (8) 0.4 V IOL = 2mA DC, VCCIO= 2.30V (8) 0.7 V TTL 出力電圧 3.3V Low レベル CMOS 出力電圧 2.5V Low レベル出力電圧 II 入力ピンのリーク電流 VI = 5.3V to ground –10 10 µA IOZ トライ・ステート時の VO = 5.3V to ground –10 10 µA 5 mA 最大 単位 I/O ピン・リーク電流 ICC0 VCC 供給電流（スタンバイ時） VI = GND、無負荷 0.5 表 18 FLEX 6000、3.3V デバイスのキャパシタンス 注(9) シンボル パラメータ 条件 最小 CIN I/O ピンの入力キャパシタンス VIN = 0V, f = 1.0MHz 8 pF CINCLK 専用入力ピンの入力キャパシタンス VIN = 0V, f = 1.0MHz 12 pF COUT 出力キャパシタンス VOUT = 0V, f = 1.0MHz 8 pF 表中の注： (1) 絶対最大定格については、「Operating Requirements for Altera Devices」（日本語版「アルテラ・デバイス使用上の注意」）を参照してくださ い。 (2) 最低DC入力電圧は−0.5Vです。入力電流が100mA以下で20ns以下の幅であれば、過渡状態の期間に入力が−2.0Vまでアンダシュート、また は5.75Vまでオーバシュートしても構いません。 (3) カッコ内の数値は工業用温度範囲の製品の場合です。 (4) VCCの立ち上がりは最大100msです。VCCは単調増加しなければなりません。 (5) 標準値はTA=25℃、VCC=3.3Vの条件のときのものです。 (6) これらの値は34ページに記載されている表16 をベースに規定されています。 (7) IOHのパラメータはHighレベルTTLまたはCMOS出力電流として参照されます。 (8) IOLのパラメータはLowレベルTTLまたはCMOS出力電流として参照されます。 このパラメータは出力ピンと同じようにオープン・ドレイ ン・ピンにも適用されます。 (9) キャパシタンスはサンプル・テストのみです。 Altera Corporation Page 35 FLEX 6000 Programmable Logic Device Family Data Sheet 図18は、5.0Vおよび3.3V動作のFLEX 6000デバイスのVCCIOを5.0V、3.3V、お よび2.5Vに接続したときの標準的な出力ドライブ特性を示したものです。 EPF6016で VCCIO=5.0Vに し た 場 合 は 、 出 力 ド ラ イ バ が PCI Local Bus Specification, Revision 2.2 の5.0V仕様に準拠します。また、EPF6010Aと EPF6016Aで V CCIO=3.3Vに し た 場 合 は 、 出 力 ド ラ イ バ が PCI Local Bus Specification, Revision 2.2 の3.3V仕様に準拠します。 図18 出力ドライブ特性 EPF6010A EPF6016A EPF6010A EPF6016A VCCINT = 3.3 V VCCIO = 3.3 V 100 VCCINT = 3.3 V VCCIO = 2.5 V 100 室温 標準出力電流 IO(mA) 室温 75 IOL 標準出力電流 IO(mA) 50 75 IOL 50 IOH IOH 25 25 1 2 3 4 5 1 VO 出力電圧 (V) 2 EPF6016 4 5 EPF6016 150 150 IOL IOL 120 120 90 90 標準出力電流 IO(mA) 室温 60 室温 60 30 IOH 30 2 VCCINT = 5.0 V VCCIO = 3.3 V 標準出力電流 IO(mA) VCCINT = 5.0 V VCCIO = 5.0 V 1 IOH 3 4 1 5 2 3 3.3 4 5 VO 出力電圧 (V) VO 出力電圧 (V) EPF6024A EPF6024A 100 100 VCCINT = 3.3 V VCCIO = 3.3 V 室温 75 VCCINT = 3.3 V VCCIO = 2.5 V 室温 75 標準出力電流 IO(mA) 標準出力電流 IO(mA) IOL 50 IOL 50 25 25 IOH 1 2 3 VO 出力電圧 (V) Page 36 3 VO 出力電圧 (V) IOH 4 5 1 2 3 4 5 VO 出力電圧 (V) Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet タイミング・ モデル FLEX 6000デバイスでは、連続した高性能な配線リソースとなっている FastTrackインタコネクトによって、予測可能な性能と正確なシミュレー ションとタイミング解析が保証されています。この性能が予測可能な点は、 分割された配線方式を使用しているために性能の予測が不可能となるFPGA と大きく異なる点です。 デバイスの性能はソースからインタコネクトを通ってディスティネーション に至る信号パスをトレースすることによって、推定することができます。例 えば、同じロウに配置されている２つのLE間におけるレジスタの性能は下 記のパラメータを加えることによって計算することができます。 ■ ■ ■ ■ LEレジスタの「Clock-to-Output」遅延（tCO + tREG_TO_OUT） 配線遅延（tROW + tLOCAL） LEのルック・アップ・テーブル遅延（tDATA_TO_REG） LEレジスタのセットアップ・タイム（tSU） 配線の遅延時間はソースとディスティネーションとなるLEの位置に依存し ます。さらに複雑なレジスタのパスでは、ソースとディスティネーションと なるLE間に複数のLEによる組み合わせ回路が構成されることもあります。 タイミング・シミュレーションと遅延時間の予測には、MAX+PLUS II のシ ミュレータとタイミング・アナライザ、または業界標準のEDAツールを使 用することができます。MAX+PLUS IIのシミュレータでは、論理合成前に 設計回路の正確さを評価するために行う機能シミュレーションと、0.1nsの 分解能で行われる論理合成後のタイミング・シミュレーションがサポートさ れています。また、MAX+PLUS IIのタイミング・アナライザは指定された ポイント間のタイミング・ディレイ情報を表示し、セットアップ・タイムと ホールド・タイムの解析、およびデバイス全体の性能解析を行います。 図19は、FLEX 6000デバイス内の多様なエレメント間で接続される可能性の ある配線パスを考慮したデバイス全体のタイミング・モデルを示したもので す。 Altera Corporation Page 37 FLEX 6000 Programmable Logic Device Family Data Sheet 図19 FLEX 6000のタイミング・モデル tROW 前段のLEからの キャリー・イン tLOCAL 前段のLEからの カスケード・イン tSU tH tCO tCLR tREG_TO_REG tCASC_TO_REG tCARRY_TO_REG tDATA_TO_REG tCASC_TO_OUT tCARRY_TO_OUT tDATA_TO_OUT tREG_TO_OUT tCOL tC tLD_CLR tLEGLOBAL tCARRY_TO_CARRY tREG_TO_CARRY tDATA_TO_CARRY tDIN_D tLABCARRY tCARRY_TO_CASC tCASC_TO_CASC tREG_TO_CASC tDATA_TO_CASC LE tLABCASC tDIN_C 同じLAB内の次の 次のLAB内の 同じLAB内の LEへのキャリー・ LEへのキャリー・ 次のLEへの アウト アウト カスケード・ アウト tIOE 次のLAB内の LEへのカスケード・ アウト I/O Pin tOD1 tOD2 tOD3 tXZ tZX1 tZX2 tZX3 tIN tIN_DELAY IOE Page 38 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表19から表21は、FLEX 6000の内部タイミング・マイクロパラメータです。 これらの内部タイミング・パラメータはワースト・ケースの値で表示されて います。これらのタイミング・パラメータを使用した計算結果から、デザイ ンの性能を推定することができます。ただし、デザインを確定する前に、実 際のワースト・ケースの性能をタイミング・シミュレーションやタイミング 解析の機能を使用して確認しておく必要があります。表22と表23はFLEX 6000の外部タイミング・パラメータです。 表 19 LE のタイミング・マイクロパラメータ 注(1) シンボル パラメータ tREG_TO_REG キャリー・チェイン内 LE レジスタへのフィードバックに対する LUT 遅延 tCASC_TO_REG カスケード入力からレジスタまでの遅延 tCARRY_TO_REG キャリー入力からレジスタまでの遅延 tDATA_TO_REG LE のデータ入力からレジスタまでの遅延 tCASC_TO_OUT カスケード入力から LE 出力までの遅延 tCARRY_TO_OUT キャリー入力から LE 出力までの遅延 tDATA_TO_OUT LE の入力から LE 出力までの遅延 tREG_TO_OUT レジスタ出力から LE 出力までの遅延 tSU LE レジスタのセットアップ・タイム；非同期クリアの挿入後の 条件 LE レジスタ・リカバリ・タイム tH LE レジスタのホールド・タイム tCO LE レジスタの「Clock-to-Output」遅延 tCLR LE レジスタのクリア遅延 tC LE レジスタのコントロール信号遅延 tLD_CLR カウンタ・モードにおける同期ロードまたはクリアの遅延 tCARRY_TO_CARRY キャリー・インからキャリー・アウトまでの遅延 tREG_TO_CARRY レジスタ出力からキャリー出力までの遅延 tDATA_TO_CARRY LE 入力からキャリー出力までの遅延 tCARRY_TO_CASC キャリー入力からカスケード出力までの遅延 tCASC_TO_CASC カスケード入力からカスケード出力までの遅延 tREG_TO_CASC レジスタ出力からカスケード出力までの遅延 tDATA_TO_CASC LE 入力からカスケード出力までの遅延 tCH LE レジスタのクロック High 期間 tCL LE レジスタのクロック Low 期間 Altera Corporation Page 39 FLEX 6000 Programmable Logic Device Family Data Sheet 表 20 IOE のタイミング・マイクロパラメータ 注(1) シンボル パラメータ 条件 tOD1 出力バッファとパッドの遅延、Slow Slew Rate= off、 VCCIO=VCCINT C1 = 35 pF 注(2) tOD2 出力バッファとパッドの遅延、Slow Slew Rate= off、 VCCIO=Low Voltage C1 = 35 pF 注(3) tOD3 出力バッファとパッドの遅延、Slow Slew Rate= on C1 = 35 pF 注(4) tXZ 出力バッファのディセーブル遅延 C1 = 5 pF tZX1 出力バッファのイネーブル遅延、Slow Slew Rate= off、 VCCIO=VCCINT C1 = 35 pF 注(2) tZX2 出力バッファのイネーブル遅延、Slow Slew Rate= off、 VCCIO=Low Voltage C1 = 35 pF 注(3) tZX3 IOE 出力バッファのイネーブル遅延、Slow Slew Rate= on C1 = 35 pF 注(4) tIOE 出力イネーブル・コントロール遅延 tIN 入力パッドとバッファから FastTrack インタコネクトまでの遅延 tIN_DELAY 追加遅延を ON に設定したときの入力パッドとバッファから FastTrack インタ コネクトまでの遅延 表 21 インタコネクト・タイミング・マイクロパラメータ 注(1) シンボル パラメータ 条件 tLOCAL LAB ローカル・インタコネクトの配線遅延 tROW ロウ・インタコネクトの配線遅延 注(5) tCOL カラム・インタコネクトの配線遅延 注(5) tDIN_D 専用入力から LE のデータ入力までの遅延 注(5) tDIN_C 専用入力から LE のコントロール入力までの遅延 tLEGLOBAL LE 出力を使用した内部生成グローバル信号の LE コントロール入力までの遅延 tLABCARRY LE のキャリー出力信号が異なる LAB 内の LE のキャリー・インをドライブ 注(5) したときの配線遅延 tLABCASC LE のカスケード・アウト信号が異なる LAB 内の LE のカスケード・インを ドライブしたときの配線遅延 表 22 外部リファレンス・タイミング・パラメータ シンボル パラメータ 条件 t1 テスト・パターンによるレジスタ間遅延 注(6) tDRR ４個の LE、３個所のロウ・インタコネクト、４個所のローカル・インタコ 注(7) ネクトを通る信号のレジスタ間遅延 Page 40 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表 23 外部タイミング・パラメータ シンボル パラメータ 条件 tINSU LE レジスタのグローバル・クロックに対するセットアップ・タイム 注(8) tINH LE レジスタのグローバル・クロックに対するホールド・タイム 注(8) tOUTCO FastFLEX I/O ピン使用時におけるグローバル・クロックによる LE レジ 注(8) スタの「Clock-to-Output」遅延 表中の注： (1) マイクロパラメータはアーキテクチャを構成する個別のエレメントによって発生する遅延時間であり、これらを明確に測定することはでき ません。 (2) 動作条件： 5.0VのFLEX 6000デバイスの一般用は、VCCIO=5.0V±5% 5.0VのFLEX 6000デバイスの工業用は、VCCIO=5.0V±10% 3.3VのFLEX 6000Aデバイスの一般用および工業用は、VCCIO=3.3V±10% (3) 動作条件： 5.0VのFLEX 6000デバイスの一般用および工業用は、VCCIO=3.3V±10% 3.3VのFLEX 6000Aデバイスの一般用および工業用は、 VCCIO=2.5V±0.2V (4) 動作条件：VCCIO=2.5V、3.3V、または5.0V (5) これらのパラメータの値は代表的なアプリケーションにおけるワースト・ケースの値です。各デザインの実際のワースト・ケースの性能を 決定する場合は、コンパイル完了後にタイミング・シミュレーションとタイミング解析を行う必要があります。 (6) このタイミング・パラメータは、FLEX 6000デバイスのスピード・グレードの決定に使用されているテスト・パターンによるレジスタ間の 遅延時間を示しています。このときの信号パスには、ソースとディスティネーションとなるレジスタを含め12個のLEが接続されています。 レジスタ間の接続には、長さの異なるロウとカラムのインタコネクトが使用されています。 (7) このタイミング・パラメータは参考値ですが、特性評価によりその値が保証されています。 (8) このタイミング・パラメータは、特性評価によりその値が保証されています。 Altera Corporation Page 41 FLEX 6000 Programmable Logic Device Family Data Sheet 表 24から表 28は EPF6010AとEPF6016Aのタイミング規格を示したもの です。 表 24 EPF6010A と EPF6016A の LE タイミング・マイクロパラメータ パラメータ スピード・グレード -1 最小 単位 -2 最大 最小 -3 最大 最小 最大 tREG_TO_REG 1.2 1.3 1.7 ns tCASC_TO_REG 0.9 1.0 1.2 ns tCARRY_TO_REG 0.9 1.0 1.2 ns tDATA_TO_REG 1.1 1.2 1.5 ns tCASC_TO_OUT 1.3 1.4 1.8 ns tCARRY_TO_OUT 1.6 1.8 2.3 ns tDATA_TO_OUT 1.7 2.0 2.5 ns 0.5 ns tREG_TO_OUT 0.4 tSU 0.9 tH 1.4 0.4 1.0 1.3 1.7 ns 2.1 ns tCO 0.3 0.4 0.4 ns tCLR 0.4 0.4 0.5 ns tC 1.8 2.1 2.6 ns tLD_CLR 1.8 2.1 2.6 ns tCARRY_TO_CARRY 0.1 0.1 0.1 ns tREG_TO_CARRY 1.6 1.9 2.3 ns tDATA_TO_CARRY 2.1 2.5 3.0 ns tCARRY_TO_CASC 1.0 1.1 1.4 ns tCASC_TO_CASC 0.5 0.6 0.7 ns tREG_TO_CASC 1.4 1.7 2.1 ns 1.5 ns tDATA_TO_CASC 1.1 1.2 tCH 2.5 3.0 3.5 ns tCL 2.5 3.0 3.5 ns Page 42 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表 25 EPF6010A と EPF6016A の IOE タイミング・マイクロパラメータ パラメータ スピード・グレード -1 最小 単位 -2 最大 -3 最小 最大 最小 最大 tOD1 1.9 2.2 2.7 ns tOD2 4.1 4.8 5.8 ns tOD3 5.8 6.8 8.3 ns tXZ 1.4 1.7 2.1 ns tXZ1 1.4 1.7 2.1 ns tXZ2 3.6 4.3 5.2 ns tXZ3 5.3 6.3 7.7 ns tIOE 0.5 0.6 0.7 ns tIN 3.6 4.1 5.1 ns tIN_DELAY 4.8 5.4 6.7 ns 表 26 EPF6010A と EPF6016A のインタコネクト・タイミング・マイクロパラメータ パラメータ スピード・グレード -1 最小 単位 -2 最大 -3 最小 最大 最小 最大 tLOCAL 0.7 0.7 1.0 ns tROW 2.9 3.2 3.2 ns tCOL 1.2 1.3 1.4 ns tDIN_D 5.4 5.7 6.4 ns tDIN_C 4.3 5.0 6.1 ns tLEGLOBAL 2.6 3.0 3.7 ns tLABCARRY 0.7 0.8 0.9 ns tLABCASC 1.3 1.4 1.8 ns 表 27 EPF6010A と EPF6016A の外部リファレンス・タイミング・パラメータ パラメータ デバイス スピード・グレード -1 最小 t1 単位 -2 最大 最小 -3 最大 最小 最大 EPF6010A 37.6 43.6 53.7 ns EPF6016A 38.0 44.0 54.1 ns Altera Corporation Page 43 FLEX 6000 Programmable Logic Device Family Data Sheet 表 28 EPF6010A と EPF6016A の外部タイミング・パラメータ パラメータ スピード・グレード -1 最小 単位 -2 最大 最小 -3 最大 最小 tINSU 2.1 (1) 2.4 (1) 3.3 (1) tINH 0.2 (2) 0.3 (2) 0.1 (2) tOUTCO 2.0 注: (1) (2) 7.1 2.0 8.2 最大 ns ns 2.0 10.1 ns 「Increase Input Delay」のオプションがONに設定されていると、セットアップ・タイムが長くなります。ここで表示されている値は 「Increase Input Delay」のオプションをOFFに設定したときのものです。 「Increase Input Delay」のオプションがONに設定されていると、ホールド・タイムがゼロになります。 表29から表33まではEPF6016のタイミング情報を示したものです。 表 29 EPF6016 の LE タイミング・マイクロパラメータ (1/2) パラメータ スピード・グレード -2 最小 単位 -3 最大 最小 最大 tREG_TO_REG 2.2 2.8 ns tCASC_TO_REG 0.9 1.2 ns tCARRY_TO_REG 1.6 2.1 ns tDATA_TO_REG 2.4 3.0 ns tCASC_TO_OUT 1.3 1.7 ns tCARRY_TO_OUT 2.4 3.0 ns tDATA_TO_OUT 2.7 3.4 ns 0.5 ns tREG_TO_OUT 0.3 tSU 1.1 tH 1.8 1.6 ns 2.3 ns tCO 0.3 0.4 ns tCLR 0.5 0.6 ns tC 1.2 1.5 ns tLD_CLR 1.2 1.5 ns tCARRY_TO_CARRY 0.2 0.4 ns tREG_TO_CARRY 0.8 1.1 ns tDATA_TO_CARRY 1.7 2.2 ns tCARRY_TO_CASC 1.7 2.2 ns tCASC_TO_CASC 0.9 1.2 ns Page 44 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表 29 EPF6016 の LE タイミング・マイクロパラメータ (2/2) パラメータ スピード・グレード -2 最小 -3 最大 tREG_TO_CASC 単位 最小 最大 1.6 tDATA_TO_CASC 1.7 2.0 ns 2.1 ns tCH 4.0 4.0 ns tCL 4.0 4.0 ns 表 30 EPF6016 の IOE タイミング・マイクロパラメータ パラメータ スピード・グレード -2 最小 単位 -3 最大 最小 最大 tOD1 2.3 2.8 ns tOD2 4.6 5.1 ns tOD3 4.7 5.2 ns tXZ 2.3 2.8 ns tZX1 2.3 2.8 ns tZX2 4.6 5.1 ns tZX3 4.7 5.2 ns tIOE 0.5 0.6 ns tIN 3.3 4.0 ns tIN_DELAY 4.6 5.6 ns Altera Corporation Page 45 FLEX 6000 Programmable Logic Device Family Data Sheet 表 31 EPF6016 のインタコネクト・タイミング・マイクロパラメータ パラメータ スピード・グレード -2 最小 単位 -3 最大 最小 最大 tLOCAL 0.8 1.0 ns tROW 2.9 3.3 ns tCOL 2.3 2.5 ns tDIN_D 4.9 6.0 ns tDIN_C 4.8 6.0 ns tLEGLOBAL 3.1 3.9 ns tLABCARRY 0.4 0.5 ns tLABCASC 0.8 1.0 ns 表 32 EPF6016 の外部リファレンス・タイミング・パラメータ パラメータ スピード・グレード -2 最小 単位 -3 最大 最小 最大 t1 53.0 65.0 ns tDRR 16.0 20.0 ns 表 33 EPF6016 の外部タイミング・パラメータ パラメータ スピード・グレード -2 最小 tINSU 3.2 tINH 0.0 tOUTCO 2.0 Page 46 単位 -3 最大 最小 最大 4.1 ns 0.0 7.9 2.0 ns 9.9 ns Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表34から表38は、EPF6024Aのタイミング規格を示したものです。 表 34 EPF6024A の LE タイミング・マイクロパラメータ パラメータ スピード・グレード -1 最小 単位 -2 最大 最小 -3 最大 最小 最大 tREG_TO_REG 1.2 1.3 1.6 ns tCASC_TO_REG 0.7 0.8 1.0 ns tCARRY_TO_REG 1.6 1.8 2.2 ns tDATA_TO_REG 1.3 1.4 1.7 ns tCASC_TO_OUT 1.2 1.3 1.6 ns tCARRY_TO_OUT 2.0 2.2 2.6 ns tDATA_TO_OUT 1.8 2.1 2.6 ns tREG_TO_OUT 0.3 0.3 0.4 ns tSU 0.9 1.0 1.2 ns tH 1.3 1.4 1.7 ns tCO 0.2 0.3 0.3 ns tCLR 0.3 0.3 0.4 ns tC 1.9 2.1 2.5 ns tLD_CLR 1.9 2.1 2.5 ns tCARRY_TO_CARRY 0.2 0.2 0.3 ns tREG_TO_CARRY 1.4 1.6 1.9 ns tDATA_TO_CARRY 1.3 1.4 1.7 ns tCARRY_TO_CASC 1.1 1.2 1.4 ns tCASC_TO_CASC 0.7 0.8 1.0 ns tREG_TO_CASC 1.4 1.6 1.9 ns tDATA_TO_CASC 1.0 1.1 1.3 ns tCH 2.5 3.0 3.5 ns tCL 2.5 3.0 3.5 ns Altera Corporation Page 47 FLEX 6000 Programmable Logic Device Family Data Sheet 表 35 EPF6024A の IOE タイミング・マイクロパラメータ パラメータ スピード・グレード -1 最小 単位 -2 最大 最小 -3 最大 最小 最大 tOD1 1.9 2.1 2.5 ns tOD2 4.0 4.4 5.3 ns tOD3 7.0 7.8 9.3 ns tXZ 4.3 4.8 5.8 ns tXZ1 4.3 4.8 5.8 ns tXZ2 6.4 7.1 8.6 ns tXZ3 9.4 10.5 12.6 ns tIOE 0.5 0.6 0.7 ns tIN 3.3 3.7 4.4 ns tIN_DELAY 5.3 5.9 7.0 ns 表 36 EPF6024A のインタコネクト・タイミング・マイクロパラメータ パラメータ スピード・グレード -1 最小 単位 -2 最大 最小 -3 最大 最小 最大 tLOCAL 0.8 0.8 1.1 ns tROW 3.0 3.1 3.3 ns tCOL 3.0 3.2 3.4 ns tDIN_D 5.4 5.6 6.2 ns tDIN_C 4.6 5.1 6.1 ns tLEGLOBAL 3.1 3.5 4.3 ns tLABCARRY 0.6 0.7 0.8 ns tLABCASC 0.3 0.3 0.4 ns 表 37 EPF6024A の外部リファレンス・タイミング・パラメータ パラメータ スピード・グレード -1 最小 t1 Page 48 単位 -2 最大 45.0 最小 -3 最大 50.0 最小 最大 60.0 ns Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表 38 EPF6024A の外部タイミング・パラメータ パラメータ スピード・グレード -1 最小 単位 -2 最大 最小 -3 最大 最小 tINSU 2.0 (1) 2.2 (1) 2.6 (1) tINH 0.2 (2) 0.2 (2) 0.3 (2) tOUTCO 2.0 7.4 2.0 8.2 2.0 最大 ns ns 9.9 ns 注： (1) 「Increase Input Delay」のオプションがONに設定されていると、セットアップ・タイムが長くなります。ここで表示されている値は 「Increase Input Delay」のオプションをOFFに設定したときのものです。 (2) 「Increase Input Delay」のオプションがONに設定されていると、ホールド・タイムがゼロになります。 消費電力 FLEX 6000デバイスの消費電力（P）は、次式によって計算できます。 P = PINT + PIO P = (ICCSTANDBY + ICCACTIVE) × VCC + PIO 標準的なICCSTANDBYの値は、このデータシートの33ページと35ページにある 「FLEX 6000デバイスのDC特性」の表の中でICC0として表示されています。 ICCACTIVEの値はスイッチング周波数とアプリケーションのロジックに依存し ます。この値は各LEが標準的に消費する電流の量をベースにしたものと なっています。PIOの値は、デバイスの出力に接続される負荷の特性とス イッチング周波数に依存しますが、アプリケーション・ノート、AN 74 「Evaluating Power for Altera Devices」(日本語版有り）のガイド・ラインを使 用して算出することができます。 ICCACTIVEの値は、次式によって計算できます。 ICCACTIVE = K × fMAX × N × togLC × µA MHz × LE この式に使用されているパラメータは下記の通りです。 fMAX = 最大動作周波数（MHz） N = FLEX 6000デバイスで使用されるロジック・セル数 togLC = 各クロックでトグルするLEのロジック・セルの平均的な比率（通 常は12.5 %） K = 表39に示されている定数 Altera Corporation Page 49 FLEX 6000 Programmable Logic Device Family Data Sheet 表 39 各 FLEX 6000 デバイスの定数、K の値 デバイス名 Kの値 EPF6010A 14 EPF6016 88 EPF6016A 14 EPF6024A 14 この計算では、無負荷時における標準的な条件でのICCが推定されます。こ の計算はデバイスの実際のパターンと周囲動作条件に影響されるため、実 際のICCの値はデバイスの動作中に測定する必要があります。 実際のデザインの状態をより的確に反映させるため、連続したインタコネ クト構造となっているFLEX 6000デバイスの消費電力の計算モデル（および 上記の計算式に使用されているKの値）は、ロジック・セルがFastTrackイン タコネクトをドライブしていることを想定したものとなっています。これ に対して、配線構造がセグメント化されているFPGAでは、すべてのロジッ ク・セルが１本の短い配線セグメントのみをドライブしている状態が想定 されています。このような想定では、セグメント化されたインタコネクト 構造となっているFPGAのデザインの消費電力を実際に測定した値とは異な る不正確な結果がもたらされる可能性があります。 図20は、EPF6010A、EPF6016、EPF6016A、EPF6024Aの各デバイスにおけ る動作周波数に対する標準的な供給電流の特性を示したものです。 Page 50 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 図20 動作周波数対 ICCACTIVE 特性 EPF6010A EPF6016 1000 200 800 ICC 供給電流 (mA) 150 ICC 供給電流 (mA) 100 600 400 50 200 0 50 0 100 動作周波数（MHz) 30 60 動作周波数（MHz) EPF6016A EPF6024A 250 400 200 300 ICC 供給電流 (mA) ICC 供給電流 200 (mA) 150 100 100 50 0 50 動作周波数（MHz) コンフィギュ レーションと 動作 100 0 50 100 動作周波数（MHz) FLEX 6000のアーキテクチャは、デザインをボード上のデバイスへロードす るコンフィギュレーション動作を複数のモードでサポートしています。この セクションではデバイスの動作モードとサポートされているデバイスのコン フィギュレーション・モードについて簡単に説明します。 FLEX 6000デバイスのコンフィギュレーションに使用される回路例、タイミ ング図、コンフィギュレーションのオプション、ピン名、タイミング・パラ メ ー タ な ど の 詳 細 に つ い て は ア プ リ ケ ー シ ョ ン ・ ノ ー ト 、 AN 87 「 Configuring FLEX 6000 Devices」（日本語版「FLEX 6000デバイスのコン フィギュレーション」）を参照してください。 Altera Corporation Page 51 FLEX 6000 Programmable Logic Device Family Data Sheet 動作モード FLEX 6000のアーキテクチャはコンフィギュレーション・エレメントにSRAMテ クノロジを使用しているため、デバイスに電源を投入して動作を開始させるとき にコンフィギュレーション・データをSRAMのセルにロードする必要がありま す。SRAMのプログラミング・データをデバイスにロードするプロセスは、コン フィギュレーションと呼ばれます。デバイスはコンフィギュレーションの完了直 後にイニシャライズの動作に入り、レジスタをリセットし、I/Oピンをイネーブ ルにしてロジック・デバイスとしての動作を開始します。I/Oピンは、電源投入 時およびコンフィギュレーションの実行前と実行中にトライ・ステートとなりま す。このコンフィギュレーションとイニシャライズのプロセスは「コマンド・ モード」と呼ばれ、通常のデバイス動作は「ユーザ・モード」と呼ばれます。 FLEX 6000デバイスはSRAMのコンフィギュレーション・エレメントを使用し ているため、デバイスに新しいデータを再ロードすることによってイン・ サーキットでのリコンフィギュレーションを行うことができます。指定され たピンを使ってデバイスを強制的にコマンド・モードにし、別のプログラミ ング・データのロード後にデバイスを再イニシャライズしてユーザ・モード に復帰させることによって、リアル・タイムのリコンフィギュレーションを 行うことができます。リコンフィギュレーションのプロセスは100ms以内で 完了するため、システム全体をダイナミックにリコンフィギュレーションす ることができます。新しいコンフィギュレーション・データのファイルを配 付することによってフィールドでのアップグレードを行うこともできます。 コンフィギュレーション・モード FLEX 6000デバイスのコンフィギュレーション・データは、３種類のコンフィ ギュレーション・モードのいずれかでデバイスへロードすることができ、ター ゲットとなるアプリケーションに応じて最も適切なモードを選択することがで きます。FLEX 6000デバイスのコンフィギュレーションのコントロールには EPC2、EPC1、またはEPC1441のコンフィギュレーション・デバイスやインテ リジェント・コントローラを使用することができ、システム電源の投入時にデ バイスを自動的にコンフィギュレーションすることができます。 複数のFLEX 6000デバイスのコンフィギュレーションも、各デバイスのコン フィギュレーション・イネーブル入力（nCE）とコンフィギュレーション・ イネーブル出力（nCEO）のピンを接続することにより、３種類のモードの いずれかで行うことができます。 表40は、各コンフィギュレーション・モードのデータ・ソースを示したものです。 表40 コンフィギュレーションのモード モード名 データ・ソース コンフィギュレーション・デバイス EPC2、EPC1またはEPC1441 コンフィギュレーション・デバイス パッシブ・シリアル（PS） BitBlasterTM、ByteBlasterTM、ByteBlasterMVTM、MasterBlasterTM の各ダウンロード・ケーブル、またはシリアル・データ・ソース (1) パッシブ・シリアル非同期型 (PSA） BitBlaster、ByteBlaster、ByteBlasterMV、MasterBlaster の各 ダウンロード・ケーブル、またはシリアル・データ・ソース (1) 注： (1) ByteBlasterケーブルは製造中止となり、2.5V、3.3V、および5.0Vデバイスをプログラムまたはコンフィ ギュレーションできるByteBlasterMVケーブルで代替されています。 Page 52 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表41と表42は、FLEX 6000デバイスの各パッケージにおけるピンの名称とピ ン番号を示したものです。 デバイス・ ピン配置 表 41 FLEX 6000 デバイスのピン配置 注(1)、(2) ピン名 100-Pin TQFP EPF6010A 100-Pin TQFP EPF6016A 100-Pin FineLine BGA EPF6016A 144-Pin TQFP EPF6010A 144-Pin TQFP EPF6016 EPF6016A EPF6024A MSEL (3) 22 22 H2 33 33 nSTATUS (3) 39 39 G5 56 56 nCONFIG (3) 36 36 K5 53 53 DCLK (3) 89 89 D6 128 128 CONF_DONE (3) 72 72 C9 105 105 INIT_DONE (4) 64 64 E10 94 94 nCE (3) 4 4 C2 4 4 nCEO (5) 49 49 K9 70 70 nWS (5) 81 81 C7 117 117 nRS (5) 83 83 A7 120 120 nCS (5) 77 77 A9 111 111 CS (5) 78 78 C8 114 114 RDYnBUSY (5) 67 67 D10 97 97 CLKUSR 69 (3) 69 (5) C10 100 (3) 100 (5) DATA (3) 、(6) 86 86 A6 125 125 TDI (7) 10 10 D2 13 13 TDO (7) 51 51 K10 73 73 TCK 23 (3) 23 (7)、(8) G3 34 (3) 34 (7) 、(8) TMS 18 (3) 18 (7) G2 27 (3) 27 (7) Dedicated Inputs 12, 13, 62, 63 12, 13, 62, 63 E1, E2, F9, F10 17, 20, 89, 92 17, 20, 89, 92 DEV_CLRn (4) 91 91 B5 130 130 DEV_OE (4) 85 85 B6 123 123 VCCINT 6, 21, 38, 54, 71, 88 6, 21, 38, 54, 71, 88 D7, E4, E5, F6, F7, G4 6, 31, 77, 103 6, 31, 77, 103 VCCIO – – – 7, 19, 32, 55, 78, 91, 104, 127 7, 19, 32, 55, 78, 91, 104, 127 GND 5, 20, 37, 53, 70, 87 5, 20, 37, 53, 70, 87 D4, E6, E7, F4, F5, G7 5, 18, 30, 54, 76, 90, 102, 126 5, 18, 30, 54, 76, 90, 102, 126 No connect (N.C.) 3, 7, 19, 52, 55, 56, 68 (9) – – 3, 8, 9, 28, 29, 74, 75, 79, 80, 98, 99, 101 (10) – トータル・ユーザ I/O ピン数 (11) 71 81 81 102 117 Altera Corporation Page 53 FLEX 6000 Programmable Logic Device Family Data Sheet 表 42 FLEX 6000 デバイスのピン配置 (1/2) 注(1)、(2) ピン名 208-Pin PQFP EPF6016 EPF6016A EPF6024A 240-Pin 256-Pin BGA 256-Pin BGA 256-Pin PQFP EPF6016 EPF6024A FineLine EPF6016 BGA EPF6024A EPF6016A 256-Pin FineLine BGA EPF6024A MSEL (3) 46 52 T3 T3 L5 L5 nSTATUS (3) 80 92 W11 W11 K8 K8 nCONFIG (3) 77 89 Y11 Y11 N8 N8 DCLK (3) 184 212 C10 C10 G9 G9 CONF_DONE (3) 150 172 E18 E18 F12 F12 INIT_DONE (4) 135 155 J19 J19 H13 H13 nCE (3) 6 9 E1 E1 F5 F5 nCEO (5) 102 117 V18 V18 N12 N12 nWS (5) 169 195 B15 B15 F10 F10 nRS (5) 174 200 C13 C13 D10 D10 nCS (5) 159 184 B17 B17 D12 D12 CS (5) 162 188 A17 A17 F11 F11 RDYnBSY (5) 140 161 G20 G20 G13 G13 CLKUSR (5) 144 166 G17 G17 F13 F13 DATA (3) 、(6) 181 209 B10 B10 D9 D9 TDI (7) 19 22 J3 J3 G5 G5 TDO (7) 107 124 T17 T17 N13 N13 TCK (7) 、(8) 47 54 V1 V1 K6 K6 TMS (7) 38 44 P3 P3 K5 K5 Dedicated Inputs 24, 28, 128, 132 28, 32, 148, 152 K19, L1, L3, L20 K19, L1, L3, L20 H4, H5, J12, J13 H4, H5, J12, J13 DEV_CLRn (4) 187 216 C9 C9 E8 E8 DEV_OE (4) 178 205 A12 A12 E9 E9 VCCINT 8, 26, 44, 111, 130, 148 11, 30, 50, 130, 150, 170 D20, F3, K20, L2, T20, U1 D20, F3, K20, L2, T20, U1 G10, H7, H8, J9, J10, K7 G10, H8, J9, J10, K7 VCCIO 9, 27, 45, 63, 79, 96, 112, 131, 149, 166, 183, 200 12, 31, 51, 72, 91, 110, 131, 151, 171, 192, 211, 230 D6, D11, D15, F4, F17, K4, L17, R4, R17, U6, U10, U15 D6, D11, D15, F4, F17, K4, L17, R4, R17, U6, U10, U15 B5, B8, C13, C16, E2, G1, J16, N16, P1, P12, R4, R8 B5, B8, C13, C16, E2, G1, J16, N16, P1, P12, R4, R8 Page 54 Altera Corporation FLEX 6000 Programmable Logic Device Family Data Sheet 表 42 FLEX 6000 デバイスのピン配置 (2/2) 注(1)、(2) ピン名 208-Pin PQFP EPF6016 EPF6016A EPF6024A 240-Pin 256-Pin BGA 256-Pin BGA 256-Pin PQFP EPF6016 EPF6024A FineLine EPF6016 BGA EPF6024A EPF6016A GND 7, 25, 43, 62, 78, 95, 110, 129, 147, 165, 182, 199 10, 29, 49, 61, 71, 90, 109, 120, 129, 149, 169, 181, 191, 210, 229, 240 A1, D4, D8, D13, D17, H4, H17, N4, N17, U4, U8, U13, U17 No connect (N.C.) – – トータル・ユーザ I/O ピン数 (11) 171 199 A1, D4, D8, D13, D17, H4, H17, N4, N17, U4, U8, U13, U17 256-Pin FineLine BGA EPF6024A A1, A16, B2, B15, G7, J7, J8, K10, P3, H9, H10, R15, T16 A1, A16, B2, B15, G7, H9, H10, J7, J8, K10, P3, R15, T16 A11, A16, – B4, C7, D12, E20, J20, T2, U12, V8, V14, W5, Y17, Y19 (12) A2, A7, A9, A10, A13, A14, B1, B3, B7, B9, B11, B16, C1, C2, C7, D2, D15, D16, E14, F2, G15, G16, H16, J1, J2, K3, L2, L16, M15, N3, N15, P11, P15, R1, R5, R6, R9, R11, R16, T1, T2, T4, T6, T10, T11, T12, T14 – 204 171 219 218 表中の注： (1) リストされていないピンは、すべてユーザI/Oピンです。 (2) FLEX 6000Aデバイスとピン配置情報と256Pin BGAとFineline BGAパッケージの情報は暫定です。 (3) このピンはコンフィギュレーションまたはJTAGの専用ピンであるため、ユーザI/Oとしては使用できません。 (4) このピンがデバイス全体のコントロール信号またはコンフィギュレーション機能に使用されていない場合は、ユーザI/Oピンとして使用で きます。 (5) このピンはコンフィギュレーションの完了後に、ユーザI/Oとして使用できます。 (6) このピンは、ユーザ・モードでトライ・ステートとなります。 (7) デバイスがJTAG BST回路を使用しないようにコンフィギュレーションされている場合は、このピンをユーザI/Oとして使用できます。 JTAG BST回路のデバイス・オプションが設定されていない場合でも、コンフィギュレーション前にJTAGテストを行うことが可能です。 (8) このピンをユーザ・モードで入力として使用する場合は、コンフィギュレーションの実行前と実行中にこのピンがトグルしないようにする 必要があります。 (9) ピン配置の互換性を維持したままでデバイスをEPF6016AT100からEPF6010AT100に変更する場合は、これらのピンをユーザI/Oピンとして 使用することはできません。 Altera Corporation Page 55 FLEX 6000 Programmable Logic Device Family Data Sheet (10) (11) (12) ピン配置の互換性を維持したままでデバイスと集積度の高い他のデバイスからEPF6010AT144に変更する場合は、これらのピンをユーザI/O ピンとして使用することはできません。 トータル・ユーザI/Oピン数には入力専用ピンとI/Oピンが含まれています。 ピン配置の互換性を維持したままでデバイスをEPF6024AB256からEPF6016B256に変更する場合は、これらのピンをユーザI/Oピンとして使 用することはできません。 このFLEX 6000プログラマブル・ロジック・デバイス・ファミリのデータ シート、ver.4.01には、以前に刊行されたバージョンから以下の変更内容が 含まれています。 更新記録 ■ ■ ■ EPF6010AとEPF6016Aデバイスの100ピンFineLine BGAパッケージに関 する情報を表41に追加 EPF6010A、EPF6016A、EPF6024Aの256ピンFineLine BGAパッケージ に関する情報を表42に追加 ドキュメント全体にわたり、スタイルおよびテキストの一部を変更 Altera、EPF6010A、EPF6016、EPF6016A、EPF6024A、FastTrack、FineLine BGA、MAX+PLUS、MAX+PLUS II、MultiVolt、MegaCore、 OptiFLEX、SameFrame、Turbo Bitは、Altera Corporationの米国および該当各国におけるtrademarkまたはservice markです。この資料に記載され ているその他の製品名などは該当各社のtrademarkです。Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Copyright 1999 Altera Corporation. All rights reserved. ® 〒163-0436 東京都新宿区西新宿2-1-1 新宿三井ビル私書箱261号 TEL. 03-3340-9480 FAX. 03-3340-9487 http://www.altera.com/japan E-mail: [email protected] 本社 AItera Corporation 101 Innovation Drive, San Jose, CA 95134 TEL : (408) 544-7000 http://www.altera.com この資料に記載された内容は予告なく変更されることがあります。最新の情報は、アルテラのwebサイト（http://www.altera.com）でご確認くださ い。この資料はアルテラが発行した英文のデータシートを日本語化したものであり、アルテラが保証する規格、仕様は英文オリジナルのものです。