AK4346VF

ASAHI KASEI
[AK4346]
AK4346
3.3V 192kHz 24-Bit 6-Channel DAC
概
要
AK4346 は+3.3V 電源で動作する 6 チャネル 24 ビット DAC です。アナログ出力はシングルエンド出力
になっており、サンプリングレートは 8kHz から 192kHz まで対応します。∆Σ変調器にはワイドダイナ
ミックレンジと低歪特性を実現するアドバンストマルチビット方式を採用しています。内蔵のポストフ
ィルタにはスイッチトキャパシタフィルタ(SCF)と 2 次のアナログ LPF を採用しており、外部フィルタ
が不要です。
特
長
サンプリング周波数: 8kHz∼192kHz
24ビット8倍ディジタルフィルタ（Slow roll-offオプション付き）
DR, S/N: 104dB
THD+N: -90dB
強ジッタ耐力 SCF内蔵
シングルエンド出力 2 次 アナログLPF 内蔵
ディジタルディエンファシス内蔵 (32kHz, 44.1kHz, 48kHz 対応)
ゼロ検出機能
チャネル独立ディジタルATT (リニア256ステップ) 内蔵
シリアルµP I/F: 3線シリアル, I2Cバス
オーディオI/Fフォーマット: 前詰め, 後詰め (16/20/24bit), I2S, TDM
マスタクロック: 256fs, 384fs, 512fs, 768fs or 1152fs（通常速モード）
128fs, 192fs, 256fs or 384fs（2倍速モード）
128fs or 192fs（4倍速モード）
電源電圧: 2.7∼3.6V
動作温度: Ta = −20 ∼ 85°C (EF), −40 ∼ 85°C (VF)
30pin VSOPパッケージ
AK4348ピン互換
DZF
Audio
I/F
LOUT1
LPF
SCF
DAC
DATT
ROUT1
LPF
SCF
DAC
DATT
LOUT2
LPF
SCF
DAC
DATT
ROUT2
LPF
SCF
DAC
DATT
LOUT3
LPF
SCF
DAC
DATT
ROUT3
LPF
SCF
DAC
DATT
MCLK
LRCK
BICK
SDTI1
SDTI2
SDTI3
PCM
Control
Register
3-wire
or I2C
AK4346
MS0531-J-00
2006/7
-1-
ASAHI KASEI
[AK4346]
オーダリングガイド
AK4346EF
AK4346VF
AKD4346
-20∼+85°C
-40∼+85°C
評価ボード
30pin VSOP
30pin VSOP
ピン配置
MCLK
1
30
DZF1
BICK
2
29
TDM0/DZF2
SDTI1
3
28
AVDD
LRCK
4
27
AVSS
RSTB
5
26
VCOM
SMUTE/CSN/CAD0
6
25
LOUT1
ACKS/CCLK/SCL
7
24
ROUT1
DIF0/CDTI/SDA
8
23
P/S
SDTI2
9
22
LOUT2
SDTI3
10
21
ROUT2
TST1
11
20
LOUT3
DIF1
12
19
ROUT3
DEM0/CAD1
13
18
TST3
DVDD
14
17
TST2
DVSS
15
16
DEM1/I2C
AK4346
Top
View
MS0531-J-00
2006/7
-2-
ASAHI KASEI
[AK4346]
ピン／機能
No.
1
Pin Name
MCLK
I/O
I
Function
Master Clock Input
An external TTL clock should be input on this pin.
2
BICK
I
Audio Serial Data Clock
3
SDTI1
I
DAC1 Audio Serial Data Input
4
LRCK
I
L/R Clock
5
RSTB
I
Reset Mode
When at “L”, the AK4346 is in reset mode.
The AK4346 must be reset once upon power-up.
6
SMUTE
I
Soft Mute in parallel control mode
“H”: Enable, “L”: Disable
CSN
I
Chip Select in serial 3-wire mode
CAD0
I
Chip Address in serial I2C mode
7
ACKS
I
Auto Setting Mode in parallel control mode
“L”: Manual Setting Mode, “H”: Auto Setting Mode
CCLK
I
Control Data Clock in serial 3-wire control mode
SCL
Control Data Clock in serial I2C control mode
8
DIF0
I
Audio Data Interface Format in parallel control mode
CDTI
I
Control Data Input in serial 3-wire control mode
SDA
I/O
Control Data in serial I2C control mode
9
SDTI2
I
DAC2 Audio Serial Data Input
10
SDTI3
I
DAC3 Audio Serial Data Input
11
TST1
I
Test pin – connect to ground.
12
DIF1
I
Audio Data Interface Format
13
CAD1
I
Chip Address in serial control mode
DEM0
I
De-emphasis Filter Enable
14
DVDD
Digital Power Supply, +2.7∼+3.6V
15
DVSS
Digital Ground
16
I2C
I
µP I/F Mode Select in serial control mode
“L”: 3-wire Serial, “H”: I2C Bus
DEM1
I
De-emphasis Filter Enable in parallel control mode
17
TST2
Test pin – leave this pin floating.
18
TST3
Test pin – leave this pin floating.
19
ROUT3
O
DAC3 Right Channel Analog Output
20
LOUT3
O
DAC3 Left Channel Analog Output
21
ROUT2
O
DAC2 Right Channel Analog Output
22
LOUT2
O
DAC2 Left Channel Analog Output
23
P/S
I
Parallel/Serial Control Mode Select
(Internal pull-up pin)
“L”: Serial control mode, “H”: Parallel control mode
24
ROUT1
O
DAC1 Right Channel Analog Output
25
LOUT1
O
DAC1 Left Channel Analog Output
26
VCOM
O
Common Voltage, AVDD/2
Normally connected to AVSS with a 0.1µF ceramic capacitor in parallel with a
10µF electrolytic cap.
27
AVSS
Analog Ground
28
AVDD
Analog Power Supply, +2.7∼+3.6V
29
TDM0
I
TDM I/F Format Mode in parallel control mode (Internal pull-down pin)
“L”: Normal mode, “H”: TDM 256 mode
DZF2
O
Data Zero Input Detect in serial control mode
30
DZF1
O
Data Zero Input Detect
Note: All input pins except P/S and TDM0 pins should not be left floating.
MS0531-J-00
2006/7
-3-
ASAHI KASEI
[AK4346]
使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
Classification Pin Name
Analog
LOUT3-1, ROUT3-1
DZF2-1
SDTI3-1
Digital
SMUTE (Parallel control mode)
DEM0, DIF1 (Serial control mode)
Setting
Leave open.
Leave open.
Connect to DVSS.
Connect to DVDD or DVSS.
絶対最大定格
(AVSS, DVSS=0V; Note 1)
Parameter
Power Supplies
Analog
Digital
|AVSS-DVSS|
(Note 2)
Input Current (any pins except for supplies)
Analog Input Voltage
Digital Input Voltage
Ambient Operating Temperature
AK4346EF
AK4346VF
Storage Temperature
Symbol
AVDD
DVDD
∆GND
IIN
VINA
VIND
Ta
Ta
Tstg
Min
-0.3
-0.3
-0.3
-0.3
-20
-40
-65
Max
4.6
4.6
0.3
±10
AVDD+0.3
DVDD+0.3
85
85
150
Units
V
V
V
mA
V
V
°C
°C
°C
Max
3.6
3.6
Units
V
V
Note 1. 電圧はすべてグランドピンに対する値です。
Note 2. AVSSとDVSSはアナロググランドに接続して下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(AVSS, DVSS=0V; Note 1)
Parameter
Power Supplies
Analog
(Note 3)
Digital
Symbol
AVDD
DVDD
Min
2.7
2.7
Typ
3.3
3.3
Note 3. AVDDとDVDDの立ち上げシーケンスを考える必要はありません。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分
ご注意下さい。
MS0531-J-00
2006/7
-4-
ASAHI KASEI
[AK4346]
アナログ特性
(特記なき場合は、Ta = 25°C; AVDD,DVDD=3.3V; fs = 44.1kHz; BICK = 64fs;
Signal Frequency = 1kHz; 24bit Input Data; Measurement frequency = 20Hz ∼ 20kHz; RL ≥5kΩ)
Parameter
Min
Typ
Resolution
Dynamic Characteristics
(Note 4)
THD+N
fs=44.1kHz
0dBFS
-90
BW=20kHz
-60dBFS
-40
fs=96kHz
0dBFS
-86
BW=40kHz
-60dBFS
-37
fs=192kHz
0dBFS
-86
BW=40kHz
-60dBFS
-37
Dynamic Range (-60dBFS with A-weighted)
(Note 5)
96
104
S/N
(A-weighted)
(Note 6)
96
104
Interchannel Isolation (1kHz)
80
100
Interchannel Gain Mismatch
0.2
DC Accuracy
Gain Drift
100
Output Voltage
(Note 7)
2.09
2.24
Load Resistance
(Note 8)
5
Load Capacitance
Power Supplies
Power Supply Current (AVDD+DVDD)
37
Normal Operation (RSTB pin = “H”, fs≤96kHz)
44
Normal Operation (RSTB pin = “H”, fs=192kHz)
33
Reset Mode (RSTB pin = “L”)
(Note 9)
Max
24
Units
Bits
-80
-
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
0.5
2.39
25
ppm/°C
Vpp
kΩ
pF
60
66
133
mA
mA
µA
Note 4. Audio Precision (System Two)使用。測定結果は評価ボードのマニュアルを参照下さい。
Note 5. 100dB when using 16bit data.
Note 6. S/N比は入力ビット長に依存しません。
Note 7. フルスケール電圧 (0dB)。出力電圧は AVDD の電圧に比例します。
AOUT (Typ.@0dB) = 2.24Vpp×AVDD/3.3。
Note 8. AC負荷に対して。
Note 9. P/S pinを DVDDに固定し、クロック (MCLK, BICK, LRCK) を含むその他の全ディジタル入力ピン を DVSS に
固定した場合の 値です。
MS0531-J-00
2006/7
-5-
ASAHI KASEI
[AK4346]
シャープロールオフ・フィルタ特性
(Ta = 25°C; AVDD, DVDD = 2.7 ∼ 3.6V; fs = 44.1kHz; DEM = OFF; SLOW = “0”)
Parameter
Symbol
Min
Typ
Digital filter
PB
0
Passband
±0.05dB (Note 10)
22.05
-6.0dB
Stopband
(Note 10)
SB
24.1
Passband Ripple
PR
Stopband Attenuation
SA
54
Group Delay
(Note 11)
GD
19.3
Digital Filter + SCF
Frequency Response 20.0kHz Fs=44.1kHz
FR
+ 0.06/-0.10
40.0kHz Fs=96kHz
FR
+ 0.06/-0.13
80.0kHz Fs=192kHz
FR
+ 0.06/-0.51
Max
Units
20.0
-
-
kHz
kHz
kHz
dB
dB
1/fs
-
dB
dB
dB
± 0.02
Note 10. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、PB=0.4535×fs(@±0.05dB)、
SB=0.546×fs です。
Note 11. ディジタルフィルタによる演算遅延で、16/24ビットデータが入力レジスタにセットされてからア ナログ信号が
出力されるまでの時間です。
スローロールオフ・フィルタ特性
(Ta = 25°C; AVDD, DVDD = 2.7~3.6V; fs = 44.1kHz; DEM = OFF; SLOW = “1”)
Parameter
Symbol
Min
Typ
Max
Units
PB
0
39.2
18.2
8.1
-
Digital Filter
Passband
±0.04dB
-3.0dB
Stopband
Passband Ripple
Stopband Attenuation
Group Delay
(Note 12)
(Note 12)
(Note 11)
SB
PR
SA
GD
72
-
19.3
-
kHz
kHz
kHz
dB
dB
1/fs
-
+0.1/-4.3
+0.1/-3.3
+0.1/-3.7
-
dB
dB
dB
± 0.005
Digital Filter + SCF
Frequency Response
20.0kHz
40.0kHz
80.0kHz
fs=44.kHz
fs=96kHz
fs=192kHz
FR
FR
FR
Note 12. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、PB = 0.185×fs (@±0.04dB), SB =
0.888×fs.
DC特性
(Ta = 25°C; AVDD, DVDD = 2.7 ∼ 3.6V)
Parameter
High-Level Input Voltage
Low-Level Input Voltage
High-Level Output Voltage (Iout = -80µA)
Low-Level Output Voltage
(Iout = 80µA)
Input Leakage Current
(Note 13)
Symbol
VIH
VIL
VOH
VOL
Iin
Min
70%DVDD
DVDD-0.4
-
Typ
-
Max
30%DVDD
0.4
± 10
Units
V
V
V
V
µA
Note 13. P/S pin has an internal pull-up device and TDM0 pin has an internal pull-down device, nominally 100kΩ.
MS0531-J-00
2006/7
-6-
ASAHI KASEI
[AK4346]
スイッチング特性
(Ta = 25°C; AVDD, DVDD = 2.7 ∼ 3.6V; CL = 20pF)
Parameter
Symbol
fCLK
Master Clock Frequency
dCLK
Duty Cycle
LRCK Frequency
Normal Mode (TDM0= “0”, TDM1= “0”)
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
Duty Cycle
TDM256 mode (TDM0= “1”, TDM1= “0”)
Normal Speed Mode
High time
Low time
TDM128 mode (TDM0= “1”, TDM1= “1”)
Normal Speed Mode
Double Speed Mode
High time
Low time
Audio Interface Timing
BICK Period
BICK Pulse Width Low
Pulse Width High
BICK “↑” to LRCK Edge
(Note 14)
LRCK Edge to BICK “↑”
(Note 14)
SDTI Hold Time
SDTI Setup Time
Control Interface Timing (3-wire Serial mode):
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN High Time
CSN “↓” to CCLK “↑”
CCLK “↑” to CSN “↑”
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling
(Note 15)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Pulse Width of Spike Noise Suppressed by Input Filter
Capacitive load on bus
Reset Timing
RSTB Pulse Width
(Note 16)
MS0531-J-00
Min
2.048
40
Typ
11.2896
Max
36.864
60
Units
MHz
%
fsn
fsd
fsq
Duty
8
60
120
45
48
96
192
55
kHz
kHz
kHz
%
fsn
tLRH
tLRL
8
1/256fs
1/256fs
48
kHz
ns
ns
fsn
fsd
tLRH
tLRL
8
60
1/128fs
1/128fs
48
96
kHz
kHz
ns
ns
tBCK
tBCKL
tBCKH
tBLR
tLRB
tSDH
tSDS
81
30
30
20
20
10
10
ns
ns
ns
ns
ns
ns
ns
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
40
40
150
50
50
ns
ns
ns
ns
ns
ns
ns
ns
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
Cb
1.3
0.6
1.3
0.6
0.6
0
0.1
0.6
0
-
tRST
150
400
0.3
0.3
50
400
kHz
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
ns
pF
ns
2006/7
-7-
ASAHI KASEI
[AK4346]
Note 14. この規格値は LRCK のエッジと BICK の “↑” が重ならないように規定しています。
Note 15.データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。
Note 16. 電源投入時はRSTB pinを “L”にすることでリセットがかかります。
Note 17. I2CはPhilips Semiconductorsの登録商標です。
タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK=tCLKH x fCLK, tCLKL x fCLK
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tSDS
tSDH
VIH
SDTI
VIL
Audio Serial Interface Timing
MS0531-J-00
2006/7
-8-
ASAHI KASEI
[AK4346]
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
C1
CDTI
tCDH
C0
R/W
VIH
A4
VIL
WRITE Command Input Timing
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
CDTI
D3
D2
D1
VIH
D0
VIL
WRITE Data Input Timing
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
I2C Bus mode Timing
tRST
RSTB
VIL
Reset Timing
MS0531-J-00
2006/7
-9-
ASAHI KASEI
[AK4346]
機能説明
システムクロック
必要なクロックは、MCLK, LRCK, BICK です。マスタクロック (MCLK) とサンプリングクロック (LRCK) は同期する必要
はありますが位相を合わせる必要はありません。MCLK はインタポ−レーションフィルタと ∆Σ 変調器に使用されま
す。 MCLK周波数を設定する方法は内部レジスタで設定する方法 (Manual Setting Mode) とデバイス内部で自動設
定する方法 (Auto Setting Mode) の2つがあります。Manual Setting Mode (ACKS bit = “0”: Register 00H)では、DFS0/1
bit でサンプリングスピードが設定され(Table 1)、各スピードでのMCLK周波数は自動設定されます(Table 2~Table
4)。 Auto Setting Mode (ACKS bit = “1”: Default) では、サンプリングスピードとMCLK周波数は自動検出され(Table
5)、内部クロックは適切な周波数 (Table 6) に自動設定されるため、DFS0/1 bitの設定は不要です。
パラレルコントロールモード時、動作スピードをピン設定できるのはACKS pin のみです。従って、ACKS pinが “L”のと
きはNormal Speed Modeで動作し、ACKS pinが “H”のときはAuto Setting Modeで動作します。パラレルコントロールモ
ード時はDouble Speed Modeの128fsと192fsには対応しません。
動作時 (RSTB pin = “H”) は、各外部クロック (MCLK, BICK, LRCK) を止めてはいけません。これらのクロックが供給
されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性がありま
す。クロックを止める場合はリセット状態 (RSTB pin = “L”) にして下さい。電源 ON 等のリセット解除時 (RSTB = “↑”)
は MCLK が入力されるまでリセット状態です。
DFS1
DFS0
Sampling Rate (fs)
0
0
Normal Speed Mode
8kHz~48kHz
0
1
Double Speed Mode
60kHz~96kHz
1
0
Quad Speed Mode
Default
120kHz~192kHz
Table 1.サンプリングスピード (Manual Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
256fs
8.1920MHz
11.2896MHz
12.2880MHz
384fs
12.2880MHz
16.9344MHz
18.4320MHz
MCLK
512fs
16.3840MHz
22.5792MHz
24.5760MHz
768fs
24.5760MHz
33.8688MHz
36.8640MHz
1152fs
36.8640MHz
N/A
N/A
BICK
64fs
2.0480MHz
2.8224MHz
3.0720MHz
Table 2. システムクロック例 (Normal Speed Mode ＠Manual Setting Mode)
LRCK
fs
88.2kHz
96.0kHz
128fs
11.2896MHz
12.2880MHz
MCLK
192fs
256fs
16.9344MHz 22.5792MHz
18.4320MHz 24.5760MHz
384fs
33.8688MHz
36.8640MHz
BICK
64fs
5.6448MHz
6.1440MHz
Table 3. システムクロック例 (Double Speed Mode ＠Manual Setting Mode)
LRCK
fs
176.4kHz
192.0kHz
MCLK
128fs
192fs
22.5792MHz 33.8688MHz
24.5760MHz 36.8640MHz
BICK
64fs
11.2896MHz
12.2880MHz
Table 4. システムクロック例 (Quad Speed Mode ＠Manual Setting Mode)
MS0531-J-00
2006/7
- 10 -
ASAHI KASEI
[AK4346]
MCLK
1152fs
512fs
256fs
128fs
Sampling Speed
Normal (fs≤32kHz)
Normal
Double
Quad
768fs
384fs
192fs
Table 5. サンプリングスピード (Auto Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
22.5792
24.5760
192fs
33.8688
36.8640
256fs
22.5792
24.5760
-
MCLK (MHz)
384fs
512fs
16.3840
22.5792
24.5760
33.8688
36.8640
-
768fs
24.5760
33.8688
36.8640
-
1152fs
36.8640
-
Sampling
Speed
Normal
Double
Quad
Table 6. システムクロック例 (Auto Setting Mode)
MS0531-J-00
2006/7
- 11 -
ASAHI KASEI
[AK4346]
オーディオシリアルインタフェースフォーマット
パラレルコントロールモードでは８ 種類のフォーマット (Table 7) が DIF0-1, TDM0 pinで選択できます。DIF0-1, TDM0
bitの内容は無視されます。シリアルコントロールモードでは11 種類のフォーマット (Table 8) が DIF0-2, TDM0-1 bitで
選択できます。初期値は Mode 2 (24bit MSB justified format in normal mode)です。DIF1 pinの設定は無視されます。
全モードとも MSB ファースト、2’s Complementのデータフォーマットで BICK の立ち上がりでラッチされます。Mode 2
を 16/20ビットで使った場合はデータのない LSB には “0” を入力して下さい。
パラレルコントロールモード時、TDM0 pinを “H”に設定すると、オーディオI/FはTDM256モード (Table 7)に
なります。SDTI1 pinに全DAC(6ch)のデータを入力します。SDTI2-3への入力データは無視されます。BICK
は256fs固定、LRCKの “H”幅、 “L”幅は1/256fs(min)です。データフォーマットはMSBファースト、2’s
complementで、SDTI1はBICKの立ち上がりでラッチされます。
シリアルコントロールモード時、TDM0 bitを “1”、TDM1 bitを “0”に設定すると、TDM256モード(Table 8)に
なり、SDTI1 pinに全DAC(6ch)のデータを入力します。SDTI2-3への入力データは無視されます。BICKは256fs
固定、LRCKの “H”幅、 “L”幅は1/256fs(min)です。データフォーマットはMSBファースト、2’s complementで、
SDTI1はBICKの立ち上がりでラッチされます。TDM128モード(TDM0 bit = “1”, TDM1 bit = “1”,Table 8)では、
SDTI1 pinにDAC (L1,R1,L2,R2)の4chのデータ、SDTI2 pinにDAC (L3,R3)の 2chのデータを入力します。この
場合SDTI3への入力データは無視され、BICKは128fs固定です。
Mode
Normal
TDM256
TDM0
L
L
L
L
H
H
H
H
0
1
2
3
5
6
DIF1
L
L
H
H
L
L
H
H
DIF0
L
H
L
H
L
H
L
H
SDTI Format
16-bit LSB Justified
20-bit LSB Justified
24-bit MSB Justified
24-bit I2S Compatible
N/A
N/A
24-bit MSB Justified
24-bit I2S Compatible
LRCK
H/L
H/L
H/L
L/H
BICK
≥32fs
≥40fs
≥48fs
≥48fs
Figure
Figure 1
Figure 2
Figure 3
Figure 4
↑
↓
256fs
256fs
Figure 5
Figure 6
Table 7. オーディオデータフォーマット (Parallel control mode)
Mode
Normal
0
1
2
3
4
TDM256
5
6
7
TDM128
8
9
10
TDM1
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
TDM0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
DIF2
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
DIF1
0
0
1
1
0
0
0
1
1
0
0
0
1
1
0
DIF0
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
SDTI Format
16-bit LSB Justified
20-bit LSB Justified
24-bit MSB Justified
24-bit I2S Compatible
24-bit LSB Justified
N/A
N/A
24-bit MSB Justified
24-bit I2S Compatible
24-bit LSB Justified
N/A
N/A
24-bit MSB Justified
24-bit I2S Compatible
24-bit LSB Justified
LRCK
H/L
H/L
H/L
L/H
H/L
BICK
≥32fs
≥40fs
≥48fs
≥48fs
≥48fs
Figure
Figure 1
Figure 2
Figure 3
Figure 4
Figure 2
↑
↓
↑
256fs
256fs
256fs
Figure 5
Figure 6
Figure 7
↑
↓
↑
128fs
128fs
128fs
Figure 8
Figure 9
Figure 10
Table 8. オーディオデータフォーマット (Serial control mode, Default: Mode 2)
MS0531-J-00
2006/7
- 12 -
ASAHI KASEI
[AK4346]
LRCK
0
1
10
11
12
13
14
15
0
1
10
11
12
13
14
15
0
1
BICK
(32fs)
SDTI
Mode 0
15
14
6
5
1
0
14
4
15
3
2
16
1
17
0
31
15
0
14
6
5
14
1
4
3
15
2
16
1
17
0
31
15
0
14
1
BICK
(64fs)
SDTI
Mode 0
Don’t care
15
14
Don’t care
0
15
14
0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 1. Mode 0 Timing
LRCK
0
8
1
9
10
11
12
31
0
8
1
9
10
11
12
31
0
1
BICK
(64fs)
SDTI
Mode 1
Don’t care
19
0
Don’t care
19
0
Don’t care
19
0
19
0
19:MSB, 0:LSB
SDTI
Mode 4
Don’t care
23
22
21
20
23
22
20
21
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 2. Mode 1,4 Timing
LRCK
0
1
2
22
23
24
30
31
0
1
2
22
23
24
30
31
0
1
BICK
(64fs)
SDTI
23
22
1
0
Don’t care
23
22
1
0
Don’t care
23
22
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 3. Mode 2 Timing
MS0531-J-00
2006/7
- 13 -
ASAHI KASEI
[AK4346]
LRCK
0
1
2
3
24
23
31
25
0
1
2
3
23
24
25
31
0
1
BICK
(64fs)
SDTI
0
1
23 22
Don’t care
23 22
1
0
23
Don’t care
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 4. Mode 3 Timing
256 BICK
LRCK
BICK(256fs)
SDTI1(i)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
32 BICK
32 BICK
Figure 5. Mode 5 Timing
256 BICK
LRCK
BICK(256fs)
SDTI1(i)
23
0
23
0
23
0
23
0
23
0
23
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23
32 BICK
32 BICK
Figure 6. Mode 6 Timing
256 BICK
LRCK
BICK(256fs)
SDTI1(i)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0
23
32 BICK
32 BICK
Figure 7. Mode 7 Timing
MS0531-J-00
2006/7
- 14 -
ASAHI KASEI
[AK4346]
128 BICK
LRCK
BICK(128fs)
SDTI1(i)
SDTI2(i)
23 22
23 22
0
0
23 22
23 22
0
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
23 22
0
23 22
0
L3
R3
32 BICK
32 BICK
23 22
32 BICK
32 BICK
Figure 8. Mode 8 Timing
128 BICK
LRCK
BICK(128fs)
SDTI1(i)
SDTI2(i)
23 22
0
23 22
0
0
23 22
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
23
0
0
L3
R3
32 BICK
32 BICK
23
32 BICK
32 BICK
Figure 9. Mode 9 Timing
128 BICK
LRCK
BICK(128fs)
SDTI1(i)
SDTI2(i)
23 22
0
23 22
0
23 22
0
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
L3
R3
32 BICK
32 BICK
19
19
32 BICK
32 BICK
Figure 10. Mode 10 Timing
MS0531-J-00
2006/7
- 15 -
ASAHI KASEI
[AK4346]
ディエンファシスフィルタ
IIR フィルタによる 3 周波数 (32kHz, 44.1kHz, 48kHz) 対応のディエンファシスフィルタ (50/15µs 特性) を内蔵していま
す。 Double Speed Mode, Quad Speed Modeのとき、ディエンファシスフィルタは OFFです。シリアルコントロールモード
時はDEM0-1 bit の設定はDEMA-D bitで有効にされたDACのみ有効になります。パラレルコントロールモード時は
DEM0-1 pinが有効になります。
DEM1
DEM0
Mode
0
0
1
1
0
1
0
1
44.1kHz
OFF
48kHz
32kHz
Table 9. ディエンファシスコントロール (Normal Speed Mode)
出力ボリューム
AK4346はMUTEを含むリニアステップ、256 レベルのチャネル独立ディジタル出力ボリューム（ATT）を内蔵します。こ
のボリュームはDACの前段にあり入力データを0dBから-48dBまでアテネーション、またはミュートします。設定値間の
遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発生しません。1 レベル変化したときの遷移時間と256
レベル全体の遷移時間を(Table 10) に示します。減衰量はATT = 20 log10 (ATT_DATA / 255) [dB]で算出でき、
ATT_DATA = “0”のときはMUTEです。
遷移時間
Sampling Speed
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
1 Level
4LRCK
8LRCK
16LRCK
255 to 0
1020LRCK
2040LRCK
4080LRCK
Table 10. ATT遷移時間
ゼロ検出機能
入力データが8192/fsの間連続して “0”の場合、AK4346はTable 11のようなゼロ検出機能を持ちます。対応するDZF
pinが “H”になります。その後、入力データが “0”でなくなるとDZF pinが “L”になります。RSTN bitが “0”の場合、DZF
ピンが “H”になります。RSTN bitが “1”になった後、入力データが “0”でなくなるとDZF pinが4~5LRCK後に “L”になり
ます。PW1-3 bitのいずれかを “0”に設定した場合、残りのチャネルのゼロ検出を有効にするためにはPW bitを “0”に
したDACの入力データを “0”にして下さい。また、PW1-3 bitをすべて “0”に設定した場合、DZF pinが “L”固定になり
ます。DZF pinの極性はDZFB bitで反転することが可能です。パラレルコントロールモード時はゼロ検出機能は無効
になり、DZF1 pinは “L”固定です。
DZF pin
DZF1
DZF2
動作内容
0CHレジスタの “1”に設定されたDAC出力のゼロ検出フラグのAND出力です。
0DHレジスタの “1”に設定されたDAC出力のゼロ検出フラグのAND出力です。
Table 11. DZF pin動作
MS0531-J-00
2006/7
- 16 -
ASAHI KASEI
[AK4346]
ソフトミュート機能
ソフトミュートはディジタル的に実行されます。SMUTE bitを “1”にするとその時点のATT設定値からATT設定値
×ATT遷移時間(Table 10)で入力データが-∞ (“0”)までアテネーションされます。SMUTE bitを “0”にすると、-∞状態が
解除され、-∞からATT設定値×ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-∞までアテネーシ
ョンされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能
は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE
ATT Level
(1)
(1)
(3)
Attenuation
-∞
GD
(2)
GD
AOUT
DZF pin
(4)
8192/fs
注:
(1) ATT設定値×ATT遷移時間 (Table 10) 。例えば、Normal Speed Mode時、ATT設定値が “255”の場合は
1020LRCKサイクルです。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルで
0dBまで復帰します。
(4)入力データが両チャネルともに8192回連続して “0”の場合、DZF pinは “H”になります。
その後入力データが “0”でなくなると、DZF pinはすぐに “L”になります。
パラレルコントロールモード時はSMUTE pinの設定に関わらず DZF pinは “L”固定です。
Figure 11. ソフトミュート機能とゼロ検出機能 (DZFB bit = “0”)
MS0531-J-00
2006/7
- 17 -
ASAHI KASEI
[AK4346]
システムリセット
電源 ON 時には、RSTB pinに一度 “L” を入力してリセットして下さい。リセットは MCLK で解除され、その後 LRCK の
“↑” に同期して内部回路がパワーアップし、内部のタイミングが動作します。LRCK が入力されるまでリセット状態で
す。
電源ON/OFFタイミング
AK4346はRSTB pinを “L” にすることで全DACをリセットできます。このとき内部のレジスタも初期化され、アナログ出
力はVCOMになります。RSTBのエッジでクリックノイズが出力されますので、問題になる場合は、アナログ出力を外部
でミュートして下さい。
各DACは各パワーダウンビット(PW1-3 bit)を “0” にすることで独立にパワーダウンできます。この場合内部のレジスタ
は初期化されません。またアナログ出力はVCOMになります。この時クリックノイズが生じるので、問題になる場合はア
ナログ出力を外部でミュートして下さい。
Power
RSTB pin
Internal
State
DAC In
(Digital)
Normal Operation
(2)
“0”data
(2)
“0”data
GD
(1)
(3)
DAC Out
(Analog)
Reset
GD
(3)
(4)
Clock In
MCLK,LRCK,BICK
Don’t care
Don’t care
(6)
DZF1/DZF2
External
Mute
(5)
Mute ON
Mute ON
注：
(1) ディジタル入力に対してアナログ出力は群遅延 (GD) を持ちます。
(2) リセット時アナログ出力は VCOM です。
(3) RSTB信号のエッジ (“↑ ↓”) でクリックノイズが出力されます。
このノイズはデータが “0” の場合でも出力されます。
(4) リセット状態(RSTB pin = “L”)では各クロック入力(MCLK, BICK, LRCK) を止めることができます。
(5) クリックノイズ (3) が問題になる場合は、アナログ出力を外部でミュートして下さい。
(6) リセット状態(RSTB pin= “L”)では、DZF pinは “L”になります。 (DZFB bit = “0”)
Figure 12. リセットON/OFF時タイミング例
MS0531-J-00
2006/7
- 18 -
ASAHI KASEI
[AK4346]
リセット機能（RSTN bit）
RSTN bitを “0”にすると、DACの内部タイミング回路はリセットされますが、内部レジスタは初期化されません。この時
アナログ出力は VCOM 電圧になり、DZF pinは “H”になります (DZFB bit = “0”)。Figure 13にRSTN bitによるリセット
シーケンスを示します。RSTN bitを “0”にすることによりクロック停止時の異音を抑えることができます。
RSTN bit
3~4/fs (6)
2~3/fs (6)
Internal
RSTN bit
Internal
State
Normal Operation
P
D/A In
(Digital)
d
“0” data
(1)
D/A Out
(Analog)
Normal Operation
Digital Block
GD
GD
(3)
(2)
(3)
(1)
(4)
Clock In
Don’t care
MCLK,LRCK,BICK
2/fs(5)
DZF
注：
(1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(2) RSTN bit = “0”時アナログ出力はVCOM電圧です。
(3) 内部RSTN信号のエッジ(“↓ ↑”)で小さな異音が出力されます。このノイズはデータが “0”の場合でも出力され
ます。
(4) リセット状態 (RSTN bit = “0”)では各クロック入力(MCLK, BICK, LRCK)を止めることができます。
(5) DZF pinはRSTN bitの立ち下がりエッジで “H”になり、LSI内部のRSTN bitの立ち上がりエッジの2/fs後 “L”に
なります。
(6) RSTN bitを書き込んでからLSI内部のRSTN bitが変化するまでの立ち下がり時に3 ~4/fs かかります。また、立
ち上がり時に2 ~ 3/fsかります。
Figure 13. リセットタイミング例 (DZFB bit = “0”)
MS0531-J-00
2006/7
- 19 -
ASAHI KASEI
[AK4346]
レジスタコントロールインタフェース
レジスタへの書き込み方式は2種類(3線シリアル、I2Cバス)あります。I2CモードではチップアドレスはCAD0-1
pinの設定で決定されます。3線シリアルモードではCAD1 pinでチップアドレスを選択できます。RSTB pinを
“L” にすると内部レジスタ値は初期化されます。RSTN bitに “0” を書き込むと内部タイミング回路がリセッ
トされます。但し、この時レジスタの内容は初期化されません。
* AK4346はデータ読み出しはサポートしません。
* RSTB pin = “L”時、およびマスタクロックが供給されていない時は、コントロールレジスタへの書き込みはできませ
ん。
* 動作時にP/S pinでパラレル／シリアルコントロールモードを変更した場合はRSTB pinでリセットして下さい。
* シリアルコントロールモードではパラレルピンの設定は無効です。
Function
Parallel control mode
Serial control mode
O
O
O
-
O
O
O
O
O
O
O
Double sampling mode at 128/192fs
De-emphasis
SMUTE
Zero Detection
24bit LSB justified format
TDM256 mode
TDM128 mode
Table 12. 機能表 (O: 対応, -: 対応せず)
(1) 3線シリアルコントロールモード (I2C pin = “L”)
レジスタ設定は3線式シリアル I/F ピン: CSN, CCLK, CDTI で書き込みを行います。 I/F上のデータは Chip address
(2bit, C1/0, C1=CAD1, C0は“1”固定), Read/Write (1bit, “1”固定, Write only), Register address (MSB first, 5bit) と
Control data (MSB first, 8bit)で構成されます。データはCCLKの “↑” で取り込みます。データの書き込みはCSNの
“↑”で有効になります。 CCLKのクロックスピードは5MHz (max)です。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (C1=CAD1, C0=“1”)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 14. Control I/F Timing
MS0531-J-00
2006/7
- 20 -
ASAHI KASEI
[AK4346]
(2) I2Cバスコントロールモード(I2C pin = “H”)
AK4346はI2Cバスモードの高速モード(max:400kHz)に対応します。
I2Cバスモードにおけるデータ転送シーケンスはFigure 15に示されます。バス上のICへのアクセスには、最初に開始
条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、開始条件が作られま
す(Figure 19)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビットから構成され、8ビット目には
データ方向ビット(R/W)が続きます(Figure 16)。上位5ビットは “00100”固定、次の2ビットはアクセスするICを選ぶため
のアドレスビットでCAD0-1 pinにより設定されます。アドレスが一致し、R/W bitが “0”の場合、AK4346は確認応答
(Acknowledge)を生成し、Write命令が実行されます。R/W bitが “1”の場合、AK4346はスレーブ受信装置専用なの
で、非確認応答(Not Acknowledge)を生成します。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放
しなければなりません(Figure 20)。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位3ビットは “0”固定
です(Figure 17)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、MSB firstで構成されます
(Figure 18)。AK4346は、各バイトの受信を完了するたびに確認応答を生成します。データ転送は、必ずマスタが生成
する停止条件(Stop Condition)によって終了します。SCLラインが “H”の時にSDAラインを “L”から “H”にすると、停止
条件が作られます(Figure 19)。
AK4346は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を送らず更
にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレスに格納されます。アドレ
ス “0EH”を越えるデータを送ると、内部レジスタに対応するアドレスカウンタはロールオーバし、アドレス “00H”から順
に格納されます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で状態を変更
できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 21)。SCLラインが “H”の時にSDAラインを変更
するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W
Slave
Address
Sub
Address(n)
A
C
K
Data(n)
Data(n+1)
A
C
K
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 15. I2Cバスモードのデータ転送シーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A2
A1
A0
D2
D1
D0
(CAD0-1はピンにより設定)
Figure 16. 第1バイトの構成
0
0
0
A4
A3
Figure 17. 第2バイトの構成
D7
D6
D5
D4
D3
Figure 18. 第3バイト以降の構成
MS0531-J-00
2006/7
- 21 -
ASAHI KASEI
[AK4346]
SDA
SCL
S
P
start condition
stop condition
Figure 19. 開始条件と停止条件
DATA
OUTPUT BY
MASTER
not acknowledge
DATA
OUTPUT BY
SLAVE(AK4359)
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 20. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 21. I2Cバスでのビット転送
MS0531-J-00
2006/7
- 22 -
ASAHI KASEI
[AK4346]
Register Map
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
Register Name
Control 1
Control 2
Control 3
LOUT1 ATT Control
ROUT1 ATT Control
LOUT2 ATT Control
ROUT2 ATT Control
LOUT3 ATT Control
ROUT3 ATT Control
Reserved
Reserved
Invert Output Signal
DZF1 Control
DZF2 Control
DEM Control
D7
ACKS
0
0
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
1
1
INVL1
L1
L1
0
D6
TDM1
0
PW3
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
1
1
INVR1
R1
R1
0
D5
TDM0
SLOW
PW2
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
1
1
INVL2
L2
L2
0
D4
DIF2
DFS1
0
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
1
1
INVR2
R2
R2
0
D3
DIF1
DFS0
0
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
1
1
INVL3
L3
L3
DEMA
D2
DIF0
DEM1
DZFB
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
1
1
INVR3
R3
R3
DEMB
D1
PW1
DEM0
PW1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
1
1
0
0
0
DEMC
D0
RSTN
SMUTE
0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
1
1
0
0
0
0
Note: For addresses from 0FH to 1FH, data must not be written.
When RSTB pin goes to “L”, the registers are initialized to their default values.
When RSTN bit goes to “0”, the only internal timing is reset, and the registers are not initialized to their default
values. All data can be written to the registers even if PW1-3 or RSTN bit is “0”.
Register Definitions
Addr
00H
Register Name
Control 1
Default
D7
ACKS
D6
TDM1
D5
TDM0
D4
DIF2
D3
DIF1
D2
DIF0
D1
PW1
D0
RSTN
1
0
0
0
1
0
1
1
RSTN: Internal timing reset
0: Reset. All DZF pins go to “H” and any registers are not initialized.
1: Normal operation
When MCLK frequency or DFS changes, the click noise can be reduced by RSTN bit.
PW1: Power-down control (0: Power-down, 1: Power-up)
PW1: Power down control of DAC1
This bit is duplicated into D1 of 02H.
DIF2-0: Audio data interface modes (See Table 7, Table 8)
Initial: “010”, Mode 2
TDM0-1: TDM Mode Select
Mode
Normal
TDM256
TDM128
TDM1
0
0
1
TDM0
0
1
1
BICK
32fs∼
256fs fixed
128fs fixed
SDTI
1-3
1
1-2
Sampling Speed
Normal, Double, Quad Speed
Normal Speed
Normal, Double Speed
ACKS: Master Clock Frequency Auto Setting Mode Enable
0: Disable, Manual Setting Mode
1: Enable, Auto Setting Mode
Master clock frequency is detected automatically when the ACKS bit = “1”. In this case, the setting of
DFS1-0 bits is ignored. When this bit is “0”, DFS1-0 bits set the sampling speed mode.
MS0531-J-00
2006/7
- 23 -
ASAHI KASEI
Addr
01H
[AK4346]
Register Name
Control 2
Default
D7
0
0
D6
0
0
D5
SLOW
D4
DFS1
D3
DFS0
D2
DEM1
D1
DEM0
D0
SMUTE
0
0
0
0
1
0
SMUTE: Soft Mute Enable
0: Normal operation
1: DAC outputs soft-muted
DEM1-0: De-emphasis Response (See Table 9)
Initial: “01”, OFF
DFS1-0: Sampling speed control (See Table 1)
00: Normal speed
01: Double speed
10: Quad speed
When changing between Normal/Double Speed Mode and Quad Speed Mode, some click noise occurs.
SLOW: Slow Roll-off Filter Enable
0: Sharp Roll-off Filter
1: Slow Roll-off Filter
Adr
02H
Register Name
Speed & Power Down Control
Default
D7
0
0
D6
PW3
1
D5
PW2
1
D4
0
0
D3
0
0
D2
DZFB
0
D1
PW1
1
D0
0
0
PW1: Power-down control (0: Power-down, 1: Power-up)
PW1: Power down control of DAC1
This bit is duplicated into D1 of 00H.
DZFB: Inverting Enable of DZF
0: DZF goes “H” at Zero Detection
1: DZF goes “L” at Zero Detection
PW3-2: Power-down control (0: Power-down, 1: Power-up)
PW2: Power down control of DAC2
PW3: Power down control of DAC3
All sections are powered-down by PW1=PW2=PW3=0.
MS0531-J-00
2006/7
- 24 -
ASAHI KASEI
Addr
03H
04H
05H
06H
07H
08H
Register Name
LOUT1 ATT Control
ROUT1 ATT Control
LOUT2 ATT Control
ROUT2 ATT Control
LOUT3 ATT Control
ROUT3 ATT Control
Default
[AK4346]
D7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
1
D6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
1
D5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
1
D4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
1
D3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
1
D2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
1
D1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
1
D0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
1
D6
INVR1
0
D5
INVL2
0
D4
INVR2
0
D3
INVL3
0
D2
INVR3
0
D1
0
0
D0
0
0
D5
L2
L2
0
D4
R2
R2
0
D3
L3
L3
0
D2
R3
R3
0
D1
0
0
0
D0
0
0
0
D5
0
0
D4
0
0
D3
DEMA
0
D2
DEMB
0
D1
DEMC
0
D0
0
0
ATT = 20 log10 (ATT_DATA / 255) [dB]
00H: Mute
Addr
0BH
Register Name
Invert Output Signal
Default
D7
INVL1
0
INVL1-3, INVR1-3: Inverting Output Polarity
0: Normal Output
1: Inverted Output
Addr
0CH
0DH
Register Name
DZF1 Control
DZF2 Control
Default
D7
L1
L1
0
D6
R1
R1
0
L1-3, R1-3: Zero Detect Flag Enable for DZF1/2 pins
0: Disable
1: Enable
Addr
0EH
Register Name
DEM Control
Default
D7
0
0
D6
0
0
DEMA-C: De-emphasis Enable of DAC1/2/3
0: Disable
1: Enable
MS0531-J-00
2006/7
- 25 -
ASAHI KASEI
[AK4346]
システム設計
Figure 22, 23にシステム接続例を示します。具体的な回路と測定例については評価用ボード (AKD4346) を参照して
下さい。
Master Clock
1
MCLK
DZF1
30
Mute Signal
TDM Mode
64fs
2
BICK
TDM0
29
24bit Audio Data
3
SDTI1
AVDD
28
fs
4
LRCK
AVSS
27
Reset
5
RSTB
VCOM
26
6
SMUTE
LOUT1
25
MUTE
L1ch Out
7
ACKS
ROUT1
24
MUTE
R1ch Out
8
DIF0
P/S
23
24bit Audio Data
9
SDTI2
LOUT2
22
MUTE
L2ch Out
24bit Audio Data
10
SDTI3
ROUT2
21
MUTE
R2ch Out
11
TST1
LOUT3
20
MUTE
L3ch Out
Micro-
12
DIF1
ROUT3
19
MUTE
R3ch Out
controller
13
DEM0
TST3
18
14
DVDD
TST2
17
15
DVSS
DEM1
16
Microcontroller
AK4346
0.1u 10u
Analog 3.3V
+
+
0.1u 10u
10u
+
Micro-controller
0.1u
Digital 3.3V
Digital Ground
Analog Ground
Figure 22. Typical Connection Diagram (Parallel Control Mode)
Notes:
- LRCK = fs, BICK=64fs.
- LOUT/ROUTが容量性負荷を駆動する場合は直列に抵抗を入れて下さい。
- P/S, TDM0 pin以外の入力はオープンにしないで下さい。
MS0531-J-00
2006/7
- 26 -
ASAHI KASEI
[AK4346]
Master Clock
1
MCLK
DZF1
30
64fs
2
BICK
DZF2
29
24bit Audio Data
3
SDTI1
AVDD
28
fs
4
LRCK
AVSS
27
Reset
5
RSTB
VCOM
26
6
CSN
LOUT1
25
MUTE
L1ch Out
7
CCLK
ROUT1
24
MUTE
R1ch Out
Microcontroller
AK4346
0.1u 10u
Analog 3.3V
+
+
0.1u 10u
8
CDTI
P/S
23
24bit Audio Data
9
SDTI2
LOUT2
22
MUTE
L2ch Out
24bit Audio Data
10
SDTI3
ROUT2
21
MUTE
R2ch Out
11
TST1
LOUT3
20
MUTE
L3ch Out
12
DIF1
ROUT3
19
MUTE
R3ch Out
Microcontroller
13
CAD0
TST3
18
14
DVDD
TST2
17
15
DVSS
I2C
16
10u
+
0.1u
Digital 3.3V
Digital Ground
Analog Ground
Figure 23. Typical Connection Diagram (3-wire Serial Control Mode)
Notes:
- LRCK = fs, BICK=64fs.
- LOUT/ROUTが容量性負荷を駆動する場合は直列に抵抗を入れて下さい。
- P/S pin以外の入力はオープンにしないで下さい。
- DZF1 pinを有効にするためには0CHのレジスタをイネーブルに設定してください。
MS0531-J-00
2006/7
- 27 -
ASAHI KASEI
[AK4346]
Analog Ground
Digital Ground
System
Controller
1
MCLK
2
BICK
3
SDTI1
4
DZF1
30
TDM0/DZF2
29
AK4346
AVDD
28
LRCK
AVSS
27
5
PDN
VCOM
26
6
SMUTE/CSN/CAD0
LOUT1
25
7
ACKS/CCLK/CSL
ROUT1
24
8
DFS0/CDT/SDA
P/S
23
9
SDTI2
LOUT2
22
10
SDTI3
ROUT2
21
11
TST1
LOUT3
20
12
DIF1
ROUT3
19
13
DEM0/CAD1
TST3
18
14
DVDD
TST2
17
15
DVSS
DEM1/I2
16
Figure 24. グランドレイアウト
注: AVSSと DVSSはアナロググランドに接続して下さい。
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常AVDDとDVDDにはシステムのアナログ電源を供給します。
AVDDとDVDDが別電源で供給される場合は、電源立ち上げシーケンスを考える必要はありません。AVSSとDVSS
はアナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分けて配線し、PCボード上の電
源に近いところで接続して下さい。小容量のデカップリングコンデンサ(0.1µF)はなるべく電源ピンの近くに接続して下
さい。
2. アナログ出力
アナログ出力はシングルエンドになっており、出力レンジは VCOM 電圧を中心に 2.24Vpp(typ@AVDD=3.3V) で
す。アナログ出力の位相をINVL/INVR bitを使って、L/R独立に反転することが可能です。内蔵の ∆Σ 変調器が発生
する帯域外ノイズ (シェーピングノイズ) は内蔵のスイッチトキャパシタフィルタ (SCF) と連続フィルタ (CTF) で減衰され
ます。入力コードのフォーマットは 2’s Complement (2 の補数) で7FFFFFH(@24bit) に対しては正のフルスケール、
800000H(@24bit) に対しては負のフルスケール、000000H(@24bit) でのVAOUTの理想値は VCOM 電圧が出力され
ます。
アナログ出力は VCOM + 数 mV 程度の DC オフセットを持つため、通常の使用ではコンデンサで DC 成分をカットし
ます。
MS0531-J-00
2006/7
- 28 -
ASAHI KASEI
[AK4346]
パッケージ
30pin VSOP (Unit: mm)
1.5MAX
*9.7±0.1
0.3
30
16
7.6±0.2
5.6±0.1
A
15
1
0.22±0.1
0.15 +0.10
-0.05
0.65
0.12 M
0.45±0.2
+0.10
0.08
0.10 -0.05
1.2±0.10
Detail A
NOTE: Dimension "*" does not include mold flash.
材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂
銅
半田(無鉛)メッキ
MS0531-J-00
2006/7
- 29 -
ASAHI KASEI
[AK4346]
マーキング (AK4346EF)
AKM
AK4346EF
XXXBYYYYC
XXXBYYYYC
Date code identifier
XXXB: Lot number (X: Digit number, B: Alpha character)
YYYYC: Assembly date (Y: Digit number, C: Alpha character)
MS0531-J-00
2006/7
- 30 -
ASAHI KASEI
[AK4346]
マーキング (AK4346VF)
AKM
AK4346VF
XXXBYYYYC
XXXBYYYYC
Date code identifier
XXXB: Lot number (X: Digit number, B: Alpha character)
YYYYC: Assembly date (Y: Digit number, C: Alpha character)
Date (YY/MM/DD)
06/07/28
Revision
00
Reason
初版
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• お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損
害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS0531-J-00
2006/7
- 31 -