1. Cyclone IV トランシーバ・アーキテクチャ CYIV-52001-2.0 Cyclone® IV GX デバイスは、低コスト FPGA 内に 600 Mbps ～ 3.125 Gbps のシリアル・デー タ・レートで最大 8 個の全二重トランシーバを含んでいます。Cyclone IV GX トラン シーバは、表 1–1 に記載されているシリアル・プロトコルをサポートするように設 計されています。 表 1‒1. Cyclone IV GX デバイスのプロトコル・サポート データ・レート （Gbps） F324 及びこれ より小さいパッ ケージ F484 及びこれ より大きいパッ ケージ PCIe Gen1 (×1、×2 (2) および ×4) 2.5 v v Gigabit Ethernet 1.25 v v Basic 最大 3.125 v v CPRI (Common Public Radio Interface) (1) 最大 3.072 ̶ v 3.125 ̶ v トリプル・レート SDI(Serial Digital Interface) (1) 最大 2.97 ̶ v Serial RapidIO (SRIO) (1) 最大 3.125 ̶ v V-by-One (1) 3.0 ̶ v DisplayPort (1) 2.7 ̶ v 最大 3.0 ̶ v プロトコル XAUI (1) SATA (1) 表 1–1 の注 : (1) これらのプロトコルは次期バージョンの Quartus II ソフトウェアでサポートされます。 (2) PCI Express (PCIe) Gen1×1 または ×2 インタフェースを実装するとき、残りのチャンネルは、他 のプロトコルを実装できます。PCIe Gen1×1 には、Channel 0 しか使用できません。そして、PCIe Gen1×2 にはインタフェース Channel 0 と Channel 1 しか使用できません。 さらに、デバイスには PCIe MegaCore ファンクションのハード IP の実装が含まれて います。この実装は、ルート･ポートおよびエンドポイント・モードでコンフィギュ レーションされた Gen1 ×1、×2、および ×4 の動作をサポートします。これによ り、Cyclone IV GX デバイスは PIPE (PCI Express) デザインの低コストの物理インタ フェースの優れたプラットホームになってきます。 Cyclone IV GX トランシーバは、トランシーバ・ブロックと呼ばれる全二重 ( トランス ミッタおよびレシーバ ) チャネル・グループ内に構築されます。トランシーバ・ チャネルの総数およびトランシーバ・ブロックの位置は、デバイスによって異なり ます。 各トランシーバ・ブロックは、トランスミッタ・チャネルにクロックを供給する 2 個の MPLL (Multi-Purpose PhaseLocked Loops) を含んでいます。PCIe 用のハード IP は トランシーバ・ブロック GXBL0 にのみ使用できます。図 1-1 と図 1-2 は、Cyclone IV GX デバイスのトランシーバ・リソースのレイアウトを示しています。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒2 Cyclone IV トランシーバ・アーキテクチャ 図 1-1. 1 個のトランシーバ・ブロックを備えた Cyclone IV GX デバイス Transceiver Block GXBL0 EP4CGX15 MPLL Channel 3 (1) Channel 2 (1) Channel 1 hard IP for PCIe EP4CGX22 EP4CGX30 EP4CGX50 (2) EP4CGX75 (2) EP4CGX110 (2) EP4CGX150 (2) Channel 0 MPLL 図 1-1 の注 : (1) チャネル 2 および 3 は、EP4CGX22 および F169 パッケージ・タイプの EP4CGX30 と EP4CGX15 に使用 できません。 (2) 1 個のトランシーバ・ブロックを備えた Cyclone IV GX デバイスにのみ適用できます。 図 1-2. 2 個のトランシーバ・ブロックを備えた Cyclone IV GX デバイス Transceiver Block GXBL1 EP4CGX50 EP4CGX75 EP4CGX110 EP4CGX150 MPLL Channel 3 Channel 2 Channel 1 Channel 0 MPLL Transceiver Block GXBL0 MPLL Channel 3 Channel 2 Channel 1 hard IP for PCIe Channel 0 MPLL Quartus® II ソフトウェアでは、ALTGX MegaWizard™ Plug-In Manager の Cyclone IV GX トラ ンシーバをインスタンス化とコンフィギュレーションすることができます。ALTGX メガファンクションのポート・リストおよびパラメータ設定は 1–5 ページの「トッ プ・レベルの信号」および 1–43 ページの「パラメータの設定」に説明します。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ アーキテクチャ概要 1‒3 アーキテクチャ概要 図 1-3 には、Cyclone IV GX トランシーバ・チャンネルの主要なモジュールを示しま す。 図 1-3. Cyclone IV GX トランシーバ・チャンネルの主要なモジュール FPGA to Fabric Interface PCS to PMA Interface Transmitter Channel PCS FPGA Fabric Tx Output Buffer Tx Phase Comp FIFO 8B10B Encoder Byte Serializer PIPE Interface PCI Express hard IP Transmitter Channel PMA Serializer Receiver Channel PCS Rx Phase Comp FIFO Byte Ordering Byte Deserializer 8B10B Decoder Receiver Channel PMA Rate Match FIFO Word Aligner Deserializer Rx Input Buffer CDR 各 Cyclone IV GX トランシーバ・チャンネルはトランスミッタ (Tx) とレシーバ (Rx) データパスを含んでいます。各 Tx および Rx データパスは、さらにフィジカル・メ ディア・アタッチメント (PMA) とフィジカル・コーディング・サブレイヤ (PCS) に 構造化されます。FPGA ファブリックからのアウトバウンドのパラレル・データは、 Tx PCS および Tx PMA を流れ、シリアル・データとして送信されます。受信されたイ ンバウンドのシリアル・データは Rx PMA および Rx PCS を通して FPGA ファブリック に流れます。 1 PIPE 機能モードでコンフィギュレーションされる場合、トランシーバは PIPE を通し て、PCIe の FPGA ファブリックあるいはハード IP のどちらかにインタフェースで連 結します。PIPE は、「PHY Interface for the PCI Express Architecture」バージョ ン 2.00 の仕様に準拠しています。 以降の件では、PCS および PMA モジュールについて簡単に説明します。 1 ■ PCS — サポートされるプロトコルに準拠しているトランシーバ内のデジタル機能 のハード・ロジック実装を含んでいます。 ■ PMA — シリアル・データのチャンネル性能を最適化するために、I/O バッファ、ク ロック・データ・リカバリ (CDR)、シリアライザ / デシリアライザ (SERDES)、 およびプログラマブルなプリエンファシスおよびイコライゼーションのアナログ 回路が含まれまていす。 指定されない場合、以下の項で説明されているブロック機能は、Basic モードに利用 可能です。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒4 Cyclone IV トランシーバ・アーキテクチャ アーキテクチャ概要 表 1–2 には、FPGA ファブリック - トランシーバ PCS インタフェースの幅とサポート される周波数、および PMA-PCS インタフェースの幅をリストします。 表 1‒2. FPGA ファブリック - トランシーバ PCS インタフェースの幅と周波数、および PMA-PCS インタフェースの幅 インタフェース 値 FPGA ファブリック - トランシーバ PCS インタフェースの幅 8/10 ビット、16/20 ビット FPGAファブリック-トランシーバPCSインタフェースの周波 数 PMA-PCS インタフェースの幅 125 MHz、156.25 MHz (1) 8/10 ビット 表 1–2 の注 : (1) EP4CGX30F484、EP4CGX50、EP4CGX75、EP4CGX110、および EP4CGX150 デバイスのみです。 PCIe MegaCore ファンクションのハード IP 実装は、トランザクション、データ・リン ク、およびフィジカル・レイヤを含んでいます。モジュールは Gen1 周波数で 256 バ イトの最大ペイロードで 1、2、または 4 レーンをサポートします。アプリケーショ ン・インタフェースは、最大 125 MHz で実行するチャンネルあたり 16 ビットのデー タ幅がある 64 ビットです。ハード・マクロおよび検証ブロックとして、少数の FPGA リソースを使用します。そして、デザインによるリスクを大幅に削減し、タイ ミング・クロージャを達成するための必要な時間を短縮します。それは、「PCI Express Base Specification 1.1」に準拠しています。このモジュールを使用するた めに、ライセンス料金が必要ありません。 f PCIe ハード IP MegaCore ファンクションについて詳しくは、「PCI Express Compiler User Guide」を参照してください。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 1‒5 トップ・レベルの信号 ALTGX メガファンクションは比較的少数の信号が必要です。また、トランシーバの状 態に関する有用な情報を提供することによってデバッグするのを容易にする多くの オプションの信号があります。図 1-4 には、PIPE の機能モードでコンフィギュレー ションされるときの ALTGX トランシーバのトップ・レベルのポートを示します。各 信号グループ内では、必要な各信号は先に表記され、次にはオプションの信号です。 図 1-4. PIPE 機能モード用の ALTGX ポート PIPE ×N (1) Required Receive (Rx) Optional Clock & PLL Required Optional Required Power Down Optional rx_datain[N-1:0] rx_dataout[16N-1:0] rx_digitalreset rx_analogreset tx_dataout[N-1:0] tx_datain[16N-1:0] tx_ctrlenable[2N-1:0] tx_clkout (when N=1 only) tx_digitalreset tx_coreclk[N-1:0] tx_phase_comp_fifo_error[N-1:0] tx_detectrxloop[N-1:0] tx_forcedisp[N-1:0] tx_dispval[N-1:0] tx_invpolarity[N-1:0] rx_coreclk[N-1:0] rx_locktorefclk[N-1:0] rx_locktodata[N-1:0] rx_ctrldetect[2N-1:0] rx_errdetect[2N-1:0] rx_disperr[2N-1:0] rx_freqlocked[N-1:0] rx_signaldetect[N-1:0] pipeelecidle[N-1:0] rx_phase_comp_fifo_error[N-1:0] pipestatus[3N-1:0] rx_syncstatus[2N-1:0] pipe8b10binvpolarity[N-1:0] rx_patterndetect[2N-1:0] pipedatavalid[N-1:0] rx_rlv[N-1:0] pipephydonestatus[N-1:0] pll_inclk tx_forceelecidle[N-1:0] cal_blk_clk rx_elecidleinfersel[3N-1:0] coreclkout (when N>1 only) fixedclk pll_locked reconfig_clk pll_powerdown gxb_powerdown cal_blk_powerdown powerdn [2N-1:0] reconfig_togxb reconfig_fromgxb Required Transmit (Tx) Optional Required Optional PIPE Interface (2) Required Dynamic Reconfiguration 図 1-4 の注 : (1) N = 1 ( 非結合 )、N = 2 または 4 ( 結合 )。 (2) 青色の信号は、ハード IP PCIe MegaCore ファンクションのシミュレーションまたはソフト IP 実装と共に使用するためです。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒6 Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 図 1-5 には、GIGE の機能モードでコンフィギュレーションされるときの ALTGX トラ ンシーバのトップ・レベルのポートを示します。 図 1-5. GIGE 機能モード用の ALTGX ポート GIGE Required Receive (Rx) Optional Clock & PLL Power Down Required Optional Required Optional rx_datain rx_dataout[7:0] rx_digitalreset rx_analogreset rx_coreclk rx_locktorefclk rx_locktodata rx_ctrldetect rx_errdetect rx_disperr rx_freqlocked rx_phase_comp_fifo_error rx_syncstatus rx_patterndetect rx_runningdisp rx_rmfifofull rx_rmfifoempty rx_rmfifodatainserted rx_rmfifodatadeleted rx_rlv rx_invpolarity tx_dataout tx_datain[7:0] tx_ctrlenable tx_clkout tx_digitalreset tx_coreclk tx_phase_comp_fifo_error tx_invpolarity reconfig_clk reconfig_togxb reconfig_fromgxb Required Transmit (Tx) Optional Required Dynamic Reconfiguration pll_inclk cal_blk_clk pll_locked pll_powerdown gxb_powerdown cal_blk_powerdown Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 1‒7 図 1-6 には、Basic モードでコンフィギュレーションされるときの ALTGX トランシー バのトップ・レベルのポートを示します。 図 1-6. Basic モード用の ALTGX ポート Basic rx_datain rx_dataout[7:0] rx_digitalreset rx_analogreset Required rx_coreclk rx_locktorefclk rx_locktodata rx_ctrldetect rx_errdetect rx_disperr rx_freqlocked rx_phase_comp_fifo_error rx_syncstatus rx_patterndetect rx_runningdisp rx_rmfifofull rx_rmfifoempty rx_rmfifodatainserted rx_rmfifodatadeleted rx_rlv rx_invpolarity rx_bitslip rx_bitslipboundaryselectout rx_enabyteord rx_enapatternalign rx_revbitorderwa Receive (Rx) Optional Clock & PLL Power Down tx_dataout tx_datain[7:0] tx_ctrlenable tx_clkout tx_digitalreset tx_coreclk tx_phase_comp_fifo_error tx_invpolarity tx_bitslipboundaryselect tx_dispval tx_forcedisp Required Transmit (Tx) Optional reconfig_clk reconfig_togxb reconfig_fromgxb Required Dynamic Reconfiguration pll_inclk cal_blk_clk pll_locked Required Optional pll_powerdown gxb_powerdown cal_blk_powerdown Required Optional 表 1–3 には、各インタフェースを説明する以降の項へのリンク付きの ALTGX トラン シーバ・インタフェースを記載します。 表 1‒3. ALTGX Megafunction 内の信号グループ 信号グループ 受信（Rx）ポー ト Basic PCIe GIGE v v v 送信 (Tx) ポート v v v クロックおよび MPLL v v v パワーダウン v v v ダイナミック・ リコンフィギュ レーション v v v PIPE 説明 1–8 ページの「受信（Rx）ポート」 1–11 ページの「送信 (Tx) ポート」 1–12 ページの「クロックおよび MPLL」 1–13 ページの「パワーダウン」 1–13 ページの「ダイナミック・リコンフィギュレーション」 — © 2010 年 2 月 Altera Corporation v — 1–14 ページの「PIPE アーキテクチャ用の PHY インタフェー ス」 Cyclone IV デバイス・ハンドブック Volume 2 1‒8 Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 受信（Rx）ポート 表 1–4 に、Rx ポートを構成する信号について説明します。 表 1‒4. Rx 信号 ( その１ ) 信号 I/O 必須 説明 入力 可 レシーバ PMA リセット。アサートされると、レシーバ PMA の アナログ回路がリセットされます。最小パルス幅は 2 パラレ ル・クロック・サイクルです。 出力 不 この信号は、BIST ベリファイアが完全な 1 サイクルのインク リメント・パターンを受信するかまたはレシーバ・データ内で エラーを検出するのを示します。 出力 不 この信号は BIST ベリファイアがエラーを検出するのを示しま す。 入力 不 この信号で、ユーザーは受信データ・ストリームに 1 ビットを スリップすることができます。 出力 不 この信号は、ワード・アライナでスリップするビット数を示し ます。 出力 不 これは、Rx デシリアライザからパラレル・データをクロック するパラレル・クロックです。 入力 不 レシーバ位相補償 FIFO のオプションのリード・クロック・ ポート。 出力 不 レシーバ・コントロール・コード・インジケータ。アサートさ れると、関連する受信コード・グループがコントロール (/Kx.y/) コード・グループであることを示します。Low レベル は、関連する受信コード・グループがデータ (/Dx.y/）コード・ グループであることを示します。 入力 可 レシーバ・シリアル・データ入力ポート。 出力 可 レシーバから FPGA ファブリックへのパラレル・データ出力。 バス幅 <n> は、チャネル幅 (x) にインスタンスあたりのチャネ ル数 (N) を乗算した値です : <n> = xN-1 入力 可 レシーバ PCS リセット。アサートされると、レシーバ PCS ブ ロックがリセットされます。リセット信号の最小パルス幅は、 2 パラレル・クロック・サイクルです。 出力 不 8B10B ディスパリティ・エラー・インジケータ。アサートされ ると、関連する受信コード・グループがにディスパリティ・エ ラーが検出されることを示します。 入力 不 この信号はバイト・オーダリング・ブロックをコントロールし ます。 入力 不 この信号はマニュアル・アラインメントの動作をコントロール します。 rx_analogreset rx_bistdone rx_bisterr rx_bitslip rx_bitslipboundary selectout rx_clkout rx_coreclk rx_ctrldetect rx_datain rx_dataout[<n>:0] rx_digitalreset rx_disperr rx_enabyteord rx_enapatternalign Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 1‒9 表 1‒4. Rx 信号 ( その２ ) 信号 I/O 必須 説明 出力 不 8B10B コード・グループ違反またはディスパリティ・エラー・ インジケータ。アサートされると、関連する受信コード・グ ループでコード・グループ違反またはディスパリティ・エラー が検出されたことを示します。rx_disperr 信号と組み合わ せることで、以下のとおりコード・グループ違反まはたディス パリティ・エラーを識別します。 rx_errdetect [rx_errdetect:rx_disperr] 出力 不 rx_freqlocked ■ 2'b00 ̶ エラー無し ■ 2'b10 ̶ コード・グループ違反 ■ 2'b11 ̶ ディスパリティ・エラーまたは両方 PPM (parts per million) の違いが許容制限内にあるかどうかを示 すオプションのポートです。 これは非同期信号です。 入力 不 rx_invpolarity 汎用レシーバ極性反転制御。差動シリアル・リンクの正と負の 信号がボード・レイアウト中に偶然に置き換わったとき、この 状況の修正に役立つ機能です。アサートされると、ワード・ア ライナへの入力データ・ワードが反転されます。この信号は PIPE では使用できません。 非同期信号。 入力 不 レシーバ CDR LTD モード・コントロール信号。アサートされる と、レシーバ CDR は強制的に LTD モードに入ります。ディア サートされると、レシーバ CDR のロック・モードは rx_locktorefclk 信号レベルによって決まります。 入力 不 レシーバ CDR LTR (lock-to-reference) モード・コントロール信 号。rx_locktorefclk と rx_locktodata 信号は、以下の とおり、レシーバ CDR を LTD (lock-to-data) モードにするかを制 御します。 rx_locktodata [rx_locktodata:rx_locktorefclk] rx_locktorefclk ■ 2'b00 ̶ レシーバ CDR は自動モードになります ■ 2b'01 ̶ レシーバ CDR は LTR クロック・モードになります ■ 2b'1x ̶ レシーバ CDR は LTD モードになります この信号は非同期です。 rx_patterndetect rx_phase_comp_ fifo_error rx_revbitorderwa © 2010 年 2 月 Altera Corporation 出力 不 ワード・アライナが現在のワード境界内でアラインメント・パ ターンを検出したことを示します。 出力 不 レシーバ位相補償 FIFO フルまたは空インジケータ。アサートさ れると、レシーバ位相補償 FIFO がフルか空のどちらかである ことを示します。 入力 不 この信号は、ワード・アライナでスリップするビット数を示し ます。 Cyclone IV デバイス・ハンドブック Volume 2 1‒10 Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 表 1‒4. Rx 信号 ( その３ ) 信号 I/O 必須 説明 出力 不 ラン・レングス違反インジケータ。High パルスは、受信デー タ・ストリーム中で連続する 1 または 0 の数がプログラムされ たラン・レングス違反スレッショルドを超えることを示しま す。 rx_rlv この信号は非同期です。バイト・シリアライザを使用しないコ ンフィギュレーションでは、少なくとも 2 パラレル・クロッ ク・サイクルの間ドライブされ、バイト・シリアライザを使用 するコンフィギュレーションでは、少なくとも 3 パラレル・ク ロック・サイクルの間ドライブされます 出力 不 レート・マッチ FIFO 削除ステータス・インジケータ。アサー トされると、アップストリーム・トランスミッタとローカル・ レシーバの間の基準クロック周波数の違い（PPM）を補償する ためにレート・マッチ・パターン・バイトが削除されます。 出力 不 レート・マッチ FIFO 挿入ステータス・インジケータ。アサー トされると、アップストリーム・トランスミッタとローカル・ レシーバの間の基準クロック周波数の違い（PPM）を補償する ためにレート・マッチ・パターン・バイトが挿入されます。 出力 不 レート・マッチ FIFO 空ステータス・インジケータ。アサート されると、レート・マッチ FIFO が空であることを示します。 バイト・シリアライザを使用しないコンフィギュレーションで は、少なくとも 2 シリアル・クロック・サイクルの間ドライブ され、バイト・シリアライザを使用するコンフィギュレーショ ンでは、少なくとも 3 パラレル・クロック・サイクルの間ドラ イブされます。 rx_rmfifodata deleted rx_rmfifodata inserted rx_rmfifoempty PIPE モードでは使用できません。 出力 不 rx_rmfifofull レート・マッチ FIFO フル・ステータス・インジケータ。ア サートされると、レート・マッチ FIFO がフルであることを示 します。バイト・シリアライザを使用しないコンフィギュレー ションでは、少なくとも 2 シリアル・クロック・サイクルの間 ドライブされ、バイト・シリアライザを使用するコンフィギュ レーションでは、少なくとも 3 パラレル・クロック・サイクル の間ドライブされます。 PIPE モードでは使用できません。 出力 rx_runningdisp 不 8B10B 現在のランニング・ディスパリティ・インジケータ。 デコードされたバイトの終了時点の現在のランニング・ディス パリティが正の場合、rx_runningdisp はアサートされま す。 デコードされたバイトの終了時点の現在のランニング・ディス パリティが負の場合、rx_runningdisp はディアサートされ ます。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 1‒11 表 1‒4. Rx 信号 ( その４ ) 信号 I/O 必須 説明 出力 不 信号スレッショルド検出インジケータ。PIPE モードだけで使用 できます。アサートされると、レシーバ入力バッファに存在す る信号が、プログラムされた信号検出スレッショルド値を超え ていることを示します。 rx_signaldetect PIPE モードで電気的アイドル・インファレンス・ブロックが ディセーブルになっている場合、rx_signaldetect 信号は 反転されて pipeelecidle ポート上にドライブされます。 これは非同期信号です。 出力 rx_syncstatus 不 同期の存在か欠如を示します。 送信 (Tx) ポート 表 1–5 に、Tx ポートを構成する信号について説明します。 表 1‒5. Tx 信号 ( その１ ) 信号 tx_bitslip boundaryselect I/O 必須 説明 入力 不 この信号は、Tx ビットスリッパでスリップするビット数を制御 します。 出力 可 FPGA ファブリック - トランシーバ・インタフェース・クロック。 各チャネルは tx_clkout 信号があります。このクロック信号 は、パラレル・データ tx_datain を FPGA ファブリックから トランスミッタにクロックします。 入力 不 トランスミッタ位相補償 FIFO のオプションのライト・クロッ ク・ポート。 入力 可 8B10B エンコーダ /Kx.y/ または /Dx.y/ コントロール。アサートされ ると、8B10B エンコーダは tx_datain ポート上のデータを /Kx.y/ コントロール・コード・グループとしてエンコードしま す。ディアサートされると、tx_datain ポート上のデータを /Dx.y/ データ・コード・グループとしてエンコードします。 入力 可 FPGA ファブリックからトランスミッタへのパラレル・データ入 力。バス幅 <n> は、チャネル幅 (x) にインスタンスあたりの チャネル数 (N) を乗算した値です :<n> = xN-1 出力 可 トランスミッタ・シリアル・データ出力ポート。 入力 不 受信検出または PIPE ループバック制御。この機能は、「PHY Interface for PCI Express Architecture, Version 2.0」に規定さ れた TxDetectRx/Loopback 信号と動作の点で等価です。 tx_clkout tx_coreclk tx_ctrlenable tx_datain[<n>:0] tx_dataout tx_forceelecidle 信号がアサートされた状態で P1 パワー・ ステートでアサートされると、トランスミッタ・バッファはレ シーバ・ダウンストリームの有無を決定するのに受信検出動作 を開始します。pipephydonestatus 信号が受信検出完了を示 すと、この信号はディアサートする必要があります。 tx_forceelecidle 信号がディアサートされた状態で P0 パ ワー・ステートでアサートされると、トランシーバのデータパ スはパラレル・ループバックをサポートするよう動的にコン フィギュレーションされます。 tx_detectrxloop 入力 tx_digitalreset © 2010 年 2 月 Altera Corporation 可 トランスミッタ PCS リセット。アサートされると、トランス ミッタバ PCS ブロックがリセットされます。最小パルス幅は 2 パラレル・クロック・サイクルです。 Cyclone IV デバイス・ハンドブック Volume 2 1‒12 Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 表 1‒5. Tx 信号 ( その２ ) 信号 I/O 必須 説明 入力 不 8B10B エンコーダ強制ディスパリティ値。8B10B エンコーダが正 または負のディスパリティを使用して、受信ワードをコード化 するかどうか決定します。 入力 不 この信号は、正または負に現在のランニング・ディスパリティ を強制します。PIPE モードでは、8B10B エンコーダは負の現在 のランニング・ディスパリティで強制されます。「PHY Interface for PCI Express Architecture, Version 2.0」に規定さ れた TxCompliance 信号と動作の点で等価です。8B10B が負 のランニング・ディスパリティで強制的にエンコードするため に PCI Express (PIPE) 準拠パターンの最初のバイトを転送すると きにのみアサートする必要があります。 入力 不 トランスミッタ極性反転制御。この機能は、差動シリアル・リ ンクの正と負の信号がボード・レイアウト中に偶然に置き換 わったとき、この状況の修正に役立ちます。アサートされると、 シリアライザへの入力データの極性が反転されます。 tx_dispval tx_forcedisp tx_invpolarity 非同期信号。 出力 tx_phase_comp_ fifo_error 不 トランスミッタ位相補償 FIFO フルまたは空インジケータ。ア サートされると、トランスミッタ位相補償 FIFO がフルか空のど ちらかであることを示します。 クロックおよび MPLL 表 1–6 に、MPLL およびクロック信号について説明します。 表 1‒6. クロックおよび MPLL 信号 信号 pll_inclk I/O 必須 説明 入力 可 MPLL への入力基準クロック。 トランシーバ・キャリブレーション・ブロックへのクロック。 cal_blk_clk 入力 可 coreclkout 出力 可 (1) fixedclk 入力 不 PIPE モードでの受信検出用の 125 MHz クロック。 出力 不 MPLL ロック・インジケータ。アサートされると、MPLL が入力基準ク ロックにロックされていることを示します。 pll_locked 非結合コンフィギュレーション用の PCS からのクロック出力信号。 この信号は非同期です。 表 1–6 の注 : (1) 結合コンフィギュレーションでは、tx_clkout が coreclkout に置き換えます。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 1‒13 パワーダウン 表 1–7 には、トランシーバのさまざまな部分をパワーダウンするのに使用可能な信 号について説明します。4 つパワーダウン信号の中に、3 つはオプションです。 表 1‒7. パワーダウン信号 信号 I/O 必須 説明 入力 可 MPLL パワーダウン。アサートされると、MPLL がパワーダウンさ れます。ディアサートされると、MPLL がアクティブになり、入 力基準クロックにロックされます。pll_powerdown 信号のア サートによって、refclk バッファはパワーダウンされません。 pll_powerdown この信号は非同期です。最小パルス幅は 1 μs です（特性評価待 ち）。 入力 不 gxb_powerdown トランシーバ・ブロック・パワーダウン。アサートされると、 PCS、HSSI、CDR、MPLL、および PCIe モジュールのすべてのデジ タルおよびアナログ回路がパワーダウンされます。 gxb_powerdown 信号のアサートによって、refclk バッファは パワーダウンされません。 この信号は非同期です。最小パルス幅は 1 μs です（特性評価待 ち）。 cal_blk_powerdown 入力 不 キャリブレーション・ブロック・パワーダウン制御。 入力 不 PIPE パワー・ステート制御。「PHY Interface for PCI Express Architecture, Version 2.0」に規定された PowerDown[1:0] 信号 と動作の点で等価です。この信号の幅は 2 ビットで、以下のよう にエンコードされます。 powerdn[1:0] ■ 2'b00 ̶ P0 ‒ 通常動作モード ■ 2'b01 ̶ P0 ‒ 低リカバリ時間レイテンシ、低消費電力ステート ■ 2'b10 ̶ P1 ‒ 長いリカバリ時間レイテンシ、低消費電力ステー ト ■ 2'b11 ̶ P2 ‒ 最低電力ステート ダイナミック・リコンフィギュレーション 表 1–8 は、ダイナミック・リコンフィギュレーション信号について説明します。 表 1‒8. ダイナミック・リコンフィギュレーション信号 信号 I/O 必須 説明 入力 可 ダイナミック・リコンフィギュレーション・クロック。このク ロックは、PIPE モード以外のすべてのモードでオフセット・キャ ンセレーションのためにも使用されます。トランシーバ・チャネ ルが Transmitter only モードにコンフィギュレーションされている 場合、このクロックの周波数範囲は 2.5 MHz ∼ 50 MHz です。トラ ンシーバ・チャネルが Receiver only モードまたは Receiver and Transceiver モードにコンフィギュレーションされている場合、この クロックの周波数範囲は 37.5 MHz ∼ 50 MHz です。 reconfig_togxb 入力 可 ダイナミック・リコンフィギュレーション・コントローラから。 reconfig_fromgxb 出力 可 ダイナミック・リコンフィギュレーション・コントローラへ。 reconfig_clk © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒14 Cyclone IV トランシーバ・アーキテクチャ トップ・レベルの信号 PIPE アーキテクチャ用の PHY インタフェース 表 1–9 に、PIPE のステータスに関する情報を提供する信号について説明します。 表 1‒9. PIPE インタフェース信号 信号 I/O 必須 説明 出力 可 レシーバで電気的アイドルの検出または推測インジケー タ。 「PHY Interface for PCI Express Architecture, Version 2.0」に規定された RxElecIdle 信号と動作の 点で等価です。電気的アイドル・インファレンス・ブ ロックがイネーブルになっている場合、このブロックは 電気的アイドル・状態を推測したとき、この信号を High にドライブします。電気的アイドル・インファレンス・ ブロックがディセーブルになっている場合、 rx_signaldetect 信号は反転され、このポート上にド ライブされます。 pipeelecidle この信号は非同期です。 入力 不 pipestatus[2:0] 3'b000 ̶ 受信データ OK ■ 3'b001 ̶1SKP シンボル追加 ■ 3'b010 ̶1SKP シンボル削除 ■ 3'b011 ̶ レシーバ検出 ■ 3'b100 ̶8B10B デコーダ・エラー ■ 3'b101 ̶ エラスティック・バッファ・オーバーフロー ■ 3'b110 ̶ エラスティック・バッファ・アンダーフロー ■ 3'b111 ̶ 受信ディスパリティ・エラー 不 rx_dataout および rx_ctrldetect ポート上の有効 データおよび制御インジケータ。 「PHY Interface for PCI Express Architecture, Version 2.0」に規定された RxValid 信号と動作の点で等価です。 入力 不 8B10B レシーバのデコーディング・ブロックに極性を反 転するのを PHY 層に指示します。 出力 不 PHY 動作完了インジケータ。 「PHY Interface for PCI Express Architecture, Version 2.0」に規定された PhyStatus 信号と動作の点で等価です。パワー・ステー ト遷移および受信検出を通知するのに、1 クロック・サ イクルの間この信号がアサートされます。 入力 不 トランスミッタ・バッファを強制的に PIPE の electrical idle 信号レベルにします。「PHY Interface for PCI Express Architecture, Version 2.0」に規定された TxElecIdle 信号と動作の点で等価です。 入力 不 PCIe プロトコルに使用される電気的アイドル・インファ レンスのメカニズムを制御します。 pipephydonestatus tx_forceelecidle rx_elecidleinfer sel[2:0] ■ 出力 pipedatavalid pipe8b10binvpolarity PIPE レシーバ・ステータス・ポート。 「PHY Interface for PCI Express Architecture, Version 2.0」に規定された RxStatus[2:0] 信号と動作の点で等価です。 pipestatus ポート上でレシーバ・ステータスのエン コーディングは次のとおりです。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ Tx データパス 1‒15 Tx データパス 図 1-7 に、Tx チャネルのデータパスを示します。 図 1-7. Tx チャネルのデータパスのモジュール Tx Channel Tx PCS FPGA Fabric PCIe hard IP PIPE IF Tx PMA Tx Phase Comp FIFO Byte Serializer Tx Output Buffer 8B10B Encoder Serializer ALTGX メガファンクションは、迅速なトランシーバ統合のためのプロトコル要件に 従って、定義済み設定のあるプロトコル機能モードを提供します。表 1–10 には、 ALTGX メガファンクションが各サポートされるプロトコル機能モードにコンフィギュ レーションされるとき、Tx チャネルに使用されたモジュールを示します。 表 1‒10. ALTGX メガファンクションのサポートされるプロトコル機能モード用の Tx モジュール使用 Tx 位相補償 FIFO バイト・シリア ライザ 8B10B エンコーダ シリアライザ 出力バッファ Basic v v(1) v(1) v v PIPE v v(2) v v v GIGE v ̶ v v v 機能モード 表 1–10 の注 : (1) このブロックは、ALTGX MegaWizard Plug-In Manager でイネーブルできます。 (2) PCIe MegaCore ファンクションのハード IP 実装を使用するとき、このブロックは必要ではありません。 以下の項では、Tx チャネル・データパスのモジュールの機能を説明します。 ■ Tx 位相補償 FIFO ■ バイト・シリアライザ ■ 8B10B エンコーダ ■ シリアライザ ■ Tx 出力バッファ Tx 位相補償 FIFO Tx 位相補償 FIFO は、 直接 FPGA ファブリックに、または PIPE インタフェースおよび PCIe MegaCore ファンクションのハード IP を通して、Tx PCS を連結するとき位相差を補償 するための必要なモジュールです。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒16 Cyclone IV トランシーバ・アーキテクチャ Tx データパス 図 1-8 に、Tx 位相補償 FIFO を示します。 図 1-8. Tx 位相補償 FIFO Data input from FPGA fabric or PIPE Interface (tx_datain) 8 or 16 Tx Phase Compensation FIFO wr_clk rd_clk tx_phase_comp_fifo_error 8 or 16 Data output to the Byte Serializer or the 8B10B Encoder tx_clkout tx_coreclk (optional) coreclkout Tx 位相補償 FIFO は、低レイテンシ・モードまはたラッチされたモードで動作します。 表 1–11 に、サポートされる動作モードでコンフィギュレーションされるときの Tx 位相補償 FIFO の条件を示します。 表 1‒11. サポートされる動作モードでの FIFO の条件 FIFO モード 深度 レイテンシ 機能モード 低レイテンシ 4 ワード 2-3 パラレル・サイ クル (1) Basic、PIPE、GIGE ラッチ済み ̶ 1 パラレル・サイク ル ハード IP PCIe MegaCore ファンクション 表 1–11 の注 : (1) デバイス特性評価待ちです。 ALTGX MegaWizard Plug-In Managerインタフェースでtx_coreclk ポートをイネーブル することによって、Tx 位相補償 FIFO をクロックできます。このようにしないと、Tx 位相補償 FIFO のライト・クロックは非結合動作モード (PIPE×1 や GIGE モードなど ) による FIFO リード・クロック tx_clkout、またはセントラル・コントロール・ユ ニット (CCU) からの結合動作モードによる coreclkout (PIPE×4 モードなど ) に ドライブされます。 1 tx_coreclk ポートをを使用する場合、Tx 位相補償 FIFO のライトとリード・クロック の間の周波数差が 0 ppm になっているかどうか確認してください。Quartus II ソフト ウェアのアサインメント・エディタでは、tx_coreclkport からシリアル出力ピン に GXB 0 PPM core clock setting の Assignment Name を使用します。 オプションの tx_phase_comp_fifo_error 信号は、Tx 位相補償 FIFO がフルか空 のどちらかであることを示します。 バイト・シリアライザ バイト・シリアライザは、入力データパスを 2 つに分割し、FPGA ファブリック・イ ンタフェースの周波数を最大制限値以内に保ちながら、トランシーバ・チャネルを より高いデータ・レートで動作させることができます。そして、2 バイト幅のデータ パスが 1 バイト幅のデータパスに変換されます。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ Tx データパス 1‒17 1–4 ページの表 1–2 に記載されるように、FPGA ファブリック・ツー・トランシー バ・インタフェースの最大周波数を超えるコンフィギュレーションは、バイト・デ シリアライザが必要です。この限界を超えないコンフィギュレーションには、オプ ションになります。例えば、EP4CGX150 デバイスのトランシーバ・チャネルを 3.125 Gbps で動作させたい場合、そのトランシーバ・チャネルは 312.5 MHz (3.125 Gbps/10 ビット ) で動作する必要があります。この周波数は、156.25 Gbps の FPGA ファ ブリック・インタフェースの周波数制限に違反します。バイト・デシリアライザで、 必要な周波数は 156.25 MHz(3.125 Gbps/20 ビット ) に半分にされます。バイト・シリ アライザは、最下位バイトを最初に転送し、その後最上位バイトを転送します。 図 1-9 は、バイト・シリアライザを示しています。 図 1-9. バイト・シリアライザ datain 8 16 Byte Serializer /2 dataout Parallel Clock 8B10B エンコーダ オプションの 8B10B エンコーダ、ビット・データと 1 ビット・コントロール識別子 から、ランニング・ディスパリティを含む 10 ビット・コード・グループを生成しま す。そのエンコーダは、IEEE 802.3 の 36 項に準拠しています。図 1-10 に、8B10B エ ンコーダを示します。 図 1-10. 8B10B エンコーダ datain 8 tx_ctrlenable tx_forcedisp 8B10B Encoder dataout 10 tx_dispval tx_ctrlenable ポートによって、8B10B エンコーダは入力データを 10 ビットのコン トロール・ワードまたは 10 ビットのデータ・ワードのいずれかに変換します。エン コーダは、以下の追加機能をサポートします。 ■ tx_forcedisp および tx_dispval ポートのあるランニング・ディスパリティの 制御。PIPE モードでは、準拠パターンの送信に tx_forcedispcompliance ポートを使用します。 ■ 差動シリアル・リンクからの偶然に置き換わった正と負の信号を修正する tx_invpolarity ポートでトランスミッタ極性反転。 ■ 最上位ビット（MSB）－最下位ビット（LSB）のビット順序の送信を反転するト ランスミッタ・ビット反転。Cyclone IV GX トランシーバはビット順序の LSB から MSB に送信します。 ■ バイトのレベルにおける tx_datain でのパラレル・トランスミッタ・データの ビット順序を反転するために、トランスミッタ入力データ・ビットをフリップし ます。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒18 Cyclone IV トランシーバ・アーキテクチャ Tx データパス ■ tx_bitslipboundaryselect ポートで Tx ビット・スリッパでスリップする ワード数を制御します。 ■ アイドル・オーダ・セットの最後は負のランニング・ディスパリティにするの GIGE 動作モードでのランニング・ディスパリティ保持。/K28.5/ の後に続く任意の /Dx.y/（/D21.5/ または /D2.2/ 以外 ) は、以下のいずれかに置き換えられます： ■ /I1/ オーダ・セットの /D5.6/（/K28.5/ の前のランニング・ディスパリが正の場 合） ■ /I2/ オーダ・セットの /D16.2/（/K28.5/ の前のランニング・ディスパリが負の場 合） GIGE モードでコンフィギュレーションされる場合、tx_digitalreset がディア サートされ、3 つの /K28.5/ カンマ・コード・グループを自動的に送信した後、 tx_datain ポート上でユーザー・データを送信します。これは、レシーバでの同期 ステート・マシンの動作に影響を与える可能性があります。 同期シーケンスの送信をいつ開始したかに応じて、自動的に送信された 3 つの /K28.5/ コード・グループの最後のものと、同期シーケンスの最初の /K28.5/ コード・グ ループとの間に偶数個または奇数個の /Dx.y/ コード・グループが送信されることに なります。これら 2 つの /K28.5/ コード・グループの間に偶数個の /Dx.y/ コード・グ ループを受信した場合、同期シーケンスの最初の /K28.5/ コード・グループは、奇数 のコード・グループ境界から始まります。IEEE802.3 準拠の GIGE 同期ステート・マシ ンは、これをエラー状態として扱い、同期の喪失状態に入ります。 図 1-11 に、最後に自動送信された /K28.5/ とユーザーが最初に送信した /K28.5/ の間 における偶数個の /Dx.y/ の例を示します。サイクル n+3 において奇数のコード・グ ループで受信された、ユーザーが送信した最初の /K28.5/ コード・グループによっ て、レシーバの同期ステート・マシンは同期の喪失状態になります。サイクル n+3 および n+4 の最初の同期オーダ・セット /K28.5/Dx.y/ は無視され、同期に成功するに は更に 3 つのオーダ・セットが必要です。 図 1-11. GIGE モードでのリセット条件 n n+1 n+2 n+3 n+4 clock tx_digitalreset tx_dataout K28.5 xxx K28.5 K28.5 Cyclone IV デバイス・ハンドブック Volume 2 K28.5 Dx.y Dx.y K28.5 Dx.y K28.5 Dx.y K28.5 Dx.y © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ Tx データパス 1‒19 シリアライザ シリアライザは、トランスミッタ PCS からシリアル・データまで 8 ビットまたは 10 ビット・パラレル・データを変換します。デフォルトの送信順序は LSB-MSB です。 シリアライザはハーフクロック・レートで動作します。例えば、PIPE および GIGE 機 能モードでコンフィギュレーションされるとき、Tx のシリアル・クロックはそれぞ れ 1.25 GHz および 625 MHz であります。図 1-12 に、バイト・シリアライザを示しま す。 図 1-12. データ入力および出力 Tx PCS 8/10 Tx Output Buffer Serializer Tx Serial Clock From MPLL Tx Load Enable 3 Tx Parallel Clock Tx 出力バッファ Cyclone IV GX Tx 出力バッファは PCML（Pseudo Current Mode Logic：疑似電流モード・ ロジック）をサポートします。ALTGX MegaWizard Plug-In Manager には、以下の Tx 出 力バッファ機能をコンフィギュレーションすることができます : 1 ■ さまざまなトレース長、バックプレーン、およびレシーバ要件に対応するために 差動出力電圧をカスタマイズする差動出力電圧（VOD） ■ データ依存ジッタ効果のため伝送媒体中で減衰する可能性がある送信データ信号 で高周波成分を増幅する 2 つのタップがあるプログラマブルプレ・プリエンファ シス ■ 100 Ω または 150 Ω でのキャリブレーションされたチップ内差動終端 ■ 0.65 V でのチップ内終端のコモン・モード電圧 (VCM) ■ PIPE 機能モード用のレシーバ検出の機能 OCT をディセーブルすると、外部終端を使用することができます。この場合において は VCM は、トライ・ステートです。 図 1-13. トランスミッタ出力バッファ GXB_TXp 50 Ω or 75 Ω + VCM- Programmable Pre-emphasis and VOD 50 Ω or 75 Ω GXB_TXn Receiver Detect © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒20 Cyclone IV トランシーバ・アーキテクチャ Rx データパス PCIe レシーバ検出 PIPE モードのレシーバ検出機能は、トライ・ステートにされたトランスミッタ・ バッファで P1 パワー・ステートの場合にのみアクティブになる内蔵回路でサポート されます。この回路は、トランスミッタのコモン・モード上にパルスを出力し反射 をモニタすることによって、PCIe ダウンストリーム・レシーバの有無を検出します。 ALTGX MegaWizard Plug-In Manager インタフェースでは、以下の設定を選択する必要が あります : ■ OCT utilization ■ 125 MHz fixedclk signal 以下のシーケンスは PCIe モードのレシーバ検出機能を生成します。: 1. 電気的アイドル ( トライ・ステートの ) モードにトランスミッタ・バッファを入 力するように tx_forceelecidle ポートの 1'b1 にドライブします。 2. tx_detectrxloopback ポートを 1'b1 までドライブします。 3. High パルスが pipephydonestatus ポート上にドライブされ、3'b011 が pipestatus ポート上にドライブされて、レシーバが検出されたことを示しま す。tx_detectrxloopback 信号がアサートされてから、 pipephydonestatus ポートで受信検出が示されるまで、いくらかのレイテンシ があります。 1 tx_forceelecidle ポートは、tx_detectrxloopback ポートの少なくとも 10 パ ラレル・クロック・サイクル前にアサートされ、トランスミッタ・バッファを確実 にトライ・ステートにしなければなりません。 Rx データパス 図 1-14 に、Rx チャネル・データパスを示します。 図 1-14. Rx チャネル・データパスのモジュール Rx Channel Rx PCS Rx PMA Rate Match FIFO 8B10B Decoder Word Aligner Deserializer Rx Input Buffer FPGA Fabric CDR PCIe hard IP PIPE Interface Cyclone IV デバイス・ハンドブック Volume 2 Rx Phase Compen FIFO Byte Ordering Byte Deserializer © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ Rx データパス 1‒21 表 1–12 には、ALTGX メガファンクションがそれぞれのサポートされるプロトコル機 能モードでコンフィギュレーション中に使用する Rx チャネルのモジュールを示しま す。 表 1‒12. ALTGX メガファンクションのサポートされるプロトコル機能モード用の Rx モジュール使用 機能モー ド Basic 入力 バッ ファ CDR デシリアラ イザ ワー ド・ ア ライナ レー ト・ マッ チ FIFO 8B10B デ コー ダ バイト・デ シ リアライ ザ バイ ト・ オーダ リング Rx 位相 補償 FIFO v v v v(1) v(2) v(2) v(2)(3) v v v (3) ̶ v ̶ v PIPE v v v v v v GIGE v v v v v v ̶ 表 1–12 の注 : (1) 低レイテンシ・モードにコンフィギュレーションするとき、ワード・アライナ・ブロックが使用されていません。 (2) このブロックは、ALTGX MegaWizard Plug-In Manager でイネーブルできます。 (3) PCIe MegaCore ファンクションのハード IP 実装を使用するとき、このブロックが必要ありません。 以下の項では、Rx チャネル・データパスのモジュールの機能を説明します。 ■ 1–21 ページの「Rx 入力バッファ」 ■ 1–22 ページの「クロック・データ・リカバリ（CDR） 」 ■ 1–23 ページの「デシリアライザ」 ■ 1–24 ページの「ワード・アライナ」 ■ 1–26 ページの「レート・マッチ FIFO」 ■ 1–27 ページの「8B10B デコーダ」 ■ 1–27 ページの「バイト・デシリアライザ」 ■ 1–27 ページの「バイト・オーダリング」 ■ 1–27 ページの「Rx 位相補償 FIFO」 Rx 入力バッファ Rx 入力バッファは、ALTGX MegaWizard Plug-In Manager インタフェースでコンフィギュ レーション可能な以下の機能を含んでいます。 ■ 受信信号の高周波ゲインを大きくすることで物理媒体のロー・パス・フィルタ効 果が補償される手動イコライゼーション回路。 ■ 受信信号を周波数スペクトル全体にわたり均等に増幅するためのプログラマブル DC ゲイン ■ 100 Ω または 150 Ω での OCT ■ レシーバ入力バッファに存在する信号が信号検出スレッショルド電圧を超えてい るかどうかの信号検出機能。このオプションは PIPE にのみ使用できます。 高速シリアル・リンクのトランシーバは、PCI Express PIPE および GIGE モード用の AC 結合をサポートします。AC 結合リンクでは、AC 結合コンデンサによってトランス ミッタのコモン・モード DC 電圧が阻止されます。チップ内またはチップ外のレシー バ終端およびバイアス回路により、選択されたコモン・モード電圧が自動的に復元 されます。図 1-15 に、AC 結合リンクを示します。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒22 Cyclone IV トランシーバ・アーキテクチャ Rx データパス 図 1-15. AC 結合リンク AC Coupling Capacitor Transmitter Receiver Physical Medium Physical Medium AC Coupling Capacitor RX Termination TX Termination RX VCM TX VCM クロック・データ・リカバリ（CDR） Cyclone IV GX の各レシーバ・チャネルは、位相インタポレータ（PI）を備え、受信シ リアル・データ・ストリームからクロックを復元します。各 CDR は、トランシー バ・ブロック内の 1 つの MPLL からの専用の CDR ブロックでクロックされます。 CDR は、位相検出器で受信データを追跡して、PI と共にリカバリのシリアル・クロッ クとして最適サンプリング・クロック位相を確立することにより動作します。リカ バリのシリアルおよびパラレル・クロックを使用して、デシリアライザおよび PCS ブロックをクロックします。図 1-16 に、CDR ユニットを示します。 図 1-16. CDR とデシリアライザ Rx CDR Clock rx_locktorefclk rx_locktodata signal detect rx_freqlocked Recovered Serial Clock LTR/LTD Controller PI Clock Divider Recovered Parallel Clock Sampling Clocks Rx Input Buffer Phase Detector UP DN CDR は 2 つの状態で動作します : ■ LTR (Lock-To-Reference) — CDR は MPLL 入力基準クロックを追跡しています。 ■ LTD (Lock-to-Data) — 受信データを追跡して、最適サンプリング・クロック位相を 決定するために CDR 内の位相検出器がイネーブルされます。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ Rx データパス 1‒23 CDR ユニットには 2 つの動作モードがあります : ■ 自動ロック・モード — 動作状態は LTR/LTD コントローラによって決まります。レ シーバ・パワーアップとリセット・サイクルの時に、CDR が LTR 状態にありま す。以下の条件の両方が満たされているとき、LTD 状態の遷移が自動的に実行さ れます : ■ 信号検出回路が、Rx 入力バッファに有効な信号レベルが存在することを示し ている ■ CDR の出力クロックが入力基準クロックに対し、コンフィギュレーションされ ている PPM 周波数スレッショルド設定の範囲内である 実際のロック時間は、着信データの遷移密度およびレシーバ入力基準クロックと アップストリーム・トランスミッタ基準クロックの間の PPM 周波数差によって 決まります。 CDR の遷移は、以下のいずれかの条件が満たされているとき、LTD 状態から LTR 状 態へ実行されます : ■ 1 ■ 信号検出回路が、Rx 入力バッファに有効な信号レベルが存在することを示し ている ■ CDR の出力クロックが MPLL 入力基準クロックに対し、コンフィギュレーショ ンされている PPM 周波数スレッショルド設定の範囲外にある 手動ロック・モード — CDR(LTR または LTD のどちらか ) の状態は rx_locktorefclk および rx_locktodata 信号で手動で制御されます。 PIPE モードでは、ALTGX MegaWizard Plug-In Manager での Enable fast recovery mode オプ ションを選択することにより、PCIe Base Specification 内の P0s から P0 状態に遷移す るとき、CDR がビットおよびバイト・ロックを達成するすることができます。 Enable fast recovery mode オプションが選択されていないと、P0s から P0 状態に遷移す るとき、Recovery 状態を必要とする場合があります。 デシリアライザ デシリアライザは、Rx 入力バッファから 8 ビットまたは 10 ビット・パラレル・ データまで受信したシリアル・データを変換します。シリアル・データは LSB から MSB まで受信されます。デシリアライザは、CDR からのハーフ・レートのリカバリさ れるシリアル・クロックで作動します。図 1-17 に、デシリアライザを示します。 図 1-17. デシリアライザ Rx Input Buffer Recovered Serial Clock From CDR Deserializer 8/10 Rx PCS Rx Load Enable Recovered Parallel Clock © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒24 Cyclone IV トランシーバ・アーキテクチャ Rx データパス ワード・アライナ オプションのワード・アライナは、あらかじめ定義されたアラインメント・パター ンに基づいて、デシリアライズされたパラレル・データのためのワード境界を復元 します。このアラインメント・パターンは、リンク同期中に受信している必要があ ります。 このワード・アライナは、以下の 3 つのモードのうちの 1 つで動作します : ■ マニュアル・アラインメント・モード ■ ビット・スリップ・モード ■ 自動同期ステート・マシン・モード マニュアル・アラインメント・モード rx_digitalreset がディアサートされた後、rx_enapatternalign 信号の立ち上 がりエッジでワード・アライナがトリガされ、受信データ・ストリーム中でユー ザー定義のワード・アラインメント・パターンを探します。rx_enapatternalign 信号の立ち上がりエッジ後の最初のワード・アラインメント・パターンを受信した とき、rx_syncstatus と rx_patterndetect の両方の信号が、アラインメン ト・パターンの最上位バイト（MSB）と同期して 1 パラレル・クロック・サイクル の間 High にドライブされます。それ以降、同じワード境界でワード・アラインメン ト・パターンが受信されると、rx_patterndetect 信号だけが 1 クロック・サイ クルの間 High になります。 ビット・スリップ・モード ビット・スリップ・モードでは、rx_bitslip 信号のすべての立ち上がりエッジで、 ビット・スリップ回路は受信データ・ストリームに 1 ビットをスリップし、ワード 境界を実際上 1 ビット・シフトさせます。ワード・アライナのステータス信号 rx_patterndetect は、ビット・スリップ後の受信データがプログラムされたワー ド・アラインメント・パターンと一致したとき、1 パラレル・クロック・サイクルの 間 High にドライブされます。 自動同期ステート・マシン・モード ワード・アラインメントは、それぞれのサポートされるプロトコルに準拠する同期 ステート・マシンをサポートします。そして、Basic モードによるカスタムのワー ド・アラインメント・パターンのあるユーザー・プログラムされた同期がステート・ マシンもサポートします。 表 1–13 には、ALTGX メガファンクションがそれぞれのサポートされるプロトコル機 能モードでコンフィギュレーション中に使用する Rx チャネルのモジュールを示しま す。 表 1‒13. サポートされるプロトコル機能モード用のワード・アライナ・コンフィギュレーション ( その１ ) ワード・アライナのコンフィギュレーション モード パターン長 受信後同期を達成するための有効な同期コード・グ ループ数またはオーダ・セット数 Cyclone IV デバイス・ハンドブック Volume 2 PIPE GIGE 自動同期ステート・マ シン 自動同期ステート・マ シン 10 ビット 7 ビット、10 ビット 4 3 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ Rx データパス 1‒25 表 1‒13. サポートされるプロトコル機能モード用のワード・アライナ・コンフィギュレーション ( その２ ) ワード・アライナのコンフィギュレーション PIPE GIGE 受信後同期を喪失させるエラー・コード・グループ数 17 4 受信後エラー・カウントを 1 減少させる、連続する正 常コード・グループの数 16 4 ワード・アライナは、CDR からのリカバリされるパラレル・クロックで作動します。 図 1-18 に、ワード・アライナを示します。 図 1-18. ワード・アライナの入力および出力 8/10 datain 8/10 Word Aligner rx_invpolarity Recovered Parallel Clock dataout rx_syncstatus rx_patterndetect rx_ctrldetect rx_errdetect rx_disperr rx_runningdisp rx_digitalreset がディアサートされた後、ワード・アライナは、受信データ・ ストリーム中のワード・アラインメント・パターンまたは同期コード・グループを 識別します。プログラムされた数の有効な同期コード・グループまたはオーダ・ セットが受信されると、rx_syncstatus 信号が High にドライブされ、同期が達成 されたことを示します。rx_syncstatus 信号は、エラー・コードグループの指定 された番号を受け取るまでアサート状態を維持します。 ワード・アライナは、以下の追加機能をサポートします : ■ プログラマブル・ラン・レングス違反検出 — rx_rlv 信号によるラン・レングス・ スレッショルド設定の違反を検出して示す ■ レシーバ極性反転 — 差動シリアル・リンクからの偶然に置き換わった正と負の信 号を修正する tx_invpolarity ポートを使用する ■ レシーバ・ビット反転 — ビット順序の MSB-LSB を反転する 8B10B デコーダがイネーブルされるとき、ワード・アライナは以下のことを確認しま す: ■ オプションの rx_ctrldetect ステータス信号がある有効な制御文字 ■ オプションの rx_errdetect ステータス信号がある無効コード・グループ ■ オプションの rx_disperr ステータス信号がある現在のランニング・ディスパリ ティ・エラー ■ オプションの rx_runningdisp ステータス信号がある現在のランニング・ディ スパリティ値 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒26 Cyclone IV トランシーバ・アーキテクチャ Rx データパス レート・マッチ FIFO オプションのレート・マッチ FIFO は、アップストリーム・トランスミッタ（リカバ リ・クロックからの）とローカル・レシーバの基準クロック・ドメインの間のわず かなクロック周波数の違いを補償します。このプロセスは、以下を実行することに り達成できます : ■ ローカル・レシーバの基準クロック周波数がアップストリーム・トランスミッタ の基準クロック周波数よりも高い場合にレート・マッチ FIFO はスキップ（SKP） シンボルまたはオーダ・セットを挿入すること ■ ローカル・レシーバの基準クロック周波数がアップストリーム・トランスミッタ の基準クロック周波数よりも低い場合にレート・マッチ FIFO は SKP シンボルま たはオーダ・セットを削除すること 図 1-19 に、レート・マッチ FIFO を示します。 図 1-19. レート・マッチ FIFO の入力および出力 rx_syncstatus Rate Match FIFO datain 10 dataout 10 wrclk Recovered Parallel Clock rdclk Tx Parallel Clock Basic モードでのレート・マッチ FIFO レート・マッチ FIFO は、アップストリーム・トランスミッタとローカル・レシーバ の基準クロック間の周波数差を最大で ±300 ppm（合計 600 ppm）まで補償します。 20 ビット・レート・マッチ・パターンは、それぞれ 10 ビットのスキップ・パターン と 10 ビットのコントロール・パターンで構成されます。レート・マッチ FIFO の動作 は、ワード・アライナの同期ステータス rx_syncstatus が High になった後、開始 されます。レート・マッチャが 2 個の 10 ビット・コントロール・パターンのうちの いずれかに続いて、それぞれの 10 ビット・スキップ・パターンを受信すると、レー ト・マッチ FIFO のオーバーフローまたはアンダーランを防止するために必要な 10 ビット・スキップ・パターンを挿入または削除します。 レート・マッチ FIFO は、削除後クラスタ内にスキップ・パターンが 1 個残る場合、 最大で 4 個のスキップ・パターンをクラスタから削除できます。レート・マッチ FIFO は、挿入後クラスタ内に 5 個以下のスキップ・パターンがある場合、最大で 4 個の スキップ・パターンをクラスタに挿入できます。 PIPE モードでのレート・マッチ FIFO レート・マッチ FIFO は、アップストリーム・トランスミッタとローカル・レシーバ 間の周波数差を最大で ±300 ppm（合計 600 ppm）まで補償します。レート・マッチ FIFO の動作は、「PCI Express Base Specification 1.1」に準拠しています。レー ト・マッチ動作は、ワード・アライナ内の同期ステート・マシンが rx_syncstatus信号をHighにドライブすることにより同期の達成を示した後に開始 されます。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ Rx データパス 1 1‒27 システムがアップストリーム・トランスミッタとローカル・レシーバの基準クロッ クの間の周波数差が 0 ppm である共通の基準クロックを使用する場合、ALTGX MegaWizard Plug-In Manager で Enable low latency synchronous PCI Express (PIPE) オプショ ンを選択してください。イネーブルされると、レート・マッチ FIFO がレイテンシの 低下でコンフィギュレーションされます。 GIGE モードでのレート・マッチ FIFO レート・マッチ FIFO は、アップストリーム・トランスミッタとローカル・レシーバ 間の周波数差を最大で ±100 ppm（合計 200 ppm）まで補償します。レート・マッチ FIFO は、「IEEE 802.3 Specification」に準拠しています。レート・マッチ動作は、 ワード・アライナ内の同期ステート・マシンが rx_syncstatus 信号を High にドラ イブすることにより同期の達成を示した後に開始されます。 8B10B デコーダ オプションの 8B10B デコーダは、レート・マッチャから 10 ビット・データを受信 し、これを 8 ビットのデータおよび 1 ビットのコントロール識別子にデコードしま す。デコーダは、バイト・レベルで rx_dataout ポートにおけるレシーバ・パラレ ル・データのビット反転の機能をサポートします。その 8B10B デコーダは、「IEEE 802.3 Specification」の 36 項に準拠しています。 バイト・デシリアライザ オプションのバイト・デシリアライザは、パラレル・データ幅を 2 倍にして FPGA ファブリックのトランシーバ・インタフェース周波数を低下させます。バイト・デ シリアライザは、8B10B デコーダから 8 ビット幅のデータを取り込み、それを半分 の速度で 16 ビット幅のデータにパラレル変換します。 バイト・オーダリング 16 ビットまたは 20 ビットの FPGA ファブリックトランシーバ・インタフェースでは、 バイト・デシリアライザは 1 データ・バイト（8 ビットまたは 10 ビット）を受信し、 これを 2 データ・バイト（16 ビットまたは 20 ビット）にパラレル変換します。レ シーバ PCS ロジックがリセットから復帰した時点によって、バイト・デシリアライ ザ出力でのバイト・オーダリングは、送信データの元のバイト・オーダリングと一 致する場合と一致しない場合があります。バイト・パラレル変換の結果生じるバイ ト・ミスアラインメントは、リセットから復帰したときにバイト・デシリアライザ がどのバイトを受信中かによって異なるため、予測することができません。バイト・ オーダリング・ブロックを使用することで、正しいバイト・オーダリングを復元し た後データを FPGA ファブリックに転送することができます。ユーザーは、パラレ ル・トランスミッタ・データの最下位バイト位置に出現することが分かっているバ イト・オーダリング・パターンを選択する必要があります。バイト・オーダリング・ ブロックは、バイト・パラレル変換されたデータの最上位バイト位置で、プログラ ムされたバイト・オーダリング・パターンを見つけた場合、ユーザーがプログラム した PAD バイトを適切な数だけ挿入しバイト・オーダリング・パターンを最下位バ イト位置にプッシュすることによって、正しいバイト・オーダリングを復元します。 Rx 位相補償 FIFO Rx 位相補償 FIFO は、直接 FPGA ファブリックによるか、または PIPE インタフェースと PCIe MegaCoreファンクションのハードIP を通じて Rx PCSをインタフェースするとき、 位相差を補償するための必要なモジュールです。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒28 Cyclone IV トランシーバ・アーキテクチャ クロッキング Rx 位相補償 FIFO は、低レイテンシ・モードまたはレジスタされたモードで動作しま す。表 1–14 に、サポートされる動作モードでコンフィギュレーションされるときの Rx 位相補償 FIFO の条件を示します。 表 1‒14. サポートされる動作モードでの FIFO の条件 FIFO モード 容量 レイテンシ 機能モード 低レイテンシ 4 ワード 2-3 パラレル・サイク ル (1) Basic、PIPE、GIGE レジスタ済み ̶ 1 パラレル・サイクル ハード IP PCIe MegaCore ファンクション 表 1–14 の注 : (1) デバイス特性評価待ちです。 ALTGX MegaWizard Plug-In Managerインタフェースでrx_coreclk ポートをイネーブル することによって、Rx 位相補償 FIFO をクロックできます。そうしないと、Rx 位相 補償 FIFO リード・クロックは非結合動作モード (PIPE×1 や GIGE モードなど ) によ る tx_clkout ポートまたは CCU からの結合機能モード (PIPE×4 モードなど ) によ る coreclkout でドライブされます。 1 rx_coreclk ポートを使用する場合、Rx 位相補償 FIFO のライトとリード・クロック の間の周波数差が 0 ppm になっているかどうか確認してください。Quartus II ソフト ウェアのアサインメント・エディタで、rx_coreclk ポートからシリアル入力ピン へ GXB 0 PPM core clock setting アサインメントを使用します。 オプションの rx_phase_comp_fifo_error 信号は、Rx 位相補償 FIFO がフルか空 のどちらかであることを示します。 クロッキング Cyclone IV GX トランシーバは、実装可能な複数のプロトコルがある柔軟性の高いク ロッキング・アーキテクチャをサポートします。そして、すべての利用可能なトラ ンシーバ・リソースを完全に利用します。例えば、Tx および Rx チャンネルを同じ レートでドライブするには MPLL の 1 個を使用し、そして残りの MPLL は GPLL とし てを使用できます。さらに、アーキテクチャでは、独立した送信周波数と受信周波 数が可能です。 各 Tx チャンネルは、2 個の MPLL の 1 個からの高速シリアルおよび低速パラレル・ クロックで作動します。Rx チャンネルにおいて、図 1-20 に示されているように、 CDR は分割されたクロック・ネットワークで供給されます。各 MPLL からの Rx CDR ク ロックは、意図される Rx チャンネルに達するには多くの隣接の分割されたパスをド ライブする必要があります。例えば、MPLL1 は隣接の Rx チャンネルの 0 および 1 を ドライブし、MPLL2 が同時に、隣接の Rx チャンネルの 2 および 3 をドライブするこ とができます。 1 2 個の MPLL からの Rx CDR クロック・ソースのインタリービングがサポートされてい ません。例えば、MPLL1 は Rx チャネルの 0、1、および 3、そして、MPLL2 は Rx チャネルの 2 を駆動する組み合わせがサポートされていません。この場合、Rx チャ ンネルには 1 個の MPLL しか使用できません。 MPLL の入力基準クロックは、バンク 3A、3B、8A、および 8B に存在する REFCLK ピン を通して供給されます。MPLL がトランシーバに使用されない場合には、GPLL とし てを使用できます。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ クロッキング 1‒29 図 1-20 に、Cyclone IV GX デバイスでの 1 個のトランシーバ・ブロックのトランシー バ・クロック分配を示します。 図 1-20. 1 個のトランシーバ・ブロックを備えた Cyclone IV GX デバイスのトランシー バ・クロック分配 Transmitter Channels 3 (1) 3 (1) MPLL2 MPLL1 GXBL0 Receiver Channels (2) MPLL2 GXBL0 Ser Ch3 Tx CDR Ch3 Rx Ser Ch2 Tx CDR Ch2 Rx Ser Ch1 Tx CDR Ch1 Rx Ser Ch0 Tx CDR Ch0 Rx MPLL1 図 1-20 の注 : (1) これらの専用のバスには、Tx シリアル・クロック、Tx ロード・イネーブルおよび Tx パラレル・ク ロックが含まれています。 (2) この専用の信号は Rx CDR クロックです。トランシーバ・コンフィギュレーションに応じて、それぞ れのクロック・セグメントは Quartus II ソフトウェアで自動的にイネーブルされます。 2 個のトランシーバ・ブロックを備えた Cyclone IV GX デバイスの MPLL だけでなく、図 1-21 に示すように、GPLL からのトランシーバ・チャネルもドライブできます。 GPLL は、隣接するトランシーバ・ブロックにシリアルおよびパラレル・クロックを 提供するだけでは、CDR クロックの例外がある。GPLL は、CDR クロックを除き、隣 接トランシーバ・ブロックだけにシリアル・クロックおよびパラレル・クロックを 供給します。クロックの柔軟性が向上するために、MPLL6 と MPLL7 からのシリアル およびパラレルクロックを隣接しているトランシーバ・ブロックで共有することが できます。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒30 Cyclone IV トランシーバ・アーキテクチャ クロッキング 図 1-21. 2 個のトランシーバ・ブロックを備えた Cyclone IV GX デバイスのトランシー バ・クロック分配 GPLL2 Transmitter Channels 3 (1) 3 (1) GXBL1 MPLL8 Receiver Channels (2) GXBL1 Ser Ch3 Tx CDR Ch3 Rx Ser Ch2 Tx CDR Ch2 Rx Ser Ch1 Tx CDR Ch1 Rx Ser Ch0 Tx CDR Ch0 Rx MPLL7 MPLL7 3 MPLL8 (1) 3 (1) MPLL6 3 3 (1) (1) MPLL5 GXBL0 (2) MPLL6 GXBL0 Ser Ch3 Tx CDR Ch3 Rx Ser Ch2 Tx CDR Ch2 Rx Ser Ch1 Tx CDR Ch1 Rx Ser Ch0 Tx CDR Ch0 Rx MPLL5 GPLL1 図 1-21 の注 : (1) これらの専用のバスには、Tx シリアル・クロック、Tx ロード・イネーブルおよび Tx パラレル・ク ロックが含まれています。 (2) この専用の信号は Rx CDR クロックです。トランシーバ・コンフィギュレーションに応じて、それぞ れのクロック・セグメントは Quartus II ソフトウェアで自動的にイネーブルされます。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ クロッキング 1‒31 REFCLK ピンは LVDS、LVPECL、および PCML(1.2 V、1.5 V、3.3 V) 差動 I/O 規格の AC カッ プリング接続および HCSLI/O 規格の DC カップリング接続をサポートします。図 122 に、REFCLK ピンの AC カップリング接続の終端方法の例を示します。 図 1-22. 基準クロックの AC 結合の終端方法 LVDS, LVPECL, PCML (1.2 V, 1.5 V, 3.3 V) 0.1 μF Z0 = 50 Ω 0.1 μF Cyclone IV GX REFCLK VICM Z0 = 50 Ω 50 Ω 50 Ω 図 1-22 の注 : (1) VICM は、電圧ディバイダ回路（一般的に、2 個の 1-kΩ の抵抗）2.5 V 電源から供給されます。 図 1-23 に、HCSL（High-Speed Current Steering Logic）としてコンフィギュレーション されているときのクロック信号の終端方法の例を示します。 図 1-23. HCSL としてコンフィギュレーションされるときの基準クロックの終端方法 ( 注 1) Cyclone IV GX REFCLK + Rs (2) PCI Express (HCSL) REFCLK Source Rs (2) REFCLK 50 Ω 50 Ω 図 1-23 の注 : (1) 基準クロック信号が PCIe 仕様に準拠したクロック・ソースから生成されている場合、バイアスは不 要です。 (2) PCIe クロック・ソースのベンダが推奨する抵抗値を選択します。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒32 Cyclone IV トランシーバ・アーキテクチャ クロッキング 図 1-24 には、非結合コンフィギュレーションでのトランシーバ用のクロッキング・ アーキテクチャを示します。 図 1-24. 非結合コンフィギュレーション内のトランシーバ・クロッキング・アーキテクチャの例 Transmitter Channel PCS 8B10B Encoder Byte Serializer wrclk rdclk Tx Parallel Clock Tx Serial Clock /2 Word Aligner Receiver Channel PMA Rate Match FIFO 8B10B Decoder Byte Deserializer rx_coreclk[0] Byte Ordering Receiver Channel PCS Rx Phae Comp FIFO PIPE Interface /2 tx_clkout[0] CDR rdclk Deserializer wrclk PCI Express hard IP tx_coreclk[0] Tx Phase Comp FIFO Transmitter Channel PMA Serializer FPGA Fabric Parallel Recovered Clock Tx Parallel Clock トランシーバが結合モードでコンフィギュレーションさているとき、クロックおよ びリセット信号はそれぞれの結合チャンネルに共通になり、レーン間スキューを最 小化することができます。図 1-25 および図 1-26 に、結合コンフィギュレーション でのトランシーバ用のクロッキング・アーキテクチャを示します。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ クロッキング 1‒33 図 1-25. 結合コンフィギュレーション内のトランスミッタ・クロッキング・アーキテクチャの例 PIPE Interface tx_coreclk[3] PCI Express hard IP Tx Phase Comp FIFO wrclk Byte Serializer rdclk wrclk Channel 3 Transmitter Channel PMA Channel 2 Transmitter Channel PMA Serializer Transmitter Channel PCS FPGA Fabric 8B10B Encoder rdclk Transmitter Channel PCS PIPE Interface tx_coreclk[2] PCI Express hard IP Tx Phase Comp FIFO wrclk Byte Serializer rdclk wrclk Serializer /2 8B10B Encoder rdclk /2 Central Control Unit (CCU) Tx Parallel Clock coreclkout FPGA Fabric-Transceiver Interface Clock /2 PIPE Interface tx_coreclk[1] PCI Express hard IP Tx Phase Comp FIFO wrclk rdclk Byte Serializer wrclk Channel 1 Transmitter Channel PMA Channel 0 Transmitter Channel PMA Serializer Transmitter Channel PCS Tx Serial Clock 8B10B Encoder rdclk Transmitter Channel PCS PIPE Interface tx_coreclk[0] PCI Express hard IP © 2010 年 2 月 Altera Corporation Tx Phase Comp FIFO wrclk rdclk Byte Serializer wrclk 8B10B Encoder Serializer /2 rdclk /2 Cyclone IV デバイス・ハンドブック Volume 2 1‒34 Cyclone IV トランシーバ・アーキテクチャ ループバック 図 1-26. 結合コンフィギュレーション内のレシーバ・チャネルのクロッキング・アーキテクチャの例 /2 /2 CDR Receiver Channel PMA CDR Deserializer Word Aligner Channel 2 Rate Match FIFO 8B10B Decoder Byte Deserializer Byte Ordering Rx Phase Comp FIFO rx_coreclk[2] PIPE Interface Serial Recovered Clock Ch3 Parallel Recovered Clock Receiver Channel PCS PCI Express hard IP Receiver Channel PMA Deserializer Rate Match FIFO 8B10B Decoder Byte Deserializer Byte Ordering Rx Phase Comp FIFO PIPE Interface rx_coreclk[3] PCI Express hard IP Word Aligner Channel 3 Receiver Channel PCS FPGA Fabric Serial Recovered Clock Ch2 Parallel Recovered Clock Rx CDR Clock Central Control Unit (CCU) coreclkout FPGA Fabric-Transceiver Interface Clock Tx Parallel Clock /2 /2 /2 CDR Receiver Channel PMA CDR Deserializer Word Aligner Channel 0 Rate Match FIFO 8B10B Decoder Byte Ordering Rx Phase Comp FIFO Byte Deserializer rx_coreclk[0] PIPE Interface Serial Recovered Clock Ch1 Parallel Recovered Clock Receiver Channel PCS PCI Express hard IP Receiver Channel PMA Deserializer Rate Match FIFO 8B10B Decoder Byte Deserializer Byte Ordering Rx Phase Comp FIFO PIPE Interface rx_coreclk[1] PCI Express hard IP Word Aligner Channel 1 Receiver Channel PCS Serial Recovered Clock Ch0 Parallel Recovered Clock ループバック Cyclone IV GX デバイスには 3 つのループバック・オプションが用意されており、これ らを使用してトランシーバ・チャネル内のさまざまな機能ブロックの動作を検証す ることができます。以下のループバック・モードを使用することができます。 ■ リバース・パラレル・ループバック（PIPE モードにのみ使用可能） ■ シリアル・ループバック（PIPE モード以外のすべてのモードで使用可能） ■ リバース・シリアル・ループバック リバース・パラレル・ループバック・モード 図 1-27 に示すように、リバース・パラレル・ループバック・モードでは、受信した データはレート・マッチ FIFO の後にトランスミッタ・シリアライザにループバック され、シリアル・データとして送信されます。受信データは、rx_dataout ポート を通じて FPGA ファブリックでも使用できます。このループバック・モードは、 「PCI Express Base Specification 1.1」に準拠しています。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ ループバック 1‒35 リバース・パラレル・ループバック・モードをイネーブルするために、P1 パワー・ ステートで tx_detectrxloopback ポートをアサートします。ループバック・ モードでは、Tx PMA の機能の Rx データパスおよび動作を確認するには、自身のテ スト・プログラムを書き込むことができます。 図 1-27. PIPE のリバース・パラレル・ループバック・パス Transceiver Tx PMA Tx PCS FPGA Fabric PCIe hard IP Serializer Reverse parallel loopback path PIPE IF Rx PMA Rx PCS Rate Match FIFO Word Aligner Deserializer CDR シリアル・ループバック・モード 図 1-28 に示すように、トランスミッタ・データは、シリアライザの後にレシーバ CRU にループバックされます。受信データは、検証のために FPGA ロジックで使用す ることができます。このオプションを使用して、トランスミッタおよびレシーバ・ チャネル内でイネーブルされているすべての PCS および PMA 機能ブロックの動作を チェックできます。 トランスミッタ・チャネルはシリアル出力ポートおよびレシーバ・チャネルの両方 にデータを送信します。シリアル・ポート上の差動出力電圧は、選択された VOD 設定 に基づく値になります。データはレシーバ CDR にループバックされ、異なるクロッ ク・ドメインを通ってリタイミングされます。ユーザーは、レシーバ・チャネルで バイト境界を検出できるようにするために、ワード・アライナにアラインメント・ パターンを与える必要があります。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒36 Cyclone IV トランシーバ・アーキテクチャ ループバック 図 1-28. シリアル・ループバック・パス Transceiver Tx PMA Serializer Tx PCS FPGA Fabric Serial loopback Rx PMA To FPGA fabric for verification CDR Deserializer Rx PCS リバース・シリアル・ループバック・モード レシーバからトランスミッタへの 2 つのリバース・シリアル・ループバックを以下 に示します。 ■ Reverse serial loopback (Pre-CDR) オプションで直接に Tx 出力バッファに Rx の入力 バッファからの Pre-CDR モード ■ Reverse serial loopback オプションで Tx 出力バッファに CDR からの Post-CDR モード 図 1-29 に、リバース・シリアル・ループバック・モードの 2 つのパスを示します。 図 1-29. リバース・シリアル・ループバック Transceiver Tx PMA Tx PCS Tx PMA Serializer FPGA Fabric (1) (2) Serial loopback Rx PMA To FPGA fabric for verification Rx PCS Deserializer CDR 図 1-29 の注 : (1) Post-CDR のリバース・シリアル・ループバック・パス。 (2) Pre-CDR のリバース・シリアル・ループバック・パス Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ キャリブレーション 1‒37 キャリブレーション キャリブレーション回路は Tx および Rx 終端の OCT 抵抗をキャリブレーションしま す。この抵抗は、プロセス、電圧および温度の変動を補償します。キャリブレー ションは常にパワーアップまたはチャンネル・リセットの後に行われます。図 1-30 に、必要なキャリブレーション・ブロックへの入力を示します。すべてのトラン シーバ・チャネルは同じキャリブレーション・ブロック・クロックおよびパワーダ ウン信号を使用しています。 Cyclone IV GX デバイスの RREF ピンに 2 kΩ の外部抵抗 ( 最大の許容値は ±1%) を GND へ接続する必要があります。キャリブレーション・ブロックを正しく動作させ るために、ボードの RREF 抵抗接続部は外部ノイズの影響を受けないものでなけれ ばなりません。 通常動作中に、ALTGX MegaWizard Plug-In Manager インタフェースを通して、利用可能 な cal_blk_powerdown ポートが備えた終端抵抗を再ャリブレーションすることが できます。cal_blk_powerdown がディアサートされた後、キャリブレーション・ ブロックはキャリブレーション・プロセスを再開します。 図 1-30. キャリブレーション・ブロックの入力および出力 Channel 3 OCT Calibration Control Channel 2 RREF pin 2k Ω ±1% cal_blk_clk cal_blk_powerdown Calibration Block Channel 1 Channel 0 ビルトイン・セルフ・テスト (BIST) モード BIST モードを使用することで、ユーザー・ロジックの必要なしにトランシーバ・ チャネル内の機能を検証することができます。BIST 機能は、トランシーバ・チャネ ルをデバッグするためのオプションのメカニズムとして提供されます。以下の 3 種 類のパターン・ジェネレータおよびベリファイアが用意されています。 ■ BIST インクリメンタル・データ・ジェネレータおよびベリファイア－これは、パ ラレル・ループバック・モードでのみ使用できます。 ■ 高周波および低周波パターン・ジェネレータ－高周波パターンは、交互に 1 と 0 を 生成し、低周波パターンは、5 個の 1 と 5 個の 0 を生成します。これらのパター ンには、対応するベリファイアがありません。 © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒38 Cyclone IV トランシーバ・アーキテクチャ ビルトイン・セルフ・テスト (BIST) モード ■ 疑似ランダム・バイナリ・シーケンス（PRBS）ジェネレータおよびベリファイア － PRBS ジェネレータおよびベリファイアは、PMA ブロック内のシリアライザお よびデシリアライザとインタフェースします。 図 1-31 に、インクリメント・パターンのデータパスを示します。生成されたインク リメンタル・パターンが PMA の前の PCS 機能ブロック境界でレシーバ・チャネルに ループバックされるとともに、tx_dataout ポートに送り出されます。パターン・ ベリファイアは受信データを検証します。 図 1-31. BIST インクリメンタル・パターン・データパス Transceiver Transmitter Channel PCS Transmitter Channel PMA BIST Incremental Pattern Generator FPGA Fabric Tx Phase Compensation FIFO Byte Serializer 8B/10B Encoder Serializer Receiver Channel PCS Receiver Channel PMA BIST Incremental Pattern Verifier Parallel Loopback Rx Compensation FIFO Byte Deserializer 8B/10B Decoder Deserializer Word Aligner Receiver CDR 図 1-32 に、PRBS パターンのデータパスを示します。生成された PRBS パターンは トランスミッタ・シリアライザに送られます。ベリファイアは、ワード・アライナ からのデータをチェックします。 図 1-32. BIST PRBS パターン・データパス Transceiver Transmitter Channel PCS Tx Phase Compensation FIFO Transmitter Channel PMA BIST PRBS, High Freq, Low Freq Pattern Generator Byte Serializer Serializer 8B/10B Encoder FPGA Fabric Serial loopback can be dynamically enabled Receiver Channel PCS Receiver Channel PMA BIST PRBS Verifier Rx Compensation FIFO Byte Ordering Cyclone IV デバイス・ハンドブック Volume 2 Byte Deserializer 8B/10B Decoder Rate Match FIFO Word Aligner Deserializer Receiver CDR © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ リセットの制御 1‒39 リセットの制御 Cyclone IV GX デバイスは、トランシーバ・チャネルを制御する複数のリセット信号を 提供します。ALTGX MegaWizard Plug-In Manager インタフェースでは、デザインでイン スタンス化される各チャネルに対して個別のリセット信号をコンフィギュレーショ ンすることができます。また、各トランシーバ・ブロックには、パワーダウン信号 があります。図 1-33 に、リセット・コントローラへの入力を示します。これらの信 号について詳しくは、該当する表の 1–5 ページの「トップ・レベルの信号」を参照 してください。 図 1-33. リセット・コントローラへの入力 tx_digitalreset rx_digitalreset rx_analogreset Reset Controller pll_powerdown gxb_powerdown 表 1–15 に、特定のリセット信号およびパワーダウン信号の影響を受けるブロックを 示します。 表 1‒15. リセット信号およびパワーダウン信号の影響を受けるブロック トランシーバ・モジュー ル rx_digitalreset rx_analogreset tx_digitalreset pll_powerdow n gxb_powerdo wn MPLL ̶ ̶ ̶ v ̶ Tx 位相補償 FIFO ̶ ̶ v ̶ v Tx バイト・シリアライザ ̶ ̶ v ̶ v ̶ v Tx 8B10B エンコーダ ̶ ̶ v Tx シリアライザ ̶ ̶ v ̶ v Tx HSSI I/O バッファ ̶ ̶ ̶ ̶ v Rx HSSI I/O バッファ ̶ ̶ ̶ ̶ v Rx CDR ̶ v ̶ ̶ v Rx デシリアライザ ̶ ̶ ̶ ̶ v Rx バイト・シリアライザ v ̶ ̶ ̶ v Rx レート・マッチ FIFO v ̶ ̶ ̶ v Rx 8B10B デコーダ v ̶ ̶ ̶ v Rx バイト・シリアライザ v ̶ ̶ ̶ v Rx バイト・オーダリング v ̶ ̶ ̶ v Rx 位相補償 FIFO v ̶ ̶ ̶ v PCIe ハード IP ̶ ̶ ̶ ̶ v PIPE インタフェース ̶ ̶ ̶ ̶ v © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒40 Cyclone IV トランシーバ・アーキテクチャ リセットの制御 PIPE モードのリセット・シーケンス 図 1-34 に、PIPE モードの推奨したリセット・シーケンスを示します。 図 1-34. PIPE モードのリセット・シーケンス Initialization/Compliance Phase Normal Operation Reset & Power Down: 1 μs pll_powerdown tx_digitalreset rx_analogreset > 2 parallel clock cycles rx_digitalreset Output Status: pll_locked > 4 μs ignore received data > 4 μs rx_freqlocked 初期化 / 準拠フェーズ 初期化 / 準拠フェーズのときは、以下のリセット・シーケンスを使用します。 1. 電源投入後、pll_powerdown を 1 µs の最小期間にわたってアサートします。こ の期間中は、tx_digitalreset、rx_analogreset、および rx_digitalreset 信号をアサートしたままにしておきます。pll_powerdown 信号がディアサートされた後、MPLL は、入力基準クロックへのロックを開始し ます。 2. MPLL がロックしたら（pll_locked 信号の High で示される）、 tx_digitalreset、rx_analogreset、および rx_digitalreset をディア サートします。 3. rx_digitalreset がディアサートされた後、トランシーバ・チャネルからの pipephydonestatus 信号がアサートされて、リンクレイヤにステータスを示し ます。pipephydonestatus は、ステータスに応じて準拠フェーズの継続を支 援します。このフェーズが正常に完了した後、デバイスはノーマル動作フェーズ に入ります。 1 初期化 / 準拠フェーズ中は、rx_freqlocked 信号を使用して rx_digitalreset 信 号のディアサーションをトリガしないでください。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ リセットの制御 1‒41 ノーマル動作フェーズ 初期化 / 準拠フェーズの完了後、rx_freqlocked 信号のリアサーション後に、リ セット・シーケンスを続行します。少なくとも 4 µs 間待機してから、 rx_digitalreset を 2 パラレル受信クロック・サイクル間アサートして、レシーバ 位相補償 FIFO が初期化されるようにします。 1 トランシーバ・ブロックからのデータは、rx_freqlocked 信号が Low になった時点 から rx_digitalreset がディアサートされる時点までは有効ではありません。 Cyclone IV GX デバイスは、表 1–16 に記載されているコンフィギュレーション手法に よってデバイスのパワーアップ状態からリンク・アクティブ状態に移行するときの PCIe リセットのタイミング要件が満たされます。 . 表 1‒16. PIPE モードの各選択されたコンフィギュレーション手法付きの Cyclone IV デ バイスの一般的なコンフィギュレーション時間 デバイス コンフィギュレーション手法 コンフィギュレーション時間 (ms) EP4CGX15 パッシブ・シリアル 51 EP4CGX22 パッシブ・シリアル 92 EP4CGX30(1) パッシブ・シリアル 92 EP4CGX50 高速パッシブ・パラレル 41 EP4CGX75 高速パッシブ・パラレル 41 EP4CGX110 高速パッシブ・パラレル 70 EP4CGX150 高速パッシブ・パラレル 70 表 1–16 の注 : (1) EP4CGX30F484 デバイスはファースト・パッシブ・パラレル（FPP）コンフィギュレーション手法が ある PIPE モードのリセット・タイミング要件が満たされ、そして、コンフィギュレーション時間 は 41 ms です。 一般のリセット・シーケンス（PCIe を除き） 図 1-35 に、推奨した Transmitter Only チャネルのセットアップがある一般のリセッ ト・シーケンスを示します。 図 1-35. Transmitter Only チャネルのセットアップのある一般のリセット・シーケンス Reset & Power Down: 1 μs pll_powerdown tx_digitalreset Output Status: pll_locked © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒42 Cyclone IV トランシーバ・アーキテクチャ パワーダウン 図 1-36 に、推奨した Receiver and Transmitter チャネルのセットアップがある一般の リセット・シーケンスを示します。 図 1-36. レシーバとトランスミッタのチャネル・セットアップの一般のリセット・シーケンス Reset & Power Down: 1 μs pll_powerdown tx_digitalreset rx_analogreset rx_digitalreset Output Status: pll_locked > 4 μs rx_freqlocked パワーダウン Quartus II ソフトウェアでは、全体的な消費電力を低減するために、すべての未使用 トランシーバ・チャネルおよびブロックをパワーダウンします。オプションの gxb_powerdown 信号は、すべてのトランシーバ・チャネルとトランシーバ・ブロッ ク内のすべての機能ブロックをパワーダウンします。 図 1-37 に、オプションの gxb_powerdown 信号を使用して、Receiver and Transmitter チャネルのセットアップがある一般リセット・シーケンスの 1 つのサンプ ルを示します。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ パラメータの設定 1‒43 図 1-37. オプションの gxb_powerdown 信号とともにレシーバとトランスミッタのチャネル・セットアップ と一般モード・リセット・シーケンス Reset & Power Down: 1 μs pll_powerdown 1 μs gxb_powerdown tx_digitalreset rx_analogreset rx_digitalreset Output Status: pll_locked > 4 μs rx_freqlocked パラメータの設定 この項では、MegaWizard Plug-In Manager インタフェースで設定可能な ALTGX メガ ファンクション・パラメータを説明します。ALTGX MegaWizard Plug-In Manager インタ フェースには、以下のウィザード・ページが表示されます。 ■ 汎用 ■ PLL/ ポート ■ Ports/Cal Blk ■ ループバック ■ Rx Analog ■ Tx Analog © 2010 年 2 月 Altera Corporation Cyclone IV デバイス・ハンドブック Volume 2 1‒44 Cyclone IV トランシーバ・アーキテクチャ パラメータの設定 汎用 General ページでは、ALTGX メガファンクションに関する基本的オプションを指定で きます。表 1–17 に、General ページでの使用可能な設定を説明します。 表 1‒17. ALTGX メガファンクションのー般的な設定 ( その１ ) パラメータ 値 Which protocol will you be using? Basic PIPE 説明 トランシーバが動作する特定のプロトコルまたはモードを決定し ます。 GIGE Which subprotocol will you be using? None ×2 ×4 BIST PRBS Gen1 ×1 None、×2、×4、BIST、および PRBS は、Basic モード用です。 Gen1 ×1、Gen1 ×2、および Gen1 ×4 は、PIPE モード用です。 GIGE モードでは、サブプロトコルがありません。 Gen1 ×2 Gen1 ×4 Enforce default settings for this protocol On/Off このオプションをオンにした場合、選択されたプロトコルのため の指定された周波数とデータ・レートが指定されます。 この選択は Basic モードでは使用できません。 What is the operation mode? Receiver Only Transmitter Only Receiver and Transmitter What is the number of channels? What is the deserializer block width? 1–8 PIPE モードでは、Receiver and Transmitter（全二重）モードのみ使 用可能です。GIGE モードでは、トランスミッタ、またはレシーバ とトランスミッタの両方のいずれかを選択することができます。 PIPE モードでは、×1、×2、または ×4 の動作を指定することでき ます。 Single このオプションはトランシーバのデータ・パス幅を設定します。 Double ■ Single width ̶このモードは600 Mbps∼3.125 Gbpsで動作します。 各ブロックの機能は、Double-width モードとは異なる場合があり ます。 ■ Double width ̶ このモードはデータ・レート > 1 Gbps で動作しま す。各ブロックの機能は、各ブロックの機能は、Single-width モードとは異なる場合があります。モードとは異なる場合があ ります。 Cyclone IV トランシーバは、Single-width でのみサポートされます。 What is the channel width? 8 10 16 このオプションは、トランシーバと FPGA とのインタフェース幅を 決定します。 ■ 8 ビットまたは 10 ビットを選択すると、バイト・シリアライザ / デシリアライザが使用されていません。 ■ 16 ビットまたは 20 ビットを選択すると、バイト・シリアライザ / デシリアライザが使用されます。 20 GIGE モードは 8 ビットのみサポートします。 PIPE モードは 16 ビットのみサポートします。 Cyclone IV デバイス・ハンドブック Volume 2 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ パラメータの設定 1‒45 表 1‒17. ALTGX メガファンクションのー般的な設定 ( その２ ) パラメータ 値 説明 What would you like to base the setting on? Input Clock Frequency ■ 入力クロック周波数 ̶ このオプションを選択すると、入力ク ロック周波数を入力できます。ALTGX MegaWizard Plug-In Manager は、入力された値に基づいて、What is the effective data rate? フィールドにデータ・レート・オプションを入力します。 ALTGX MegaWizard Plug-In Manager は、使用可能なマルチプライ ヤ設定に基づいてこれらのデータ・レート・オプションを決定 します。 ■ データ・レート ̶ このオプションを選択した場合、トランシー バ・チャネルのシリアル・データ・レートを入力できます。 ALTGX MegaWizard Plug-In Manager は、入力された値に基づいて、 What is the input clock frequency? フィールドに入力基準クロック 周波数オプションを入力します。ALTGX MegaWizard Plug-In Manager は、使用可能なマルチプライヤ設定に基づいてこれらの 入力基準クロック周波数を決定します。 Data Rate データ・レートは、PIPE モードの場合が 2.5 Gbps で、そして、 GIGE モードの場合が 1.25 Gbps に固定されています。 What is the data rate? — ■ What would you like to base the setting on? フィールドで、Data rate オプションを選択すると、このフィールドに有効なシリアル・ データ・レート値を指定することができます。 ■ What would you like to base the setting on? フィールドで、Input clock frequency オプションを選択すると、このフィールドに有効 なシリアル・データ・レートのリストが表示されます。 データ・レートは、PIPE モードの場合が 2.5 Gbps で、そして、 GIGE モードの場合が 1.25 Gbps に固定されています。 What is the input clock frequency? The base data is トランシーバの入力基準クロック周波数を決定します。 — Mbps ■ What would you like to base the setting on? フィールドで、Input clock frequency オプションを選択すると、このフィールドに有効 なシリアル・データ・レートのリストが表示されます。 ■ What would you like to base the setting on? フィールドで、Data rate オプションを選択すると、このフィールドに有効なシリアル・ データ・レート値を指定することができます。 ■ PIPE モードでは、100 MHz および 125 MHz が許可されます。 ■ GIGE モードでは、62.5 MHz および 125 MHz が許可されます。 このオプションは設定不可能です。 PLL/ ポート 表 1–18 に、PLL/Ports ページでの使用可能な設定を説明します。 表 1‒18. PLL/ ポートの設定 ( その１ ) パラメータ r 値 説明 PLL 設定 Train Receiver CDR from pll_inclk © 2010 年 2 月 Altera Corporation On/Off Cyclone IV GX トランシーバに関しては、このオプションは常に On になっております。On のときには、CDR は MPLL に提供する pll_inclk を使用することでトレインします。 Cyclone IV デバイス・ハンドブック Volume 2 1‒46 Cyclone IV トランシーバ・アーキテクチャ パラメータの設定 表 1‒18. PLL/ ポートの設定 ( その２ ) パラメータ r 値 Use Auxiliary Transmitter (ATX) PLL On/Off Enable PLL PFD Feedback to compensate latency uncertainty in Tx dataout and Tx clkout paths relative to the reference clock On/Off このオプションは Cyclone IV GX デバイスで使用できません。 このオプションは Cyclone IV GX トランシーバで使用できません。 Auto High What is the Tx/Rx PLL bandwidth mode? 説明 Medium Low このオプションで、入力クロックによる変化に適応する PLL 調整 の速さを制御するために、アナログの設定を調整できます。広帯 域幅 PLL は高速ロック時間を提供し、基準ロック・ソース上の ジッタに追従して、ジッタを PLL 出力に送ります。低帯域幅 PLL は、基準クロックのジッタをフィルタしますがロック時間が長く なります。デフォルト設定の Auto で、PLL が最適な設定を計算す ることができます。 Auto What is the receiver CDR bandwidth mode? High Medium このオプションは Cyclone IV GX トランシーバで使用できません。 Low What is the acceptable PPM threshold between the receiver CDR VCO and the receiver input reference clock? ±62.5 to ±1000 このオプションは、MPLL 入力基準クロックおよび CDR リカバリ・ クロックの PPM 差を指定します。PIPE モードでは、このフィール ドが ±300 に設定する必要があります。GIGE モードでは、この フィールドが ±100 に設定する必要があります。 オプションのポート Create ‘gxb_powerdown’ port to power down the Transceiver block On/Off オプションの gxb_powerdown 信号は、すべてのトランシーバ・ チャネルとトランシーバ・ブロック内のすべての機能ブロックを パワーダウンします。 On/Off pll_powerdown 信号はオプションです。PIPE および GIGE モード で Enforce default settings for this protocol を選択する場合、この ポートがイネーブルされます。 Create ‘rx_analogreset’ port for the analog portion of the receiver On/Off rx_analogreset 信号はオプションです。PIPE および GIGE モード で Enforce default settings for this protocol を選択する場合、この ポートがイネーブルされます。 Create ‘rx_digitalreset’ port for the digital portion of the receiver On/Off rx_digitalreset信号はオプションです。PIPEおよびGIGEモード で Enforce default settings for this protocol を選択する場合、この ポートがイネーブルされます。 Create ‘tx_digitalreset’ port for the digital portion of the transmitter On/Off tx_digitalreset 信号はオプションです。PIPE および GIGE モー ドで Enforce default settings for this protocol を選択する場合、この ポートがイネーブルされます。 Create ‘pll_locked’ port to indicate MPLL is locked to the reference input clock On/Off Create ‘rx_locktorefclk’ port to lock the Rx CDR to the reference clock On/Off Create ‘pll_powerdown’ port to power down the Tx/Rx MPLL オプションの pll_locked 信号はデバッグに役立ちます。 Cyclone IV デバイス・ハンドブック Volume 2 オプションの rx_locktorefclk 信号はデバッグに役立ちます。 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ パラメータの設定 1‒47 表 1‒18. PLL/ ポートの設定 ( その３ ) パラメータ r 値 Create ‘rx_locktodata’ port to lock the Rx CDR to the received data On/Off Create ‘rx_pll_locked’ port to indicate Rx CDR is locked to the input reference clock On/Off Create ‘rx_freqlocked’ port to indicate Rx CDR is locked to the received data On/Off 説明 オプションの rx_locktodatak 信号はデバッグに役立ちます。 このオプションの信号は Cyclone IV GX トランシーバで使用できま せん。 この信号は High にアサートされると、レシーバ CDR が LTR モー ドから LTD モードに切り替わったことを示します。 Ports/Cal Blk 表 1–19 に、Ports/Cal Blk ページでの使用可能な設定を説明します。 表 1‒19. Ports/Cal Blk の設定 パラメータ 値 説明 On/Off このオプションの信号は PIPE モードにのみ使用できます。アサート されると、レシーバ入力バッファに存在する信号が、プログラムさ れた信号検出スレッショルド値を超えていることを示します。この 信号はデバッグに役立ちます。 Enable Tx Phase Comp FIFO in register mode On/Off Basic、PIPE、および GIGE モードでは、このオプションが使用できま せん。 Create ‘rx_phase_comp_fifo_ error’ output port On/Off このオプションの信号は、レシーバ位相補償 FIFO のオーバーフロー またはアンダーラン条件を示します。 Create ‘tx_phase_comp_fifo_ error’ output port On/Off このオプションの信号は、トランスミッタ位相補償 FIFO のオーバー フローまたはアンダーラン条件を示します。 Create ‘rx_coreclk’ port to connect to the read clock of the Rx phase compensation FIFO On/Off Create ‘tx_coreclk’ port to connect to the write clock of the Tx phase compensation FIFO On/Off Create ‘rateswitch’ port to divide down the data rate On/Off Create ‘rx_signaldetect’ port to indicate data input signal detection Use calibration block Create active high ‘cal_blk_powerdown’ port to power down the calibration block © 2010 年 2 月 Altera Corporation このオプションの入力ポートにより、Rx 位相補償 FIFO のリード側を 非トランシーバ FPGA クロックで駆動することができます。詳細は、 1–15 ページの「Tx 位相補償 FIFO」を参照してください。 このオプションの入力ポートにより、Tx 位相補償 FIFO のリード側を 非トランシーバ FPGA クロックで駆動することができます。 On/Off このオプションは Cyclone IV GX トランシーバで使用できません。 キャリブレーション回路は Tx および Rx 終端の OCT 抵抗をキャリブ レーションします。 On/Off この信号を使用して終端抵抗を再キャリブレートします。詳細は、 1–37 ページの「キャリブレーション」を参照してください。 Cyclone IV デバイス・ハンドブック Volume 2 1‒48 Cyclone IV トランシーバ・アーキテクチャ パラメータの設定 ループバック 表 1–20 に、Loopback ページでの使用可能な設定を説明します。 表 1‒20. ループバックの設定 パラメータ 値 説明 No loopback Loopback Options Serial loopback このオプションを使用して、シリアル信号をレシーバか ら直接トランスミッタに送信するリバース・シリアル・ ループバックがイネーブルできます。シリアル・ループ バックは、PIPE モード以外のすべてのモードでは使用で きます。 Reverse serial loopback (pre-CDR) Reverse Loopback Options Reverse serial loopback イネーブルされると、信号は送信元にドライブされ、基 本機能を検証することができます。 No reverse loopback Rx Analog 表 1–21 に、Rx Analog ページでの使用可能な設定を説明します。 表 1‒21. Rx Analog の設定 パラメータ 値 説明 Enable static equalizer control On/Off 0–High このオプションは、スタティック・イコライザの設定をイネーブ ルします。このオプションが On のとき、スタティック・イコラ イザの設定を選択することができます。 What is the DC gain? 0, 1, 3 PIPE モードでは、DC ゲイン設定の 1 が必要です。 What is the receiver common mode voltage (Rx VCM) 0.82V Cyclone IV GX トランシーバは、0.82 V の Rx VCM のみサポートしま す。 On/Off このオプションは PIPE モードにのみ使用できます。詳細は、表 1–4 に示されている rx_signaldetect の定義を参照してくだ さい。 4 このオプションは、強制信号検出オプションが Off のときに使用 して、信号検出回路のトリップ・ポイントを設定します。 On/Off このオプションは、OCT ではなく外部終端抵抗を使用する場合に 使用できます。このオプションが On のときに、レシーバ OCT が 使用されていません。 Force signal detection What is the signal detect and signal loss threshold. Use external receiver termination What is the receiver termination resistance? 100 Ω 150 Ω Cyclone IV デバイス・ハンドブック Volume 2 このオプションは、レシーバ終端値を指定します。 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ プロトコルの設定 1‒49 Tx Analog 表 1–22 に、Tx Analog ページでの使用可能な設定を説明します。 表 1‒22. Tx Analog の設定 パラメータ What is the transmitter common mode voltage (VCM) Use external transmitter termination Select the transmitter termination resistance What is the voltage output differential (VOD) control setting? What is the pre-emphasis setting (% of Vod)? 値 説明 0.65V Cyclone IV GX トランスミッタは、0.65 V の Tx VCM のみサポート します。 On/Off このオプションは、OCT ではなく外部終端抵抗を使用する 場合に使用できます。このオプションが On のときに、レ シーバ OCT が使用されていません。 100 Ω このオプションは、トランスミッタ終端値を指定します。 150 Ω 1-6 このオプションは、トランスミッタ・バッファの VOD を指 定します。 1, 5, 9, 13, 16, このオプションは、第 1 タップを使用するトランスミッ 17, 18, 19, 20, 21 タ・バッファにプリエンファシス量を設定します。 プロトコルの設定 特定のプロトコルに規定されるパラメタを指定するには、プロトコル設定を使用で きます。 表 1–23 に、Basic モードのプロトコル設定の Basic/8B10B ページで使用可能なオプ ションについてを説明します。 表 1‒23. Basic/8B10B の設定 ( その１ ) パラメータ 値 説明 Enable low latency PCS mode. On/Off このオプションは、位相補償 FIFO とオプションのバイ ト・シリアライザを除くすべての PCS ブロックをディ セーブルします。 Enable 8B/10B On/Off このオプションは、チャネル幅が 8 ビットまたは 16 ビットの場合にのみ使用できます。 On/Off このオプションを選択すると、現在のランニング・ ディスパリティを以下のとおり tx_dispval 信号レベ ルに応じて正または負にできます。 decoder/encoder. Create ‘tx_forcedisp’ to enable Force disparity and use ‘tx_dispval’ to code up the incoming word using positive or negative disparity. © 2010 年 2 月 Altera Corporation ■ ネガティブ・カレント・ランニング・ディスパリ ティ ̶ tx_forcedisp がアサートされ、 tx_dispval が Low の場合。ポジティブ・カレント・ ランニング・ディスパリティ。 ■ ポジティブ・カレント・ランニング・ディスパリ ティ ̶ tx_forcedisp がアサートされ、 tx_dispval が High の場合。 Cyclone IV デバイス・ハンドブック Volume 2 1‒50 Cyclone IV トランシーバ・アーキテクチャ プロトコルの設定 表 1‒23. Basic/8B10B の設定 ( その２ ) パラメータ Create ‘rx_ctrldetect’ port to indicate 8B/10B decoder has detected a control code. 値 On/Off 説明 これは 8B/10B デコーダが FPGA ファブリックに転送す る出力ステータス信号です。この信号は、デコードさ れた 8 ビット・コード・グループが、このポートの データ・コード・グループとコントロール・コード・ グループのいずれであるかを示します。 受信した 10 ビット･コード・グループが、IEEE802.3 仕 様で規定される 12 のコントロール・コード・グループ （/Kx.y/）のいずれかの場合、この信号は High にドライ ブされます。 受信した 10 ビット・コード・グループがデータ・コー ド･グループ (/Dx.y/) の場合、この信号は Low にドライ ブされます。 これは 8B/10B デコーダが FPGA ファブリックに転送す る出力ステータス信号です。この信号は 8B/10B コー ド・グループ違反を示します。受信した 10 ビット・ コード・グループに違反またはディスパリティ・エ ラーがある場合は High にアサートされます。コード違 反エラー、ディスパリティ・エラーまたはその両方を 区別するために、rx_disperr 信号と一緒に使用され ます。 Create ‘rx_errdetect’ port to indicate 8B/10B decoder has detected an error code. On/Off Create ‘rx_disperr’ port to indicate 8B/10B decoder has detected a disparity code. On/Off Create ‘rx_running_disp’ port to indicate the current running disparity of the 8B10B decoded byte. On/Off Flip receiver output data bits. On/Off このオプションは、レシーバ位相補償 FIFO の出力にお いて、バイト・レベルでパラレル・レシーバ・データ のビット順序を逆にします。 Flip transmitter input data bits. On/Off このオプションは、トランスミッタ位相補償 FIFO の入 力において、バイト・レベルでパラレル・トランス ミッタ・データのビット順序を逆にします。 Enable transmitter bit reversal. On/Off このオプションをイネーブルにすると、シリアライザ の入力の 8 ビット D[7:0] または 10 ビット D[9:0] データは、それぞれ D[0:7] または D[0:9] に入れ替 わります。 Cyclone IV デバイス・ハンドブック Volume 2 これは 8B/10B デコーダが FPGA ファブリックに転送す る出力ステータス信号です。受信した 10 ビット・コー ドまたはデータ・グループにディスパリティ・エラー がある場合は High にアサートされます。この信号が High になると、rx_errdetect も High にアサートされ ます。 これは 8B/10B デコーダが FPGA ファブリックに転送し、 8B/10B デコード・バイトのカレント・ランニング・ ディスパリティを示す出力ステータス信号です。 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ プロトコルの設定 1‒51 表 1‒23. Basic/8B10B の設定 ( その３ ) パラメータ 値 Create ‘tx_invpolarity’ port to allow transmitter polarity inversion. On/Off Create ‘tx_bitslipboundaryselect’ port to control the number of bits slipped before the serializer On/Off 説明 このオプション・ポートにより、トランスミッタ・ データ・パスのシリアライザに供給されるデータ・ ワードの各ビットの極性をダイナミックに反転できま す。このオプションは、トランスミッタからの差動出 力（tx_dataout）の正信号および負信号が、誤って ボード上で入れ替わって場合に使用します。 このオプションは、Receiver only または Receiver and Transmitter 動作モードの場合にのみ選択できます。この オプションは、tx_bitslipboundaryselect 入力を イネーブルし、Tx ビット・スリッパでスリップする ワード数を制御します。 表 1–24 に、Basic モードのプロトコル設定の Word Aligner ページで使用可能なオプ ションについてを説明します。 表 1‒24. ワード・アライナの設定 ( その１ ) パラメータ 値 説明 Use manual word alignment mode. On/Off このオプションをイネーブルすると、マニュアル・ア ラインメント・モードのワード・アライナが設定され ます。マニュアル・アラインメント・モードでは、 ワード・アライナの動作は入力信号 rx_enapatternalign で制御されます。 Use manual bitslipping mode. On/Off このオプションは、ビット・スリップ・モードのワー ド・アライナを設定します。このオプションをイネー ブルすると、ワード・アライナを制御する入力信号 rx_bitslip が作成されます。rx_bitslip 信号のす べての立ち上がりエッジで、ビット・スリップ回路は 受信データ・ストリームに 1 ビットをスリップし、 ワード境界を実際上 1 ビット・シフトさせます。 Use the Automatic synchronization state machine mode. On/Off Number of valid code groups received to achieve synchronization. 1 to 256 Number of erroneous code groups (error count) received to lose synchronization. 1 to 64 © 2010 年 2 月 Altera Corporation このオプションは、自動同期ステート・マシン・モー ドのワード・アライナを設定します。 このオプションは自動同期ステート・マシン・モード で使用し、同期を達成するために中間エラー・コード・ グループなしで受信しなければならないワード・アラ インメント・パターン数を示します。rx_syncstatus 信号が High にドライブされ、同期が達成されたことを 示します。 このオプションは自動同期ステート・マシン・モード で使用し、受信すると同期を失うエラー・コード・グ ループ数（エラー・カウント）を示します。同期の喪 失は、rx_syncstatus 信号が Low になると示されま す。 Cyclone IV デバイス・ハンドブック Volume 2 1‒52 Cyclone IV トランシーバ・アーキテクチャ プロトコルの設定 表 1‒24. ワード・アライナの設定 ( その２ ) パラメータ 値 説明 Number of continuous valid code groups received to reduce the error count by 1. 1 to 256 このオプションは自動同期ステート・マシン・モード で使用し、エラー・コード・グループ間で受信すると エラー・カウントが 1 減少させる有効な連続コード・ グループ数を示します。rx_syncstatus 信号は、エ ラー・カウントがプログラムされたエラー・カウント よりも少ない限り High のままです。 What is the word alignment pattern length? 7, 10,16 このオプションはワード・アラインメント・パターン 長を設定します。 — MSB を左端のビット位置にして、MSB から LSB のオー ダーでワード・アラインメント・パターンを入力しま す。 What is the word alignment pattern? Flip word alignment pattern bits. On/Off このオプションがイネーブルされている場合、What is the word alignment pattern? オプションで入力したパター ンのビット順序を反転させ、反転バージョンをワード・ アラインメント・パターンとして使用します。 Enable run-length violation checking with a run length of On/Off このオプションは出力信号 rx_rlv を生成します。こ のオプションをイネーブルすると、ラン・レングス違 反回路もアクティブになります。 Enable word aligner output reverse bit ordering. On/Off マニュアル・ビット・スリップ・モードでは、このオ プションはレシーバ・ワード・アライナの出力でビッ ト順序をダイナミックに反転させる入力ポート rx_revbitorderwa を作成します。 Create ‘rx_syncstatus’ output port for pattern detector and word aligner. On/Off Create ‘rx_patterndetect’ port to indicate pattern detected. On/Off これはワード・アライナが FPGA ファブリックに転送 し、プログラムされたワード・アラインメント・パ ターンが現在のワード・バウンダリで検出されたこと を示す出力ステータス信号です。 Create ‘rx_invpolarity’ port to enable word aligner polarity inversion. On/Off このオプションのポートにより、ワード・アライナの 入力で受信データの各ビットの極性をダイナミックに 反転させることができます。このオプションは、レ シーバへの差動入力（rx_datain）の正および負の信 号が、誤ってボード上で入れ替わって場合に使用しま す。 Create ‘rx_bitslipboundaryselectout’ port to indicate the number bits slipped in the word aligner On/Off このオプションは、Receiver only または Receiver and Transmitter 動作モードの場合にのみ選択できます。この オプションは、rx_bitslipboundaryselectout 出 力をイネーブルして、ワード・アライナでスリップす るビット数を示します。 Cyclone IV デバイス・ハンドブック Volume 2 これはワード・アライナが FPGA ファブリックに転送 し、同期が達成されたことを示す出力ステータス信号 です。この信号は、rx_dataout ポートのパラレル・ レシーバ・データに同期します。 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ プロトコルの設定 1‒53 表 1–25 に、Basic モードのプロトコル設定の Rate Match/Byte Order ページで使用可能 なオプションについてを説明します。 表 1‒25. レート・マッチ / バイト・オーダーの設定 ( その１ ) パラメータ Enable rate match FIFO. 値 説明 On/Off このオプションは、レート・マッチ（クロック・レー ト補償）FIFO をイネーブルします。PPM 差に応じて、 レート・マッチ FIFO は、What is the 20-bit rate match pattern1? オプションと What is the 20-bit rate match pattern2? オプションで入力した 20 ビット・レート・ マッチ・パターンに基づいて、スキップ文字の挿入と 削除を制御します。 What is the 20-bit rate match pattern1? (usually used for +ve disparity pattern) — 10 ビット・スキップ・パターンと 10 ビット・コント ロール・パターンを入力します。Skip pattern フィール ドで、中立ディスパリティを持つ 10 ビット・コード・ グループを選択する必要があります。 What is the 20-bit rate match pattern2? (usually used for -ve disparity pattern) — 10 ビット・スキップ・パターンと 10 ビット・コント ロール・パターンを入力します。Skip pattern フィール ドで、中立ディスパリティを持つ 10 ビット・コード・ グループを選択する必要があります。 Enable the rx_rmfifofull flag to indicate when the rate match FIFO is full. On/Off このオプションのポートは、レート・マッチ FIFO ブ ロックがフルになったことを示します。この信号は FIFO がフルになっている限り High のままです。 Enable the rx_rmfifoempty flag to indicate when the rate match FIFO is empty. On/Off このオプションのポートは、レート・マッチ FIFO ブ ロックが空になったことを示します。この信号は FIFO が空になっている限り High のままです。 Enable the rx_rmfifodatainserted flag to indicate when data is inserted in the rate match FIFO. On/Off Enable the rx_rmfifodatadeleted flag to indicate when data is deleted from the rate match FIFO. On/Off Enable insertion or deletion of consecutive characters or ordered sets On/Off Enable byte ordering block. On/Off © 2010 年 2 月 Altera Corporation このオプションのポートは、スキップ・パターンの挿 入を示します。削除が行われるたびに、この信号は 1 パラレル・クロック・サイクルの間 High になります。 このオプションのポートは、スキップ・パターンの削 除を示します。挿入が行われるたびに、この信号は 1 パラレル・クロック・サイクルの間 High になります。 このオプションは、レート・マッチ FIFO でのスキップ 文字の連続挿入または削除を可能にします。 バイト・オーダリング・ブロックで所定の信号の立ち 上がりエッジが発生した直後に、バイト・デシリアラ イザからの最下位バイト（LSByte）がバイト・オーダリ ング・パターンと比較されます。一致しない場合、バ イト･オーダリング･ブロックは What is the byte ordering pad pattern? オプションで入力したパッド文字を挿入し、 最下位バイトの位置でバイト・オーダリング・パター ンが見えるようにします。このパッド文字の挿入によ り、バイト・オーダリング・ブロックは正しいバイト・ オーダを復元することができます。 Cyclone IV デバイス・ハンドブック Volume 2 1‒54 Cyclone IV トランシーバ・アーキテクチャ プロトコルの設定 表 1‒25. レート・マッチ / バイト・オーダーの設定 ( その２ ) パラメータ What do you want the byte ordering to be based on? 値 説明 On/Off このオプションは、バイト・オーダリング・ブロック がイネーブルされているときにのみ使用できます。こ のオプションにより、rx_syncstatus 信号または FPGA ファブリックからのユーザー制御の rx_enabyteord 信号の立ち上がりエッジで、バイト・ オーダリング・ブロックをトリガできます。 What is the byte ordering pattern? - このオプションは、バイト・オーダリング・ブロック がイネーブルされているときにのみ使用できます。バ イト・オーダリング・ブロックが、rx_dataout ポー トのレシーバ・パラレル・データの最下位バイトの位 置に置く必要がある 10 ビット・パターンを入力しま す。 What is the byte ordering pad pattern? - バイト・オーダリング・ブロックがバイト・デシリア ライザからのデータの LSByte 位置でバイト・オーダリ ング・パターンを検出できない場合は、このバイト・ オーダリング・パッド・パターンを挿入し、 rx_dataout ポートのレシーバ・パラレル・データの 最下位バイトの位置で、バイト・オーダリング・パ ターンが検出されるようにします。このパッド文字の 挿入により、バイト・オーダリング・ブロックは正し いバイト・オーダを復元することができます。 表 1–26 に、PIPE モードのプロトコル設定の第 1 ページを説明します。 表 1‒26. PIPE モードの設定 ( その１ ) パラメータ 値 説明 オプションの設定 Enable low latency synchronous PCI Express (PIPE) On/Off このオプションを On にすると、レート・マッチ FIFO が低レイテンシ設定でコンフィギュレーションされま す。アップストリーム・トランスミッタとローカル・ レシーバの基準クロック間の差が 0 ppm の共通の基準 クロッキングで動作するシステムに、このオプション を使用してください。 Enable run-length violation checking with a run length of On/Off 40-80 イネーブルされると、受信データ・ストリーム中で連 続する 1 または 0 の数がプログラムされたラン・レン グス違反スレッショルドを超えたとき、rx_rlv がア サートされます。 Enable fast recovery mode On/Off Enable fast recovery mode を On にすると、MegaCore は P0 ステートから回路をより速い終了する時間をイネーブ ルします。Off にすると、P0 からの出口は、リンク・リ カバリの呼び出しを通常必要とします。 Enable electrical idle inference functionality On/Off Cyclone IV デバイス・ハンドブック Volume 2 電気的アイドルの推論をイネーブルします。 © 2010 年 2 月 Altera Corporation Cyclone IV トランシーバ・アーキテクチャ プロトコルの設定 1‒55 表 1‒26. PIPE モードの設定 ( その２ ) パラメータ 値 説明 オプションのポート Create ‘rx_syncstatus’ output port for pattern detector and word aligner On/Off Create ‘rx_patterndetect’ port to indicate the pattern detected On/Off Create ‘rx_ctrldetect’ port to indicate the 8B10B decoder has detected a control code On/Off Create ‘tx_detectrxloop’ input port as receiver detect or loopback enable depending on the power state On/Off Create ‘tx_forceelecidle’ input port to force the transmitter to send electrical idle signals On/Off Create ‘tx_forcedispcompliance’ input port to force negative running disparity On/Off Create ‘tx_invpolarity’ to allow transmitter polarity inversion On/Off これらの信号について詳しくは、 1–5 ページの「トップ・レベルの信号」を参照してくだ さい。 表 1–27 に、PIPE モードのプロトコル設定の第 2 ページを説明します。 表 1‒27. PIPE 2 の設定 パラメータ 値 Create ‘pipestatus’ output port for PIPE interface status signal On/Off Create ‘pipedatavalid’ output port to indicate valid data from the receiver On/Off Create ‘pipelecide’ output port for electrical idle detect status signal On/Off Create ‘pipephydonestatus’ output port to indicate PIPE completed power sate transitions On/Off Create ‘pipe8b10binvpolarity’ to enable polarity inversion in PIPE On/Off Create ‘powerdn’ input port for PIPE powerdown directive On/Off © 2010 年 2 月 Altera Corporation 説明 これらの信号について詳しくは、 1–5 ページの「トップ・レベルの信号」を参照してく ださい。 Cyclone IV デバイス・ハンドブック Volume 2 1‒56 Cyclone IV トランシーバ・アーキテクチャ プロトコルの設定 表 1–28 に、GIGE モードのプロトコル設定を説明します。 表 1‒28. GIGE の設定 パラメータ 値 説明 Create ‘rx_syncstatus’ output port for pattern detector and word aligner On/Off Create ‘rx_patterndetect’ port to indicate the pattern detected On/Off Create ‘rx_invpolarity’ to enable word aligner polarity inversion On/Off Create ‘rx_ctrldetect’ port to indicate the 8B10B decoder has detected a control code On/Off Create ‘rx_errdetect’ input port as receiver detect or loopback enable depending on the power state On/Off Create ‘rx_disperr’ to indicate the 8B10B decoder has detected a disparity error On/Off Create ‘tx_invpolarity’ to allow transmitter polarity inversion On/Off Create ‘rx_runningdisp’ port to indicate the current running disparity of the 8B10B decoded byte On/Off Create ‘rx_rmfifofull’ port to indicate when the rate match FIFO is full On/Off Create ‘rx_rmfifoempty’ port to indicate when the rate match FIFO is empty On/Off Create ‘rx_rmfifodatainserted’ port to indicate when data is inserted in the rate match FIFO On/Off Create ‘rx_rmfifodatadeleted’ port to indicate when data is deleted in the rate match FIFO On/Off Enable transmitter bit reversal On/Off 通常の送信ビット順序は、MSB から LSB までです。こ のオプションを On にすると、送信ビット順序は LSBMSB となります。 7,10 このオプションはワード・アラインメント・パターン 長を設定します。 What is the word alignment pattern length? Cyclone IV デバイス・ハンドブック Volume 2 これらの信号について詳しくは、 1–5 ページの「トップ・レベルの信号」を参照してく ださい。 © 2010 年 2 月 Altera Corporation