[AK5367A] AK5367A 96kHz 24-Bit ΔΣ ADC with 0V Bias Selector 概 要 AK5367Aは96kHzレコーディングシステム向けの高性能24bit ADCです。ADCはワイドダイナミックレ ンジを実現するエンハンスト・デュアルビット方式を採用しています。AK5367Aは4ステレオ入力を内 蔵し、入力プリアンプは外付け抵抗により入力レンジを可変にできるため、DVDレコーダ等の録音機器 用途に最適です。また、負電源回路を内蔵しており、入力のDCカット用のコンデンサを不要としまし た。 特 長 1. 24bit Stereo ADC • 4:1 0V Bias Stereo Input Selector • Digital HPF for offset cancellation (fc=1.0Hz@fs=48kHz) • Decimation LPF: -0.2dB@20kHz, -3.0dB@23kHz (fs=48kHz) • Soft Mute • Single-end Inputs • S/(N+D): 90dB • DR, S/N: 102dB • Audio I/F Format: 24bit MSB justified, I2S 2. Control Interface: I2C-Bus 3. Master Mode / Slave Mode 4. Master Clock • 256fs/384fs (32kHz∼ 96kHz) • 512fs/768fs (32kHz∼ 48kHz) 5. Sampling Rate: 32kHz to 96kHz 6. Power Supply • アナログ電源: 4.5 ∼ 5.5V • ディジタル電源: 3.0 ∼ 3.6V 7. Ta = −20 ∼ 85°C 8. Package: 30pin VSOP MS0967-J-01 2009/05 1 [AK5367A] ■ ブロック図 24K 10μ + LOPIN LOUT 0V 2Vrms 47K LIN1 47K LIN2 47K LIN3 47K LIN4 LISEL PDN 0V 2Vrms RIN1 47K RIN2 47K RIN3 47K RIN4 VSS1 DVDD VCOM HPF ADC ADC Audio I/F 0V Vcom=0V 47K AVDD 1Vrms ADC LRCK BICK SDTO MCLK HPF SCL SDA Charge Pump ROPIN ROUT 24K + RISEL CP 10μ CN 0.1μ CVEE VSS2 CVDD 1μ Figure 1. AK5367A Block Diagram MS0967-J-01 2009/05 2 [AK5367A] ■ オーダリングガイド −20 ∼ +85°C AK5367A評価用ボード AK5367AEF AKD5367A 30pin VSOP (0.65mm pitch) ■ ピン配置 VCOM 1 30 AVDD LIN1 2 29 VSS1 RIN1 3 28 DVDD LIN2 4 27 LRCK RIN2 5 26 MCLK LIN3 6 25 BICK RIN3 7 24 SDTO LIN4 8 23 SCL RIN4 9 22 SDA RISEL 10 21 PDN ROUT 11 20 CP ROPIN 12 19 CN LOPIN 13 18 CVDD LOUT 14 17 VSS2 LISEL 15 16 CVEE AK5367AEF Top View MS0967-J-01 2009/05 3 [AK5367A] ピン/機能 No. Pin Name I/O 1 VCOM O 2 3 4 5 6 7 8 9 10 11 12 13 14 15 LIN1 RIN1 LIN2 RIN2 LIN3 RIN3 LIN4 RIN4 RISEL ROUT ROPIN LOPIN LOUT I I I I I I I I I O O O O LISEL I 16 CVEE O 17 VSS2 - 18 CVDD - 19 CN I 20 CP O 21 PDN I 22 23 SDA SCL I/O I 24 SDTO O 25 BICK I/O 26 MCLK I Function Common Voltage Output Pin, AVDD/2 Bias voltage of ADC input. Lch Analog Input 1 Pin Rch Analog Input 1 Pin Lch Analog Input 2 Pin Rch Analog Input 2 Pin Lch Analog Input 3 Pin Rch Analog Input 3 Pin Lch Analog Input 4 Pin Rch Analog Input 4 Pin Rch Analog Input Pin Rch Feedback Resistor Output Pin Rch Feedback Resistor Input Pin Lch Feedback Resistor Intput Pin Lch Feedback Resistor Output Pin Lch Analog Input Pin Negative Voltage Output Pin Connect to VSS2 with a 1.0μF capacitor which is low ESR (Equivalent Series Resistance) over all temperature range. When this capacitor has the polarity, the positive polarity pin must be connected to the VSS2 pin. Non polarity capacitors can also be used. Charge Pump Ground Pin, 0V Connect to CVEE with a 1.0μF capacitor which is low ESR (Equivalent Series Resistance) over all temperature range. When this capacitor has the polarity, the positive polarity pin must be connected to the VSS2 pin. Non polarity capacitors can also be used. Charge Pump Power Supply Pin, 3.0V∼3.6V Negative Charge Pump Capacitor Terminal Pin Connect to CP with a 0.1μF capacitor which is low ESR (Equivalent Series Resistance) over all temperature range. When this capacitor has the polarity, the positive polarity pin must be connected to the CP pin. Non polarity capacitors can also be used. Positive Charge Pump Capacitor Terminal Pin Connect to CN with a 0.1μF capacitor which is low ESR (Equivalent Series Resistance) over all temperature range. When this capacitor has the polarity, the positive polarity pin must be connected to the CP pin. Non polarity capacitors can also be used. Power Down Mode & Reset Pin “H”: Power up, “L”: Power down & Reset The AK5367A must be reset once upon power-up. Control Data Input / Output Pin in I2C Control Control Data Clock Pin in I2C Control Audio Serial Data Output Pin “L” Output at Power-down mode. Audio Serial Data Clock Pin “L” Output in Master Mode at PWN bit= “0”. Master Clock Input Pin MS0967-J-01 2009/05 4 [AK5367A] No. Pin Name I/O Function Channel Clock Pin “L” Output in Master Mode at PWN bit= “0”. 28 DVDD Digital Power Supply Pin, 3.0 ∼ 3.6V 29 VSS1 Analog Ground Pin 30 AVDD Analog Power Supply Pin, 4.5 ∼ 5.5V Note: アナログ入力ピン(RISEL, LISEL, LIN1-4, RIN1-4)以外のすべての入力ピンはフローティングにしてはいけませ ん。 27 LRCK I/O ■ 使用しないピンの処理について 使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。 区分 Analog ピン名 LIN1-4, RIN1-4, LISEL, RISEL LOPIN, LOUT, ROPIN, ROUT MS0967-J-01 設定 オープン 2009/05 5 [AK5367A] 絶対最大定格 (VSS1=VSS2=0V; Note 1, Note 2) Parameter Symbol AVDD Power Supplies: Analog DVDD Digital CVDD Charge Pump Input Current, Any Pin Except Supplies IIN Analog Input Voltage(LISEL,RISEL,LIN1-4, RIN1-4 pins) VINA Digital Input Voltage (Note 3) VIND Ambient Temperature (Powered applied) Ta Storage Temperature Tstg Note 1. 電圧は全てグランドピンに対する値です。 Note 2. VSS1, VSS2は同じアナロググランドに接続して下さい。 Note 3. PDN, SCL, SDA, MCLK, BICK, LRCK pins min −0.3 −0.3 −0.3 −0.3 −0.3 −20 −65 max 6.0 6.0 4.0 ±10 AVDD+0.3 DVDD+0.3 85 150 Units V V V mA V V °C °C 注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。 また、通常の動作は保証されません。 推奨動作条件 (VSS1=VSS2=0V; Note 1) Parameter Symbol min typ max Units V 5.5 5.0 4.5 AVDD Analog V 3.6 3.3 3.0 DVDD Digital Power Supplies V 3.6 3.3 3.0 CVDD Charge Pump (Note 4) V +0.3 0 -0.3 ΔVDD DVDD-CVDD Note 4. AVDD,DVDD,CVDDの電源立ち上げシーケンスを考慮する必要はありません。 ただし、スレーブモードで使用する場合はPDN pin=“L”の状態で各電源を立ち上げてください。マス ターモードで電源を立ち上げる場合はPDN pin=“L”の状態で各電源を立ち上げるか、PDN pinを“L”で 電源が立ち上げられない場合はDVDDの投入直後からMCLK pinにクロックを入力し、その後、PDN pin を一度 “L”にし、デバイスをリセットしてください。リセットするまで内部のレジスタの値は不確定 であり、不定なデータが出力されます。 AVDD,CVDD,DVDDの各電源は任意にON/OFFすることができます。ただし、DVDDをOFFするときは 全ディジタル入力ピンをフローティングあるいはVSSに固定してください。 電源OFFとはAVDD, CVDD, DVDDをフローティングあるいはVSSにショートすることです。 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので 十分 ご注意下さい。 MS0967-J-01 2009/05 6 [AK5367A] アナログ特性 (Ta=25°C; AVDD=5.0; DVDD=CVDD=3.3V; VSS1=VSS2=0V; fs=48kHz, 96kHz; BICK=64fs; Signal Frequency=1kHz; 24bit Data; Measurement frequency=20Hz ∼ 20kHz at fs=48kHz, 40Hz ∼ 40kHz at fs=96kHz; unless otherwise specified) Parameter min typ max Units Pre-Amp Characteristics: Feedback Resistance 10 50 kΩ S/(N+D) (Note 5) 100 dB S/N (A-weighted) (Note 5) 108 dB Load Resistance RL (Note 6) 15 kΩ Load Capacitance CL (Note 6) 20 pF ADC Analog Input Characteristics: (Note 7) Resolution 24 Bits Input Voltage (Note 8) 2.7 3.0 3.3 Vpp S/(N+D) fs=48kHz −1dBFS 82 90 dB BW=20kHz −60dBFS 39 dB −1dBFS 90 dB fs=96kHz BW=40kHz −60dBFS 37 dB DR (−60dBFS, A-weighted) 94 102 dB S/N (A-weighted) 94 102 dB Interchannel Isolation (fs=48kHz) (Note 9) 85 96 dB Interchannel Gain Mismatch 0.1 0.5 dB Gain Drift 100 ppm/°C Power Supply Rejection (Note 10) 50 dB Power Supplies Power Supply Current Normal Operation (PDN pin = “H”) mA 23 15.5 AVDD mA 4 2.5 CVDD mA 3 2 DVDD (fs=48kHz) mA 6 4 DVDD (fs=96kHz) Power down mode (PDN pin = “L”) (Note 11) μA 100 10 AVDD+DVDD Note 5. 外付けの入力抵抗を47kΩ、Feedback抵抗を24kΩ、入力信号を2Vrmsにした場合にLOUT/ROUTで測定 した値です。 Note 6. LOUT/ROUT pinからの出力信号を外部で使用する時の負荷の規定です。 Figure 2のRL およびCL です。RL ついては、LOUT−LOPIN, ROUT−ROPIN pin間に接続されるFeedback抵 抗RfとLISEL, RISEL pinの入力インピーダンスは含みません。CL ついては、LSI内部の負荷容量は含みま せん。 Note 7. 測定値はPre-Amp → ADCを通した値です。 この時の外付けの入力抵抗は47kΩ、Feedback抵抗は24kΩとします。 Note 8. LISEL, RISEL pinへの入力電圧です。AVDD電圧に比例します。typ. Vin = 0.6 x AVDD (Vpp)。 Note 9. fs=96kHz時、93dB(typ.)です。 Note 10. AVDD, DVDDに1kHz, 50mVppの正弦波を重畳した場合です。 Note 11. 全てのディジタル入力ピンをDVDDまたはVSS2に固定した時の値です。 MS0967-J-01 2009/05 7 [AK5367A] RL Rf C1=10μF LOPIN LOUT 0V CL LISEL R i LIN1 R i LIN2 R i LIN3 - ADC + 0V R i LIN4 AK5367A Figure 2. Pre-Amp部の外付回路 MS0967-J-01 2009/05 8 [AK5367A] フィルタ特性 (fs=48kHz) (Ta=-20°C ∼ 85°C; AVDD=4.5 ∼ 5.5V; DVDD=CVDD=3.0 ∼ 3.6V) Parameter Symbol min ADC Digital Filter (Decimation LPF): Passband (Note 12) ±0.1dB PB 0 −0.2dB −3.0dB Stopband SB 28 Passband Ripple PR Stopband Attenuation SA 68 Group Delay Distortion ΔGD Group Delay (Note 13) GD ADC Digital Filter (HPF): Frequency Response (Note 12) −3dB FR −0.1dB typ max Units 20.0 23.0 18.9 - 0 20 kHz kHz kHz kHz dB dB μs 1/fs 1.0 6.5 Hz Hz ±0.04 フィルタ特性 (fs=96kHz) (Ta=-20°C ∼ 85°C; AVDD=4.5 ∼ 5.5V; DVDD=CVDD=3.0 ∼ 3.6V) Parameter Symbol min typ max Units ADC Digital Filter (Decimation LPF): Passband (Note 12) ±0.1dB PB 0 37.8 kHz −0.2dB 40.0 kHz −3.0dB 46.0 kHz Stopband SB 56 kHz Passband Ripple PR ±0.04 dB Stopband Attenuation SA 68 dB Group Delay Distortion ΔGD 0 μs Group Delay (Note 13) GD 20 1/fs ADC Digital Filter (HPF): Frequency Response (Note 12) −3dB FR 2.0 Hz −0.1dB 13.0 Hz Note 12. 各振幅特性の周波数はfs (システムサンプリングレート)に比例します。例えば、fs=48kHz時の±0.1dB におけるPassbandは0.39375 × fsです。 Note 13. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの24ビットデー タがADC出力レジスタにセットされるまでの時間です。 DC特性 (Ta=-20°C ∼ 85°C; AVDD=4.5 ∼ 5.5V; DVDD=CVDD=3.0 ∼ 3.6V) Parameter Symbol min High-Level Input Voltage VIH 70%DVDD Low-Level Input Voltage VIL DVDD−0.5 VOH High-Level Output Voltage (Iout=−1mA) Low-Level Output Voltage VOL (Except SDA pin: Iout=1mA) VOL (SDA pin: Iout=3mA) Input Leakage Current Iin - MS0967-J-01 typ - max 30%DVDD - Units V V V - 0.5 0.4 ±10 V V μA 2009/05 9 [AK5367A] スイッチング特性 (Ta=-20°C ∼ 85°C; AVDD=4.5 ∼ 5.5V; DVDD=CVDD=3.0 ∼ 3.6V; CL=20pF) Parameter Symbol min Master Clock Timing 8.192 fCLK 512fs, 256fs Frequency 16 tCLKL Pulse Width Low 16 tCLKH Pulse Width High 12.288 fCLK 768fs, 384fs Frequency 10.5 tCLKL Pulse Width Low 10.5 tCLKH Pulse Width High LRCK Frequency Duty Cycle fs Slave mode Master mode Audio Interface Timing Slave mode BICK Period BICK Pulse Width Low Pulse Width High LRCK Edge to BICK “↑” (Note 14) BICK “↑” to LRCK Edge (Note 14) LRCK to SDTO (MSB) (Except I2S mode) BICK “↓” to SDTO Master mode BICK Frequency BICK Duty BICK “↓” to LRCK BICK “↓” to SDTO Control Interface Timing (I2C Bus mode): SCL Clock Frequency Bus Free Time Between Transmissions Start Condition Hold Time (prior to first clock pulse) Clock Low Time Clock High Time Setup Time for Repeated Start Condition SDA Hold Time from SCL Falling (Note 15) SDA Setup Time from SCL Rising Rise Time of Both SDA and SCL Lines Fall Time of Both SDA and SCL Lines Setup Time for Stop Condition Pulse Width of Spike Noise Suppressed by Input Filter Capacitive load on bus typ max Units 24.576 MHz ns ns MHz ns ns 36.864 32 45 96 55 50 tSCK tSCKL tSCKH tLRSH tSHLR tLRS tSSD kHz % % 35 35 ns ns ns ns ns ns ns 160 65 65 30 30 fSCK dSCK tMSLR tSSD −20 −20 20 35 Hz % ns ns fSCL tBUF tHD:STA 1.3 0.6 400 - kHz μs μs tLOW tHIGH tSU:STA tHD:DAT tSU:DAT tR tF tSU:STO tSP 1.3 0.6 0.6 0 0.1 0.6 0 0.3 0.3 50 μs μs μs μs μs μs μs μs ns Cb - 400 pF 64fs 50 Note 14. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。 Note 15. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。 MS0967-J-01 2009/05 10 [AK5367A] Parameter Reset Timing PDN Pulse Width (Note 16) PDN “↑” to SDTO valid at Slave Mode (Note 17) PDN “↑” to SDTO valid at Master Mode (Note 17) Symbol min tPD tPDV tPDV 150 typ 4388 4385 max Units ns 1/fs 1/fs Note 16. AK5367AはPDN pin = “L”でリセットされます。 Note 17. PDN pinを立ち上げてからのLRCKクロックの“↑”の回数です。 MS0967-J-01 2009/05 11 [AK5367A] ■ タイミング波形 1/fCLK VIH MCLK VIL tCLKH tCLKL 1/fs VIH LRCK VIL tSCK VIH BICK VIL tSCKH tSCKL Figure 3. Clock Timing VIH LRCK VIL tSHLR tLRSH VIH BICK VIL tSSD tLRS SDTO 50%DVDD Figure 4. Audio Interface Timing (Slave mode) MS0967-J-01 2009/05 12 [AK5367A] LRCK 50%DVDD tMSLR dSCK BICK 50%DVDD tSSD SDTO 50%DVDD Figure 5. Audio Interface Timing (Master mode) VIH SDA VIL tLOW tBUF tR tHIGH tF tSP VIH SCL VIL tHD:STA Stop tHD:DAT tSU:DAT tSU:STA tSU:STO Start Stop Start Figure 6. I2C Bus modeタイミング VIH PDN VIL tPDV SDTO 50%DVDD tPD PDN VIL Figure 7. Power Down & Reset Timing MS0967-J-01 2009/05 13 [AK5367A] 動作説明 ■ システムクロック AK5367Aに必要とされるクロックはMCLK, BICK, LRCKです。MCLKとLRCKは同期する必要はありますが、 位相を合わせる必要はありません。Table 1に標準のオーディオレートに対してAK5367Aに必要とされる各ク ロックの周波数を示します。CKS2-0 bit (Table 2)でMCLK周波数、BICK周波数およびマスター/スレーブモー ドを設定します。 スレーブモードでの動作時(PDN pin = “H”)は、各外部クロック(MCLK, BICK, LRCK)を止めてはいけません。 これらのクロックが供給されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ 動作が異常になる可能性があります。クロックを止める場合はパワーダウン状態(PDN pin = “L”)にして下さ い。マスタモードではパワーダウン時以外は、外部クロック(MCLK)を供給して下さい。入力クロックおよ びfsの切り替え時にリセットは不要ですが、ボツ音が気になる場合にはSMUTE bit= “1”でソフトミュートし、 出力データが “0”なった後、切り替えを行ってください。 fs 32kHz 44.1kHz 48kHz 96kHz MCLK 256fs 384fs 512fs 768fs 8.192MHz 12.288MHz 16.384MHz 24.576MHz 11.2896MHz 16.9344MHz 22.5792MHz 33.8688MHz 12.288MHz 18.432MHz 24.576MHz 36.864MHz 24.576MHz 36.864MHz N/A N/A Table 1. System Clock Example (N/A: Not available) Mode CKS2 CKS1 CKS0 0 0 0 0 1 2 3 4 5 6 7 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 0 1 Master/Slave MCLK 256/384fs (32k≤fs≤96k) Slave 512/768fs (32k≤fs≤48k) Reserved Master 256fs (32k≤fs≤96k) Master 512fs (32k≤fs≤48k) Reserved Reserved Master 384fs (32k≤fs≤96k) Master 768fs (32k≤fs≤48k) Table 2. Operation Mode Select BICK ≥ 48fs or 32fs (Note 18) (default) 64fs 64fs 64fs 64fs Note 18. BICK = 32fs入力時は、SDTO出力は16bit出力となります。 MS0967-J-01 2009/05 14 [AK5367A] ■ オーディオインタフェースフォーマット 2種類のデータフォーマットがDIF bit (Table 3)で選択できます。両モードともMSBファースト、2’s complement のデータフォーマットでSDTOはBICKの立ち下がりで出力されます。オーディオインタフェースはマスタモ ードとスレーブモードに対応します。マスタモードではLRCKとBICKは出力になり、スレーブモードでは入 力になります。マスタモード時のLRCK周波数とBICK周波数はそれぞれ1fsと64fsです。 Mode 0 1 DIF bit 0 1 SDTO LRCK BICK(Slave) BICK(Master) 64fs 24bit, MSB justified H/L ≥ 48fs or 32fs 64fs 24bit, I2S Compatible L/H ≥ 48fs or 32fs Table 3. Audio Interface Format Figure Figure 8 Figure 9 (default) LRCK 0 1 2 20 21 22 23 24 31 0 1 2 20 21 22 23 24 31 0 1 BICK(64fs) SDTO(o) 23 22 4 3 2 1 0 23 22 4 3 2 1 0 23 23:MSB, 0:LSB Lch Data Rch Data Figure 8. Mode 0 Timing LRCK 0 1 2 3 0 1 2 21 22 23 24 25 21 22 23 24 25 0 1 BICK(64fs) SDTO(o) 23 22 4 3 2 1 0 23 22 4 3 2 1 0 23:MSB, 0:LSB Lch Data Rch Data Figure 9. Mode 1 Timing ■ マスタモードとスレーブモードの切り替え AK5367Aはパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。パワーダウン 解除後、CKS2-0 bitを変更することでマスタモードになります。 マスタモードで使用する場合、CKS2-0 bitのデータが変更されるまで、AK5367AのLRCK, BICK pinはフロー ティングの状態です。そのため、AK5367AのLRCK, BICK pinに100kΩ程度のプルアップあるいはプルダウン 抵抗を入れる必要があります。 MS0967-J-01 2009/05 15 [AK5367A] ■ ディジタルHPF ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hzになっ ており、周波数応答はfsに比例します。 ■ パワーダウン AK5367AはPDN pinを“L”にすることでパワーダウンモードにできます。この時、同時にディジタルフィルタ がリセットされます。このリセットは電源投入時に必ず一度行って下さい。パワーダウンモード時はVCOM はVSS1の電圧になります。パワーダウンモード解除後、チャージポンプ回路が立上がり始めます。チャー ジポンプ回路が立ち上がった後、デバイス内部でPre-Ampがパワーアップし、Figure 10に示すADCの初期化 サイクルが開始されます。そのため、出力データSDTOはスレーブモード時は4388 x LRCKサイクル後、マス タモード時は4385 x LRCKサイクル後確定します。初期化中は両チャネルのADC出力データは2’s complement の “0”で、初期化終了後、ADC出力はアナログ入力信号に相当するデータにセトリングします(セトリングは 群遅延時間程度かかります)。 Power Supply (1) (AVDD, DVDD, CVDD) (1) PDN Charge Pump Internal State Power-down 0V CVEE Pin ADC Internal State power-up Power-down Normal Operation (5) power-up 0V (5) -CVDD Power-down Pre-amp In (Analog) ADC OUT (Digital) power-up Normal Operation -CVDD Initialize Power-down Normal Operation power-up Initialize Normal Operation (2) (2) (2) GD GD GD (3) (3) “0”data Idle Noise “0”data Idle Noise Idle Noise (4) Clock In MCLK,LRCK,BICK Notes: (1) スレーブモード時は4388/fs、マスタモード時は4385/fsです。 (2) アナログ入力に対するディジタル出力は群遅延(GD)を持ちます。 (3) パワーダウン時、ADC出力は“0”データです。 (4) 各クロック(MCLK, BICK, LRCK)の入力を止める場合はパワーダウンして下さい。 (5) チャージポンプの立ち上がり時間です。パワーダウンモード解除後、スレーブモードの場合は260/fs、 マスタモードの場合は257/fsです。 Figure 10. Power-down/up sequence example MS0967-J-01 2009/05 16 [AK5367A] ■ システムリセット 電源投入時、一度PDN pinを“L”にしてリセットして下さい。スレーブモード時には、PDN pinを“H”にすると リセット及びパワーダウンはMCLKで解除され、LRCKの立ち上がりエッジ(出力フォーマットがMode 1の時 は立ち下がりエッジ)に同期して内部のタイミングが動作します。LRCKが入力されるまではパワーダウン状 態です。マスタモード時には、PDN pinを“H”にするとリセット及びパワーダウンはMCLKが入力されると解 除されます。 ■ ソフトミュート機能 ソフトミュートはディジタル的に実行されます。SMUTE bitを “1” にすると1024LRCKサイクルで入力データ が-∞ (“0”)までアテネーションされます。SMUTE bitを”1”にすると、-∞状態が解除され、-∞から1024LRCKサイクルで 0dBまで復帰します。ソフトミュート開始後、1024LRCKサイクル以内に解除されるとアテネーションが中断され、同じサ イクルで0dBまで復帰します。ソフトミュート機能は信号を止めずに信号源を切り替える場合などに有効です。 SM U T E bit 1024/fs 0dB 1024/fs (1) (2) Attenuation -∞ SD T O O utput D ata “0” data Figure 11. Soft Mute Function Notes: (1) 1024LRCKサイクル(1024/fs)で入力データが-∞(“0”)までアテネーションされます。 (2) ソフトミュート開始後、1024LRCKサイクル以内に解除されるとアテネーションが中断され、同じサイクルで0dB まで復帰します。 ■ 入力セレクタ AK5367Aは4ch入力セレクタをLch/Rchの両チャネルに内蔵します。入力セレクタは4対1の入力セレクタにな っています。入力セレクタの設定はSEL2-0 bit(Table 4)で設定します。 SEL2 bit 0 0 0 0 1 SEL1 bit 0 0 1 1 0 SEL0 bit Input Selector 0 LIN1 / RIN1 1 LIN2 / RIN2 0 LIN3 / RIN3 1 LIN4 / RIN4 0 All off (Note) Table 4. Input Selector (default) Note: LOUT, ROUT pin出力は0Vになります。 MS0967-J-01 2009/05 17 [AK5367A] [入力セレクタの切り替えについて] 入力セレクタの切り替え時のボツ音が気になる場合にはSMUTE bit=“1”でソフトミュートし、出力データが “0”になった後、パス切り替えを行って下さい(Figure 12)。 ・入力セレクタ切り替えシーケンス 1. チャネル切り替えの前に、ソフトミュートをかける。 2. 1024/fs後、チャネル切り替えを行う。 3. ソフトミュートを解除する。 S M U T E bit 0dB (1) (1) A ttenuation (2) -∞ C hannel LIN 1/R IN 1 LIN 2/R IN 2 Figure 12. Input channel switching sequence example (1) 1024LRCKサイクルで(1024/fs)で-∞までアテネーションされます。 (2) チャネル切り替えを行う場合には、(2)の区間内にチャネル切り替えを行って下さい。(2)の区間はチャネル間のDC 差を吸収する必要があるため、200ms程度を要します。 MS0967-J-01 2009/05 18 [AK5367A] ■ Pre-Amp部と入力ATT AK5367Aの入力ピン(LIN1-4/RIN1-4)に入力抵抗(Ri)、LOPIN/ROPIN pinとLOUT/ROUT pin間に帰還抵抗(Rf) をつけることにより、入力ATTを構成できます(Figure 13)。LISEL/RISEL pinに入力可能な電圧はtyp. 0.6 x AVDD (Vpp)までです。従って、入力ピン(LIN1-4/RIN1-4)に直列で外付けされる入力抵抗Riの入力端に入力 される電圧が2Vrmsや4Vrmsのような過大振幅に対しては、RiとRfで過大振幅をtyp. 0.6 x AVDD (Vpp)まで減 衰させる必要があります。Table 5にRiとRfの定数例を示します。 Rf LOPIN Ri LIN1 Ri LIN2 Ri LIN3 Ri LIN4 Ri RIN1 Ri RIN2 Ri RIN3 Ri RIN4 C1=10μF LOUT LISEL ADC Pre-Amp Pre-Amp ADC ROPIN ROUT RISEL Rf C1=10μF Figure 13. Pre-Amp and Input ATT ・入力レンジに対する設定例 Input Range Ri [kΩ] 4Vrms 47 2Vrms 47 1Vrms 47 ATT Gain [dB] Rf [kΩ] 12 −11.86 24 −5.84 47 0 Table 5. Input ATT example LISEL/RISEL pin 1.02Vrms 1.02Vrms 1Vrms Note: Ri は10kΩ以上の値として下さい。 MS0967-J-01 2009/05 19 [AK5367A] ■ チャージポンプ CVDD pinから供給された電源から、内部チャージポンプ回路により、負電源CVEEを生成します。生成され た負電源CVEEをLSI内部でプリアンプ用の電源として使用します(Figure 14)。 AK5367A To Pre-Amp Charge Pump CVDD CP CN Negative Voltage CVEE VSS2 Cout=1μF Cp=0.1μF Figure 14. Charge Pump MS0967-J-01 2009/05 20 [AK5367A] ■ シリアルコントロールインタフェース AK5367AのI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応します。 SDA, SCL pinのプルアップ抵抗の接続先はDVDD+0.3V以下にして下さい。 1. WRITE命令 I2Cバスモードにおけるデータ書き込みシーケンスはFigure 15に示されます。バス上のICへのアクセスには、最初に開 始条件(Start Condition)を入力します。SCLラインが“H”の時にSDAラインを“H”から“L”にすると、開始条件が作られ ます(Figure 21)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビットから構成され、8ビット目には データ方向ビット(R/W)が続きます。上位7ビットは“0110001”固定です。アドレスが一致した場合、AK5367Aは確認 応答(Acknowledge)を生成し、命令が実行されます。マスタは確認応答用のクロックパルスを生成し、SDAラインを解 放しなければなりません(Figure 22)。R/W bitが“0”の場合はデータ書き込み、R/W bitが“1”の場合はデータ読み出し を行います。 第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位6ビットは“0”固定 です(Figure 17)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、MSB firstで構成されます (Figure 18)。AK5367Aは、各バイトの受信を完了するたびに確認応答を生成します。データ転送は、必ずマスタが生 成する停止条件(Stop Condition)によって終了します。SCLラインが“H”の時にSDAラインを“L”から“H”にすると、停 止条件が作られます(Figure 21)。 AK5367Aは複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を送らず更 にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレスに格納されます。アドレ ス02Hを越えるデータを送ると、内部レジスタに対応するアドレスカウンタはロールオーバし、アドレス“00H”から順に 格納されます。 クロックが“H”の間は、SDAラインの状態は一定でなければなりません。データラインが“H”と“L”の間で状態を変更で きるのは、SCLラインのクロック信号が“L”の時に限られます(Figure 23)。SCLラインが“H”の時にSDAラインを変更す るのは、開始条件、停止条件を入力するときのみです。 S T A R T SDA S T O P R/W="0" Slave S Address Sub Address(n) Data(n) A C K A C K Data(n+1) A C K Data(n+x) A C K A C K P A C K Figure 15. Data Transfer Sequence at the I2C-Bus Mode 0 1 1 0 0 0 1 R/W 0 A1 A0 D2 D1 D0 Figure 16. The First Byte 0 0 0 0 0 Figure 17. The Second Byte D7 D6 D5 D4 D3 Figure 18. Byte Structure after the second byte MS0967-J-01 2009/05 21 [AK5367A] 2. READ命令 R/W bitが“1”の場合、AK5367AはREAD動作を行います。指定されたアドレスのデータが出力された後、マスタが停 止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレスのデータを読み出す ことができます。アドレス“02H”のデータを読み出した後、さらに次のアドレスを読み出す場合にはアドレス“00H”のデ ータが読み出されます。 AK5367Aはカレントアドレスリードとランダムリードの2つのREAD命令を持っています。 2-1. カレントアドレスリード AK5367Aは内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定されたアドレスのデー タを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス値を保持しています。例え ば、最後にアクセス(READでもWRITEでも)したアドレスが“n”であり、その後カレントアドレスリードを行った場合、アド レス“n+1”のデータが読み出されます。カレントアドレスリードでは、AK5367AはREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力した のち内部カウンタを1つインクリメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、 READ動作は終了します。 S T A R T SDA S T O P R/W="1" Slave S Address Data(n) A C K Data(n+1) Data(n+2) A C K A C K Data(n+x) A C K A C K P A C K Figure 19. CURRENT ADDRESS READ 2-2. ランダムアドレスリード ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリードはREAD命令 のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があります。ランダムアドレ スリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit = “0”)、読み出すアドレスを順 次入力します。AK5367Aがこのアドレス入力に対して確認応答を生成した後、再送条件、READ命令のスレーブアド レス(R/W bit = “1”)を入力します。AK5367Aはこのスレーブアドレスの入力に対して確認応答を生成し、指定されたア ドレスのデータを出力し、内部アドレスカウンターを1つインクリメントします。データが出力された後、マスタが確認応 答を生成せず停止条件を送ると、READ動作は終了します。 S T A R T SDA S T A R T R/W="0" Slave S Address Slave S Address Sub Address(n) A C K A C K S T O P R/W="1" Data(n) A C K Data(n+1) A C K Data(n+x) A C K A C K P A C K Figure 20. RANDOM ADDRESS READ MS0967-J-01 2009/05 22 [AK5367A] SDA SCL S P start condition stop condition Figure 21. START and STOP Conditions DATA OUTPUT BY TRANSMITTER not acknowledge DATA OUTPUT BY RECEIVER acknowledge SCL FROM MASTER 2 1 8 9 S clock pulse for acknowledgement START CONDITION Figure 22. Acknowledge on the I2C-Bus SDA SCL data line stable; data valid change of data allowed Figure 23. Bit Transfer on the I2C-Bus MS0967-J-01 2009/05 23 [AK5367A] ■ レジスタマップ Addr 00H 01H 02H Register Name Power Down Control Input Selector Control Clock & Format Control D7 0 0 0 D6 0 0 0 D5 0 0 0 D4 0 0 DIF D3 0 0 CKS2 D2 0 SEL2 CKS1 D1 0 SEL1 CKS0 D0 PWN SEL0 SMUTE D3 0 RD 0 D2 0 RD 0 D1 0 RD 0 D0 PWN R/W 1 PDN pin = “L” resets the registers to their default values. Note: “0”で指定されたビットへの“1”の書き込みは禁止です。 アドレス00H ∼ 02H以外のアドレスへの書き込みは禁止です。 ■ 詳細説明 Addr 00H Register Name Power Down Control R/W Default D7 0 RD 0 D6 0 RD 0 D5 0 RD 0 D4 0 RD 0 PWN: Power down control 0: Power down. All registers are not initialized. 1: Normal Operation (default) “0”でデバイス全体がパワーダウンされます。この時、ADCは動作できません。このビットによるパワー ダウン時はコントロールレジスタの内容は初期化されません。また、コントロールレジスタへの書き込 みも可能です。 Addr 01H Register Name Input Selector Control R/W Default D7 0 RD 0 D6 0 RD 0 D5 0 RD 0 D4 0 RD 0 D3 0 RD 0 D2 SEL2 RD 1 D1 SEL1 R/W 0 D0 SEL0 R/W 0 D7 0 RD 0 D6 0 RD 0 D5 0 RD 0 D4 DIF R/W 0 D3 CKS2 R/W 0 D2 CKS1 R/W 0 D1 CKS0 R/W 0 D0 SMUTE R/W 0 SEL2-0: Input selector (Table 4) 初期値は“100”です。 Addr 02H Register Name Clock & Format Control R/W Default SMUTE: Soft Mute control 0: Normal Operation (default) 1: SDTO outputs soft-muted CKS2-0: Operation Mode select (Table 2) 初期値は“000”です。 DIF: Audio interface format (Table 3) 初期値は“0” (24bit, MSB justified )です。 MS0967-J-01 2009/05 24 [AK5367A] システム設計 Figure 24 はシステム接続例です。具体的な回路と測定例については評価ボード(AKD5367A)を参照して下さい。 + 2.2u 0.1u 1 47K 47K 47K 47K Analog In 47K 47K 47K 47K + 10u 24K 24K + 10u VCOM AVDD 30 2 LIN1 VSS1 29 3 RIN1 DVDD 28 4 LIN2 LRCK 27 5 RIN2 MCLK 26 6 LIN3 BICK 25 7 RIN3 SDTO 24 8 LIN4 SCL 23 9 RIN4 SDA 22 10 RISEL PDN 21 11 ROUT CP 20 12 ROPIN CN 19 13 LOPIN CVDD 18 AK5367A 14 LOUT VSS2 17 15 LISEL CVEE 16 Analog 5V + 10u 0.1u 0.1u Digital 3.3V + 10u DSP or μP Digital 3.3V + 0.1u 0.1u + + 10u Analog Ground Digital Ground 1u Figure 24. Typical Connection Diagram MS0967-J-01 2009/05 25 [AK5367A] 1. グランドと電源のデカップリング 電源とグランドの取り方には十分注意して下さい。通常、AVDD, DVDD, CVDDにはシステムのアナログ電源を供給 します。AVDD, DVDD, CVDDが別電源で供給される場合には、電源立ち上げシーケンスを考える必要はありませ ん。VSS1, VSS2は同じアナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分けて配線 しPCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電源ピンの近くに 接続して下さい。 2. 基準電圧 AVDDとVSS1の電圧差がアナログ入力レンジを設定します。VCOMはアナログ信号のコモン電圧として使われます。 このピンには高周波ノイズを除去するために2.2μF程度の電解コンデンサと並列に0.1μFのセラミックコンデンサを VSS1との間に接続して下さい。特に、セラミックコンデンサはピンにできるだけ近づけて接続して下さい。VCOM pin から電流を取ってはいけません。ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VCOM pinか らできるだけ離して下さい。 3. アナログ入力 AK5367Aへのアナログ入力は、外付けの抵抗を介してPre-Ampにシングルエンドで入力されます。入力信号レンジ に対して、Pre-Amp出力がADC(LISEL, RISEL pin)の入力レンジ(typ. 0.6 x AVDD Vpp)になるようにFeedback抵抗を 調節して下さい。Pre-Amp出力(LOUT, ROUT pin)とADC入力(LISEL, RISEL pin)の間はコンデンサでDCカットしま す。LISEL, RISEL pinの入力インピーダンスをR、Pre-Amp出力とADC入力間のコンデンサ容量をCとする場合、カット オフ周波数はfc=1/(2πRC)です。出力コードのフォーマットは 2’sコンプリメントです。DCオフセット(ADC自体のDCオ フセットも含む)は内蔵のHPFでキャンセルされます。AK5367Aは64fsでアナログ入力をサンプリングします。ディジタ ルフィルタは、64fsの整数倍付近の帯域を除く阻止域以上のノイズを全て除去します。AK5367Aは64fs付近のノイズ を減衰させるためにアンチエリアジングフィルタ(RCフィルタ)を内蔵しています。 4. 基板配線上の注意 LIN1-4, RIN1-4 pinはPre-Ampのサミングノードです。他の信号とのカップリングには十分注意し、入力抵抗までの配 線もできるだけ短くなるようにして下さい。LOPIN, ROPIN pinも同様に他の信号とのカップリングとFeedback抵抗まで の配線長に注意して下さい。また、LIN1-4, RIN1-4 pinの中で入力として使用されないピンがある場合はオープンにし て下さい。LOUT, ROUT pinに外部でデバイスを接続した場合に、LOUT, ROUT pinがドライブできる外部デバイスの 入力インピーダンスはmin.15kΩです。 ■ I2Cバスの接続 SCL pin, SDA pinはI2Cバスの規格に基づいた抵抗値でDVDDに接続して下さい。プルアップ先はDVDDまた はDVDDより低い電圧にしてください。 +3.3V DVDD AK5367A SDA pin VSS2 Figure 25. SDA pin output MS0967-J-01 2009/05 26 [AK5367A] パッケージ 30pin VSOP (Unit: mm) 1.5MAX *9.7±0.1 0.3 30 15 1 0.22±0.1 A 7.6±0.2 5.6±0.1 16 0.65 0.12 M 0.15 +0.10 -0.05 0.08 NOTE: Dimension "*" does not include mold flash. 0.45±0.2 0.10 +0.10 -0.05 1.2±0.10 Detail A 0-10° ■ 材質・メッキ仕様 パッケージ材質: リードフレーム材質: リードフレーム処理: エポキシ系樹脂 銅 半田(無鉛)メッキ MS0967-J-01 2009/05 27 [AK5367A] マーキング AKM AK5367AEF XXXBYYYYC XXXBYYYYC Date code identifier XXXB: Lot number (X: Digit number, B: Alpha character) YYYYC: Assembly date (Y: Digit number, C: Alpha character) 改訂履歴 Date (YY/MM/DD) 08/05/23 Revision 00 Reason 初回 Page Contents 09/05/21 01 記述追加 27 パッケージ Detail A に角度を追加 重要な注意事項 • 本書に記載された製品、及び、製品の仕様につきましては、製品改善のために予告なく変更することがあり ます。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、 あるいは弊社特約店営業担当にご確認下さい。 • 本書に掲載された情報・図面の使用に起因した第三者の所有する特許権、工業所有権、その他の権利に 対する侵害につきましては、当社はその責任を負うものではありませんので、ご了承下さい。 • 本書記載製品が、外国為替及び、外国貿易管理法に定める戦略物資(役務を含む)に該当する場合、輸出 する際に同法に基づく輸出許可が必要です。 • 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、 直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて 高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による 同意をお取り下さい。 • この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責 任を一切負うものではありませんのでご了承下さい。 • お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損 害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。 MS0967-J-01 2009/05 28