[AK1590] AK1590 1GHz Delta-Sigma Fractional-N Frequency Synthesizer 1. 概要 本 LSI は ΔΣ 型 Fractional-N による周波数切り替え機能をもつ 60MHz~1000MHz 帯の PLL(Phase Locked Loop)周波 数シンセサイザです。この製品は 18 ビットの ΔΣ 回路、低雑音の位相周波数比較器、精度の高いチャージポンプ、リファレ ンス分周器、デュアル・モジュラス・プリスケーラ(P/P+1)、および周波数オフセット調整回路で構成されます。 2. 特長 動作周波数: プログラマブルなチャージポンプ電流: 60MHz to 1000MHz 通常動作用チャージポンプ 20μA ~ 168μA、 8 段階 高速ロック用チャージポンプ 0.8mA ~ 2.3mA、 8 段階 電源電圧: 2.7 to 5.5V (PVDD 端子) チャージポンプ回路の電源を分離: PVDD to 5.5V (CPVDD 端子) パワーセーブ機能内蔵 周波数オフセット調整機能: AFC(Automatic Frequency Control)および DFM(Digital Frequency Modulation)に最適なグリッジを抑制した周波数遷移機能 汎用出力端子: 周辺部品制御用に汎用出力 2 ポートを搭載 低位相雑音: -201dBc/Hz 低消費電流: 2.5mA typ. パッケージ: 24pin QFN (0.5mm pitch, 4mm4mm0.7mm) 動作温度: -40 to 85°C MS1478-J-02 1 2015/6 [AK1590] ― 目次 ― 1. 概要 ______________________________________________________________________________ 1 2. 特長 ______________________________________________________________________________ 1 3. ブロック図 ___________________________________________________________________________ 3 4. 端子機能説明 _______________________________________________________________________ 4 5. 絶対最大定格 _______________________________________________________________________ 6 6. 推奨動作条件 _______________________________________________________________________ 7 7. 電気的特性 _________________________________________________________________________ 7 8. ブロック機能説明 _____________________________________________________________________ 11 9. レジスタマップ ______________________________________________________________________ 19 10. レジスタ機能説明 ____________________________________________________________________ 20 11. IC インターフェイス回路 _______________________________________________________________ 26 12. 外付け部品接続推奨例 _______________________________________________________________ 28 13. パワーアップシーケンス _______________________________________________________________ 30 14. 標準測定回路 ______________________________________________________________________ 31 15. 電源別ブロック図 ____________________________________________________________________ 32 16. 外形寸法図 ________________________________________________________________________ 33 17. マーキング _________________________________________________________________________ 34 本仕様書内での記号は以下に従います。 [Name]: 端子名 <Name>: レジスタのグループ名 (アドレス名) {Name}: レジスタのビット名 MS1478-J-02 2 2015/6 [AK1590] CPVSS CPVDD PVDD PVSS VREF DVSS 3. ブロック図 LDO BIAS R COUNTER 8bit REFIN CHARGE PUMP 1 CP PHASE FREQENCY DETECTOR CLK CHARGE PUMP 2 (For Fast Lock Up) REGISTER 24bit DATA LE NUM + FAST COUNTER 13bit OFFSET N DIVIDER ΔΣ 18bit SUM CPZ LOCK DETECT SWIN PULSE SWALLOW COUNTER INT GPO2 GPO1 PDN2 PDN1 - TEST3 RFINN LD PRESCALER 4/5, 8/9,16/17 TEST2 + TEST1 RFINP Fig. 1 ブロック図 MS1478-J-02 3 2015/6 [AK1590] 4. 端子機能説明 Table 1 端子機能 No. 端子名 I/O 端子機能 パワーダウン時 備考 1 CPVDD P チャージポンプ電源 2 TEST3 DI テスト端子 3 (グラウンドへ接続) 内部プルダウン・シュミットトリガ入力 3 TEST1 DI テスト端子 1 (グラウンドへ接続) 内部プルダウン・シュミットトリガ入力 4 LE DI ロードイネーブル シュミットトリガ入力 5 DATA DI シリアル・データ入力 シュミットトリガ入力 6 CLK DI シリアル・クロック シュミットトリガ入力 7 LD DO ロック検出 8 PDN2 DI PLL 用パワーダウン信号 シュミットトリガ入力 9 PDN1 DI LDO 用パワーダウン信号 シュミットトリガ入力 10 REFIN AI リファレンス入力 11 TEST2 DI テスト端子 2 (グラウンドへ接続) 12 GPO1 DO 汎用出力端子 1 Low 13 GPO2 DO 汎用出力端子 2 Low 14 DVSS G 15 VREF AIO 16 RFINN AI プリスケーラ入力 17 RFINP AI プリスケーラ入力 18 PVDD P ペリフェラル用電源 19 BIAS AIO 20 PVSS G 21 CP AO チャージポンプ出力 22 CPZ AIO ループフィルタ用コンデンサへ接続 注 1)、注 2) 23 SWIN AI ファーストロックアップ用抵抗端子へ接続 注 1)、注 2) 24 CPVSS G チャージポンプ・グラウンド Low 内部プルダウン・シュミットトリガ入力 デジタル・グラウンド LDO 基準電圧用コンデンサ接続端子 Low チャージポンプ出力電流設定用抵抗端子 ペリフェラル用グラウンド Hi-Z 注 1) 詳細な機能説明は 8.ブロック機能説明のチャージポンプ及びループフィルタの項目を参照してください。 注 2) CPZ 端子からの入力電圧を内部回路で使用しています。ファーストロックアップ機能を使用しない場合も CPZ 端子をオープンにする事は禁止します。CPZ 端子の出力先は”Fig.5 ループフィルタ接続図”をご参照ください。 SWIN 端子はファーストロックアップ機能を使用しない場合はオープンで問題ありません。 また、“[PDN1]=Low, [PDN2]=Low”および“[PDN1]=High, [PDN2]=Low”の時のループフィルタ切り替え用スイ ッチの状態は ON です。 注 3) パワーダウン時とは、電源投入後、[PDN1]=[PDN2]=Low の状態です。 MS1478-J-02 4 2015/6 [AK1590] CPZ CP PVSS BIAS AIO:Analog I/O pin G: Ground pin SWIN AO:Analog output pin P: Power supply pin CPVSS AI:Analog input pin DO: Digital output pin 24 23 22 21 20 19 DI:Digital input pin CPVDD 1 18 PVDD TEST3 2 17 RFINP TEST1 3 LE 4 DATA 5 14 DVSS CLK 6 13 GPO2 16 RFINN TOP 10 11 12 TEST2 GPO1 9 15 VREF REFIN 8 PDN1 LD 7 PDN2 VIEW Fig. 2 パッケージ端子配置図 MS1478-J-02 5 2015/6 [AK1590] 5. 絶対最大定格 Table 2 絶対最大定格 項目 記号 Min. Max. 単位 VDD1 -0.3 6.5 V 注 1)、注 2) VDD2 -0.3 6.5 V 注 1)、注 3) VSS1 0 0 V 電圧基準レベル、注 4) VSS2 0 0 V 電圧基準レベル、注 5) VSS3 0 0 V 電圧基準レベル、注 6) VAIN1 VSS1-0.3 VDD1+0.3 V 注 1)、注 7)、注 10) VAIN2 VSS2-0.3 VDD2+0.3 V 注 1)、注 8)、注 10) デジタル入力電圧 VDIN VSS3-0.3 VDD1+0.3 V 注 1)、注 9)、注 10) 入力電流 IIN -10 10 mA 保存温度 Tstg -55 125 C 電源電圧 グラウンドレベル アナログ入力電圧 備考 注 1) 電圧は全て 0V 基準です。 注 2) 端子[PVDD]が該当します。 注 3) 端子[CPVDD]が該当します。 注 4) 端子[PVSS]が該当します。 注 5) 端子[CPVSS]が該当します。 注 6) 端子[DVSS]が該当します。 注 7) 端子[REFIN]、[RFINN]、[RFINP]が該当します。 注 8) 端子[CPZ]、[SWIN]が該当します。 注 9) 端子[CLK]、[DATA]、[LE]、[PDN1]、[PDN2]が該当します。 注 10) 最大値は絶対最大定格 6.5V を超えてはいけません。 これらの値を超えた条件で使用した場合、デバイスを破壊することがあります。また通常の動作は保証されません。 MS1478-J-02 6 2015/6 [AK1590] 6. 推奨動作条件 Table 3 推奨動作条件 項目 動作温度 記号 Min. Typ. Max. 単位 85 C 備考 Ta -40 VDD1 2.7 3.3 5.5 V PVDD 端子が対象です。 VDD2 VDD1 5.0 5.5 V CPVDD 端子が対象です。 電源電圧 注 1) VDD1 と VDD2 は推奨動作条件の範囲内において独立に駆動可能です。 各仕様は推奨動作条件にて指定された電源電圧、動作温度範囲内にて適用されます。 7. 電気的特性 1. デジタル DC 特性 Table 4 デジタル DC 特性 項目 記号 条件 高レベル入力電圧 Vih 低レベル入力電圧 Vil 高レベル入力電流 Iih Vih = VDD1=5.5V 低レベル入力電流 Iil Vil = 0V, VDD1=5.5V 高レベル出力電圧 Voh Ioh = -500A 低レベル出力電圧 Vol Iol = 500A Min. Typ. Max. 単位 備考 V 注 1) 0.2VDD1 V 注 1) -1 1 A 注 1) -1 1 A 注 1) V 注 2) V 注 2) 0.8VDD1 VDD1-0.4 0.4 注1) 端子[CLK]、[DATA]、[LE]、[PDN1]、[PDN2]が該当します。 注2) 端子[LD]、[GPO1]、[GPO2]が該当します。 MS1478-J-02 7 2015/6 [AK1590] 2. シリアルインターフェースタイミング <書き込みタイミング> Tlesu Tle Tcsu LE (Input) Tch Tcl CLK (Input) Tsu DATA (Input) D19 Thd D0 D18 A3 A2 A1 D19 A0 Fig. 3 シリアルインターフェースタイミングチャート Table 5 シリアルインターフェースタイミング 項目 記号 Min. クロック L レベルホールド時間 Tcl 40 ns クロック H レベルホールド時間 Tch 40 ns クロックセットアップ時間 Tcsu 20 ns データセットアップ時間 Tsu 20 ns データホールド時間 Thd 20 ns LE セットアップ時間 Tlesu 20 ns Tle 40 ns LE パルス幅 注 1) Typ. Max. 単位 備考 LE が Low の区間に 24 発のクロックを CLK 端子から入力してください。24 クロックより多く入力された場合は、 LE が High に立ち上がる直前の 24 クロック分のデータが有効となります。 注 2) OFFSET レジスタ設定は 1/3.5RF 発振周波数/(INT+7) で計算される周波数以下の速度で書き込んでくだ さい。これより速く書き込んだ場合は、設定が無視されます。 MS1478-J-02 8 2015/6 [AK1590] 3. アナログ特性 特記なき場合、BIAS 端子に 27kΩ の抵抗を接続、VDD1=2.7~5.5V、VDD2=VDD1~5.5V、–40°C≤Ta≤85°C 項目 Min. Typ. Max. 単位 備考 RF 特性 入力感度 入力周波数 -10 +5 dBm 60 500 MHz プリスケーラ 4/5 60 1000 MHz プリスケーラ 8/9,16/17 REFIN 特性 入力感度 入力周波数 0.4 2 Vpp 5 40 MHz プリスケーラ 最大許容プリスケーラ出力周波数 125 MHz 位相比較器 位相検出器周波数 5 MHz チャージポンプ チャージポンプ 1 最大値 168.9 A Bias=27kΩ チャージポンプ 1 最小値 21.1 A Bias=27kΩ チャージポンプ 2 最大値 2.32 mA Bias=27kΩ チャージポンプ 2 最小値 0.84 mA Bias=27kΩ 1 nA 0.6≤Vcpo≤VDD2-0.7 Icp TRI-STATE リーク電流 Sink/Source 電流ミスマッチ 注 1) 10 % Vcpo=VDD2/2, Ta=25°C Icp 対 Vcpo 注 2) 15 % 0.5≤Vcpo≤VDD2-0.5, Ta=25°C レギュレータ VREF 立ち上り時間 50 s 消費電流 IDD1 10 A 3.6 mA パワーダウンモード [PDN1]=“Low”, [PDN2]=”Low" [PDN1]=”High”, IDD2 2.4 IDD3 0.17 mA IDD4 0.5 mA [PDN2]=”High” 、 PVDD 端子の電流値 [PDN1]=”High”, [PDN2]=”High” 、 CPVDD 端子の電流値 注 3) パワーセーブモード MS1478-J-02 9 [PDN1]=”High”, [PDN2]=”Low” 2015/6 [AK1590] 注 1) Sink/Source 電流ミスマッチ: [(|Isink|-|Isource|)/{(|Isink|+|Isource|)/2}] × 100 [%] 注 2) Fig.4 チャージポンプ特性 電圧 vs.電流を参照ください。 Icp 対 Vcpo:[{1/2×(|I1|-|I2|)}/{1/2×(|I1|+|I2|)}]×100 [%] 注 3) [PDN1]=”High”, [PDN2]=”High”の時に CPVDD 端子で定常的に消費する電流値です。ファーストロックモード での動作電流は含みません。 注 4) [PDN1]=”High”, [PDN2]=”High”の時の AK1590 全体の消費電流は IDD2+IDD3 です。 注 5) 出荷検査においては、パッケージ裏面中央の露出パッド(Exposed Pad)はグラウンドに接続しております。 BIAS ピン接続チャージポンプ出力電流設定用抵抗 項目 BIAS 抵抗 Min. Typ. Max. 単位 22 27 33 kΩ 備考 Icp I1 I2 I2 I1 Isink Isource 0.5 VDD2/2 VDD2 - 0.5 Vcpo Fig. 4 チャージポンプ特性 電圧 vs.電流 MS1478-J-02 10 2015/6 [AK1590] 8. ブロック機能説明 1.周波数設定 18 AK1590 は分母が 2 の Fractional-N シンセサイザで、次のような計算で算出した整数項と分子項を設定します。 18 設定周波数=FPFD × (整数項 + 分子項/2 ) 整数項= ROUND(設定周波数/ FPFD) 18 分子項= ROUND{(設定周波数 - 整数項×FPFD)/( FPFD /2 )} 注) ● ROUND:四捨五入、FPFD:位相比較周波数(=REFIN 端子入力周波数/R カウンタの分周数) 設定値計算例 例 1) 分子項が正となる場合:設定周波数が 950.0375MHz で位相比較周波数は 1MHz 整数項 = 950.0375MHz/1MHz = 950.0375 四捨五入して 950(10 進数) = 3B6 (16 進数) = 0011 1011 0110 (2 進数) 18 分子項 = (950.0375MHz-950×1MHz)/(1MHz/2 ) = 9830.4 四捨五入して 9830 (10 進数) = 2666 (16 進数) = 10 0110 0110 0110 (2 進数) 18 設定周波数 = 1MHz×(950 + 9830/2 ) = 950.0374985MHz (この場合は設定周波数に対する誤差は 1.5Hz) 例 2) 分子項が負となる場合:設定周波数が 950.550MHz で位相比較周波数は 1MHz 整数項 = 950.550MHz/1MHz=950.550 四捨五入して 951 (10 進数) = 3B7 (16 進数) = 0011 1011 0111 (2 進数) 18 分子項 = (950.550MHz-951×1MHz)/(1MHz/2 ) = -117964.8 18 四捨五入して-117965 (10 進数)、 2 の補数表現にするため 2 から引いて 2 進数表示 18 2 -117965 (10 進数) = 144179 (10 進数) = 23333 (16 進数) = 10 0011 0011 0011 0011 (2 進数) 18 設定周波数 = 1MHz×(951+(-117965/2 )) = 950.5499992MHz (この場合は設定周波数に対する誤差は 0.8Hz) 2 の補数表現の算出方法 1) 正の数の場合: そのまま 2 進数表示 (例) 100(10 進数) = 64(16 進数) = 110 0100(2 進数) 2) 18 負の数の場合: 2 から引いて 2 進数表示 18 (例) -100(10 進数) → 2 MS1478-J-02 - 100 = 262044(10 進数)= 3FF9C(16 進数) = 11 1111 1111 1001 1100(2 進数) 11 2015/6 [AK1590] 2.チャージポンプ及びループフィルタ AK1590 は通常用(チャージポンプ 1)とファーストロックアップ用(チャージポンプ 2)の 2 つのチャージポンプを内蔵していま す。2 つのチャージポンプをタイマーにより切り替えることで PLL の高速ロックを実現します。ループフィルタ切替えのための スイッチを内蔵しており、内部のタイマーにより切替えを行います。 ループフィルタは外付けとなり、CP、SWIN および CPZ の 3 つの端子に接続します。CPZ 端子はファーストロックアップ機 能を使用しない場合でも、R2 と C2 の中間ノードに接続する必要があります。このため R2、C2 については、必ず R2 が CP 端子側、C2 がグランド側に接続してください。 ファーストロックアップ時は、R2 と R2’が内部スイッチにより並列に接続されます。ファーストロック時のループ帯域および位 相マージンは、R2 と R2’の並列抵抗値で計算する必要があります。 Phase Detector Loop Filter up R3 CP VCO C1 down R2' R2 C3 Timer SWIN C2 CPZ Fig. 5 ループフィルタ接続図 MS1478-J-02 12 2015/6 [AK1590] 3.ファーストロックアップモード AK1590 では、<Address4>の D[16]={FASTEN}を”1”に設定することで、ファーストロックアップモードが有効になります。 ファーストロックアップのタイマーは周波数設定時の<Address2>へアクセスした時の LE の立ち上がり、または[PDN2] を”Low”から”High”へ設定した時にスタートします。 <Address4>D[12:0]の{FAST[12:0]}で設定されたタイマー区間だけループフィルタ切り替えスイッチがオンし、ファーストロ ックアップ用チャージポンプ(チャージポンプ 2)が有効になります。タイマー区間終了後は、ループフィルタ切り替えスイッチ がオフし、通常用チャージポンプ(チャージポンプ 1)が有効になり通常状態に戻ります。 タイマーは<Address4>の D[12:0]の{FAST[12:0]}で設定します。時間計算は次の数式に従います。 位相比較周波数周期 × {FAST[12:0]}設定値 またチャージポンプ電流に関しては通常用チャージポンプ(チャージポンプ 1)、ファーストロックアップ用チャージポンプ(チ ャージポンプ 2)いずれにおいても 8 段階で変更可能です。 通常用(チャージポンプ 1)の電流値は<Address2>の D[17:15]の 3 ビットアドレス{CP1[2:0]}への設定値と BIAS 端子に接 続された抵抗値で決まります。抵抗値、レジスタ設定値、電流値の関係は下式の通りです。 通常用チャージポンプ(チャージポンプ 1)の最小電流値(CP1_min)= 0.57 / BIAS 端子接続抵抗 通常用チャージポンプ(チャージポンプ 1)電流 = CP1_min × ({CP1[2:0]}+1) ファーストロックアップ用チャージポンプ(チャージポンプ 2)の電流値は<Address4>の D[15:13]の 3 ビットアドレス {CP2[2:0]}への設定値と BIAS 端子に接続された抵抗値で決まります。抵抗値、レジスタ設定値、電流値の関係は下式の 通りです。 ファーストロックアップ用(チャージポンプ 2)の最小電流値(CP2_min)= 5.7 / BIAS 端子接続抵抗 ファーストロックアップ用(チャージポンプ 2)電流 = CP2_min × ({CP2[2:0]}+4) BIAS 端子への外付け抵抗は通常用、ファーストロックアップ用とも 22~33[kΩ]の範囲で変更することが出来ます。詳細な 電流設定は 10. レジスタ機能説明を参照してください。 タイマー区間 動作モード チャージポンプ 通常動作 ファーストロックアップモード 通常動作 チャージポンプ 1 チャージポンプ 2 チャージポンプ 1 オン オフ 設定 ループフィルタ切替えスイッチ オフ <Address4>の D[16]={FSTEN}を 1 に設定している時に、周波数を変更または [PDN2]を”Low”から”High”に切り替えたとき Fig. 6 ファーストロックアップモードタイミングチャート MS1478-J-02 13 2015/6 [AK1590] 4.ロックディテクト(LD)信号 AK1590 のロックディテクトは<Address3>D[11]の{LD}により出力の方法が選択されます。D[11]を”1”にした場合は Phase Detector より位相比較の結果がそのまま出力されます。(これをアナログロックディテクトと呼びます。) D[11]を”0”に設定し た場合は内部ロジックに従い、ロックディテクト信号が出力されます。(これをデジタルロックディテクトと呼びます。) 4.1 アナログロックディテクト アナログロックディテクトは位相比較器の出力を LD 端子から出力します。 リファレンスクロック 位相比較クロック VCO 分周クロック Phase detector の出力波形 LD 出力 Fig. 7 アナログロックディテクト動作 MS1478-J-02 14 2015/6 [AK1590] 4.2 デジタルロックディテクト デジタルロックディテクトモードでは、周波数設定をした際、LD 端子はアンロック状態(Low)となります。 位相誤差 T 以下の状態が続けて 63 回検出されると LD 端子が High となります。これがロック状態です。 LD 端子が High、つまりロックの状態から、位相誤差 T 以上が続けて 63 回検出されると LD 端子が Low となります。これが アンロック状態です。 位相検出精度 T は{LDCKSEL[1:0]}で設定されます。 {LDCKSEL[1:0]}設定値 0 : T = REFIN 周期 (レファレンスクロック分周設定 R≤3 では使用できません) {LDCKSEL[1:0]}設定値 1 : T = REFIN 周期 × 2 (レファレンスクロック分周設定 R≤5 では使用できません) {LDCKSEL[1:0]}設定値 2 : T = REFIN 周期 × 3 (レファレンスクロック分周設定 R≤6 では使用できません) AK1590 は ΔΣ フラクショナル N-型シンセサイザのため、位相比較器において、最大で RF 周波数周期の 7 倍の位相誤差 が生じます。そのため、{LDCKSEL[1:0]}設定値は ΔΣ フラクショナルの振れ幅以上に設定する必要があります。ただし、RF 周波数が下記の式を満足しない場合、デジタルロックディテクトは使用できません。このような場合は、アナログロックディテ クトをお使いください。 <Address3>の{DITH}=D[14]が 1 (DITH ON)の場合: RF 周波数 > REFIN 入力周波数 / [{LDCKSEL[1:0]} +1] × 7 <Address3>の{DITH}=D[14]が 0 (DITH OFF)の場合: RF 周波数 > REFIN 入力周波数 / [{LDCKSEL[1:0]} +1] × 4 例 1) REFIN 入力周波数:33.6MHz、{DITH}=1、{LDCKSEL[1:0]}=2 の場合 33.6MHz / (2+1) × 7 = 78.4MHz RF 周波数が 78.4MHz 以下ではデジタルロックディテクトは使用できません。 例 2) REFIN 入力周波数:33.6MHz、{DITH}=0、{LDCKSEL[1:0]}=1 の場合 33.6MHz / (1+1) × 4 = 67.2MHz RF 周波数が 67.2MHz 以下ではデジタルロックディテクトは使用できません。 MS1478-J-02 15 2015/6 [AK1590] ● 設定値計算例 <Address3>の{DITH}=D[14]が 1 (DITH ON)の場合 : デジタルロックディテクト設定可能 デジタルロックディテクト設定不可 RF 周波数 180MHz 70MHz REFIN 入力周波数 12.8MHz 32MHz {LDCKSEL[1:0]} 0 2 計算式 180MHz > 12.8/(0+1) × 7 = 89.6MHz 70MHz < 32/(2+1) × 7 = 74.67MHz <Address3>の{DITH}=D[14]が 0 (DITH OFF)の場合 : デジタルロックディテクト設定可能 デジタルロックディテクト設定不可 RF 周波数 180MHz 60MHz REFIN 入力周波数 12.8MHz 32MHz {LDCKSEL[1:0]} 0 1 計算式 180MHz > 12.8/(0+1) × 4 = 51.2MHz 60MHz < 32/(1+1) × 4 = 64MHz LDCKSEL=0 の場合 T リファレンスクロック 位相比較クロック VCO 分周クロック Phase detector の出力波形 LD 判定 未検出 検出 検出 検出 未検出 未検出 検出 Fig. 8 デジタルロックディテクト動作 MS1478-J-02 16 2015/6 [AK1590] Unlock(LD=”Low”) Flag=0 No Phase Error < T Yes Flag=Flag+1 No Flag>63 Yes Lock(LD=”High”) Fig. 9 アンロック ⇒ ロック時の動作フローチャート Lock(LD=”High”) Address2 write Flag=0 No Phase Error > T Yes Flag=Flag+1 No Flag>63 Yes Unlock(LD=”Low”) Fig. 10 ロック ⇒ アンロック時の動作フローチャート MS1478-J-02 17 2015/6 [AK1590] 5.リファレンス入力部 リファレンス入力は<Address3>の 8 ビット R[7:0]を設定することにより 4~255 までの分周が可能です。0~3 分周の設定 は禁止です。 6.プリスケーラ、スワローカウンタ部 デュアル・モジュラス・プリスケーラ(P/P+1)とスワローカウンタで大きな分周比を実現します。 プリスケーラは<Address3>の 2 ビットの{PRE[1:0]}で設定されます。 {PRE[1:0]} = ”00”のとき、P=4 となり 89~8191 の整数項が設定可能です。 {PRE[1:0]} = ”01”のとき、P=8 となり 201~16383 の整数項が設定可能です。 {PRE[1:0]} = ”10”もしくは”11”のとき、P=16 となり 521~32767 の整数項が設定可能です。 整数項の算出方法に関しては、”8 章ブロック機能説明”の”1.周波数設定”の項目を参照してください。 7.動作モード AK1590 は PDN1 および PDN2 端子の制御により、必要なときに回路をパワーダウンまたはパワーセーブモードとすること が可能です。 〇 電源投入時 13 章パワーアップシーケンスを参照してください。 〇 通常動作時 端子名 モード PDN1 PDN2 “Low” “Low” パワーダウンモード “Low” “High” 設定禁止 “High” “Low” パワーセーブモード 注 1、注 2 “High” “High” 通常動作モード 注 1) PDN1 端子を“High”にしてから 50s 後にレジスタ設定可能です。このときのチャージポ ンプの状態は Hi-Z です。 注 2) MS1478-J-02 通常動作モードから PDN2 端子を“Low”にした場合、レジスタの設定は保持されます。 18 2015/6 [AK1590] 9. レジスタマップ Name Data Address Num 0 0 0 1 Int 0 0 1 0 0 0 1 1 Cp_fast 0 1 0 0 GPO 0 1 0 1 Offset 0 1 1 0 Div D19 ~ D0 Name D19 D18 D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Address Num 0 0 NUM [17] NUM [16] NUM [15] NUM [14] NUM [13] NUM [12] NUM [11] NUM [10] NUM [9] NUM [8] NUM [7] NUM [6] NUM [5] NUM [4] NUM [3] NUM [2] NUM [1] NUM [0] 0x01 Int 0 0 CP1 [2] CP1 [1] CP1 [0] INT [14] INT [13] INT [12] INT [11] INT [10] INT [9] INT [8] INT [7] INT [6] INT [5] INT [4] INT [3] INT [2] INT [1] INT [0] 0x02 DITH LDCK SEL[1] LDCK SEL[0] LD CP POLA PRE [1] PRE [0] R [7] R [6] R [5] R [4] R [3] R [2] R [1] R [0] 0x03 0 0 0 0 CP HiZ 0 0 0 FAST EN CP2 [2] CP2 [1] CP2 [0] FAST [12] FAST [11] FAST [10] FAST [9] FAST [8] FAST [7] FAST [6] FAST [5] FAST [4] FAST [3] FAST [2] FAST [1] FAST [0] 0x04 GPO 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 GPO 2 GPO 1 0x05 Offset 0 0 OFST [13] OFST [12] OFST OFST OFST OFST OFST OFST OFST OFST OFST OFST OFST OFST [11] [10] [9] [8] [7] [6] [5] [4] [3] [2] [1] [0] 0x06 Div Cp_fast 注 1) OFST OFST OFST OFST [17] [16] [15] [14] アドレス 0x01 の書込みはアドレス 0x02 への書込み時に有効となります。このため必ずアドレス 0x01→0x02 の 順番で書込みを行ってください。 注 2) [PDN1]解除後([PDN1]を”High”にした直後) のレジスタ値は初期値が不定です。確定させるためには全アドレ スへの書込みが必要です。 MS1478-J-02 19 2015/6 [AK1590] 10. レジスタ機能説明 < Address1: Num > D19 D18 D[17:0] Address 0 0 NUM[17:0] 0001 注)Address1 の書込みは Address 2 の書込み時に有効となります。 NUM[17:0] : 分子項の設定 (2 の補数表現) < Address2: Int > D19 D18 D[17:15] D[14:0] Address 0 0 CP1[2:0] INT[14:0] 0010 CP1[2:0] : 通常用チャージポンプ(チャージポンプ 1)の電流値を設定 チャージポンプ 1 の電流値は下式で求まります。 CP1_min= 0.57 / BIAS 端子接続抵抗 チャージポンプ 1 電流=CP1_min × ({CP1[2:0]} +1) D[17:15] 通常用チャージポンプ(チャージポンプ 1)電流 [A] 22kΩ 27kΩ 33kΩ 000 25.9 21.1 17.3 001 51.8 42.2 34.5 010 77.7 63.3 51.8 011 103.6 84.4 69.1 100 129.5 100.6 86.4 101 155.5 126.7 103.6 110 181.4 147.8 120.9 111 207.3 168.9 138.2 INT[14:0] : 整数項の設定 {PRE[1:0]} = ”00”のとき、P=4 となり 89~8191 の整数項が設定可能です。 {PRE[1:0]} = ”01”のとき、P=8 となり 201~16383 の整数項が設定可能です。 {PRE[1:0]} = ”1X”のとき、P=16 となり 521~32767 の整数項が設定可能です。 MS1478-J-02 20 2015/6 [AK1590] < Address3: Div > D19 D18 D17 D16 D15 D14 D[13:12] D11 D10 D[9:8] D[7:0] Address 0 0 0 0 CPHIZ DITH LDCKSEL[1:0] LD CPPOLA PRE[1:0] R[7:0] 0011 CPHIZ : チャージポンプ 1 出力、チャージポンプ 2 出力設定 機能 D15 備考 0 チャージポンプ動作をさせるモードです。 通常はこの設定で使用してください。 1 TRI-STATE 注 1) 注 1) チャージポンプ出力を OFF にして Hi-Z にします。 DITH : ΔΣ 回路のディザ設定 機能 D14 備考 0 DITH OFF Low Noise mode 1 DITH ON Low Spurious mode ノイズの周期性をなくす処理であるディザリングのオン・オフを選択します。 周波数オフセット調整機能を使用する場合には、DITH=0 (OFF)に設定して下さい。 LDCKSEL[1:0] : ロックディテクト位相比較精度設定 機能 備考 D13 D12 0 0 位相誤差=REFIN 周波数周期 0 1 位相誤差=REFIN 周波数周期×2 1 0 位相誤差=REFIN 周波数周期×3 1 1 設定禁止 詳細な機能説明は”8 章ブロック機能説明”の”5.ロックディテクト(LD)信号”を参照してください。 LD : ロックディテクト機能切替え設定 D11 機能 0 デジタルロックディテクト 1 アナログロックディテクト 備考 詳細な機能説明は”8 章ブロック機能説明”の”5.ロックディテクト(LD)信号”を参照してください。 MS1478-J-02 21 2015/6 [AK1590] CPPOLA : チャージポンプ 1、チャージポンプ 2 の出力極性切替え設定 機能 D10 0 Positive 1 Negative 備考 高 VCO 周波数 Positive Negative 低 低 チャージポンプ出力電圧 高 Fig. 11 チャージポンプ極性 PRE[1:0] : プリスケーラ分周選択 機能 D9 D8 0 0 P=4 0 1 P=8 1 X P=16 備考 R[7:0] : リファレンスクロック分周設定 4(4 分周)~255(255 分周)設定可能。0~3 設定は禁止です。 D7 D6 D5 D4 D3 D2 D1 D0 機能 備考 0 0 0 0 0 0 0 0 0 設定禁止 0 0 0 0 0 0 0 1 1 設定禁止 0 0 0 0 0 0 1 0 2 設定禁止 0 0 0 0 0 0 1 1 3 設定禁止 0 0 0 0 0 1 0 0 4 DATA MS1478-J-02 1 1 1 1 1 1 0 1 253 1 1 1 1 1 1 1 0 254 1 1 1 1 1 1 1 1 255 22 2015/6 [AK1590] < Address4: Cp_fast > D19 D18 D17 D16 D[15:13] D[12:0] Address 0 0 0 FASTEN CP2[2:0] FAST[12:0] 0100 FASTEN : ファーストロックアップ機能設定 機能 D16 備考 0 CP2、FAST[12:0]の切替え設定が無効となります。 1 CP2、FAST[12:0]の切替え設定が有効となります。 CP2[2:0] : ファーストロックアップ用(チャージポンプ 2)電流値設定 ファーストロックアップ用チャージポンプ(チャージポンプ 2)の電流値は次の式で求まります。 CP2_min= 5.7 / BIAS 端子接続抵抗 チャージポンプ 2 電流値=CP2_min × ({CP2[2:0]} +4) ファーストロックアップ用(チャージポンプ 2)電流 [mA] D[15:13] 22kΩ 27kΩ 33kΩ 000 1.04 0.84 0.69 001 1.30 1.06 0.86 010 1.55 1.27 1.04 011 1.81 1.48 1.21 100 2.07 1.69 1.38 101 2.33 1.90 1.55 110 2.59 2.11 1.73 111 2.85 2.32 1.90 FAST[12:0] : FAST カウンタ時間設定 ファーストロックアップ用チャージポンプの ON 時間を設定します。 “リファレンスクロック周期×設定値”をカウントした後にファーストロックアップ用チャージポンプがオフ します。カウンタは 1~8191 の値が設定可能ですが、0 設定は禁止です。Address2 にアクセスした LE の立ち上がりからカウントを開始します。 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 機能 備考 0 0 0 0 0 0 0 0 0 0 0 0 0 0 設定禁止 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 2 DATA 1 1 1 1 1 1 1 1 1 1 1 1 0 8190 1 1 1 1 1 1 1 1 1 1 1 1 1 8191 MS1478-J-02 23 2015/6 [AK1590] < Address5: GPO > D[19:2] D1 D0 Address 0 GPO2 GPO1 0101 GPO2 : GPO2 端子の状態設定 汎用出力端子 GPO2 の制御を行います。 High レベルは PVDD 端子に印加されている電圧に従います。 機能 D1 0 GPO2 端子出力 : “Low” 1 GPO2 端子出力 : “High” 備考 GPO1 : GPO1 端子の状態設定 汎用出力端子 GPO1 の制御を行います。 High レベルは PVDD 端子に印加されている電圧に従います。 機能 D0 0 GPO1 端子出力 : “Low” 1 GPO1 端子出力 : “High” 備考 < Address6: Offset > D19 D18 D[17:0] Address 0 0 OFST[17:0] 0110 OFST[17:0] : 周波数オフセット値設定 (2 の補数表現) <Address1>の{NUM[17:0]}によってキャリア周波数を調整する、オフセット調整レジスタです。この レジスタにアクセスすると、{NUM[17:0]}が再計算され、{NUM[17:0]}+{OFST[17:0]}が分子項として ΔΣ および N 分周器に使用されます。このレジスタを使用しないときは、00000(16 進数)に設定して おく必要があります。 {OFST}を下記のようなデータ列で設定するとき、 {OFST}(0) {OFST}(1) … {OFST}(k-1) {OFST}(k) {OFST}(k+1) … {NUM}と{OFST}は下記の範囲で設定してください。 -131072 ≤ |{NUM}+{OFST}| ≤ 131071 (10 進数) |{OFST}(k)- {OFST}(k-1)| ≤ 2000 (10 進数) この範囲を超えて設定した場合には、周波数遷移の過程においてグリッジが発生することがありま す。 MS1478-J-02 24 2015/6 [AK1590] OFFSET レジスタ設定は 1/3.5RF 発振周波数/(INT+7) で計算される周波数以下の速度で書き 込んでください。これより速く書き込んだ場合は、設定が無視されます。 周波数オフセット調整機能を使用する場合には、DITH=0 (OFF)に設定して下さい。 ● 設定値計算例 例 1) オフセット周波数が正となる場合:オフセット周波数が 100Hz で位相比較周波数は 1MHz 18 オフセット = 100Hz / (1MHz/2 ) = 26.2 四捨五入して 26 (10 進数) = 1A (16 進数) = 11010 (2 進数) 例 2) オフセット周波数が負となる場合:オフセット周波数が-100Hz で位相比較周波数は 1MHz 18 オフセット = -100Hz / (1MHz/2 ) = -26.2 18 四捨五入して-26 (10 進数)、 2 の補数表現にするため 2 から引いて 2 進数表示 18 2 -26 (10 進数) = 262118 (10 進数) = 3FFE6 (16 進数) = 11 1111 1111 1110 0110 (2 進数) 例 3) |{NUM}+{OFST}|の計算例:設定周波数が 467.52MHz で位相比較周波数は 4.8MHz, オフセット周波数が 1500Hz 整数項 = 467.52MHz/4.8MHz = 97.4 四捨五入して 97 (10 進数) = 61 (16 進数) = 110 0001 (2 進数) 18 分子項 = (467.52MHz-97×4.8MHz)/(4.8MHz/2 ) = 104857.6 四捨五入して 104858 (10 進数) = 1999A (16 進数) = 1 1001 1001 1001 1010 (2 進数) 18 オフセット = 1500Hz / (4.8MHz/2 ) = 81.92 四捨五入して 82 (10 進数) = 52 (16 進数) = 101 0010 (2 進数) このとき、|{NUM}+{OFST}| = 104858+82=104940 (10 進数)となります。 例 4) |{OFST}(k)- {OFST}(k-1)|の計算例:位相比較周波数が 1MHz でオフセット周波数を 2000Hz に 設定した後、オフセット周波数を-2000Hz に再設定する 18 オフセット(1 回目) = 2000Hz / (1MHz/2 ) = 524.288 四捨五入して 524 (10 進数) = 20C (16 進数) = 10 0000 1100 (2 進数) 18 オフセット(2 回目) = -2000Hz / (1MHz/2 ) = -524.288 18 四捨五入して-524 (10 進数)、 2 の補数表現にするため 2 から引いて 2 進数表示 18 2 -524 (10 進数) = 261620 (10 進数) = 3FDF4 (16 進数) = 11 1111 1101 1111 0100 (2 進数) このとき、|{OFST}(k)- {OFST}(k-1)| = -524 - 524 = -1048 (10 進数)となります。 MS1478-J-02 25 2015/6 [AK1590] 11. IC インターフェイス回路 No. 端子名 I/O R0() 4 LE I 300 5 DATA I 300 6 CLK I 300 8 PDN2 I 300 9 PDN1 I 300 2 TEST3 I 300 3 TEST1 I 300 11 TEST2 I 300 機能 電流(A) デジタル入力端子 R0 デジタル入力端子 Pull-Down R0 100k 7 LD O 12 GPO1 O 13 GPO2 O 10 REFIN I デジタル出力端子 300 アナログ入力端子 R0 15 VREF IO 300 19 BIAS IO 300 22 CPZ IO 300 MS1478-J-02 アナログ入出力端子 R0 26 2015/6 [AK1590] No. 端子名 I/O 23 SWIN I アナログ入力端子 21 CP O アナログ出力端子 16 RFINN I 40k 20 17 RFINP I 40k 20 MS1478-J-02 R0() 機能 電流(A) アナログ入力端子(RF 入力) R0 27 2015/6 [AK1590] 12. 外付け部品接続推奨例 1.PVDD、CPVDD LSI PVDD 0.01F 100pF 10F CPVDD 0.01F 100pF 10F 2. VREF LSI VREF 220nF±10% VREF2 3. TEST [1, 2, 3] LSI TEST [1,2,3] MS1478-J-02 28 2015/6 [AK1590] 4. REFIN LSI REFIN 100pF±10% 5. RFINP、RFINN LSI VCO Output RFINP 51Ω 100pF±10% RFINN 100pF±10% 6. BIAS LSI BIAS 22kΩ~33kΩ MS1478-J-02 29 2015/6 [AK1590] 13. パワーアップシーケンス PDN1 50s レジスタ書込み可能 ON 内部 LDO OFF 内部レジスタ値確定 レジスタ書込み PDN2 CP 出力 Hi-Z Fig. 12 推奨パワーアップシーケンス 注1) [PDN1]解除後([PDN1]を”High”にした直後)のレジスタ値は初期値が不定です。確定させるためには全アドレス への書込みが必要です。 注2) 電源の立ち上げと[PDN2]の解除を同時には行わないでください。必ず、電源立ち上げ・[PDN2]立ち上げの順で 行ってください。同時に立ち上げた場合、初期動作が不安定になる可能性があります。 MS1478-J-02 30 2015/6 [AK1590] 14. 標準測定回路 RFOUT AK1590 Loop Filter 100pF REFIN CP 18 100pF R3 VCO C1 R2' R2 C3 18 18 VREF 220nF SWIN C2 CPZ BIAS 27k RFINP 100pF 51 RFINN 100pF Fig. 13 標準測定回路 CPZ 端子からの入力電圧は内部回路で使用されます。そのため、CPZ 端子はファーストロックアップモードを使用しない場 合でも、R2・C2 中間ノードに接続する必要があります。このため R2、C2 は必ず R2 が CP 端子側、C2 がグランド側に接 続してください。 ファーストロックアップ時は、R2 と R2’が内部スイッチにより並列に接続されます。ファーストロックアップ時のループ帯域お よび位相マージンは、R2 と R2’の並列抵抗値で計算する必要があります。また、内部スイッチの ON 抵抗は 150Ω(参考値) です。 パッケージ裏面中央の露出パッド(Exposed Pad)はオープンでも電気的特性に影響はありませんが、グランドへの接続を 推奨いたします。また、TEST1~3 端子はグラウンドに接続してください。 MS1478-J-02 31 2015/6 [AK1590] CPVSS CPVDD PVDD PVSS VREF DVSS 15. 電源別ブロック図 LDO BIAS R COUNTER 8bit REFIN CHARGE PUMP 1 CP PHASE FREQENCY DETECTOR CLK CHARGE PUMP 2 (For Fast Lock Up) REGISTER 24bit DATA LE + NUM FAST COUNTER 13bit OFFSET N DIVIDER ΔΣ 18bit SUM CPZ LOCK DETECT SWIN PULSE SWALLOW COUNTER INT GPO2 GPO1 CPVDD PDN2 PVDD PDN1 - TEST3 RFINN LD PRESCALER 4/5, 8/9,16/17 TEST2 + TEST1 RFINP Fig. 14 電源別ブロック図 MS1478-J-02 32 2015/6 [AK1590] 16. 外形寸法図 4.00±0.07 2.40 18 12 19 7 24 B 1 6 C0.30 2.00 0.05 M S A B 0.22±0.05 0.75MAX 0.12~0.18 0.17~0.27 0.00~0.05 0.05 S 0.70 0.5 0.05MAX S Part A 0.40±0.07 2.40 A 2.00 4.00±0.07 13 Detailed chart in part A Fig. 15 外形寸法図 注) パッケージ裏面中央の露出パッド(Exposed Pad)はオープンでも電気的特性に影響はありませんが、グランド への接続を推奨いたします。 MS1478-J-02 33 2015/6 [AK1590] 17. マーキング a. 形状 : QFN b. ピン数 : 24 ピン c. 1 ピン表示 : ● d. 品番 : 1590 e. 日付コード : YWWL (4 桁) 西暦年下 1 桁(2012 年 → 2、2013 年 → 3・・・) Y : WW : 週 L : 製品毎に同一週ウェハーLOT の区別 (A,B,C・・・) LOT 毎に A から付番 1590(d) YWWL (e) (c) Fig. 16 マーキング図 MS1478-J-02 34 2015/6 [AK1590] 重要な注意事項 0. 本書に記載された弊社製品(以下、 「本製品」といいます。) 、および、本製品の仕様につきましては、 本製品改善のために予告なく変更することがあります。従いまして、ご使用を検討の際には、本書 に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社特約店営業担当にご確認く ださい。 1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際して弊社 および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うものではありませ ん。お客様の機器設計において当該情報を使用される場合は、お客様の責任において行って頂くと ともに、当該情報の使用に起因してお客様または第三者に生じた損害に対し、弊社はその責任を負 うものではありません。 2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用機器、 各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、生命、身体、 財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を要求される用途に使 用されることを意図しておらず、保証もされていません。そのため、別途弊社より書面で許諾され た場合を除き、これらの用途に本製品を使用しないでください。万が一、これらの用途に本製品を 使用された場合、弊社は、当該使用から生ずる損害等の責任を一切負うものではありません。 3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場合があ ります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産等が侵害さ れることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に必要な安全設計 を行うことをお願いします。 4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、あるいはそ の他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出または非居 住者に提供する場合は、 「外国為替及び外国貿易法」その他の適用ある輸出関連法令を遵守し、必要 な手続を行ってください。 本製品および本書記載の技術情報を国内外の法令および規則により製造、 使用、販売を禁止されている機器・システムに使用しないでください。 5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せください。 本製品のご使用に際しては、特定の物質の含有・使用を規制する RoHS 指令等、適用される環境関 連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客様がかかる法令を遵 守しないことにより生じた損害に関して、弊社は一切の責任を負いかねます。 6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じた場合 はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。 7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを禁じま す。 MS1478-J-02 35 2015/6 関連製品 Part# Mixer AK1220 Discription Comments 100MHz~900MHz 高線形性ダウンコンバージョンミキサー IIP3:+22dBm AK1222 AK1224 100MHz~900MHz 低消費電流ダウンコンバージョンミキサー 100MHz~900MHz 低ノイズ、高線形性ダウンコンバージョンミキサー AK1228 AK1221 10MHz~2GHz アップダウンコンバージョンミキサー 0.7GHz~3.5GHz 高線形性ダウンコンバージョンミキサー IDD:2.9mA NF:8.5dB, IIP3:+18dBm 3V 動作対応, NF:8.5dB 3GHz~8.5GHz 高線形性ダウンコンバージョンミキサー AK1223 PLL Synthesizer 20MHz~600MHz 低消費電流 Fractional-N 周波数シンセサイザ AK1541 20MHz~600MHz 低消費電流 Integer-N 周波数シンセサイザ AK1542A IIP3:+25dBm IIP3:+13dB, NF:15dB IDD:4.6mA IDD:2.2mA AK1543 AK1544 400MHz~1.3GHz 低消費電流 Fractional-N 周波数シンセサイザ 400MHz~1.3GHz 低消費電流 Integer-N 周波数シンセサイザ IDD:5.1mA IDD:2.8mA AK1590 AK1545 60MHz~1GHz Fractional-N 周波数シンセサイザ 0.5GHz~3.5GHz Integer-N 周波数シンセサイザ IDD:2.5mA 16-TSSOP パッケージ AK1546 AK1547 0.5GHz~3GHz 低 Phase Noise Integer-N 周波数シンセサイザ 0.5GHz~4GHz Integer-N 周波数シンセサイザ 規格化位相雑音:-226dBc/Hz 5V 動作対応 AK1548 IFVGA 1GHz~8GHz 低 Phase Noise Integer-N 周波数シンセサイザ 規格化位相雑音:-226dBc/Hz 100~300MHz アナログ制御方式 可変ゲインアンプ AK1291 integrated VCO ダイナミックレンジ:30dB AK1572 690MHz~4GHz Frac.-N PLL/VCO 内蔵ダウンコンバージョンミキサー IIP3:24dBm, -111dBc/Hz@100kHz AK1575 690MHz~4GHz Frac.-N PLL/VCO 内蔵アップコンバージョンミキサー IIP3:24dBm, -111dBc/Hz@100kHz IF Reciever (2nd Mixer + IF BPF + FM Detector) 帯域可変 IFBPF 内蔵 FM 検波 LSI AK2364 AK2365A 帯域可変 IFBPF 内蔵 IFIC Analog BB for PMR/LMR AK2345C CTCSS 用エンコーダ/デコータ AK2360/ 周波数反転方式(3.376kHz/3.020kHz)秘話 LSI AK2360A AK2363 AK2346B AK2346A AK2347B MSK モデム/DTMF レシーバ搭載 LSI 0.3-2.55/3.0kHz アナログ音声フィルタ、 エンファシス、コンパンダ、秘話回路、MSK モデム内蔵 LSI 帯域可変:10kHz ~ 4.5kHz 帯域可変:7.5kHz ~ 2kHz 24-VSOP パッケージ 8-SON パッケージ 24-QFN パッケージ 24-VSOP パッケージ 24-QFN パッケージ 0.3-2.55/3.0kHz アナログ音声フィルタ、 エンファシス、コンパンダ、秘話回路、CTCSS フィルタ内蔵 LSI 24-VSOP パッケージ 8-bit 8ch 電子ボリューム 8-bit 4ch 電子ボリューム 各 ch 毎の基準電圧設定が可能 各 ch 毎の基準電圧設定が可能 Function IC AK2330 AK2331 上記情報は、予告なく変更することがあります。ご使用を検討の際には、上記情報が最新のものであることを弊社営業担当、あるいは弊社特約店 営業担当にご確認ください。 2015/6