富士時報 Vol.73 No.8 2000 アナログ C/DMOS デバイス・プロセス技術 北村 明夫（きたむら あきお） 佐々木 修（ささき おさむ） まえがき ソナルコンピュータなどの電子機器に搭載される AC-DC コンバータ，DC-DC コンバータ，また，携帯電子機器に 富士電機のデバイス・プロセス技術は微細加工技術と高 耐圧技術の融合に特長があり，電源 IC などの分野に適用 使用されるリチウムイオン電池などのバッテリー充電を制 御するバッテリーチャージャなどがある。 されている。この分野では小型化・軽量化・低消費電力化 携帯電話機用電源 IC や大容量電源 IC は 10 V 以下の低 が望まれており，具体的には部品点数の削減のため外付け 電圧領域で使用され，DC-DC コンバータや AC-DC コン デバイスのワンチップ化や，電源電圧の低下に伴う低電圧 バータ，バッテリーチャージャでは 10 ∼ 60 V 程度の電圧 駆動化，高性能なアナログ回路技術などが要求されている。 が要求される。電流に関しても数 A オーダーの領域をカ デバイス・プロセス技術はこの要求にこたえるべく改良を バーし，かつ損失を低減するために低オン抵抗化が望まれ 重ねてきている。 ている。 ∼ （1） （4） 本稿 ではこの 電源 IC 用途 に 適 した，アナログ CMOS （ Complementary MOS）と 高耐圧横型 DMOS（ Double 今回紹介するアナログ C/DMOS デバイス・プロセス技 術はこれら領域をターゲットとしている。 Diffused MOS） を 搭 載 し た ，1μm ル ー ル ア ナ ロ グ C/ 要素デバイス構造と主要特性 DMOS デバイス・プロセス技術について紹介する。 電源 IC マップ 図２に要素デバイスの断面図を示す。また，表１にデバ イスリスト，表２にプロセスフローを示す。表２のように 図１に電源 IC マップを示す。電源 IC の用途として，携 本プロセスは 1 μm プロセスをベースとしているが，LDD 帯電話機に内蔵される多チャネル携帯電話機用電源 IC や （Lightly Doped Drain）工程は削除している。この理由は， 大電流 を 供給 する 大容量電源 IC，また，プリンタやパー アナログ用途の CMOS では特性ばらつきを極力抑えなけ ればならないが，特性ばらつきはゲート長が微細になるほ ど大きくなる。そのため，LDD 工程を追加して微細トラ ンジスタ構造を得るよりも，LDD 工程を削除して工程短 図１ 電源 IC マップ 縮を図った方がトータルコストダウンに寄与するからであ 10 る。また，本プロセスではプロセスオプションを選択する ことで，必要に応じたデバイスを一つのプロセスで形成す 出力電流（A） ることができる。表３にデバイス特性一覧を示す。 1 本デバイスの特長は次のとおりである。 大容量 電源IC ，高 （1） CMOS， 高耐圧 n チャネル MOSFET（ NMOS） AC-DCコンバータIC 耐圧 p チャネル MOSFET（PMOS）の低しきい値電圧 DC-DCコンバータIC 0.1 化技術 バッテリーチャージャIC 携帯電話 機用電源IC （2 ） 60 V/30 V 耐圧・低オン抵抗 DMOS 技術 （3） 高抵抗ポリシリコン抵抗と低温度係数ポリシリコン抵 0.01 1 10 素子耐圧（V） 100 抗による高精度抵抗技術 （4 ） デプレション NMOS を用いた高精度基準電圧技術 （5） DMOS を用いた高周波スイッチング技術 456（36） 北村 明夫 佐々木 修 高耐圧Ｃ/DMOS デバイス・プロ セスの研究開発に従事。現在，松 本工場半導体開発センター IC 開 発部。 バイポーラ IC，Bi-CMOSIC のプ ロセスとデバイスの開発に従事。 現在 ， 松本工場半導体開発 セン ター IC 開発部。 富士時報 アナログ C/DMOS デバイス・プロセス技術 Vol.73 No.8 2000 電源 IC へも低電圧駆動が要求されてきている。 そ こ で ， ア ナ ロ グ 回 路 を 構 成 す る CMOS ， 高 耐 圧 ３.１ 低しきい値電圧化技術 ディジタル LSI の 動作電圧 の 低下 や， 携帯電子機器 に NMOS， 高耐圧 PMOS の 低 しきい 値電圧化 を 図 った。 具 使用されるリチウム電池のバッテリー電圧の低下により， 体的には 1 μm ルール使用によるゲート酸化膜厚の薄膜化， 図２ 要素デバイスの断面図 のデバイス特性に示すように低しきい値化を実現し，電源 チャネルイオン注入の打ち分けを行った。その結果，表３ IC として 2 V 以下の低電圧駆動が可能となった。 NMOS G S PMOS G S D n+ p+ n+ S n+ nウェル レータの方式があるが，ともに大電流・低損失を要求され p基板 る。そのデバイス的な判断基準として，出力デバイスの単 位面積 あたりのオン 抵抗 （ Ron・A）があり， 低抵抗化 に 低V th 60V PMOS G n+ G D S n+ p+ nオフセット pウェル 注力している。Ron・A はチップサイズに影響し，Ron・A D p+ が小さいほどチップ面積は小さくなる。 pオフセット pチャネル2 図３，図４に耐圧と Ron・A nウェル p基板 p基板 G n+ pチャネル p+ pチャネル pウェル より最適なオン抵抗での設計を可能としている。 pオフセット nオフセット p基板 と 30 V デバイスを同一プロセス内で形成し，使用電圧に D p+ n+ nオフセット pオフセット なると Ron・A は 上昇 する。 富士電機 では 60 V デバイス G S D nウェル ３.３ 高抵抗・低温度係数ポリシリコン抵抗技術 p基板 低オン抵抗30V NDMOS G n+ D S p+ nオフセット pオフセット pチャネル 高性能なアナログ回路には高精度な抵抗が要求される。 低オン抵抗30V PDMOS n+ G pオフセット pチャネル p基板 図５に高抵抗ポリシリコン抵抗と従来の拡散抵抗の印加電 D p+ nオフセット pウェル の関係を示す。このように 耐圧と Ron・A はトレードオフの関係になり，耐圧が高く 低オン抵抗60V PDMOS 低オン抵抗60V NDMOS S 電源 IC にはシリーズレギュレータとスイッチングレギュ pウェル p基板 低V th 60V NMOS S ３.２ 60 V/30 V 耐圧・低オン抵抗技術 D n+ nデプレション pウェル p基板 pチャネル G D p+ pチャネル2 pチャネル S デプレションNMOS 表２ プロセスフロー nウェル p基板 プロセスフロー 表１ デバイスリスト 能動素子 受動素子 標準プロセス n ウェル拡散 ○ p ウェル拡散 ○ オプション プロセス p オフセット拡散 ○ NMOS 高抵抗ポリシリコン抵抗 n オフセット拡散 ○ PMOS 低温度係数ポリシリコン抵抗 n ツェナー拡散 ○ デプレション NMOS 拡散抵抗 フィールド酸化膜形成 ○ 低 V th 60V NMOS ポリシリコン容量 チャネル拡散 ○ 低 V th 60V PMOS MOS 容量 デプレション拡散 ○ 低オン抵抗60V NDMOS ゲート電極形成 ○ 低オン抵抗60V PDMOS ソース・ドレイン拡散 ○ 低オン抵抗30V NDMOS 高抵抗・低温度係数ポリシリコン形成 低オン抵抗30V PDMOS コンタクト形成 ○ NPN 第1金属形成 ○ PNP 第2金属形成 ツェナーダイオード パッシベーション形成 ○ ○ ○ 表３ デバイス特性一覧 デバイス CMOS 高耐圧 MOS（60 V 耐圧） 高耐圧 DMOS（60 V 耐圧） 高耐圧 DMOS（30 V 耐圧） 項目 NMOS PMOS 低 V th NMOS 低 V th PMOS 低オン抵抗 NDMOS 低オン抵抗 PDMOS 低オン抵抗 NDMOS 低オン抵抗 PDMOS V th 0.5 V 0.5 V 0.5 V 0.5 V 1.0 V 1.0 V 1.0 V 1.0 V BVdss 11 V 11 V 90 V 75 V 87 V 75 V 43 V 47 V R on A ー ー ー ー 0.124 Ω・mm2 0.315 Ω・mm2 0.066 Ω・mm2 0.205 Ω・mm2 457（37） 富士時報 アナログ C/DMOS デバイス・プロセス技術 Vol.73 No.8 2000 図３ 耐圧とオン抵抗の関係（NMOS） 図５ 高抵抗ポリシリコン抵抗と拡散抵抗の印加電圧依存性 1 175 抵抗変化率（%） 単位面積あたりのオン抵抗 R on・A（Ω・mm2） ：他社品 当社60V NDMOS 当社30V NDMOS 0.1 150 p型拡散抵抗 125 n型拡散抵抗 高抵抗ポリシリコン 100 シリコンリミット 0.01 10 50 75 100 0 5 10 素子耐圧（V） 図４ 耐圧とオン抵抗の関係（PMOS） 20 25 30 35 図６ 低温度係数ポリシリコン抵抗の温度依存性 1 120 ：他社品 当社60V PDMOS 当社30V PDMOS 110 抵抗変化率 (%) 単位面積あたりのオン抵抗 R on・A（Ω・mm2） 15 印加電圧（V） 0.1 高抵抗ポリシリコン 100 低温度係数ポリシリコン 低抵抗ポリシリコン 90 シリコンリミット 80 −40 −20 0.01 10 50 100 0 20 40 60 80 100 120 140 測定温度 (℃) 素子耐圧（V） 図７ デプレション NMOS を用いた基準電圧回路構成 圧依存性を示す。このように，拡散抵抗では抵抗値の印加 電圧依存性が高く，かつ基板電圧依存性も高いため，設計 者はこの依存性を考慮して回路を検討しなければならなかっ た。これに対してポリシリコン抵抗では印加電圧，基板電 電源電圧 デプレション NMOS 圧に対してほとんど依存性がないため，回路特性の大幅な 向上が期待できる。富士電機ではこのポリシリコン抵抗の 抵抗値 をイオン 注入 により 決定 しており， 1.5 kΩ/□ と エンハンスメント NMOS 400 Ω/□ の 2 種類 を 開発 した。ここで， 400 Ω/□ は 温度 特性 を 考慮 しており， 図 ６ に 示 すようにその 係数 は 100 ppm/℃以下である。この抵抗を使用することで，温度に 対しても高性能な回路を構成することが可能となる。 き＋ − 0.5 ％と高精度を達成している。 ３.４ デプレション NMOS を用いた高精度基準電圧技術 デプレション NMOS とエンハンスメント NMOS を 用 いた基準電圧回路は温度特性が良好であり，かつ消費電力 ３.５ DMOS を用いた高周波スイッチング技術 電子機器の小型・軽量化へのニーズから電源ユニット自 が少ないことが知られている。その回路構成を図７に示す。 体も同様の要求がなされている。電源ユニットの小型化に 富士電機では上記デバイスのチャネル幅・ゲート長の最 は，電源のスイッチング周波数の高周波化による負荷コイ 適化とデプレションイオン注入の最適化により，図８に示 すように温度に対する変動率を極小に抑制した。 ルの小型化が最も効果的である。 従来はスイッチングデバイスには外付けディスクリート また，初期的な出力電圧ばらつきはトリミング技術を用 デバイスを使用していたため，ゲート入力容量，帰還容量 いて 補正 を 行 い， 温度特性 を 含 めたトータル 出力 ばらつ ともに非常に大きくならざるを得ず，高速スイッチングに 458（38） 富士時報 アナログ C/DMOS デバイス・プロセス技術 Vol.73 No.8 2000 図８ 基準電圧回路出力電圧の温度依存性 あとがき 1.10 1.08 電源 IC の分野では，高性能なアナログ回路技術のニー 1.06 ズが高まっており，デバイス・プロセスとしてもこの要求 出力電圧（V） 1.04 にこたえ，かつその先を見据えた開発が必要である。富士 1.02 電機は高耐圧・低オン抵抗技術をベースとし，さらに特長 1.00 あるデバイス・プロセス技術を開発し，社会に貢献してい 0.98 く所存である。 0.96 0.94 参考文献 0.92 0.90 −20 −10 （1） 北村明夫ほか： Surrounding-Body 領域を有する自己分離 0 10 20 30 40 温 度（℃） 50 60 70 80 型高性能横型 DMOSFET 構造，電子情報通信学会総合大会， C-561，p.154（1995） （2 ） Kitamura, A. et al.： “Self-Isolated and High Performance Complementary Lateral DMOSFETs with Surrounding- とって障害となっていた。しかし，このスイッチングデバ Body Regions”. Proceedings of ISPSD ’ 95. p.42-47（1995） イスを帰還容量の小さい横型低オン抵抗 DMOS としてチッ （3） 北村明夫 ほかｩ ： Surrounding-Body 領域 を 有 する DMOS プ内に取り込み，かつそのサイズを仕様により最適化する FET の電気的特性，電気学会研究会，EDD-95-93，p.75-80 ことにより，極小なゲート入力容量，帰還容量の設定が可 能 となり， 例 えば 3 MHz/1 A 出力 の 高周波 スイッチング を実現している。 （1995） （4 ） 多田元・北村明夫：高耐圧 IC プロセス 技術 ， 富士時報 ， Vol.69，No.8，p.410-416（1996） 459（39） ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。