富士時報 Vol.79 No.5 2006 第二世代マイクロ電源 臼井 吉清（うすい よしきよ） 特 集 佐野 功（さの いさお） 関 知則（せき とものり） まえがき える DC-DC コンバータを提供することをコンセプトとし ている。 携帯電話やデジタルスチルカメラ，携帯型音楽プレーヤ マイクロ電源の外観を図 2 に示す。製品の面積はプロト などの携帯機器はますます小型化が進み，バッテリーの連 タイプから各世代ごとに約 60 % ずつシュリンクしてきて 続使用時間を長くするよう低消費電流化も併せて求められ いる。 ている。このため，これらの機器に搭載される電源用 IC 図 にはできるだけ小さな実装面積と高効率が要求される。 マイクロ電源の外観 これらの要求に対し，制御 IC とインダクタを一体化し 制御IC基板 たマイクロ電源の研究開発を行い製品化を実現してきた。 薄膜インダクタ 4 mm 最初に開発したプロトタイプは制御 IC 上に薄膜インダ クタを形成するモノリシック構造を採用し薄型化を実現し たが，製品サイズと効率において課題を残した。 とで，プロトタイプでの課題を解決し，第一世代として製 5 mm リップチップボンディングにて接続する構造を採用するこ 4 mm その後インダクタを実装基板と兼用し，制御 IC とフ 品化した。 今回，第二世代マイクロ電源として，さらなる小型化を 図った「FB6831J」について紹介する。 （a）プロトタイプ マイクロ電源は 図 1 に示すように，従来用途に応じて ユーザー側で選定していたインダクタを，制御 IC と一体 1.0 mm 3.5 mm 特 長 化することにより小型化，部品点数削減を行うことと同時 に LDO（Low Drop Out）レギュレータのように容易に扱 マイクロ電源の構成 インダクタ インダクタ （内蔵） 一体化 IC インダクタ （ディスクリート） IN IN コント ローラ OUT 従来のDC-DCコンバータ コント ローラ OUT 1.0 mm IC （b）第一世代品 2.40 mm 図 3.5 mm 2.95 mm （c）第二世代品 マイクロ電源 佐野 功 臼井 吉清 関 知則 電源 IC の開発，設計に従事。現 IC 電極の開発・設計，IC の製造 モノリシック IC の製造技術開発 在，富士電機デバイステクノロ ライン管理，マイクロインダクタ に従事。現在，株式会社大町富士 ジー株式会社半導体事業本部情 の開発に従事。現在，富士電機デ IC 工場主査。 報・電源事業部技術開発部。プリ バイステクノロジー株式会社半導 ンシパルエンジニア。 体事業本部基盤技術統括部アセン ブリ開発部。 405（ 61 ） 富士時報 Vol.79 No.5 2006 第二世代マイクロ電源 FB6831J は 1 セルリチウムイオンバッテリーからの入 力電圧を降圧して出力するマイクロ電源であり，最大出力 最適化設計により，高速動作を実現した。 低消費電流：待機時 1 µA，動作時 300 µA。各回路ブ （ 7） 特 集 電流は 500 mA である。 ロックに対し低消費電流化を施し，携帯機器に必要な低 主な特長を以下に示す。 消費電流化を実現した。 外形：図 2（c） に示すように 2.95 mm × 2.40 mm，厚さ （ 1） FB6831J の主な電気的特性を表１に示す。 1 mm（typ）を実現している。 マイクロ電源のモジュール技術 パッケージ：図 2（c） に示すように端子を 2 辺に配置し （ 2） た CSM（Chip Size Module）10 ピンを採用することで， チップサイズとほぼ同じサイズのマイクロ電源モジュー プロトタイプ，第一世代品，第二世代品の構造比較を ルを実現した。 表 2 に示す。第二世代マイクロ電源の組立は，低ループ 端子構造：端子部がパッケージ（PKG）外部に出な （ 3） い SON（Small Outline Non-lead）構造とすることで， のワイヤボンディングを適用することで製品の厚さ 1 mm （typ）を実現している。 第一世代のフリップチップボンディングを利用した組立 実装面積の省スペース化に寄与している。 ，Rdc ＝ 0.1Ω。 イ ン ダ ク タ：L ＝ 1.25 µH（300 mA） （ 4） では，制御 IC 側のパッド配置が固定位置となるため，制 に示すように第一世代 インダクタ構造としては，図 2（c） 御 IC のチップサイズはインダクタサイズの制約を受け， 品と同じトロイダル型であるが，端子配置を 2 辺配置に シュリンクできない問題があった。今回はワイヤボンディ して，インダクタのコイルパターンが占める割合を大き ングのため，制御 IC のパッド位置，チップサイズの自由 くすることにより，サイズは第一世代品比 60 % にシュ 度があり，コスト上最適なチップ設計が可能となる。一方， リンクしたが，インダクタンス値は 75 % が得られてい ワイヤボンディングはフリップチップボンディングに比べ る。Rdc についてはコイル導体のめっき厚膜化により約 ワイヤの配線抵抗が高いため，大電流，低インピーダンス 50 % 低減を実現した。また，フェライトによるコアロ の端子についてはワイヤを複数本張っている。ワイヤボン スを低減する基板材質の選定，磁気飽和しにくいデザイ ディング後に制御 IC 表面に液状樹脂を塗布し，インダク ンの最適化を図った。 タ基板をダイシングしてマイクロ電源に個片化している。 保護回路：出力短絡，チップの過熱，UVLO（Under （ 5） Voltage Lock Out） ，過電流保護などの異常に対する保 応用回路 護回路を内蔵している。異常検知後動作を停止し，CE 端子＝ L で保護状態を解除し H で復帰する。 FB6831J のブロック図を 図 3 に，応用回路例を 図 4 に スイッチング周波数：2.5 MHz。デッドタイムコント （ 6） 示す。この製品はインダクタ，出力 MOS（Metal-Oxide- ロール，ドライバ回路，高速コンパレータ，発振回路の Semiconductor） ，位相補償回路を内蔵しているため，外部 表 主な電気的特性 項 目 電源電圧 消費電流 出力電圧範囲 出力電圧精度 記 号 条 件 V DD 発振周波数 max 単 位 V 2.7 3.6 5.5 I VDD1 ー 0.1 1 A I VDD2 VDD Pin CE = H，無負荷 60 80 100 A I PVDD1 PVDD Pin CE = L ー 0.1 1 A I PVDD2 PVDD Pin CE = H， I OUT = 300 mA V OUT =1.5 V ー 145 165 VOUT I load = 0∼500 mA 0.8 ー V IN−0.7 V V OUTA I load = 0∼500 mA， V OUT =1.5 V −3 ー 3 % ー ー 40 mVp-p ー ー 50 mVp-p V ripple コンデンサESR<100 mΩ V OUT =1.5 V， I load = 500 mA, コンデンサESR<100 mΩ 最大効率 typ VDD Pin CE = L V OUT =1.5 V， I load = 300 mA, 出力リプル電圧 min mA η1 V OUT =1.8 V， I load = 200 mA ー 90 ー % η2 V OUT =1.5 V， I load = 200 mA ー 85 ー % f OSC I OUT = 50 mA 2.3 2.5 2.7 MHz UVLOオンしきい値電圧 V UVLH 2.3 2.4 2.5 V UVLOオフしきい値電圧 VUVLL 2.2 2.3 2.4 V 406（ 62 ） 第二世代マイクロ電源 富士時報 Vol.79 No.5 2006 上部磁性膜 コイル導体 制御IC V IN ＝ 2.7∼ 5.5 V 制御IC フェライト 断 面 図 CE 10 フェライト 制御IC コイル パターン 下部磁性膜 端子 コイル パターン 9 C IN ＝ 4.7 F 端子 V IN ＝ 2.7∼5.5 V 2 GND PGND FB6831J のブロック図 7 6 3 R FB0 ＝ 200 kΩ C OUT＝ 4.7 F FB6831J 1 図 8 V OUT ＝ 1.8 V VOUT ワイヤ ボンディング R FB1 ＝ 100 kΩ 4 5 IN フリップチップ ボンディング VDD モノリシック構造 CRES 第二世代品 CE 第一世代品 COP プロトタイプ 応用回路例 C FB pF） （ ＝100 GND GND VDD CE 制御回路 図 FB6831J の効率 PVDD PWM コント ローラ CRES Cpc 0p ドライバ M OUT インダクタ R FB0 IN COP NMOS PGND 100 V OUT ＝1.5 V （∼500 mA） R FB1 C OUT GND V IN ＝3.6 V，V OUT ＝1.8 V 90 η（％） PMOS C IN 80 70 60 50 40 0 100 200 部品としては入出力のコンデンサと電圧設定用の抵抗だけ 300 400 500 600 I OUT（mA） で降圧のスイッチング電源が構成でき，セットの省スペー ス化に寄与することができる。 今回 FB6831J では高効率化のため以下の工夫を行った。 制御回路（IC） ：デッドタイムの最適化と各ブロック （ 1） ごとの低消費電流化，発振周波数の最適化 今後，さまざまな入力電圧，出力電圧に対応したマイク ロ電源をメニューに加えラインアップを充実させていく 計画である。小型でも必要なインダクタンス値を確保でき 出力 MOS（デバイス）サイズ：導通損失，低ゲート （ 2） るインダクタ材料の開発，スイッチング周波数が高くて チャージ損失，低ドレイン容量損失がスイッチング周波 もゲートチャージ損失，ドレイン容量損失が小さい，低 数で最小となるようサイズの最適化 インダクタ：コアロスを低減する基板材質の選定。コ （ 3） RonQg デバイスの開発を実施し，さらなる高効率化，小型 化を図っていく所存である。 イルパターンエリアが最適となる端子配置 負荷電流を変えたときの効率の実測例を 図 5 に示す。 VIN ＝ 3.6 V，VOUT ＝ 1.8 V，IOUT ＝ 200 mA で 90 % の高効 率を実現している。 今回開発し，製品化した FB6831J を使用することによ り，セットの小型化・薄型化，バッテリーの長寿命化を可 能にする電源システムを構築することができる。 参考文献 佐野功．マイクロ電源の設計と応用例．Techno-Frontier （ 1） 2006. スイッチング電源・バッテリシステムシンポジウム． 2006-4. Hayashi, Z. et al. （ 2） High - Efficiency DC - DC Converter Chip Size Module With Integrated Soft Ferrite. THE 2003 INTERNATIONAL あとがき MAGNETICS CONFERENCE ． （INTERMAG 2003） 川島鉄也ほか．マイクロ電源モジュールの実装技術開発． （ 3） 第二世代マイクロ電源として，主に携帯電話，デジタル スチルカメラなどリチウムイオンバッテリー 1 セル用の電 源モジュール FB6831J について紹介した。 エレクトロニクス実装学会．MES2004. 2004-10. 片山靖ほか．マイクロ DC-DC コンバータ用 CMOS IC の （ 4） 最適化設計．電子情報通信学会電子通信用エネルギー技術研 究会．2003-9. 407（ 63 ） 特 集 組立構造 図 PVDD 構造比較 M 表 ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。