12ビット、80/105/125/150 MSPS 1.8 VのデュアルA/Dコンバータ AD9627 特長 機能ブロック図 S/N 比：最大 70 MHz の周波数まで、125 MSPS で 69.4 dBc （70.4 dBFS） AVDD DVDD FD(0:3)A SDIO/ SCLK/ DCS DFS CSB DRVDD 低消費電力：125 MSPS で 750 mW FD BITS/THRESHOLD DETECT S/N 比：最大 70 MHz の周波数まで、150 MSPS で 69.2 dBc （70.2 dBFS） PROGRAMMING DATA VIN+A SHA VIN–A 1.8 V のアナログ電源動作 1.8～3.3 V の CMOS 出力電源または 1.8 V の LVDS 出力電源 SIGNAL MONITOR VREF 最大 450 MHz の IF サンプリング周波数 CML ADC リファレンス電圧を内蔵 RBIAS DIVIDE 1 TO 8 REF SELECT 柔軟性に優れたアナログ入力範囲：1～2 V p-p CLK+ DCO GENERATION DUTY CYCLE STABILIZER ADC サンプル＆ホールド入力を内蔵 VIN–B SHA 650 MHz 帯域幅の差動アナログ入力 D0A CLK– SENSE 整数分周比 1～8 の入力クロック分周器 D11A ADC VIN+B ADC クロック・デューティサイクル・スタビライザ SIGNAL MONITOR DATA AD9627 95 dB のチャンネル・アイソレーション／クロストーク MULTICHIP SYNC シリアル・ポート・コントロール ユーザ設定可能なセルフテスト（BIST）機能を内蔵 消費電力を節約するパワーダウン・モード AGND FD BITS/THRESHOLD DETECT SYNC FD(0:3)B 次のレシーバ機能を内蔵 高速検出／スレッショールド・ビット DCOB D11B D0B SIGNAL MONITOR INTERFACE SMI SMI SMI DRGND SDFS SCLK/ SDO/ PDWN OEB NOTES 1. PIN NAMES ARE FOR THE CMOS PIN CONFIGURATION ONLY; SEE FIGURE 7 FOR LVDS PIN NAMES. コンポジット信号モニタ DCOA 06571-001 低消費電力：150 MSPS で 820 mW ADC CMOS OUTPUT BUFFER SFDR：最大 70 MHz の周波数まで、150 MSPS で 84 dBc SPI CMOS OUTPUT BUFFER SFDR：最大 70 MHz の周波数まで、125 MSPS で 85 dBc 図1. アプリケーション 通信 ダイバーシティ無線システム 製品のハイライト マルチモード・デジタル・レシーバ（3G） 1. 2. GSM、EDGE、WCDMA、 CDMA2000、WiMAX、TD-SCDMA I/Q 復調システム 3. 4. スマート・アンテナ・システム 汎用ソフトウェア無線 ブロードバンド・データ・アプリケーション 5. 6. 7. Rev. 0 デュアル、12 ビット、80/105/125/150 MSPS の ADC を集積 シリアル出力による高速オーバーレンジ検出および信号モ ニタ 専用のシリアル出力モードを備えた信号モニタ・ブロック 最大 450 MHz の入力周波数に対して優れた S/N 比性能を維 持する独自の差動入力 1.8 V の単電源、および別電源による 1.8～3.3 V のロジッ ク・ファミリーに対応するデジタル出力ドライバ動作 データ・フォーマット設定（オフセット・バイナリ、2 の補 数、またはグレー・コーディング） 、クロック DCS のイネー ブル、パワーダウン、テスト・モード、リファレンス電圧 モードなど、製品の各機能をサポートする標準のシリア ル・ポート・インターフェース（SPI） AD9640、AD9627-11、AD9600 とのピン互換により、12 ビッ トから 14 ビット、11 ビット、10 ビットに容易に移行可能 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関 して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナ ログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予 告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2007 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD9627 目次 特長......................................................................................................1 信号モニタ........................................................................................ 35 アプリケーション ..............................................................................1 ピーク検出器モード.................................................................... 35 機能ブロック図 ..................................................................................1 RMS/MS 振幅モード..................................................................... 35 製品のハイライト ..............................................................................1 スレッショールド・クロス・モード ........................................ 36 改訂履歴..............................................................................................2 追加コントロール・ビット ........................................................ 36 概要......................................................................................................3 DC 補正 ......................................................................................... 36 仕様......................................................................................................4 信号モニタ SPORT 出力.............................................................. 37 ADC の DC 仕様—AD9627BCPZ-80/AD9627BCPZ-105 ................4 組込みセルフテスト（BIST）および出力テスト ........................ 38 ADC の DC 仕様—AD9627BCPZ-125/AD9627BCPZ-150...............5 組込みセルフテスト（BIST） ................................................... 38 ADC の AC 仕様—AD9627BCPZ-80/AD9627BCPZ-105 ................6 出力テスト・モード.................................................................... 38 ADC の AC 仕様—AD9627BCPZ-125/AD9627BCPZ-150...............7 チャンネル／チップの同期 ............................................................ 39 デジタル仕様..................................................................................8 シリアル・ポート・インターフェース（SPI）........................... 40 スイッチング仕様—AD9627BCPZ-80/AD9627BCPZ-105 ..........10 SPI を使用した設定 ..................................................................... 40 スイッチング仕様—AD9627BCPZ-125/AD9627BCPZ-150 ........ 11 ハードウェア・インターフェース ............................................ 40 タイミング仕様............................................................................12 SPI を使用しない設定 ................................................................. 41 絶対最大定格 ....................................................................................14 SPI からアクセス可能な機能 ..................................................... 41 熱特性............................................................................................14 メモリ・マップ................................................................................ 42 ESD に関する注意........................................................................14 メモリ・マップ・レジスタ・テーブルの読み方..................... 42 ピン配置とピン機能の説明 ............................................................15 メモリ・マップ・レジスタ・テーブル .................................... 43 等価回路............................................................................................19 メモリ・マップ・レジスタの説明 ............................................ 46 代表的な性能特性 ............................................................................20 アプリケーション情報 .................................................................... 49 動作原理............................................................................................25 設計のガイドライン.................................................................... 49 ADC のアーキテクチャ...............................................................25 評価用ボード.................................................................................... 50 アナログ入力に関する留意事項 ................................................25 電源 ............................................................................................... 50 リファレンス電圧........................................................................27 入力信号 ....................................................................................... 50 クロック入力に関する留意事項 ................................................28 出力信号 ....................................................................................... 50 消費電力とスタンバイ・モード..................................................30 デフォルト動作とジャンパ選択の設定 .................................... 51 デジタル出力................................................................................31 その他のクロック設定................................................................ 51 タイミング....................................................................................31 その他のアナログ入力駆動構成 ................................................ 52 ADC のオーバーレンジおよびゲイン制御....................................32 回路図 ........................................................................................... 53 高速検出の概要............................................................................32 評価用ボード・レイアウト ........................................................ 63 ADC 高速入力レベル...................................................................32 部品表 ........................................................................................... 71 ADC オーバーレンジ（OR） .....................................................33 外形寸法............................................................................................ 73 ゲイン・スイッチング ................................................................33 オーダー・ガイド........................................................................ 73 改訂履歴 10/07—Revision 0: Initial Version Rev. 0 － 2/73－ AD9627 概要 AD9627 は 12 ビット、80/105/125/150 MSPS のデュアル A/D コン バータ（ADC）です。AD9627 は、低コスト、小型サイズ、多機 能が必要とされる通信アプリケーションに対応するように設計 されています。 ル・スレッショールドを越えると、高精度上限スレッショール ド・インジケータがハイレベルになります。このスレッショール ド・インジケータは遅延時間がきわめて短いため、システム・ゲ インを迅速に下げるため、オーバーレンジの状態を回避できます。 デュアル ADC コアは、出力誤差補正ロジックを内蔵した多段の 差動パイプライン・アーキテクチャを採用しています。各 ADC は広帯域幅の差動サンプル＆ホールド・アナログ入力アンプを内 蔵し、ユーザによる選択が可能な各種の入力範囲に対応できます。 リファレンス電圧を内蔵しているため、設計労力が軽減されます。 ADC クロックのデューティサイクル変動を補償するデューティ サイクル・スタビライザを備えているため、コンバータは優れた 性能を維持できます。 AGC に関連する 2 番目の機能は、信号モニタです。このブロッ クを使用して入力信号のコンポジット・レベルをモニタできるた め、この機能はシステム全体のダイナミック・レンジが最適化さ れるように、ゲインを設定する場合に役立ちます。 AD9627 は、システム・レシーバの自動ゲイン制御（AGC）機能 を簡略化する機能をいくつか備えています。高速検出機能は、き わめて短い遅延時間で 4 ビットの入力レベル情報を出力するこ とにより、高速オーバーレンジ検出を可能にします。 柔軟性に優れたパワーダウン・オプションを選択できるため、必 要に応じて消費電力を大幅に節約することが可能です。 セットアップとコントロールのプログラミングは、3 ビットの SPI 互換シリアル・インターフェースを使用して行います。 さらに、プログラマブル・スレッショールド検出器は、きわめて 短い遅延時間で ADC の 4 つの高速検出ビットを使用して、入力 信号パワーをモニタできます。入力信号レベルがプログラマブ Rev. 0 ADC の出力データを 2 つの外部 12 ビット出力ポートに直接転送 できます。これらの出力は、1.8～3.3 V の CMOS または 1.8 V の LVDS に設定できます。 － 3/73－ AD9627 は 64 ピン LFCSP パッケージで提供され、−40～+85°C の 工業用温度範囲で仕様規定されています。 AD9627 仕様 ADC の DC 仕様—AD9627BCPZ-80/AD9627BCPZ-105 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 3.3 V、最大サンプリング・レート、VIN = −1.0 dBFS の差動入力、1.0 V の内部リファレンス、DCS をイネーブル、高速検出出力ピンをディスエーブル、信号モニタをディスエーブル。 表1. Parameter Temperature Min RESOLUTION Full 12 ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL)1 Integral Nonlinearity (INL)1 Full Full Full Full 25°C Full 25°C +0.1 AD9627BCPZ-80 Typ Max Min AD9627BCPZ-105 Typ Max 12 Guaranteed ±0.2 ±0.6 −1.8 −3.7 ±0.4 ±0.2 ±0.9 ±0.4 −0.5 Unit Bits Guaranteed ±0.3 ±0.7 −2.2 −3.7 ±0.4 ±0.2 ±0.9 ±0.4 % FSR % FSR LSB LSB LSB LSB ±0.3 ±0.2 % FSR % FSR MATCHING CHARACTERISTIC Offset Error Gain Error Full Full ±0.2 ±0.2 TEMPERATURE DRIFT Offset Error Gain Error Full Full ±15 ±95 INTERNAL VOLTAGE REFERENCE Output Voltage Error (1 V Mode) Load Regulation @ 1.0 mA Full Full ±5 7 INPUT REFERRED NOISE VREF = 1.0 V 25°C 0.3 0.3 LSB rms ANALOG INPUT Input Span, VREF = 1.0 V Input Capacitance2 Full Full 2 8 2 8 V p-p pF VREF INPUT RESISTANCE Full 6 6 kΩ POWER SUPPLIES Supply Voltage AVDD, DVDD DRVDD (CMOS Mode) DRVDD (LVDS Mode) Supply Current IAVDD1, 3 IDVDD1, 3 IDRVDD1 (3.3 V CMOS) IDRVDD1 (1.8 V CMOS) IDRVDD1 (1.8 V LVDS) Full Full Full Full Full 233 26 23 11 47 POWER CONSUMPTION DC Input Sine Wave Input1 (DRVDD = 1.8 V) Sine Wave Input1 (DRVDD = 3.3 V) Standby Power4 Power-Down Power Full Full Full Full Full 452 495 550 52 2.5 1 2 3 4 Full Full Full 1.7 1.7 1.7 1.8 3.3 1.8 ±0.6 ±0.75 ±0.7 ±0.75 ±15 ±95 ±16 1.9 3.6 1.9 278 490 6 ±5 7 1.7 1.7 1.7 1.8 3.3 1.8 310 34 34 15 47 600 657 740 68 2.5 ppm/°C ppm/°C ±16 1.9 3.6 1.9 365 650 6 低い入力周波数のフルスケール正弦波信号を使用し、各出力ビットに約 5 pF の負荷を接続した条件で測定しています。 入力容量は、1 本の差動入力ピンと AGND との間の実効容量を示します。アナログ入力構造の等価回路については、図 8 を参照してください。 最大制限値は、IAVDD と IDVDD の各電流の合計値に適用されます。 スタンバイ時の消費電力は、DC 入力を使用し、CLK ピンを非アクティブ（AVDD または AGND に設定）に保持した条件で測定しています。 Rev. 0 － 4/73－ mV mV V V V mA mA mA mA mA mW mW mW mW mW AD9627 ADC の DC 仕様—AD9627BCPZ-125/AD9627BCPZ-150 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 3.3 V、最大サンプリング・レート、VIN = −1.0 dBFS の差動入力、1.0 V の内部リファレンス、DCS をイネーブル、高速検出出力ピンをディスエーブル、信号モニタをディスエーブル。 表2. Parameter Temperature Min RESOLUTION Full 12 ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL)1 Integral Nonlinearity (INL)1 Full Full Full Full 25°C Full 25°C −0.7 AD9627BCPZ-125 Typ Max Min AD9627BCPZ-150 Typ Max 12 Guaranteed ±0.3 −2.7 ±0.6 −3.9 ±0.4 −0.9 ±0.2 Guaranteed ±0.2 −3.2 ±0.6 −5.2 ±0.9 ±0.2 ±0.9 ±1.3 ±0.4 Unit Bits ±0.5 % FSR % FSR LSB LSB LSB LSB MATCHING CHARACTERISTIC Offset Error Gain Error 25°C 25°C ±0.3 ±0.1 TEMPERATURE DRIFT Offset Error Gain Error Full Full ±15 ±95 INTERNAL VOLTAGE REFERENCE Output Voltage Error (1 V Mode) Load Regulation @ 1.0 mA Full Full ±5 7 INPUT REFERRED NOISE VREF = 1.0 V 25°C 0.3 0.3 LSB rms ANALOG INPUT Input Span, VREF = 1.0 V Input Capacitance2 Full Full 2 8 2 8 V p-p pF VREF INPUT RESISTANCE Full 6 6 kΩ POWER SUPPLIES Supply Voltage AVDD, DVDD DRVDD (CMOS Mode) DRVDD (LVDS Mode) Supply Current IAVDD1, 3 IDVDD1, 3 IDRVDD1 (3.3 V CMOS) IDRVDD1 (1.8 V CMOS) IDRVDD1 (1.8 V LVDS) Full Full Full Full Full 385 42 36 18 48 POWER CONSUMPTION DC Input Sine Wave Input1 (DRVDD = 1.8 V) Sine Wave Input1 (DRVDD = 3.3 V) Standby Power4 Power-Down Power Full Full Full Full Full 750 814 900 77 2.5 1 2 3 4 Full Full Full 1.7 1.7 1.7 1.8 3.3 1.8 ±0.6 ±0.75 ±0.2 ±0.2 ±0.7 ±0.8 ±15 ±95 ±16 1.9 3.6 1.9 455 800 6 ±5 7 1.7 1.7 1.7 1.8 3.3 1.8 419 50 42 22 49 820 895 995 77 2.5 ppm/°C ppm/°C ±16 1.9 3.6 1.9 495 890 6 低い入力周波数のフルスケール正弦波信号を使用し、各出力ビットに約 5 pF の負荷を接続した条件で測定しています。 入力容量は、1 本の差動入力ピンと AGND との間の実効容量を示します。アナログ入力構造の等価回路については、図 8 を参照してください。 最大制限値は、IAVDD と IDVDD の各電流の合計値に適用されます。 スタンバイ時の消費電力は、DC 入力を使用し、CLK ピンを非アクティブ（AVDD または AGND に設定）に保持した条件で測定しています。 Rev. 0 － 5/73－ % FSR % FSR mV mV V V V mA mA mA mA mA mW mW mW mW mW AD9627 ADC の AC 仕様—AD9627BCPZ-80/AD9627BCPZ-105 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 3.3 V、最大サンプリング・レート、VIN = −1.0 dBFS の差動入力、1.0 V の内部リファレンス、DCS をイネーブル、高速検出出力ピンをディスエーブル、信号モニタをディスエーブル。 表3. Parameter 1 SIGNAL-TO-NOISE RATIO (SNR) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz SIGNAL-TO-NOISE AND DISTORTION (SINAD) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz WORST SECOND OR THIRD HARMONIC fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz Temperature 25°C 25°C Full 25°C 25°C Min AD9627BCPZ-80 Typ Max Min AD9627BCPZ-105 Typ Max 69.7 69.5 69.6 69.4 68.1 25°C 25°C Full 25°C 25°C dB dB dB dB dB 68.6 69.2 68.5 69.1 68.4 69.6 69.4 69.5 69.3 Unit 69.0 68.3 69.0 68.1 dB dB dB dB dB 25°C 25°C 25°C 25°C 11.5 11.4 11.4 11.3 11.4 11.4 11.4 11.2 Bits Bits Bits Bits 25°C 25°C Full 25°C 25°C −87 −85 −87 −85 −84 −83 −84 −83 dBc dBc dBc dBc dBc 25°C 25°C Full 25°C 25°C 87 85 87 85 67.4 68.0 −74 74 −74 dBc dBc dBc dBc dBc 74 84 83 84 83 25°C 25°C Full 25°C 25°C −92 −89 −92 −88 −89 −89 −87 −86 dBc dBc dBc dBc dBc TWO-TONE SFDR fIN = 29.1 MHz, 32.1 MHz (−7 dBFS ) fIN = 169.1 MHz, 172.1 MHz (−7 dBFS ) 25°C 25°C 85 82 85 82 dBc dBc CROSSTALK2 Full −95 −95 dB ANALOG INPUT BANDWIDTH 25°C 650 650 MHz WORST OTHER HARMONIC OR SPUR fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz 1 2 −82 −82 一連の詳細な定義については、アプリケーション・ノート AN-835『Understanding High Speed ADC Testing and Evaluation』を参照してください。 クロストークの測定は、100MHz の周波数時に-1 dBFS の入力を 1 つのチャンネルに使用し、もう 1 つのチャンネルには信号を入力しない条件で行っています。 Rev. 0 － 6/73－ AD9627 ADC の AC 仕様—AD9627BCPZ-125/AD9627BCPZ-150 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 3.3 V、最大サンプリング・レート、VIN = −1.0 dBFS の差動入力、1.0 V の内部リファレンス、DCS をイネーブル、高速検出出力ピンをディスエーブル、信号モニタをディスエーブル。 表4. Parameter 1 SIGNAL-TO-NOISE RATIO (SNR) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz SIGNAL-TO-NOISE AND DISTORTION (SINAD) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz WORST SECOND OR THIRD HARMONIC fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz Temperature 25°C 25°C Full 25°C 25°C Min AD9627BCPZ-125 Typ Max Min AD9627BCPZ-150 Typ Max 69.5 69.4 69.4 69.2 68.1 25°C 25°C Full 25°C 25°C dB dB dB dB dB 67.1 69.1 68.8 68.8 68.2 69.4 69.3 69.3 69.1 Unit 69.0 68.3 68.7 67.8 dB dB dB dB dB 25°C 25°C 25°C 25°C 11.4 11.4 11.3 11.3 11.4 11.4 11.3 11.2 Bits Bits Bits Bits 25°C 25°C Full 25°C 25°C −86.5 −85 −86.5 −84 −84 −83 −83.5 −77 dBc dBc dBc dBc dBc 25°C 25°C Full 25°C 25°C 86.5 85 86.5 84 67.9 65.9 −74 74 −73 dBc dBc dBc dBc dBc 73 84 83 83.5 77 25°C 25°C Full 25°C 25°C −92 −89 −92 −88 −89 −89 −88 −88 dBc dBc dBc dBc dBc TWO-TONE SFDR fIN = 29.1 MHz, 32.1 MHz (−7 dBFS ) fIN = 169.1 MHz, 172.1 MHz (−7 dBFS ) 25°C 25°C 85 82 85 82 dBc dBc CROSSTALK2 Full −95 −95 dB ANALOG INPUT BANDWIDTH 25°C 650 650 MHz WORST OTHER HARMONIC OR SPUR fIN = 2.3 MHz fIN = 70 MHz fIN = 140 MHz fIN = 220 MHz 1 2 −81 −80 一連の詳細な定義については、アプリケーション・ノート AN-835『Understanding High Speed ADC Testing and Evaluation』を参照してください。 クロストークの測定は、100MHz の周波数時に1 dBFS の入力を 1 つのチャンネルに使用し、もう 1 つのチャンネルには信号を入力しない条件で行っています。 Rev. 0 － 7/73－ AD9627 デジタル仕様 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 3.3 V、最大サンプリング・レート、VIN = −1.0 dBFS の差動入力、1.0 V の内部リファレンス、DCS をイネーブル。 表5. Parameter Temperature Min DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−) Logic Compliance Internal Common-Mode Bias Differential Input Voltage Input Voltage Range Input Common-Mode Range High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Capacitance Input Resistance Full Full Full Full Full Full Full Full Full Full CMOS/LVDS/LVPECL 1.2 0.2 6 GND − 0.3 AVDD + 1.6 1.1 AVDD 1.2 3.6 0 0.8 −10 +10 −10 +10 4 8 10 12 SYNC INPUT Logic Compliance Internal Bias Input Voltage Range High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Capacitance Input Resistance Full Full Full Full Full Full Full Full LOGIC INPUT (CSB)1 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 −10 40 LOGIC INPUT (SCLK/DFS)2 High Level Input Voltage Low Level Input Voltage High Level Input Current (VIN = 3.3 V) Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 −92 −10 LOGIC INPUTS/OUTPUTS (SDIO/DCS, SMI SDFS)1 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 −10 38 LOGIC INPUTS/OUTPUTS (SMI SDO/OEB, SMI SCLK/PDWN)2 High Level Input Voltage Low Level Input Voltage High Level Input Current (VIN = 3.3 V) Low Level Input Current Full Full Full Full 1.22 0 −90 −10 Rev. 0 － 8/73－ Typ Max CMOS 1.2 GND − 0.3 1.2 0 −10 −10 8 AVDD + 1.6 3.6 0.8 +10 +10 4 10 12 Unit V V p-p V V V V µA µA pF kΩ V V V V µA µA pF kΩ 3.6 0.6 +10 132 V V µA µA kΩ pF 3.6 0.6 −135 +10 V V µA µA kΩ pF 3.6 0.6 +10 128 V V µA µA kΩ pF 3.6 0.6 −134 +10 V V µA µA 26 2 26 2 26 5 AD9627 Parameter Input Resistance Input Capacitance DIGITAL OUTPUTS CMOS Mode—DRVDD = 3.3 V High Level Output Voltage IOH = 50 µA IOH = 0.5 mA Low Level Output Voltage IOL = 1.6 mA IOL = 50 µA CMOS Mode—DRVDD = 1.8 V High Level Output Voltage IOH = 50 µA IOH = 0.5 mA Low Level Output Voltage IOL = 1.6 mA IOL = 50 µA LVDS Mode—DRVDD = 1.8 V Differential Output Voltage (VOD), ANSI Mode Output Offset Voltage (VOS), ANSI Mode Differential Output Voltage (VOD), Reduced Swing Mode Output Offset Voltage (VOS), Reduced Swing Mode 1 2 Temperature Full Full Typ Full Full V V 0.2 0.05 1.79 1.75 － 9/73－ 250 1.15 150 1.15 Unit kΩ pF 3.29 3.25 V V V V Full Full Full Full Full Full Max 26 5 Full Full プルアップ プルダウン Rev. 0 Min Full Full 350 1.25 200 1.25 0.2 0.05 V V 450 1.35 280 1.35 mV V mV V AD9627 スイッチング仕様—AD9627BCPZ-80/AD9627BCPZ-105 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 3.3 V、最大サンプリング・レート、VIN = −1.0 dBFS の差動入力、1.0 V の内部リファレンス、DCS をイネーブル。 表6. Parameter CLOCK INPUT PARAMETERS Input Clock Rate Conversion Rate DCS Enabled1 DCS Disabled1 CLK Period—Divide-by-1 Mode (tCLK) CLK Pulse Width High Divide-by-1 Mode, DCS Enabled Divide by-1-Mode, DCS Disabled Divide-by-2 Mode, DCS Enabled Divide-by-3 Through Divide-by-8 Modes, DCS Enabled DATA OUTPUT PARAMETERS (DATA, FD) CMOS Mode—DRVDD = 3.3 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) LVDS Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) CMOS Mode Pipeline Delay (Latency) LVDS Mode Pipeline Delay (Latency) Channel A/Channel B Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Wake-Up Time3 OUT-OF-RANGE RECOVERY TIME 1 2 3 Temperature Min AD9627BCPZ-80 Typ Max Full Min 625 Full Full Full 20 10 12.5 Full Full Full Full 3.75 5.63 1.6 0.8 Full Full Full Full Unit 625 MHz 105 105 MSPS MSPS ns 80 80 20 10 9.5 6.25 6.25 8.75 6.88 2.85 4.28 1.6 0.8 4.75 4.75 6.65 5.23 ns ns ns ns 2.2 3.8 4.5 5.0 6.25 5.75 6.4 6.8 2.2 3.8 4.5 5.0 5.25 4.25 6.4 6.8 ns ns ns ns Full Full Full Full 2.4 4.0 5.2 5.6 6.65 5.85 6.9 7.3 2.4 4.0 5.2 5.6 5.15 4.35 6.9 7.3 ns ns ns ns Full Full Full Full 2.0 5.2 4.8 7.3 12 12/12.5 6.3 9.0 2.0 5.2 4.8 7.3 12 12/12.5 6.3 9.0 ns ns Cycles Cycles Full Full Full 1.0 0.1 350 1.0 0.1 350 ns ps rms µs Full 2 2 Cycles 変換レートは、分周器を通過した後のクロック・レートです。 出力伝播遅延は、5 pF 負荷の条件で CLK の 50％変化から DATA の 50％変化までのポイントを測定したものです。 ウェークアップ時間は、デカップリング・コンデンサの容量に応じて変化します。 Rev. 0 AD9627BCPZ-105 Typ Max － 10/73－ AD9627 スイッチング仕様—AD9627BCPZ-125/AD9627BCPZ-150 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 3.3 V、最大サンプリング・レート、VIN = −1.0 dBFS の差動入力、1.0 V の内部リファレンス、DCS をイネーブル。 表7. Parameter CLOCK INPUT PARAMETERS Input Clock Rate Conversion Rate DCS Enabled1 DCS Disabled1 CLK Period—Divide-by-1 Mode (tCLK) CLK Pulse Width High Divide-by-1 Mode, DCS Enabled Divide-by-1 Mode, DCS Disabled Divide-by-2 Mode, DCS Enabled Divide-by-3-Through-8 Mode, DCS Enabled DATA OUTPUT PARAMETERS (DATA, FD) CMOS Mode—DRVDD = 3.3 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) LVDS Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) CMOS Mode Pipeline Delay (Latency) LVDS Mode Pipeline Delay (Latency) Channel A/Channel B Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Wake-Up Time3 OUT-OF-RANGE RECOVERY TIME 1 2 3 Temperature Min AD9627BCPZ-125 Typ Max Full Min 625 Full Full Full 20 10 8 Full Full Full Full 2.4 3.6 1.6 0.8 Full Full Full Full Unit 625 MHz 150 150 MSPS MSPS ns 125 125 20 10 6.66 4 4 5.6 4.4 2.0 3.0 1.6 0.8 3.33 3.33 4.66 3.66 ns ns ns ns 2.2 3.8 4.5 5.0 4.5 3.5 6.4 6.8 2.2 3.8 4.5 5.0 3.83 2.83 6.4 6.8 ns ns ns ns Full Full Full Full 2.4 4.0 5.2 5.6 4.4 3.6 6.9 7.3 2.4 4.0 5.2 5.6 3.73 2.93 6.9 7.3 ns ns ns ns Full Full Full Full 2.0 5.2 4.8 7.3 12 12/12.5 6.3 9.0 2.0 5.2 4.8 7.3 12 12/12.5 6.3 9.0 ns ns Cycles Cycles Full Full Full 1.0 0.1 350 1.0 0.1 350 ns ps rms µs Full 3 3 Cycles 変換レートは、分周器を通過した後のクロック・レートです。 出力伝播遅延は、5 pF 負荷の条件で CLK の 50％変化から DATA の 50％変化までのポイントを測定したものです。 ウェークアップ時間は、デカップリング・コンデンサの容量に応じて変化します。 Rev. 0 AD9627BCPZ-150 Typ Max － 11/73－ AD9627 タイミング仕様 表8. Parameter Conditions SYNC TIMING REQUIREMENTS tSSYNC tHSYNC SYNC to rising edge of CLK setup time SYNC to rising edge of CLK hold time SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO SPORT TIMING REQUIREMENTS tCSSCLK tSSCLKSDO tSSCLKSDFS Min Typ 0.24 0.40 ns ns 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns Delay from rising edge of CLK+ to rising edge of SMI SCLK Delay from rising edge of SMI SCLK to SMI SDO Delay from rising edge of SMI SCLK to SMI SDFS 3.2 −0.4 −0.4 4.5 0 0 6.2 0.4 0.4 N+2 N+1 N+3 N N+4 tA N+8 N+5 N+6 N+7 tCLK CLK+ CLK– CH A/CH B DATA N – 13 N – 12 N – 11 N – 10 N–9 N–8 N–7 N–6 N–5 N–4 CH A/CH B FAST DETECT N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 tS tH tDCO DCOA/DCOB tCLK 06571-002 tPD Rev. 0 Unit Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB and SCLK Hold time between CSB and SCLK SCLK pulse width high SCLK pulse width low Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge タイミング図 図2. Max CMOS 出力モードのデータおよび高速検出出力タイミング（高速検出モード選択ビット = 000） － 12/73－ ns ns ns AD9627 N+1 N+2 N+3 N N+4 N+8 tA N+5 N+6 N+7 tCLK CLK+ CLK– tPD CH A/CH B DATA A B N – 13 CH A/CH B FAST DETECT A B N–7 A B N – 12 A B N–6 A B N – 11 A B N–5 A B N – 10 A B N–4 A B N–9 A B N–3 tDCO A B A N–8 A B N–7 B A N–2 B N–1 A B A N–6 A B N–5 A N B N+1 A N–4 A N+2 tCLK 06571-003 DCO+ DCO– 図3. B LVDS モードのデータおよび高速検出出力タイミング（高速検出モード選択ビット = 001～高速検出モード選択ビット = 100） CLK+ tHSYNC 06571-004 tSSYNC SYNC 図4. SYNC 入力タイミング条件 CLK+ CLK– tCSSCLK SMI SCLK tSSCLKSDFS tSSCLKSDO SMI SDO DATA 図5. Rev. 0 信号モニタの SPORT 出力タイミング（2 分周モード） － 13/73－ DATA 06571-005 SMI SDFS AD9627 絶対最大定格 熱的特性 表9. Parameter ELECTRICAL AVDD, DVDD to AGND DRVDD to DRGND AGND to DRGND AVDD to DRVDD VIN+A/VIN+B, VIN−A/VIN−B to AGND CLK+, CLK− to AGND SYNC to AGND VREF to AGND SENSE to AGND CML to AGND RBIAS to AGND CSB to AGND SCLK/DFS to DRGND SDIO/DCS to DRGND SMI SDO/OEB SMI SCLK/PDWN SMI SDFS D0A/D0B through D11A/D11B to DRGND FD0A/FD0B through FD3A/FD3B to DRGND DCOA/DCOB to DRGND ENVIRONMENTAL Operating Temperature Range (Ambient) Maximum Junction Temperature Under Bias Storage Temperature Range (Ambient) 露出パドルを LFCSP パッケージのグラウンド・プレーンにハン ダ付けする必要があります。露出パドルをボードにハンダ付けす ると、ハンダ接合部の信頼性が向上し、パッケージの熱的性能が 最大限に高くなります。 Rating −0.3 V to +2.0 V −0.3 V to +3.9 V −0.3 V to +0.3 V −3.9 V to +2.0 V −0.3 V to AVDD + 0.2 V 表10. 熱抵抗 Package Type −0.3 V to +3.9 V −0.3 V to +3.9 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to +3.9 V −0.3 V to +3.9 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V 64-Lead LFCSP 9 mm × 9 mm (CP-64-3) θJA θJC 0 18.8 0.6 1, 2 1, 3 1, 4 θJB Unit 6.0 °C/W 1.0 16.5 °C/W 2.0 15.8 °C/W 1 JEDEC 51-7、および JEDEC 25-5 2S2P 準拠のテスト用ボード JEDEC JESD51-2（自然空冷）または JEDEC JESD51-6（強制空冷）に準拠 3 MIL-Std 883、Method 1012.1 に準拠 4 JEDEC JESD51-8（自然空冷）に準拠 2 θJA の代表値は、強固なグラウンド・プレーンを備える 4 層の PCB について規定しています。上の表に示すように、気流は放熱性を 高め、これに伴って θJA が低下します。さらに、金属パターン、 スルーホール、グラウンド、電源プレーンからパッケージのピン に直接接触する金属によっても、θJA が低下します。 ESD に関する注意 −0.3 V to DRVDD + 0.3 V ESD（静電放電）の影響を受けやすいデバイスです。 電荷を帯びたデバイスや回路ボードは、検出されな いまま放電することがあります。本製品は当社独自 の特許技術である ESD 保護回路を内蔵してはいます が、デバイスが高エネルギーの静電放電を被った場 合、損傷を生じる可能性があります。したがって、 性能劣化や機能低下を防止するため、ESD に対する 適切な予防措置を講じることをお勧めします。 −0.3 V to DRVDD + 0.3 V −40°C to +85°C 150°C −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格の みを指定するものであり、この仕様の動作セクションに記載する 規定値以上でのデバイス動作を定めたものではありません。デバ イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影 響を与えることがあります。 Rev. 0 Airflow Velocity (m/s) － 14/73－ AD9627 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 DRGND D3B D2B D1B D0B (LSB) DNC DNC DVDD FD3B FD2B FD1B FD0B SYNC CSB CLK– CLK+ ピン配置とピン機能の説明 DRVDD D4B D5B D6B D7B D8B D9B D10B D11B (MSB) DCOB DCOA DNC DNC D0A (LSB) D1A D2A PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 EXPOSED PADDLE, PIN 0 (BOTTOM OF PACKAGE) AD9627 PARALLEL CMOS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 SCLK/DFS SDIO/DCS AVDD AVDD VIN+B VIN–B RBIAS CML SENSE VREF VIN–A VIN+A AVDD SMI SDFS SMI SCLK/PDWN SMI SDO/OEB 図6. 06571-006 D3A D4A D5A DRGND DRVDD D6A D7A DVDD D8A D9A D10A D11A (MSB) FD0A FD1A FD2A FD3A 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 DNC = DO NOT CONNECT ピン配置、LFCSP、パラレル CMOS（上面図） 表11. ピン機能の説明（パラレル CMOS モード） ピン番号 記号 タイプ 説明 20, 64 DRGND グラウンド デジタル出力グラウンド 1, 21 DRVDD 電源 デジタル出力ドライバ電源（1.8～3.3 V） 24, 57 DVDD 電源 デジタル電源（公称値 1.8 V） 36, 45, 46 AVDD 電源 アナログ電源（公称値 1.8 V） 0 AGND グラウンド アナログ・グラウンド。0 番ピンはパッケージ底面の露出サーマル・パッド 12, 13, 58, 59 DNC ADC 電源 接続しないでください。 ADC アナログ 37 VIN+A 入力 38 VIN−A 入力 チャンネル A の差動アナログ入力ピン（−） 44 VIN+B 入力 チャンネル B の差動アナログ入力ピン（+） 43 VIN−B 入力 チャンネル B の差動アナログ入力ピン（−） 39 VREF 入出力 リファレンス電圧入力／出力 40 SENSE 入力 リファレンス電圧モード選択。詳細は図 14 を参照 42 RBIAS 入出力 外部リファレンス・バイアス抵抗 41 CML 出力 アナログ入力の同相レベル・バイアス出力 49 CLK+ 入力 ADC クロック入力—正 50 CLK− 入力 ADC クロック入力—負 29 FD0A 出力 チャンネル A の高速検出インジケータ。詳細は表 17 を参照 30 FD1A 出力 チャンネル A の高速検出インジケータ。詳細は表 17 を参照 31 FD2A 出力 チャンネル A の高速検出インジケータ。詳細は表 17 を参照 32 FD3A 出力 チャンネル A の高速検出インジケータ。詳細は表 17 を参照 53 FD0B 出力 チャンネル B の高速検出インジケータ。詳細は表 17 を参照 54 FD1B 出力 チャンネル B の高速検出インジケータ。詳細は表 17 を参照 55 FD2B 出力 チャンネル B の高速検出インジケータ。詳細は表 17 を参照 56 FD3B 出力 チャンネル B の高速検出インジケータ。詳細は表 17 を参照 SYNC 入力 デジタル同期ピン。スレーブ・モード専用 チャンネル A の差動アナログ入力ピン（+） ADC 高速検出出力 デジタル入力 52 Rev. 0 － 15/73－ AD9627 ピン番号 記号 タイプ 説明 14 D0A (LSB) 出力 チャンネル A の CMOS 出力データ 15 D1A 出力 チャンネル A の CMOS 出力データ 16 D2A 出力 チャンネル A の CMOS 出力データ 17 D3A 出力 チャンネル A の CMOS 出力データ 18 D4A 出力 チャンネル A の CMOS 出力データ 19 D5A 出力 チャンネル A の CMOS 出力データ 22 D6A 出力 チャンネル A の CMOS 出力データ 23 D7A 出力 チャンネル A の CMOS 出力データ 25 D8A 出力 チャンネル A の CMOS 出力データ 26 D9A 出力 チャンネル A の CMOS 出力データ 27 D10A 出力 チャンネル A の CMOS 出力データ 28 D11A (MSB) 出力 チャンネル A の CMOS 出力データ 60 D0B (LSB) 出力 チャンネル B の CMOS 出力データ 61 D1B 出力 チャンネル B の CMOS 出力データ 62 D2B 出力 チャンネル B の CMOS 出力データ 63 D3B 出力 チャンネル B の CMOS 出力データ 2 D4B 出力 チャンネル B の CMOS 出力データ 3 D5B 出力 チャンネル B の CMOS 出力データ 4 D6B 出力 チャンネル B の CMOS 出力データ 5 D7B 出力 チャンネル B の CMOS 出力データ 6 D8B 出力 チャンネル B の CMOS 出力データ 7 D9B 出力 チャンネル B の CMOS 出力データ 8 D10B 出力 チャンネル B の CMOS 出力データ 9 D11B (MSB) 出力 チャンネル B の CMOS 出力データ 11 DCOA 出力 チャンネル A のデータ・クロック出力 10 DCOB 出力 チャンネル B のデータ・クロック出力 48 SCLK/DFS 入力 外部ピン・モードによる SPI シリアル・クロック／データ・フォーマット選択ピン 47 SDIO/DCS 入出力 外部ピン・モードによる SPI シリアル・データ I/O／デューティサイクル・スタビライザ・ ピン 51 CSB 入力 SPI チップ・セレクト（アクティブ・ローレベル） デジタル出力 SPI コントロール 信号モニタ・ポート 33 SMI SDO/OEB 入出力 外部ピン・モードによる信号モニタ・シリアル・データ出力／出力イネーブル入力（アク ティブ・ローレベル） 35 SMI SDFS 出力 信号モニタ・シリアル・データ・フレーム同期 34 SMI SCLK/PDWN 入出力 外部ピン・モードによる信号モニタ・シリアル・クロック出力／パワーダウン入力 Rev. 0 － 16/73－ 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 DRGND DNC DNC FD3+ FD3– FD2+ FD2– DVDD FD1+ FD1– FD0+ FD0– SYNC CSB CLK– CLK+ AD9627 DRVDD DNC DNC D0– (LSB) D0+ (LSB) D1– D1+ D2– D2+ DCO– DCO+ D3– D3+ D4– D4+ D5– 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR EXPOSED PADDLE, PIN 0 (BOTTOM OF PACKAGE) AD9627 PARALLEL LVDS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 SCLK/DFS SDIO/DCS AVDD AVDD VIN+B VIN–B RBIAS CML SENSE VREF VIN–A VIN+A AVDD SMI SDFS SMI SCLK/PDWN SMI SDO/OEB 図7. 06571-007 D5+ D6– D6+ DRGND DRVDD D7– D7+ DVDD D8– D8+ D9– D9+ D10– D10+ D11– (MSB) D11+ (MSB) 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 DNC = DO NOT CONNECT ピン配置、LFCSP、インターリーブ型パラレル LVDS（上面図） 表12. ピン機能の説明（インターリーブ型パラレル LVDS モード） ピン番号 記号 タイプ 説明 20, 64 DRGND グラウンド デジタル出力グラウンド 1, 21 DRVDD 電源 デジタル出力ドライバ電源（1.8～3.3 V） 24, 57 DVDD 電源 デジタル電源（公称値 1.8 V） 36, 45, 46 AVDD 電源 アナログ電源（公称値 1.8 V） 0 AGND グラウンド 2, 3, 62, 63 DNC ADC 電源 アナログ・グラウンド。0 番ピンは、パッケージ底面の露出サーマル・パッド 接続しないでください。 ADC アナログ 37 VIN+A 入力 チャンネル A の差動アナログ入力ピン（+） 38 VIN−A 入力 チャンネル A の差動アナログ入力ピン（−） 44 VIN+B 入力 チャンネル B の差動アナログ入力ピン（+） 43 VIN−B 入力 チャンネル B の差動アナログ入力ピン（−） 39 VREF 入出力 リファレンス電圧入出力 40 SENSE 入力 リファレンス電圧モード選択。詳細は表 14 を参照 42 RBIAS 入出力 外部リファレンス・バイアス抵抗 41 CML 出力 アナログ入力の同相レベル・バイアス出力 49 CLK+ 入力 ADC クロック入力—正 50 CLK− 入力 ADC クロック入力—負 チャンネル A／チャンネル B の LVDS 高速検出インジケータ 0 –正。詳細は表 17 を参照 ADC 高速検出出力 54 FD0+ 出力 53 FD0− 出力 チャンネル A／チャンネル B の LVDS 高速検出インジケータ 0 –負。詳細は表 17 を参照 56 FD1+ 出力 チャンネル A／チャンネル B の LVDS 高速検出インジケータ 1 –正。詳細は表 17 を参照 55 FD1− 出力 チャンネル A／チャンネル B の LVDS 高速検出インジケータ 1 –負。詳細は表 17 を参照 59 FD2+ 出力 チャンネル A／チャンネル B の LVDS 高速検出インジケータ 2 –正。詳細は表 17 を参照 58 FD2− 出力 チャンネル A／チャンネル B の LVDS 高速検出インジケータ 2 –負。詳細は表 17 を参照 61 FD3+ 出力 チャンネル A／チャンネル B の LVDS 高速検出インジケータ 3 –正。詳細は表 17 を参照 60 FD3− 出力 チャンネル A／チャンネル B の LVDS 高速検出インジケータ 3 –負。詳細は表 17 を参照 入力 デジタル同期ピン。スレーブ・モード専用 デジタル入力 52 Rev. 0 FD0+ － 17/73－ AD9627 ピン番号 記号 タイプ 説明 デジタル出力 5 D0+ (LSB) 出力 チャンネル A／チャンネル B の LVDS 出力データ 0—正 4 D0− (LSB) 出力 チャンネル A／チャンネル B の LVDS 出力データ 0—負 7 D1+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 1—正 6 D1− 出力 チャンネル A／チャンネル B の LVDS 出力データ 1—負 9 D2+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 2—正 8 D2− 出力 チャンネル A／チャンネル B の LVDS 出力データ 2—負 13 D3+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 3—正 12 D3− 出力 チャンネル A／チャンネル B の LVDS 出力データ 3—負 15 D4+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 4—正 14 D4− 出力 チャンネル A／チャンネル B の LVDS 出力データ 4—負 17 D5+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 5—正 16 D5− 出力 チャンネル A／チャンネル B の LVDS 出力データ 5—負 19 D6+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 6—正 18 D6− 出力 チャンネル A／チャンネル B の LVDS 出力データ 6—負 23 D7+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 7—正 22 D7− 出力 チャンネル A／チャンネル B の LVDS 出力データ 7—負 26 D8+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 8—正 25 D8− 出力 チャンネル A／チャンネル B の LVDS 出力データ 8—負 28 D9+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 9—正 27 D9− 出力 チャンネル A／チャンネル B の LVDS 出力データ 9—負 30 D10+ 出力 チャンネル A／チャンネル B の LVDS 出力データ 10—正 29 D10− 出力 チャンネル A／チャンネル B の LVDS 出力データ 10—負 32 D11+ (MSB) 出力 チャンネル A／チャンネル B の LVDS 出力データ 11—正 31 D11− (MSB) 出力 チャンネル A／チャンネル B の LVDS 出力データ 11—負 11 DCO+ 出力 チャンネル A／チャンネル B の LVDS データ・クロック出力—正 10 DCO− 出力 チャンネル A／チャンネル B の LVDS データ・クロック出力—負 SPI コントロール 48 SCLK/DFS 入力 外部ピン・モードによる SPI シリアル・クロック／データ・フォーマット選択ピン 47 SDIO/DCS 入出力 外部ピン・モードによる SPI シリアル・データ I/O／デューティサイクル・スタビライザ・ピン 51 CSB 入力 SPI チップ・セレクト（アクティブ・ローレベル） 信号モニタ・ポート 33 SMI SDO/OEB 入出力 外部ピン・モードによる信号モニタ・シリアル・データ出力／出力イネーブル入力（アクティブ・ ローレベル） 35 SMI SDFS 出力 信号モニタ・シリアル・データ・フレーム同期 34 SMI SCLK/PDWN 入出力 外部ピン・モードによる信号モニタ・シリアル・クロック出力／パワーダウン入力 Rev. 0 － 18/73－ AD9627 等価回路 1kΩ SCLK/DFS VIN 図8. 06571-012 06571-008 26kΩ アナログ入力等価回路 図12. SCLK/DFS 入力等価回路 AVDD 1.2V 10kΩ CLK– 06571-009 06571-013 10kΩ CLK+ 1kΩ SENSE 図9. 図13. クロック入力等価回路 SENSE 等価回路 DRVDD AVDD 26kΩ 06571-010 DRGND 図10. 1kΩ 06571-014 CSB 図14. デジタル出力 CSB 入力等価回路 AVDD DRVDD DRVDD VREF 26kΩ 6kΩ 1kΩ 06571-011 06571-015 SDIO/DCS 図11. Rev. 0 図15. SDIO/DCS または SMI SDFS 等価回路 － 19/73－ VREF 等価回路 AD9627 代表的な性能特性 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 3.3 V、サンプリング・レート = 150 MSPS、DCS をイネーブル、1.0 V の内 部リファレンス、2 V p-p の差動入力、VIN = −1.0 dBFS、64k サンプル、TA = 25°C。 0 0 150MSPS 2.3MHz @ –1dBFS SNR = 69.4dBc (70.4dBFS) ENOB = 11.4 BITS SFDR = 86.5dBc –20 AMPLITUDE (dBFS) –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –80 10 20 30 40 50 60 70 FREQUENCY (MHz) –120 06571-016 0 0 AMPLITUDE (dBFS) 50 60 70 –60 THIRD HARMONIC –80 SECOND HARMONIC –100 –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 0 10 20 30 40 50 60 70 FREQUENCY (MHz) –120 06571-017 –120 0 10 20 30 40 50 60 70 FREQUENCY (MHz) AD9627-150 のシングルトーン FFT（fIN = 30.3 MHz） AD9627-150 のシングルトーン FFT（fIN = 220 MHz） 図20. 0 06571-020 AMPLITUDE (dBFS) 40 150MSPS 220MHz @ –1dBFS SNR = 68.2dBc (69.2dBFS) ENOB = 11.2 BITS SFDR = 77.0dBc –20 –40 0 150MSPS 70MHz @ –1dBFS SNR = 69.2dBc (70.2dBFS) ENOB = 11.4 BITS SFDR = 84.0dBc –40 –60 THIRD HARMONIC SECOND HARMONIC –80 150MSPS 337MHz @ –1dBFS SNR = 67.6dBc (68.6dBFS) ENOB = 11.1 BITS SFDR = 74.0dBc –20 AMPLITUDE (dBFS) –20 AMPLITUDE (dBFS) 30 0 150MSPS 30.3MHz @ –1dBFS SNR = 69.3dBc (70.3dBFS) ENOB = 11.4 BITS SFDR = 84.0dBc –20 –100 –40 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 0 10 20 30 40 50 FREQUENCY (MHz) 60 70 –120 06571-018 –120 Rev. 0 20 AD9627-150 のシングルトーン FFT（fIN = 140 MHz） 図19. 0 図18. 10 FREQUENCY (MHz) AD9627-150 のシングルトーン FFT（fIN = 2.3 MHz） 図17. THIRD HARMONIC SECOND HARMONIC –100 –120 図16. –60 06571-019 –100 –40 0 10 20 30 40 50 FREQUENCY (MHz) AD9627-150 のシングルトーン FFT（fIN = 70 MHz） 図21. － 20/73－ 60 70 06571-021 AMPLITUDE (dBFS) –20 150MSPS 140MHz @ –1dBFS SNR = 68.8dBc (69.8dBFS) ENOB = 11.3 BITS SFDR = 83.5dBc AD9627-150 のシングルトーン FFT（fIN = 337 MHz） AD9627 0 0 150MSPS 440MHz @ –1dBFS SNR = 65.7dBc (66.7dBFS) ENOB = 10.4 BITS SFDR = 70.0dBc –20 AMPLITUDE (dBFS) –40 SECOND HARMONIC –60 THIRD HARMONIC –80 –60 20 30 40 50 60 70 FREQUENCY (MHz) 0 40 50 60 0 125MSPS 2.3MHz @ –1dBFS SNR = 69.5dBc (70.5dBFS) ENOB = 11.4 BITS SFDR = 86.5dBc –40 –60 SECOND HARMONIC –80 125MSPS 140MHz @ –1dBFS SNR = 69.1dBc (70.1dBFS) ENOB = 11.3 BITS SFDR = 84dBc –20 AMPLITUDE (dBFS) THIRD HARMONIC –40 –60 SECOND HARMONIC –80 THIRD HARMONIC –100 –100 –120 0 10 20 30 40 50 60 FREQUENCY (MHz) 0 06571-023 –120 10 20 30 40 50 60 FREQUENCY (MHz) AD9627-125 のシングルトーン FFT（fIN = 140 MHz） 図26. AD9627-125 のシングルトーン FFT（fIN = 2.3 MHz） 06571-026 AMPLITUDE (dBFS) 30 AD9627-125 のシングルトーン FFT（fIN = 70 MHz） 図25. AD9627-150 のシングルトーン FFT（fIN = 440 MHz） –20 0 0 125MSPS 30.3MHz @ –1dBFS SNR = 69.4dBc (70.4dBFS) ENOB = 11.4 BITS SFDR = 85dBc –40 –60 THIRD HARMONIC –80 125MSPS 337MHz @ –1dBFS SNR = 67.6dBc (68.6dBFS) ENOB = 11.1 BITS SFDR = 74dBc –20 AMPLITUDE (dBFS) –20 AMPLITUDE (dBFS) 20 FREQUENCY (MHz) 0 SECOND HARMONIC –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 –100 –120 0 10 20 30 40 FREQUENCY (MHz) 50 60 0 06571-024 –120 Rev. 0 10 06571-025 10 06571-022 0 図24. THIRD HARMONIC –120 –120 図23. SECOND HARMONIC –80 –100 –100 図22. –40 10 20 30 40 FREQUENCY (MHz) 図27. AD9627-125 のシングルトーン FFT（fIN = 30.3 MHz） － 21/73－ 50 60 06571-027 AMPLITUDE (dBFS) –20 125MSPS 70MHz @ –1dBFS SNR = 69.4dBc (70.4dBFS) ENOB = 11.4 BITS SFDR = 85dBc AD9627-125 のシングルトーン FFT（fIN = 337 MHz） AD9627 120 95 SFDR = +85°C SFDR (dBFS) 90 85 80 SNR/SFDR (dBc) SNR (dBFS) 60 40 SFDR (dBc) SFDR = +25°C 80 SFDR = –40°C 75 70 85dB REFERENCE LINE 65 20 –80 –70 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 55 06571-028 0 –90 0 50 100 150 200 250 300 350 400 450 INPUT FREQUENCY (MHz) AD9627-150 の入力振幅（AIN）対 シングルトーン S/N 比／SFDR（fIN = 2.4 MHz） 図28. SNR = +25°C SNR = +85°C SNR = –40°C 60 SNR (dBc) 06571-031 SNR/SFDR (dBc AND dBFS) 100 AD9627-150 のシングルトーン S/N 比／SFDR 対 入力 周波数（fIN）および温度（1 V p-p フルスケール） 図31. 100 0.5 –2.5 SFDR (dBFS) SFDR (dBc) 85dB REFERENCE LINE 20 0.3 –3.5 OFFSET –4.0 0.2 –4.5 0.1 OFFSET ERROR (%FSR) GAIN 60 40 0.4 –3.0 SNR (dBFS) GAIN ERROR (%FSR) SNR/SFDR (dBc AND dBFS) 80 SNR (dBc) –70 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 図29. –5.0 –40 0 –20 0 40 20 60 06571-032 –80 06571-029 0 –90 80 TEMPERATURE (°C) AD9627-150 の入力振幅（AIN） 対 シングルトーン S/N 比／SFDR（fIN = 98.12 MHz） 図32. AD9627-150 のゲインおよびオフセットの温度特性 0 95 SFDR (dBc) 90 –20 SFDR/IMD3 (dBc AND dBFS) SFDR = +85°C SNR/SFDR (dBc) 85 SFDR = +25°C 80 SFDR = –40°C 75 70 SNR = +25°C SNR = +85°C SNR = –40°C 65 60 IMD3 (dBc) –40 –60 –80 SFDR (dBFS) –100 50 100 150 200 250 300 INPUT FREQUENCY (MHz) 図30. Rev. 0 350 400 450 –120 –90 06571-030 0 –78 –66 –54 –42 –30 INPUT AMPLITUDE (dBFS) AD9627-150 のシングルトーン S/N 比／SFDR 対 入力 周波数（fIN）および温度（2 V p-p フルスケール） 図33. － 22/73－ –18 –6 06571-033 IMD3 (dBFS) 55 AD9627-150 の入力振幅（AIN）対 ツートーン SFDR/IMD3 （ fIN1 = 29.1 MHz、fIN2 = 32.1 MHz、fS = 150 MSPS） AD9627 0 0 SFDR/IMD3 (dBc AND dBFS) –20 150MSPS 169.1MHz @ –7dBFS 172.1MHz @ –7dBFS SFDR = 83.8dBc (90.8dBFS) –20 AMPLITUDE (dBFS) SFDR (dBc) –40 IMD3 (dBc) –60 –80 –40 –60 –80 SFDR (dBFS) –100 –100 IMD3 (dBFS) –66 –54 –42 –30 –18 –6 INPUT AMPLITUDE (dBFS) 0 AD9627-150 の入力振幅（AIN）対 ツートーン SFDR/IMD3 （ fIN1 = 169.1 MHz、fIN2 = 172.1 MHz、fS = 150 MSPS） 図37. 0 0 –20 –20 –40 –60 –80 –100 20 30 40 50 60 70 AD9627-150 のツートーン FFT （fIN1 = 169.1 MHz および fIN2 = 172.1 MHz） NPR = 61.5dBc NOTCH @ 18.5MHz NOTCH WIDTH = 3MHz –40 –60 –80 –100 15.36 30.72 46.08 61.44 FREQUENCY (MHz) 図35. –120 0 10 20 30 40 50 60 06571-038 0 06571-035 –120 70 FREQUENCY (MHz) AD9627-125、2 つの 64k WCDMA キャリア （fIN = 170 MHz、fS = 122.88 MSPS） 図38. AD9627-150 のノイズ・パワー比（NPR） 100 0 150MSPS 29.1MHz @ –7dBFS 32.1MHz @ –7dBFS SFDR = 86.1dBc (93.1dBFS) –20 AMPLITUDE (dBFS) 10 FREQUENCY (MHz) AMPLITUDE (dBFS) AMPLITUDE (dBFS) 図34. –120 06571-037 –78 06571-034 –120 –90 SFDR - SIDE B 90 SNR/SFDR (dBc) –40 –60 –80 SFDR - SIDE A 80 SNR - SIDE B 70 SNR - SIDE A –100 0 10 20 30 40 50 60 70 FREQUENCY (MHz) 図36. Rev. 0 50 06571-036 –120 0 25 50 75 100 125 150 SAMPLE RATE (MSPS) 図39. AD9627-150 のツートーン FFT （fIN1 = 29.1 MHz および fIN2 = 32.1 MHz） － 23/73－ AD9627-150 のサンプリング・レート（fS） 対 シングルトーン S/N 比／SFDR（ fIN = 2.3 MHz） 06571-039 60 AD9627 12 100 0.3 LSB rms 95 10 SFDR DCS ON NUMBER OF HITS (1M) 90 SNR/SFDR (dBc) 8 6 4 85 80 SFDR DCS OFF 75 SNR DCS ON 70 2 65 N–2 N–1 N N+1 N+2 N+3 OUTPUT CODE 図40. 06571-040 N–3 60 20 60 80 DUTY CYCLE (%) AD9627 のグラウンド入力ヒストグラム AD9627-150 のデューティサイクル 対 S/N 比／SFDR （fIN = 10.3 MHz） 図43. 0.4 95 0.3 SFDR 90 0.2 85 SNR/SFDR (dBc) INL ERROR (LSB) 40 06571-043 SNR DCS OFF 0 0.1 0 –0.1 80 75 70 –0.2 SNR 0 512 1024 1536 2048 2560 3072 3584 4096 OUTPUT CODE 図41. 60 0.2 06571-041 –0.4 図44. 0.25 DNL ERROR (LSB) 0.15 0.05 –0.05 512 1024 1536 2048 2560 3072 3584 OUTPUT CODE 図42. Rev. 0 4096 06571-042 –0.15 0 0.4 0.5 0.6 0.7 0.8 0.9 1.0 1.1 INPUT COMMON-MODE VOLTAGE (V) AD9627 の INL（fIN = 10.3 MHz） –0.25 0.3 AD9627 の DNL（fIN = 10.3 MHz） － 24/73－ 1.2 1.3 06571-044 65 –0.3 AD9627-150 の入力同相電圧（VCM） 対 S/N 比／SFDR （fIN = 30 MHz） AD9627 動作原理 AD9627 のデュアル ADC 設計は、信号のダイバーシティ受信に 使用できます。ダイバーシティ受信では、2 つの異なるアンテナ から受信される等しいキャリアで、2 個の ADC が等しい動作を 行います。2 個の ADC を個別のアナログ入力で動作させること も可能です。ADC の入力に適切なローパスまたはバンドパス・ フィルタを接続して、ADC 性能をほとんど低下させることなく DC から 200 MHz までの任意の fS/2 周波数セグメントをサンプリ ングできます。 最大 450 MHz のアナログ入力動作が可能ですが、 この場合には ADC のノイズと歪みが増加します。 ダイバーシティ受信以外のアプリケーションでは、AD9627 を ベースバンド・レシーバまたはダイレクトダウンコンバージョン レシーバとして使用することが可能であり、一方の ADC を I 入 力データ用、もう一方の ADC を Q 入力データ用として使用しま す。 同期機能を備えているため、複数チャンネル間または複数デバイ ス間のタイミング同期が可能です。 値の小さい抵抗を各入力に直列に接続すると、駆動信号源の出力 段に要求されるピーク過渡電流を効果的に削減できます。動的な 充電電流を確保するために、入力間にシャント・コンデンサを接 続することも可能です。この受動回路は ADC 入力にローパス・ フィルタを形成するため、正確な数値はアプリケーションによっ て異なります。 中間周波数（IF）のアンダーサンプリング・アプリケーションで は、シャント・コンデンサの容量を小さくする必要があります。 容量が大きいと、これが駆動信号源のインピーダンスと結合して、 入力帯域幅が制限されます。この詳細については、アプリケー シ ョ ン ・ ノ ー ト AN-742 『 Frequency Domain Response of Switched-Capacitor ADCs』、アプリケーション・ノート AN-827 『A Resonant Approach to Interfacing Amplifiers to Switched-Capacitor ADCs』、「アナログ・ダイアログ」の記事『Transformer-Coupled Front-End for Wideband A/D Converters 』 を参 照 し て く ださ い （www.analog.comを参照）。 S AD9627 のプログラミングとコントロールは、3 ビットの SPI 互 換シリアル・インターフェースを使用して行います。 CH S ADC のアーキテクチャ CS VIN+ CPIN, PAR AD9627 のアーキテクチャは、デュアルのフロントエンド・サン プル＆ホールド・アンプ（SHA）とその後段のパイプライン方式 のスイッチド・キャパシタ ADC で構成されます。各段からの量 子化出力は、デジタル補正ロジックで 12 ビットの最終結果に統 合されます。パイプライン・アーキテクチャにより、初段は新し い入力サンプルに対して動作し、これ以降の段はその前のサンプ ルに対して動作することが可能です。クロックの立上がりエッジ でサンプリングが行われます。 最終段を除き、パイプラインの各段は、低分解能のフラッシュ型 ADC とこれに接続されたスイッチド・キャパシタ D/A コンバー タ（DAC）、および段間残差アンプ（MDAC）で構成されます。 残差アンプは、再生された DAC 出力とパイプラインの次の段の フラッシュ入力間の電圧差を増幅します。フラッシュ誤差のデジ タル補正を容易にするために、1 ビットの冗長ビットが各段で使 用されます。最終段は、フラッシュ型 ADC1 個のみで構成されま す。 各チャンネルの入力段には、差動またはシングルエンドのモード で AC 結合または DC 結合が可能な差動 SHA が内蔵されていま す。出力段のブロックはデータのアライメントを行い、誤差補正 を実行した後で、データを出力バッファに出力します。出力バッ ファは個別の電源で動作するため、出力電圧振幅の調整が可能で す。パワーダウンのときに、出力バッファはハイ・インピーダン ス状態になります。 アナログ入力に関する留意事項 AD9627 のアナログ入力部は、差動スイッチド・キャパシタ SHA で差動入力信号も処理するときに最適な性能となるように設計 されています クロック信号は、SHA をサンプル・モードとホールド・モード に交互に切り替えます（図 45 を参照）。SHA がサンプル・モー ドに切り替わるときに、1/2 クロック・サイクル以内でサンプル・ コンデンサを充電して、セトリングすることが信号源に対して要 求されます。 Rev. 0 S H CS VIN– CH S 図45. 06571-045 CPIN, PAR スイッチド・キャパシタ SHA 入力 最適な動的性能を得るためには、VIN+と VIN−を駆動する信号源 のインピーダンスを一致させる必要があります。 内部の差動リファレンス・バッファは、ADC コアの入力スパン を決定する正と負のリファレンス電圧を発生します。ADC コア のスパンは、このバッファによって 2 × VREF に設定されます。 入力同相電圧 AD9627 のアナログ入力は、内部で DC バイアスされていません。 AC 結合のアプリケーションでは、このバイアスを外部から行う 必要があります。最適性能のためには VCM = 0.55 × AVDD となる ようにデバイスを設定することが推奨されますが、デバイスは妥 当な性能で幅広いレンジで機能します（図 44 を参照）。この設 計には同相リファレンス電圧が内蔵されているため、リファレン ス電圧を CML ピンから出力できます。アナログ入力の同相電圧 を CML ピンの電圧（0.55 × AVDD（typ））によって設定すると、 最適な性能が得られます。「アプリケーション情報」で説明する ように、CML ピンとグラウンドとの間に 0.1 µF のコンデンサを 外付けして、デカップリングを行う必要があります。 差動入力構成 AD9627 を差動入力の構成で駆動すると、最適な性能が得られま す。ベースバンド・アプリケーションでは、AD8138、ADA4937-2、 ADA4938-2の差動ドライバが優れた性能を発揮し、高い柔軟性で ADC とインターフェースします。 － 25/73－ AD9627 AD8138 の出力同相電圧は、AD9627 の CML ピンで容易に設定さ れ（図 46 を参照）、ドライバをサレンキー・フィルタとして構 成して、入力信号の帯域幅を制限できます。 第 2 ナイキスト・ゾーンの周波数でトランス結合入力を使用する 代わりに、AD8352 差動ドライバを使用する方法もあります。そ の例を図 50 に示します。この詳細は、AD8352 のデータシートを 参照してください。 499Ω VIN+ 523Ω AD9627 C AD8138 0.1µF R CML VIN– 499Ω 図46. どのような構成でも、シャント・コンデンサ C の容量は入力周 波数と信号源インピーダンスに依存するため、容量を小さくする か、またはシャント・コンデンサを取り除くことが必要になる場 合があります。RC 回路の構成に推奨される部品値を表 13 に示し ます。ただし、これらの数値は入力信号に依存するため、部品値 の選択を開始する際のガイドとして参考にしてください。 AVDD 499Ω AD8138 を用いた差動入力構成 S/N 比が重要なパラメータとなるベースバンド・アプリケーショ ンでは、入力構成として差動トランス結合を推奨します。その例 を図 47 に示します。アナログ入力をバイアスするために、トラ ンスの 2 次巻線のセンター・タップに CML 電圧を接続すること ができます。 R 2V p-p 49.9Ω VIN+ C 06571-047 0.1µF 図47. R Series (Ω Each) C Differential (pF) 0 to 70 70 to 200 200 to 300 >300 33 33 15 15 15 5 5 Open シングルエンド入力は、コストが重視されるアプリケーションで 十分な性能を発揮できます。この構成では、入力同相電圧の変動 が大きいため、SFDR と歪み性能が低下します。各入力の信号源 インピーダンスが整合していれば、S/N 比性能への影響はほとん どありません。図 48 に、代表的なシングルエンド入力構成を示 します。 CML VIN– Frequency Range (MHz) シングルエンド入力構成 AD9627 R RC 回路部品値の例 表13. 差動トランス結合の構成 トランスを選択する際は、信号特性を考慮する必要があります。 大部分の RF トランスは数 MHz 以下の周波数で飽和します。過 大な信号パワーによってもコアが飽和することがあり、それによ り歪みが発生します。 1kΩ R 49.9Ω 1V p-p 0.1µF 0.1µF 図48. 0.1µF R AD9627 C 1kΩ 10µF VIN+ 1kΩ AVDD 入力周波数が第 2 ナイキスト・ゾーンを超えると、大半のアンプ のノイズ性能が AD9627 の真の S/N 比性能を確保するうえで不十 分になってしまいます。S/N 比が重要なパラメータであるアプリ ケーションでは、入力構成として差動の二重バラン結合を推奨し ます（図 49 を参照）。 0.1µF AVDD 10µF R VIN– 1kΩ 06571-048 R 49.9Ω 06571-046 1V p-p シングルエンド入力構成 VIN+ 2V p-p 25Ω S P S 25Ω 0.1µF 図49. AD9627 C 0.1µF R CML VIN– 06571-049 PA 差動の二重バラン入力構成 VCC 0Ω 16 8, 13 1 11 0.1µF 0.1µF 2 CD RD RG 3 5 0.1µF 0Ω AD8352 10 Rev. 0 0.1µF 200Ω C R AD9627 VIN– CML 14 0.1µF 図50. VIN+ 200Ω 4 ANALOG INPUT R 0.1µF AD8352 を用いた差動入力構成 － 26/73－ 06571-050 0.1µF ANALOG INPUT AD9627 AD9627 には、安定した高精度のリファレンス電圧が内蔵されて います。この内部リファレンスまたは外部から加えられるリファ レンス電圧を使用して、AD9627 に供給されるリファレンス電圧 を変更することにより、入力範囲を調整できます。ADC の入力 スパンは、リファレンス電圧の変化に対してリニアに追従します。 各種のリファレンス・モードについて、以降の項で簡単に説明し ます。「リファレンスのデカップリング」では、リファレンスの PC ボード・レイアウトに関する最も適切な実施手法を説明しま す。 内部または外部リファレンスのいずれの場合も、ADC の入力範 囲は常にリファレンス・ピンの電圧の 2 倍に等しくなります。 VIN+A/VIN+B VIN–A/VIN–B ADC CORE VREF 1.0µF 内部リファレンス接続 0.1µF R2 SELECT LOGIC SENSE AD9627 内部のコンパレータは SENSE ピンの電位を検出し、表 14 に要約する 4 つの選択可能なモードのいずれかにリファレン スを設定します。SENSE ピンをグラウンドに接続すると、リファ レンス・アンプのスイッチが内部の抵抗分圧器に接続され（図 51 を参照）、VREF の設定が 1.0 V になります。SENSE ピンを VREF に接続すると、リファレンス・アンプの出力が SENSE ピ ンに切り替えられて、ループが形成され、0.5 V のリファレンス 出力が供給されます。 0.5V R1 AD9627 図52. 06571-052 リファレンス電圧 プログラマブルなリファレンス構成 ゲインのマッチングを改善するために、AD9627 の内部リファレ ンスを複数のコンバータの駆動に使用する場合は、他のコンバー タによるリファレンスの負荷を考慮する必要があります。図 53 に、負荷による内部リファレンス電圧への影響を示します。 VIN+A/VIN+B VIN–A/VIN–B ADC CORE 0 REFERENCE VOLTAGE ERROR (%) VREF = 0.5V VREF 0.1µF SELECT LOGIC SENSE AD9627 図51. 06571-051 0.5V VREF = 1.0V –0.50 –0.75 –1.00 内部リファレンスの構成 図 52 に示すように、抵抗分圧器をチップの外部に接続すると、 スイッチが再び SENSE ピンに接続するように設定されます。こ れにより、リファレンス・アンプが非反転モードになり、VREF 出力は次のように決定されます。 –1.25 0 0.5 1.0 1.5 LOAD CURRENT (mA) 図53. 負荷 対 VREF 精度 R2 ⎞ VREF = 0.5 × ⎛⎜1 + ⎟ R1 ⎠ ⎝ 表14. リファレンス設定の要約 Selected Mode SENSE Voltage Resulting VREF (V) Resulting Differential Span (V p-p) External Reference AVDD N/A 2 × external reference Internal Fixed Reference VREF 0.5 1.0 Programmable Reference 0.2 V to VREF R2 ⎞ (図 52 参照) ⎛ 0.5 × ⎜ 1 + ⎟ R1 ⎠ ⎝ 2 × VREF Internal Fixed Reference AGND to 0.2 V 1.0 2.0 Rev. 0 － 27/73－ 2.0 06571-053 1.0µF –0.25 AD9627 外部リファレンス動作 ADC のゲイン精度や温度ドリフト特性を改善するには、外部リ ファレンスの使用が必要になる場合があります。図 54 に、1.0 V モードの内部リファレンスの代表的なドリフト特性を示します。 2.5 この方法は、大きいクロック電圧振幅が AD9627 の他の回路部に 混入する問題を防止すると同時に、低ジッタ性能を確保するうえ できわめて重要とされる高速の立上がり時間と立下がり時間の 維持にも効果的です。 2.0 1.5 1.0 0.5 Mini-Circuits® ADT1–1WT, 1:1Z 0.1µF XFMR 0 0.1µF –0.5 CLOCK INPUT –1.0 ADC AD9627 0.1µF CLK– –1.5 0 20 40 60 80 TEMPERATURE (°C) SENSE ピンを AVDD に接続すると、内部リファレンスがディス エーブルされて、外部リファレンスが使用可能になります。内部 リファレンス・バッファは、6 kΩ の等価抵抗負荷を外部リファ レンスに加えます（図 15 を参照）。この内部バッファは、ADC コアに対して正と負のフルスケール・リファレンスを発生します。 したがって、外部リファレンスを最大 1.0 V に制限する必要があ ります。 1nF CLOCK INPUT CLK– バラン結合の差動クロック（最大 625 MHz） 低ジッタのクロック源がない場合は、別のオプションとして図 58 に示すように、差動の PECL 信号をサンプル・クロック入力ピ ンに AC 結合する方法があります。AD9510/AD9511/AD9512/ AD9513/AD9514/AD9515/AD9516の各クロック・ドライバは、 優れたジッタ性能を備えています。 0.1µF CLOCK INPUT CLOCK INPUT CLK– 0.1µF CLK+ 1.2V 0.1µF 50kΩ 50kΩ AD951x PECL DRIVER 240Ω 100Ω 0.1µF ADC AD9627 CLK– 240Ω 2pF 図58. 06571-055 2pF ADC AD9627 0.1µF SCHOTTKY DIODES: HSMS2822 AVDD CLK+ CLK+ 50Ω 図57. 最適な性能を得るためには、AD9627 のサンプル・クロック入力 CLK+および CLK−を差動信号にする必要があります。この信号 は通常、トランスまたはコンデンサを使用して CLK+と CLK−の 各ピンに AC 結合します。これらのピンは内部でバイアスされて いるため（図 55 を参照）、外部バイアスを行う必要がありませ ん。 0.1µF 1nF クロック入力に関する留意事項 図55. 06571-056 代表的な VREF ドリフト 06571-057 図54. トランス結合の差動クロック（最大 200 MHz） 図56. 06571-058 –20 06571-054 –2.5 –40 SCHOTTKY DIODES: HSMS2822 0.1µF –2.0 差動 PECL サンプル・クロック（最大 625 MHz） 3 番目のオプションは、図 59 に示すように差動の LVDS 信号を サンプル・クロック入力ピンに AC 結合する方法です。AD9510/ AD9511/AD9512/AD9513/AD9514/AD9515/AD9516 の 各 ク ロ ッ ク・ドライバは、優れたジッタ性能を備えています。 クロック入力等価回路 クロック入力オプション AD9627 のクロック入力構造は、きわめて高い柔軟性を備えてい ます。クロック入力を CMOS、LVDS、LVPECL、または正弦波 の信号とすることが可能です。「ジッタに関する留意事項」で説 明するように、使用する信号のタイプに関係なく最も注意すべき 点はクロック源のジッタです。 図 56 と図 57 に、AD9627 のクロック入力源（最大 625 MHz のク ロック・レート）として望ましい 2 つの方法を示します。これら の方法では、RF バランまたは RF トランスを使用して、ジッタの 低いクロック源をシングルエンド信号から差動信号に変換しま す。 Rev. 0 CLK+ 100Ω 50Ω － 28/73－ 0.1µF CLOCK INPUT CLOCK INPUT 0.1µF CLK+ 0.1µF 50kΩ 図59. AD951x LVDS DRIVER 100Ω 0.1µF ADC AD9627 CLK– 50kΩ 差動 LVDS サンプル・クロック（最大 625 MHz） 06571-059 REFERENCE VOLTAGE ERROR (mV) クロック周波数が 125～625 MHz のときには RF バランの構成を 推奨し、クロック周波数が 10～200 MHz のときは RF トランスの 構成を推奨します。トランス／バランの 2 次側に逆向きにショッ トキ・ダイオードを 2 個並列接続すると、AD9627 のクロック入 力信号が約 0.8 Vp-p の差動電圧に制限されます。 AD9627 一部のアプリケーションでは、シングルエンドの CMOS 信号で サンプル・クロック入力を駆動できる場合があります。このよう なアプリケーションでは、 CLK+を CMOS ゲートから直接駆動し、 CLK−ピンとグラウンドとの間に 0.1 μF のコンデンサと 39 kΩ の 抵抗を並列接続して、CLK−ピンをグラウンドへバイパスする必 要があります（図 60 を参照）。 CLK+を CMOS ゲートから直接駆動できます。CLK+入力回路の 電源は AVDD（1.8 V）ですが、この入力は最大 3.6 V の入力電圧 耐圧を持つように設計されているため、きわめて高い柔軟性で駆 動ロジック電圧を選択できます。 VCC CLOCK INPUT 50Ω 1 1kΩ OPTIONAL 0.1µF 100Ω AD951x CMOS DRIVER CLK+ ADC AD9627 1kΩ CLK– 39kΩ 06571-060 0.1µF 150Ω RESISTOR IS OPTIONAL. 図60. それでも入力の立上がりエッジのジッタには十分な注意が必要 です。このジッタは、内部の安定化回路では容易に低減できませ ん。公称値が 20 MHz 未満のクロック・レートでは、デューティ サイクル制御ループが機能しません。クロック・レートが動的に 変化するアプリケーションでは、このループの時定数を考慮する 必要があり、動的なクロック周波数が増加（または減少）してか ら DCS ループが入力信号に再ロックされるまでに、1.5～5 µs の 待ち時間が必要となります。 DCS ループがロックされない間は、 ループがバイパスされ、内部デバイスのタイミングは入力クロッ ク信号のデューティサイクルに依存します。このようなアプリ ケーションでは、デューティサイクル・スタビライザをディス エーブルした方がよい場合があります。それ以外のアプリケー ションでは、AC 性能を最大化するために、DCS 回路をイネーブ ルすることを推奨します。 ジッタに関する留意事項 高速、高分解能の ADC の性能は、クロック入力の品質に左右さ れます。所定の入力周波数（fINPUT）においてジッタ（tJRMS）が 原因で生じる低周波 S/N 比（SNRLF）の劣化は、次の式から計算 できます。 シングルエンド 1.8 V CMOS サンプル・クロック （最大 150 MSPS） SNRHF = −10 log[(2π × fINPUT × tJRMS)2 + 10 VCC 50Ω 1 1kΩ AD951x CMOS DRIVER 1kΩ 0.1µF CLK+ ADC AD9627 CLK– 150Ω RESISTOR IS OPTIONAL. 75 70 シングルエンド 3.3 V CMOS サンプル・クロック （最大 150 MSPS） 0.20ps 65 入力クロック分周器 AD9627 には、1 から 8 までの整数比で入力クロックを分周する 能力を備えた入力クロック分周器が内蔵されています。1 以外の 分周比を選択すると、デューティサイクル・スタビライザが自動 的にイネーブルされます。 外部の SYNC 入力を使用して、AD9627 のクロック分周器を同期 させることが可能です。レジスタ 0x100 のビット 1 とビット 2 を 使用して、SYNC 信号が入力されるたびに、またはレジスタに書 込みが行われた後で最初に SYNC 信号が入力されるときに限り、 クロック分周器を再同期させることができます。SYNC 信号が有 効であれば、クロック分周器はその初期状態にリセットされます。 この同期機能により、複数のデバイスのクロック分周器のアライ メントが可能になるため、同時入力サンプリングが保証されます。 クロックのデューティサイクル 標準的な高速 ADC は、クロックの立上がりと立下がり両方の エッジを使用して、各種の内部タイミング信号を発生するため、 結果としてクロックのデューティサイクルの変化に対する影響 を受けやすくなります。動的な性能特性を維持するためには、ク ロックのデューティサイクルに関して一般に±5％の誤差が要求 されます。 AD9627 には、非サンプリング（立下がり）エッジの再タイミン グを行い、公称値 50%のデューティサイクルで内部クロック信号 を出力するデューティサイクル・スタビライザ（DCS）が内蔵さ れています。そのため、AD9627 の性能を損うことなく幅広い範 囲のクロック入力デューティサイクルを設定できます。図 43 に Rev. 0 0.05ps MEASURED SNR (dBc) 図61. ] 上の式で、RMS アパーチャ・ジッタは、クロック入力のジッタ 仕様を表します。図 62 に示すように、IF アンダーサンプリング・ アプリケーションは特にジッタの影響を受けやすくなります。 06571-061 0.1µF CLOCK INPUT OPTIONAL 0.1µF 100Ω ( − SNRLF / 10) 60 0.5ps 55 1.0ps 1.50ps 50 45 2.00ps 2.50ps 3.00ps 1 10 100 INPUT FREQUENCY (MHz) 図62. 1000 06571-062 0.1µF 示すように、DCS をオンにして幅広いデューティサイクル範囲 で、ノイズおよび歪み性能がほとんど平坦なレベルに維持されま す。 入力周波数およびジッタ 対 S/N 比 アパーチャ・ジッタが AD9627 のダイナミック・レンジに悪影響 を及ぼすと考えられる場合は、クロック入力をアナログ信号とし て取り扱ってください。クロック・ドライバの電源を ADC 出力 ドライバの電源から切り離し、デジタル・ノイズでクロック信号 が変調しないようにします。低ジッタで水晶制御の発振器が最適 なクロック源となります。他のタイプのクロック源（ゲーティン グや分周、またはその他の方法）からクロックを発生する場合は、 最終段階で元のクロックを使ってクロックの再タイミングを行 う必要があります。 ADC に関連するジッタ性能の詳細については、 AN-501 と AN-756 の各アプリケーション・ノート（www.analog.comを参照）を参照 してください。 － 29/73－ AD9627 1.00 ここで、N は出力ビット数（AD9627 で高速検出出力ピンをディ スエーブルしている場合は 26）です。 0 0 25 50 75 100 125 0 150 TOTAL POWER (W) 0.4 IAVDD 0.3 TOTAL POWER 0.2 0.50 IDRVDD 0.1 IDVDD 0 25 50 0.2 TOTAL POWER 0.1 0.25 0 20 40 60 0 80 75 SAMPLE RATE (MSPS) 100 0 125 図66. AD9627-80 のサンプル・レート 対 消費電力および電流 PDWN をアサートすると（SPI ポートを通してアサートするか、 または PDWN ピンをハイレベルにアサート）、AD9627 はパワー ダウン・モードに設定されます。この状態での ADC の消費電力 は 2.5 mW（typ）です。パワーダウン中に出力ドライバは、ハイ・ インピーダンス状態になります。PDWN ピンをローレベルにア サートすると、AD9627 は通常動作モードに復帰します。PDWN はデジタル電源（DRVDD）を基準とするため、電源電圧を超え ないようにしてください。 パワーダウン・モードでの低消費電力は、リファレンス、リファ レンス・バッファ、バイアシング・ネットワーク、クロックを シャットダウンすることによって達成されます。内部コンデンサ は、パワーダウン・モードになった時点で放電されるため、通常 の動作に復帰したときに再充電する必要があります。その結果、 ウェークアップ時間はパワーダウン・モードに費やされた時間に 関係し、パワーダウン・サイクルが短ければ、これに比例して ウェークアップ時間も短くなります。 SUPPLY CURRENT (A) TOTAL POWER (W) 0.3 0.50 0 0.5 0.75 Rev. 0 0.75 SAMPLE RATE (MSPS) 1.25 0.25 0 IDRVDD AD9627-150 のサンプル・レート 対 消費電力および電流 1.00 100 AD9627-105 のサンプル・レート 対 消費電力および電流 図65. 0.1 SAMPLE RATE (MSPS) 図63. 75 06571-066 IDRVDD IDVDD 50 SAMPLE RATE (MSPS) IDVDD 06571-063 0.25 SUPPLY CURRENT (A) 0.2 0.50 06571-064 TOTAL POWER (W) 0.3 TOTAL POWER 図64. 25 IAVDD 0.4 0.75 0 0 0.5 1.00 0 0.1 IDRVDD IDVDD 出力ドライバにかかる容量負荷を小さくすると、デジタル消費電 力が最小限に抑えられます。図 63 のデータは、各出力ドライバ の負荷を 5 pF として、「代表的な性能特性」と同じ動作条件下 で取得したものです。 IAVDD 0.2 0.25 すべての出力ビットが全クロック・サイクルで切り替わるとき、 つまり fCLK/2 のナイキスト周波数時にフルスケールの矩形波で 切り替わるときに、この最大電流が発生します。実際には、サン プリング・レートとアナログ入力信号の特性によって決定される 出力ビットの平均スイッチング回数によって、DRVDD 電流が決 まります。 1.25 TOTAL POWER 0.50 06571-065 IDRVDD = VDRVDD × CLOAD × fCLK × N 0.3 SUPPLY CURRENT (A) DRVDD 電流（IDRVDD）の最大値は、次の式から計算できます。 IAVDD 0.75 TOTAL POWER (W) 図 63～66 に示すように、AD9627 の消費電力はサンプリング・ レートに比例します。CMOS 出力モードでのデジタル消費電力は、 主にデジタル・ドライバの強度と各出力ビットの負荷によって決 まります。 0.4 SUPPLY CURRENT (A) 消費電力とスタンバイ・モード AD9627-125 のサンプル・レート 対 消費電力および電流 SPI ポート・インターフェースを使用して、ADC をパワーダウ ン・モードまたはスタンバイ・モードに設定できます。スタンバ イ・モードでは、ウェークアップ時間の高速化が要求される場合 に、内部リファレンス回路を電源供給状態に維持することが可能 です。この詳細については、「メモリ・マップ・レジスタの説明」 を参照してください。 － 30/73－ AD9627 デジタル出力 デジタル出力イネーブル機能（OEB） DRVDD をインターフェース・ロジックのデジタル電源と一致さ せることにより、AD9627 の出力ドライバを 1.8～3.3 V の CMOS ロジック・ファミリーとインターフェースするように設定できま す。1.8 V の DRVDD 電源電圧を使用して、LVDS 出力をサポー トするように AD9627 を設定することも可能です。 AD9627 は、柔軟性の高いデジタル出力ピンのスリーステート機 能を備えています。 SMI SDO/OEB ピンまたは SPI インターフェー スを使用して、スリーステート・モードをイネーブルします。SMI SDO/OEB ピンをローレベルにすると、出力データ・ドライバが イネーブルされます。SMI SDO/OEB ピンをハイレベルにすると、 出力データ・ドライバはハイ・インピーダンス状態に設定されま す。この OEB 機能は、データ・バスへの高速アクセスを目的に しているものではありません。OEB はデジタル電源（DRVDD） を基準とするため、電源電圧を超えないようにしてください。 CMOS 出力モードでは、各種のロジック・ファミリーの駆動に十 分な出力電流を供給するように、出力ドライバが設定されます。 ただし、駆動電流を大きくすると、電源から電流グリッチが発生 する傾向が高くなり、そのためにコンバータの性能が損われる場 合があります。 大きい容量負荷または大きいファンアウトを ADC で駆動する必 要のあるアプリケーションでは、外部バッファまたはラッチが必 要になる場合があります。 外部ピン・モードの動作時に SCLK/DFS ピンをセットして、オ フセット・バイナリまたは 2 の補数の出力データ・フォーマット を選択できます（表 15 を参照）。 アプリケーション・ノート AN-877『Interfacing to High Speed ADCs via SPI』で詳述されているように、SPI コントロールの使用時に は出力データ・フォーマットとして、オフセット・バイナリ、2 の補数、またはグレイ・コードを選択できます。 表15. SCLK/DFS モードの選択（外部ピン・モード） Voltage at Pin SCLK/DFS SDIO/DCS AGND (default) AVDD Offset binary Twos complement DCS disabled DCS enabled SPI インターフェースの使用時には、 レジスタ 0x14 の出力イネー ブル・バー・ビットを使用して、各チャンネルのデータ出力と高 速検出出力を個別にスリーステート状態に設定できます。 タイミング AD9627 は、パイプライン遅延 12 クロック・サイクルのラッチさ れたデータを出力します。クロック信号のエッジが立ち上がった 後で 1 伝播遅延（tPD）経過後に、データ出力が有効になります。 AD9627 内部のトランジェントを削減するために、出力データ・ ライン長と出力データ・ラインにかかる負荷を最小限に抑える必 要があります。これらのトランジェントは、コンバータの動的性 能を低下させるおそれがあります。 AD9627 の最小変換レートは、代表値で 10 MSPS です。クロック・ レートが 10 MSPS 以下の場合、動的性能が低下することがあり ます。 データ・クロック出力（DCO） AD9627 は、外部レジスタにデータを取り込むために使用される 2 つのデータ・クロック出力（DCO）信号を供給します。SPI を 使用して DCO クロックの極性を変更していない限り、データ出 力は DCO の立上がりエッジで有効になります。このタイミング の説明については、図 2 と図 3 を参照してください。 表16. 出力データ・フォーマット Input (V) Condition (V) Offset Binary Output Mode Twos Complement Mode OR VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB 0000 0000 0000 0000 0000 0000 1000 0000 0000 1111 1111 1111 1111 1111 1111 1000 0000 0000 1000 0000 0000 0000 0000 0000 0111 1111 1111 0111 1111 1111 1 0 0 0 1 Rev. 0 － 31/73－ AD9627 ADCのオーバーレンジおよびゲイン制御 レシーバ・アプリケーションでは、コンバータがクリップされる 直前の瞬間を高い信頼性で判別するメカニズムを備えることが 望まれます。標準的なオーバーフロー・インジケータは、アナロ グ入力の状態に関する事後情報を出力するため、有用性が限られ ています。したがって、フルスケールよりも低いプログラマブ ル・スレッショールドを設定して、クリップが実際に発生する前 にゲインを下げる時間を確保することが効果的です。さらに、入 力信号のスルーレートがきわめて高速になる可能性があるため、 この機能の遅延も重要な懸念事項です。高度なパイプライン方式 のコンバータは、遅延がきわめて大きくなることがあります。妥 当な方法としては、ADC の初段の出力ビットをこの機能のため に使用することです。これらの出力ビットの遅延はきわめて小さ く、また全体の分解能はそれほど重要ではありません。ピーク入 力信号の代表値は、フルスケールからフルスケールよりも 6～10 dB 低いレベルまでの範囲です。 3ビットまたは 4ビットの出力は、 この機能にとって十分な範囲と分解能を維持できます。 SPI ポートを使用してスレッショールドを設定し、このスレッ ショールドを超えた時点でオーバーレンジ出力がアクティブに なるように指定できます。信号がそのスレッショールドよりも低 い間は、出力がローレベルに維持される必要があります。複数ピ ンのうち 1 本が、オーバーレンジ検出機能を現在使用している ユーザが使用する従来方式のオーバーレンジ・ピンとして機能す るように、SPI ポートを使用して高速検出出力を設定することも 可能です。このモードのときは、コンバータの全 12 ビットが従 来の方法でチェックされ、通常どおりにオーバーフローと定義さ れた状態で出力がハイレベルになります。このいずれのモードで も、データの大きさ（データの符号は考慮されない）が状態の計 算で考慮されます。スレッショールド検出は、望ましい範囲（信 号レベル）から外れた正と負の信号に対して同等に応答します。 表17. 高速検出モード選択ビットの設定 Fast Detect Mode Select Bits (Register 0x104[3:1]) Information Presented on 1, 2 Fast Detect (FD) Pins of Each ADC FD[3] FD[2] 000 FD[1] FD[0] ADC fast magnitude (see Table 18) 001 OR ADC fast magnitude (see Table 19) 010 ADC fast magnitude (see Table 20) OR F_LT 011 ADC fast magnitude (see Table 20) C_UT F_LT 100 OR C_UT F_UT F_LT 101 OR F_UT IG DG 1 2 高速検出ピンは、CMOS モード設定の場合に FD0A/FD0B～FD9A/FD9B、 LVDS モード設定の場合に FD0+/FD0−～FD9+/FD9−が使用されます。 OR、C_UT、F_UT、F_LT, IG、DG の詳細については、「ADC オーバーレン ジ（OR）」と「ゲイン・スイッチング」を参照してください。 ADC 高速入力レベル ADC 高速入力レベルを出力するように、高速検出出力ピンを設 定（高速検出モード選択ビットを 0b000 に設定）している場合に 出力される情報は、わずか 2 クロック・サイクルの遅延で（CMOS 出力モードの場合）コンバータの初段から出力される ADC の入 力レベルを使用しています。この設定で高速検出出力ピンを使用 すると、可能な限り早い時点でレベル表示情報が出力されます。 この情報はデータ経路の初期段階で提供されるため、表示される レベルに大きい不確定性が存在します。ADC 高速入力レベルの 公称値に加えて、表示されるレベルの不確定性を表 18 に示しま す。 高速検出の概要 AD9627 は、高速オーバーレンジ検出を容易にする回路を内蔵し ているため、非常に柔軟な外部ゲイン制御機能を可能にします。 各 ADC は 4 本の高速検出（FD）出力ピンを使用して、ADC 入 力レベルの現在の状態に関する情報を出力します。レジスタ 0x104 の高速検出モード選択ビットと高速検出イネーブル・ビット を使用して、これらのピンの機能を設定できるため、内部データ 経路のいくつかのポイントからレンジ情報を出力できます。プロ グラマブルなスレッショールド・レベルに従って、オーバーレン ジまたはアンダーレンジの状態が発生していることを通知する ように、これらの出力ピンを設定することも可能です。表 17 は、 高速検出ピンについて選択可能な 6 つの設定を示します。 Rev. 0 表18. ADC 高速入力レベルの公称値 （高速検出モード選択ビット = 000） ADC Fast Magnitude on FD[3:0] Pins Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) 0000 0001 0010 0011 0100 0101 0110 0111 1000 <−24 −24 to −14.5 −14.5 to −10 −10 to −7 −7 to −5 −5 to −3.25 −3.25 to −1.8 −1.8 to −0.56 −0.56 to 0 Minimum to −18.07 −30.14 to −12.04 −18.07 to −8.52 −12.04 to −6.02 −8.52 to −4.08 −6.02 to −2.5 −4.08 to −1.16 −2.5 to FS −1.16 to 0 － 32/73－ AD9627 高速検出モード選択ビットを 0b001、0b010、0b011 のいずれかに 設定すると、高速検出出力ピンのサブセットを使用できます。こ れらのモードでは、高速検出出力ピンの遅延が 6 クロック・サイ クルになります。表 19 に、高速検出出力ピンを 0b001 に設定する （ADC 高速入力レベルが FD[3:1]ピンから出力される）場合に該当 する ADC の入力レベルを示します。 表19. ADC 高速入力レベルの公称値 （高速検出モード選択ビット = 001） ADC Fast Magnitude on FD[3:1] Pins Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) 000 001 010 011 100 101 110 111 <−24 −24 to −14.5 −14.5 to −10 −10 to −7 −7 to −5 −5 to −3.25 −3.25 to −1.8 −1.8 to 0 Minimum to −18.07 −30.14 to −12.04 −18.07 to −8.52 −12.04 to −6.02 −8.52 to −4.08 −6.02 to −2.5 −4.08 to −1.16 −2.5 to 0 Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) 00 01 10 11 <−14.5 −14.5 to −7 −7 to −3.25 −3.25 to 0 Minimum to −12.04 −18.07 to −6.02 −8.52 to −2.5 −4.08 to 0 Coarse Upper Threshold Register 0x105[2:0] C_UT Is Active When Signal Magnitude Below FS Is Greater Than (dB) 000 001 010 011 100 101 110 111 <−24 −24 −14.5 −10 −7 −5 −3.25 −1.8 高精度上限スレッショールド（F_UT） ADC 高速入力レベルの公称値 （高速検出モード選択ビット = 010 または 011） ADC Fast Magnitude on FD[2:1] Pins 粗上限スレッショールド・レジスタ（アドレス 0x105[2:0]）で設 定されたレベルを ADC 高速入力レベルが超えると、粗上限ス レッショールド・インジケータがアサートされます。この値は、 ADC 高速入力レベル・ビット[2:0]と比較されます。粗上限スレッ ショールド値は、入力レベルが超過してから 2 クロック・サイク ル後に出力されるため、入力信号レベルが高速に表示されます。 表 21 に粗上限スレッショールド・レベルを示します。このイン ジケータは最低でも 2 ADC クロック・サイクルの間、または信号 がスレッショールド・レベルよりも低下するまで、アサートされ た状態に維持されます。 表21. 粗上限スレッショールド・レベル 高速検出モード選択ビットを 0b010 または 0b011 に設定する （ADC 高速入力レベルが FD[3:2]ピンから出力される）場合は、LSB が出力されません。表 20 に、このモードでの入力範囲を示しま す。 表20. 粗上限スレッショールド（C_UT） レジスタ 0x106 とレジスタ 0x107 の高精度上限スレッショール ド・レジスタで設定された値を入力レベルが超えると、高精度上 限スレッショールド・インジケータがアサートされます。この 13 ビット・スレッショールド・レジスタ値は、ADC の出力信号 レベルと比較されます。この比較に伴って ADC のクロック遅延 が発生しますが、コンバータの分解能に対応して正確な比較結果 が出力されます。高精度スレッショールド・レベルは、次の式で 定義されます。 dBFS = 20 log(Threshold Magnitude/213) ADC オーバーレンジ（OR） ADC の入力上でオーバーレンジが検出されると、ADC オーバー レンジ・インジケータがアサートされます。オーバーレンジ状態 は ADC パイプラインの出力で判定され、これにより 12 ADC ク ロック・サイクル分の遅延が生じます。入力のオーバーレンジは、 発生してから 12 クロック・サイクル経過後に、このビットによっ て通知されます。 ゲイン・スイッチング AD9627 には、ダイナミック・レンジが大きいアプリケーション やゲイン・レンジング・コンバータが採用されているアプリケー ションで役立つ回路が内蔵されています。この回路によって、上 限スレッショールドと下限スレッショールドの設定が可能にな るように、デジタル・スレッショールドを設定できます。高速検 出モード選択ビット= 010 から高速検出モード選択ビット= 101 までは、各種組合せのゲイン・スイッチング・オプションに対応 します。 高精度下限スレッショールド（F_LT） レジスタ 0x108 とレジスタ 0x109 の高精度下限スレッショール ド・レジスタで設定された値よりも入力レベルが低下すると、高 精度下限スレッショールド・インジケータがアサートされます。 高精度下限スレッショールド・レジスタは、その値が ADC の出 力信号レベルと比較される 13 ビット・レジスタです。この比較 に伴って ADC のクロック遅延が発生しますが、コンバータの分 解能に対応して正確な比較結果が出力されます。高精度スレッ ショールド・レベルは、次の式で定義されます。 dBFS = 20 log(Threshold Magnitude/213) 図 67 は、高精度上限スレッショールド・インジケータと高精度 下限スレッショールド・インジケータの動作を示します。 このような使用の例として、特定の入力条件で ADC がフルス ケールに到達しようとしている瞬間を検出するという使い方が あります。この場合、ADC のオーバードライブを防止する減衰 器を迅速に挿入するために使用可能なインジケータ出力が供給 されます。 Rev. 0 － 33/73－ AD9627 の出力レベルと比較される 13 ビット・レジスタです。この比較 に伴って ADC のクロック遅延が発生しますが、正確な比較結果 が出力されます。高精度上限スレッショールド・レベルは、次の 式で定義されます。 インクリメンタル・ゲイン（IG）とデクリメンタル・ゲイ ン（DG） インクリメンタル・ゲイン・インジケータおよびデクリメンタ ル・ゲイン・インジケータの両方を使用して、外部ゲイン制御を イネーブルする情報を出力することができます。デクリメンタ ル・ゲイン・インジケータは、粗上限スレッショールド・ビット と関連して動作し、粗上限スレッショールド・レジスタ（アドレ ス 0x105）の 3 ビット値よりも入力レベルが高くなるときにア サートされます。同様に、インクリメンタル・ゲイン・レジスタ は高精度下限スレッショールド・ビットに対応しますが、ドウェ ル時間経過後に高精度下限スレッショールド・レジスタの設定値 よりも入力レベルが低くなる場合に限りアサートされます。ド ウェル時間は、アドレス 0x10A とアドレス 0x10B で指定された 16 ビットのドウェル時間値によって設定され、1 から 65,535 ま での範囲の ADC 入力クロック・サイクルの単位で設定を行いま す。高精度下限スレッショールド・レジスタは、その値が ADC dBFS = 20 log(Threshold Magnitude/213) デクリメンタル・ゲイン信号は、ADC 高速検出出力ピンから出 力され、オーバーレンジ状態になった可能性があることを早期に 通知します。インクリメンタル・ゲインは ADC の出力の比較を 使用し、あらかじめ設定された時間、入力レベルが高精度に設定 されたレベルよりも低い状態が続いた場合に、外部回路に対して ゲインを増加するよう通知します。 図 67 は、インクリメンタル・ゲイン出力とデクリメンタル・ゲ イン出力の動作を示します。 UPPER THRESHOLD (COARSE OR FINE) DWELL TIME TIMER RESET BY RISE ABOVE F_LT FINE LOWER THRESHOLD DWELL TIME C_UT OR F_UT* TIMER COMPLETES BEFORE SIGNAL RISES ABOVE F_LT F_LT DG *C_UT AND F_UT DIFFER ONLY IN ACCURACY AND LATENCY. NOTE: OUTPUTS FOLLOW THE INSTANTANEOUS SIGNAL LEVEL AND NOT THE ENVELOPE BUT ARE GUARANTEED ACTIVE FOR A MINIMUM OF 2 ADC CLOCK CYCLES. 図67. Rev. 0 C_UT、F_UT、IG、DG、F_LT のスレッショールド設定 － 34/73－ 06571-067 IG AD9627 信号モニタ SPI ポートを使用するか、または信号モニタの SPORT 出力を使 用して、アドレス 0x116～0x11B の内部レジスタを読み出すこと により、信号モニタ結果の値を AD9627 から取得できます。信号 モニタ・コントロール・レジスタの 2 つの信号モニタ・モード・ ビットを使用して、SPI からアクセス可能な信号モニタ・レジス タの出力データを設定します。同じ信号モニタ・モードで両方の ADC チャンネルを設定する必要があります。SPI からアクセス可 能な 20 ビットの信号モニタ結果（SMR）レジスタが各 ADC チャ ンネル用として個別に用意されています。シリアル SPORT イン ターフェースを使用して、任意に組み合わせた信号モニタ機能を 出力することも可能です。これらの出力をイネーブルするときは、 信号モニタ SPORT コントロール・レジスタのピーク検出器出力 イネーブル、RMS 振幅出力イネーブル、スレッショールド・ク ロス出力イネーブルの各ビットを使用します。 信号モニタ計測が行われるたびに、プログラマブル信号モニタ周 期レジスタ（SMPR）が計測の継続時間を制御します。アドレス 0x113、アドレス 0x114、アドレス 0x115 の 24 ビット信号モニタ 周期レジスタで、この期間を入力クロック・サイクル数として設 定します。128 サンプルから 1,678 万（224）サンプルまでの周期 で、このレジスタを設定できます。 ADC の DC オフセットがモニタ対象信号よりも大幅に大きくな る場合があるため（これは信号モニタ結果に悪影響を及ぼしま す）、パワー計測の前に DC オフセットのゼロ調整を行う DC 補 正回路が信号モニタ・ブロックの一部として含まれています。 ピーク検出器モード 設定可能な期間（SMPR で設定）に入力ポート信号のレベルがモ ニタされ、ピーク検出値が得られます。この機能をイネーブルす るには、信号モニタ・コントロール・レジスタの信号モニタ・モー ド・ビットでロジック 1 を設定するか、または信号モニタ SPORT コントロール・レジスタでピーク検出器出力イネーブル・ビット を設定します。このモードをアクティブにする前に、24 ビット SMPR の設定を行う必要があります。 このモードをイネーブルした後で、SMPR の値がモニタ周期タイ マにロードされ、カウントダウンが開始されます。入力信号のレ ベルが内部ピーク・レベル保持レジスタ（ユーザによるアクセス は不可能）の値と比較され、この 2 つのうち大きい方の値が最新 のピーク・レベルとして更新されます。ピーク・レベル保持レジ スタの初期値は、その時点の ADC 入力信号レベルに設定されま す。モニタ周期タイマがカウント 1 に達するまで、この比較が継 続されます。 ルがピーク・レベル保持レジスタで更新され、上述のように比較 と更新の手順が継続されます。 図 68 に、ピーク検出器ロジックのブロック図を示します。SMR には、ピーク検出器ロジックによって検出されたピークの絶対レ ベルが格納されます。 FROM MEMORY MAP SIGNAL MONITOR PERIOD REGISTER IS COUNT = 1? LOAD FROM INPUT PORTS CLEAR MAGNITUDE STORAGE REGISTER LOAD TO MEMORY SIGNAL MONITOR MAP/SPORT HOLDING REGISTER (SMR) LOAD COMPARE A>B 図68. ADC 入力ピーク検出器のブロック図 RMS/MS 振幅モード このモードでは、設定可能な期間（SMPR で設定）に入力ポート 信号の実効値（RMS）または平均 2 乗値（MS）振幅が（アキュ ムレータの加算によって）積分され、入力信号の RMS または MS 振幅が得られます。このモードを設定するときは、信号モニ タ・コントロール・レジスタの信号モニタ・モード・ビットでロ ジック 0 を設定するか、または信号モニタ SPORT コントロール・ レジスタで RMS 振幅出力イネーブル・ビットを設定します。こ のモードをアクティブにする前に、積分の実行期間を表す 24 ビット SMPR の設定を行う必要があります。 RMS/MS 振幅モードをイネーブルした後で、SMPR の値がモニタ 周期タイマにロードされ、カウントダウンが直ちに開始されます。 各入力サンプルが浮動小数点のフォーマットに変換されて、2 乗 されます。その後で、11 ビットの固定小数点フォーマットに変 換され、24 ビット・アキュムレータのデータに加算されます。 モニタ周期タイマがカウント 1 に達するまで、この積分が継続さ れます。 モニタ周期タイマがカウント 1 に達すると、アキュムレータ値の 平方根が求められて、何らかのフォーマッティングの実行後に信 号モニタ保持レジスタに転送され、SPI ポートを介してこれを読 み出すか、または SPORT シリアル・ポートを介して出力できま す。その後で、SMPR の値がモニタ周期タイマに再ロードされ、 カウントダウンが再開されます。さらに、最初の入力サンプルの 信号パワーがアキュムレータで更新され、次の入力サンプルの累 算が継続されます。 モニタ周期タイマがカウント 1 に達すると、13 ビットのピーク・ レベル値が信号モニタ保持レジスタ（ユーザによるアクセスは不 可能）に転送され、SPI ポートを介してこれを読み出すか、また は SPORT シリアル・インターフェースを通して出力できます。 その後で、SMPR の値がモニタ周期タイマに再ロードされ、カウ ントダウンが再開されます。さらに、最初の入力サンプルのレベ Rev. 0 DOWN COUNTER 06571-068 信号モニタ・ブロックは、ADC によってデジタル信号に変換さ れる信号に関する追加情報を出力します。信号モニタは、RMS 入力振幅、ピーク振幅、入力振幅が特定のスレッショールドを超 えるサンプル数を計算します。これらの機能を組み合わせて使用 して、信号特性を十分に把握し、入力信号のピーク／平均比、ま たは累積分布補関数（CCDF）曲線さえも計算できます。この情 報を AGC ループの駆動に使用し、実際の信号が存在する条件下 で ADC の入力範囲を最適化することも可能です。 － 35/73－ AD9627 図 69 に、RMS 振幅モニタリング・ロジックを示します。 DOWN COUNTER IS COUNT = 1? FROM INPUT PORTS 図69. CLEAR ACCUMULATOR TO LOAD MEMORY SIGNAL MONITOR MAP/SPORT HOLDING REGISTER (SMR) 06571-069 LOAD ADC 入力 RMS 振幅モニタリングのブロック図 RMS 振幅モードのときは、信号モニタリング結果（SMR）の値 が 20 ビットの固定小数点値になります。次の式を使用して、レ ジスタの MAG 値から RMS 振幅を dBFS の単位で求めることが可 能です。信号モニタ周期（SMP）が 2 の累乗である場合は、次式 の 2 番目の項が 0 になります。 MAG SMP RMS Magnitude = 20 log ⎛⎜ 20 ⎞⎟ − 10 log⎡ ceil[log ( SMP )] ⎤ ⎢⎣ 2 ⎥⎦ 2 ⎝ 2 ⎠ MS 振幅モードでは、SMR の値が 20 ビットの固定小数点値にな ります。次の式を使用して、レジスタの MAG 値から MS 振幅を dBFS の単位で求めることが可能です。SMP が 2 の累乗である場 合は、次式の 2 番目の項が 0 になります。 FROM MEMORY MAP SIGNAL MONITOR PERIOD REGISTER DOWN COUNTER IS COUNT = 1? LOAD FROM INPUT PORTS FROM MEMORY MAP CLEAR A COMPARE A>B COMPARE A>B TO LOAD MEMORY SIGNAL MONITOR MAP/SPORT HOLDING REGISTER (SMR) B UPPER THRESHOLD REGISTER 図70. ADC 入力スレッショールド・クロスのブロック図 追加コントロール・ビット 信号モニタリング処理の柔軟性を高めるために、信号モニタ・コ ントロール・レジスタには、信号モニタ・イネーブル・ビットと 複素パワー計算モード・イネーブル・ビットの 2 つのコントロー ル・ビットが用意されています。 MAG SMP MS Magnitude = 10 log ⎛⎜ 20 ⎞⎟ − 10 log⎡ ceil[log ( SMP)] ⎤ ⎥⎦ ⎢⎣ 2 2 ⎝ 2 ⎠ スレッショールド・クロス・モード スレッショールド・クロス動作モードのときは、設定可能な期間 （SMPR で設定）に入力ポート信号のレベルがモニタされ、これ が特定のプログラマブル・スレッショールド値を超える回数がカ ウントされます。このモードを設定するときは、信号モニタ・コ ントロール・レジスタの信号モニタ・モード・ビットでロジック 1x（x はドント・ケア・ビット）を設定するか、または信号モニ タ SPORT コントロール・レジスタでスレッショールド・クロス 出力イネーブル・ビットを設定します。このモードをアクティブ にする前に、24 ビット SMPR と各入力ポート個別の 13 ビット上 限スレッショールド・レジスタの設定を行う必要があります。信 号モニタリングとゲイン制御には、ともに同じ上限スレッショー ルド・レジスタを使用します（「ADC のオーバーレンジおよび ゲイン制御」を参照）。 このモードに入った後で、SMPR の値がモニタ周期タイマにロー ドされ、カウントダウンが開始されます。各入力クロック・サイ クルごとに入力信号のレベルが上限スレッショールド・レジスタ （設定済み）の値と比較されます。入力信号のレベルが上限スレッ ショールド・レジスタ値よりも大きければ、内部カウント・レジ スタが 1 だけインクリメントします。 内部カウント・レジスタの初期値は 0 に設定されます。この比較 と内部カウント・レジスタのインクリメントは、モニタ周期タイ マがカウント 1 に達するまで続行されます。 Rev. 0 その後で、SMPR レジスタ値がモニタ周期タイマに再ロードされ、 カウントダウンが再開されます。内部カウント・レジスタも 0 にクリアされます。図 70 に、スレッショールド・クロス・ロジッ クを示します。SMR レジスタ値は、入力レベルがスレッショー ルド・レジスタ値よりも大きいサンプル数です。 06571-070 FROM MEMORY MAP SIGNAL MONITOR PERIOD REGISTER モニタ周期タイマがカウント 1 に達すると、内部カウント・レジ スタ値が信号モニタ保持レジスタに転送され、SPI ポートを介し てこれを読み出すか、または SPORT シリアル・ポートを通して 出力できます。 信号モニタ・イネーブル・ビット レジスタ 0x112 のビット 0 として割り当てられている信号モニ タ・イネーブル・ビットは、信号モニタ・ブロックの動作をイネー ブルします。特定のアプリケーションで信号モニタ機能が不要な 場合は、消費電力を節約するために、このビットをクリア（デフォ ルト）してください。 複素パワー計算モード・イネーブル・ビット このビットを設定すると、チャンネル A で複素入力信号の I デー タをデジタル化し、チャンネル B で Q データをデジタル化しま す（またはその逆）。このモードでリポートされるパワーは、次 の式から求められる数値に等しくなります。 I 2 + Q2 信号モニタ・モード・ビットを 00 に設定すると、この結果はチャ ンネル A の信号モニタ DC 値レジスタに格納されます。チャンネ ル B の信号モニタ DC 値レジスタは、チャンネル B の値の計算を 続行します。 DC 補正 ADC の DC オフセットが計測対象信号よりも大幅に大きくなる 場合があるため、パワー計測の前に DC オフセットをゼロ調整す る DC 補正回路が用意されています。この DC 補正回路をメイン の信号経路内に切り替えることも可能ですが、GSM などのよう に大きい DC 成分を含む経時変動信号を ADC でデジタル化する 場合、この方法は適切ではありません。 － 36/73－ AD9627 DC 補正帯域幅 信号モニタ SPORT 出力 DC 補正回路は、帯域幅を設定可能な（125 MSPS で 0.15 Hz～1.2 kHz の範囲内で選択可能）ハイパス・フィルタです。帯域幅を制 御するときは、レジスタ 0x10C として割り当てられた 4 ビット DC 補正レジスタのビット[5:2]に書込みを行います。 SPORT は、SMI SCLK（SPORT クロック）、SMI SDFS（SPORT フレーム同期）、SMI SDO（SPORT データ出力）の 3 本の出力 ピンで構成されるシリアル・インターフェースです。SPORT は マスターとして、これらの 3 本の SPORT 出力ピンをすべてチッ プ上で駆動します。 次の式を用いて、DC 補正回路の帯域幅を計算できます。 f DC _ Corr _ BW = 2− k − 14 × CLK 2× π SMI SCLK 最新の DC 補正値をチャンネル A のレジスタ 0x10C とレジスタ 0x10E、およびチャンネル B のレジスタ 0x10F とレジスタ 0x110 から読出しできます。DC 補正値は、ADC の全入力範囲に対応可 能な 12 ビット値です。 SMI SCLK の立上がりエッジでデータおよびフレーム同期が駆 動されます。SMI SCLK は、3 つのボーレート設定が可能です。 つまり、SPORT コントロールに基づいて、ADC クロック・レー トの 1/2、1/4、1/8 のいずれかに設定できます。データをまった く送信しないときに、SPORT SMI SCLK スリープ・ビットを使 用して、SMI SCLK をゲートオフすることも可能です。SMI SCLK が不要なときに、このビットを使用して SMI SCLK をディスエー ブルすると、混入誤差がシステム内部の問題であることが判明し ている場合に、信号経路に混入する誤差のすべてを削減できます。 この設定には、クロックの周波数成分が拡散するという欠点があ ります。したがって、周波数計画が容易になるように、必要に応 じてクロックを動作状態に維持してください。 DC 補正フリーズ SMI SDFS レジスタ 0x10C のビット 6 を設定すると、その時点の状態で DC 補正が凍結され、DC 補正値として最後に更新された値の使用が 継続されます。このビットをクリアすると、 DC 補正が再開され、 最新の計算値がデータに追加されます。 SMI SDFS はシリアル・データ・フレーム同期信号であり、フレー ムの開始を指定します。1 つの SPORT フレームには、両方のデー タ・パスからのデータが含まれます。データ・パス A からのデー タがフレーム同期の直後に送信され、その後にデータ・パス B からのデータが送信されます。 ここで、 k はレジスタ 0x10C のビット[5:2]で設定する 4 ビット値です（k として 0～13 の値が有効です。14 または 15 を設定した場合、13 の設定時と同じ結果になります）。 fCLK は AD9627 ADC のサンプル・レートです（Hz 単位）。 DC 補正読出し DC 補正イネーブル・ビット レジスタ 0x10C のビット 0 を設定すると、DC 補正が信号モニタ 計算に使用されるようにイネーブルされます。レジスタ 0x10C のビット 1 を設定して、DC 補正計算値を出力データ信号経路に 追加できます。 SMI SDO SMI SDO は、ブロックのシリアル・データ出力です。このデー タは、SMI SDFS の後の次の立上がりエッジで MSB ファースト で送信されます。各データ出力ブロックには、両方のデータ・パ スから送信された 1 つまたは複数の RMS 振幅、ピーク・レベル、 スレッショールド・クロスの値がこの順番で含まれます。これを イネーブルすると、 図 71 に示すように最初に RMS 振幅、 次にピー ク・レベル、スレッショールド・クロスの順番でデータが送信さ れます。 GATED, BASED ON CONTROL SMI SCLK SMI SDFS MSB RMS/MS CH A LSB 20 CYCLES 図71. PK CH A 16 CYCLES THR CH A MSB 16 CYCLES RMS/MS CH B LSB 20 CYCLES PK CH B 16 CYCLES THR CH B RMS/MS CH A 06571-071 SMI SDO 16 CYCLES 信号モニタ SPORT 出力のタイミング（RMS 振幅、ピーク・レベル、スレッショールド・クロスをイネーブル） GATED, BASED ON CONTROL SMI SCLK SMI SDFS MSB RMS/MS CH A LSB 20 CYCLES 図72. Rev. 0 THR CH A 16 CYCLES MSB RMS/MS CH B LSB 20 CYCLES THR CH B 16 CYCLES 信号モニタ SPORT 出力のタイミング（RMS 振幅とスレッショールド・クロスをイネーブル） － 37/73－ RMS/MS CH A 06571-072 SMI SDO AD9627 組込みセルフテスト（BIST）および出力テスト AD9627 には、各チャンネルの品質を検証するとともに、ボード・ レベルのデバッグを容易にする組込みテスト機能が内蔵されて います。AD9627 のデジタル・データ・パスの品質を検証する BIST （組込みセルフテスト）機能が含まれています。AD9627 の出力 に予測可能な値を割り当てる各種の出力テスト・オプションも用 意されています。 このテストの実行中に出力の接続が切断されないため、PN シー ケンスをその実行中に観察できます。レジスタ 0x0E のビット 2 の設定値に基づいて、PN シーケンスをその最後の値から続行す るか、または最初から開始することができます。BIST 符号定数 の結果は、チャンネルの設定に応じて異なります。 出力テスト・モード 組込みセルフテスト（BIST） BIST は、AD9627 の選択された信号経路のデジタル部分を対象と する完全なテストです。これをイネーブルすると、内部の疑似ラ ンダム（PN）ソースから ADC ブロック出力で始まるデジタル・ データ・パスまでのテストが実行されます。BIST シーケンスは 512 サイクル実行された後で停止します。チャンネル A または チャンネル B の BIST 符号定数値がレジスタ 0x024 とレジスタ 0x025 に格納されます。 1 つのチャンネルを選択すると、 その BIST 符号定数値がこれらの 2 個のレジスタに書き込まれます。両方の チャンネルを選択すると、チャンネル A からの結果が BIST 符号 定数レジスタに格納されます。 Rev. 0 出力テスト・オプションを表 25 に示します。出力テスト・モー ドをイネーブルすると、ADC のアナログ回路部とデジタル・バッ クエンド・ブロック間の接続が切断され、出力フォーマッティン グ・ブロックを通過するまでテスト・パターンが実行されます。 テスト・パターンによっては、出力フォーマットの設定が行われ るものもあれば、その設定が行われないものもあります。レジス タ 0x0D のビット 4 またはビット 5 を設定することにより、PN リ セット・ビットを使用してジェネレータをリセット・モードに維 持すると、PN シーケンス・テストのシード値を強制設定できま す。アナログ信号を使用するか、または使用せずに、これらのテ ストを実行できますが（アナログ信号が存在する場合は無視され ます）、テストにはエンコード・クロックが必要です。詳細につ いては、アプリケーション・ノート AN-877『Interfacing to High Speed ADCs via SPI』を参照してください。 － 38/73－ AD9627 チャンネル／チップの同期 AD9627 は、内部ブロックを同期させるための柔軟性の高い同期 オプションを使用できるようにする SYNC 入力を備えています。 クロック分周器同期機能は、複数の ADC 間でのサンプル・クロッ クの同期の保証に役立ちます。SYNC 入力を使用して信号モニ タ・ブロックを同期させることも可能であるため、指定した期間 中に入力信号の特性を計測できます。同期信号が 1 回発生すると き、または同期信号が発生するたびに、クロック分周器が同期す るようにイネーブルすることができます。信号モニタ・ブロック は、SYNC 入力信号が発生するたびに同期します。 Rev. 0 SYNC 入力は内部でサンプル・クロックと同期しますが、複数の デバイス間でタイミングの不確定性が存在しないことを保証す るために、SYNC 入力信号を外部で入力クロック信号と同期させ て、表 8 に示すセットアップ時間とホールド時間を満たす必要が あります。シングルエンドの CMOS タイプ信号を使用して、 SYNC 入力を駆動してください。 － 39/73－ AD9627 シリアル・ポート・インターフェース（SPI） AD9627 のシリアル・ポート・インターフェース（SPI）は ADC 内部のレジスタを介して、特定の機能または動作を実行するよう にコンバータを設定することができます。これにより、アプリ ケーションに応じてさらに高い柔軟性とカスタマイズ性を確保 できます。シリアル・ポートを介してアドレスにアクセスし、シ リアル・ポートを通してアドレスの書込みまたは読出しを行うこ とが可能です。メモリは、さらにフィールドに分割可能なバイト で構成されますが、この説明は「メモリ・マップ」に記載してい ます。この動作に関する詳細については、アプリケーション・ノー ト AN-877『Interfacing to High Speed ADCs via SPI』を参照してく ださい。 SPI を使用した設定 この ADC の SPI は、SCLK/DFS ピン、SDIO/DCS ピン、CSB ピ ンの 3 本のピンで定義されます（表 22 を参照）。SCLK/DFS（シ リアル・クロック）は、ADC の入出力データの読出しおよび書 込みの同期に使用されます。SDIO/DCS（シリアル・データ入出 力）は、ADC 内部のメモリ・マップ・レジスタのデータを読み 書きする 2 つの目的を持つピンです。CSB（チップ・セレクト・ バー）は、読出しおよび書込みサイクルをイネーブルまたはディ スエーブルするアクティブ・ローの制御ピンです。 表22. シリアル・ポート・インターフェース・ピン Pin SCLK SDIO CSB Function Serial Clock. The serial shift clock input, which is used to synchronize serial interface reads and writes. Serial Data Input/Output. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip Select Bar. An active-low control that gates the read and write cycles. SCLK の立上がりエッジと CSB の立下がりエッジの組合わせで、 フレーミングの開始が決定されます。シリアル・タイミングの例 とその定義を図 73 と表 8 に示しています。 CSB が関係するその他のモードも使用できます。CSB を固定的 にローレベルに維持して、デバイスを常時イネーブル状態にする ことが可能です。これをストリーミングと呼びます。バイトの転 送後に次のバイトが転送されるまでの間に CSB をハイレベルに して、さらに外部タイミングを追加することができます。CSB をハイレベルに設定すると、SPI 機能がハイ・インピーダンス・ モードになります。このモードでは、すべての SPI ピンの 2 つ目 の機能がオンになります。 命令フェーズでは、16 ビットの命令が転送されます。データは 命令フェーズの後ろに続き、データ長は W0 と W1 の各ビットに よって指定されます。 Rev. 0 データはすべて 8 ビット・ワードで構成されます。シリアル・デー タの各バイトの最初のビットは、読出しコマンドまたは書込みコ マンドのどちらが発行されるかを示します。これにより、シリア ル・データ入出力（SDIO）ピンの方向を入力から出力に変更し ます。 命令フェーズでは、ワード長に加えて、シリアル・フレームが読 出しまたは書込み動作のどちらであるかも指定されるため、チッ プのプログラミングとオンチップ・メモリのデータ読出しの両方 にシリアル・ポートを使用できます。命令が読出し動作である場 合に読出しを行うと、シリアル・フレームの適切なポイントでシ リアル・データ入出力（SDIO）ピンの方向が入力から出力に変 化します。 MSB ファースト・モードまたは LSB ファースト・モードでデー タを転送できます。MSB ファーストがパワーアップ時にデフォ ルト設定されますが、設定レジスタを使用してこれを変更するこ とが可能です。この説明とその他の機能の詳細については、アプ リケーション・ノート AN-877『Interfacing to High Speed ADCs via SPI』を参照してください。 ハードウェア・インターフェース 表 22 で説明するピンは、ユーザのプログラミング・デバイスと AD9627 のシリアル・ポートとの間の物理インターフェースを構 成します。SPI インターフェースの使用時には、SCLK ピンと CSB ピンが入力として機能します。SDIO ピンは双方向であるため、 書込み時に入力として機能し、読出し時に出力として機能します。 SPI インターフェースは十分な柔軟性を備えているため、FPGA またはマイクロコントローラによる制御が可能です。SPI を設定 す る 方 法 の 1 つ を 、 ア プ リ ケ ー シ ョ ン ・ ノ ー ト AN-812 『Microcontroller-Based Serial Port Interface (SPI) Boot Circuit』で詳 述しています。 コンバータの最大動的性能が要求される期間中は、SPI ポートを アクティブにしないでください。SCLK 信号、CSB 信号、SDIO 信号は通常、ADC クロックと非同期であるため、これらの信号 から発生するノイズがコンバータの性能を低下させることがあ ります。オンボードの SPI バスを他のデバイスに接続するときは、 きわめて重要なサンプリングの実行中にこれらの信号がコン バータ入力で変化しないようにするために、このバスと AD9627 との間にバッファを設けることが必要になる場合があります。 SPI インターフェースを使用しないときには、一部のピンは他の 機能に使用されます。これらのピンをデバイスのパワーオン時に AVDD またはグラウンドに接続すると、これらのピンが特定の機 能を持つようになります。AD9627 上でサポートする選択可能な 機能は、「デジタル出力」で説明しています。 － 40/73－ AD9627 SPI を使用しない設定 SPI からアクセス可能な機能 SPI コントロール・レジスタにインターフェースしないアプリ ケーションでは、SDIO/DCS ピン、SCLK/DFS ピン、SMI SDO/OEB ピン、SMI SCLK/PDWN ピンが、独立した CMOS 互換の制御ピ ンとして使用されます。デバイスのパワーアップ時にこれらのピ ンは、デューティサイクル・スタビライザ、出力データ・フォー マット、出力イネーブル、パワーダウン機能をコントロールする スタティックな制御ラインとして使用されるものと見なされま す。このモードでは、CSB チップ・セレクトを AVDD に接続し て、シリアル・ポート・インターフェースをディスエーブルする 必要があります。 SPI を介してアクセスできる一般的な機能について、次に簡単に 説明します。これらの機能は、アプリケーション・ノート AN-877 『Interfacing to High Speed ADCs via SPI』で詳述されています。 AD9627 の特定機能に関しては、表 25 の外部メモリ・マップ・レ ジスタ・テーブルの後で詳細に説明します。 表24. SPI を使用してアクセス可能な機能 SDIO/DCS SCLK/DFS SMI SDO/OEB SMI SCLK/PDWN External Voltage Configuration AVDD (default) AGND AVDD AGND (default) AVDD AGND (default) AVDD AGND (default) Duty cycle stabilizer enabled Duty cycle stabilizer disabled Twos complement enabled Offset binary enabled Outputs in high impedance Outputs enabled Chip in power-down or standby Normal operation tHIGH tDS tS tDH Description Mode Allows the user to set either power-down mode or standby mode Allows the user to access the DCS via the SPI Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set up outputs Allows the user to set the output clock polarity Allows the user to vary the DCO delay Allows the user to set the reference voltage Clock Offset Test I/O 表23. モード選択 Pin Feature Name Output Mode Output Phase Output Delay VREF tCLK tH tLOW CSB SCLK DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 06571-073 SDIO DON’T CARE DON’T CARE 図73. Rev. 0 シリアル・インターフェース・ポートのタイミング図 － 41/73－ AD9627 メモリ・マップ メモリ・マップ・レジスタ・テーブルの読み方 ロジック・レベル メモリ・マップ・レジスタ・テーブルの各列には、8 ビットのロ ケーションが記載されています。メモリ・マップは、チップ設定 レジスタ（アドレス 0x00 からアドレス 0x02）、チャンネル・イ ンデックスおよび送信レジスタ（アドレス 0x05 からアドレス 0xFF）、セットアップ／コントロール／テストを含む ADC 機能 レジスタ（アドレス 0x08 からアドレス 0x25）、デジタル機能コ ントロール・レジスタ（アドレス 0x100 からアドレス 0x11B）の 4 つのセクションに大別されます。 ロジック・レベル用語の説明は、次のとおりです。 メモリ・マップ・レジスタ・テーブル（表 25 を参照）の右側か ら左側の列の順に、各 16 進アドレス別に 16 進デフォルト値が記 載されています。ビット 7（MSB）の見出し欄から始まって、16 進デフォルト値が表記されています。たとえば、アドレス 0x18 の VREF 選択レジスタの 16 進デフォルト値は 0xC0 です。これは ビット 7 = 1、ビット 6 = 1 で、その他のビットは 0 であることを 意味します。これは、リファレンス電圧選択のデフォルト設定で す。デフォルト値として、2.0 Vp-p のリファレンスが使用されま す。この機能やその他の詳細については、アプリケーション・ノー ト AN-877『Interfacing to High Speed ADCs via SPI』を参照してくだ さい。これには、0x00 から 0xFF までのレジスタでコントロール される機能が詳述されています。0x100 から 0x11B までのその他 のレジスタについては、「メモリ・マップ・レジスタの説明」で 解説しています。 送信レジスタ・マップ オープン・ロケーション 表 25 に記載されていないすべてのアドレスとビット・ロケー ションは、現在のところこのデバイスではサポートしていません。 有効なアドレス・ロケーションの未使用ビットには、0 を書き込 んでください。これらのロケーションの書込みが必要となるのは、 アドレス・ロケーションの欄がオープンになっている場合に限ら れます（たとえば、アドレス 0x18）。アドレス・ロケーション 全体がオープンになっている場合は（たとえば、アドレス 0x13）、 このアドレス・ロケーションに書込みを行わないでください。 デフォルト値 重要度の高いレジスタには、AD9627 のリセット後にデフォルト 値がロードされます。これらのレジスタのデフォルト値を表 25 のメモリ・マップ・レジスタ・テーブルに記載しています。 Rev. 0 • • 「ビットのセット」とは、「ビットをロジック 1 に設定する」 または「ビットにロジック 1 を書き込む」ことと同じ意味で す。 「ビットのクリア」とは、「ビットをロジック 0 に設定する」 または「ビットにロジック 0 を書き込む」ことと同じ意味で す。 0x08 から 0x18 までのアドレスは、シャドウレジスタです。これ らのアドレスに書込みを行ってもアドレス 0xFF に 0x01 を書き込 んで送信ビットを設定して、送信コマンドを発行するまでは、デ バイスの動作に適用されません。したがって、これらのレジスタ は送信ビットがセットされると同時に内部で更新されます。送信 ビットが設定された時点で内部更新が実行され、その後、送信 ビットは自動的にクリアされます。 特定チャンネル・レジスタ 信号モニタ・スレッショールドなどの一部のチャンネル設定機能 を各チャンネルで異なるように設定できます。このような場合は、 チャンネル・アドレス・ロケーションが各チャンネル別に内部で 複製されます。これらのレジスタは、表 25 のパラメータ名の欄 でローカル・レジスタと指定されます。レジスタ 0x05 の該当す るチャンネル A またはチャンネル B ビットをセットすることに より、これらのローカル・レジスタにアクセスできます。 両方のビットをセットした後で書込みを行うと、これは両方の チャンネルのレジスタに適用されます。読出しサイクルでは、 チャンネル A またはチャンネル B のいずれか一方のみをセット して、2 個のレジスタのうち 1 つから読出しを行ってください。 SPI 読出しサイクルで両方のビットをセットすると、デバイスは チャンネル A の値を返します。表 25 のパラメータ名の欄でグ ローバルと指定されているレジスタは、チャンネル間で個別の設 定を行うことができない場合に、デバイス全体または特定チャン ネルの機能を設定するために使用されます。レジスタ 0x05 の設 定は、グローバル・レジスタおよびビットには適用されません。 － 42/73－ AD9627 メモリ・マップ・レジスタ・テーブル 表 25 に記載されていないすべてのアドレスとビット・ロケーションは、現在のところこのデバイスに対応していません。 表25. メモリ・マップ・レジスタ Addr Register Bit 7 (Hex) Name (MSB) Chip Configuration Registers Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 0x00 SPI Port Configuration (Global) LSB first Soft reset 1 1 Soft reset 0x01 Chip ID (Global) 0x02 Chip Grade (Global) 0 Open 8-bit Chip ID[7:0] (AD9627 = 0x12) (default) Speed grade ID Open 00 = 150 MSPS 01 = 125 MSPS 10 = 105 MSPS 11 = 80 MSPS Open Bit 1 Bit 0 (LSB) Default Value (Hex) Default Notes/ Comments LSB first 0 0x18 The nibbles are mirrored so LSB-first mode or MSB-first mode registers correctly, regardless of shift mode Read only 0x12 Open Open Open Speed grade ID used to differentiate devices; read only Channel Index and Transfer Registers 0x05 Channel Index Open Open Open Open Open Open Data Channel B (default) Data Channel A (default) 0x03 0xFF Transfer Open Open Open Open Open Open Open Transfer 0x00 Bits are set to determine which device on the chip receives the next write command; applies to local registers only Synchronously transfers data from the master shift register to the slave ADC Functions 0x08 Power Modes Open Open External power-down pin function (global) 0 = pdwn 1 = stndby Open Open Open 0x09 Global Clock (Global) Open Open Open Open Open Open 0x0B Clock Divide (Global) Open Open Open Open Open 0x0D Test Mode (Local) Open Open Reset PN23 gen Reset PN9 gen Rev. 0 Open － 43/73－ Internal power-down mode (local) 00 = normal operation 01 = full power-down 10 = standby 11 = normal operation Open Duty cycle stabilizer (default) Clock divide ratio 000 = divide by 1 001 = divide by 2 010 = divide by 3 011 = divide by 4 100 = divide by 5 101 = divide by 6 110 = divide by 7 111 = divide by 8 Output test mode 000 = off (default) 001 = midscale short 010 = positive FS 011 = negative FS 100 = alternating checkerboard 101 = PN 23 sequence 110 = PN 9 sequence 111 = one/zero word toggle 0x00 Determines various generic modes of chip operation 0x01 0x00 Clock divide values other than 000 automatically cause the duty cycle stabilizer to become active 0x00 When this register is set, the test data is placed on the output pins in place of normal data AD9627 Addr (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 0x0E BIST Enable (Local) Offset Adjust (Local) Output Mode Open Open Open Open Open Reset BIST sequence Open Open Drive strength 0 V to 3.3 V CMOS or ANSI LVDS; 1 V to 1.8 V CMOS or reduced LVDS (global) Invert DCO clock Output type 0 = CMOS 1 = LVDS (global) Open Output enable bar (local) Open Open Open Open Open 0x10 0x14 0x16 Clock Phase Control (Global) 0x17 DCO Output Delay (Global) Open 0x18 VREF Select (Global) Reference voltage selection 00 = 1.25 V p-p 01 = 1.5 V p-p 10 = 1.75 V p-p 11 = 2.0 V p-p (default) 0x104 0x105 0x106 0x107 0x108 Rev. 0 Fast Detect Control (Local) Coarse Upper Threshold (Local) Fine Upper Threshold Register 0 (Local) Fine Upper Threshold Register 1 (Local) Fine Lower Threshold Register 0 (Local) Default Value (Hex) Open BIST enable 0x00 Open Open Open Output invert (local) 00 = offset binary 01 = twos complement 01 = gray code 11 = offset binary (local) Open Input clock divider phase adjust 000 = no delay 001 = 1 input clock cycle 010 = 2 input clock cycles 011 = 3 input clock cycles 100 = 4 input clock cycles 101 = 5 input clock cycles 110 = 6 input clock cycles 111 = 7 input clock cycles DCO clock delay (delay = 2500 ps × register value/31) 00000 = 0 ps 00001 = 81 ps 00010 = 161 ps … 11110 = 2419 ps 11111 = 2500 ps Open Open Open Open Configures the outputs and the format of the data 0x00 Allows selection of clock delays into the input clock divider 0x00 0xC0 0x00 Read only BIST Signature[15:8] 0x00 Read only Open Open Open Open Open Open Open Open Open Open Open Clock Clock divider divider next sync sync only enable Fast Detect Mode Select[2:0] Open Open Fine Upper Threshold[12:8] Fine Lower Threshold[7:0] － 44/73－ Master sync enable 0x00 Fast detect enable 0x00 Coarse Upper Threshold[2:0] Fine Upper Threshold[7:0] Open 0x00 BIST Signature[7:0] Signal monitor sync enable Open Open Default Notes/ Comments 0x00 Offset adjust in LSBs from +31 to −32 (twos complement format) 0x24 BIST Signature LSB (Local) 0x25 BIST Signature MSB (Local) Digital Feature Control 0x100 Sync Control (Global) Bit 1 Bit 0 (LSB) 0x00 0x00 0x00 0x00 AD9627 Addr (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 0x109 Fine Lower Threshold Register 1 (Local) Increase Gain Dwell Time Register 0 (Local) Increase Gain Dwell Time Register 1 (Local) Signal Monitor DC Correction Control (Global) Open Open Open 0x10A 0x10B 0x10C 0x10D 0x10E 0x10F 0x110 0x111 Signal Monitor DC Value Channel A Register 0 (Global) Signal Monitor DC Value Channel A Register 1 (Global) Signal Monitor DC Value Channel B Register 0 (Global) Signal Monitor DC Value Channel B Register 1 (Global) Signal Monitor SPORT Control (Global) 0x112 Signal Monitor Control (Global) 0x113 Signal Monitor Period Register 0 (Global) Signal Monitor Period Register 1 (Global) Signal Monitor Period Register 2 (Global) Signal Monitor Result Channel A Register 0 (Global) 0x114 0x115 0x116 Rev. 0 Open Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Fine Lower Threshold[12:8] 0x00 0x00 In ADC clock cycles Increase Gain Dwell Time[15:8] 0x00 In ADC clock cycles DC correction for signal path enable DC correction for signal monitor enable 0x00 DC Value Channel A[7:0] Open Default Notes/ Comments Increase Gain Dwell Time[7:0] DC Correction Bandwidth[3:0] DC correction freeze Default Value (Hex) Open Read only DC Value Channel A[13:8] Read only DC Value Channel B[7:0] Open Open Open RMS/MS magnitude output enable Peak detector output enable Threshold crossing output enable Complex power calculation mode enable Open Open Open Read only DC Value Channel B[13:8] SPORT SMI SPORT SCLK divide SMI SCLK 00 = undefined sleep 01 = divide by 2 10 = divide by 4 11 = divide by 8 Signal monitor mode Signal monitor 00 = rms/ms magnitude rms/ms 01 = peak detector select 10 = threshold crossing 0 = rms 11 = threshold crossing 1 = ms Read only Signal monitor SPORT output enable 0x04 Signal monitor enable 0x00 Signal Monitor Period[7:0] 0x80 In ADC clock cycles Signal Monitor Period[15:8] 0x00 In ADC clock cycles Signal Monitor Period[23:16] 0x00 In ADC clock cycles Signal Monitor Result Channel A[7:0] － 45/73－ Read only AD9627 Addr (Hex) Register Name 0x117 Signal Monitor Result Channel A Register 1 (Global) Signal Monitor Result Channel A Register 2 (Global) Signal Monitor Result Channel B Register 0 (Global) Signal Monitor Result Channel B Register 1 (Global) Signal Monitor Result Channel B Register 2 (Global) 0x118 0x119 0x11A 0x11B Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Default Value (Hex) Signal Monitor Result Channel A[15:8] Open Open Open Open Open Open Open Signal Monitor Value Channel A[19:16] Default Notes/ Comments Read only Read only Signal Monitor Result Channel B[7:0] Read only Signal Monitor Result Channel B[15:8] Read only Open Signal Monitor Result Channel B[19:16] Read only メモリ・マップ・レジスタの説明 ビット 0—高速検出イネーブル レジスタ 0x00 からレジスタ 0xFF までを使用して制御する機能の 詳細については、アプリケーション・ノート AN-877『Interfacing to High Speed ADCs via SPI』を参照してください。 高速検出出力ピンをイネーブルするときに、このビットを使用し ます。高速検出出力ピンをディスエーブルすると、出力がハイ・ インピーダンス状態になります。LVDS モードで出力がインター リーブされるときは、両方のチャンネルがターンオフされている 場合（パワーダウン／スタンバイ／出力をディスエーブル）に限 り、出力がハイ・インピーダンス状態になります。1 つのチャン ネルのみがターンオフされている場合（パワーダウン／スタンバ イ／出力をディスエーブル）、高速検出出力ピンはアクティブな チャンネルのデータを繰り返します。 同期コントロール（レジスタ 0x100） ビット 7—信号モニタ同期イネーブル ビット 7 は、外部 SYNC 入力から信号モニタ・ブロックに送信さ れる同期パルスをイネーブルします。ビット 7 とビット 0 がハイ レベルのときに、同期信号が転送されます。これは連続同期モー ドです。 粗上限スレッショールド（レジスタ 0x105） ビット[7:3]—予約済み ビット[6:3]—予約済み ビット[2:0]—粗上限スレッショールド ビット 2—クロック分周器で次の同期のみ使用 マスター同期イネーブル・ビット（アドレス 0x100、ビット 0） とクロック分周器同期イネーブル・ビット（アドレス 0x100、ビッ ト 1）がハイレベルのときに、ビット 2 を使用して、クロック分 周器が最初に受信する同期パルスに同期し、それ以外の同期パル スを無視するように設定できます。クロック分周器同期イネーブ ル・ビット（アドレス 0x100、ビット 1）は、同期の終了後にリ セットされます。 ビット 1—クロック分周器同期イネーブル ビット 1 は、同期パルスをクロック分周器に対してイネーブルし ます。ビット 1 とビット 0 がハイレベルのときに、同期信号が転 送されます。これは連続同期モードです。 ビット 0—マスター同期イネーブル 同期機能のいずれかをイネーブルするときは、ビット 0 をハイレ ベルに設定してください。 これらのビットは、粗上限スレッショールド通知のアサートに必 要なレベルを設定します（表 21 を参照）。 高精度上限スレッショールド（レジスタ 0x106 とレジスタ 0x107） レジスタ 0x106、ビット[7:0]—高精度上限スレッショールド[7:0] レジスタ 0x107、ビット[7:5]—予約済み レジスタ 0x107、ビット[4:0]—高精度上限スレッショールド[12:8] これらのレジスタは、高精度上限スレッショールドを設定します。 この 13 ビット値が ADC ブロックからの 13 ビット入力レベル値 と比較されます。ADC の入力レベルがこのスレッショールド値 を超えていれば、F_UT フラグがセットされます。 高精度下限スレッショールド（レジスタ 0x108 とレジスタ 0x109） 高速検出コントロール（レジスタ 0x104） レジスタ 0x108、ビット[7:0]—高精度下限スレッショールド[7:0] ビット[7:4]—予約済み レジスタ 0x109、ビット[7:5]—予約済み ビット[3:1]—高速検出モード選択 レジスタ 0x109、ビット[4:0]—高精度下限スレッショールド[12:8] これらのビットを使用して、高速検出出力ピンのモードを設定し ます（表 17 を参照）。 これらのレジスタは、高精度下限スレッショールドを設定します。 この 13 ビット値が ADC ブロックからの 13 ビット入力レベル値 と比較されます。ADC の入力レベルがこのスレッショールド値 よりも小さければ、F_LT フラグがセットされます。 Rev. 0 － 46/73－ AD9627 ゲイン増加ドウェル時間（レジスタ 0x10A とレジスタ 0x10B） 信号モニタ SPORT コントロール（レジスタ 0x111） ビット 7—予約済み レジスタ 0x10A、ビット[7:0]—ゲイン増加ドウェル時間[7:0] レジスタ 0x10B、ビット[7:0]—ゲイン増加ドウェル時間[15:8] ビット 6—RMS/MS 振幅出力イネーブル これらのレジスタは、ADC クロック・サイクルのドウェル時間 を設定します。この時間以上、信号が高精度下限スレッショール ド値を下回ると、ゲイン増加出力がアサートされます。 これらのビットは、20 ビットの RMS または MS 振幅計測値を SPORT の出力としてイネーブルします。 ビット 5—ピーク検出器出力イネーブル 信号モニタ DC 補正コントロール（レジスタ 0x10C） ビット 5 は、13 ビットのピーク計測値を SPORT の出力としてイ ネーブルします。 ビット 7—予約済み ビット 6—DC 補正フリーズ ビット 4—スレッショールド・クロス出力イネーブル ビット 6 をハイレベルに設定すると、信号モニタ・ブロックの DC 補正が更新されなくなります。このビットは、最後に計算さ れた DC 値を保持します。 ビット[5:2]—DC 補正帯域幅 これらのビットは、パワー・モニタ DC 補正機能の平均化時間を 設定します。この 4 ビット・ワードは、次式に従って補正ブロッ クの帯域幅を設定します。 DC _ Corr _ BW = 2 − k − 14 f × CLK 2× π ビット 4 は、13 ビットのスレッショールド計測値を SPORT の出 力としてイネーブルします。 ビット[3:2]—SPORT SMI SCLK 分周 これらのビット値で、入力クロックからの SPORT SMI SCLK 分 周比を設定します。0x01 の値で 2 分周（デフォルト値）、0x10 の値で 4 分周、0x11 の値で 8 分周が設定されます。 ビット 1— SPORT SMI SCLK スリープ ビット 1 をハイレベルに設定すると、信号モニタ・ブロックに転 送データが存在しないときに、SMI SCLK がローレベルに維持さ れます。 上の式で、 k はレジスタ 0x10C のビット[5:2]で設定される 4 ビット値です（k として 0～13 の値が有効です。14 または 15 を設定した場合、13 の設定時と同じ結果になります）。 ビット 0—信号モニタ SPORT 出力イネーブル fCLK は AD9627 ADC サンプル・レートです（Hz 単位）。 ビット 0 を設定すると、信号モニタの SPORT 出力がイネーブル され、信号モニタ・ブロックからの結果データのシフト出力が開 始されます。 ビット 1—信号経路 DC 補正イネーブル 信号モニタ・コントロール（レジスタ 0x112） ビット 1 をハイレベルに設定すると、DC 計測ブロックの出力が 信号経路のデータと加算されて、信号経路から DC オフセットが 除去されます。 ビット 0—信号モニタ DC 補正イネーブル ビット 0 は、信号モニタ・ブロックの DC 補正機能をイネーブルし ます。DC 補正は、信号の DC オフセットを除去するために信号モ ニタで使用することが可能な平均化機能です。この DC オフセッ トを計測値から除去すると、読出し値の精度が高くなります。 チャンネル A 信号モニタ DC 値（レジスタ 0x10D とレジ スタ 0x10E） レジスタ 0x10D、ビット[7:0]—チャンネル A の DC 値 [7:0] ビット 7—複素パワー計算モード・イネーブル このモードでは、I データが一方のチャンネル上に存在し、Q デー タが他方のチャンネル上に存在すると見なします。リポートされ る結果は、次の式に基づいて測定される複素パワーです。 I 2 + Q2 ビット[6:4]—予約済み ビット 3—信号モニタ RMS/MS 選択 ビット 3 をローレベルに設定すると、RMS パワー計測モードが 選択されます。ビット 3 をハイレベルに設定すると、MS パワー 計測モードが選択されます。 ビット[2:1]—信号モニタ・モード レジスタ 0x10E、ビット[7:6]—予約済み レジスタ 0x10E、ビット[5:0]—チャンネル A の DC 値[13:8] これらの読出し専用レジスタは、チャンネル A について信号モ ニタによって最後に計算された DC オフセット値を保持します。 チャンネル B 信号モニタ DC 値（レジスタ 0x10F とレジ スタ 0x110） レジスタ 0x10F、ビット[7:0]—チャンネル B の DC 値[7:0] ビット 2 とビット 1 で、レジスタ 0x116 からレジスタ 0x11B まで を使用して、信号モニタのデータ出力モードを設定します。ビッ ト 2 とビット 1 を 0x00 に設定すると、RMS/MS 振幅出力が選択 されます。これらのビットを 0x01 に設定すると、ピーク検出器 出力が選択され、0x10 または 0x11 に設定すると、スレッショー ルド・クロス出力が選択されます。 ビット 0—信号モニタ・イネーブル ビット 0 をハイレベルに設定すると、信号モニタ・ブロックがイ ネーブルされます。 レジスタ 0x110、ビット[7:6]—予約済み レジスタ 0x110、ビット[5:0]—チャンネル B の DC 値[13:8] これらの読出し専用レジスタは、チャンネル B について信号モ ニタによって最後に計算された DC オフセット値を保持します。 Rev. 0 － 47/73－ AD9627 チャンネル B 信号モニタ結果（レジスタ 0x119～レジス タ 0x11B） 信号モニタ周期（レジスタ 0x113～レジスタ 0x115） レジスタ 0x113、ビット[7:0]—信号モニタ周期[7:0] レジスタ 0x119、ビット[7:0]— チャンネル B 信号モニタ結果[7:0] レジスタ 0x114、ビット[7:0]—信号モニタ周期[15:8] レジスタ 0x115、ビット[7:0]—信号モニタ周期[23:16] この 24 ビット値は、信号モニタが実行するクロック・サイクル 数を設定します。このレジスタの最小値は、128 サイクル（128 未満の値にプログラムされても 128 に戻ります。） チャンネル A 信号モニタ結果（レジスタ 0x116～レジス タ 0x118） レジスタ 0x116、ビット[7:0]—チャンネル A 信号モニタ結果[7:0] レジスタ 0x11A、ビット 7:0]—チャンネル B 信号モニタ結果 [15:8] レジスタ 0x11B、ビット[7:4]—予約済み レジスタ 0x11B、ビット[3:0]—チャンネル B 信号モニタ結果 [19:16] この 20 ビット値には、チャンネル B について信号モニタリン グ・ブロックによって計算された結果が含まれます。このデータ の内容は、レジスタ 0x112[2:1]の設定に応じて変化します。 レジスタ 0x117、ビット[7:0]—チャンネル A 信号モニタ結果 [15:8] レジスタ 0x118、ビット[7:4]—予約済み レジスタ 0x118、ビット[3:0]—チャンネル A 信号モニタ結果 [19:16] この 20 ビット値には、チャンネル A について信号モニタリン グ・ブロックによって計算された結果が含まれます。このデータ の内容は、レジスタ 0x112[2:1]の設定に応じて変化します。 Rev. 0 － 48/73－ AD9627 アプリケーション情報 設計のガイドライン システムとして AD9627 の設計とレイアウトを行う前には、設計 技術者は次のガイドラインに精通しておくことが推奨されます。 このガイドラインは、特別な回路接続と特定のピンに対して要求 されるレイアウト条件について説明したものです。 電源とグラウンドに関する推奨事項 AD9627 の電源接続を行う際には、2 つの異なる 1.8V 電源を使用 することを推奨します。つまり、1 つの電源をアナログ（AVDD） およびデジタル（DVDD）電源として使用し、もう 1 つの電源を デジタル出力（DRVDD）電源として使用します。同じ電圧源か ら供給される AVDD および DVDD 電源は、フェライト・ビーズ またはフィルタ・チョークを使用し、さらにデカップリング・コ ンデンサを外付けして分離してください。高周波と低周波の両方 に対応するために、複数の異なるデカップリング・コンデンサを 使用できます。これらのコンデンサは、配線パターン長を可能な 限り短くして、PC ボード・レベルで入力ポイントの近くで、デ バイスのピンに近接した場所に接続してください。 AD9627 の使用時には、1 枚の PC ボード・グラウンド・プレーン を用意するだけで十分です。PC ボードのアナログ、デジタル、 クロックの各回路部に対して適切なデカップリングを行い、この 各回路部を適切に分離すれば、最適な性能が容易に得られます。 LVDS 動作 AD9627 はパワーアップ時に、CMOS 出力モードにデフォルト設 定されます。LVDS 動作が望ましい場合は、パワーアップ後に SPI 設定レジスタを使用して、このモードを設定する必要があり ます。LVDS 終端抵抗（100 Ω）を出力に接続した状態で、AD9627 が CMOS モードでパワーアップすると、AD9627 が LVDS モード に設定されるまでに、DRVDD 電流がその代表値よりも高くなる ことがあります。この DRVDD 電流の増加に伴って AD9627 が損 傷を起こすことはありませんが、AD9627 の DRVDD 電流の最大 値を検討する際に、この点を考慮に入れる必要があります。 DRVDD 電流の増加を回避するために、OEB ピンをハイレベルに 設定して、パワーアップ時に AD9627 の出力をディスエーブルす る方法があります。SPI ポートを介して AD9627 を LVDS モード に設定した後で、OEB ピンをローレベルに戻して、出力をイネー ブルすることが可能です。 露出パドルの熱ヒート・スラグに関する推奨事項 最適な電気的および熱的性能を確保するためには、ADC の下側 の露出パドルをアナログ・グラウンド（AGND）に接続すること が必須条件です。PC ボード上のハンダ・マスクのない連続した 銅プレーンを AD9627 の 0 番ピンである露出パドルに接続してく ださい。 Rev. 0 熱が PC ボードの底面を流れて拡散されるように、抵抗値が可能 な限り小さい熱経路を確保するために、銅プレーンに複数のビア を設けてください。これらのビアには非導電性のエポキシを充填 または埋め込みます。 ADC と PC ボードとの間の被覆率と密着性を最大限に高めるた めに、シルクスクリーンで被覆して、PC ボード上の連続プレー ンを複数の均一な部分に分割してください。この処置を行うと、 リフロー処理時に ADC と PC ボードとの間に密着ポイントがい くつか形成されます。分割部分のない 1 枚の連続プレーンを使用 する場合に、ADC と PC ボードとの間で保証される密着ポイント は 1 つのみです。PC ボードのレイアウト例に関しては、評価用 ボードを参考にしてください。チップ・スケール・パッケージの パッケージングと PC ボード・レイアウトに関する詳細について は、アプリケーション・ノート AN-772『A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP)』を参照して ください。 CML CML ピンは図 47 に示すように、0.1 μF のコンデンサをグラウン ドとの間に接続してデカップリングしてください。 RBIAS AD9627 では、RBIAS ピンとグラウンドとの間に 10 kΩ の抵抗を 外付けする必要があります。この抵抗は ADC コアのマスター基 準電流を設定するものであり、少なくとも 1%誤差のものが必要 です。 リファレンスのデカップリング ESR の低い 1.0 μF のコンデンサ、 および同様に ESR の低い 0.1 μF のセラミック・コンデンサを VREF ピンとグラウンドとの間に並 列に接続して、VREF ピンを外部でデカップリングする必要があ ります。 SPI ポート コンバータの最大動的性能が要求される期間中に、SPI ポートを アクティブにしないでください。SCLK、CSB、SDIO の各信号は 一般に ADC クロックと非同期であるため、これらの信号から発 生するノイズがコンバータの性能を低下させることがあります。 オンボードの SPI バスが他のデバイスに接続される場合は、きわ めて重要なサンプリング・サイクル中にこれらの信号がコンバー タの入力で変化しないように、このバスと AD9627 との間にバッ ファを接続することが必要になる場合があります。 － 49/73－ AD9627 評価用ボード AD9627 の評価用ボードには、さまざまなモードと設定で ADC を 動作させるために必要な回路がすべて実装されています。コン バータは、ダブル・バラン構成（デフォルト）か、AD8352 差動 ドライバを使用して、差動で駆動できます。シングルエンドで ADC を駆動することも可能です。DUT を AD8352 の駆動回路か ら分離するために、電源ピンが別に用意されています。各部品を 適切に接続することによって、それぞれの入力構成を選択できま す（図 75～図 92 を参照）。図 74 に、AD9627 の AC 性能を評価 するために使用した代表的なベンチ特性のセットアップを示し ます。 外部電源から評価用ボードを動作させるには、L1、L3、L4、L13 を取り外して、スイッチング電源から供給される電圧のレギュ レータ接続を切断します。これにより、ボードの各部を個別にバ イアスできます。各回路部で異なる電源を接続するときは P3 と P4 を使用してください。AVDD と DVDD には、1 A の電流能力 を備える 1.8 V 電源が少なくとも 1 つ必要です。DRVDD には、 1.8～3.3 V 電源を個別に用意することを推奨します。AD8352 を 使用するオプションで評価用ボードを動作させるときは、1 A の 電流能力を備える 5.0 V 電源（AMP VDD）が別途必要です。代 わりの SPI オプションを使用して評価用ボードを動作させると きは、その他の電源に加えて 3.3 V のアナログ電源（VS）が別途 必要です。3.3 V 電源（VS）も 1 A の電流能力を備えるものとし ます。必要に応じてハンダ・ジャンパ SJ35 を使用して、AVDD と DVDD を分離できます。 コンバータが最適な性能を発揮するには、アナログ入力とクロッ クに使用する信号源の位相ノイズを特に低く（1 ps を大きく下回 る rms ジッタ）することが重要です。規定のノイズ性能を実現す るには、アナログ入力信号を適切にフィルタ処理して高調波成分 を除去し、入力の集積ノイズや広帯域ノイズを削減することも必 要です。 入力信号 図 75～図 79 に、システム・レベルで適用しなければならない信 号配線やグラウンド処理を紹介する詳細な回路図とレイアウト 図を示します。 クロックとアナログ信号源を接続するには、Rohde & Schwarz SMA100A 信号発生器またはその同等品などの、位相ノイズの低 いクリーンな信号発生器を使用してください。評価用ボードの接 続には、1 m 長のシールドした RG-58、50 Ω の同軸ケーブルを使 用します。 ADC に所望の周波数と振幅の信号を入力してください。 アナログ・デバイセズの AD9627 評価用ボードは、クロックとし て約 2.8 V p-p または 13 dBm のサイン波入力を受け入れます。ア ナログ入力信号源を接続するには、50 Ω 終端の多極、ナローバ ンドのバンドパス・フィルタを使用することを推奨します。この タイプのバンドパス・フィルタは TTE、Allen Avionics、K&L Microwave, Inc.から販売されています。可能であれば、フィルタ を評価用ボードに直接接続してください。 電源 評価用ボードには、最大 6 V、2 A の出力を供給する壁取付け可 能なスイッチング電源が用意されています。この電源を定格値 100～240 V AC、47～63 Hz の壁コンセントに接続してください。 電源の出力は、J16 で PC ボードに接続する内径 2.1 mm の円形 ジャックです。PC ボード上で 6 V 電源にヒューズを付けて調整 を行ってから、ボード上の各回路部にそれぞれ適切なバイアス電 圧を供給する 6 個の低ドロップアウト・リニア・レギュレータに 接続してください。 出力信号 並列の CMOS 出力は、アナログ・デバイセズの標準的な ADC デー タ・キャプチャ・ボード（HSC-ADC-EVALCZ）と直接接続します。 ADC データ・キャプチャ・ボードとそのオプション設定の詳細に ついては、www.analog.com/FIFOをご覧ください。 WALL OUTLET 100V TO 240V AC 47Hz TO 63Hz + GND VCP AD9627 EVALUATION BOARD 12-BIT PARALLEL CMOS 12-BIT PARALLEL CMOS CLK SPI 図74. Rev. 0 – 評価用ボードの接続 － 50/73－ HSC-ADC-EVALCZ FPGA BASED DATA CAPTURE BOARD USB CONNECTION SPI PC RUNNING VISUAL ANALOG AND SPI CONTROLLER SOFTWARE 06571-074 ROHDE & SCHWARZ, SMA100A, 2V p-p SIGNAL SYNTHESIZER + VS AINB 3.3V – GND BAND-PASS FILTER 3.3V + DRVDD IN ROHDE & SCHWARZ, SMA100A, 2V p-p SIGNAL SYNTHESIZER 3.3V – GND AINA – GND BAND-PASS FILTER + AMP VDD ROHDE & SCHWARZ, SMA100A, 2V p-p SIGNAL SYNTHESIZER 1.8V + – GND 5.0V SWITCHING POWER SUPPLY AVDD IN 6V DC 2A MAX AD9627 CSB デフォルト動作とジャンパ選択の設定 AD9627 評価用ボード上で使用可能なデフォルトおよびオプショ ンの設定またはモードを次に説明します。 電源 評価用キットに含まれるスイッチング電源を、定格値が 100～ 240 V AC、 47～63 Hz のコンセントと P500 との間に接続します。 VIN 評価用ボードは、ダブル・バラン構成のアナログ入力用に設定さ れており、70～200 MHz の周波数で最適な 50 Ω のインピーダン ス・マッチングが可能です。帯域幅応答をさらに高くするには、 アナログ入力間に接続された差動コンデンサを変更するか、また は取り除いてください（表 13 を参照）。アナログ入力の同相電 圧は、ADC の CML ピンを通してトランスのセンター・タップか ら生成されます（「アナログ入力に関する留意事項」を参照）。 SCLK/DFS SPI ポートが外部ピン・モードの場合は、 SCLK/DFS ピンで出力 のデータ・フォーマットを設定します。このピンをフローティン グ状態にすると、内部でプルダウンされ、デフォルトのデータ・ フォーマット条件としてオフセット・バイナリが設定されます。 J2 の 1 番ピンと 2 番ピンを接続すると、データ・フォーマットが 2 の補数に設定されます。SPI ポートがシリアル・ピン・モードの 場合は、J2 の 2 番ピンと 3 番ピンを接続すると、ボード上の SPI 回路に SCLK ピンが接続されます（「シリアル・ポート・インター フェース（SPI）」を参照）。 SDIO/DCS VREF ヘッダ J5 にジャンパ（1 番ピンと 2 番ピンの間）を追加し、SENSE ピンをグラウンドに接続することにより、VREF を 1.0 V に設定し ます。この設定によって、ADC は 2.0 V p-p のフルスケール・レン ジで動作します。1.0 V p-p モード（VREF = 0.5 V）に ADC を設定 する場合は、ヘッダ J4 のジャンパ配線を行います。評価用ボー ドには、外部リファレンス・オプションも別途用意されています。 外部リファレンスを使用するには、J6（1 番ピンと 2 番ピンの間） を接続し、TP5 に外部リファレンスを供給します。VREF オプショ ンの正しい使用法は、「リファレンス電圧」で詳述されています。 RBIAS RBIAS の動作には、グラウンド間に 10 kΩ 抵抗（R503）を接続 する必要があります。RBIAS を使用して、ADC コアのバイアス 電流を設定します。 クロック デフォルトのクロック入力回路は、クロック経路に追加される ジッタ量がきわめて小さい高帯域幅、インピーダンス比 1:1 のバ ラン（T5）を使用する単純な構成のバラン結合回路で駆動されま す。クロック入力は 50 Ω に終端され AC 結合されることで、シン グルエンドのサイン波入力に対応します。トランスはシングルエ ンド入力を差動信号に変換し、さらに差動信号はクリップされて から ADC のクロック入力に印加されます。AD9627 の入力クロッ ク分周器を使用すると、コネクタ S5 を通して最大 625 MHz のク ロック周波数を評価用ボードに入力できます。 PDWN パワーダウン機能をイネーブルするには、J7 を接続して PDWN ピンを AVDD に短絡させます。 Rev. 0 CSB ピンは内部でプルアップされることで、チップが外部ピン・ モードになり、SDIO と SCLK の情報を無視するようになります。 評価用ボード上の SPI 回路に CSB ピンの制御信号を接続する場 合は、J21 の 1 番ピンと 2 番ピンを接続してください。 SPI ポートが外部ピン・モードの場合は、SDIO/DCS ピンでデュー ティサイクル・スタビライザを設定します。このピンがフロー ティング状態のときは、このピンが内部でプルアップされ、デ フォルト条件として DCS イネーブルが設定されます。 DCS をディ スエーブルするには、J1 の 1 番ピンと 2 番ピンを接続します。SPI ポートがシリアル・ピン・モードの場合は、J1 の 2 番ピンと 3 番 ピンを接続すると、ボード上の SPI 回路に SDIO ピンが接続されま す（「シリアル・ポート・インターフェース（SPI）」を参照）。 その他のクロック設定 AD9627 の評価用ボードには、2 つの代替クロッキング・オプショ ンがあります。最初のオプションは、オンボードの水晶発振器 （Y1）を使用して、AD9627 にクロックを入力する方法です。こ の水晶発振器をイネーブルするには、抵抗 R8（0 Ω）と抵抗 R85 （10 kΩ）を実装し、抵抗 R82 と抵抗 R30 を除去してください。 2 番目のクロック・オプションは、差動の LVPECL クロックを使 用し、AD9516（U2）を使用して ADC 入力を駆動する方法です。 この駆動オプションを使用するには、AD9516 チャージ・ポンプ のフィルタ部品を実装する必要があります（図 79 を参照）。詳 細は、AD9516 データシートをご覧ください。 ADC を直接駆動せずに、AD9516 のリファレンス入力を駆動する ように、S5 からクロック入力を設定するには、次に示す部品の 追加、削除、あるいは変更が必要です。 1. デフォルトのクロック経路にある R32、R33、R99、R101 を 除去します。 2. 0.001 µF コンデンサの C78 と C79、0 Ω 抵抗の R78 と R79 をクロック経路に実装します。 さらに、未使用のAD9516出力（1 つの LVDS と 1 つの LVPECL） が評価用ボードのオプション・コネクタ S8 から S11 に接続される ようにします。 － 51/73－ AD9627 その他のアナログ入力駆動構成 ここでは、AD8352 を使用する、その他のアナログ入力駆動構成 について簡単に説明します。この特別な駆動オプションを使用す る場合は、いくつかの部品を追加実装する必要があります。 AD8352 差動ドライバの動作方法とオプション・ピンの設定などの 詳細については、 AD8352のデータシートをご覧ください。 トランスを使用するデフォルトのオプションを選択せずに、 AD8352によるアナログ入力駆動に設定する場合は、チャンネル A について次の部品の追加、削除、あるいは変更が必要です。チャ ンネル B については、該当部品の変更が必要です。 Rev. 0 1. デフォルトのアナログ入力経路にある C1、C17、C18、C117 を除去します。 2. 0.1 µF コンデンサの C8 と C9 をアナログ入力経路に実装し ます。AD8352 を差動入力モードで駆動するには、T10 トラ ンス、R1、R37、R39、R126、R127 の各抵抗、C10、C11、 C125 の各コンデンサを実装します。 3. オプションのローパス・フィルタを含む所望の部品をオプ ションのアンプ出力経路に実装します。0 Ω 抵抗の R44 と R48 を取り付けます。AD8352 にかかる出力インピーダンス を 200 Ω に増加させるために、R43 と R47 の値を大きくする 必要があります（通常は 100 Ω）。 － 52/73－ AIN+ AIN- S2 1 R28 1 0 OHM R121 RES0402 0 OHM R120 57.6 OHM INA+ 0.1U C117 C1 0.1U R2 INA+ 0 OHM 0.1U C47 INA- 0.1U C9 0.1U T10 0 OHM R54 P 1 3 S 2 DNP R36 5 4 5 4 S ETC1-1-13 P T1 1 2 3 1ADT1_1W 6T 2 3 T7 0 OHM R110 CML 1 2 3 P ETC1-1-13 S T2 5 4 0.1U C18 0.1U C17 DEFAULT AMPLIFIER INPUT PAT H 4 5 ETC1-1-13 R29 R35 R31 24.9 OHM 24.9 OHM 0 OHM 4.12K 0.1U C11 0.1U C10 R126 C8 F INA- 0 OHM R48 0 OHM R44 C125 .3PF DNP R38 0 OHM R37 100 OHM CML R42 4 3 2 1 VIN RDN RGN RGP R40 5 16 VIP RDP 0 OHM AMP+A AMP-A 0 OHM R39 R127 A 6 ENB 15 B W1 10KOHM Z1 7 C3 0.1U 10K OHM 9 10 11 12 C22 0.1U GND VON VCC 8 GND VOP VCC 13 AMPVDD AD8352 VCM 14 GND 33 OHM OPTIONAL AMPL IFIER INPUT PATH F 2 2 評価用ボード回路図（チャンネル A のアナログ入力） R4 S1 57.6 OHM R1 F 0 OHM R43 R47 － 53/73－ 33 OHM R41 R5 Rev. 0 57.6 OHM 図75. 33 OHM R27 33 OHM R26 C23 0.1U C27 10U 0.001U C16 0.001U C12 AMPVDD C2 0.1U C5 4.7PF 120NH DNP 120NH DNP 2 2 L16 0 OHM R49 180NH DNP 180NH DNP 0 OHM R50 VIN+A TP15 1 VIN-A TP1 1 4 L17 1 IND0603 C4 18PF DNP 1 IND0603 2 2 AVDD AVDD AMP+A C139 12PF DNP AMP-A Transformer/amp channel A L15 1 IND0603 L14 1 IND0603 06571-075 AMPVDD AD9627 回路図 評価用ボード回路図（チャンネル B のアナログ入力） AIN+ AIN- S4 S3 1 1 R51 R52 2 2 57.6 OHM 57.6 OHM 0 OHM RES0402 R123 0 OHM RES0402 R122 INB- 0.1U C31 0.1U INB+ 0.1U C6 0.1U C28 0 OHM R67 INB- 4 5 R66 S 3 2 1 DNP 0.1U 0.1U C39 .3PF C128 0.1U 4 5 T8 4 5 6 P T3 S ETC1-1-13 3 2 1 3 2 1 ADT1_1WT 0 OHM R111 CML 4 5 P T4 S ETC1-1-13 3 2 1 R132 DNP R133 0 OHM R6 0 OHM DEFAULT AMPLIFIER INPUT PAT H 0 OHM R55 T11 C51 P ETC1-1-13 R134 R135 0 OHM F INB+ 24.9 OHM 24.9 OHM C38 R128 C30 R68 F 0.1U C82 0.1U C7 100 OHM OPTIONAL AMPL IFIER INPUT PATH F R129 4 3 2 1 VIN RDN RGN RGP RDP 5 16 VIP R131 Z2 7 AMP+B 0 OHM R96 AMP-B GND VON VCC 8 GND VOP VCC 13 AMPVDD AD8352 VCM 14 GND 0 OHM R95 CML 0 OHM 6 ENB 15 B R94 A 10KOHM W2 R53 C60 0.1U 9 10 11 12 R70 R71 4.12K R69 10K OHM 33 OHM 33 OHM － 54/73－ 0 OHM C61 0.1U C24 0.1U C62 10U C83 0.1U R72 Rev. 0 AMPVDD 0.001U C140 0.001U C46 57.6 OHM 図76. R73 33 OHM R74 33 OHM L19 1 IND0603 L18 1 IND0603 120NH DNP 120NH DNP 2 2 C84 4.7PF L21 1 IND0603 C19 18PF DNP L20 1 IND0603 180NH DNP 180NH DNP 2 2 R81 VIN+B VIN-B 0 OHM R80 0 OHM TP17 1 TP16 1 AMP-B C29 12PF DNP AMP+B AVDD AVDD 06571-076 AMPVDD AD9627 S6 SMA200U P ENC\ ENC S5 1 1 R30 R7 R8 57.6 OHM 57.6 OHM SMA200U P 2 2 － 55/73－ 10K OHM 10K OHM R85 R82 0 OHM R3 0 OHM R90 評価用ボード回路図（DUT のクロック入力） 0.001U C77 0.001U C94 0.001U C63 0.001U 4 5 0.1U OPT_CLK- 3 S 2 T5 ETC1-1-13 P 1 6 T9 5 4 ADT1_1WT 1 2 3 C56 OPT_CLK+ F C64 0.1U 0.001U C79 0 OHM R33 0 OHM R32 0.001U C78 OPT_CLK- ALTCLK- OPT_CLK+ ALTCLK+ 0 OHM R79 0 OHM R101 0 OHM R99 0 OHM R78 0.1U C20 R83 0.1U C21 24.9 OHM R84 24.9 OHM C145 1 Rev. 0 2 図77. TP2 CLK- CLK+ 06571-077 VS AD9627 DNP R34 0 OHM S7 0 OHM 0 OHM R12 5 RES040 2 VS_OUT_DR C9 8 0.1U C10 1 0.1U 0.1U 0.1U C14 3 0.1U C14 2 18PF C8 0 VS 0.1U C99 VS SCL K VCP 9 LF NC1 15 0.1U C96 0.1U C97 CLKB 14 SCL K CLK 13 16 VS_CLK_DIS T VS_VC O 11 12 BYPASS_LD O 10 LF SYNC B 8 REF_SE L STATU S 6 SYNC B BYPASS_LD O STATU S CP VCP 5 4 LD 3 REFMO N R11 REFINB VS AGN D R12 GND_REF 59 OPT_CLKOPT_CLK+ VS_PLL_ 1 1 2 7 CP VCP REFMO N REF_SE L TEST 1 TP18 TEST 1 TP19 C10 0 0 OHM R12 4 VCXO_CLK + 0.1U C10 4 VCXO_CLK - 1 CLK IN RES040 2 LD AD9516 1 R1 0 49.9 OHM TES T 2 4.12K VS VS_OUT_D R U2 AD9516_64LFCS P OUT0 56 OUT4 25 TP20 R89 OUT0B 55 OUT4B 26 VS_OUT01_DRV 54 VS_OUT45_DRV 27 5.1K NC2 OUT1 53 OUT5 28 63 18 REFIN 64 CSB 17 CSB_2 CP_RSET 62 NC3 19 VS_PLL_ 261 NC4 20 VS_PRESCALER 60 SDO 21 SDO SDIO 22 SDI OUT1B 52 OUT5B 29 RSET_CLOCK 58 RESETB 23 RESETB VS_OUT67_ 250 VS_OUT45_DI V 30 VS_OUT01_DI V51 VS_OUT89_ 1 VS_REF 57 PDB 24 PDB 評価用ボード回路図（オプションの AD9516 クロック回路） VS_OUT_DR VS_OUT67_ 149 VS_OUT89_ 2 － 56/73－ 31 VS OUT 6 41 40 39 38 37 36 35 34 33 VS_OUT23_DR V OUT 3 OUT3 B VS_OUT23_DI V GND_OUT89_DI V OUT9 B OUT 9 OUT8 B OUT 8 VS 42 43 44 45 46 47 48 OUT2 B OUT 2 GND_ES D OUT7 B OUT 7 OUT6 B R9 AGN D VS VS_OUT_D R AGN D 0.001 U C14 1 OUT6 N R88 200 1TP8 R92 200 R86 200 R91 200 ALTCLK + ALTCLK - LVPECL TO ADC SYN C 0.1U C86 0.1U C85 0.1U C87 0.1U C88 1 1 1 1 S8 S9 S10 S11 2 32 図78. 2 PAD 100 OHM Rev. 0 2 LVDS LVPECL OUTPUT OUTPUT 06571-078 OUT6 P AD9627 2 100 OHM R75 CP R45 BYPASS_LDO R98 VAL C89 SEL R93 VAL VAL VAL C90 SEL 0.1U C25 SEL C91 C144 SEL LD Charge Pump Filter 57.6 OH M R137 1 RES060 3 R136 SYNC S12 SMA200U P 2 VAL R97 3 2 A2 GND A1 NL27WZ0 C92 SEL 4 Y1 Y2 VCC 0 OH M R116 RES040 2 0 OH M R117 RES040 2 4 5 6 R46 RES040 2 LF R104 R87 OSCVECTRON_VS500 RES040 2 0 OH M U25 4 OUT2 3 GND 6 VCC 5 OUT1 24.9 OH M 2 OUT_DISABLE VS-500 1 FREQ_CTRL_V 33 OH M TP1 1 1 SYNC R106 R108 C26 0.1U 10K OH M 10K OH M U3 R107 R109 R100 VS 10K OH M R114 VCP RES040 2 RES040 2 0 OH M RES040 2 R139 0 OH M VCP 10K OH M VS RES040 2 RES040 2 － 57/73－ 10K OH M R76 200 RES040 2 Rev. 0 AC RES040 2 図79. REF_SEL 10K OH M R102 VCXO_CLK- VCXO_CLK+ VS PDB VS SYNCB VS RESETB 06571-079 VS AD9627 評価用ボード回路図（オプションの AD9516 ループ・フィルタ／VCO および SYNC 入力） RES040 2 10K OH M R105 RES040 2 10K OH M R103 RES040 2 図80. 評価用ボード回路図（DUT） － 58/73－ NC FD3B FD2B FD1B SYNC FD0B SPI_CSB FD3A CLK+ CLK- 57 52 51 50 49 C137 0.001U DVDD2 C121 0.1U C120 0.1U NC C109 0.1U C40 0.1U D7A C122 0.001U C126 0.001U D0B_LSB U1 FD2A SPI_SCLK/DFS FD0A 48 D11A_MSB_ SPI_SCL K RES040 2 SPI_SDIO/DCS FD1A 47 AVDD3 AVDD2 D6A SPI_SDI O 46 45 VIN+B DRVDD1 D1B C127 0.001U R64 AVDD AVDD 44 43 VIN-B RBIAS AD9627 0.001U D2B D1A D2A 63 62 61 60 59 58 56 55 54 53 R57 22 oh m 9 10 11 12 13 14 15 16 RPAK 8 DRVDD D4B D5B D6B D7B D8B D9B D10B D11B_MSB DCOB DCOA NC NC D0A_LSB 64 AVD D 1 10K OH M VIN+ B VIN- B 42 41 CML C36 0.1U C35 DRVD D DRGND1 DVD D TP6 RES040 2 0 OH M 0.1U 40 SENSE VREF VIN-A VIN+A D10A CML 39 38 37 D9A R63 RES040 2 C32 VIN- A VIN+ A D8A AVDD C14 0.1U TP3 DVDD1 1 TP5 C15 1U AVDD1 32 36 31 35 30 AVD D 29 SMI_SDFS 28 J6 - INSTALLFOR EXTERNALREFERENCEMODE 27 PWR_SDFS SMI_SCLK/PDWN RES040 2 1 25 34 33 R62 0 OH M 26 SMI_SDO/OEB 0 OH M R115 24 J5 - INSTALL FOR IV VREF/2V INPUT SPAN RES040 2 23 J4 - INSTALL FOR 0.5V VREF/IV INPUT SPAN J8 - INSTALLFOR OUTPUTDISABLE J7 - INSTALLFOR PDWN R112 0 OH M RPAK 8 R113 22 D5A D3B CLK+ 21 DRGND CLK- DVDD 20 D4A SPI_CSB 22 oh m PWR_SCL K PWR_SD O FD3A FD2A FD1A FD0A 8 7 6 5 4 3 2 1 9 10 11 12 13 14 15 16 Rev. 0 19 D3A SYN C 18 DVDD 17 8 7 6 5 4 3 2 1 1 2 3 4 5 6 7 8 9 DRVD D 10 11 12 13 14 15 16 5 6 7 8 RPAK 4 22 oh m SPARE 2 SPARE 1 FD3 B FD2 B FD1 B FD0 B R58 C34 R59 RPAK 8 22 oh m R60 RPAK 8 4 3 2 1 0.001U 9 10 11 12 13 14 15 16 9 10 11 12 13 14 15 16 22 oh m 8 7 6 5 4 3 2 1 0.1U R61 RPAK 8 22 oh m C33 9 10 11 12 13 14 15 16 8 7 6 5 4 3 2 1 8 7 6 5 4 3 2 1 D3B D2B D1B D0B 1 1 1 1 D11 A D10 A D9A D8A D7A D6A D5A D4A D11 B D10 B D9B D8B D7B D6B D5B D4B D3A D2A D1A D0A SPARE 4 SPARE 3 DCO A DCO B 06571-080 DRVDD AD9627 D5A D4A － 59/73－ 評価用ボード回路図（デジタル出力インターフェース） FD1B FD0B V_DIG SPARE2 SPARE1 FD3B FD2B D3B D2B V_DIG D1B D0B D5B D4B D7B D6B D11B D10B V_DIG D9B D8B SPARE4 SPARE3 DCOA DCOB D3A D2A V_DIG D1A D0A D7A D6A D11A D10A V_DIG D9A D8A FD3A FD2A FD1A FD0A V_DIG PWR_SDO 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 74VCX162244MTD 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 U17 74VCX162244MTD 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 U16 74VCX162244MTD V_DIG V_DIG V_DIG V_DIG SDO_OUT SDFS_OUT SCLK_OUT OUT6P OUT6N J11 BG1 BG2 BG3 BG4 BG5 BG6 BG7 BG8 BG9 BG10 DG1 DG2 DG3 DG4 DG5 DG6 DG7 DG8 DG9 DG10 CSB TYCO_HM-ZD CHANNELB B1 C10 D10 C9 D9 A9 B9 C8 D8 A8 B8 C7 D7 A7 B7 C6 D6 A6 B6 A10 B10 C5 D5 A5 B5 C4 D4 A4 B4 C3 D3 A3 B3 C2 D2 A2 B2 C1 D1 A1 CSB_2 SCLK TYCO_HM-ZD J10 BG1 BG2 BG3 BG4 BG5 BG6 BG7 BG8 BG9 BG10 DG1 DG2 DG3 DG4 DG5 DG6 DG7 DG8 DG9 DG10 R140 R145 RES040 2 0 OHM RES040 2 0 OHM R144 VS OUT6N R143 0 OHM R142 TP22 TEST 1 SDO_OUT SDFS_OUT RES040 2 TP23 TEST 1 TP24 TEST 1 OUT6P SYNC SCLK_OUT RES040 2 0 OHM R141 SDI VS 0 OHM RES040 2 0 OHM R119 RES040 2 TP21 TEST 1 SDO RESET B 10K OHM CHANNELA B1 C10 D10 C9 D9 A9 B9 C8 D8 A8 B8 C7 D7 A7 B7 C6 D6 A6 B6 A10 B10 C5 D5 A5 B5 C4 D4 A4 B4 C3 D3 A3 B3 C2 D2 A2 B2 C1 D1 A1 RES040 2 DIGITAL/HSC-ADC-EVALCZ INTERFACE R118 PWR_SDFS PWR_SCLK 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 R130 VAL U15 A1 D1 C1 B2 A2 D2 C2 B3 A3 D3 C3 B4 A4 D4 C4 B5 A5 D5 C5 B10 A10 B6 A6 D6 C6 B7 A7 D7 C7 B8 A8 D8 C8 B9 A9 D9 C9 D10 C10 B1 J12 DG10 DG9 DG8 DG7 DG6 DG5 DG4 DG3 DG2 DG1 BG10 BG9 BG8 BG7 BG6 BG5 BG4 BG3 BG2 BG1 TYCO_HM-ZD V_DIG V_DIG C65 0.1U C66 0.1U C72 0.1U C67 0.1U C73 0.1U C68 0.1U C74 0.1U C69 0.1U C75 0.1U C70 0.1U C76 0.1U C71 0.1U 06571-081 Rev. 0 R77 図81. 100 OHM 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 AD9627 RES040 2 10K OHM 評価用ボード回路図（SPI 回路） － 60/73－ CSB SDO SDI SCLK CSB SCLK CSB_2 V_DIG 10K OHM C13 0.1U 3 2 1 A2 RES0603 A2 Y2 VCC 4 5 6 Y1 4 5 6 V_DIG V_DIG C81 0.1U Y2 VCC NC7WZ07P6X GND Y1 R19 U7 1K OHM A1 U8 3 2 1 NC7WZ16P6X GND A1 10K OHM R24 RES0402 10K OHM R18 RES0402 R65 図82. RES0402 Rev. 0 R17 RES0603 1K OHM R21 RES0603 100K OHM V_DIG SDO V_DIG RES0603 1K OHM R20 SPI_CSB VS J2 - JUMPER PINS 2 TO 3 FOR SPI OPERATION JUMPER PINS 1 TO 2 FOR TWOS COMPLEMENT OUTPUT J1 - JUMPER PINS 2 TO 3 FOR SPI OPERATION JUMPER PINS 1 TO 2 FOR DCS ENABLE 3 RES0603 100K OHM R23 RES0603 100K OHM R22 J2 3 1 J1 SPI_SCLK SPI_SDIO 1 V_DIG J21 - INSTALL JUMPER FOR SPI OPERATION V_DIG 06571-082 SDI AD9627 1 3 SMDC110F C41 10U 評価用ボード回路図（電源） － 61/73－ P4 P3 P2 P1 VCP VS DRVDDIN SJ35 P4 6 P6 5 P5 4 P4 3 P3 2 P2 P3 1 P1 1 1 AVDDIN CR7 OPTIONAL POWER SUPPLY INPUT S POWER_JACK 2 1 F2 L6 IND1210 10UH L10 10uh IND1210 L9 IND1210 10UH 1 2 2 2 BNX- 016 3 PSG 1 BIAS C53 10U C102 10U C52 10U C58 0.1U C103 0.1U C57 0.1U CG6 CG5 CG 4 CB 2 1 2 1 R16 2 PWR_IN L11 10uh IND1210 2 DRVDD DVDD AVDD RES0603 CR8 1 C54 10U CR10 S2A_REC T TP25 1 SHOT_RECT 261 OHM 2 C59 0.1U CR11 2 1 V_DIG 1 1 TP13 1 TP12 1 TP10 1 1TP9 1TP4 C42 1U SD 6 8 IN 7 IN2 ADP3334 2 C44 1U CR12 S2A_REC T GND TEST POINT S 1 S2A_REC T 3 VR3 PAD 5 GND OUT VR1 OUT 1 OUT2 2 FB 3 IN 4 GND 1 F1 C43 1U 1 1.8 2.5 3.3 DR VDD R1 3 76.8 K 107 K 140 K 2 147 K 94.0 K 78.7 K R1 4 C93 0.001U L3 IND1210 10uh DRVDD SETTIN G ADP3339 R13 J16 140 KOHM 図83. R14 S2A_REC T 78.7 KOHM Rev. 0 AC C45 1U AVDDIN 1 L4 IND1210 10uh 2 DRVDDIN 06571-083 POWER INPU T 6V, 2A MA X AD9627 PWR_IN PWR_IN － 62/73－ 評価用ボード回路図（電源、続き） VC P SD 6 PA D ADP333 9 PA D ADP333 9 VC P 5 C12 4 10 U 10 U VS_OUT_DR C11 9 GN D OUT 1 OUT2 2 FB 3 VR2 OU T OU T Power Supply ByPass Capacitors 1U C13 2 8 IN 7 IN2 ADP3334 1U IN VR 6 C13 5 3 1U C13 3 IN VR 5 4 GN D 1 4 GN D 1 3 VS 1U C13 6 1U C13 4 10 U C11 8 R2 5 R1 5 0.001 U C9 5 1 1 1 2 2 1U C13 1 L1 3 IND121 0 10uh L1 2 IND121 0 10uh L8 IND121 0 10UH 2 VS VC P VS VS_OUT_D R 0.1 U C11 0 PWR_IN 0.1 U C11 2 0.1 U C10 8 1U C12 9 3 IN PA D ADP333 9 0.1 U C11 1 VR 4 4 GN D 1 Rev. 0 140 KOH M SJ36 78.7 KOH M 図84. 0.1 U C11 5 OU T 0.1 U C11 4 0.1 U C11 3 1U C13 0 1 2 0.1 U C10 7 L1 IND121 0 10UH 0.1 U C11 6 0.1 U C10 5 AMPVD D 06571-084 PWR_IN AD9627 SJ37 AD9627 06571-085 評価用ボード・レイアウト 図85. Rev. 0 評価用ボード・レイアウト（1 次面） － 63/73－ 06571-086 AD9627 図86. Rev. 0 評価用ボード・レイアウト（グラウンド・プレーン） － 64/73－ 06571-087 AD9627 図87. Rev. 0 評価用ボード・レイアウト（電源プレーン） － 65/73－ 06571-088 AD9627 図88. Rev. 0 評価用ボード・レイアウト（電源プレーン） － 66/73－ 06571-089 AD9627 図89. Rev. 0 評価用ボード・レイアウト（グラウンド・プレーン） － 67/73－ 06571-090 AD9627 図90. Rev. 0 評価用ボード・レイアウト（2 次面、ミラー・イメージ） － 68/73－ 06571-091 AD9627 図91. Rev. 0 評価用ボード・レイアウト（シルクスクリーン、1 次面） － 69/73－ 06571-092 AD9627 図92. Rev. 0 評価用ボード・レイアウト（シルクスクリーン、2 次面） － 70/73－ AD9627 部品表 表26. 評価用ボード部品表（BOM）1, 2 Item 1 Qty 1 2 55 3 1 Reference Designator AD9627CE_REV B C1 to C3, C6, C7, C13, C14, C17, C18, C20 to C26, C32, C57 to C61, C65 to C76, C81 to C83, C96 to C101, C103, C105, C107, C108, C110 to C116, C145 C80 4 2 C5, C84 5 10 6 13 7 10 8 1 C33, C35, C63, C93 to C95, C122, C126, C127, C137 C15, C42 to C45, C129 to C136 C27, C41, C52 to C54, C62, C102, C118, C119, C124 CR5 9 2 CR6, CR9 10 4 11 1 CR7, CR10 to CR12 CR8 12 1 F1 EMI filter FLTHMURATABNX01 Murata BNX016-01 13 1 F2 L1206 Tyco Raychem NANOSMDC150F-2 14 2 J1 to J2 HDR3 Samtec TWS-1003-08-G-S 15 9 HDR2 Samtec TWS-102-08-G-S 16 3 J4 to J9, J18, J19, J21 J10 to J12 6.0 V, 3.0 A, trip current resettable fuse 3-pin, male, single row, straight header 2-pin, male, straight header 17 1 J14 18 1 J16 19 10 20 1 L1, L3, L4, L6, L8 to L13 P3 21 1 P4 22 3 R7, R30, R45 23 27 24 2 R2, R3, R4, R32, R33, R42, R64, R67, R69, R90, R96, R99, R101, R104, R110 to R113, R115, R119, R121, R123, R141 to R145 R13, R25 25 2 R14, R15 Rev. 0 Description PCB Package PCB Manufacturer Analog Devices Mfg. Part Number 0.1 µF, 16 V ceramic capacitor, SMT 0402 C0402SM Murata GRM155R71C104KA88D 18 pF, COG, 50 V, 5% ceramic capacitor, SMT 0402 4.7 pF, COG, 50 V, 5% ceramic capacitor, SMT 0402 0.001 µF, X7R, 25 V, 10% ceramic capacitor, SMT 0402 C0402SM Murata GJM1555C1H180JB01J C0402SM Murata GJM1555C1H4R7CB01J C0402SM Murata GRM155R71H102KA01D 1 µF, X5R, 25 V, 10% ceramic capacitor, SMT 0805 10 µF, X5R, 10 V, 10% ceramic capacitor, SMT 1206 C0805 Murata C1206 Murata GR4M219R61A105KC01 D GRM31CR61C106KC31 L Schottky diode HSMS2822, SOT23 LED RED, SMT, 0603, SS-type SOT23 Avago Technologies HSMS-2822-BLKG LED0603 Panasonic LNJ208R8ARA 50 V, 2 A diode DO_214AA Micro Commercial Components S2A-TP 30 V, 3 A diode DO_214AB Micro Commercial Components SK33-TP Interface connector TYCO_HM_ZD Tyco 6469169-1 8-pin, male, double row, straight header DC power jack connector CNBERG2X4H350LD Samtec TSW-104-08-T-D PWR_JACK1 Cui Stack PJ-002A 10 µH, 2 A bead core, 1210 1210 Panasonic EXC-CL3225U1 6-terminal connector PTMICRO6 Weiland Electric, Inc. Z5.531.3625.0 4-terminal connector PTMICRO4 Weiland Electric, Inc. Z5.531.3425.0 57.6 Ω, 0603, 1/10 W, 1% resistor 0 Ω, 1/16 W, 5% resistor R0603 NIC Components NRC06F57R6TRF R0402SM NIC Components NRC04ZOTRF 140 kΩ, 0603, 1/10 W, 1% resistor 78.7 kΩ, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F1403TRF R0603 NIC Components NRC06F7872TRF － 71/73－ AD9627 Item 26 Qty 1 Reference Designator R16 27 3 R17, R22, R23 28 7 29 3 R18, R24, R63, R65, R82, R118, R140 R19, R20, R21 30 9 31 5 R26, R27, R43, R46, R47, R70, R71, R73, R74 R57, R59 to R62 32 1 R58 33 1 R76 34 4 S2, S3, S5 ,S12 35 1 SJ35 Description 261 Ω, 0603, 1/10 W, 1% resistor 100 kΩ, 0603, 1/10 W, 1% resistor 10 kΩ, 0402, 1/16 W, 1% resistor Package R0603 Manufacturer NIC Components Mfg. Part Number NRC06F2610TRF R0603 NIC Components NRC06F1003TRF R0402SM NIC Components NRC04F1002TRF 1 kΩ, 0603, 1/10 W, 1% resistor 33 Ω, 0402, 1/16 W, 5% resistor R0603 NIC Components NRC06F1001TRF R0402SM NIC Components NRC04J330TRF 22 Ω, 16-pin, 8-resistor, resistor array R_742 CTS Corporation 742C163220JPTR 22 Ω, 8-pin, 4-resistor, resistor array 200 Ω, 0402, 1/16 W, 1% resistor SMA, inline, male, coaxial connector 0 Ω, 1/8 W, 1% resistor RES_ARRY CTS Corporation 742C083220JPTR R0402SM NIC Components NCR04F2000TRF SMA_EDGE Emerson Network Power NIC Components 142-0701-201 36 5 T1 to T5 Balun SLDR_PAD2MUYL AR TRAN6B 37 1 U1 IC, AD9627 LFCSP64-9X9-9E NRC10ZOTRF M/A-COM MABA-007159-000000 Analog Devices AD9627BCPZ 38 1 U2 Clock distribution, PLL IC LFCSP64-9X9 Analog Devices AD9516-4BCPZ 39 1 U3 Dual inverter IC SC70_6 Fairchild Semiconductor NC7WZ04P6X_NL 40 1 U7 SC70_6 Fairchild Semiconductor NC7WZ07P6X_NL 41 1 U8 Dual buffer IC, open-drain circuits UHS dual buffer IC SC70_6 Fairchild Semiconductor NC7WZ16P6X_NL 74VCX16244MTDX_NL 42 3 U15 to U17 16-bit CMOS buffer IC TSOP48_8_1MM Fairchild Semiconductor 43 2 VR1, VR2 Adjustable regulator LFCSP8-3X3 Analog Devices ADP3334ACPZ 44 1 VR3 1.8 V high accuracy regulator SOT223-HS Analog Devices ADP3339AKCZ-1.8 45 1 VR4 5.0 V high accuracy regulator SOT223-HS Analog Devices ADP3339AKCZ-5.0 46 2 VR5, VR6 3.3 V high accuracy regulator SOT223-HS Analog Devices ADP3339AKCZ-3.3 47 1 Y1 Oscillator clock, VFAC3 OSC-CTS-CB3 Valpey Fisher VFAC3-BHL 48 2 Z1, Z2 High speed IC, op amp LFCSP16-3X3-PAD Analog Devices AD8352ACPZ 1 2 この部品表は RoHS に準拠しています。 この部品表には、デフォルトの状態で通常実装される部品のみを記載しています。実装されない部品はこの BOM に記載されていません。 Rev. 0 － 72/73－ AD9627 外形寸法 0.60 MAX 9.00 BSC SQ 0.60 MAX 64 1 49 48 PIN 1 INDICATOR PIN 1 INDICATOR (BOTTOM VIEW) 0.50 0.40 0.30 7.50 REF 0.80 MAX 0.65 TYP 12° MAX 16 17 33 32 0.25 MIN 0.05 MAX 0.02 NOM 0.30 0.23 0.18 SEATING PLANE 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 図93. 051007-C 1.00 0.85 0.80 7.25 7.10 SQ 6.95 EXPOSED PAD D06571-0-10/07(0)-J 0.50 BSC 8.75 BSC SQ TOP VIEW 64 ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］ 9 mm × 9 mm ボディ、極薄クワッド (CP-64-3) 寸法単位：mm オーダー・ガイド Model Temperature Range Package Description Package Option AD9627BCPZ-1501 AD9627BCPZ-1251 AD9627BCPZ-1051 AD9627BCPZ-801 AD9627-150EBZ1 AD9627-125EBZ1 −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] Evaluation Board Evaluation Board CP-64-3 CP-64-3 CP-64-3 CP-64-3 1 Z = RoHS 準拠製品 Rev. 0 － 73/73－