クワッド、12ビット50/65MSPS シリアルLVDS、3V A/Dコンバータ AD9229 特長 機能ブロック図 4個のADCをワン・パッケージ化 最大780MbpsのシリアルLVDSデジタル出力データレート （ANSI-644） データ・クロック出力とフレーム・クロック出力を装備 SNR＝69.5dB（ナイキスト周波数まで） 優れた直線性 DNL＝±0.3 LSB（Typ） INL＝±0.4 LSB（Typ） アナログ・フルパワー帯域幅：400MHz 消費電力 1,350mW＠65MSPS 985mW＠50MSPS 入力電圧範囲：1∼2Vp-p 動作電源電圧：3.0V パワーダウン・モード タイミング・アライメントを可能にするデジタル・テスト・パターン PDWN DTP DRVDD DRGND AD9229 パイプライン 12 ADC シリアル LVDS D+A SHA パイプライン 12 ADC シリアル LVDS D+B SHA パイプライン ADC 12 シリアル LVDS D+C SHA パイプライン ADC シリアル LVDS D+D SHA VIN+A VIN–A VIN+B VIN–B VIN+C VIN–C VIN+D VIN–D 12 D–A D–B D–C D–D VREF SENSE FCO+ 0.5V REFT REFB データレート 逓倍器 リファレンス 選択 FCO– DCO+ アプリケーション AGND 超音波デジタル・ビーム・フォーミング ワイヤレスおよびワイヤードのブロードバンド通信 通信テスト装置 LVDSBIAS CLK 04418-001 DCO– 図1 製品の概要 製品のハイライト AD9229はサンプル&ホールド回路を内蔵したクワッド12ビット65MSPS のA/Dコンバータ （ADC） で、低消費電力、低価格、小型の使いやすい 1. 4個のADCを小型の省スペース・パッケージに内蔵 製品となっています。このデバイスは最大65MSPSの変換レートで動作 2. 最大390MHzで動作し、ダブル・データレート動作（DDR） をサポート し、パッケージ・サイズが重要なアプリケーションで優れた動的性能を持 つように最適化されています｡ AD9229は、3Vの単電源とTTL/CMOS互換のサンプル・レート・クロック するデータ・クロック出力（DCO） を装備 3. 各ADCの出力はシリアルLVDSであり、最大780Mbps（ 12ビット× 65MSPS） のデータレートで動作 があれば、フル性能で動作します。多くのアプリケーションに対して、外 付けのリファレンスやドライバを必要としません。 4. 3.0Vの単電源で動作 AD9229は適切なLVDSシリアル・データレートを得るために、サンプル・ レート・クロックを自動的に逓倍します。出力上のデータをキャプチャす 5. 鉛フリーの48ピンLFCSPパッケージを採用 るためのデータ・クロック出力（DCO） と、新しい出力バイトを通知するた めのフレーム・クロック出力（FCO） トリガを備えています。パワーダウンも 6. 内蔵のクロック・デューティサイクル・スタビライザが、広範囲の入力 クロック・デューティサイクルに対して性能を維持 サポートしており、パワーダウン時の消費電力は3mW（Typ） です。 最新のCMOSプロセスで製造されたAD9229は鉛フリーの48ピンLFCSP パッケージを採用し、工業用温度範囲（−40∼＋85℃） で仕様規定され ています。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用 に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いませ ん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもあ りません。仕様は予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 日本語データシートは、REVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 ©2005 Analog Devices, Inc. All rights reserved. REV.A アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8200 〒105-6891 ニューピア竹芝サウスタワービル （代）〒532-0003 大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06（6350）6868 新大阪MTビル2号 AD9229 目次 特長 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥1 代表的な性能特性‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥11 アプリケーション ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥1 用語の説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥16 機能ブロック図 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥1 動作原理‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 概要 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥1 アナログ入力に対する考慮‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 改定履歴 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥2 クロック入力の考慮事項‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥19 仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3 評価用ボード‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥24 AC仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4 電源‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥24 デジタル仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5 入力信号‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥24 スイッチング仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 出力信号‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥24 タイミング図 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7 デフォルト動作の設定とジャンパ選択の設定‥‥‥‥‥‥‥25 絶対最大定格 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 その他のアナログ入力駆動の設定‥‥‥‥‥‥‥‥‥‥‥‥25 検査レベルの説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 外形寸法‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥39 ESDに関する注意 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 オーダー・ガイド‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥39 ピン配置および機能の説明 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥9 等価回路‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥10 改訂履歴 9/05―Rev. 0 to Rev. A Change to Specifications ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥3 Changes to Differential Input Configurations Section ‥‥‥‥‥‥19 Changes to Exposed Paddle Thermal Heat Slug Recommendations Section ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥23 Changes to Evaluation Board Section‥‥‥‥‥‥‥‥‥‥‥‥‥24 Changes to Table 11 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥36 3/05―Revision 0: Initial Version 2 REV.A AD9229 仕様 特に指定のない限り、AVDD＝3.0V、DRVDD＝3.0V、最大変換レート、2Vp-p差動入力、1.0V内部リファレンス、AIN＝−0.5dBFS。 表1 パラメータ 温度 検査レベル 分解能 AD9229-50 Min Typ Max AD9229-65 Min Typ Max 単位 12 12 ビット 精度 ノー・ミスコード 全範囲 VI 保証 オフセット誤差 全範囲 VI ±5 保証 ±25 ±5 ±25 mV オフセット・マッチング 全範囲 VI ±5 ±25 ±5 ±25 mV ゲイン誤差1 全範囲 VI ±0.3 ±2.5 ±0.3 ±2.5 %FS ゲイン・マッチング1 全範囲 VI ±0.2 ±1.5 ±0.2 ±1.5 %FS 微分非直線性（DNL） 25℃ V ±0.3 全範囲 VI ±0.3 ±0.6 ±0.3 ±1 ±0.4 積分非直線性（INL） 25℃ V ±0.6 全範囲 VI ±0.6 ±0.3 LSB ±0.7 ±0.4 LSB LSB ±1 LSB 温度ドリフト オフセット誤差 全範囲 V ±2 ±3 ppm/℃ ゲイン誤差1 全範囲 V ±12 ±12 ppm/℃ リファレンス電圧、VREF＝1V 全範囲 V ±16 ±16 ppm/℃ 出力電圧誤差、VREF＝1V 全範囲 VI ±10 負荷レギュレーション@1.0mA、VREF＝1V 全範囲 V 3 リファレンス ±30 ±10 ±30 3 ±17 ±8 mV mV 出力電圧誤差、VREF＝0.5V 全範囲 VI ±8 負荷レギュレーション@0.5mA、VREF＝0.5V 全範囲 V 0.2 0.2 ±17 mV mV 入力抵抗 全範囲 V 7 7 kΩ 全範囲 VI 2 2 Vp-p アナログ入力 差動入力電圧範囲、VREF＝1V 差動入力電圧範囲、VREF＝0.5V 全範囲 VI 1 1 Vp-p コモン・モード電圧 全範囲 V 1.5 1.5 V 入力容量2 全範囲 V 7 7 pF フルパワー・アナログ帯域幅 全範囲 V 400 400 MHz AVDD 全範囲 IV 2.7 3.0 3.6 2.7 DRVDD 全範囲 IV 2.7 3.0 3.6 2.7 3.0 3.6 V IAVDD 全範囲 VI 300 330 420 455 mA DRVDD 全範囲 VI 28 31 29 33 mA 消費電力3 全範囲 VI 985 1083 1350 1465 パワーダウン時消費電力 全範囲 V 3 3 mW 全範囲 V −95 −95 dB 電源 クロストーク4 1 ゲイン誤差とゲイン温度係数はADCのみに基づきます （固定1.0Vの外部リファレンスおよび2Vのピークtoピーク差動アナログ入力を使用） 。 2 入力容量とは1つの差動入力ピンとAGND間の有効な容量のことを指します。アナログ入力の等価回路については図4を参照。 3 消費電力は定格エンコードと2.4MHzアナログ入力＝−0.5dBFSで測定。 4 最初のナイキスト・ゾーンでの仕様（Typ） REV.A 3 3.0 3.6 V mW AD9229 AC仕様 特に指定のない限り、AVDD＝3.0V、DRVDD＝3.0V、最大変換レート、2Vp-p差動入力、1.0V内部リファレンス、AIN＝−0.5dBFS。 表2 温度 検査レベル AD9229-50 Min Typ Max AD9229-65 Min Typ Max 単位 fIN=2.4MHz 全範囲 IV 69.5 70.4 69.0 dB fIN=10.3MHz 25℃ V fIN=25MHz 全範囲 VI 68.7 69.6 fIN=30MHz 全範囲 VI fIN=70MHz 25℃ V 67.2 67.1 dB fIN=2.4MHz 全範囲 V 70.0 69.8 dB fIN=10.3MHz 25℃ V 70.0 69.8 dB fIN=25MHz 全範囲 VI fIN=30MHz 全範囲 VI fIN=70MHz 25℃ V fIN=2.4MHz 全範囲 fIN=10.3MHz 25℃ fIN=25MHz 全範囲 VI fIN=30MHz 全範囲 VI fIN=70MHz 25℃ V fIN=2.4MHz 全範囲 fIN=10.3MHz パラメータ 信号／ノイズ比（SNR） 信号／ノイズ＋歪み比（SINAD） 有効ビット数（ENOB） スプリアスフリー・ダイナミック・レンジ 70.4 70.2 dB dB 68.0 68.4 70.2 69.5 dB 69.4 dB 67.3 69.0 dB 66.8 66.7 dB V 11.3 11.3 ビット V 11.3 11.3 ビット 11.1 11.2 ビット 10.9 11.2 ビット 10.8 10.8 ビット V 85 85 dBc 25℃ V 85 85 dBc fIN=25MHz 全範囲 VI fIN=30MHz 全範囲 VI fIN=70MHz 25℃ V （SFDR） ワースト高調波 （2次または3次） その他のワースト高調波 （2次または3次を除く） 2トーン相互変調歪み （IMD） AIN1およびAIN2＝−7.0dBFS 76 85 dBc 73 85 dBc 78 77 dBc fIN=2.4MHz 全範囲 V −85 −85 dBc fIN=10.3MHz 25℃ V −85 −85 dBc fIN=25MHz 全範囲 VI −85 fIN=30MHz 全範囲 VI fIN=70MHz 25℃ V −78 −77 dBc dBc −76 dBc −85 −73 dBc fIN=2.4MHz 全範囲 V −90 −90 fIN=10.3MHz 25℃ V −90 −90 fIN=25MHz 全範囲 VI −88 fIN=30MHz 全範囲 VI fIN=70MHz 25℃ V −85 −83 dBc fIN1=15MHz 25℃ V −73 −73 dBc 25℃ V −68.5 −68.5 dBc dBc −81.7 dBc −88 −79.7 dBc fIN2=16MHz fIN1=69MHz fIN2=70MHz 4 REV.A AD9229 デジタル仕様 特に指定のない限り、AVDD＝3.0V、DRVDD＝3.0V、最大変換レート、2Vp-p差動入力、1.0V内部リファレンス、AIN＝−0.5dBFS。 表3 パラメータ Min AD9229-50 Typ Max 温度 検査レベル 入力ハイレベル電圧 全範囲 IV 入力ローレベル電圧 全範囲 IV 入力ハイレベル電流 全範囲 VI 0.5 ±10 入力ローレベル電流 全範囲 VI 0.5 ±10 入力容量 25℃ V 2 ロジック・ハイ電圧 全範囲 IV ロジック・ロー電圧 全範囲 IV 入力ハイレベル電流 全範囲 IV 0.5 ±10 入力ローレベル電流 全範囲 IV 0.5 ±10 入力容量 25℃ V 2 Min AD9229-65 Typ Max 単位 クロック入力 ロジック互換性 TTL/CMOS TTL/CMOS 2.0 2.0 V 0.8 0.8 V 0.5 ±10 μA 0.5 ±10 2 μA pF ロジック入力（PDWN） 2.0 2.0 V 0.8 0.8 V 0.5 ±10 μA 0.5 ±10 μA 2 pF デジタル出力（D＋、D−） ロジック互換性 LVDS 差動出力電圧 全範囲 VI 260 出力オフセット電圧 全範囲 VI 1.15 出力コーディング 全範囲 VI REV.A LVDS 1.25 5 440 260 1.35 1.15 1.25 オフセット・ オフセット・ バイナリ バイナリ 440 mV 1.35 V AD9229 スイッチング仕様 特に指定のない限り、AVDD＝3.0V、DRVDD＝3.0V、最大変換レート、2Vp-p差動入力、1.0V内部リファレンス、AIN＝−0.5dBFS。 表4 AD9229-50 AD9229-65 温度 検査 レベル Min 最大クロック・レート 全範囲 VI 50 最小クロック・レート 全範囲 IV ハイレベルのクロック・ 全範囲 VI 8 10 6.2 7.7 ns 全範囲 VI 8 10 6.2 7.7 ns 伝搬遅延（tPD） 全範囲 VI 3.3 6.5 立上がり時間（tR） 全範囲 V 250 250 ps 全範囲 V 250 250 ps FCO伝搬遅延（tFCO） 全範囲 V 6.5 6.5 ns DCO伝搬遅延（tCPD） 全範囲 V t FCO+ t FCO+ ns (tSAMPLE/24) (tSAMPLE/24) パラメータ Typ Max Min Typ Max 単位 クロック 65 MSPS 10 10 MSPS パルス幅（tEH） ローレベルのクロック・ パルス幅（tEL） 出力パラメータ 7.9 3.3 6.5 7.9 ns （20∼80%） 立下がり時間（tF） （20∼80%） DCOからDataまでの遅延 全範囲 IV （tDATA） DCOからFCOまでの遅延 (tSAMPLE/24)− (tSAMPLE/24) (tSAMPLE/24)＋ 250 250 250 ps 250 全範囲 IV 全範囲 IV ±100 25℃ V 4 4 ms IV 10 10 クロック （tFRAME） Data間スキュー (tSAMPLE/24)− (tSAMPLE/24) (tSAMPLE/24)＋ (tSAMPLE/24)− (tSAMPLE/24) (tSAMPLE/24)＋ (tSAMPLE/24)− (tSAMPLE/24) (tSAMPLE/24)＋ 250 250 250 ±250 ps 250 ±100 ±250 ps （tDATA-MAX∼tDATA-MIN） ウェイクアップ時間 パイプライン遅延（レイテンシ） 全範囲 周期 アパーチャ アパーチャ遅延（tA） 25℃ V 1.8 1.8 ns アパーチャ不確定性（ジッタ） 25℃ V <1 <1 ps rms V 2 2 クロック アウトオブレンジからの 25℃ 回復時間 周期 6 REV.A AD9229 タイミング図 N–1 AIN N tA tEH tEL CLK tCPD DCO– DCO+ tFCO tFRAME FCO– FCO+ D+ MSB D10 D9 D8 D7 D6 図2. タイミング図 REV.A D5 D4 D3 D2 D1 D0 MSB D10 (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 10) (N – 9) (N – 9) 7 04418-002 tDATA tPD D– AD9229 絶対最大定格 表5 パラメータ 基準 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な 損傷を与えることがあります。この規定はストレス定格のみを指定するも 定格 のであり、この仕様の動作セクションに記載する規定値以上でのデバイ 電気的特性 AVDD AGND −0.3∼＋3.9V ス動作を定めたものではありません。デバイスを長時間絶対最大定格状 態に置くと、デバイスの信頼性に影響を与えることがあります。1つのパ ラメータでも絶対最大定格を超えるとデバイスに影響を与えます。 DRVDD DRGND −0.3∼＋3.9V AGND DRGND −0.3∼＋0.3V AVDD DRVDD −3.9∼＋3.9V 検査レベルの説明 デジタル出力（D＋、D−、 DCO＋、DCO−、FCO＋、FCO−） DRGND I. 出荷前に全数検査を実施 −0.3V∼DRVDD LVDSバイアス DRGND −0.3V∼DRVDD CLK AGND −0.3V∼AVDD VIN＋、VIN− AGND −0.3V∼AVDD PDWN、DTP AGND −0.3V∼AVDD REFT、REFB AGND −0.3V∼AVDD VREF、SENSE AGND −0.3V∼AVDD II. 出荷前に25℃で全数検査、さらに設計および仕様温度での特性評 価により保証 III. 抜取り検査のみを実施 IV. 設計および特性評価テストでパラメータを保証 環境特性 動作温度範囲（周囲） V. パラメータは代表値のみ −40∼＋85° C 最大ジャンクション温度 150℃ リード温度（ハンダ処理10秒） 300℃ 保存温度範囲（周囲） −65∼＋150° C 熱抵抗1 25℃/W VI. 出荷前に25℃で全数検査を実施。工業用温度範囲においては設 計および特性評価テストにより保証。 1 4層PCボードのしっかりしたグラウンド・プレーンを自然空冷した場合のθJA。 注意 ESD（静電放電） の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静電気が容易に蓄積され、検 知されないまま放電されることがあります。本製品は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギ ーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣下や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 8 REV.A AD9229 48 47 46 45 44 43 42 41 40 39 38 37 DCO+ DCO– FCO+ FCO– D+A D–A D+B D–B D+C D–C D+D D–D ピン配置および機能の説明 DRGND DRVDD 1番ピン 識別マーク 1 2 NC 3 DTP 4 AVDD 5 AGND 6 PDWN 7 AVDD 8 AGND 9 VIN+A 10 VIN–A 11 AGND 12 露出パドル、 ピン0 （パッケージ裏面） AD9229 13 14 15 16 17 18 19 20 21 22 23 24 上面図 （実寸ではありません） DRGND DRVDD LVDSBIAS AGND AVDD AGND CLK AVDD AGND VIN+D VIN–D AGND 04418-003 VIN–B VIN+B AGND AVDD SENSE VREF REFB REFT AVDD AGND VIN+C VIN–C NC＝未使用 36 35 34 33 32 31 30 29 28 27 26 25 図3. LFCSPの上面図 表6. ピン機能の説明 ピン番号 記号 説明 ピン番号 記号 説明 5、8、16、21、 29、32 ADVV アナログ電源 26 VIN−D ADC Dチャンネル差動 アナログ入力の−側 アナログ・グラウンド 27 VIN＋D ADC Dチャンネル差動 アナログ入力の＋側 6、9、12、15、22、 AGND 25、28、31、33 2、35 DRVDD デジタル出力電源 30 CLK 入力クロック 1、36 DRGND デジタル・グラウンド 34 LVDSBIAS LVDS出力電流設定抵抗ピン 0 AGND 37 D−D ADC Dチャンネル差動 デジタル出力の−側 3 NC 未使用 38 D＋D 4 DTP デジタル・テスト・パターン・イネーブル ADC Dチャンネル差動 デジタル出力の＋側 7 PDWN パワーダウン・セレクト （AVDD＝パワーダウン） 39 D−C ADC Cチャンネル差動 デジタル出力の−側 10 VIN＋A ADC Aチャンネル差動 アナログ入力の＋側 40 D＋C ADC Cチャンネル差動 デジタル出力の＋側 11 VIN−A ADC Aチャンネル差動 アナログ入力の−側 41 D−B ADC Bチャンネル差動 デジタル出力の−側 13 VIN−B ADC Bチャンネル差動 アナログ入力の−側 42 D＋B ADC Bチャンネル差動 デジタル出力の＋側 14 VIN＋B ADC Bチャンネル差動 アナログ入力の＋側 43 D−A ADC Aチャンネル差動 デジタル出力の−側 17 SENSE リファレンス・モード・セレクト 44 D＋A 18 VREF 電圧リファレンスの入出力 ADC Aチャンネル差動 デジタル出力の＋側 19 REFB 差動リファレンス （下側） 45 FCO− 20 REFT 差動リファレンス （上側） フレーム・クロック・インジケータ 出力の−側 23 VIN＋C ADC Cチャンネル差動 アナログ入力の＋側 46 FCO＋ フレーム・クロック・インジケータ 出力の＋側 24 VIN−C ADC Cチャンネル差動 アナログ入力の−側 47 DCO− データ・クロック出力の−側 48 DCO＋ データ・クロック出力の＋側 REV.A 露出パドル／サーマル・ヒート・スラグ （パッケージ裏面） 9 AD9229 等価回路 AVDD DRVDD VIN+, VIN– V V AGND D+ V V DRGND 図4. アナログ入力の等価回路 04418-007 04418-004 D– 図7. デジタル出力の等価回路 AVDD AVDD DTP AGND 04418-005 170Ω AGND 図5. クロック入力の等価回路 100kΩ 04418-051 375Ω CLK 図8. DTP入力の等価回路 AVDD PDWN AGND 04418-006 375Ω 図6. デジタル入力の等価回路 10 REV.A AD9229 代表的な性能特性 0 0 AIN = –0.5dBFS SNR = 70.4dB ENOB = 11.4 BITS SFDR = 85.8dBC –20 –20 –60 –80 –80 –100 –100 –120 0 4.1 8.1 12.2 16.3 20.3 周波数（MHz） 24.4 28.4 –120 32.5 0 図9. シングルトーン32k FFT（fIN＝2.4MHz、fSAMPLE＝65MSPS） 4.1 8.1 12.2 16.3 20.3 周波数（MHz） 24.4 28.4 32.5 図12. シングルトーン32k FFT（fIN＝120MHz、fSAMPLE＝65MSPS） 0 90 1V p-p, SFDR (dBc) AIN = –0.5dBFS SNR = 69.6dB ENOB = 11.3 BITS SFDR = 82.4dBC 85 2V p-p, SFDR (dBc) SNR/SFDR (dB) –40 –60 80 75 2V p-p, SNR (dB) 70 –100 65 04418-010 –80 –120 0 4.1 8.1 12.2 16.3 20.3 周波数（MHz） 24.4 28.4 1V p-p, SNR (dB) AIN = –0.5dBFS 60 10 32.5 図10. シングルトーン32k FFT（fIN＝30MHz、fSAMPLE＝65MSPS） 15 20 25 30 35 エンコード周波数（MSPS） 40 45 04418-013 –20 50 図13. エンコード周波数 対 SNR/SFDR（fIN＝10.3MHz、AD9229-50） 0 90 1V p-p, SFDR (dBc) AIN = –0.5dBFS SNR = 68.5dB ENOB = 11.1 BITS SFDR = 81.3dBC –20 85 SNR/SFDR (dB) –40 –60 80 75 2V p-p, SNR (dB) 70 –100 65 04418-011 –80 –120 0 4.1 8.1 12.2 16.3 20.3 周波数（MHz） 24.4 28.4 1V p-p, SNR (dB) AIN = –0.5dBFS 60 10 32.5 図11. シングルトーン32k FFT（fIN＝70MHz、fSAMPLE＝65MSPS） REV.A 2V p-p, SFDR (dBc) 15 20 25 30 35 エンコード周波数（MSPS） 40 45 04418-014 振幅（dBFS） –60 04418-012 振幅（dBFS） –40 04418-009 振幅（dBFS） –40 振幅（dBFS） AIN = –0.5dBFS SNR = 68.1dB ENOB = 11.0 BITS SFDR = 77.0dBC 50 図14. エンコード周波数 対 SNR/SFDR（fIN＝25MHz、AD9229-50） 11 AD9229 95 90 1V p-p, SFDR (dBc) 2V p-p, SFDR (dBc) 80 90 1V p-p, SFDR (dBc) 70 SNR/SFDR (dB) SNR/SFDR (dB) 85 2V p-p, SFDR (dBc) 80 75 2V p-p, SNR (dB) 60 50 40 80dBリファレンス 30 70 20 04418-015 1V p-p, SNR (dB) AIN = –0.5dBFS 60 10 15 20 25 30 35 40 45 50 エンコード周波数（MSPS） 55 60 10 0 –60 65 2V p-p, SNR (dB) 04418-018 65 1V p-p, SNR (dB) –50 –40 –30 –20 アナログ入力レベル（dBFS） –10 0 図18. アナログ入力レベル 対 SNR/SFDR （fIN＝25MHz、fSAMPLE＝50MSPS） 図15. エンコード周波数 対 SNR/SFDR （fIN＝10.3MHz、AD9229-65） 85 90 2V p-p, SFDR (dBc) 2V p-p, SFDR (dBc) 80 70 SNR/SFDR (dB) 75 2V p-p, SNR (dB) 70 60 50 40 04418-016 1V p-p, SNR (dB) AIN = –0.5dBFS 15 20 25 30 35 40 45 50 エンコード周波数（MSPS） 55 60 10 0 –60 65 2V p-p, SFDR (dBc) 80 –40 –30 –20 アナログ入力レベル（dBFS） –10 0 70 1V p-p, SFDR (dBc) SNR/SFDR (dB) 60 50 40 80dBリファレンス 30 20 –40 –30 –20 アナログ入力レベル（dBFS） 1V p-p, SFDR (dBc) 60 50 40 80dBリファレンス 30 20 04418-017 2V p-p, SNR (dB) 1V p-p, SNR (dB) –50 2V p-p, SFDR (dBc) 80 70 SNR/SFDR (dB) –50 90 90 0 –60 2V p-p, SNR (dB) 1V p-p, SNR (dB) 図19. アナログ入力レベル 対 SNR/SFDR （fIN＝10.3MHz、fSAMPLE＝65MSPS） 図16. エンコード周波数 対 SNR/SFDR （fIN＝30MHz、AD9229-65） 10 80dBリファレンス 30 20 65 60 10 1V p-p, SFDR (dBc) –10 10 0 –60 0 2V p-p, SNR (dB) 04418-020 SNR/SFDR (dB) 1V p-p, SFDR (dBc) 04418-019 80 1V p-p, SNR (dB) –50 –40 –30 –20 アナログ入力レベル（dBFS） –10 0 図20. アナログ入力レベル 対 SNR/SFDR （fIN＝30MHz、fSAMPLE＝65MSPS） 図17. アナログ入力レベル 対 SNR/SFDR （fIN＝10.3MHz、fSAMPLE＝50MSPS） 12 REV.A AD9229 90 80 85 70 SFDR (dBc) 2V p-p, SFDR (dBc) 60 75 SFDR (dB) 70 SNR (dB) 65 50 80dBリファレンス 40 30 60 1V p-p, SFDR (dBc) 20 55 10 04418-021 50 45 1 10 100 0 –60 –56 –52 –48 –44 –40 –36 –32 –28 –23 –19 –15 –10 アナログ入力レベル（dBFS） 1000 周波数（MHz） 図21. 入力周波数 対 SNR/SFDR（fSAMPLE＝65MHz） 04418-024 SNR/SFDR (dB) 80 –7 図24. アナログ入力レベル 対 2トーンSFDR（fIN1＝15MHzおよび fIN2＝16MHz、fSAMPLE＝65MSPS） 0 80 AIN1 AND AIN2= –7.0dBFS SFDR = 73.0dBc IMD2 = 80.5dBc IMD3 = 73.0dBc –20 70 2V p-p, SFDR (dBc) 60 SFDR (dB) 振幅（dBFS） –40 –60 50 80dBリファレンス 40 1V p-p, SFDR (dBc) 30 –80 20 04418-022 10 –120 0 4.1 8.1 12.2 16.3 20.3 周波数（MHz） 24.4 28.4 0 –60 –56 –52 –48 –44 –40 –36 –32 –28 –23 –19 –15 –10 アナログ入力レベル（dBFS） 32.5 0 90 AIN1 AND AIN2= –7.0dBFS SFDR = 68.5dBc IMD2 = 77.0dBc IMD3 = 68.5dBc –20 1V p-p, SFDR (dBc) 85 2V p-p, SFDR (dBc) SNR/SFDR (dB) –40 –60 –80 80 75 2V p-p, SINAD (dB) 70 –100 04418-023 65 –120 0 4.1 8.1 12.2 16.3 20.3 周波数（MHz） 24.4 28.4 60 –40 32.5 1V p-p, SINAD (dB) –20 0 20 温度（℃） 04418-026 振幅（dBFS） –7 図25. アナログ入力レベル 対 2トーンSFDR（fIN1＝69MHzおよび fIN2＝70MHz、fSAMPLE＝65MSPS） 図22. 2トーン32k FFT （fIN1＝15MHzおよびfIN2＝16MHz、fSAMPLE＝65MSPS） 40 60 80 図26. SINAD/SFDRの温度特性（fIN＝10.3MHz、fSAMPLE＝65MSPS） 図23. 2トーン32k FFT（fIN1＝69MHzおよびfIN2＝70MHz、 fSAMPLE＝65MSPS） REV.A 04418-025 –100 13 AD9229 –40 15 –50 5 CMRR (dB) 0 –5 –10 –60 –70 –20 –40 04418-027 –15 –20 0 20 温度（℃） 40 60 04418-031 ゲイン誤差（ppm/℃） 10 –80 0 80 図27. ゲイン誤差の温度特性 5 10 15 20 周波数（MHz） 25 30 図30. CMRRの周波数特性（fSAMPLE＝65MSPS） 0.5 10 0.4 9 0.3 8 0.2 7 0.1 6 –0.1 5 4 –0.2 3 –0.3 2 –0.4 –0.5 0 512 1024 1536 2048 コード 2560 3072 3584 04418-039 回数（1M） 0 04418-028 INL (LSB) 0.36LSB rms 1 0 N–3 4095 図28. 代表的なINL（fIN＝2.4MHz、fSAMPLE＝65MSPS） N–2 N コード N+1 N+2 N+3 図31. 入力換算ノイズ・ヒストグラム（fSAMPLE＝65MSPS） 0.5 0 NPR = 60.8dB ノッチ＝18MHz ノッチ幅＝3MHz 0.4 –20 0.3 0.2 振幅（dBFS） –40 0.1 0 –0.1 –60 –80 –0.2 –0.3 –0.4 –0.5 0 512 1024 1536 2048 コード 2560 3072 3584 04418-035 –100 04418-030 DNL (LSB) N–1 –120 0 4095 図29. 代表的なDNL（fIN＝2.4MHz、fSAMPLE＝65MSPS） 4.1 8.1 12.2 16.3 20.3 周波数（MHz） 24.4 28.4 32.5 図32. ノイズ・パワー比（NPR） （fSAMPLE＝65MSPS） 14 REV.A AD9229 0 –1 基本波レベル（dB） –2 –3 –4 –5 –6 04418-038 –7 –8 0 50 100 150 200 250 300 周波数（MHz） 350 400 450 500 図33. フルパワー帯域幅の周波数特性（fSAMPLE＝65MSPS） REV.A 15 AD9229 用語の説明 アナログ帯域幅 アナログ帯域幅は、基本周波数（FFT解析により決定） のスペクトラル・ フルパワー帯域幅 フルパワー帯域幅は、測定周波数に対するアナログ・フロントエンド入 パワーがフルスケールから3dB低下したときのアナログ入力周波数。 力の−3dBポイントで測定されます。 アパーチャ遅延 ゲイン誤差 アパーチャ遅延はサンプル＆ホールド・アンプ（SHA） の性能を表し、ク ロック入力の立上がりエッジ （50%ポイント） から入力信号が変換用にホ 最大ゲイン誤差が既定されており、フルスケール入力電圧範囲の理論 値と実測値の差を表します。 ールドされるまでの時間として測定されます。 ゲイン・マッチング アパーチャ不確定性（ジッタ） %FSRで表されます。次式で計算します。 アパーチャ・ジッタは連続サンプルでのアパーチャ遅延の変動であり、 ADC入力での周波数に依存するノイズとして扱うことができます。 ゲイン・マッチング = クロック・パルス幅とデューティサイクル FSR max – FSR min FSR max + FSR min 2 × 100% ハイレベル・パルス幅は、定格性能を達成するために、クロック・パルス がロジック 「1」状態を維持する必要がある最小時間幅です。ローレベ ここで、FSRMAXはADCの正側に生じる最も大きなゲイン誤差、FSRMIN ル・パルス幅は、クロック・パルスがローレベル状態を維持する必要が はADCの負側に生じる最も大きなゲイン誤差。 ある最小時間幅です。一定のクロック・レートで、これらの仕様が許容ク ロック・デューティサイクルを決定します。 入力換算ノイズ 同相ノイズ除去比（CMRR） 入力換算ノイズは、ADCコアにより発生したワイドバンド・ノイズの大きさ を意味します。出力コードのヒストグラムは、ADC入力にDC信号を加え CMRRは、同相信号が入力されたときの差動アナログ入力での減衰量 て作成します。入力換算ノイズはヒストグラムの標準偏差を使って計算 として定義されます。一般に、20 log（差動ゲイン／コモン・モード・ゲ イン） で表されます。 し、LSB rmsで表します。 クロストーク 積分非直線性（INL） INLは、負側のフルスケールと正側のフルスケールを結ぶ直線と実際の クロストークは、1チャンネルのみ静止させ他の全チャンネルをフルスケ コード出力との誤差として定義されます。負側フルスケールとして使用さ ール信号で駆動しているときに静止チャンネルへ混入するノイズの大き さと定義されます。 れるポイントは、最初のコード遷移より1/2 LSBだけ下に存在します。正 側フルスケールは、最後のコード遷移より1＋1/2 LSBだけ上のレベルと定 差動アナログ入力電圧範囲 義されます。偏差は各コードの中央の位置と直線の間の距離として測 定されます。 フルスケール応答を発生させるために、コンバータに入力するピークtoピ ークの差動電圧。ピーク差動電圧は、差動の片側ピンの電圧から、そ ノイズ・パワー比（NPR） のピンと180度位相がずれている差動のもう一方のピンの電圧を減算す NPRは、ADCに混入するフルスケールrmsノイズ・パワーと注目する帯 ることにより求めることができます。 域の減衰量（ノッチの深さの測定値） との比を表します。 微分非直線性（DNL、ノー・ミスコード） 理想的なADCでは、各コード遷移は1 LSBだけ離れた位置で発生し オフセット誤差 最大オフセット誤差が規定されており、出力でミッドスケール・コードを発 ます。DNLとは、この理想値からの最大偏差をいいます。ノー・ミスコー 生するアナログ入力電圧の理論値と実測値の差を表します。 ドでnビット分解能を保証するとは、全動作範囲で2nコードすべてが出 力されることを表します。 オフセット・マッチング mVで表されます。次式で計算します。 有効ビット数（ENOB） オフセット ・マッチング = OFFMAX – OFFMIN 正弦波に対して、SINADはビット数で表されます。次式を使って、有効 ビット数Nで表した性能を求めることができます。 ここで、OFFMAXは正側の最も大きなオフセット誤差、OFFMINは負側の 最も大きなオフセット誤差。 N = (SINAD – 1.76) / 6.02 16 REV.A AD9229 アウトオブレンジからの回復時間 信号／ノイズ比（S/N比、SNR） アウトオブレンジからの回復時間とは、正側フルスケールの10%上から SNRは、測定した入力信号rms値の、ナイキスト周波数より下の全スペ 負側フルスケールの10%上までの遷移の後、または負側フルスケールの 10%下から正側フルスケールの10%下までの遷移の後に、ADCがアナ クトル成分のrms値総和（6次までの高調波成分とDC成分を除く） に対 する比です。SNRは、dB値で表します。 ログ入力を再度取り込むために要する時間をいいます。 スプリアスフリー・ダイナミック・レンジ（SFDR） 出力伝搬遅延 入力信号のrms振幅値とピーク・スプリアス信号との差をいい、dB値で クロック・ロジックのスレッショルドから全ビットが有効ロジック・レベルに なるまでの遅延。 表します。 2次および3次高調波歪み 温度ドリフト オフセット誤差とゲイン誤差の温度ドリフトは、初期値（25℃） からTMINま 2次または3次高調波成分のrms値に対する信号振幅rms値の比で、dBc たはTMAXにおける値までの最大変化を規定します。 で表します。 2トーンSFDR 信号／ノイズ＋歪み比（SINAD） SINADは、測定した入力信号rms値の、ナイキスト周波数より下の全ス いずれかの入力周波のrms値の、ピーク・スプリアス成分のrms値に対 する比。ピーク・スプリアス成分は、IMDから派生する場合とそうでない ペクトル成分のrms値総和（DC以外の高調波を含む） に対する比です。 SINADは、dB値で表します。 場合があります。仕様として、入力信号レベルとの比であるdBcまたはコ ンバータの入力フルスケールに換算したレベルとの比dBFSで記載され ます。 REV.A 17 AD9229 動作原理 AD9229アーキテクチャは、フロントエンドのスイッチド・キャパシタ型サン プル&ホールド・アンプ（SHA） と、それに続くパイプライン型ADCから構 と、駆動源側の出力段に必要とされるピーク過渡電流を減少させるこ とができます。また、入力間に小さいコンデンサをシャント接続すると、動 成されています。パイプライン型ADCは、最初の4ビット段、それに続く8 的な充電電流を供給できます。この受動回路はADC入力でローパス・ 個の1.5ビット段、最後の3ビット・フラッシュの3つのセクションに分けられ ます。各段は、前段のフラッシュ誤差を訂正するように十分重複するよ フィルタを構成するため、コンデンサの正確な値はアプリケーションに依 存します。 うになっています。各段からの量子化出力がデジタル補正ロジック内で 最終的に12ビットに結合されます。パイプライン型アーキテクチャにより、 AD9229のアナログ入力は内部でDCバイアスされていません。ACカッ 新しい入力サンプルに対して最初の段が動作すると同時に、残りの段 プリングのアプリケーションでは、ユーザが外部からこのバイアスを与え は先行しているサンプルに対して動作することができます。サンプリング はクロックの立上がりエッジで行われます。 る必要があります。最適性能のためには、VCM＝AVDD/2となるように設 定してください。そうすることによって、デバイスは最も広い範囲で適切 な性能で機能します （図35と図36参照） 。 最終段以外のパイプラインの各段は、スイッチド・キャパシタDACに接続 された低分解能のフラッシュADCと段間残留アンプ（MDAC） により構成 90 されています。この残留アンプは、再生されたDAC出力とパイプライン 内の次の段に対するフラッシュ入力との差を増幅します。各段では冗長 2V p-p, SFDR (dBc) 85 な1ビットを使って、フラッシュ誤差のデジタル補正を行います。最終段 はフラッシュADCのみで構成されています。 SNR/SFDR (dB) 1V p-p, SFDR (dBc) 入力段には差動SHAが含まれており、差動モードまたはシングルエンド・ モードでACカップリングまたはDCカップリングに設定できます。出力段 のブロックで、データのアライメント、誤差補正、出力バッファへのデータ の出力が行われます。その後、データはシリアル化され、フレーム・クロ 80 75 2V p-p, SNR (dB) 70 ックと出力クロックに同期化されます。 65 04418-053 1V p-p, SNR (dB) 60 0 0.5 アナログ入力に対する考慮 2.5 3.0 図35. コモン・モード電圧 対 SNR、SFDR （fIN＝2.4MHz、fSAMPLE＝65MSPS） AD9229のアナログ入力は、差動のスイッチド・キャパシタSHAになって います。このSHAは、差動入力信号を処理する際に最適性能が得られ るように設計されています。SHA入力は広いコモン・モード範囲をサポー トできるため、優れた性能を維持できます。電源電圧の1/2の電圧を入 90 力信号のコモン・モード電圧にすることで信号依存誤差を最小化し、最 80 適性能を提供します。 75 2V p-p, SFDR (dBc) SNR/SFDR (dB) 85 H S 1.0 1.5 2.0 アナログ入力コモン・モード電圧（V） S 1V p-p, SFDR (dBc) 2V p-p, SNR (dB) 70 65 1V p-p, SNR (dB) 60 55 VIN+ 04418-054 50 CPAR 45 40 S 0 VIN– S 1.0 1.5 2.0 アナログ入力コモン・モード電圧（V） 2.5 3.0 図36. コモン・モード電圧 対 SNR、SFDR （fIN＝30MHz、fSAMPLE＝65MSPS） 04418-029 CPAR 0.5 H 最適な動的性能を得るためには、コモン・モードのセトリング誤差が対称 図34. スイッチド・キャパシタSHAの入力 になるように、VIN＋とVIN−を駆動するソース・インピーダンスを一致さ せる必要があります。これによって、これらの誤差はADCの同相ノイズ 除去によって軽減されます。 クロック信号により、SHAはサンプル・モードとホールド・モードの間で交 互に切り替えられます （図34） 。SHAがサンプル・モードに切り替えられ ると、信号源はサンプル・コンデンサを充電し、クロック・サイクルの1/2以 内に安定する必要があります。各入力に小さい抵抗を直列に接続する 18 REV.A AD9229 AVDD R す。リファレンス・バッファの出力コモン・モードは電源電圧の1/2に設定 され、REFT電圧、REFB電圧、スパンは次のように決定されます。 2V p-p 49.9Ω AD9229 C R AVDD REFT ＝ 1/2（AVDD ＋ VREF） REFB ＝ 1/2（AVDD − VREF） スパン ＝ 2 ×（REFT − REFB）＝ 2 × VREF VIN+ VIN– AGND 1kΩ 04418-033 内部リファレンス・バッファは正側と負側のリファレンス電圧（それぞれ REFTとREFB） を発生し、これらの電圧がADCコアのスパンを決定しま 1kΩ 0.1µF REFT電圧とREFB電圧は電源電圧の中央値に対して対称であり、定義 図38. 差動トランス・カップリングの構成 により、入力スパンはVREF電圧値の2倍であることが、上の式からわか ります。 内部電圧リファレンスは固定値0.5Vまたは1.0Vにピンで接続するか、あ シングルエンド入力構成 価格に厳しいアプリケーションでは、シングルエンド入力で妥当な性能 るいは「内部リファレンス接続」の項で説明する範囲内に調整すること を得ることが可能です。この構成では、入力コモン・モード振幅が大き ができます。最大のSNR性能は、AD9229を最大入力スパン2V p-pに 設定したときに得られます。 いためSFDR性能と歪み性能が低下します。ただし、各入力のソース・ インピーダンスを一致させると、SNR性能に対する影響はほとんどなくな るはずです。図39に、代表的なシングルエンド入力構成を示します。 SHAは、選択されたリファレンス電圧に対する許容範囲内に信号ピーク を維持する信号源から駆動できます。最小および最大のコモン・モード 入力レベルは図35と図36で規定されます。 10µF 2V p-p 0.1µF 49.9Ω 音波アプリケーションに対しては、AD8332差動ドライバが優れた性能と ADCに対する柔軟なインターフェースを提供します （図37） 。 R 1kΩ C AVDD 1kΩ 10µF 0.1µF 0.1µF R 1kΩ AVDD VIN+ AD9229 VIN– AGND AVDD 0.1µF 120nH VIP VOH INH 1V p-p 22p LNA AD8332 187Ω 0.1µF VGA 374Ω LMD VOL LON 18nF 274Ω 図39. シングルエンド入力構成 VIN+ 187nH VIN AD9229 C 1.0kΩ 0.1µF AVDD R 1.0kΩ R VIN– 0.1µF 0.1µF 10µF 0.1µF VREF AGND クロック入力の考慮事項 04418-032 LOP 04418-034 1kΩ 差動入力構成 最適性能は、AD9229を差動入力構成で駆動したときに得られます。超 代表的な高速ADCでは両クロック・エッジを使って、さまざまな内部タイ ミング信号を発生しているため、クロックのデューティサイクルの影響を 大きく受けます。一般に、動的性能特性を維持するためにはクロック・デ 図37. AD8332を使用した差動入力の構成 ューティサイクルの許容偏差を10%以内にする必要があります。AD9229 は、非サンプリング・エッジの再タイミングを行って、公称50%のデューテ ただし、AD9229の真の性能を得るためには、大部分のアンプのノイズ 性能では不十分です。SNRが重要なパラメータとなるこれらのアプリケ ーションに対しては、入力構成に差動トランス・カップリングを使用するこ ィサイクルを持つ内部クロック信号を発生するクロック・デューティサイク ル・スタビライザを内蔵しています。この回路により、比較的広い範囲の デューティサイクルを持つクロックを用いても、AD9229の性能にそれほ とを推奨します。この例を図38に示します。 ど影響を与えずに動作させることができます。 どの構成でも、シャント・コンデンサCの値は入力周波数に依存するた め、小さくするか、削除する必要があります。 内蔵の位相ロック・ループ（PLL） により入力クロック・レートを逓倍し、シ リアル・データ出力のシフトに使います。PLLの安定性基準により、ADC の最小サンプル・クロック・レートは10MSPSに制限されています。入力ク ロックが定常状態にある場合、サンプリング・レートが急に変化すると、 アウトオブロックの状態が発生して、DCO、FCO、データ出力の各ピンの 出力が無効になります。 REV.A 19 AD9229 高速で高分解能ADCは、クロック入力の品質に敏感です。一定のフル での、アパーチャ・ジッタ （tA） のみに起因する スケール入力周波数（fA） 1400 SNRの低下は、次式で計算されます。 1300 500 450 IAVDD 400 350 1200 ADCアパーチャ・ジッタ仕様を含む全ジッタ源の2乗和平方根を表しま す。アンダーサンプリングを必要とするアプリケーションでは、特にジッタ 250 1100 200 1000 150 に敏感となります。 100 900 IDRVDD アパーチャ・ジッタがAD9229のダイナミック・レンジに影響を与えるケー 800 10 スでは、クロック入力はアナログ信号として扱う必要があります。クロッ ク・ドライバの電源はADC出力ドライバの電源と分離し、クロック信号が 電流（mA） この式で、rmsアパーチャ・ジッタtAは、クロック入力、アナログ入力信号、 300 合計パワー 20 30 40 50 エンコード周波数（MSPS） 50 60 0 04418-055 電流（mA） SNRの低下 ＝ 20 × log10 [1/2 ×π× fA × tA] 図41. エンコード周波数 対 電源電流（fIN＝10.3MHz、AD9229-65） デジタル・ノイズから変調を受けないようにする必要があります。低ジッ タのクリスタル制御オシレータは最適なクロック源です。クロックが別の クロック源（ゲーティング、分周、またはその他の方法） から生成される PDWNピンをハイレベルにすると、AD9229はパワーダウン・モードになり 場合、最終ステップで元のクロックを使って再タイミングする必要があり ます。 ます。この状態では、ADCの消費電力は3mW（typ） になります。パワー ダウン時は、LVDS出力ドライバは高インピーダンス状態になります。 PDWNピンをローレベルにすると、AD9229は通常動作モードに戻ります。 消費電力とパワーダウン・モード 図40と図41に示すように、AD9229の消費電力はサンプル・レートに比例 パワーダウン・モード時の低消費電力は、リファレンス、リファレンス・バッ します。デジタル消費電力は主にDRVDD電源とLVDS出力ドライバの バイアス電流で決まるため、あまり変わりません。 ファ、PLL、バイアス回路をシャットダウンすることにより達成されていま す。スタンバイ・モードに入ると、REFTとREFBに接続されているデカッ プリング・コンデンサが放電するため、通常動作モードに戻るときには再 充電する必要があります。このため、ウェイクアップ時間はパワーダウン・ 1200 350 モードに留まる時間に関係し、サイクルが短いと、それに比例してウェイ クアップ時間も短くなります。REFTとREFBに0.1μFと10μFの推奨デカ ップリング・コンデンサを接続した場合、リファレンス・バッファのデカップ 300 1100 IAVDD 250 リング・コンデンサを完全に放電させるためには約1s必要で、動作の完 全な回復には4ms必要になります。 電流（mA） パワー（mW） 1000 200 合計パワー 900 150 デジタル出力 AD9229の差動出力はANSI-644 LVDS規格に準拠しています。LVDSバ 800 100 50 IDRVDD 600 10 15 20 25 30 35 エンコード周波数（MSPS） 40 45 50 0 イアス電流を設定するときは、グラウンドとLVDSBIASピンとの間に抵抗 （RSETの公称値は4.0kΩ） を接続します。RSET抵抗の電流は内部的 04418-056 700 に得られ、各出力での出力電流を3.5mA（公称値） に設定します。LVDS レシーバ入力に接続される100Ωの差動終端抵抗は、レシーバ側で 350mV（公称） の振幅を発生させます。差動信号振幅を調整するときは、 表7のように抵抗値を変えるだけで済みます。 図40. エンコード周波数 対 電源電流（fIN＝10.3MHz、AD9229-50） 表7. 20 LVDSBIASピンの設定 RSET 差動出力振幅 3.7kΩ 375mVp-p 4.0kΩ（デフォルト） 350mVp-p 4.3kΩ 325mVp-p REV.A AD9229 表9. AD9229のLVDS出力は、ノイズの多い環境で優れたスイッチング性能 を得るためにLVDS機能を持っているカスタムASICやFPGA内にある LVDSレシーバとのインターフェースを可能にします。100Ωの終端抵抗 をできるだけレシーバの近くに接続した1対1回路の使用を推奨します。 パターン長を12インチ以下に抑え、差動出力パターンを同じ長さで互い に近く配置することを推奨します。 出力データのフォーマットはオフセット・バイナリです。出力コーディング・ フォーマットの例を表8に示します。 表8. 選択する DTP DTP電圧 D＋とD−の出力 FCOとDCOの出力 通常動作 AGND 通常動作 通常動作 DTP1 AVDD/3 1000 0000 0000 通常動作 DTP2 2×AVDD/3 1010 1010 1010 通常動作 制限 AVDD − − 電圧リファレンス AD9229には、安定かつ正確な0.5V電圧リファレンスが内蔵されていま デジタル出力のコーディング コード DTP（デジタル・テスト・パターン） ピンの設定 す。入力範囲は、内部リファレンス電圧または外部リファレンス電圧を使 デジタル出力 （VIN＋）−（VIN−）、 （VIN＋）−（VIN−）、 オフセット・ 入力スパン＝ 入力スパン＝ バイナリ 2Vp-p（V） 1Vp-p（V） （D11...D0） い、AD9229に入力するリファレンス電圧を変化させることにより調節で きます。ADCの入力スパンは、リファレンス電圧の変化に比例して変わ ります。 4095 1.000 0.500 1111 1111 1111 2048 0 0 1000 0000 0000 デカップリング・コンデンサをVREF、REFT、REFBの各ピンに接続する 2047 −0.000488 −0.000244 0111 1111 1111 0 −1.00 −0.5000 0000 0000 0000 ときは、セラミックの低ESRコンデンサを使用してください。これらのコン デンサは、AD9229と同じPCボードのレイヤのADCピンの近くに配置す る必要があります。AD9229リファレンス・ピンに推奨するコンデンサの値 と構成を図42と図43に示します。 タイミング 表10. リファレンスの設定 各ADCからのデータはシリアル化されて別々のチャンネルから出力され ます。各シリアル・ストリームのデータレートは等しく12ビット×サンプル・ クロック・レートで、最大780 bps（12ビット×65MSPS＝780 bps） です。最小 変換レートは10MSPS（typ） です。 AD9229からのデータのキャプチャに役立てるため、2個の出力クロック が用意されています。DCOは出力データのクロックとして使われ、サンプ リング・クロック （CLK） レートの6倍です。データはAD9229からクロック駆 動により出力され、ダブル・データ・レート （DDR） でのキャプチャをサポ ートするDCOの立上がりエッジと立下がりエッジでキャプチャすることが できます。フレーム・クロック出力（FCO） は新しい出力バイトの開始を知 差動スパン （Vp-p） 選択するモード SENSE電圧 VREF（V） 外部リファレンス AVDD − 2×外部リファレンス 内部、1Vp-p FSR VREF 0.5 1.0 プログラマブル 0.2V∼VREF 内部、2Vp-p FSR AGND∼0.2V 0.5× 2×VREF （1＋R2/R1） 1.0 2.0 内部リファレンス電圧の接続 AD9229内部のコンパレータがSENSEピンの電位を検出し、リファレンス らせるために使われ、サンプリング・クロック・レートと等しいレートです。 を表10に示す4つの状態のいずれかに設定します。SENSEピンをグラ ウンドに接続すると、リファレンス・アンプ・スイッチが内部の抵抗デバイ 詳細については、図2のタイミング図を参照してください。 ダに接続され（図42） 、VREFが1Vに設定されます。SENSEピンとVREF DTPピン デジタル・テスト・パターン （DTP） ピンは、表9に示す2種類のテスト・パタ ピンを接続すると、アンプ出力がSENSEピンに切り替えられ、内部オペ アンプ回路が電圧フォロアとして構成されて0.5Vリファレンスが出力され ーンのイネーブルに使います。DTPをAVDD/3に接続すると、すべての ます。図43に示すように外部の抵抗デバイダが接続されると、スイッチ は再びSENSEピンに設定されます。これにより、リファレンス・アンプは非 ADCチャンネル出力はパターン1000 0000 0000を出力します。DTPを 2×AVDD/3に接続すると、全ADCチャンネルはパターン1010 1010 反転モードになり、VREF出力は次のように決定されます。 1010を出力します。FCO出力とDCO出力は、全チャンネルがテスト・ パターンを出力中でも、通常通りに機能します。このパターンを使うと、 VREF ＝ 0.5 × 1 ＋ FCO、DCO、出力データの間のタイミング・アライメントを行うことができ ます。通常動作モードでは、このピンをAGNDに接続しておく必要があ ります。 R2 R1 すべてのリファレンス構成で、REFTとREFBがADCコアの入力スパンを 決定します。ADCのアナログ入力のフルスケール範囲は内部リファレン スまたは外部リファレンスのいずれを使う場合でも、常にリファレンス・ピ ンの電圧の2倍に等しくなります。 REV.A 21 AD9229 外部リファレンスによる動作 VIN+ ADCのゲイン精度を向上させる場合または温度ドリフト特性を改善する VIN– 場合、外部リファレンスの使用が必要となることがあります。図45に、内 部リファレンスの標準的なドリフト特性を示します。 REFT 0.1µF ADC コア 0.1µF + 10µF REFB VREF 0.1µF 0.08 0.06 0.5V セレクト・ ロジック 0.04 04418-036 VREF誤差（%） SENSE 0.02 VREF = 0.5V 0 –0.02 –0.04 VREF = 1.0V –0.06 図42. 内蔵リファレンスの構成 04418-057 10µF 0.10 0.1µF –0.08 –0.10 –40 VIN+ VIN– 0.1µF ADC コア 0.1µF + –10 0.1µF 50 65 80 SENSEピンをAVDDに接続すると、内部リファレンスがディスエーブルに なり、外部リファレンスの使用が可能になります。外部リファレンスの負荷 は7kΩです。内部リファレンス・バッファは、ADCコアに対して正側と負 0.5V 側のフルスケール・リファレンス （REFTとREFB） を発生させます。したが って、外部リファレンスは最大1Vに制限する必要があります。 セレクト・ ロジック R2 20 35 温度（℃） 図45. 標準的なVREFドリフト 0.1µF VREF 5 10µF REFB + 10µF –25 REFT SENSE R1 電源とグラウンドの推奨事項 04418-037 電源をAD9229に接続する際は、2個の3.0V電源を使用することを推奨 します。1個はアナログ （AVDD） 、もう1個はデジタル （DRVDD） に接続 します。電源が1個しかない場合は、先にAVDDに接続し、そこから分 図43. プログラマブルなリファレンス構成 岐してデカップリング・コンデンサを接続した後にフェライト・ビーズまた はフィルタ・チョークでアイソレーションする必要があります。複数の異な ゲイン・マッチングを改善するために、AD9229の内部リファレンスを使っ るデカップリング・コンデンサを使って高周波と低周波をデカップリングす て複数のコンバータを駆動する場合、他のコンバータによるリファレンス への負荷を考慮する必要があります。図44に、内部リファレンス電圧が ることもできます。これらのコンデンサはPCボード・レベルの入り口の近く で、かつ最短パターンでデバイスの近くに配置する必要があります。 受ける負荷の影響を示します。 AD9229を使用するときは、PCボードに1層のグラウンド・プレーンで十分 です。適切にデカップリングを行い、PCボードのアナログ、デジタル、ク ロックの各セクションを効率よく分割することにより、最適性能を容易に 達成することができます。 0.05 0 –0.05 –0.15 –0.20 VREF = 1.0V –0.25 –0.30 04418-058 VREF誤差（%） VREF = 0.5V –0.10 –0.35 0 0.2 0.4 0.6 0.8 1.0 1.2 ILOAD (mA) 1.4 1.6 1.8 2.0 図44. 負荷 対 VREF精度 22 REV.A AD9229 露出パドルのサーマル・ヒート・スラグの推奨事項 シルクスクリーン・パーティション 1番ピン識別マーク AD9229の最適な電気性能と熱性能を得るためには、ADCの下側の露 出パドルをアナログ・グラウンド （AGND） に接続することが必要です。 AD9229の露出パドル （ピン0） をPCボードの銅プレーンに直接接触（ハ 04418-052 ンダ・マスクなし） させる必要があります。銅プレーンには、PCボード裏 面を通しての最小熱抵抗パスを実現するために複数のビアを設ける必 要があります。これらのビアは、ハンダで埋めるかプラグを挿入する必要 があります。 図46. 代表的なPCボードのレイアウト ADCとPCボードとの接触面積と接着を最大にするため、シルクスクリー ンで覆い、PCボードの連続銅プレーンを複数の均一なセクションに分割 してください。これにより、リフロー・プロセス時に2つの間で複数の接続 点を形成することができます。シルクスクリーン・パーティションのない1枚 の連続プレーンを使用すると、ADCとPCボードとの間で接続点が1個だ けになってしまいます。図46のPCボードのレイアウト例を参照してくださ い。パッケージとチップ・スケール・パッケージのPCボード・レイアウトの 詳細については、www.analog.comをご覧ください。 REV.A 23 AD9229 評価用ボード AD9229評価用ボードは、さまざまなモードと構成でADCを動作させる ために必要となるすべてのサポート回路を提供します。このコンバータ る電源を接続する場合は、P501を使用してください。AVDD_DUTおよ びDRVDD_DUT用に電流容量1 Aの3.0V電源が少なくとも1個必要で は、 トランス （デフォルト） で、またはAD8332ドライバを用いて、差動で駆 すが、アナログとデジタルに別々の電源を使うことを推奨します。VGAオ 動することができます。ADCはシングルエンドで駆動することもできます。 AD8332駆動回路からDUTをアイソレーションできるように、別々の電源 プションを使って評価用ボードを動作させるときは、他の3.0V電源に加 えて5.0Vのアナログ電源が別に必要となります。5.0V電源すなわち、 ピンが用意されています。ジャンパの接続により、各入力構成が選択で きます （図48∼52参照） 。図47に、AD9229のAC性能評価に使用した代 AVDD_VGAにも1Aの電流容量が必要です。 表的なセットアップを示します。コンバータの最適性能を実現するために 入力信号 は、アナログ入力とクロックに非常に小さい位相ノイズ （rmsジッタが1ピ コ秒未満） を持つ信号源を使うことが不可欠です。仕様のノイズ性能を クロック源とアナログ信号源を接続するときは、低位相ノイズのクリーン な信 号ジェネレータを使ってください。Rohde &Schwarz SMHUや 得るためには、高調波を除去し、かつアナログ入力での総合または広 帯域ノイズを小さくするために入力信号を適切にフィルタリングすること HP8644信号ジェネレータまたは同等品の使用をお薦めします。評価用 ボードへの接続には、長さ1mのシールド付きRG-58、50Ω同軸ケーブル も必要です。 を使用してください。仕様表内の希望の周波数を設定し、振幅を設定 完全な回路図とレイアウト図を図47∼57に示します。これはシステム・レ します。一般に、当社の多くの評価用ボードは、クロックとして約2.8Vp-p すなわち13dBmのサイン波入力を受け付けます。アナログ入力信号源 ベルで採用できる適切なルーティング方法とグラウンディング方法を示 すものです。 を接続するときは、50Ω終端付きのナローバンドの多極バンドパス・フィ ルタの使用を推奨します。当社はTTE、Allen Avionics、K＆Lタイプの 帯域パス・フィルタを使用しています。可能な場合は、フィルタを評価用 電源 ボードに直接接続します。 この評価用ボードには壁コンセントへの取付けが可能なスイッチング電 源が付属しており、6V、2Aの最大出力が得られます。電源を47∼63Hz、 定格100∼240VのAC壁コンセントに接続してください。もう片方は内径 出力信号 2.1mmのジャックとなっており、PCボードのP503に接続します。6V電源 がPCボード上でヒューズを経由して、後段の3つの低ドロップアウト・リニ ドを使用してデジタル出力データを非シリアル化し、パラレルCMOSに デフォルトのセットアップでは、HSC-ADC-FPGA高速非シリアル化ボー ア・レギュレータに接続できるように調整されています。レギュレータは評 変換しています。これらの2チャンネルはADIの標準デュアル・チャンネ ルFIFOデータ・キャプチャ・ボード （HSC-ADC-EVALA-DC） と直接イン 価用ボードの各セクションに適切なバイアスを供給します。 ターフェースできます。このボードを使用すると4チャンネルのうちの 2チャンネルが同時に評価することができます。これらのボードのチャン 非デフォルト状態で評価用ボードを動作させるときは、L504∼L506を除 去し、スイッチング電源を切断することができます。これにより、ボードの ネル 設 定とオプション設 定 の 詳 細については、当 社 w e b サイト www.analog.com/FIFOをご覧ください。 各セクションを個別にバイアスできるようになります。各セクションに異な 壁コンセント AC 100∼240V 47∼63Hz GND 3.0V – + DRVDD_DUT – AVDD_VGA 3.0V + + GND 5.0V – GND DC 6V 2A (max) バンドパス・ フィルタ XFMR 入力 AD9229 評価用ボード ROHDE & SCHWARZ, SMHU、 2Vp-p信号 シンセサイザ CLK HSC-ADC-FPGA 高速非シリアル化 ボード CHA∼CHD 12ビット シリアル LVDS 2 CH 12ビット パラレル CMOS HSC-ADC-EVALA-DC FIFOデータ・ キャプチャ・ ボード USB 接続 PCで 動作する ADC アナライザ 04418-040 ROHDE & SCHWARZ, SMHU、 2Vp-p信号 シンセサイザ AVDD_DUT スイッチング 電源 図47. 評価用ボードの接続 24 REV.A AD9229 ¡DTP：ADCのデジタル出力で2つのデジタル・テスト・パターンのうち1 つをイネーブルするときは、JP202を使用してください。JP202上の2番 デフォルト動作とジャンパ選択の設定 デフォルトとオプションの設定またはAD9229 Rev C評価用ボードで可 能なモードを次に示します。 ピンと3番ピンが接続されている場合（1.0V信号源） 、テスト・パターン 1000 0000 0000がイネーブルになります。JP202上の2番ピンと3番ピ ンが接続されている場合（2.0V信号源） 、テスト・パターン1010 1010 ¡電源：評価用キットに同梱されているスイッチング電源を、定格100∼ 1010がイネーブルになります。詳細については、 「DTPピン」の項を参 照してください。 240V、47∼63HzのAC壁コンセントとP503に接続してください。 ¡AIN：評価用ボードは、400MHzまで最適50Ωインピーダンス・マッチ ¡LVDSBIAS：LVDS出力レベルの振幅を変更するときは、R204の値 ングのトランス・カップリングされたアナログ入力用にセットアップされ ています。応答帯域幅を広げるときは、アナログ入力間に接続された を変えるだけで済みます。他の推奨値は「デジタル出力」の項に記載 してあります。 2.2pF差動コンデンサを変更するか除去します。アナログ入力のコモ ン・モードは、 トランスまたはAVDD_DUT/2のセンター・タップから発 生します。 ¡D＋、D−：図47に示すセットアップに対して別のデータ・キャプチャの 方法を使う場合は、高速バックプレーン・コネクタの隣にオプションの レシーバ終端R205∼R210を実装できます。 ¡VREF：SENSEピンとグラウンドR224を接続することで、VREFは1.0V に設定されます。これにより、ADCは2.0Vp-pのフルスケール範囲で 動作します。1.0Vp-pフルスケール範囲やADR510またはADR520を 他のアナログ入力駆動構成 使った外部リファレンス・オプションなど、評価用ボードにはそのほか にも多くのVREFオプションが用意されています。これらオプションの VREFモードを使用する場合は、R221∼R224のジャンパ設定を切り 以下に、AD8332デュアルVGAを使用した、他のアナログ入力駆動構 成について簡単に説明します。この特別な駆動オプションの実装が必 替えてください。VREFオプションの正しい使用方法は、 「電圧リファレ ンス」の項で説明してあります。 要となることがあります。その場合に必要となるすべての部品を表11に 記載します。この表はこのオプション用に評価用ボードを設定するため に必要となる設定を記載しています。AD8332デュアルVGA、動作、オ プションのピン設定の詳細については、AD8332のデータシートを参照し てください。 ¡CLOCK：クロック入力回路は、高速インバータを使うシンプルなロジ ック回路から導出されています。この高速インバータはクロック・パス に非常に小さいジッタしか与えません。クロック入力は50Ω終端で、 サイン波タイプの入力を扱うためACカップリングされています。発振 デフォルトのトランス・オプションの代わりにVGAを駆動するようにアナロ 器を使用する場合、ADCの性能をチェックするのに2種類のフットプ グ入力を設定するときは、次の部品の除去および／または変更が必要 リントが用意されています （OSC200∼201） 。J203およびJ204により、ほ とんどの発振器によくあるイネーブル・ピンを柔軟に使用できます。 です。 1. デフォルトのアナログ入力パスからR102、R115、R128、R141、T101、 T102、T103、T104を取り外します。 ¡PWDN：パワーダウン機能をイネーブルするときは、JP201をPWDNピ ン上のAVDDに接続します。 2. アナログ入力パスのR101、R114、R127、R140に0Ωの抵抗を実装 します。 3. アナログ入力へコモン・モード・レベルを入力するため、R106、R107、 R119、R120、R132、R133、R144、R145に10Ωの抵抗を実装します。 4. アナログ入力パスのR105、R113、R118、R124、R131、R137、R151、 R43に0Ωの抵抗を実装します。 5. ボード上では信号接続を可能にするため、L305、L312、L405、L412 に0Ωの抵抗が実装されていますが、別に必要があればフィルタの設 計にこのスペースを使用することができます。 REV.A 25 AD9229 R105 0Ω DNP AVDD_DUT CH_A VGA入力接続 INH1 CHANNEL A P101 AIN R101 0Ω DNP P102 DNP R104 0Ω C101 0.1µF T101 AIN FB101 C102 CM1 0.1µF 10 R103 0Ω R102 65Ω AVDD_DUT CH_A 1 6 2 5 3 4 CM1 R111 1kΩ FB102 10 R160 499Ω FB103 10 R152 DNP R108 33Ω VIN_A C103 DNP C104 2.2pF R109 1kΩ C105 DNP R156 DNP R110 33Ω VIN_A R107 1kΩ DNP C106 DNP AVDD_DUT C107 0.1µF R118 0Ω DNP VGA入力接続 INH2 AVDD_DUT CH_B R114 0Ω DNP R115 65Ω CM1 R113 0Ω DNP R112 1kΩ CHANNEL B P103 AIN R106 1kΩ DNP FB104 C108 0.1µF 10 P104 DNP AIN R116 0Ω R117 0Ω AVDD_DUT T102 C109 CM2 0.1µF CH_B 1 6 2 5 3 4 R119 1kΩ DNP CM2 R124 0Ω DNP CM2 R125 1kΩ FB105 10 R161 499Ω FB106 10 R153 DNP R121 33Ω VIN_B C110 DNP C111 2.2pF R123 1kΩ C112 DNP R157 DNP R122 33Ω VIN_B R120 1kΩ DNP C113 DNP AVDD_DUT C114 0.1µF R126 1kΩ アナログ入力 R131 0Ω DNP AVDD_DUT CH_C VGA入力接続 INH3 CHANNEL C P105 AIN R127 0Ω DNP P106 DNP R130 0Ω C115 0.1µF AIN FB107 C116 CM3 0.1µF 10 R129 0Ω R128 65Ω AVDD_DUT CH_C CM3 R138 1kΩ T103 1 6 2 5 3 4 FB108 10 R162 499Ω FB109 10 R154 DNP R134 33Ω VIN_C C117 DNP C118 2.2pF R135 1kΩ C119 DNP R158 DNP R136 33Ω VIN_C R133 1kΩ DNP C120 DNP AVDD_DUT C121 0.1µF R151 0Ω DNP VGA入力接続 INH4 AVDD_DUT CH_D R140 0Ω DNP R141 65Ω CM3 R137 0Ω DNP R139 1kΩ CHANNEL D P107 AIN R132 1kΩ DNP FB110 C122 0.1µF 10 P108 DNP AIN R143 0Ω R142 0Ω AVDD_DUT C123 CM4 0.1µF CH_D CM4 R149 1kΩ 6 2 5 3 4 R43 0Ω DNP CM4 FB111 10 R163 499Ω FB112 10 R155 DNP R146 33Ω VIN_D C124 DNP C125 2.2pF R148 1kΩ C126 DNP R159 DNP R147 33Ω R145 1kΩ DNP C127 DNP VIN_D AVDD_DUT C128 0.1µF 04418-041 R150 1kΩ T104 1 R144 1kΩ DNP DNP＝未実装 図48. 評価用ボード回路図−DUTアナログ入力 26 REV.A CHD CHD 37 D–D CHC CHB CHC D+D 38 D–C 39 40 D+C D–B CHA CHA CHB 41 D+B 42 43 A–D D+A FCO FCO 44 45 FCO– DCO 46 47 VIN –A VIN –D VIN –C AGND 36 GND 35 DRVDD_DUT 34 33 GND 32 R204 4.0kΩ AVDD_DUT 31 GND 30 29 GND DUTCLK AVDD_DUT 28 GND 27 26 VIN_D VIN_D 25 GND 24 AGND 23 13 AGND VIN +C VIN +D AVDD VIN +A 22 12 GND AGND 21 11 VIN_A AGND REFT 10 AVDD REFB GND VIN_A オプションのクロック発振器 AVDD 20 9 CLK VREF R203 10kΩ PDWN 19 8 AVDD_DUT AVDD_DUT R228 10kΩ AGND AD9229 18 JP201 AGND SENSE 7 AVDD AVDD 6 GND PWDNイネーブル AVDD 17 AVDD_DUT 3 JP202 AGND 5 16 1 4 DTP AGND 2 DRVDD LVDSBIAS 15 PIN 1 TO PIN 2 = 1010 1010 1010 PIN 2 TO PIN 3 = 1000 0000 0000 DRGND DNC VIN +B R201 10kΩ R202 10kΩ 3 DTP イネーブル VIN –B AVDD_DUT DRVDD 14 DRVDD_DUT DRGND FCO+ 2 DCO– U201 1 GND DCO+ 48 DCO AD9229 VIN_C VIN _C GND AVDD_DUT VREF_DUT JP203 VSENSE_DUT AVDD_DUT JP204 AVDD_DUT GND VIN _B VIN_B デジタル出力 OSC200 4 C209 0.1µF EOH GND VCC OUTPUT 2 3 リファレンス・ デカップリング CBELV3I66MT DCO 14 C210 0.1µF NC/ENB GND VCC OUTPUT C10 40 59 C203 0.1µF FCO C202 10µF CHA C204 0.1µF OSC201 1 GNDCD10 R205 60 AVDD_VGA 1 P202 C9 39 58 C201 0.1µF C8 38 57 CHB 7 C7 37 56 8 CHC R225 0Ω DNP CX3600C-65 DNP C6 36 55 CHD クロック回路 AVDD_DUT C5 35 DNP GNDCD9 R206 DNP GNDCD8 R207 DNP GNDCD7 R208 DNP GNDCD6 R209 DNP GNDCD5 R210 DNP GNDCD4 D10 50 D9 49 D8 48 D7 47 D6 46 D5 45 DCO FCO CHA CHB CHC CHD 54 R212 1kΩ P201 エンコード 入力 C205 0.1µF R213 49.9Ω R211 1kΩ R229 0Ω R231 0Ω DNP U202 U202 1 2 3 4 AVDD_DUT:14 AVDD_DUT:14 GND:7 GND:7 R214 22Ω 34 C4 D4 GNDCD3 44 53 DUTCLK R230 0Ω DNP 33 C3 D3 GNDCD2 43 52 32 C2 D2 GNDCD1 42 51 31 C1 D1 GNDAB10 41 30 10 外部リファレンス回路 9 リファレンス回路 8 VREFセレクト ADR510/ADR520 VREF_DUT R218 0Ω DNP R215 2kΩ R221 0Ω 1NV VOUT GND TRIM/NC 20 A9 B9 GNDAB8 VREF＝1V＝デフォルト B8 19 GNDAB7 18 27 7 VREF = 0.5V A8 A7 B7 GNDAB6 17 26 C206 0.1µF R216 10kΩ R217 470kΩ B10 GNDAB9 28 AVDD_DUT U203 A10 29 C207 0.1µF CW C208 10µF R219 DNP AVDD_DUT R220 DNP R222 0Ω 6 VREF = 外部 A6 B6 GNDAB5 16 25 R223 0Ω VREF = 0.5V (1 + R219/R220) 24 R224 0Ω VREF = 1V 23 5 4 VSENSE_DUT 3 A5 B5 GNDAB4 A4 B4 GNDAB3 A3 B3 GNDAB2 15 14 13 22 2 外部VREFを使用する場合、 C208を除去 A2 B2 GNDAB1 12 21 1 A1 B1 11 R206∼R210 オプションの出力終端 DNP＝未実装 図49. 評価用ボード回路図−DUT、VREF、 クロック入力、 デジタル出力インターフェース REV.A 27 04418-042 1469169-1 AD9229 R320 DNP R321 DNP C303 DNP C304 DNP C305 DNP L309 DNP R318 DNP C307 0.1µF CH_C L306 DNP L307 DNP L310 DNP L311 DNP 2 GND VG L312 DNP C310 0.1µF R307 187Ω R309 187Ω R302 10kΩ VG R308 374Ω C308 0.1µF R306 187Ω L308 DNP 1 R319 DNP C309 0.1µF R305 374Ω R304 187Ω C306 DNP EXT VG JP301 CW R303 39kΩ AVDD_VGA C311 1nF AVDD_VGA C312 0.1µF R310 100kΩ DNP 16 RCLMP 26 15 ENBL GAIN HILO MODE 27 14 28 13 VCM1 VCM2 AD8332 29 12 VIN1 VIN2 VIP1 VIP2 11 31 10 COM1 C321 18nF C325 0.1µF LON2 R316 274Ω C319 0.1µF C320 10µF R317 10kΩ DNP C322 18nF C326 0.1µF C323 22pF C316 0.1µF C324 22pF L313 120nH L314 120nH C327 0.1µF C328 0.1µF DNP＝未実装 INH4 INH3 044181-003 R315 274Ω LOP2 8 VPS2 7 INH2 LMD2 6 5 4 3 INH1 VPS1 LON1 2 1 C318 0.1µF AVDD_VGA C317 10µF AVDD_VGA R314 10kΩ LMD1 9 LOP1 C315 0.1µF C314 0.1µF COM2 32 MODEピン 正のゲイン・スロープ＝0∼1.0V 負のゲイン・スロープ＝2.25∼5.0V 30 C313 0.1µF R311 10kΩ DNP VG RCLAMPピン HILOピン＝LO＝±50ｍV HILOピン＝HI＝±75mV AVDD_VGA COMM VOH2 17 18 19 VOL2 20 NC 22 23 21 VPSV ENBV VOL1 25 R311 10kΩ DNP VOH1 U301 COMM R312 10Ω 24 AVDD_VGA HILOピン HIゲイン範囲＝2.25∼5.0V LOゲイン範囲＝0∼1.0V チャンネルCおよびD用のオプションのVGA駆動回路 パワーダウン・イネーブル （0∼1V＝パワーをディスエーブル） ) L305 DNP CH_C 外部可変ゲイン回路 （DC 0∼1.0V） L305∼L312には0Ωの抵抗を 実装するか、必要なフィルタの 設計に使用してください。 CH_D 外部可変ゲイン・ドライブ CH_D 図50. 評価用ボード回路図−オプションのDUTアナログ入力駆動 28 REV.A AD9229 CH_B L405∼L412には0Ωの抵抗を 実装するか、必要なフィルタの 設計に使用してください。 パワーダウン・イネーブル （0∼1V＝パワーをディスエーブル） ) L405 DNP CH_B R418 DNP C403 DNP C404 DNP R415 DNP C407 0.1µF CH_A R417 DNP C405 DNP L409 DNP CH_A L406 DNP L407 DNP L410 DNP L411 DNP R405 187Ω L408 DNP L412 DNP R416 DNP C410 0.1µF C409 0.1µF C408 0.1µF R404 374Ω R403 187Ω C406 DNP R407 374Ω R406 187Ω R408 187Ω C411 1nF C412 0.1µF R409 100kΩ DNP 16 RCLMP 26 15 ENBL GAIN HILO MODE 27 14 28 13 VCM1 VCM2 AD8332 29 12 VIN1 VIN2 VIP1 VIP2 11 31 10 COM1 LON2 VPS2 R412 274Ω C423 18nF C421 0.1µF R413 274Ω C419 0.1µF C420 10µF C426 22pF L413 120pH L414 120nH C427 0.1µF C428 0.1µF DNP＝未実装 INH2 INH1 図51. 評価用ボード回路図−オプションのDUTアナログ入力駆動（続き） REV.A R414 10kΩ DNP C424 18nF C422 0.1µF C425 22pF C416 0.1µF 8 INH2 7 6 5 4 INH1 VPS1 3 2 1 C418 0.1µF LOP2 29 044181-044 C417 10µF AVDD_VGA R411 10kΩ LON1 LOP1 LMD2 9 LMD1 32 C415 0.1µF C414 0.1µF COM2 MODEピン 正のゲイン・スロープ＝0∼1.0V 負のゲイン・スロープ＝2.25∼5.0V 30 C413 0.1µF R409 10kΩ DNP VG RCLAMPピン HILOピン＝LO＝±50ｍV HILOピン＝HI＝±75mV AVDD_VGA COMM VOH2 17 18 19 VOL2 20 NC 22 23 21 VPSV ENBV VOL1 25 R401 10kΩ DNP VOH1 U401 COMM R402 10kΩ 24 AVDD_VGA HILOピン HIゲイン範囲＝2.25∼5.0V LOゲイン範囲＝0∼1.0V チャンネルAおよびB用のオプションのVGA駆動回路 AVDD_VGA AD9229 電源入力 6V 2A（max） FER501 CHOKE_COIL F501 P503 1 PWR_IN 3 2 R500 374Ω D501 S2A_RECT 2A DO-214AA C501 10µF 3 4 1 SMDC110F D502 SHOT_RECT 3A DO-214AB 2 CR500 U501 L504 10µH ADP33339AKC-3 PWR_IN 3 INPUT OUTPUT1 2 OUTPUT4 4 C502 1µF GND 1 DUT_AVDD C503 1µF U502 L506 10µH ADP33339AKC-5 3 PWR_IN INPUT OUTPUT1 2 OUTPUT4 4 C514 1µ F GND 1 VGA_AVDD C515 1µF U503 L505 10µH ADP33339AKC-3 PWR_IN C506 1µF 3 INPUT OUTPUT1 2 OUTPUT4 4 GND 1 DUT_DRVDD C507 1µF オプションの電源入力 P501 DNP P1 P2 P3 P4 P5 P6 1 VGA_AVDD 2 3 DUT_AVDD 4 5 DUT_DRVDD L503 10µH AVDD_VGA 5.0V C516 10µF C517 0.1µF L502 10µH AVDD_DUT 3.0V 6 C508 10µF C509 0.1µF L501 10µH DNP＝未実装 C505 0.1µF 04418-045 DRVDD_DUT 3.0V C504 10µF 図52. 評価用ボード回路図−電源入力 30 REV.A AD9229 デカップリング・コンデンサ DRVDD_DUT C613 0.1µF C614 0.1µF AVDD_VGA C617 0.1µF C618 0.1µF C619 0.1µF C620 0.1µF C625 0.1µF C630 0.1µF C631 0.1µF C621 0.1µF C632 0.1µF C628 0.1µF AVDD_DUT C627 0.1µF H1 H2 H3 H4 未使用ゲート U202 GND 5 グラウンドに接続する ホールの取付け 6 AVDD_DUT : 14 GND : 7 U202 9 8 AVDD_DUT : 14 GND : 7 U202 11 10 AVDD_DUT : 14 GND : 7 U202 12 AVDD_DUT : 14 GND : 7 DNP＝未実装 図53. 評価用ボード回路図−デカップリングその他 REV.A 31 04418-046 13 04418-047 AD9229 図54. 評価用ボードのレイアウト−部品面 32 REV.A 04418-048 AD9229 図55. 評価用ボードのレイアウト−グラウンド・プレーン REV.A 33 04418-049 AD9229 図56. 評価用ボードのレイアウト−電源プレーン 34 REV.A 04418-050 AD9229 図57. 評価用ボードのレイアウト−裏面（鏡像） REV.A 35 AD9229 表11. 評価用ボードのBOM（部品表） 項目 ボード 当たりの 数量 記号 デバイス パッケージ 値 1 1 AD9229LFCSP_REVC PCボード PCボード PCボード 2 59 C327、C328、C630、C628、 コンデンサ C629、C631、C632、C101、 C102、C107、C108、C109、 C114、C115、C116、C121、 C122、C123、C128、C201、 C203、C204、C205、C206、 C207、C313、C314、C315、 C312、C318、C319、C412、 C316、C325、C326、C413、 C414、C415、C418、C419、 C416、C421、C422、C427、 C428、C505、C509、C517、 C613、C614、C617、C618、 C619、C620、C621、C625、 C209、C210、C627 402 3 4 C104、C111、C118、C125 コンデンサ 4 9 5 メーカー メーカー製品番号 0.1μF、セラミック、 X5R、10V、10% tol Panasonic ECJ-0EB1A104K 402 2.2pF、セラミック、 COG、0.25pF tol、 50V Murata GRM1555C1H2R2GZ01B C202、C208、C317、C320、 コンデンサ C417、C420、C504、C508、 C516 805 10μF、6.3V ±10%、 AVX セラミック、X5R 08056D106KAT2A 8 C307、C308、C309、C310、 コンデンサ C407、C408、C409、C410 603 0.1μF、セラミック、 X7R、16V、10% tol Kemet C0603C104K4RACTU 6 2 C311、C411 コンデンサ 402 1000pF、セラミック、 X7R、25V、10% tol Kemet C0402C102K3RACTU 7 4 C321、C322、C423、C424 コンデンサ 402 0.018μF、セラミック、 AVX X7R、16V、10% tol 0402YC183KAT2A 8 4 C323、C324、C425、C426 コンデンサ 402 22pF、セラミック、 NPO、5% tol、50V Kemet C0402C220J5GACTU 9 1 C501 コンデンサ 1206 10μF、タンタル、 16V、10% tol Kemet T491B106K016AS 10 6 C502、C503、C506、C507、 コンデンサ C514、C515 603 1μF、セラミック、 X5R、6.3V、10% tol Panasonic ECJ-1VB0J105K 11 1 CR500 LED 603 Green、4V、 5m candela Panasonic LNJ314G8TRA 12 1 D502 ダイオード DO-214AB 3A、30V、SMC Micro. Commercial Co. SK33MSCT 13 1 D501 ダイオード DO-214AA 2A、50V、SMC Micro Commercial Co. S2A 14 1 F501 ヒューズ 1210 6.0V、2.2Aトリップ 電流リセット可能な ヒューズ Tyco/ Raychem NANOSMDC110F-2 15 1 FER501 フェライト・ 2020 ビーズ 10μH、5A、50V、 190Ω@100MHz Murata DLW5BSN191SQ2L 16 12 FB101、FB102、FB103、 FB104、FB105、FB106、 FB107、FB108、FB109、 FB110、FB111、FB112 フェライト・ 603 ビーズ 10Ω、テスト周波数 100MHz、25% tol、 500mA Murata BLM18BA100SN1 17 2 JP201、JP301 コネクタ 2ピン 100milヘッダ・ ジャンパ、2ピン Samtec TSW-102-07-G-S 18 3 JP204、JP203、JP202 コネクタ 3ピン 100milヘッダ・ ジャンパ、3ピン Samtec TSW-103-07-G-S 36 REV.A AD9229 項目 ボード 当たりの 数量 19 6 20 記号 デバイス 値 メーカー メーカー製品番号 L501、L502、L503、L504、 フェライト・ 1210 L505、L506 ビーズ 10μH、ビーズコア 3.2 × 2.5 × 1.6 SMD、2A PanasonicECG EXC-CL3225U1 4 L313、L314、L413、L414 402 120nH、テスト周波数 Murata 100MHz、5% tol、 150mA LQG15HNR12J02B 21 12 L305、L306、L307、L308、 抵抗 L309、L310、L405、L406、 L407、L408、L409、L410、 L311、L312、L411、L412 805 0Ω、1/8W、5% tol Panasonic ERJ-6GEY0R00V 22 1 OSC200 発振器 SMT クロック発振器、 66.66MHz、3.3V CTS REEVES CB3LV-3C-66M6666-T 23 5 P201、P101、P103、P105、 P107 コネクタ SMA ボード厚0.063" 向けサイドマウント SMA Johnson 142-0711-821 Components 24 1 P202 コネクタ HEADER 1469169-1、正角2対、Tyco 25mm、ヘッダ・ アセンブリ 1469169-1 25 1 P503 コネクタ 0.1"、PCMT RAPC722、 電源コネクタ Switchcraft SC1153 26 10 R201、R202、R228、R203、 抵抗 R312、R314、R317、R402、 R411、R414 402 10kΩ、1/16W、 5% tol Yageo America 9C04021A1002JLHF3 27 7 R225、R129、R142、R224 抵抗 402 0Ω、1/16W、5% tol Yageo America 9C04021A0R00JLHF3 28 4 R102、R115、R128、R141 抵抗 402 64.9Ω、1/16W、 1% tol Panasonic ERJ-2RKF64R9X インダクタ パッケージ 29 4 R104、R116、R130、R143 抵抗 603 0Ω、1/10W、5% tol Panasonic ERJ-3GEY0R00V 30 14 R111、R112、R125、R126、 抵抗 R138、R139、R149、R150、 R211、R212、R109、R123、 R135、R148 402 1kΩ、1/16W、1% tol Panasonic ERJ-2RKF1001X 31 8 R108、R110、R121、R122、 抵抗 R134、R136、R146、R147 402 33Ω、1/16W、5% tol Yageo America 9C04021A33R0JLHF3 32 4 R160、R161、R162、R163 抵抗 402 499Ω、1/16W、 1% tol Panasonic ERJ-2RKF4990X 33 1 R215 抵抗 402 2kΩ、1/16W、 5% tol Yageo America 9C04021A2001JLHF3 34 1 R204 抵抗 402 4.02kΩ、1/16W、 1% tol Panasonic ERJ-2RKF4021X 35 1 R213 抵抗 402 49.9Ω、1/16W、 0.5% tol Susumu RR0510R-49R9-D 36 1 R214 抵抗 402 22Ω、1/16W、 5% tol Yageo America 9C04021A22R0JLHF3 37 2 R216、R302 ポテンショ メータ 3ピン 10kΩ、 Cermetトリマ・ ポテンショメータ、 18turn top adjust、 10%、1/2W BC CT-94W-103 Components 38 1 R217 抵抗 402 470kΩ、1/16W、 5% tol Yageo America 9C04021A4703JLHF3 39 1 R303 抵抗 402 39kΩ、1/16W、 5% tol Susumu RR0510P-393-D 40 8 R304、R306、R307、R309、 抵抗 R403、R405、R406、R408 402 187Ω、1/16W、 1% tol Panasonic ERJ-2RKF1870X REV.A 37 AD9229 項目 ボード 当たりの 数量 41 4 42 記号 デバイス パッケージ 値 メーカー メーカー製品番号 R305、R308、R404、R407、 抵抗 R500 402 374Ω、1/16W、 1% tol Panasonic ERJ-2RKF3740X 4 R315、R316、R412、R413 抵抗 402 274Ω、1/16W、 1% tol Panasonic ERJ-2RKF2740X 43 4 T101、T102、T103、T104 トランス CD542 ADT1-1WT、 1:1インピーダンス比 トランス MiniCircuits ADT1-1WT 44 2 U501、U503 IC SOT-223 ADP33339AKC-3、 1.5A、3.0V LDO レギュレータ ADI ADP33339AKC-3 45 2 U301、U401 IC LFCSP、 CP-32 AD8332ACP、 超低ノイズ高精度 デュアル VGA ADI AD8332ACP 46 1 U502 IC SOT-223 ADP33339AKC-5 ADI ADP33339AKC-5 47 1 U201 IC LFCSP、 CP-48-1 AD9229-65、 クワッド12ビット、 65 MSPS シリアル LVDS 3V ADC ADI AD9229BCPZ-65 48 1 U203 IC SOT-23 ADR510AR、1.0V、 ADI 高精度低ノイズ・ シャント電圧 リファレンス ADR510AR 49 1 U202 IC TSSOP 74VHC04MTC、 ヘックス・インバータ Fairchild 74VHC04MTC 50 4 MP101-104 アセンブリ の一部 CBSB-14-01A-RT、 7/8"高、回路ボード 対応と同等 Richco CBSB-14-01A-RT 51 4 MP105-108 アセンブリ の一部 SNT-100-BK-G-H、 100milジャンパ Samtec SNT-100-BK-G-H 52 4 MP109-112 アセンブリ の一部 5-330808-3、 ピン・ソケット、 OSC200向け クローズ・エンド AMP 5-330808-3 38 REV.A AD9229 7.00 BSC SQ 0.60 MAX 0.60 MAX 37 36 1番ピン 識別マーク 6.75 BSC SQ 上面図 12° MAX 48 1番ピン 識別マーク 1 5.25 5.10 SQ 4.95 露出パッド （底面図） 0.50 0.40 0.30 1.00 0.85 0.80 0.30 0.23 0.18 25 24 TDS01/2006/PDF 外形寸法 12 13 0.25 MIN 5.50 REF 0.80 MAX 0.65 TYP 0.05 MAX 0.02 NOM 0.50 BSC 実装面 平坦性 0.08 0.20 REF JEDEC規格MO-220-VKKD-2に準拠 図58. 48ピン・フレーム・チップ・スケール・パッケージ[LFCSP] （CP-48-1） 寸法単位：mm オーダー・ガイド モデル 温度範囲 パッケージ パッケージ・オプション AD9229BCPZ-651 −40∼＋85℃ 48ピンLFCSP CP-48-1 AD9229BCPZRL7-651 −40∼＋85℃ 48ピンLFCSP CP-48-1 AD9229BCPZ-501 −40∼＋85℃ 48ピンLFCSP CP-48-1 AD9229BCPZRL7-501 −40∼＋85℃ 48ピンLFCSP CP-48-1 AD9229-65EB 1 評価用ボード Z ＝ 鉛フリー製品 REV.A 39 D04418-0-9/05(A)-J