IFダイバーシティー・レシーバ AD6655 特長 アプリケーション 帯域幅 32.7 MHz、サンプリング 150 MSPS、 70 MHz で SNR = 74.5 dBc (75.5 dBFS) 通信 150 MSPS で、70 MHz まで SFDR = 80 dBc マルチモード・デジタル・レシーバ(3G) ダイバーシティー無線システム 1.8 V のアナログ電源動作 TD-SCDMA、WiMax、WCDMA、 CDMA2000、GSM、EDGE、LTE 1.8 V～3.3 V の CMOS 出力電源 または 1.8 V の LVDS 出力電源 I/Q 復調システム 入力クロック分周器(1～8 分周)を内蔵 スマート・アンテナ・システム 2 チャンネルの ADC を内蔵 汎用ソフトウェア無線 サンプル・レート: 最大 150 MSPS ブロードバンド・データ・アプリケーション IF サンプリング周波数: 450 MHz まで 製品のハイライト ADC リファレンス電圧を内蔵 ADC サンプル・アンド・ホールドを内蔵 1. 2. 柔軟なアナログ入力範囲: 1 V p-p～2 V p-p ADC クロックのデューティ・サイクル・スタビライザを内蔵 3. チャンネル・アイソレーション/クロストーク: 95 dB 広帯域デジタル・ダウンコンバータ(DDC)を内蔵 4. 32 ビット複素型の数値制御発振器(NCO)を内蔵 デシメーション用ハーフバンド・フィルタおよび FIR フィルタを 内蔵 実数型と複素型の出力モードをサポート 5. 6. 7. 高速スレッショールド検出ビットをサポート コンポジット信号モニター 150 MSPS の 14 ビット ADC を 2 個内蔵。 広帯域デシメーション・フィルタと 32 ビット複素 NCO を内 蔵。 シリアル出力付きの高速オーバーレンジ検出機能と信号モニ ター機能。 独自の差動入力により、最大 450 MHz までの入力周波数で 優れた SNR 性能を維持。 独立した CMOS、インターリーブ CMOS、IQ モード CMOS、 インターリーブ LVDS などの柔軟な出力モード。 SYNC 入力により複数デバイスの同期が可能。 レジスタの読み書きに使用する 3 ビット SPI ポートを内蔵。 省電力のパワーダウン・モード Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2007 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 AD6655 機能ブロック図 FD[0:3]A DVDD DRVDD FD BITS/THRESHOLD DETECT CMOS/LVDS OUTPUT BUFFER AD6655 I SHA ADC VIN–A Q LP/HP DECIMATING HB FILTER + FIR VREF SENSE CML RBIAS SIGNAL MONITOR CLK– fADC/8 NCO REF SELECT DUTY CYCLE STABILIZER DCO GENERATION Q VIN–B SHA ADC VIN+B I AGND MULTI-CHIP SYNC FD BITS/THRESHOLD DETECT SYNC FD[0:3]B LP/HP DECIMATING HB FILTER + FIR SIGNAL MONITOR DATA PROGRAMMING DATA SIGNAL MONITOR INTERFACE SPI SMI SMI SMI SDFS SCLK/ SDO/ PDWN OEB SDIO/ SCLK/ CSB DCS DFS NOTES 1. PIN NAMES ARE FOR THE CMOS PIN CONFIGURATION ONLY; SEE FIGURE 10 FOR LVDS PIN NAMES. 図 1. Rev. 0 － 2/84 － D0A CLK+ DIVIDE 1 TO 8 32-BIT TUNING NCO D13A DCOA DCOB D13B D0B DRGND 06709-001 VIN+A CMOS OUTPUT BUFFER AVDD AD6655 目次 特長 ...................................................................................................... 1 ハーフバンド・フィルタの機能 ................................................ 39 アプリケーション .............................................................................. 1 固定係数 FIR フィルタ ................................................................ 39 製品のハイライト .............................................................................. 1 同期化 ........................................................................................... 40 機能ブロック図 .................................................................................. 2 結合フィルタ性能 ........................................................................ 40 改訂履歴 .............................................................................................. 3 最終 NCO ...................................................................................... 40 概要 ...................................................................................................... 4 ADC オーバーレンジとゲインの制御 ........................................... 41 仕様 ...................................................................................................... 5 高速検出の概要............................................................................ 41 ADC の DC 仕様—AD6655BCPZ-80/AD6655BCPZ-105 ................ 5 ADC 高速振幅 .............................................................................. 41 ADC の DC 仕様—AD6655BCPZ-125/AD6655BCPZ-150............... 6 ADC オーバーレンジ(OR) .......................................................... 42 ADC の AC 仕様—AD6655BCPZ-80/AD6655BCPZ-105 ............. 7 ゲインの切り替え ........................................................................ 42 ADC の AC 仕様—AD6655BCPZ-125/AD6655BCPZ-150 .............. 8 信号モニター .................................................................................... 44 デジタル仕様—AD6655BCPZ-80/AD6655BCPZ-105.................. 9 ピーク検出器モード .................................................................... 44 デジタル仕様—AD6655BCPZ-125/AD6655BCPZ-150 ................ 11 RMS/MS 振幅モード.................................................................... 44 スイッチング仕様—AD6655BCPZ-80/AD6655BCPZ-105 ........... 13 スレッショールド交差モード .................................................... 45 スイッチング仕様—AD6655BCPZ-125/AD6655BCPZ-150 ......... 14 その他のコントロール・ビット ................................................ 45 タイミング仕様 ............................................................................ 15 DC 補正 ......................................................................................... 45 絶対最大定格 .................................................................................... 18 信号モニターSPORT 出力 ........................................................... 46 熱特性............................................................................................ 18 チャンネル/チップ同期 ................................................................... 47 ESD に関する注意........................................................................ 18 シリアル・ポート・インターフェース(SPI) ................................ 48 ピン配置およびピン機能説明 ........................................................ 19 SPI を使う設定 ............................................................................. 48 等価回路 ............................................................................................ 23 ハードウェア・インターフェース ............................................ 48 動作原理 ............................................................................................ 29 SPI を使わない設定 ..................................................................... 49 ADC のアーキテクチャ ............................................................... 29 SPI からアクセス可能な機能 ..................................................... 49 アナログ入力に対する考慮 ........................................................ 29 メモリ・マップ・レジスタ・テーブルの読み出し................. 50 リファレンス電圧 ........................................................................ 31 メモリ・マップ・レジスタ・テーブル .................................... 51 クロック入力の考慮事項 ............................................................ 32 メモリ・マップ・レジスタの説明 ............................................ 55 消費電力とスタンバイ・モード ................................................ 34 アプリケーション情報 .................................................................... 59 デジタル出力 ................................................................................ 35 デザイン・ガイドライン ............................................................ 59 デジタル・ダウンコンバータ ........................................................ 37 評価ボード ........................................................................................ 61 ダウンコンバータ・モード ........................................................ 37 電源 ............................................................................................... 61 数値制御発振器(NCO) ................................................................. 37 入力信号 ....................................................................................... 61 ハーフバンド・デシメーション・フィルタと FIR フィルタ . 37 出力信号 ....................................................................................... 61 FADC/8 固定周波数 NCO ............................................................... 37 デフォルト動作設定とジャンパー・セレクション設定 ......... 62 数値制御発振器(NCO) ..................................................................... 38 別のクロック設定 ........................................................................ 62 周波数変換 .................................................................................... 38 別のアナログ入力駆動構成 ........................................................ 63 NCO 同期 ...................................................................................... 38 回路図 ........................................................................................... 64 位相オフセット ............................................................................ 38 評価ボードのレイアウト ............................................................ 74 NCO の振幅ディザと位相ディザ ............................................... 38 部品表 ........................................................................................... 82 デシメーション・ハーフバンド・フィルタと FIR フィルタ ..... 39 外形寸法............................................................................................ 84 ハーフバンド・フィルタ係数 .................................................... 39 オーダー・ガイド ........................................................................ 84 改訂履歴 11/07—Revision 0: Initial Version Rev. 0 － 3/84 － AD6655 概要 AD6655 は、80 MSPS/105 MSPS/125 MSPS/150 MSPS の 14 ビッ ト ADC が 2 個と、広帯域デジタル・ダウンコンバータ(DDC)か ら構成されるミックスド・シグナル中間周波数(IF)レシーバです。 AD6655 は、低価格、小型、多機能が必要とされる通信アプリ ケーションをサポートするようにデザインされています。 2 個の ADC コアはマルチステージの差動パイプライン・アーキ テクチャを採用し、出力誤差補正ロジックを内蔵しています。 各 ADC は、ユーザー選択可能な、多様な入力範囲をサポートす る広帯域差動サンプル・アンド・ホールド・アナログ入力アン プを持っています。リファレンス電圧を内蔵しているためデザイ ンが容易です。デューティ・サイクル・スタビライザは、クロ ック・デューティ・サイクルの変動を補償して、優れた性能を 維持します。 ADC データ出力は内部でレシーバのデジタル・ダウンコンバー タ(DDC)に直接接続されているため、レイアウトが簡素化され て相互接続の寄生成分が尐なくなります。デジタル・レシーバ は 2 チャンネルあるため、処理の柔軟性が増します。各受信チャ ンネルは、32 ビット周波数変換器(数値制御発振器(NCO))、ハー フバンド・デシメーション・フィルタ、固定 FIR フィルタ、 fADC/8 固定の周波数 NCO の 4 ステージがカスケード接続された 信号処理機能で構成されています。 AD6655 はレシーバ DDC の他にシステム・レシーバ内に自動ゲ イン制御(AGC)機能を簡素化する複数の機能を持っています。 高速な検出機能を使うと、4 ビットの入力レベル情報を短いレ イテンシで出力することにより、高速なオーバーレンジ検出が 可能になります。 さらに、スレッショールドがプログラマブルな検出器を使うと、 レイテンシの小さい ADC の高速検出ビット(4 ビット)を使って Rev. 0 着信信号電力をモニターすることができます。入力信号レベル がプログラマブルなスレッショールドを超えると、粗調整上位ス レッショールド・インジケータがハイ・レベルになります。こ のスレッショールド・インジケータのレイテンシは小さいため、 迅速にシステム・ゲインを下げてオーバーレンジ状態を回避す ることができます。 2 つ目の AGC 関連機能は信号モニターです。このブロックを使 うと、着信信号のコンポジット振幅をモニターすることができる ため、システム全体のダイナミック・レンジを最適化するゲイ ンを設定するときに役立ちます。 デジタル処理を行ったデータは、2 つの外部 14 ビット出力ポー トへ直接出力することができます。これらの出力は、1.8 V～3.3 V の CMOS または 1.8 V の LVDS に設定することができます。 CMOS データも、ダブル・データ・レートのインターリーブ構 成でポート A のみから出力することができます。 AD6655 レシーバは、IF 周波数の広いスペクトルをデジタル化 します。各レシーバは、メイン・チャンネルとダイバーシティ ー・チャンネルの同時受信を行うようにデザインされています。 この IF サンプリング・アーキテクチャは、従来型アナログ技術 または集積度の低いデジタル方式と比べると部品コストと複雑 さを大幅に削減します。 柔軟なパワーダウン・オプションは、必要に応じて大幅な省電 力を可能にします。 設定と制御は、3 ビットの SPI 互換シリアル・インターフェース を介して行います。 AD6655 は 64 ピン LFCSP を採用し、−40℃～+85℃の工業用温度 範囲仕様です。 － 4/84 － AD6655 仕様 ADC の DC 仕様—AD6655BCPZ-80/AD6655BCPZ-105 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内部リ ファレンス電圧、DCS をイネーブル。 表 1. AD6655BCPZ-80 Typ Max Temperature Min RESOLUTION Full 14 ACCURACY No Missing Codes Offset Error Gain Error Full Full Full MATCHING CHARACTERISTIC Offset Error Gain Error 25°C 25°C ±0.2 ±0.2 TEMPERATURE DRIFT Offset Error Gain Error Full Full ±15 ±95 INTERNAL VOLTAGE REFERENCE Output Voltage Error (1 V Mode) Load Regulation @ 1.0 mA Full Full ±5 7 INPUT-REFERRED NOISE VREF = 1.0 V 25°C 0.85 0.85 LSB rms Full 2 2 V p-p Full 8 8 pF Full 6 6 kΩ −3.6 Min AD6655BCPZ-105 Typ Max Parameter 14 Guaranteed ±0.2 ±0.6 −1.8 −0.1 −4.3 ±0.6 ±0.75 Bits Guaranteed ±0.2 −2.2 ±0.6 −0.5 % FSR % FSR ±0.2 ±0.2 ±0.6 ±0.75 % FSR % FSR ±15 ±95 ±18 Unit ±5 7 ppm/°C ppm/°C ±18 mV mV ANALOG INPUT Input Span, VREF = 1.0 V Input Capacitance 1 VREF INPUT RESISTANCE POWER SUPPLIES Supply Voltage Full 1.7 1.8 1.9 1.7 1.8 1.9 V DRVDD (CMOS Mode) Full 1.7 3.3 3.6 1.7 3.3 3.6 V DRVDD (LVDS Mode) Full 1.7 1.8 1.9 1.7 1.8 1.9 V AVDD, DVDD Supply Current IAVDD2, 3 Full 235 2, 3 Full 175 2 Full 18 21 mA 2 Full 8 11 mA 2 Full 55 56 mA DC Input Full 470 Sine Wave Input2 (DRVDD = 1.8 V) Full 755 995 mW Full 800 1040 mW Full 52 68 mW Full 2.5 IDVDD IDRVDD (3.3 V CMOS) IDRVDD (1.8 V CMOS) IDRVDD (1.8 V LVDS) 420 315 225 575 mA mA POWER CONSUMPTION 2 Sine Wave Input (DRVDD = 3.3 V) Standby Power 4 Power-Down Power 1 490 8 620 2.5 650 8 mW mW 入力容量は、1 本の差動入力ピンと AGND との間の実効容量です。図 11 の等価アナログ入力構造を参照してください。 9.7 MHz のフルスケール正弦波入力、13 MHz で NCO をイネーブル、FIR フィルタをイネーブル、各出力ビットに約 5 pF の負荷を接続して fS/8 出力ミックスをイネー ブルして測定。 3 最大値は、IAVDD と IDVDD の組み合わせに適用。 4 スタンバイ電力は、DC 入力と CLK ピンを非アクティブ(すなわち AVDD または AGND に接続)にして測定。 2 Rev. 0 － 5/84 － AD6655 ADC の DC 仕様—AD6655BCPZ-125/AD6655BCPZ-150 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内部リ ファレンス電圧、DCS をイネーブル。 表 2. AD6655BCPZ-125 Temperature Min RESOLUTION Full 14 ACCURACY No Missing Codes Offset Error Gain Error Full Full Full MATCHING CHARACTERISTIC Offset Error Gain Error 25°C 25°C ±0.3 ±0.1 TEMPERATURE DRIFT Offset Error Gain Error Full Full ±15 ±95 INTERNAL VOLTAGE REFERENCE Output Voltage Error (1 V Mode) Load Regulation @ 1.0 mA Full Full ±5 7 INPUT-REFERRED NOISE VREF = 1.0 V 25°C 0.85 0.85 LSB rms Full Full 2 8 2 8 V p-p Full 6 6 kΩ −4.7 Typ Max AD6655BCPZ-150 Parameter Min Typ Max 14 Guaranteed ±0.3 −2.7 ±0.6 −0.8 −5.1 ±0.7 ±0.7 Bits Guaranteed ±0.2 ±0.6 −3.2 −1.0 % FSR % FSR ±0.2 ±0.2 % FSR % FSR ±0.7 ±0.8 ±15 ±95 ±18 Unit ±5 7 ppm/°C ppm/°C ±18 mV mV ANALOG INPUT Input Span, VREF = 1.0 V Input Capacitance1 VREF INPUT RESISTANCE pF POWER SUPPLIES Supply Voltage AVDD, DVDD DRVDD (CMOS Mode) DRVDD (LVDS Mode) Supply Current IAVDD2, 3 2, 2 IDVDD IDRVDD2 (3.3 V CMOS) IDRVDD2 (1.8 V CMOS) IDRVDD2 (1.8 V LVDS) POWER CONSUMPTION DC Input Sine Wave Input2 (DRVDD = 1.8 V) Sine Wave Input2 (DRVDD = 3.3 V) Standby Power4 Power-down Power Full Full Full 1.7 1.7 1.7 1.8 1.8 1.8 Full Full Full Full Full 390 270 26 13 57 Full Full Full Full Full 770 1215 1275 77 2.5 1 1.9 3.6 1.9 705 810 8 1.7 1.7 1.7 1.8 1.8 1.8 440 320 28 17 57 870 1395 1450 77 2.5 1.9 3.6 1.9 805 920 8 V V V mA mA mA mA mA mW mW mW mW mW 入力容量は、1 本の差動入力ピンと AGND との間の実効容量です。図 11 の等価アナログ入力構造を参照してください。 9.7 MHz のフルスケール正弦波入力、13 MHz で NCO をイネーブル、FIR フィルタをイネーブル、各出力ビットに約 5 pF の負荷を接続して fS/8 出力ミックスをイネー ブルして測定。 3 最大値は、IAVDD と IDVDD の組み合わせに適用。 4 スタンバイ電力は、DC 入力と CLK ピンを非アクティブ(すなわち AVDD または AGND に接続)にして測定。 2 Rev. 0 － 6/84 － AD6655 ADC の AC 仕様—AD6655BCPZ-80/AD6655BCPZ-105 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内部リ ファレンス電圧、DCS をイネーブル。 表 3. Parameter1 Temperature SIGNAL-TO-NOISE-RATIO (SNR) fIN = 2.4 MHz fIN = 70 MHz 25°C 25°C Full 25°C 25°C fIN = 140 MHz fIN = 220 MHz Min AD6655BCPZ-80 Typ Max Min AD6655BCPZ-105 Typ Max 74.9 74.8 74.8 74.7 73.0 dB dB dB dB dB 73.0 74.5 74.3 73.4 73.4 Unit WORST SECOND OR THIRD HARMONIC fIN = 2.4 MHz 25°C −86 −86 dBc fIN = 70 MHz 25°C −85 −85 dBc −74 Full −74 dBc fIN = 140 MHz 25°C −84 −84 dBc fIN = 220 MHz 25°C −83 −83 dBc 25°C 86 86 dBc 25°C 85 85 dBc SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 2.4 MHz fIN = 70 MHz Full 74 74 dBc 25°C 84 84 dBc 25°C 83 83 dBc fIN = 2.4 MHz 25°C −93 −93 dBc fIN = 70 MHz 25°C −90 −90 dBc fIN = 140 MHz fIN = 220 MHz 2 WORST OTHER HARMONIC OR SPUR −82 Full −82 dBc fIN = 140 MHz 25°C −89 −89 dBc fIN = 220 MHz 25°C −86 −86 dBc fIN = 29.12 MHz, 32.12 MHz (−7 dBFS) 25°C 85 85 dBc fIN = 169.12 MHz, 172.12 MHz (−7 dBFS) 25°C 81 81 dBc Full 95 95 dB 25°C 650 650 MHz TWO-TONE SFDR CROSSTALK 3 ANALOG INPUT BANDWIDTH 1 完全な定義についてはアプリケーション・ノート「Understanding High Speed ADC Testing and Evaluation」を参照してください。 AD6655 のその他のワースト・ケース仕様の詳細については、アプリケーション情報のセクションを参照してください。 3 クロストークは、片方のチャンネルに−1 dBFS を入力し、他方のチャンネルは入力なしで、100 MHz で測定。 2 Rev. 0 － 7/84 － AD6655 ADC の AC 仕様—AD6655BCPZ-125/AD6655BCPZ-150 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内部リ ファレンス電圧、DCS をイネーブル。 表 4. Parameter1 Temperature SIGNAL-TO-NOISE-RATIO (SNR) fIN = 2.4 MHz fIN = 70 MHz 25°C 25°C Full 25°C 25°C fIN = 140 MHz fIN = 220 MHz Min AD6655BCPZ-80 Typ Max Min AD6655BCPZ-105 Typ Max 74.9 74.8 74.8 74.7 73.0 dB dB dB dB dB 73.0 74.5 74.3 73.4 73.4 Unit WORST SECOND OR THIRD HARMONIC fIN = 2.4 MHz 25°C −86 −86 dBc fIN = 70 MHz 25°C −85 −85 dBc −74 Full −74 dBc fIN = 140 MHz 25°C −84 −84 dBc fIN = 220 MHz 25°C −83 −83 dBc 25°C 86 86 dBc 25°C 85 85 dBc SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 2.4 MHz fIN = 70 MHz Full 74 74 dBc 25°C 84 84 dBc 25°C 83 83 dBc fIN = 2.4 MHz 25°C −93 −93 dBc fIN = 70 MHz 25°C −90 −90 dBc fIN = 140 MHz fIN = 220 MHz 2 WORST OTHER HARMONIC OR SPUR −82 Full −82 dBc fIN = 140 MHz 25°C −89 −89 dBc fIN = 220 MHz 25°C −86 −86 dBc fIN = 29.12 MHz, 32.12 MHz (−7 dBFS) 25°C 85 85 dBc fIN = 169.12 MHz, 172.12 MHz (−7 dBFS) 25°C 81 81 dBc Full 95 95 dB 25°C 650 650 MHz TWO-TONE SFDR CROSSTALK 3 ANALOG INPUT BANDWIDTH 1 完全な定義についてはアプリケーション・ノート「Understanding High Speed ADC Testing and Evaluation」を参照してください。 AD6655 のその他のワースト・ケース仕様の詳細については、アプリケーション情報のセクションを参照してください。 3 クロストークは、片方のチャンネルに−1 dBFS を入力し、他方のチャンネルは入力なしで、100 MHz で測定。 2 Rev. 0 － 8/84 － AD6655 デジタル仕様—AD6655BCPZ-80/AD6655BCPZ-105 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内部リ ファレンス電圧、DCS をイネーブル。 表 5. Parameter Temp AD6655BCPZ-80 Typ Max Min Min AD6655BCPZ-105 Typ Max Unit DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−) Logic Compliance Internal Common-Mode Bias Full Differential Input Voltage Full 0.2 6 0.2 6 V V p-p Full AVDD − AVDD + AVDD − 0.3 AVDD + 1.6 V 0.3 1.6 Input Voltage Range CMOS/LVDS/LVPECL 1.2 CMOS/LVDS/LVPECL 1.2 Input Common-Mode Range Full 1.1 AVDD 1.1 AVDD V High Level Input Voltage Low Level Input Voltage Full Full 1.2 3.6 1.2 3.6 0 0.8 0 0.8 V V High Level Input Current Full −10 +10 −10 +10 µA Low Level Input Current Full −10 +10 −10 +10 µA Input Capacitance Full Input Resistance Full SYNC INPUT Logic Compliance Internal Bias Input Voltage Range High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Capacitance Input Resistance Full Full Full Full Full Full Full Full LOGIC INPUT (CSB)1 High Level Input Voltage Low Level Input Voltage Full Full High Level Input Current 4 8 10 4 12 8 CMOS 1.2 12 CMOS 1.2 kΩ V V V V µA µA pF kΩ AVDD + 1.6 3.6 0.8 +10 +10 AVDD − 0.3 1.2 0 −10 −10 12 8 1.22 3.6 1.22 3.6 0 0.6 0 0.6 V V Full −10 +10 −10 +10 µA Low Level Input Current Full 40 132 40 132 µA Input Resistance Full 26 26 kΩ Full 2 2 pF Input Capacitance LOGIC INPUT (SCLK/DFS) High Level Input Voltage Low Level Input Voltage AVDD − 0.3 1.2 0 −10 −10 10 pF 8 4 10 AVDD + 1.6 3.6 0.8 +10 +10 4 10 12 2 Full Full 1.22 3.6 1.22 3.6 0 0.6 0 0.6 V V High Level Input Current Full −92 −135 −92 −135 µA Low Level Input Current Full −10 +10 −10 +10 µA Input Resistance Full 26 26 kΩ Full 2 2 pF Input Capacitance LOGIC INPUTS (SDIO/DCS, SMI SDFS) 1 High Level Input Voltage Full 1.22 3.6 1.22 3.6 V Low Level Input Voltage Full 0 0.6 0 0.6 V High Level Input Current Full −10 +10 −10 +10 µA Low Level Input Current Full 38 128 38 128 µA Rev. 0 － 9/84 － AD6655 Parameter Temp Min AD6655BCPZ-80 Typ Max Min AD6655BCPZ-105 Typ Max Unit Input Resistance Full 26 26 kΩ Input Capacitance Full 5 5 pF LOGIC INPUTS (SMI SDO/OEB, SMI SCLK/PDWN)2 High Level Input Voltage Full 1.22 3.6 1.22 3.6 V Low Level Input Voltage Full 0 0.6 0 0.6 V High Level Input Current Full −90 −134 −90 −134 µA Low Level Input Current Full −10 +10 −10 +10 µA Input Resistance Full 26 26 kΩ Full 5 5 pF Input Capacitance DIGITAL OUTPUTS CMOS Mode—DRVDD = 3.3 V High Level Output Voltage IOH = 50 µA Full 3.29 3.29 V IOH = 0.5 mA Full 3.25 3.25 V Low Level Output Voltage IOL = 1.6 mA Full 0.2 0.2 V IOL = 50 µA Full 0.05 0.05 V CMOS Mode—DRVDD = 1.8 V High Level Output Voltage IOH = 50 µA Full 1.79 1.79 V IOH = 0.5 mA Full 1.75 1.75 V Low Level Output Voltage IOL = 1.6 mA Full 0.2 0.2 V IOL = 50 µA Full 0.05 0.05 V LVDS Mode, DRVDD = 1.8 V Differential Output Voltage (VOD), ANSI Mode Output Offset Voltage (VOS), ANSI Mode Differential Output Voltage (VOD), Reduced Swing Mode Output Offset Voltage (VOS), Reduced Swing Mode 1 2 Full 250 350 450 250 350 450 mV Full 1.15 1.25 1.35 1.15 1.25 1.35 V Full 150 200 280 150 200 280 mV Full 1.15 1.25 1.35 1.15 1.25 1.35 V プルアップ。 プルダウン。 Rev. 0 － 10/84 － AD6655 デジタル仕様—AD6655BCPZ-125/AD6655BCPZ-150 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内部リ ファレンス電圧、DCS をイネーブル。 表 6. Parameter DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−) Logic Compliance Internal Common-Mode Bias Differential Input Voltage Temp AD6655BCPZ-125 Typ Max Min CMOS/LVDS/LVPECL 1.2 Full AD6655BCPZ-150 Typ Max Min CMOS/LVDS/LVPECL 1.2 Unit Full 0.2 6 0.2 6 V V p-p Full AVDD − AVDD + AVDD − AVDD + 1.6 V 0.3 1.6 0.3 Input Voltage Range Input Common-Mode Range Full 1.1 V AVDD 1.1 V AVDD V High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Full Full Full Full 1.2 0 −10 −10 3.6 0.8 +10 +10 1.2 0 −10 −10 3.6 0.8 +10 +10 Input Capacitance Full V V µA µA pF Input Resistance Full 12 8 12 kΩ 4 8 SYNC INPUT Logic Compliance Internal Bias Input Voltage Range High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Capacitance Input Resistance Full Full Full Full Full Full Full Full LOGIC INPUT (CSB)1 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 −10 40 LOGIC INPUT (SCLK/DFS)2 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 −92 −10 LOGIC INPUTS (SDIO/DCS, SMI SDFS) High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 −10 38 LOGIC INPUTS (SMI SDO/OEB, SMI SCLK/PDWN)2 High Level Input Voltage Low Level Input Voltage Full Full 1.22 0 Rev. 0 10 4 CMOS 1.2 AVDD − 0.3 1.2 0 −10 −10 8 4 10 CMOS 1.2 AVDD + 1.6 3.6 0.8 +10 +10 AVDD − 0.3 1.2 0 −10 −10 12 8 3.6 0.6 +10 132 1.22 0 −10 40 26 2 AVDD + 1.6 3.6 0.8 +10 +10 4 10 12 1.22 0 −92 −10 26 2 V V µA µA kΩ pF 3.6 0.6 −135 +10 V V µA µA kΩ pF 3.6 0.6 +10 128 V V µA µA kΩ pF 3.6 0.6 V V 26 2 3.6 0.6 +10 128 1.22 0 −10 38 26 5 26 5 3.6 0.6 1.22 0 V V V V µA µA pF kΩ 3.6 0.6 +10 132 26 2 3.6 0.6 −135 +10 － 11/84 － 10 AD6655 Parameter High Level Input Current Low Level Input Current Input Resistance Input Capacitance Temp Full Full Full Full Min −90 −10 Full Full 3.29 3.25 AD6655BCPZ-125 Typ Max −134 +10 26 5 Min −90 −10 AD6655BCPZ-150 Typ Max −134 +10 26 5 Unit µA µA kΩ pF DIGITAL OUTPUTS CMOS Mode—DRVDD = 3.3 V High Level Output Voltage IOH = 50 µA IOH = 0.5 mA Low Level Output Voltage IOL = 1.6 mA IOL = 50 µA CMOS Mode—DRVDD = 1.8 V High Level Output Voltage IOH = 50 µA IOH = 0.5 mA Low Level Output Voltage IOL = 1.6 mA IOL = 50 µA LVDS Mode—DRVDD = 1.8 V Differential Output Voltage (VOD), ANSI Mode Output Offset Voltage (VOS), ANSI Mode Differential Output Voltage (VOD), Reduced Swing Mode Output Offset Voltage (VOS), Reduced Swing Mode 1 2 3.29 3.25 Full Full Full Full 0.2 0.05 1.79 1.75 0.2 0.05 1.79 1.75 Full Full V V V V 0.2 0.05 0.2 0.05 V V Full 250 350 450 250 350 450 mV Full 1.15 1.25 1.35 1.15 1.25 1.35 V Full 150 200 280 150 200 280 mV Full 1.15 1.25 1.35 1.15 1.25 1.35 V プルアップ。 プルダウン。 Rev. 0 V V － 12/84 － AD6655 スイッチング仕様—AD6655BCPZ-80/AD6655BCPZ-105 表 7. Parameter CLOCK INPUT PARAMETERS Input Clock Rate Conversion Rate1 DCS Enabled DCS Disabled CLK Period—Divide-by-1 Mode (tCLK) CLK Pulse Width High (tCLKH) Temp AD6655BCPZ-80 Min Typ Max Full AD6655BCPZ-105 Min Typ Max 625 Unit 625 MHz 105 105 MSPS MSPS ns Full Full Full 20 10 12.5 80 80 20 10 9.5 Divide-by-1 Mode, DCS Enabled Full 3.75 Divide-by-1 Mode DCS Disabled Divide-by-2 Mode, DCS Enabled Full Full 5.63 1.6 6.25 8.75 2.85 4.75 6.65 ns 6.25 6.88 4.28 1.6 4.75 5.23 ns ns Divide-by-3 Through Divide-by-8 Modes, DCS Enabled Full 0.8 Full Full Full Full 1.6 4.0 3.9 5.4 14.0 11.0 6.2 7.3 1.6 4.0 3.9 5.4 11.0 8.0 6.2 7.3 ns ns ns ns Full Full Full Full 1.9 4.4 4.1 5.8 14.2 10.8 6.4 7.7 1.9 4.4 4.1 5.8 11.2 7.8 6.4 7.7 ns ns ns ns Full Full Full Full 1.6 3.4 3.9 4.8 7.15 5.35 6.2 6.7 1.6 3.4 3.9 4.8 5.65 3.85 6.2 6.7 ns ns ns ns Full Full Full Full 1.9 3.8 4.1 5.2 7.35 5.15 6.4 7.1 1.9 3.8 4.1 5.2 5.85 3.65 6.4 7.1 ns ns ns ns Full Full Full 2.5 3.7 4.8 5.3 38 7.0 7.3 2.5 3.7 4.8 5.3 38 7.0 7.3 ns ns Cycles 0.8 ns DATA OUTPUT PARAMETERS (DATA, FD) CMOS Noninterleaved Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Noninterleaved Mode—DRVDD = 3.3 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Interleaved and IQ Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Interleaved and IQ Mode—DRVDD = 3.3 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) LVDS Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Pipeline Delay (Latency) NCO, FIR, fS/8 Mix Disabled Pipeline Delay (Latency) NCO Enabled, FIR and fS/8 Mix Disabled (Complex Output Mode) Full 38 38 Cycles Pipeline Delay (Latency) NCO, FIR, and fS/8 Mix Enabled Full 109 109 Cycles Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Full Full 1.0 0.1 1.0 0.1 ns ps rms Wake-Up Time3 Full 350 350 us Full 2 2 Cycles OUT-OF-RANGE RECOVERY TIME 1 2 3 変換レートは分周後のクロック・レートです。 出力伝搬遅延は、5 pF の負荷を接続して、CLK の 50%変化から DATA の 50%変化までで測定。 ウェイクアップ時間はデカップリング・コデンサの値に依存します。 Rev. 0 － 13/84 － AD6655 スイッチング仕様—AD6655BCPZ-125/AD6655BCPZ-150 表 8. Parameter CLOCK INPUT PARAMETERS Input Clock Rate Conversion Rate1 DCS Enabled DCS Disabled CLK Period—Divide-by-1 Mode (tCLK) CLK Pulse Width High (tCLKH) Temp AD6655BCPZ-125 Min Typ Max Full AD6655BCPZ-150 Min Typ Max 625 Unit 625 MHz 150 150 MSPS MSPS ns Full Full Full 20 10 8 125 125 20 10 6.66 Divide-by-1 Mode, DCS Enabled Full 2.4 Divide-by-1 Mode, DCS Disabled Full 3.6 4 5.6 2.0 3.33 4.66 ns 4 4.4 3.0 3.33 3.66 Divide-by-2 Mode, DCS Enabled Full 1.6 1.6 ns ns Divide-by-3 Through Divide-by-8 Modes, DCS Enabled Full 0.8 0.8 ns Full Full Full Full 1.6 4.0 3.9 5.4 9.5 6.5 6.2 7.3 1.6 4.0 3.9 5.4 8.16 5.16 6.2 7.3 ns ns ns ns Full Full Full Full 1.9 4.4 4.1 5.8 9.7 6.3 6.4 7.7 1.9 4.4 4.1 5.8 8.36 4.96 6.4 7.7 ns ns ns ns Full Full Full Full 1.6 3.4 3.9 4.8 4.9 3.1 6.2 6.7 1.6 3.4 3.9 4.8 4.23 2.43 6.2 6.7 ns ns ns ns Full Full Full Full 1.9 3.8 4.1 5.2 5.1 2.9 6.4 7.1 1.9 3.8 4.1 5.2 4.43 2.23 6.4 7.1 ns ns ns ns Full Full Full 2.5 3.7 4.8 5.3 38 7.0 7.3 2.5 3.7 4.8 5.3 38 7.0 7.3 ns ns Cycles DATA OUTPUT PARAMETERS (DATA, FD) CMOS Noninterleaved Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Noninterleaved Mode—DRVDD = 3.3 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Interleaved and IQ Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) CMOS Interleaved and IQ Mode—DRVDD = 3.3 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Setup Time (tS) Hold Time (tH) LVDS Mode—DRVDD = 1.8 V Data Propagation Delay (tPD)2 DCO Propagation Delay (tDCO) Pipeline Delay (Latency) NCO, FIR, fS/8 Mix Disabled Pipeline Delay (Latency) NCO Enabled; FIR and fS/8 Mix Disabled (Complex Output Mode) Full 38 38 Cycles Pipeline Delay (Latency) NCO, FIR, and fS/8 Mix Enabled Full 109 109 Cycles Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Full Full 1.0 0.1 1.0 0.1 ns ps rms Wake-Up Time3 Full 350 350 us Full 3 3 Cycles OUT-OF-RANGE RECOVERY TIME 1 2 3 変換レートは分周後のクロック・レートです。 出力伝搬遅延は、5 pF の負荷を接続して、CLK の 50%変化から DATA の 50%変化までで測定。 ウェイクアップ時間はデカップリング・コデンサの値に依存します。 Rev. 0 － 14/84 － AD6655 タイミング仕様 表 9. Parameter Conditions SYNC TIMING REQUIREMENTS tSSYNC tHSYNC SYNC to the rising edge of CLK setup time SYNC to the rising edge of CLK hold time SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO SPORT TIMING REQUIREMENTS tCSSCLK tSSLKSDO tSSCLKSDFS Min Typ Max Unit 0.24 0.4 ns ns Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB and SCLK Hold time between CSB and SCLK Minimum period that SCLK should be in a logic high state Minimum period that SCLK should be in a logic low state Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns Delay from rising edge of CLK+ to rising edge of SMI SCLK Delay from rising edge of SMI SCLK to SMI SDO Delay from rising edge of SMI SCLK to SMI SDFS 3.2 −0.4 −0.4 4.5 0 0 6.2 +0.4 +0.4 ns ns ns タイミング図 CLK+ tDCO tPD CHANNEL A/B DATA BITS DECIMATED CMOS DATA DECIMATED FD DATA CHANNEL A/B FD BITS CHANNEL A/B FD BITS CHANNEL A/B DATA BITS CHANNEL A/B FD BITS CHANNEL A/B FD BITS CHANNEL A/B FD BITS CHANNEL A/B DATA BITS CHANNEL A/B FD BITS 06709-109 tS DECIMATED DCOA/DCOB tH 図 2.デシメーションされた非インターリーブ CMOS モード・データと高速検出出力のタイミング(高速検出モード・セレクト・ビット= 000) CLK+ tPD tDCO DECIMATED CMOS DATA CHANNEL A/B DATA BITS CHANNEL A/B DATA BITS CHANNEL A/B DATA BITS DECIMATED FD DATA CHANNEL A/B FD BITS CHANNEL A/B FD BITS CHANNEL A/B FD BITS DECIMATED DCOA/DCOB 06709-012 tS tH 図 3.デシメーションされた非インターリーブ CMOS モード・データと 高速検出出力のタイミング(高速検出モード・セレクト・ビット= 001～100) Rev. 0 － 15/84 － AD6655 CLK+ tPD tDCO DECIMATED INTERLEAVED CMOS DATA CHANNEL A: DATA CHANNEL B: DATA CHANNEL A: DATA CHANNEL B: DATA CHANNEL A: DATA CHANNEL B: DATA DECIMATED INTERLEAVED FD DATA CHANNEL A: FD BITS CHANNEL B: FD BITS CHANNEL A: FD BITS CHANNEL B: FD BITS CHANNEL A: FD BITS CHANNEL B: FD BITS 06709-013 tS DECIMATED DCO tH 図 4.デシメーションされたインターリーブ CMOS モード・データと高速検出出力タイミング CLK+ tPD tDCO DECIMATED CMOS IQ OUTPUT DATA CHANNEL A/B: Q DATA CHANNEL A/B: I DATA CHANNEL A/B: Q DATA CHANNEL A/B: I DATA CHANNEL A/B: Q DATA CHANNEL A/B: I DATA CMOS FD DATA CHANNEL A/B: FD BITS CHANNEL A/B: FD BITS CHANNEL A/B: FD BITS CHANNEL A/B: FD BITS CHANNEL A/B: FD BITS CHANNEL A/B: FD BITS 06709-014 tS DECIMATED DCOA/DCOB tH 図 5.デシメーションされた IQ モード CMOS データと高速検出出力タイミング 図 6.デシメーションされたインターリーブ LVDS モード・データと高速検出出力タイミング CLK+ tHSYNC 06709-016 tSSYNC SYNC 図 7.SYNC タイミング入力 Rev. 0 － 16/84 － AD6655 図 8.信号モニターSPORT 出力タイミング Rev. 0 － 17/84 － AD6655 絶対最大定格 表 10. Parameter 熱特性 Rating LFCSP パッケージの露出パドルは、グラウンド・プレーンにハ ンダ付けする必要があります。露出パドルをグランド・プレー ンにハンダ付けすると、ハンダ接続の信頼性が高くなり、パッ ケージの最大熱能力が得られます。 ELECTRICAL AVDD, DVDD to AGND −0.3 V to +2.0 V DRVDD to DRGND AGND to DRGND −0.3 V to +3.9 V −0.3 V to +0.3 V −0.3 V to AVDD + 0.2 V VIN+A/VIN+B, VIN-A/VIN−B to AGND CLK+, CLK− to AGND SYNC to AGND VREF to AGND SENSE to AGND CML to AGND RBIAS to AGND CSB to AGND SCLK/DFS to DRGND SDIO/DCS to DRGND SMI SDO/OEB to DRGND SMI SCLK/PDWN to DRGND SMI SDFS to DRGND D0A/D0B through D13A/D13B to DRGND FD0A/FD0B through FD3A/FD3B to DRGND DCOA/DCOB to DRGND ENVIRONMENTAL Operating Temperature Range (Ambient) Maximum Junction Temperature Under Bias Storage Temperature Range (Ambient) 表 11.熱抵抗 −0.3 V to +3.9 V Package Type −0.3 V to +3.9 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to +3.9 V −0.3 V to +3.9 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V 64-Lead LFCSP 9 mm × 9 mm (CP-64-3) θJA1, 2 θJC1, 3 θJB1, 4 Unit 0 18.8 0.6 6.0 °C/W 1.0 16.5 °C/W 2.0 15.8 °C/W 1 JEDEC 51-7 と JEDEC 25-5 2S2P テスト・ボードに準拠。 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 3 MIL-Std 883、Method 1012.1 に準拠。 4 JEDEC JESD51-8 (自然空冷)に準拠。 2 θJA (Typ)は厚いグラウンド・プレーンを持つ 4 層 PCB に対して 規定。空気流を与えると熱放散が大きくなるので、θJA が小さく なります。また、メタル・パターン、スルー・ホール、グラン ド・プレーン、電源プレーンとパッケージ・ピンが直接接触す る場合、これらのメタルによってもθJA が小さくなります。 −0.3 V to DRVDD + 0.3 V ESD に関する注意 −0.3 V to DRVDD + 0.3 V ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知 −40°C to +85°C 150°C されないまま放電することがあります。本製品は 当社独自の特許技術である ESD 保護回路を内蔵 してはいますが、デバイスが高エネルギーの静電 放電を被った場合、損傷を生じる可能性がありま す。したがって、性能劣化や機能低下を防止する ため、ESD に対する適切な予防措置を講じるこ とをお勧めします。 −65°C to +125°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作の節に記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信 頼性に影響を与えます。 Rev. 0 Airflow Velocity (m/s) － 18/84 － AD6655 ピン配置およびピン機能説明 図 9.LFCSP パラレル CMOS のピン配置(上面図) 表 12.ピン機能の説明(パラレル CMOS モード) ピン番号 記号 タイプ 説明 20、64 DRGND グランド デジタル出力グラウンド。 1、21 DRVDD 電源 デジタル出力ドライバ電源(1.8 V～3.3 V)。 24、57 DVDD 電源 デジタル電源(1.8 V 公称)。 36、45、46 AVDD 電源 アナログ電源(1.8 V 公称)。 0 AGND グランド アナログ・グランド。ピン 0 は、パッケージ底面に露出されたサーマル・パッドで す。 37 VIN+A 入力 差動アナログ入力ピン(+)、チャンネル A。 38 VIN−A 入力 差動アナログ入力ピン(−)、チャンネル A。 44 VIN+B 入力 差動アナログ入力ピン(+)、チャンネル B。 43 VIN−B 入力 差動アナログ入力ピン(−)、チャンネル B。 39 VREF 入力/出力 リファレンス電圧入力/出力。 40 検出 入力 リファレンス電圧モード・セレクト。(詳細については、表 15 を参照)。 42 RBIAS 入力/出力 外部リファレンス電圧バイアス抵抗。 41 CML 出力 アナログ入力の同相モード・レベル・バイアス出力。 49 CLK+ 入力 ADC クロック入力—真。 50 CLK− 入力 ADC クロック入力—相補。 ADC 電源 ADC アナログ ADC 高速検出出力 29 FD0A 出力 チャンネル A 高速検出インジケータ。(詳細については、表 21 を参照)。 30 FD1A 出力 チャンネル A 高速検出インジケータ。(詳細については、表 21 を参照)。 31 FD2A 出力 チャンネル A 高速検出インジケータ。(詳細については、表 21 を参照)。 32 FD3A 出力 チャンネル A 高速検出インジケータ。(詳細については、表 21 を参照)。 53 FD0B 出力 チャンネル B 高速検出インジケータ。(詳細については、表 21 を参照)。 54 FD1B 出力 チャンネル B 高速検出インジケータ。(詳細については、表 21 を参照)。 55 FD2B 出力 チャンネル B 高速検出インジケータ。(詳細については、表 21 を参照)。 56 FD3B 出力 チャンネル B 高速検出インジケータ。(詳細については、表 21 を参照)。 デジタル入力 Rev. 0 － 19/84 － AD6655 ピン番号 記号 タイプ 説明 52 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 12 D0A (LSB) 出力 チャンネル A CMOS 出力データ。 13 D1A 出力 チャンネル A CMOS 出力データ。 14 D2A 出力 チャンネル A CMOS 出力データ。 15 D3A 出力 チャンネル A CMOS 出力データ。 16 D4A 出力 チャンネル A CMOS 出力データ。 17 D5A 出力 チャンネル A CMOS 出力データ。 18 D6A 出力 チャンネル A CMOS 出力データ。 19 D7A 出力 チャンネル A CMOS 出力データ。 22 D8A 出力 チャンネル A CMOS 出力データ。 23 D9A 出力 チャンネル A CMOS 出力データ。 25 D10A 出力 チャンネル A CMOS 出力データ。 26 D11A 出力 チャンネル A CMOS 出力データ。 27 D12A 出力 チャンネル A CMOS 出力データ。 28 D13A (MSB) 出力 チャンネル A CMOS 出力データ。 58 D0B (LSB) 出力 チャンネル B CMOS 出力データ。 59 D1B 出力 チャンネル B CMOS 出力データ。 60 D2B 出力 チャンネル B CMOS 出力データ。 61 D3B 出力 チャンネル B CMOS 出力データ。 62 D4B 出力 チャンネル B CMOS 出力データ。 63 D5B 出力 チャンネル B CMOS 出力データ。 2 D6B 出力 チャンネル B CMOS 出力データ。 3 D7B 出力 チャンネル B CMOS 出力データ。 4 D8B 出力 チャンネル B CMOS 出力データ。 5 D9B 出力 チャンネル B CMOS 出力データ。 6 D10B 出力 チャンネル B CMOS 出力データ。 7 D11B 出力 チャンネル B CMOS 出力データ。 8 D12B 出力 チャンネル B CMOS 出力データ。 9 D13B (MSB) 出力 チャンネル B CMOS 出力データ。 11 DCOA 出力 チャンネル A データ・クロック出力。 10 DCOB 出力 チャンネル B データ・クロック出力。 48 SCLK/DFS 入力 外部ピン・モードでの SPI シリアル・クロック/データ・フォーマット・セレクト・ピ ン。 47 SDIO/DCS 入力/出力 外部ピン・モードでの SPI シリアル・データ I/O/デューティ・サイクル・スタビライ ザ・ピン。 51 CSB 入力 SPI チップ・セレクト。アクティブ・ロー。 デジタル出力 SPI 制御 信号モニター・ポート 33 SMI SDO/OEB 入力/出力 外部ピン・モードでの信号モニター・シリアル・データ出力/出力イネーブル入力(ア クティブ・ロー)。 35 SMI SDFS 出力 信号モニター・シリアル・データ・フレーム同期。 34 SMI SCLK/PDWN 入力/出力 外部ピン・モードでの信号モニター・シリアル・クロック出力/パワーダウン入力(ア クティブ・ハイ)。 Rev. 0 － 20/84 － AD6655 図 10.LFCSP インターリーブ・パラレル LVDS のピン配置(上面図) 表 13.ピン機能の説明(インターリーブ・パラレル LVDS モード) ピン番号 記号 タイプ 説明 20、64 DRGND グランド デジタル出力グラウンド。 1、21 DRVDD 電源 デジタル出力ドライバ電源(1.8 V～3.3 V)。 24、57 DVDD 電源 デジタル電源(公称 1.8 V) 36、45、46 AVDD 電源 アナログ電源(公称 1.8 V) 0 AGND グランド アナログ・グランド。ピン 0 は、パッケージ底面に露出されたサーマル・パッドで す。 37 VIN+A 入力 差動アナログ入力ピン(+)、チャンネル A。 38 VIN−A 入力 差動アナログ入力ピン(−)、チャンネル A。 44 VIN+B 入力 差動アナログ入力ピン(+)、チャンネル B。 43 VIN−B 入力 差動アナログ入力ピン(−)、チャンネル B。 39 VREF 入力/出力 リファレンス電圧入力/出力。 40 SENSE 入力 リファレンス電圧モード・セレクト。詳細については、表 15 を参照。 42 RBIAS 入力/出力 外部リファレンス電圧バイアス抵抗。 41 CML 出力 アナログ入力の同相モード・レベル・バイアス出力。 49 CLK+ 入力 ADC クロック入力—真。 50 CLK− 入力 ADC クロック入力—相補。 ADC 電源 ADC アナログ ADC 高速検出出力 54 FD0+ 出力 チャンネル A/チャンネル B LVDS 高速検出インジケータ 0—真。詳細については、表 21 を参照。 53 FD0- 出力 チャンネル A/チャンネル B LVDS 高速検出インジケータ 0—相補。詳細については、 表 21 を参照。 56 FD1+ 出力 チャンネル A/チャンネル B LVDS 高速検出インジケータ 1—真。詳細については、表 21 を参照。 55 FD1− 出力 チャンネル A/チャンネル B LVDS 高速検出インジケータ 1—相補。詳細については、 表 21 を参照。 59 FD2+ 出力 チャンネル A/チャンネル B LVDS 高速検出インジケータ 2—真。詳細については、表 21 を参照。 58 FD2− 出力 チャンネル A/チャンネル B LVDS 高速検出インジケータ 2—相補。詳細については、 表 21 を参照。 Rev. 0 － 21/84 － AD6655 ピン番号 記号 タイプ 説明 61 FD3+ 出力 チャンネル A/チャンネル B LVDS 高速検出インジケータ 3—真。詳細については、表 21 を参照。 60 FD3− 出力 チャンネル A/チャンネル B LVDS 高速検出インジケータ 3—相補。詳細については、 表 21 を参照。 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 63 D0+ (LSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 0—真。 62 D0− (LSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 0—相補。 3 D1+ 出力 チャンネル A/チャンネル B LVDS 出力データ 1—真。 2 D1− 出力 チャンネル A/チャンネル B LVDS 出力データ 1—相補。 5 D2+ 出力 チャンネル A/チャンネル B LVDS 出力データ 2—真。 4 D2− 出力 チャンネル A/チャンネル B LVDS 出力データ 2—相補。 7 D3+ 出力 チャンネル A/チャンネル B LVDS 出力データ 3—真。 6 D3− 出力 チャンネル A/チャンネル B LVDS 出力データ 3—相補。 9 D4+ 出力 チャンネル A/チャンネル B LVDS 出力データ 4—真。 8 D4− 出力 チャンネル A/チャンネル B LVDS 出力データ 4—相補。 13 D5+ 出力 チャンネル A/チャンネル B LVDS 出力データ 5—真。 12 D5− 出力 チャンネル A/チャンネル B LVDS 出力データ 5—相補。 15 D6+ 出力 チャンネル A/チャンネル B LVDS 出力データ 6—真。 14 D6− 出力 チャンネル A/チャンネル B LVDS 出力データ 6—相補。 17 D7+ 出力 チャンネル A/チャンネル B LVDS 出力データ 7—真。 16 D7− 出力 チャンネル A/チャンネル B LVDS 出力データ 7—相補。 19 D8+ 出力 チャンネル A/チャンネル B LVDS 出力データ 8—真。 18 D8− 出力 チャンネル A/チャンネル B LVDS 出力データ 8—相補。 23 D9+ 出力 チャンネル A/チャンネル B LVDS 出力データ 9—真。 22 D9− 出力 チャンネル A/チャンネル B LVDS 出力データ 9—相補。 26 D10+ 出力 チャンネル A/チャンネル B LVDS 出力データ 10—真。 25 D10− 出力 チャンネル A/チャンネル B LVDS 出力データ 10—相補。 28 D11+ 出力 チャンネル A/チャンネル B LVDS 出力データ 11—真。 27 D11− 出力 チャンネル A/チャンネル B LVDS 出力データ 11—相補。 30 D12+ 出力 チャンネル A/チャンネル B LVDS 出力データ 12—真。 29 D12− 出力 チャンネル A/チャンネル B LVDS 出力データ 12—相補。 32 D13+ (MSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 13—真。 31 D13− (MSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 13—相補。 11 DCO+ 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—真。 10 DCO− 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—相補。 48 SCLK/DFS 入力 外部ピン・モードでの SPI シリアル・クロック/データ・フォーマット・セレクト・ピ ン。 47 SDIO/DCS 入力/出力 外部ピン・モードでの SPI シリアル・データ I/O/デューティ・サイクル・スタビライ ザ。 51 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 デジタル入力 52 デジタル出力 SPI 制御 信号モニター・ポート 33 SMI SDO/OEB 入力/出力 外部ピン・モードでの信号モニター・シリアル・データ出力/出力イネーブル入力(ア クティブ・ロー)。 35 SMI SDFS 出力 信号モニター・シリアル・データ・フレーム同期。 34 SMI SCLK/PDWN 入力/出力 外部ピン・モードでの信号モニター・シリアル・クロック出力/パワーダウン入力(ア クティブ・ハイ)。 Rev. 0 － 22/84 － AD6655 等価回路 1kΩ SCLK/DFS VIN 06709-008 06709-004 26kΩ 図 15.等価 SCLK/DFS 入力回路 図 11.等価アナログ入力回路 AVDD 1kΩ SENSE 1.2V 10kΩ CLK– 06709-005 06709-009 10kΩ CLK+ 図 16.等価 SENSE 回路 図 12.等価クロック入力回路 DRVDD AVDD 26kΩ 1kΩ 06709-006 06709-010 CSB DRGND 図 17.等価 CSB 入力回路 図 13.等価デジタル出力回路 AVDD DRVDD VREF DRVDD 6kΩ 26kΩ 1kΩ 06709-007 06709-011 SDIO/DCS 図 18.等価 VREF 回路 図 14.等価 SDIO/DCS 回路または SMI SDFS 回路 . Rev. 0 － 23/84 － AD6655 代表的な性能特性 特に指定のない限り、AVDD = 1.8 V、DVDD = 1.8 V、DRVDD = 1.8 V、サンプル・レート= 150 MSPS、DCS をイネーブル、内部リファ レンス電圧= 1.0 V、2 V p-p 差動入力、VIN = −1.0 dBFS、64k サンプル、TA = 25℃、NCO をイネーブル、FIR フィルタをイネーブル。以 下の FFT プロットでは、2 次および 3 次の高調波がフィルタの通過帯域に入る場合、それらの位置を示してあります。 –20 AMPLITUDE (dBFS) –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –120 5 10 15 20 25 30 35 0 15 20 25 30 35 150MSPS 220.1MHz @ –1dBFS SNR = 71.8dBc (72.8dBFS) SFDR = 81.4dBc fNCO = 205MHz –20 AMPLITUDE (dBFS) –40 10 図 22.AD6655-150 シングル・トーン FFT、fIN = 140.1 MHz、 fNCO = 126 MHz 150MSPS 30.3MHz @ –1dBFS SNR = 74.8dBc (75.8dBFS) SFDR = 100dBc fNCO = 24MHz –20 5 FREQUENCY (MHz) 0 0 SECOND HARMONIC –140 図 19.AD6655-150 シングル・トーン FFT、fIN = 2.4 MHz、 fNCO = 18.75 MHz –60 –80 –100 –40 –60 THIRD HARMONIC –80 –100 0 5 10 15 20 25 30 35 FREQUENCY (MHz) –140 06709-019 –140 0 0 20 25 30 35 150MSPS 332.1MHz @ –1dBFS SNR = 71.7dBc (72.7dBFS) SFDR = 95.0dBc fNCO = 321.5MHz –20 AMPLITUDE (dBFS) –40 15 図 23.AD6655-150 シングル・トーン FFT、fIN = 220.1 MHz、 fNCO = 205 MHz 150MSPS 140.1MHz @ –1dBFS SNR = 74.3dBc (75.3dBFS) SFDR = 83.3dBc fNCO = 56MHz –20 10 FREQUENCY (MHz) 図 20.AD6655-150 シングル・トーン FFT、fIN = 30.3 MHz、 fNCO = 24 MHz 0 5 06709-022 –120 –120 –60 THIRD HARMONIC –80 –100 –40 –60 –80 –100 –120 –120 0 5 10 15 20 25 FREQUENCY (MHz) 30 35 –140 06709-020 –140 0 5 10 15 20 25 FREQUENCY (MHz) 30 35 06709-023 AMPLITUDE (dBFS) THIRD HARMONIC –80 –120 FREQUENCY (MHz) AMPLITUDE (dBFS) –60 –100 0 図 24.AD6655-150 シングル・トーン FFT、fIN = 332.1 MHz、 fNCO = 321.5 MHz 図 21.AD6655-150 シングル・トーン FFT、fIN = 70.1 MHz、 fNCO = 56 MHz Rev. 0 –40 –100 –140 150MSPS 140.1MHz @ –1dBFS SNR = 73.7dBc (74.7dBFS) SFDR = 82.8dBc fNCO = 126MHz –20 06709-018 AMPLITUDE (dBFS) 0 150MSPS 2.4MHz @ –1dBFS SNR = 74.7dBc (75.7dBFS) SFDR = 86.5dBc fNCO = 18.75MHz 06709-021 0 － 24/84 － AD6655 0 –40 SECOND HARMONIC –60 THIRD HARMONIC –80 –100 5 10 15 20 25 30 35 THIRD HARMONIC –80 –100 FREQUENCY (MHz) –140 06709-024 0 0 0 20 25 30 125MSPS 140.1MHz @ –1dBFS SNR = 74.1dBc (75.1dBFS) SFDR = 90.3dBc fNCO = 142MHz –20 –60 SECOND HARMONIC THIRD HARMONIC –80 15 0 AMPLITUDE (dBFS) –40 10 図 28.AD6655-125 シングル・トーン FFT、fIN = 70.3 MHz、 fNCO = 78 MHz 125MSPS 2.4MHz @ –1dBFS SNR = 74.5dBc (75.5dBFS) SFDR = 87.8dBc fNCO = 15.75MHz –20 5 FREQUENCY (MHz) 図 25.AD6655-150 シングル・トーン FFT、fIN = 445.1 MHz、 fNCO = 429 MHz –100 –60 THIRD HARMONIC –80 –100 –120 0 5 10 15 20 25 30 FREQUENCY (MHz) –140 06709-025 –140 0 0 20 25 30 125MSPS 220.1MHz @ –1dBFS SNR = 73.4dBc (74.4dBFS) SFDR = 90.2dBc fNCO = 231MHz –20 AMPLITUDE (dBFS) –40 15 図 29.AD6655-125 シングル・トーン FFT、fIN = 140.1 MHz、 fNCO = 142 MHz 125MSPS 30.3MHz @ –1dBFS SNR = 74.7dBc (75.7dBFS) SFDR = 89.6dBc fNCO = 21MHz –20 10 FREQUENCY (MHz) 図 26.AD6655-125 シングル・トーン FFT、fIN =2.4 MHz、 fNCO = 15.75 MHz 0 5 06709-028 –120 –40 –60 THIRD HARMONIC –80 –100 –120 –40 –60 –80 –100 –120 0 5 10 15 20 FREQUENCY (MHz) 25 30 –140 06709-026 –140 0 5 10 15 20 FREQUENCY (MHz) 図 27.AD6655-125 シングル・トーン FFT、fIN = 30.3 MHz、 fNCO = 21 MHz 25 30 06709-029 AMPLITUDE (dBFS) –60 –120 –140 AMPLITUDE (dBFS) –40 06709-027 –120 Rev. 0 125MSPS 70.3MHz @ –1dBFS SNR = 74.6dBc (75.6dBFS) SFDR = 86.1dBc fNCO = 78MHz –20 AMPLITUDE (dBFS) –20 AMPLITUDE (dBFS) 0 150MSPS 445.1MHz @ –1dBFS SNR = 67.4dBc (65.4dBFS) SFDR = 74.1dBc fNCO = 429MHz 図 30.AD6655-125 シングル・トーン FFT、fIN = 220.1 MHz、 fNCO = 231 MHz － 25/84 － AD6655 95 90 SFDR = +85°C SNR/SFDR (dBc) 85 SFDR = +25°C SFDR = –40°C 80 75 SNR = +25°C SNR = +85°C SNR = –40°C 70 60 0 50 100 150 200 250 300 350 400 450 INPUT FREQUENCY (MHz) –1.5 0.5 –2.0 0.4 –2.5 0.3 OFFSET –3.0 0.2 GAIN –3.5 OFFSET ERROR (%FSR) 図 34.AD6655-125 シングル・トーン SNR/SFDR 対入力周波数(fIN) と温度特性、DRVDD = 3.3 V 0.1 –4.0 –40 0 –20 0 20 40 60 06709-034 GAIN ERROR (%FSR) 図 31.AD6655-150 シングル・トーン SNR/SFDR 対入力振幅(AIN)、 fIN = 2.4 MHz、fNCO = 18.75 MHz 06709-033 65 80 TEMPERATURE (°C) 図 32.AD6655-150 シングル・トーン SNR/SFDR 対入力振幅(AIN)、 fIN = 98.12 MHz、fNCO = 100.49 MHz 図 35.AD6655-150 ゲインとオフセットの温度特性 0 95 –20 90 SNR/SFDR (dBc) 85 SFDR/IMD3 (dBc AND dBFS) SFDR = +85°C SFDR = +25°C SFDR = –40°C 80 75 SNR = +25°C SNR = +85°C SNR = –40°C 70 SFDR (dBc) –40 IMD3 (dBc) –60 –80 IMD3 (dBFS) SFDR (dBFS) –100 0 50 100 150 200 250 300 INPUT FREQUENCY (MHz) 350 400 450 図 33.AD6655-125 シングル・トーン SNR/SFDR 対入力周波数(fIN) と温度特性、DRVDD = 1.8 V Rev. 0 –120 –90 06709-032 60 –78 –66 –54 –42 –30 INPUT AMPLITUDE (dBFS) –18 –6 06709-035 65 図 36.AD6655-150 の 2 トーン SFDR/IMD3 対入力振幅(AIN)、fIN1 = 29.12 MHz、fIN2 = 32.12 MHz、fS = 150 MSPS、fNCO = 22 MHz － 26/84 － AD6655 0 0 150MSPS 169.12MHz @ –7dBFS 172.12MHz @ –7dBFS SFDR = 85.5dBc (92.5dBFS) fNCO = 177MHz –20 –20 AMPLITUDE (dBFS) –40 IMD3 (dBc) –60 –80 –40 –60 –80 –100 IMD3 (dBFS) SFDR (dBFS) –100 –120 –78 –66 –54 –42 –30 –18 –6 INPUT AMPLITUDE (dBFS) –140 06709-036 –120 –90 0 5 10 15 20 25 30 06709-039 SFDR/IMD3 (dBc AND dBFS) SFDR (dBc) 35 FREQUENCY (MHz) 図 37.AD6655-150 の 2 トーン SFDR/IMD3 対入力振幅(AIN)、fIN1 = 169.12 MHz、fIN2 = 172.12 MHz、fS = 150 MSPS、 fNCO = 177 MHz 図 40.AD6655-150 の 2 トーン FFT、fIN1 = 169.12 MHz、 fIN2 = 172.12 MHz、fS = 150 MSPS、fNCO = 177 MHz 0 NPR = 64.5dBc NOTCH @ 18.5MHz NOTCH WIDTH = 3MHz 0 –20 AMPLITUDE (dBFS) –20 AMPLITUDE (dBFS) –40 –60 –80 –40 –60 –80 –100 –100 –120 06709-037 –140 0 5 10 15 20 25 –140 0 7.5 30 15.0 22.5 30.0 06709-040 –120 37.5 FREQUENCY (MHz) FREQUENCY (MHz) 図 41.AD6655-150 ノイズ電力比(NPR) 図 38.AD6655-125、64k WCDMA キャリア×2、fIN = 170 MHz、 fS = 122.88 MHz、fNCO = 168.96 MHz 95 0 150MSPS 29.12MHz @ –7dBFS 32.12MHz @ –7dBFS SFDR = 89.1dBc (96.1dBFS) fNCO = 22MHz –40 SFDR (dBc) SNR/SFDR (dBc) –60 –80 85 SNR (dBc) 75 –100 –120 –140 0 5 10 15 20 25 30 35 FREQUENCY (MHz) 図 39.AD6655-150 の 2 トーン FFT、fIN1 = 29.12 MHz、 fIN2 = 32.12 MHz、fS = 150 MSPS、fNCO = 22 MHz Rev. 0 06709-038 65 06709-041 AMPLITUDE (dBFS) –20 0 25 50 75 100 125 150 SAMPLE RATE (MSPS) 図 42.AD6655-150 シングル・トーン SNR/SFDR 対サンプル・レー ト(fs)、fIN = 2.3 MHz － 27/84 － AD6655 12 90 0.85 LSB rms 85 SFDR 8 SNR/SFDR (dBc) 6 4 N–3 N–2 N–1 N N+1 N+2 N+3 OUTPUT CODE 図 43.AD6655 接地時入力ヒストグラム 85 SFDR DCS ON SFDR DCS OFF 80 SNR DCS ON 75 40 50 60 DUTY CYCLE (%) 70 80 06709-043 SNR DCS OFF 30 0.4 0.6 0.8 1.0 1.2 INPUT COMMON-MODE VOLTAGE (V) 1.4 図 45.AD6655-150 SNR/SFDR 対入力同相モード(VCM)、 fIN = 30.3 MHz、fNCO = 45 MHz 90 SNR/SFDR (dBc) SNR 65 0.2 06709-042 0 図 44.AD6655-150 SNR/SFDR 対デューティ・サイクル、 fIN = 30.3 MHz、fNCO = 45 MHz Rev. 0 75 70 2 70 20 80 － 28/84 － 06709-044 NUMBER OF HITS (1M) 10 AD6655 動作原理 AD6655 は、2 チャンネルのアナログ入力、2 チャンネルのデシ メーション、2 チャンネルのデジタル出力を内蔵しています。 中間周波数(IF)の入力信号は、複数のステージを通過した後に、 フィルタされ、デシメートされたデジタル信号として出力ポー トから出力されます。 デュアル ADC デザインは、2 つの別のアンテナから受信された 同じキャリアに対して ADC が同じ動作を行うダイバーシティー 受信した信号に対して使うことができます。ADC は独立なアナ ログ入力に対しても使うことができます。ADC 入力に適切なロ ーパス・フィルタまたはバンドパス・フィルタを使い ADC 性能 をほとんど損なうことなく、DC～150 MHz の任意の fS/2 周波数 セグメントをサンプルすることができます。450 MHz アナログ 入力に対する処理が許容されていますが、ADC ノイズと歪みが 増える犠牲が伴います。 非ダイバーシティー・アプリケーションでは、AD6655 をベー スバンド・レシーバとして使うことができます。この場合は、 片方の ADC を I 入力データに、他方を Q 入力データにそれぞれ 使います。。 同期機能を内蔵しているため、複数チャンネル間または複数デ バイス間でタイミングを同期させることができます。NCO の位 相は、別のチャンネルまたはデバイスに対して既知のオフセッ トを持つように設定することができます。 ル・モードになったとき、信号ソースはサンプル・コンデンサ を充電する能力を持ち、クロック・サイクルの 1/2 以内で安定 する必要があります。 各入力に小さい抵抗を直列に接続すると、駆動源側の出力ステ ージに必要とされるピーク過渡電流を減尐させることに役立ち ます。また、入力間に小さいコンデンサをシャント接続すると、 動的な充電電流を供給することができます。これらの受動回路 は ADC 入力でローパス・フィルタを構成するため、正確な値は アプリケーションに依存します。 アンダーサンプリング・アプリケーションの場合は、シャン ト・コンデンサを小さくする必要があります。駆動源インピー ダンスとの組合わせでは、シャント・コンデンサが入力帯域幅 を制限します。詳細については、アプリケーション・ノート AN-742 「 Frequency Domain Response of Switched-Capacitor ADCs 」 、 ア プ リ ケ ー シ ョ ン ・ ノ ー ト AN-827 「 A Resonant Approach to Interfacing Amplifiers to Switched-Capacitor ADCs」、 ア ナロ グ・ ダイアログ資料「Transformer-Coupled Front-End for Wideband A/D Converters」を参照してください(www.analog.com 参 照)。一般に、正確な値はアプリケーションに依存します。 S CH S AD6655 の設定と制御は、3 ビット SPI 互換シリアル・インター フェースを使って行います。 CS VIN+ CPIN, PAR ADC のアーキテクチャ S H CS VIN– 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC とステージ間残留アンプ(MDAC)により構成されています。こ の残留アンプは、再生された DAC 出力とパイプライン内の次の ステージに対するフラッシュ入力の差を増幅します。各ステー ジ内で冗長な 1 ビットを使って、フラッシュ誤差のデジタル補 正を可能にしています。最終ステージはフラッシュ ADC のみで 構成されています。 CPIN, PAR CH S 06709-048 AD6655 のアーキテクチャは、フロントエンドのスイッチド・ キャパシタ型サンプル/ホールド・アンプ(SHA)それに続くパイ プライン化された ADC から構成されています。各ステージから の量子化された出力は、デジタル補正ロジックで結合されて最 終的に 14 ビットになります。パイプライン化されたアーキテク チャにより、新しい入力サンプルに対して最初のステージが動 作し、残りのステージは先行しているサンプルに対して動作す ることができます。サンプリングはクロックの立上がりエッジ で行われます。 図 46.スイッチド・キャパシタ SHA の入力 最適なダイナミック性能を得るためには、同相モードのセトリ ング誤差が対称になるように、VIN+と VIN-を駆動するソー ス・インピーダンスが一致している必要があります。これらの 誤差は、ADC の同相モード除去比により小さくなります。 内部差動リファレンス電圧バッファが正と負のリファレンス電 圧を発生し、これらの電圧が ADC コアのスパンを決定します。 リファレンス・バッファの出力同相モードは VCMREF (約 1.6 V)に 設定されます。 入力同相モード 入力ステージには差動 SHA が含まれており、差動モードまたは シングルエンド・モードで AC 結合または DC 結合することが できます。出力ステージのブロックで、データの整列、誤差補 正、出力バッファへの出力が行われます。出力バッファの電源 は分離されているため、出力電圧振幅を調整することができま す。パワーダウン時には、出力バッファは高インピーダンス状 態になります。 AD6655 のアナログ入力は内部で DC バイアスされていません。 AC 結合のアプリケーションでは、ユーザが外付けからこのバイ アスを与える必要があります。最適性能を得るためには VCM = 0.55×AVDD となるようにデバイスを設定することが推奨され ますが、デバイスは広い範囲で適切な性能で機能します(図 45 参照)。同相モード・リファレンス電圧が内蔵されており、CML ピンに出力されています。アナログ入力の同相モード電圧を CML ピン電圧( 0.55 × AVDD (typ))で設定したときに最適性能が 得られます。 アナログ入力に対する考慮 差動入力構成 AD6655 のアナログ入力は、差動のスイッチド・キャパシタ SHA になっています。この SHA は、差動入力信号を処理する 際に最適性能が得られるようにデザインされています。 クロック信号により、SHA はサンプル・モードとホールド・モ ードの間で交互に切替えられます(図 46 参照)。SHA がサンプ Rev. 0 最適性能は、AD6655 を差動入力構成で駆動したときに得られ ます。ベースバンド・アプリケーションに対しては、AD8138、 ADA4937-2、ADA4938-2 の各差動ドライバが優れた性能と A/D コ ンバ ータに対 する 柔軟なイ ンタ フェース を提 供します 。 AD8138 の出力同相モード電圧は AD6655 の CML ピンで容易に － 29/84 － AD6655 設定できるため(図 47 参照)、ドライバを Sallen Key フィルタ回 路に組込んで入力信号の帯域制限を行うことができます。 トランスを選択するときは、信号特性を考慮する必要がありま す。大部分の RF トランスは、数 MHz より低い周波数で飽和し ます。大きな信号電力もコア・サチレーションの原因になり、 歪みを発生させます。 499Ω R VIN+ AVDD 499Ω 0.1µF 523Ω 第 2 ナイキスト領域およびそれ以上の入力周波数では、AD6655 の真の SNR 性能を得るためには、大部分のアンプのノイズ性能 は不十分です。SNR が重要なパラメータとなるこれらのアプリ ケーションに対しては、入力構成に差動ダブル・バラン結合を 使用することが推奨されます(図 49 参照)。 AD6655 C AD8138 R CML VIN– 06709-049 49.9Ω 1V p-p 499Ω 第 2 ナイキスト領域の周波数でトランス結合入力を使う代わり に、AD8352 差動ドライバを使う方法があります(図 50 参照)。 詳細については、AD8352 のデータシートを参照してください。 さらに、アプリケーションで可変ゲインのアンプが必要とされ る場合には、AD8375 または AD8376 デジタル可変ゲイン・アン プ(DVGA)が AD6655 の駆動で優れた性能を提供します。 図 47.AD8138 を使用した差動入力の構成 SNR が重要なパラメータとなるこれらのアプリケーションに対 しては、入力構成に差動トランス結合を使用することが推奨さ れます。図 48 に例を示します。アナログ入力にバイアスを加え るため、CML 電圧をトランス二次巻線のセンタタップに接続す ることができます。 どの構成でも、シャント・コンデンサ C の値は入力周波数とソ ース・インピーダンスに依存するため、小さくするか、小さく するか削除する必要があります。表 14 に RC 回路に設定する推 奨値を示します。ただし、これらの値は入力信号に依存するた め、初期ガイドとしてのみ使用してください。 R VIN+ 2V p-p 49.9Ω C AD6655 R CML 表 14. RC 回路の例 06709-050 VIN– 0.1µF 図 48.差動トランス結合構成 0.1µF Frequency Range (MHz) R Series (Ω, Each) C Differential (pF) 0 to 70 70 to 200 200 to 300 >300 33 33 15 15 15 5 5 Open 0.1µF R VIN+ 2V p-p 25Ω S S P 25Ω 0.1µF AD6655 C 0.1µF R CML VIN– 06709-051 PA 図 49.差動ダブル・バラン入力構成 VCC 0Ω 16 0.1µF 8, 13 1 11 0.1µF 2 CD RD RG 3 ANALOG INPUT 0.1µF 0Ω VIN+ 200Ω AD8352 10 4 5 R 0.1µF 200Ω C R VIN– CML 14 0.1µF 0.1µF 図 50.AD8352 を使用した差動入力構成 Rev. 0 AD6655 － 30/84 － 06709-052 0.1µF ANALOG INPUT AD6655 シングルエンド入力構成 価格に厳しいアプリケーションでは、シングル・エンド入力で 妥当な性能を得ることが可能です。この構成では、入力同相モ ード振幅が大きいため SFDR 性能と歪み性能が低下します。各 入力のソース・インピーダンスを一致させると、SNR 性能に対 する影響を小さくすることができます。図 51 に代表的なシング ルエンド入力構成を示します。 10µF これにより、リファレンス・アンプは非反転モードになり、 VREF 出力は次のように決定されます。 R2 VREF 0.5 1 R1 ADC の入力範囲は内部リファレンスまたは外部リファレンスの いずれを使う場合でも、常にリファレンス・ピンの電圧の 2 倍 に等しくなります。 AVDD VIN+A/VIN+B 1kΩ R 49.9Ω 1kΩ AVDD 1kΩ 10µF 0.1µF VIN–A/VIN–B AD6655 C R ADC CORE VIN– 1kΩ 06709-053 2V p-p 0.1µF VIN+ VREF 1.0µF 0.1µF SELECT LOGIC 図 51.シングルエンド入力構成 SENSE リファレンス電圧 06709-054 0.5V AD6655 には、安定かつ正確なリファレンス電圧が内蔵されて います。入力範囲は、内部リファランス電圧または外部から入 力したリファランス電圧を使って AD6655 に入力するリファレ ンス電圧を変化させることにより調節することができます。 ADC の入力スパンは、リファレンス電圧の変化に比例して追従 します。種々のリファレンス・モードの一覧を以下のセクショ ンに示します。リファレンス電圧のデカップリングのセクショ ンでは、レファランス電圧の PCB レイアウトについて説明しま す。 AD6655 図 52.内部リファレンス電圧の構成 VIN+A/VIN+B VIN–A/VIN–B 内部リファレンス電圧の接続 ADC CORE AD6655 内部のコンパレータが SENSE ピンの電位を検出して、 リファレンスを表 15 に示す 4 つの状態のいずれかに設定します。 SENSE をグラウンドに接続すると、リファレンス・アンプ・ス イッチが内部抵抗デバイダに接続されて(図 52 参照)、VREF が 1.0 V に設定されます。SENSE ピンを VREF に接続すると、リ ファレンス・アンプ出力が SENSE ピンへ切り替えられて、ルー プが構成されるため、0.5 V のリファレンス電圧が出力されます。 抵抗デバイダを外部でチップに接続すると(図 53 参照)、スイッ チは再び SENSE ピンに設定されます。 VREF 1.0µF 0.1µF R2 SELECT LOGIC SENSE AD6655 図 53.プログラマブルなリファレンス電圧の構成 表 15.リファレンス構成の一覧 Selected Mode SENSE Voltage Resulting VREF (V) Resulting Differential Span (V p-p) External Reference AVDD N/A 2 × external reference Internal Fixed Reference VREF 0.5 Programmable Reference 0.2 V to VREF Internal Fixed Reference AGND to 0.2 V Rev. 0 1.0 R2 (see 図 53) 0.5 1 R1 1.0 － 31/84 － 2 × VREF 2.0 06709-055 0.5V R1 AD6655 AVDD ゲイン・マッチングを改善するために、AD6655 の内部リファ レンス電圧を使って複数のコンバータを駆動する場合、他のコ ンバータによるリファレンス電圧への負荷を考慮する必要があ ります。図 54 に内部リファレンスが負荷から受ける影響を示し ます。 1.2V CLK– CLK+ 0 2pF 2pF 06709-058 –0.25 VREF = 1.0V 図 56.等価クロック入力回路 –0.50 クロック入力オプション AD6655 は非常に柔軟なクロック入力構造を持っています。ク ロック入力としては、CMOS、LVDS、LVPECL、または正弦波 信号が可能です。使用する信号タイプによらず、クロック・ソ ース・ジッタは、ジッタについての考慮事項のセクションで説 明するように、最も大きな問題です。 –0.75 –1.00 –1.25 0 0.5 1.0 1.5 2.0 LOAD CURRENT (mA) 06709-056 REFERENCE VOLTAGE ERROR (%) VREF = 0.5V 図 54.VREF 精度対負荷 外部リファレンス電圧による動作 ADC のゲイン精度を向上させる場合または温度ドリフト特性を 改善する場合、外部リファレンス電圧の使用が必要となること があります。図 55 に、1.0 V モードと 0.5 V モードについて、代 表的な内部リファレンスのドリフト特性を示します。 図 57 と図 58 に、AD6655 をクロック駆動する(625 MHz のクロッ ク・レートまで) 2 つの望ましい方法を示します。ジッタの尐な いクロック・ソースは、RF トランスを使ってシングルエンド信 号から差動信号に変換されます。トランス 2 次側に互いに逆向 きに接続されたショットキ・ダイオードを使って、AD6655 に 入力されるクロックを約 0.8 V のピーク to ピーク差動に制限し ます。この機能は、クロックの大きな電圧振幅が AD6655 の別 の部分に混入することを防止しすると同時に、低ジッタ性能に とって重要な、信号の高速な立ち上がり時間と立ち下がり時間 を維持します。 2.5 Mini-Circuits® ADT1–1WT, 1:1Z 0.1µF XFMR 0.1µF CLOCK INPUT 1.5 1.0 CLK+ 100Ω 50Ω ADC AD6655 0.1µF CLK– 0.5 SCHOTTKY DIODES: HSMS2822 0.1µF 0 06709-059 REFERENCE VOLTAGE ERROR (mV) 2.0 –0.5 図 57.トランス結合の差動クロック(最大 200 MHz) –1.0 –1.5 –2.0 1nF 0 20 40 TEMPERATURE (°C) 60 80 CLOCK INPUT 0.1µF CLK+ ADC AD6655 50Ω 0.1µF CLK– 1nF 図 55.代表的な VREF ドリフト SENSE ピンを AVDD に接続すると、内部リファレンス電圧がデ ィスエーブルされて、外部リファレンス電圧の使用が可能にな ります。内部リファレンス・バッファに対して、等価 6 kΩを持 つ外部リファレンスが負荷になります(図 18 参照)。内部リファ ランス・バッファは、ADC コアに対して正側と負側のフル・ス ケール・リファレンスを発生します。したがって、外付けリフ ァランス電圧は最大 1.0 V に制限する必要があります。 SCHOTTKY DIODES: HSMS2822 図 58.バラン結合の差動クロック(最大 625 MHz) 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合 す る こ と で す ( 図 59 参 照 ) 。 AD9510/AD9511/AD9512/ AD9513/AD9514/AD9515/AD9516 クロック・ドライバは、優れ たジッタ性能を提供します。 クロック入力の考慮事項 最適性能を得るためには、AD6655 のクロック(CLK+と CLK−) を差動で入力する必要があります。信号は、一般にトランスま たはコンデンサを介して CLK+ピンと CLK−ピンに AC 結合され ます。これらのピンは内部でバイアスされるため( 図 56)、外付 けバイアスは不要です。 Rev. 0 06709-157 –20 06709-057 –2.5 –40 － 32/84 － AD6655 入力クロック・ドライバ 0.1µF CLK+ 50kΩ 100Ω AD951x PECL DRIVER 0.1µF 240Ω 50kΩ ADC AD6655 CLK– 06709-060 0.1µF CLOCK INPUT AD6655 は、入力クロックを 1～8 分周できる入力クロック分周 器を内蔵しています。分周比を 1 以外に選択すると、デューテ ィ・サイクル・スタビライザが自動的にイネーブルされます。 0.1µF CLOCK INPUT 240Ω 図 59.差動 PECL サンプル・クロック(最大 625 MHz) 3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック 入 力 ピ ン へ AC 結 合 す る 方 法 で す ( 図 60 参 照 ) 。 AD9510/ AD9511/AD9512/AD9513/AD9514/AD9515/AD9516 クロック・ド ライバは優れたジッタ性能を提供します。 0.1µF CLK+ CLOCK INPUT 50kΩ 0.1µF ADC AD6655 CLK– 06709-061 0.1µF 100Ω AD951x LVDS DRIVER 50kΩ 図 60.差動 LVDS サンプル・クロック(最大 625 MHz) アプリケーションによっては、サンプル・クロック入力をシン グルエンド CMOS 信号で駆動できる場合があります。このよう なアプリケーションでは、CLK+ピンを CMOS ゲートで直接駆 動し、CLK−ピンは 0.1 µF のコンデンサと 39 kΩ の抵抗の並列接 続によりグラウンドへバイパスします( 図 61 参照)。CLK+は CMOS ゲートから直接駆動することができます。CLK+入力回路 の電源は AVDD (1.8 V)ですが、この入力は最大 3.6 V の入力電圧 を許容するようにデザインされているため、駆動ロジック電圧 の選択は非常に柔軟に行うことができます。 VCC 0.1µF CLOCK INPUT 50Ω 1kΩ OPTIONAL 0.1µF 100Ω AD951x CMOS DRIVER 1kΩ CLK+ ADC AD6655 CLK– 39kΩ 06709-062 0.1µF クロック・デューティ・サイクル 代表的な高速 ADC では両クロック・エッジを使って、様々な内 部タイミング信号を発生しているため、クロックのデューテ ィ・サイクルの影響を大きく受けます。一般に、ダイナミック 性能特性を維持するためにはクロック・デューティ・サイクル の許容偏差は 5%以内である必要があります。 0.1µF CLOCK INPUT AD6655 のクロック分周器は外部 SYNC 入力を使って同期させる ことができます。レジスタ 0x100 のビット 1 とビット 2 を使う と、各 SYNC 信号で、またはレジスタが書き込まれた後の最初 の SYNC 信号で、クロック分周器を再同期することができます。 有効な SYNC により、クロック分周器は初期状態にリセットさ れます。この同期機能を使うと、複数のデバイスに位相の一致 したクロック分周器を持たせることができるので、同時入力サン プリングが保証されます。 図 61.シングルエンドの 1.8 V CMOS サンプル・クロック(最大 150 MSPS) AD6655 は、非サンプリング・エッジの再タイミングを行って、 公称 50%のデューティ・サイクルを持つ内部クロック信号を発 生するクロック・デューティ・サイクル・スタビライザ内蔵し ています。この回路により、AD6655 の性能に影響を与えずに広 範囲なクロック入力のデューティ・サイクルを許容することが できます。図 44 に示すように、DCS をオンにすると、ノイズ性 能と歪み性能はデューティ・サイクルの広い範囲でほぼ平坦で す。 それでも、入力クロックの立ち上がりエッジのジッタは大きな 問題であり、内部安定化回路で容易に減尐させることはできま せん。デューティ・サイクル制御ループは、公称 20 MHz 以下 のクロック・レートでは機能しません。このループは時定数を 持っているため、クロック・レートがダイナミックに変わると きは、これを考慮する必要があります。ダイナミックにクロッ ク周波数が増減した後に、DCS ループが入力信号にロックする まで、1.5 µs～5 µs の待ち時間が必要です。ループがロックされ ていない間、DCS ループはバイパスされるため、内部デバイス のタイミングは入力クロック信号のデューティ・サイクルに依存 します。このようなアプリケーションでは、デューティ・サイク ル・スタビライザをディスエーブルすることが適切です。その他 のすべてのアプリケーションでは、AC 性能を最大にするため DCS 回路をイネーブルすることが推奨されます。 ジッタについての考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与え られた入力周波数(fIN)でジッタ(tJ)により発生する SNR 性能の低 下は次式で計算されます。 SNRHF = −10 log[(2π × fIN × tJRMS)2 + 10 VCC 50Ω 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ 0.1µF CLK+ ADC AD6655 CLK– 06709-063 0.1µF CLOCK INPUT ] この式で、rms アパーチャ・ジッタは、クロック入力、アナロ グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ ースの 2 乗和平方根を表します。アンダーサンプリング・アプ リケーションは、特にジッタに敏感です(図 63)。 図 62.シングルエンドの 3.3 V CMOS サンプル・クロック(最大 150 MSPS) Rev. 0 ( SNR LF / 10) － 33/84 － AD6655 75 1.50 0.6 0.05ps TOTAL POWER MEASURED 70 1.25 0.5 0.50ps 1.00ps 1.50ps 100 INPUT FREQUENCY (MHz) 0.2 0.1 IDRVDD 1000 0 0 25 50 75 100 125 0 150 06709-065 10 IDVDD 0.50 0.25 2.00ps 2.50ps 3.00ps 1 0.3 SAMPLE RATE (MSPS) 図 64.AD6655-150 消費電力および電流対サンプル・レート 図 63.SNR 対入力周波数およびジッタ ADC に関係するジッタ性能については、アプリケーション・ノ ート AN501 とアプリケーション・ノート AN756 を参照してくだ さい( www.analog.com 参照)。 1.50 0.6 1.25 0.5 TOTAL POWER TOTAL POWER (W) ジッタが AD6655 のダイナミックレンジに影響を与えるケース では、クロック入力はアナログ信号として扱う必要があります。 クロック・ドライバの電源は ADC 出力ドライバの電源と分離し て、クロック信号がデジタル・ノイズから変調を受けないよう にする必要があります。低ジッタの水晶制御オシレータは最適 なクロック源です。クロックが別のタイプのソース(ゲーティン グ、分周、または別の方法)から発生される場合、最終ステップ で元のクロックを使って再タイミングする必要があります。 1.00 0.4 IAVDD 0.75 0.3 0.50 0.2 IDVDD 0.25 SUPPLY CURRENT (A) 45 0.75 0.1 消費電力とスタンバイ・モード IDRVDD 0 図 64～図 67 に示すように、AD6655 で消費される電力はサンプ ル・レートに比例します。CMOS 出力モードでは、デジタル消 費電力は主にデジタル・ドライバの強度と各出力ビットの負荷 で決定されます。最大 DRVDD 電流(IDRVDD)次のように計算され ます。 0 25 50 75 100 0 125 SAMPLE RATE (MSPS) 図 65.AD6655-125 消費電力および電流対サンプル・レート IDRVDD = VDRVDD × CLOAD × fCLK × N 1.25 ここで、N は出力ビット数(FD ビットが非アクティブのとき、 AD6655 の場合は 30)。 0.5 1.00 0.4 TOTAL POWER TOTAL POWER (W) この最大電流は、各クロック・サイクルで各出力ビットがスイ ッチングする条件に対するもので、この条件はナイキスト周波 数 fCLOCK/2 のフルスケール方形波に対してのみ発生します。 実用的には、DRVDD 電流はスイッチングしている出力ビット 数の平均値を使って計算します。この値はサンプル・レートと アナログ入力信号の特性によって決定されます。デジタル消費 電力は出力ドライバの容量負荷を小さくすることにより、小さ くすることができます。図 64～図 67 に示すデータは、各出力 ドライバの負荷を 5 pF にして代表的な性能特性の場合と同じ動 作条件で取得したものです。 06709-166 50 0.4 0.75 0.3 IAVDD 0.50 0.2 IDVDD 0.25 SUPPLY CURRENT (A) 55 IAVDD 1.00 0.1 IDRVDD 0 0 25 50 75 100 0 SAMPLE RATE (MSPS) 図 66.AD6655-105 消費電力および電流対サンプル・レート Rev. 0 － 34/84 － 06709-167 60 06709-064 SNR (dBc) 65 SUPPLY CURRENT (A) TOTAL POWER (W) 0.20ps 1.00 0.4 0.75 0.3 TOTAL POWER IAVDD 0.50 0.2 IDVDD 0.25 ることが必用なアプリケーションでは、外付けバッファまたは ラッチが必要となることがあります。 外部ピン・モードで動作する場合、SCLK/DFS ピンを設定して、 出力データ・フォーマットとしてオフセット・バイナリまたは 2 の補数を選択することができます(表 16 参照)。アプリケーショ ン・ノート AN-877「Interfacing to High Speed ADCs via SPI」で説 明するように、SPI 制御を使用する場合、データ・フォーマッ トとして、オフセット・バイナリ、2 の補数、またはグレイ・ コードを選択することができます。 SUPPLY CURRENT (A) TOTAL POWER (W) AD6655 0.1 表 16.SCLK/DFS モード選択(外部ピン・モード) 0 0 20 40 60 0 80 SAMPLE RATE (MSPS) 06709-168 IDRVDD 図 67.AD6655-80 消費電力および電流対サンプル・レート Voltage at Pin SCLK/DFS SDIO/DCS AGND (default) AVDD Offset binary Twos complement DCS disabled DCS enabled デジタル出力イネーブル機能(OEB) PDWN (SPI ポートを使うか、または PDWN ピンをハイ・レベル します)をアサートすると、AD6655 はパワーダウン・モードに なります。この状態では、ADC の消費電力は 2.5 mW(typ)にな ります。パワーダウン時は、出力ドライバは高インピーダンス 状態になります。PDWN ピンをロー・レベルにすると、AD6655 は通常動作モードに戻ります。PDWN はデジタル出力ドライバ 電源(DRVDD)を基準にしているため、この電源電圧を超えるこ とはできません。DRVDD が 3.3 V の場合でも、PDWN を 1.8 V ロジックで駆動することができます。 パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。スタンバイ・モー ドに入ると、デカップリング・キャパシタは放電するため、通 常動作に戻るときには再充電する必要があります。このため、 ウェイクアップ時間はパワーダウン・モードに留まる時間に関 係し、パワーダウン・サイクルが短いほど、ウェイクアップ時 間も短くなります。 SPI ポート・インターフェースを使うときは、ADC をパワーダ ウン・モードまたはスタンバイ・モードにする必要があります。 スタンバイ・モードにすると、高速なウェイクアップが必要な 場合、内部リファレンス回路を動作させたままにしておくこと ができます。詳細については、メモリ・マップ・レジスタの説 明のセクションと www.analog.com のアプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」を参照してくだ さい。 デジタル出力 AD6655 の出力ドライバは、DRVDD をインターフェース・ロジ ックの電源に一致させることにより、1.8 V～3.3 V の CMOS ロ ジック・ファミリーとインターフェースさせるように設定する ことができます。あるいは、AD6655 出力を 1.8 V DRVDD 電源 を使って ANSI LVDS または駆動能力を小さくした LVDS に設 定することができます。 CMOS 出力ドライバは、様々なロジック・ファミリーを駆動す るために十分な出力電流を提供するようにデザインされていま す。ただし、大きな駆動電流はコンバータ性能に影響を与える 電源に電流グリッチを生じさせる傾向を持つことがあります。 ADC により大きな容量負荷または大きなファンアウトを駆動す AD6655 は、デジタル出力ピンに対して柔軟なスリー・ステート 機能を持っています。スリー・ステート・モードをイネーブルす るときは、SMI SDO/OEB ピンまたは SPI インターフェースを使っ て行います。SMI SDO/OEB ピンをロー・レベルにすると、出力 データ・ドライバがイネーブルされます。SMI SDO/OEB ピンを ハイ・レベルにすると、出力データ・ドライバは高インピーダ ンス状態になります。この OEB 機能は、バスに対する高速アク セスを意図したものではありません。OEB はデジタル出力ドラ イバ電源(DRVDD)を基準にしているため、この電源電圧を超え ることはできないことに注意してください。DRVDD が 3.3 V の 場合でも、OEB を 1.8 V ロジックで駆動することができます。 SPI インターフェースを使用する場合、レジスタ 0x14 の出力イ ネーブル・バー・ビット(ビット 4)を使うと、各チャンネルのデ ータ出力と高速検出出力を独立にスリー・ステートにすること ができます。 インターリーブ CMOS モード レジスタ 0x14 のビット 5 をセットすると、インターリーブ CMOS 出力モードがイネーブルされます。このモードでは、出 力データがポート A に接続され、ADC チャンネル A の出力デ ータが DCO の立ち上がりエッジで、ADC チャンネル B の出力 データが DCO の立ち下がりエッジで、それぞれ出力されます。 タイミング AD6655 はラッチされたデータにパイプライン遅延を与えます。 この遅延は、イネーブルされているデジタル・バックエンド機 能に依存します。データ出力は、クロック信号の立ち上がりエ ッジから 1 伝搬遅延(tPD)後に出力されます。 出力データ・ラインの長さと、それらに接続された負荷を最小 にして AD6655 内部での過渡電圧を抑える必要があります。こ れらの過渡電圧はコンバータのダイナミック性能を低下させる ことがあります。 AD6655 の最小変換レートは 10 MSPS(typ)です。10 MSPS より 低いクロック・レートでは、ダイナミック性能が低下すること があります。 データ・クロック出力(DCO) AD6655 は、外部レジスタ内のデータをキャプチャするための データ・クロック出力(DCO)も提供します。図 2～図 6 に、 AD6655 出力モードのタイミング図を示します。 表 17.出力データ・フォーマット Input (V) VIN+ – VIN– Rev. 0 Condition (V) < –VREF – 0.5 LSB 00 0000 0000 0000 Offset Binary Output Mode 10 0000 0000 0000 1 VIN+ – VIN– － 35/84 － Twos Complement Mode = –VREF 00 0000 0000 0000 OR 10 0000 0000 0000 0 AD6655 VIN+ – VIN– VIN+ – VIN– VIN+ – VIN– Rev. 0 =0 = +VREF – 1.0 LSB > +VREF – 0.5 LSB 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 － 36/84 － 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 0 0 1 AD6655 デジタル・ダウンコンバータ AD6655 は、フィルタ機能を提供し出力データ・レートを低下さ せるデジタル処理セクションを内蔵しています。このデジタル 処理セクションには、数値制御発振器(NCO)、ハーフバンド・ デシメーション・フィルタ、FIR フィルタ、出力周波数変換用 の 2 つ目の粗調整 NCO (fADC/8 固定値)が含まれています。これ らの各処理ブロック(ただしデシメーション・ハーフバンド・フ ィルタは除く)は、コントロール・ラインを持っています。この ラインを使うと、これらのブロックを独立にイネーブル/ディス エーブルして、所望の処理機能を提供することができます。デジ タル・ダウンコンバータは、実数データまたは複素数出力デー タを出力するように設定することができます。これらのブロッ クは、5 通りの推奨組み合わせで構成して、異なる信号処理機能 を実現することができます。 ダウンコンバータ・モード MSPSに対して、フィルタを実数モード(NCOをバイパス)で使用 した場合には16.5 MHzの最大有効帯域幅を、またはフィルタを 複素数モード(NCOをイネーブル)で使用した場合には最大有効 帯域幅33.0 MHzを、それぞれ提供します。 オプションの固定係数の FIR フィルタは、ハーフバンドのロー ルオフを急峻にして、折り返し防止を強化する追加フィルタ機 能を提供します。このフィルタは負の周波数イメージを除去し て、実数出力の負周波数の折り返しを防止します。 FADC/8 固定周波数 NCO fADC/8 固定 NCO は、実数出力を可能にするために、フィルタお よびデシメートされた信号を DC から fADC/8 へ変換するために用 意されています。図 68～図 71 に、AD6655 のブロックで処理し た 20 MHz 入力の例を示します。 表 18 に、AD6655 の推奨ダウンコンバータ動作モードを示しま す。 表 18.ダウンコンバータ・モード Mode NCO/Filter Output Type 1 2 3 4 5 Half-band filter only Half-band filter and FIR filter NCO and half-band filter NCO, half-band filter, and FIR filter NCO, half-band filter, FIR filter, and fADC/8 NCO Real Real Complex Complex Real 図 68.14 MHz を中心とする AD6655 実数型 20 MHz 帯域幅入力信号 の例 (fADC = 100 MHz) 数値制御発振器(NCO) 周波数変換は NCO で行われます。2 つの各処理チャンネルは共 通の NCO を共用します。位相ディザと振幅ディザをイネーブル して、NCO のノイズとスプリアスの性能を向上させることがで きます。位相オフセット・ワードを使用して、複数の D6655 間 で既知の位相関係を発生させることができます。 デシメーション・フィルタはナイキスト・スペクトルの半分を使 用しないようにさせるため、サンプルした入力スペクトルをデ シメーション・フィルタの使用可能な範囲へ変換する手段が必 要です。この手段を実現するために、32 ビットの微調整された 複素型 NCO が用意されています。この NCO/ミキサーを使用す ると、入力スペクトルを DC に同調させることができます。こ れを後続フィルタ・ブロックで効果的にフィルタして折り返し を防止することができます。 図 69. NCO を使用して DC に同調させた AD6655 20 MHz 帯域幅入 力信号の例 (NCO 周波数= 14 MHz) 図 70.ハーフバンド・フィルタと FIR フィルタでフィルタした、負 イメージを持つ AD6655 20 MHz 帯域幅入力信号の例 ハーフバンド・デシメーション・フィルタと FIR フィルタ AD6655デジタル・フィルタ・ブロックの目的は、サンプル・レ ートを1/2にすると同時に、注目の帯域内に折り返さないように することです。ハーフバンド・フィルタは、ローパス・フィル タまたはハイパス・フィルタとして動作し、かつその構造の入 力レートの22%に対して100 dB以上の折り返し防止を提供する ようにデザインされています。ADCのサンプル・レート150 Rev. 0 図 71.実数出力用に fADC/8 に同調させた AD6655 20 MHz 帯域幅入力 信号の例 － 37/84 － AD6655 数値制御発振器(NCO) 周波数変換 位相オフセット この処理ステージは、32 ビット複素数の数値制御発振器(NCO) から構成されるデジタル・チューナからできています。AD6655 の 2 つのチャンネルは 1 つの NCO を共用しています。レジスタ 0x11D のビット 0 をクリアすると、NCO はオプションになりバイ パスすることができます。この NCO ブロックは ADC ステージ から実数入力を受け取り、周波数変換した複素数(I と Q)出力を 出力します。 アドレス 0x122 とアドレス 0x123 の NCO 位相オフセット・レジ スタは、NCO の位相アキュムレータにプログラマブルなオフセ ットを加算します。この 16 ビット・レジスタは、16 ビット符 号なし整数として扱われます。このレジスタ内の 0x00 はオフセ ットなしに、0xFFFF は 359.995°のオフセットに、それぞれ対応 します。各ビットは 0.005°の位相変化を表します。このレジスタ を使うと、複数の NCO を同期させて、予測可能な位相差を持つ 複数の出力を発生することができます。次式を使って NCO の位 相オフセット値を計算します。 NCO の周波数は、レジスタ 0x11E、レジスタ 0x11F、レジスタ 0x120、レジスタ 0x121 を使って設定します。これらの 4 個の 8 ビット・レジスタにより、32 ビットの符号なし周波数書き込みワ ードが構成されます。 −CLK/2～+CLK/2 の周波数が、次の周波数 ワードを使って表現されます。 0x8000 0000 は−CLK/2 で指定される周波数。 0x0000 0000 は DC (周波数= 0 Hz)。 0x7FFF FFFF は CLK/2 − CLK/232。 NCO_PHASE = 216 × PHASE/360 ここで、 NCO_PHASE は、レジスタ 0x122 とレジスタ 0x123 に書き込まれ る 16 ビット・バイナリ値に等しい 10 進値。 PHASE は所望の NCO 位相(゜) NCO の振幅ディザと位相ディザ 次式を使って NCO 周波数を計算します。 NCO ブロックは、スプリアス性能を向上させる振幅ディザと位 相ディザを内蔵しています。振幅ディザは、NCO の角度―カー ティシアン変換内で振幅量子化誤差をランダム化して性能を向 上させます。尐しノイズ・フロアが尐し上がってもスプリアス を小さくしたい場合に、この方法を使います。振幅ディザをイ ネーブルすると、NCO の SNR は 93 dB 以上、SFDR は 115 dB 以上に、それぞれなります。振幅ディザをディスエーブルする と、SNR は 96 dB 以上に増加し、SFDR 性能は 100 dB に低下し ます。NCO 振幅ディザの使用が推奨されます。イネーブルする ときは、レジスタ 0x11D のビット 1 をセットします。 Mod( f , f CLK ) NCO_FREQ 2 f CLK 32 ここで、 NCO_FREQ は 32 ビットの 2 の補数値で、NCO 周波数レジスタ を表します。 f は所望のキャリア周波数(Hz)。 fCLK は AD6655 の ADC クロック・レート(Hz)。 NCO 同期 AD6655 NCO は 1 つのデバイス内で、または複数のデバイス間 で外部 SYNC 入力を使って同期化することができます。レジス タ 0x100 のビット 3 とビット 4 を使うと、各 SYNC 信号で、ま たはレジスタが書き込まれた後の最初の SYNC 信号で、NCO を 再同期することができます。有効な SYNC により、NCO は設定 された位相オフセット値から再起動します。 Rev. 0 － 38/84 － AD6655 デシメーション・ハーフバンド・ フィルタとFIRフィルタ 0 AD6655 ハーフバンド・デジタル・フィルタの目的は、サンプ ル・レートを 1/2 にすると同時に、注目の帯域内に折り返さな いようにすることです。このフィルタは、ローパス・フィルタ またはハイパス・フィルタとして動作し、かつその構造の入力 レートの 11%に対して 100 dB 以上の折り返し防止を提供するよ うにデザインされています。ハーフバンド・フィルタは NCO お よび FIR フィルタと組み合わせて使い、効果的なバンドパス機 能を提供します。ADC サンプル・レート 150 MSPS に対して、 最大有効帯域幅 33 MHz を提供します。 –10 –20 AMPLITUDE (dBc) –30 表 19.ハーフバンド・フィルタの固定係数 Coefficient Number Normalized Coefficient Decimal Coefficient (20-Bit) C0, C18 C2, C16 C4, C14 C6, C12 C8, C10 C9 0.0008049 −0.0059023 0.0239182 −0.0755024 0.3066864 0.5 844 −6189 25080 −79170 321584 524287 0 –10 –20 AMPLITUDE (dBc) –30 –40 –50 –60 –70 –80 –90 0.3 0.4 FRACTION OF INPUT SAMPLE RATE 06709-070 –100 –110 –110 0 0.1 0.2 0.3 0.4 FRACTION OF INPUT SAMPLE RATE 06709-071 –100 図 73.ハーフバンド・フィルタのハイパス応答 偶数ナイキスト領域サンプリングの場合は、スペクトルを逆転 するようにハーフバンド・フィルタを設定することができます。 アドレス 0x103 のビット 2 をハイ・レベルに設定すると、スペ クトル逆転機能がイネーブルされます。 AD6655 では、ハーフバンド・フィルタはディスエーブルでき ません。このフィルタは、ローパス応答またはハイパス応答に 設定することができます。ハイパス・フィルタに設定する場合は レジスタ 0x103 のビット 1 をセットし、ローパス応答に設定する 場合はこのビットをクリアします。正規化した出力レートに対 するフィルタのローパス応答を図 72 に、ハイパス応答を図 73 に、 それぞれ示します。 ハーフバンド・デシメーション位相は、ハーフバンド・フィル タが同期後の最初または 2 番目のサンプルから動作を開始するよ うに選択することができます。これにより、2 つの入力サンプ ル・クロック間のハーフバンド出力がシフトされます。デシメ ーション位相は、レジスタ 0x103 のビット 3 を使って、0 また は 1 に設定することができます。 固定係数 FIR フィルタ ハーフバンド・フィルタの後ろに 66 タップの固定係数 FIR フィ ルタがあります。このフィルタは、デシメーション・ハーフバ ンド・フィルタの折り返し防止機能をさらに強化するために有 効です。これは、66 個のフィルタ・タップと 21 ビットの固定 係数を持つシンプルな積和 FIR フィルタです。このフィルタは デシメートしないことに注意してください。表 20 に、この構成 で使用している正規化した係数と係数の 10 進値表示を示します。 このフィルタの選択またはバイパスを指定することができます が、ハーフバンド・フィルタがイネーブルされているときだけ、 FIR フィルタをイネーブルすることができます。レジスタ 0x102 のイネーブル FIR フィルタ・ビット(ビット 0)にロジック 0 を書 き込むと、この固定係数フィルタがバイパスされます。実数出力 で最終 NCO を使うときこのフィルタが必要で、他の構成を使う ときこれをバイパスすると、消費電力を節約することができま す。 図 72.ハーフバンド・フィルタのローパス応答 Rev. 0 –70 ハーフバンド・フィルタは、0.000182 dB のリップルと 100 dB の除去比を持っています。折り返し除去比は 100 dB で、折り返 し防止帯域幅は入力サンプル・レートの 11%です。I パスと Q パスの両方を使用する場合は、入力レートの 22%の複素帯域幅 が使用可能です。 ハーフバンド・フィルタの機能 0.2 –60 –90 19 タップの対称固定係数ハーフバンド・フィルタは、多相構成を 採用しているため低消費電力です。表 19 に、ハーフバンド・フ ィルタの係数を示します。この構成で使用している正規化した 係数と係数の 10 進値表示も示してあります。係数がゼロの場合 は、表 19 に記載していません。 0.1 –50 –80 ハーフバンド・フィルタ係数 0 –40 － 39/84 － AD6655 表 20.FIR フィルタ係数 結合フィルタ性能 Decimal Coefficient (21-Bit) C0, C65 C1, C64 C2, C63 C3, C62 C4, C61 C5, C60 C6, C59 C7, C58 C8, C57 C9, C56 C10, C55 C11, C54 C12, C53 C13, C52 C14, C51 C15, C50 C16, C49 C17, C48 C18, C47 C19, C46 C20, C45 C21, C44 C22, C43 C23, C42 C24, C41 C25, C40 C26, C39 C27, C38 C28, C37 C29, C36 C30, C35 C31, C34 C32, C33 0.0001826 0.0006824 0.0009298 0.0000458 −0.0012689 −0.0008345 0.0011806 0.0011387 −0.0018439 −0.0024557 0.0018063 0.0035825 −0.0021510 −0.0056810 0.0017405 0.0078602 −0.0013437 −0.0110626 −0.0000229 0.0146618 0.0018959 −0.0195594 −0.0053153 0.0255623 0.0104036 −0.0341468 −0.0192165 0.0471258 0.0354118 −0.0728111 −0.0768890 0.1607208 0.4396725 383 1431 1950 96 −2661 −1750 2476 2388 −3867 −5150 3788 7513 −4511 −11914 3650 16484 −2818 −23200 −48 30748 3976 −41019 −11147 53608 21818 −71611 −40300 98830 74264 −152696 −161248 337056 922060 ハーフバンド・フィルタと FIR フィルタの結合応答を図 74 に示 します。ハーフバンド・フィルタによる ADC データの帯域制限 動作により、SNR は理論的に 3 dB 向上しますが、サンプル・レ ートと出力データの使用可能な帯域幅が犠牲になります。有限 な演算のため、NCO とハーフバンドでの切り捨て処理により、 システムの量子化ノイズが増えます。帯域外ノイズのデジタ ル・フィルタ除去比により(フィルタで量子化を行わず、かつ ADC は白色ノイズ・フロアの場合)、ADC の SNR は 3.16 dB 向 上するはずですが、量子化が増えるため、約 2.66 dB の向上にな っています。 0 –10 –20 –30 –50 –60 –70 –80 –90 –100 –110 0 0.1 0.2 0.3 0.4 FRACTION OF INPUT SAMPLE RATE 図 74.ハーフバンド・フィルタと FIR フィルタの合成応答 最終 NCO 同期化 AD6655 のハーフバンド・フィルタは 1 つのデバイス内で、また は複数のデバイス間で外部 SYNC 入力を使って同期化すること ができます。レジスタ 0x100 のビット 5 とビット 6 を使うと、 各 SYNC 信号で、またはレジスタが書き込まれた後の最初の SYNC 信号で、ハーフバンド・フィルタを再同期することがで きます。有効な SYNC により、ハーフバンド・フィルタは設定 されたデシメーション位相値にリセットされます。 Rev. 0 –40 06709-072 Normalized Coefficient AMPLITUDE (dBc) Coefficient Number 32 ビット微調整 NCO の出力は複素数であるため、一般に DC を中心とした周波数になります。この複素数出力はハーフバン ドと FIR フィルタのステージを通過して、適切な折り返し防止 フィルタ処理を受けます。最終 NCO は、AD6655 から実数出力 が得られるように、この複素数出力信号を DC から離れたとこ ろに移動する手段を提供します。最終 NCO をイネーブルすると、 DC から ADC サンプリング周波数の 1/ 8 の周波数(fADC/8)へ出力が 変換されます。この変換により、fADC/8 の周波数を中心とするデ シメートされた出力信号が得られます。オプションとして、この 最終 NCO をバイパスすることができ、DC を中心とする I 値と Q 値をインターリーブ形式で出力することができます。 － 40/84 － AD6655 ADCオーバーレンジとゲインの 制御 レシーバ・アプリケーションでは、コンバータがクリップされ そうなとき確実に検出できることが望まれます。標準のオーバ ーフロー・インジケータは、アナログ入力の状態に対して事後 情報を提供するため、あまり役立ちません。このため、クリッ プが実際に発生する前にゲインを小さくするための時間を確保す るために、フルスケールより下にプログラマブルなスレッショ ールドを設けることが有効です。さらに、入力信号が大きなス ルー・レートを持つことがあるため、この機能によるレイテン シが大きな問題になります。高度にパイプライン化されたコン バータは大きなレイテンシを持ちます。1 つの解決策は、ADC の 初段ステージからの出力ビットをこの機能のために使うことで す。これらの出力ビットのレイテンシは非常に小さく、全体分解 能はそれほど重要ではありません。ピーク入力信号は一般に、フ ルスケールとフルスケールの下 6 dB～10 dB との間です。3 ビッ トまたは 4 ビットの出力は、この機能にとって十分な範囲と分 解能を提供します。 表 21.高速検出モード・セレクト・ビットの設定 SPI ポートを使うと、超えたときにオーバーレンジ出力がアクテ ィブになるスレッショールドを設定することができます。信号が スレッショールドを下回っている限り、出力はロー・レベルを 維持します。従来型オーバーレンジ・ピンを使用中のユーザー のために、ピンの内 1 本が従来型オーバーレンジ・ピンとして 機能するように、SPI ポートを経由して高速検出出力を設定す ることもできます。このモードでは、コンバータの全 14 ビット を従来型の方法で調べて、通常オーバーフローとして定義され る状態に対してハイ・レベルを出力します。いずれのモードで も、データの振幅が条件の計算に使用されます(データの符号は 無視されます)。スレッショールド検出機能は、所望の範囲外に ある正と負の信号(振幅)に対して同じ応答をします。 高速検出の概要 AD6655 は高速なオーバーレンジ検出を可能にする回路を内蔵 しているため、非常に柔軟な外部ゲイン制御を実現することが できます。各 ADC は、ADC 入力レベルの状態についての情報 を出力するときに使う 4 本の高速検出(FD)出力ピンを持ってい ます。これらのピンの機能は、レジスタ 0x104 の高速検出モー ド・セレクト・ビットと高速検出イネーブル・ビットを使って 設定することができ、内部データ・パスの複数のポイントから の範囲情報を出力することができます。これらの出力ピンは、 プログラマブルなスレッショールド・レベルに従ってオーバーレ ンジ状態またはアンダーレンジ状態の有無を表示するように設定 することもできます。表 21 に、高速検出ピンで使用可能な 6 通 りの設定を示します。 Fast Detect Mode Select bits (Register 0x104[3:1]) Information Presented on Fast Detect (FD) Pins of Each ADC1, 2 FD[3] FD[2] FD[1] FD[0] 000 ADC fast magnitude (see 表 22) 001 ADC fast magnitude (see 表 23) OR 010 ADC fast magnitude (see 表 24) OR F_LT 011 ADC fast magnitude (see 表 24) C_UT F_LT 100 OR C_UT F_UT F_LT 101 OR F_UT IG DG 1 高速検出ピンは、CMOS モード構成の場合 FD0A/FD0B～FD3A/FD3B に、 LVDS モード構成の場合 FD0+/FD0−～FD3+/FD3−に、それぞれなります。 2 OR、C_UT、F_UT、F_LT、IG、DG については、ADC オーバーレンジ(OR) とゲインの切り替えのセクションを参照してください。 ADC 高速振幅 高速検出出力ピンを ADC 高速振幅を出力するように設定すると (すなわち、高速検出モード・セレクト・ビットを 0b000 に設定 すると)、表示される情報は前段コンバータ・ステージからの ADC レベルになり、CMOS 出力モードでは 2 クロック・サイク ルのレイテンシで表示します。LVDS 出力モードでは、高速検 出ビットのレイテンシはすべての高速検出モードで 6 サイクル になります。この設定で高速検出出力ピンを使うと、最も早い レベル表示情報が得られます。この情報は前段のデータパスから 得られるため、表示されるレベルには大きな不確定性があります。 ADC 高速振幅で表示される公称レベルと不確定性を表 22 に示し ます。DCO はサンプル・レートの 1/2 であるため、DCO の立ち 上がりエッジと立ち下がりエッジで高速検出出力をサンプリン グすると、すべての高速検出情報を取得することができます (タ イミング情報については図 2 を参照)。 表 22.高速検出モード・セレクト・ビット= 000 での ADC 高速 振幅の公称レベル ADC Fast Magitude on FD[3:0] Pins Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) 0000 0001 0010 0011 0100 0101 0110 0111 1000 <−24 −24 to −14.5 −14.5 to −10 −10 to −7 −7 to −5 −5 to −3.25 −3.25 to −1.8 −1.8 to −0.56 −0.56 to 0 Minimum to −18.07 −30.14 to −12.04 −18.07 to −8.52 −12.04 to −6.02 −8.52 to −4.08 −6.02 to −2.5 −4.08 to −1.16 −2.5 to FS −1.16 to 0 高速検出モード・セレクト・ビットを 0b001、0b010、または 0b011 に設定すると、高速検出出力ピンのサブセットが使用で き ま す 。 これらのモードでは、高速検出出力ピンのレイテンシは 6 クロ ック・サイクルになり、2 つの入力サンプルの内の大きいほう が DCO レートで出力されます。表 23 に、高速検出モード・セ レクト・ビットを 0b001 に設定したときの(すなわち ADC 高速 振幅が FD[3:1]ピンに出力される場合)、対応する ADC 入力レベ ルを示します。 Rev. 0 － 41/84 － AD6655 表 23.高速検出モード・セレクト・ビット= 001 での ADC 高速 振幅の公称レベル 表 25.粗調整上側スレッショールド・レベル ADC Fast Magitude on FD[2:0] Pins Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) Coarse Upper Threshold Register[2:0] C_UT Is Active When Signal Magnitude Below FS Is Greater Than (dB) 000 001 010 011 100 101 110 111 <−24 −24 to −14.5 −14.5 to −10 −10 to −7 −7 to −5 −5 to −3.25 −3.25 to −1.8 −1.8 to 0 Minimum to −18.07 −30.14 to −12.04 −18.07 to −8.52 −12.04 to −6.02 −8.52 to −4.08 −6.02 to −2.5 −4.08 to −1.16 −2.5 to 0 000 001 010 011 100 101 110 111 <−24 −24 −14.5 −10 −7 −5 −3.25 −1.8 微調整上側スレッショールド(F_UT) 高速検出モード・セレクト・ビットを 0b010 または 0b011 に設 定すると(すなわち ADC 高速振幅が FD[2:1]ピンに出力される場 合)、LSB は出力されません。このモードでの入力範囲を表 24 に示します。 表 24.高速検出モード・セレクト・ビット= 010 または 011 での ADC 高速振幅の公称レベル ADC Fast Magitude on FD[2:1] Pins Nominal Input Magnitude Below FS (dB) Nominal Input Magnitude Uncertainty (dB) 00 01 10 11 <−14.5 −14.5 to −7 −7 to −3.25 −3.25 to 0 Minimum to −12.04 −18.07 to −6.02 −8.52 to −2.5 −4.08 to 0 入力振幅がレジスタ 0x106 とレジスタ 0x107 にある微調整上側 スレッショールド・レジスタに設定された値を超えると、微調 整上側スレッショールド・インジケータがアサートされます。 13 ビットのスレッショールド・レジスタが、ADC の出力で信号 振幅と比較されます。この比較には、ADC クロック・レイテン シが発生しますが、コンバータ分解能は正確です。微調整上側 スレッショールド振幅は次式で決定されます。 dBFS = 20 log(スレッショールド振幅/213) 微調整下側スレッショールド(F_LT) ADC オーバーレンジ(OR) ADC の入力でオーバーレンジが検出されると、ADC オーバー レンジ・インジケータがアサートされます。オーバーレンジ状 態は ADC パイプラインの出力で決定されるため、ADC クロッ クで 12 サイクルのレイテンシが発生します。入力でのオーバー レンジは、発生してから 12 クロック・サイクル後にこのビット で表示されます。 入力振幅がレジスタ 0x108 とレジスタ 0x109 にある微調整下側 スレッショールド・レジスタに設定された値を下回ると、微調整 下側スレッショールド・インジケータがアサートされます。13 ビ ットの微調整下側スレッショールド・レジスタが、ADC の出力 で信号振幅と比較されます。この比較には、ADC クロック・レ イテンシが発生しますが、コンバータ分解能は正確です。微調 整下側スレッショールド振幅は次式で決定されます。 dBFS = 20 log(スレッショールド振幅/213) 微調整上側スレッショールドと微調整下側スレッショールド・ インジケータの動作を図 75 に示します。 ゲインの切り替え AD6655 は、広いダイナミック・レンジのアプリケーションま たはゲイン調整コンバータを採用しているアプリケーションで 役立つ回路を内蔵しています。この回路を使うと、上側と下側 のスレッショールドが変更できるようにデジタル・スレッショ ールドを設定できます。高速検出モード・セレクト・ビット= 010～101 により、ゲイン・スイッチング・オプションの種々の 組み合わせをサポートします。 この機能の 1 つの使い方は、特定の入力条件のもとで、ADC が フルスケールに近づいたことを検出することです。この結果が フラグに設定され、このフラグを使って、減衰器を迅速に挿入 して、ADC のオーバードライブを防止します。 粗調整上側スレッショールド(C_UT) ADC 高速振幅入力レベルが粗調整上側スレッショールド・レジ スタ(アドレス 0x105[2:0])に設定されたレベルより大きくなると、 粗調整上側スレッショールド・インジケータがアサートされま す。この値が、ADC 高速振幅ビット[2:0]と比較されます。粗調 整上側スレッショールド出力は、入力でレベルが超えてから 2 クロック・サイクル後に出力されるため、入力信号レベルの高 速表示が可能です。粗調整上側スレッショールド・レベルを表 25 に示します。ADC クロックで最小 2 サイクル間または信号が スレッショールド・レベルを下回るまで、このインジケータは アサートされたままになります。 Rev. 0 － 42/84 － AD6655 インクリメント・ゲイン(IG)とデクリメント・ゲイン(DG) インクリメント・ゲイン・インジケータとデクリメント・ゲイ ン・インジケータを組み合わせて使用して、外部ゲイン制御を 可能にする情報を提供します。デクリメント・ゲイン・インジ ケータと粗調整上側スレッショールド・ビットは協調動作し、 入力振幅が+粗調整上側スレッショールド・レジスタ(アドレス 0x105)内の 3 ビット値より大きくなるとアサートされます。イン クリメント・ゲイン・インジケータは、同様に微調整下側スレッ ショールド・ビットに対応しますが、入力振幅が微調整下側ス レッショールド・レジスタに設定された値を下回ってからドウ エル時間が経過した後にアサートされる点が異なります。ドウ エル時間はアドレス 0x10A とアドレス 0x10B にある 16 ビット のドウエル時間値により設定され、1～65,535 の ADC 入力クロ ック・サイクル数で設定されます。微調整下側スレッショール ド・レジスタは、ADC の出力で振幅と比較される 13 ビット・ レジスタです。この比較には、ADC クロック・レイテンシが発 生しますが、細かい精確な比較が可能です。微調整上側スレッ ショールド振幅は次式で決定されます。 dBFS = 20 log(スレッショールド振幅/213) デクリメント・ゲイン出力は ADC 高速検出出力ピンを使って動 作し、オーバーレンジ状態が発生する可能性を高速表示します。 インクリメント・ゲインでは ADC 出力での比較を使うため、入 力振幅が正確に設定されたレベルを所定の時間下回った後に、 始めて外付け回路にゲイン増加を通知します。 インクリメント・ゲイン出力とデクリメント・ゲイン出力の動 作を図 75 に示します。 図 75.C_UT、F_UT、F_LT、DG、IG のスレッショールド設定 Rev. 0 － 43/84 － AD6655 信号モニター 各信号モニターの計測時間は、プログラマブルな信号モニター 時間レジスタ(SMPR)により制御されます。この時間は、アドレ ス 0x113、アドレス 0x114、アドレス 0x115 にある 24 ビットの 信号モニター時間レジスタに入力クロック・サイクル数で設定 します。このレジスタは、128 サンプル～1678 (224)万サンプルの 範囲で設定することができます。 ADC の DC オフセットが注目する信号より大幅に大きくなるこ とがあるため(信号モニターの結果に影響を与えます)、電力を 測定する前に DC オフセットを除去する DC 補正回路が信号モ ニター・ブロックに含まれています。 ピーク検出器モード 入力ポート信号の振幅は、プログラマブルな時間(SMPR により 指定)の間モニターされてピーク値が検出されます。この機能を イネーブルするときは、信号モニター・コントロール・レジス タの信号モニター・モード・ビットをロジック 1 に設定するか、 または信号モニターSPORT コントロール・レジスタのピーク検 出器出力イネーブル・ビットをセットします。このモードを開 始する前に、24 ビットの SMPR を設定する必要があります。 このモードをイネーブルすると、SMPR の値がモニター時間タ イマーにロードされ、カウントダウンが開始されます。入力信 号の振幅が内部ピーク・レベル保持レジスタ(ユーザーからアク セスできません)の値と比較され、2 つの内大きい方が現在のピ ーク・レベルとして更新されます。ピーク・レベル保持レジス タの初期値は、現在の ADC 入力信号振幅に設定されます。この 比較は、モニター時間タイマーの値が 1 に到達するまで続きま す。 モニター時間タイマー値が 1 に到達すると、13 ビットのピー ク・レベル値が信号モニター保持レジスタ(ユーザーからアクセ スできません)へ転送されます。このレジスタは SPI ポートから 読み出すか、または SPORT シリアル・インターフェースを経由 し て出 力するこ とが できます 。モ ニター時 間タ イマーに は SMPR の値が再ロードされて、カウントダウンが再開されます。 さらに、ピーク・レベル保持レジスタ内で最初の入力サンプル の振幅が更新され、前述のように比較と更新が続きます。 Rev. 0 FROM MEMORY MAP POWER MONITOR PERIOD REGISTER DOWN COUNTER TO INTERRUPT CONTROLLER IS COUNT = 1? LOAD FROM INPUT PORTS CLEAR MAGNITUDE STORAGE REGISTER POWER MONITOR HOLDING REGISTER LOAD TO MEMORY MAP LOAD 06709-074 信号モニター値は、SPI ポートまたは信号モニターSPORT 出力を 使ってアドレス 0x116～アドレス 0x11B にある内部レジスタを読 み出すことにより、取得することができます。 SPI からアクセス 可能な信号モニター・レジスタの出力値は、信号モニター・コ ントロール・レジスタ(アドレス 0x112)にある 2 ビットの信号モ ニター・モード・ビットを使って設定されます。両 ADC チャン ネルは、同じ信号モニター・モードに設定する必要があります。 各 ADC チャンネルに対して、SPI からアクセス可能な別の 20 ビ ット信号モニター・リザルト(SMR)レジスタも用意されてありま す。信号モニター機能の任意の組み合わせも、シリアル SPORT インターフェースを介して出力することができます。これらの 出力は、信号モニターSPORT コントロール・レジスタ(アドレ ス 0x1111)内にあるピーク検出器出力イネーブル、rms 振幅出力 イネーブル、スレッショールド交差出力イネーブル・ビットを使 ってイネーブルされます。 図 76 にピーク検出器ロジックのブロック図を示します。SMR レジスタには、ピーク検出器ロジックにより検出されたピーク の絶対振幅が格納されます。 COMPARE A>B 図 76.ADC 入力ピーク検出器のブロック図 RMS/MS 振幅モード このモードでは、入力ポート信号の実効値(rms)または二乗平均 (ms)振幅がプログラマブルな時間(SMPR により指定)だけ積分さ れ(アキュムレータに加算)て、入力信号の rms 振幅または ms 振 幅が計算されます。このモードを設定するときは、信号モニタ ー・コントロール・レジスタの信号モニター・モード・ビット にロジック 0 を設定するか、信号モニターSPORT コントロー ル・レジスタの rms 振幅出力イネーブル・ビットをセットしま す。このモードを開始する前に、積分時間を指定する 24 ビット の SMPR を設定する必要があります。 rms/ms 振幅モードをイネーブルすると、SMPR の値がモニター 周期タイマーにロードされ、カウントダウンが開始されます。 各入力サンプルは浮動小数フォーマット変換されて二乗されま す。次に 11 ビットの固定小数フォーマットに変換されて、24 ビット・アキュムレータの値に加算されます。積分は、モニタ ー時間タイマー値が 1 になるまで続きます。 モニター時間タイマー値が 1 に到達すると、アキュムレータ値 の平方根をとり(フォーマットした後に)信号モニター保持レジ スタへ転送されます。このレジスタは SPI ポートから読み出す か、または SPORT シリアル・ポートを経由して出力することが できます。モニター時間タイマーには SMPR の値が再ロードさ れ て 、 カ ウ ン ト ダ ウ ン が 再 開 さ れ ま す 。 さらに、アキュムレータ内で最初の入力サンプル信号が更新さ れ、後続入力サンプルに対してアキュムレートが続きます。図 77 に、rms 振幅モニター・ロジックを示します。 FROM MEMORY MAP POWER MONITOR PERIOD REGISTER DOWN COUNTER TO INTERRUPT CONTROLLER IS COUNT = 1? LOAD FROM INPUT PORTS CLEAR ACCUMULATOR LOAD POWER MONITOR HOLDING REGISTER TO MEMORY MAP 06709-075 信号モニター・ブロックは、ADC によりデジタル化される信号 についての追加情報を提供します。信号モニター機能は、rms 入力振幅、ピーク振幅、および/または特定のスレッショールド を超えた振幅のサンプル数を計算します。これらの機能を組み 合わせて使うと、信号特性に対する洞察が得られ、さらにピー ク/平均比や入力信号の相補累積分布関数(CCDF)のカーブ形状さ えも予測できます。この情報を使って、AGC ループを駆動して、 実際の信号のもとで ADC 範囲を最適化することもできます。 図 77.ADC 入力 RMS 振幅モニターのブロック図 rms 振幅モードに対して、信号モニター・リザルト(SMR)レジス タの値は 20 ビットの固定小数値です。次式を使って、レジスタ 内の MAG 値から rms 振幅を dBFS 値で求めることができます。 信号モニター周期(SMP)が 2 の累乗の場合は、式の 2 項目は 0 に なることに注意してください。 － 44/84 － AD6655 信号モニター・イネーブル・ビット MAG 10 log SMP 2ceillog 2 ( SMP ) 220 RMS Magnitude = 20 log ms 振幅モードに対して、SMR の値は 20 ビットの固定小数値で す。次式を使って、レジスタ内の MAG 値から ms 振幅を dBFS 値で求めることができます。SMP が 2 の累乗の場合は、式の 2 項目は 0 になることに注意してください。 スレッショールド交差モード スレッショールド交差動作モードでは、入力ポート信号の振幅 が、プログラマブルな時間だけ(SMPR により指定)モニターされ て所定のプログラマブル・スレッショールド値を通過する回数 がカウントされます。このモードを設定するときは、信号モニ ター・コントロール・レジスタの信号モニター・モード・ビッ トにロジック 1x (x は don’t care ビット)を設定するか、信号モニ ターSPORT コントロール・レジスタのスレッショールド交差出 力イネーブル・ビットをセットします。このモードを開始する 前に、24 ビットの SMPR と各入力ポートの 13 ビットの上側ス レッショールド・レジスタを設定する必要があります。同じ上 側スレッショールド・レジスタが信号モニターとゲイン制御に 使われます(ADC オーバーレンジとゲインの制御のセクション 参照)。 このモードに入ると、SMPR の値がモニター周期タイマーにロ ードされ、カウントダウンが開始されます。入力信号の振幅が 各入力クロック・サイクルで上側スレッショールド・レジスタ (前に設定)と比較されます。入力信号の振幅が上側スレッショ ールド・レジスタより大きい場合、内部カウント・レジスタが 1 だけインクリメントされます。内部カウント・レジスタの初 期値は 0 に設定されます。この比較と内部カウント・レジスタの インクリメントはモニター時間タイマー値が 1 に到達するまで続 きます。 モニター時間タイマー値が 1 に到達すると、内部カウント・レ ジスタ値が信号モニター保持レジスタに転送されます。このレ ジスタは SPI ポートから読み出すか、または SPORT シリアル・ インターフェースを経由して出力することができます。 モニター時間タイマーには SMPR の値が再ロードされて、カウ ントダウンが再開されます。内部カウント・レジスタも 0 にク リアされます。図 78 に、スレッショールド交差ロジックを示し ます。SMR レジスタ値は、スレッショールド・レジスタより大 きい振幅を持つサンプルの数です。 POWER MONITOR PERIOD REGISTER DOWN COUNTER TO INTERRUPT CONTROLLER IS COUNT = 1? LOAD FROM MEMORY MAP CLEAR A COMPARE A>B COMPARE A>B LOAD POWER MONITOR HOLDING REGISTER B UPPER THRESHOLD REGISTER 図 78.ADC 入力スレッショールド交差のブロック図 その他のコントロール・ビット 信号モニター処理で柔軟性を強化するため、コントロール・ビ ットが信号モニター・コントロール・レジスタに 2 ビット追加 されています。この 2 ビットは、信号モニター・イネーブル・ ビットと複素電力計算モード・イネーブル・ビットです。 Rev. 0 I 2 Q2 信号モニター・モード・ビットが 00 に設定されている場合、こ の結果が信号モニターDC 値チャンネル A レジスタに表示されま す。信号モニターDC 値チャンネル B レジスタは、チャンネル B の値の計算を続けます。 DC 補正 ADC の DC オフセットが測定する信号より大幅に大きくなるこ とがあるため、電力を測定する前に DC オフセットを除去する DC 補正回路が信号モニター・ブロックに含まれています。DC 補正回路はメイン信号パスに挿入するように切り替えることが できますが、大きな DC 成分を持つ時間変化する、GSM のよう な信号を ADC がデジタル化する場合には、これは適切でありま せん。 DC 補正帯域幅 DC 補正回路は、プログラマブルな帯域幅(125 MSPS で 0.15 Hz～ 1.2 kHz の範囲)を持つハイパス・フィルタです。この帯域幅を制 御するときは、レジスタ 0x10C にある 4 ビットの DC 補正コン トロール・レジスタ(ビット[5:2])に書き込みを行います。次式を 使って、DC 補正回路の帯域幅値を計算することができます。 DC _ Corr _ BW 2k 14 f CLK 2 ここで、 k はレジスタ 0x10C のビット[5:2]に書き込む 4 ビット値(k 値は 0 ～13。14 または 15 を書き込むと、13 を書き込んだ場合と同じ 結果になります)。 fCLK は AD6655 ADC のサンプル・レート(Hz)。 DC 補正のリードバック レジスタ 0x10D とレジスタ 0x10E からはチャンネル A の、レジ スタ 0x10F とレジスタ 0x110 からはチャンネル B の、DC 補正値 をそれぞれ現在リードバックすることができます。DC 補正値は ADC の全入力範囲をカバーできる 14 ビット値です。 DC 補正のフリーズ TO MEMORY MAP 06709-076 FROM INPUT PORTS 複素電力計算モード・イネーブル・ビット このビットをセットすると、複素数入力信号チャンネル A が I デ ータを、チャンネル B が Q データを、それぞれデジタル化する ものとデバイスが判断します(逆の場合も同じ)。このモードでは、 報告される電力は次の値になります。 MAG 10 log SMP 20 ceillog 2 ( SMP ) 2 2 MS Magnitude = 10 log FROM MEMORY MAP レジスタ 0x112 のビット 0 にある信号モニター・イネーブル・ ビットは、信号モニター・ブロックの動作をイネーブルしま。 アプリケーションで信号モニター機能を使用しない場合は、こ のビットをクリアすると消費電力を節約できます。 レジスタ 0x10C のビット 6 をセットすると、DC 補正を現在の 状態にフリーズして、直前に更新した値を DC 補正値として使 い続けます。このビットをクリアすると、DC 補正を再起動して、 現在計算した値をデータに加算します。 DC 補正イネーブル・ビット レジスタ 0x10C のビット 0 をセットすると、信号モニター計算 で使用できるように DC 補正がイネーブルされます。レジスタ 0x10C のビット 1 をセットすると、計算された DC 補正値を出力 データ信号パスに加算することができます。 － 45/84 － AD6655 するため SMI SCLK をフリー・ランニングさせておくことができ ます。 信号モニターSPORT 出力 SPORT は、SMI SCLK (SPORT クロック)、SMI SDFS (SPORT フ レーム同期)、SMI SDO (SPORT データ出力)の 3 本の出力ピンを 持つシリアル・インターフェースです。SPORT はマスターであ るため、チップ上の 3 本のすべての SPORT 出力ピンを駆動しま す。 SMI SCLK データとフレーム同期は、SMI SCLK の正のエッジで駆動されま す。SMI SCLK は、SPORT の制御に基づいて、ADC クロック・ レートの 1/2、1/4 または 1/8 の 3 種類のボー・レートが可能です。 データを送信しないとき、SPORT SMI SCLK スリープ・ビットに 基づいて SMI SCLK をゲーティングして除くことができます。 SMI SCLK を使用しないときにこのビットを使って SMI SCLK を ディスエーブルすると、信号パスに混入する誤差がシステムにと って問題となるとき、この誤差を尐なくすることができます。 ただし、これを行うとクロックの周波数成分を分散させる欠点 を持つことになります。必要に応じて、周波数プランを容易に SMI SDFS SMI SDFS はシリアル・データ・フレーム同期であり、フレー ムの開始を指定します。1 個の SPORT フレームには、両データ パスからのデータが含まれます。データパス A のデータはフレ ーム同期の直後に送信され、その後ろにデータパス B のデータ が続きます。 SMI SDO SMI SDO はこのブロックのシリアル・データ出力です。データ は、SMI SDFS の後ろの次の正のエッジで MSB ファーストで送 信されます。各データ出力ブロックには、1 個または複数の rms 振幅、ピーク・レベル、各データパスのスレッショールド交差 値がこの順序で含まれます。イネーブルすると、rms を先頭と し、その後ろにピークとスレッショールドが続いて送信されま す(図 79 参照)。 図 79.信号モニターSPORT 出力のタイミング(RMS、ピーク、スレッショールドをイネーブル) 図 80.信号モニターSPORT 出力のタイミング(RMS とスレッショールドをイネーブル) Rev. 0 － 46/84 － AD6655 チャンネル/チップ同期 AD6655 は、内部ブロックを同期化するための柔軟な同期化オ プションを可能にする SYNC 入力を持っています。同期機能は、 複数の ADC 間の同期動作を確実に行うときに便利です。同期入 力を使うと、入力クロック分周器、NCO、ハーフバンド・フィ ルタ、信号モニター・ブロックを同期化することができます。 信号モニターを除くこれらの各ブロックをイネーブルして、同期 信号が 1 回または毎回発生するごとに同期させることができま す。 Rev. 0 同期入力は内部でサンプル・クロックに同期化されます。ただ し、複数のデバイス間でタイミングの不確定性が発生しないよ うにするために、同期入力信号を入力クロック信号に同期化す る必要があります。同期入力は、シングルエンドの CMOS タイ プ信号を使って駆動する必要があります。 － 47/84 － AD6655 シリアル・ポート・インターフェース(SPI) AD6655 シリアル・ポート・インターフェース(SPI)を使うと、 ADC 内部に用意されている構造化されたレジスタ・スペースを 介してコンバータの特定の機能または動作を設定することがで きます。SPI は、アプリケーションに応じて、柔軟性とカスタマ イゼーションを強化します。シリアル・ポートを介してアドレ スがアクセスされ、ポートを介して読み書きすることができま す。メモリは、バイトで構成されており、さらにフィールドに分 割できます。これらのフィールドは、メモリ・マップのセクショ ンに記載します。詳細については、アプリケーション・ノート AN-877、「Interfacing to High Speed ADCs via SPI」を参照してく ださい。 SPI を使う設定 この ADC の SPI は、SCLK/DFS ピン、SDIO/DCS ピン、CSB ピ ンの 3 本のピンにより定義されます( 表 26 参照)。SCLK/DFS (シ リアル・クロック)ピンは、ADC に対する読み出し/書き込みデ ータの同期に使用されます。SDIO/DCS (シリアル・データ入力/ 出力)ピンは 2 つの機能で共用されるピンであり、内部 ADC メ モリ・マップ・レジスタに対するデータの送受信に使われます。 CSB (チップ・セレクト・バー)はアクティブ・ローのコントロ ール信号であり、書き込みサイクルと書き込みサイクルをイネ ーブル/ディスエーブルします。 表 26.シリアル・ポート・インターフェース・ピン Pin SCLK SDIO CSB Function Serial Clock. The serial shift clock input, which is used to synchronize serial interface reads and writes. Serial Data Input/Output. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip Select Bar. An active-low control that gates the read and write cycles. 命令フェーズでは、ワード長の他に、シリアル・フレームが読 み出し動作または書き込み動作のいずれであるかを指定します。 これにより、シリアル・ポートをチップへの書き込みまたは内 蔵メモリ値の読み出しに使うことができます。命令がリードバ ック動作の場合、リードバックを実行すると、シリアル・デー タ入力/出力(SDIO)ピンの方向がシリアル・フレーム内の該当す るポイントで入力から出力へ変わります。 データは、MSB ファースト・モードまたは LSB ファースト・モ ードで送信することができます。MSB ファーストはパワーアッ プ時のデフォルトであり、SPI ポート設定レジスタを使って変 えることができます。詳細については、www.analog.com のアプ リ ケ ー シ ョ ン ・ ノ ー ト AN-877 「 Application Note AN-877, Interfacing to High Speed ADCs via SPI」を参照してください。 ハードウェア・インターフェース 表 26 に示すピンにより、ユーザー書き込みデバイスと AD6655 のシリアル・ポートとの間の物理インターフェースが構成され ています。SCLK ピンと CSB ピンは、SPI インターフェースを 使用するときは入力として機能します。SDIO ピンは双方向で、 書き込みフェーズでは入力として、リードバック時は出力とし て、それぞれ機能します。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、アプリケーション・ノート AN-812「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。 CSB の立ち下がりエッジと SCLK の立ち上がりエッジの組み合 わせにより、フレームの開始が指定されます。シリアル・タイ ミングの例とその定義を図 81 と表 9 に示します。 CSB を使用するその他のモードもあります。CSB はロー・レベ ルに固定することができ、これによりデバイスが常時イネーブ ルされます。これはストリーミングと呼ばれます。CSB をバイ ト間でハイ・レベルに維持して外部タイミングを延ばすことが できます。CSB をハイ・レベルに固定すると、SPI 機能は高イ ンピーダンス・モードになります。このモードではすべての SPI ピンは 2 つ目の機能になります。 命令フェーズでは、16 ビット命令が送信されます。命令フェー ズの後ろにはデータが続き、長さは W0 ビットと W1 ビットに より指定されます。 Rev. 0 すべてのデータは 8 ビット・ワードで構成されます。シリアル・ データの各バイトの先頭ビットは、発行されているのが読み出し コマンドまたは書き込みコマンドのいずれであるかを表示しま す。これにより、シリアル・データ入力/出力(SDIO)ピンが入力 と出力との間で方向を変えることができます。 コンバータのフル・ダイナミック性能が必要な区間には、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内蔵 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD6655 との間にバ ッファを設けて、クリティカルなサンプリング区間にコンバー タ入力でこれらの信号が変化することを防止することが必要に なります。 SPI インターフェースを使用しない場合には、幾つかのピンは 他の機能に使用されます。デバイス・パワーオン時にピンを AVDD またはグラウンドに接続すると、それらのピンは特定の 機能として使われます。 デジタル出力のセクションに、 AD6655 でサポートしているストラップ接続可能な機能を示し ます。 － 48/84 － AD6655 SPI を使わない設定 SPI からアクセス可能な機能 SPI コントロール・レジスタにインターフェースしないアプリ ケ ー シ ョ ン で は 、 SDIO/DCS ピ ン 、 SCLK/DFS ピ ン 、 SMI SDO/OEB ピン、SMI SCLK/PDWN ピンは、独立した CMOS 互換 のコントロール・ピンとして機能します。デバイスがパワーア ップすると、ピンはデューティ・サイクル・スタビライザ、出 力データ・フォーマット、出力イネーブル、パワーダウン機能 制御用のスタティック・コントロール・ラインとして使用され るものと見なされます。このモードでは、CSB チップ・セレク トを AVDD に接続する必要があります。この接続により、シリ アル・ポート・インターフェースがディスエーブルされます。 External Voltage SDIO/DCS AVDD (default) AGND Feature Name Description Mode Allows the user to set either power-down mode or standby mode Allows the user to access the DCS via the SPI Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set up outputs Allows the user to set the output clock polarity Allows the user to vary the DCO delay Allows the user to set the reference voltage Configuration Duty cycle stabilizer enabled Duty cycle stabilizer disabled SCLK/DFS AVDD AGND (default) Twos complement enabled Offset binary enabled SMI SDO/OEB AVDD AGND (default) Outputs in high impedance Outputs enabled SMI SCLK/PDWN AVDD Chip in power-down or standby Normal operation AGND (default) 表 28.SPI を使ってアクセスできる機能 Clock Offset Test I/O 表 27.モードの選択 Pin 表 28 に、SPI からアクセスできる一般的な機能の簡単な説明を 示します。これらの機能は、アプリケーション・ノート AN-877 「 Interfacing to High Speed ADCs via SPI 」 で詳しく説明しています ( www.analog.com 参照)。AD6655 デバイスに固有な機能はメモ リ・マップ・レジスタの説明のセクションで説明します。 Output Mode Output Phase Output Delay VREF 図 81.シリアル・ポート・インターフェースのタイミング図 Rev. 0 － 49/84 － AD6655 メモリ・マップ メモリ・マップ・レジスタ・テーブルの読み出し メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットのロ ケーションがあります。メモリ・マップは大まかに、チップ設定 レジスタ(アドレス 0x00 ～アドレス 0x02)、チャンネル・インデ ックスおよび転送レジスタ(アドレス 0x05 とアドレス 0xFF)、 ADC 機能レジスタ―セットアップ、コントロール、テストを含 む(アドレス 0x08～アドレス 0x18)、デジタル機能コントロー ル・レジスタ(アドレス 0x100～アドレス 0x123)の 4 つのセクシ ョンに分かれています。 メモリ・マップ・レジスタ・テーブル( 表 29 参照)には、各 16 進 アドレスに対するデフォルトの 16 進値が記載してあります。先 頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になります。 たとえば、アドレス 0x18 の VREF セレクト・レジスタは、16 進 デフォルト値 0xC0 を持ちます。これは、ビット 7 = 1、ビット 6 = 1、残りのビットはすべて 0 であることを意味します。この設定 は、デフォルトのリファレンス選択の設定です。このデフォル ト値は 2.0 V p-p リファレンスを使用しています。この機能およ びその他の詳細については、アプリケーション・ノート AN-877 「Interfacing to High Speed ADCs via SPI」を参照してください。この ドキュメントでは、レジスタ 0x00～レジスタ 0xFF により制御 される機能を詳しく説明しています。残りのレジスタレジスタ 0x100 ～レジスタ 0x123 については、メモリ・マップ・レジスタ の説明のセクションを参照してください。 未使用ロケーション 表 29 に記載されていないすべてのアドレスとビット・ロケーシ ョンは、このデバイスではサポートされていないロケーション です。有効アドレス・ロケーションの未使用ビットには 0 を書き 込む必要があります。アドレス・ロケーションの一部が未使用 の場合にのみ、これらのロケーションへの書き込みが必要です (たとえばアドレス 0x18)。アドレス・ロケーション全体が未使 用の場合(たとえばアドレス 0x13)、このアドレス・ロケーション に対しては書き込みを行わないでください。 デフォルト値 AD6655 のリセット後、クリティカルなレジスタにはデフォル ト値がロードされます。レジスタのデフォルト値は、メモリ・ マップ・レジスタ・テーブル(表 29)に記載してあります。 Rev. 0 ロジック・レベル ロジック・レベルは次のように定義します。 「ビットをセットする」は、「ビットをロジック 1 に設定す る」または「ビットにロジック 1 を書き込む」と同じ意味 です。 「ビットをクリアする」は、「ビットをロジック 0 に設定す る」または「ビットにロジック 0 を書き込む」と同じ意味 です。 転送レジスタ・マップ アドレス 0x08 ～アドレス 0x18 とアドレス 0x11E～アドレス 0x123 はシャドウされます。これらのアドレスに書き込みを行 っても、アドレス 0xFF に 0x01 を書き込んで転送コマンドが発行 されて、転送ビットがセットされるまで、デバイスの動作に反映 されません。この動作により、転送ビットがセットされたとき に、これらのレジスタが内部で同時に更新されるようになりま す。内部更新は転送ビットがセットされたときに実行され、ビ ットは自動的にクリアされます。 チャンネル固有のレジスタ 信号モニター・スレッショールドのような幾つかのチャンネ ル・セットアップ機能は、各チャンネルごとに異なる設定が可 能 で す 。 これらの場合、チャンネル・アドレス・ロケーションは、内部 で各チャンネルにコピーされます。これらのレジスタとビット は、表 29 でローカルと表示されています。これらのローカル・ レジスタとビットをアクセスするときは、レジスタ 0x05 内の該 当するチャンネル A またはチャンネル B ビットをセットします。 両ビットがセットされている場合は、後続の書き込みは両チャ ンネルのレジスタに対して行われます。読み出しサイクルでは、 チャンネル A またはチャンネル B の一方のみをセットして、2 つのレジスタの内の 1 つを読み出す必要があります。SPI 読み出 しサイクルで両ビットがセットされていると、デバイスはチャ ンネル A の値を返します。表 29 でグローバルと表示されてい るレジスタとビットは、デバイス全体またはチャンネル間に独 立な設定が許容されていないチャンネル機能に対して有効です。 レジスタ 0x05 内の設定は、グローバルなレジスタとビットに影 響を与えません。 － 50/84 － AD6655 メモリ・マップ・レジスタ・テーブル 表 29 に記載されていないすべてのアドレスとビット・ロケーションは、このデバイスではサポートされていないロケーションです。 表 29.メモリ・マップ・レジスタ Addr. (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) 1 1 Soft reset LSB first 0 Default Value (Hex) 0x18 The nibbles are mirrored so that LSB- first or MSB-first mode registers correctly, regardless of shift mode 0x0D Default is unique chip ID, different for each device; this is a readonly register Default Notes/ Comments Chip Configuration Registers 0x00 SPI Port Configuration (Global) 0x01 Chip ID (Global) 0x02 Chip Grade (Global) 0 LS B firs t Soft reset 8-bit Chip ID[7:0] (AD6655 = 0x0D) (default) Open Open Speed Grade ID[4:3] 00 = 150 MSPS 01 = 125 MSPS 10 = 105 MSPS 11 = 80 MSPS Open Open Open Open Speed grade ID used to differentiate devices; this is a read-only register Channel Index and Transfer Registers 0x05 Channel Index Open Open Open Open Open Open Data Channel B (default) Data Channel A (default) 0x03 Bits are set to determine which device on chip receives the next write command; applies to local registers 0xFF Transfer Open Open Open Open Open Open Open Transfer 0x00 Synchronously transfers data from the master shift register to the slave Open Internal power-down mode (local) 00 = normal operation 01 = full power-down 10 = standby 11 = normal operation 0x00 Determines various generic modes of chip operation ADC Function Registers 0x08 Power Modes Open Open External powerdown pin function (global) 0 = pdwn 1 = stndby Open Open 0x09 Global Clock (Global) Open Open Open Open Open 0x0B Clock Divide (Global) Open Open Open Open Open Rev. 0 － 51/84 － Open Open Duty cycle stabilize (default) Clock divide ratio 000 = divide by 1 001 = divide by 2 010 = divide by 3 011 = divide by 4 100 = divide by 5 101 = divide by 6 110 = divide by 7 111 = divide by 8 0x01 0x00 Clock divide values other than 000 automatically activate duty cycle stabilization AD6655 Addr. (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 0x0D Test Mode (Local) Open Open Reset PN long sequence Reset PN short sequence Open 0x10 Offset Adjust (Local) Open Open 0x14 Output Mode Drive strength 0 V to 3.3 V CMOS or ANSI LVDS; 1 V to 1.8 V CMOS or reduced LVDS (global) Output type 0 = CMOS 1 = LVDS (global) Interleaved CMOS (global) Output enable bar (local) Open 0x16 Clock Phase Control (Global) Invert DCO clock Open Open Open Open 0x17 DCO Output Delay (Global) Open Open Open 0x18 VREF Select (Global) Reference voltage selection 00 = 1.25 V p-p 01 = 1.5 V p-p 10 = 1.75 V p-p 11 = 2.0 V p-p (default) Bit 2 Bit 1 Bit 0 (LSB) Output test mode 000 = off (default) 001 = midscale short 010 = positive FS 011 = negative FS 100 = alternating checkerboard 101 = PN long sequence 110 = PN short sequence 111 = one/zero word toggle Offset adjust in LSBs from +31 to -32 (twos complement format) Output invert (local) 00 = offset binary 01 = twos complement 01 = gray code 11 = offset binary (local) Input clock divider phase adjust 000 = no delay 001 = 1 input clock cycle 010 = 2 input clock cycles 011 = 3 input clock cycles 100 = 4 input clock cycles 101 = 5 input clock cycles 110 = 6 input clock cycles 111 = 7 input clock cycles DCO clock delay (delay = 2500 ps × register value/31) 00000 = 0 ps 00001 = 81 ps 00010 = 161 ps … 11110 = 2419 ps 11111 = 2500 ps Default Value (Hex) 0x00 0x00 Configures the outputs and the format of the data 0x00 Allows selection of clock delays into the input divider 0x00 Open Open Open Open Open Open 0xC0 NCO32 next sync only NCO32 sync enable Clock divider next sync only Clock divider sync enable Master sync enable 0x00 Open Open fS/8 next sync only fS/8 sync enable 0x00 0x100 Sync Control (Global) Signal monitor sync enable Half-band next sync only Half-band sync enable 0x101 fS/8 Output Mix Control (Global) Open Open fS/8 start state 0x102 FIR Filter and Output Mode Control (Global) Open Open Open Open FIR gain 0 = gain of 2 1 = gain of 1 fS/8 output mix disable Complex output enable FIR filter enable 0x00 0x103 Digital Filter Control (Global) Open Open Open Open Half-band decimation phase Spectral reversal High-pass/ low-pass select Open 0x01 － 52/84 － When enabled, the test data is placed on the output pins in place of ADC output data 0x00 Digital Feature Control Registers Rev. 0 Default Notes/ Comments AD6655 Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 0x104 Fast Detect Control (Local) Open Open Open Open 0x105 Coarse Upper Threshold (Local) Open Open Open Open 0x106 Fine Upper Threshold Register 0 (Local) 0x107 Fine Upper Threshold Register 1 (Local) 0x108 Fine Lower Threshold Register 0 (Local) 0x109 Fine Lower Threshold Register 1 (Local) 0x10A Increase Gain Dwell Time Register 0 (Local) Increase Gain Dwell Time[7:0] 0x00 In ADC clock cycles 0x10B Increase Gain Dwell Time Register 1 (Local) Increase Gain Dwell Time[15:8] 0x00 In ADC clock cycles 0x10C Signal Monitor DC Correction Control (Global) 0x10D Signal Monitor DC Value Channel A Register 0 (Global) 0x10E Signal Monitor DC Value Channel A Register 1 (Global) 0x10F Signal Monitor DC Value Channel B Register 0 (Global) 0x110 Signal Monitor DC Value Channel B Register 1 (Global) Open Open 0x111 Signal Monitor SPORT Control (Global) Open RMS magnitude output enable Rev. 0 Bit 3 Bit 2 Bit 1 Fast Detect Mode Select[2:0] Open Bit 0 (LSB) Default Value (Hex) Addr. (Hex) Fast detect enable 0x00 Coarse Upper Threshold[2:0] 0x00 Fine Upper Threshold[7:0] Open Open Open 0x00 Fine Upper Threshold[12:8] 0x00 Fine Lower Threshold[7:0] Open Open Open Open DC correction freeze 0x00 Fine Lower Threshold[12:8] DC Correction Bandwidth(k:[3:0]) DC correction for signal path enable 0x00 DC correction for signal monitor enable 0x00 DC Value Channel A[7:0] Open Open Read only DC Value Channel A[13:8] Read only DC Value Channel B[7:0] Read only DC Value Channel B[13:8] Peak detector output enable Threshold crossing output enable SPORT SMI SCLK divide 00 = Undefined 01 = divide by 2 10 = divide by 4 11 = divide by 8 － 53/84 － Default Notes/ Comments Read only SPORT SMI SCLK sleep Signal monitor SPORT output enable 0x04 AD6655 Register Name Bit 7 (MSB) 0x112 Signal Monitor Control (Global) Complex power calculation mode enable 0x113 Signal Monitor Period Register 0 (Global) Signal Monitor Period[7:0] 0x80 In ADC clock cycles 0x114 Signal Monitor Period Register 1 (Global) Signal Monitor Period[15:8] 0x00 I In ADC clock cycles 0x115 Signal Monitor Period Register 2 (Global) Signal Monitor Period[23:16] 0x00 In ADC clock cycles 0x116 Signal Monitor Result Channel A Register 0 (Global) Signal Monitor Result Channel A[7:0] Read only 0x117 Signal Monitor Result Channel A Register 1 (Global) Signal Monitor Result Channel A[15:8] Read only 0x118 Signal Monitor Result Channel A Register 2 (Global) 0x119 Signal Monitor Result Channel B Register 0 (Global) Signal Monitor Result Channel B[7:0] Read only 0x11A Signal Monitor Result Channel B Register 1 (Global) Signal Monitor Result Channel B[15:8] Read only 0x11B Signal Monitor Result Channel B Register 2 (Global) Open Open Open Open 0x11D NCO Control (Global) Open Open Open Open 0x11E NCO Frequency 0 NCO Frequency Value[7:0] 0x00 0x11F NCO Frequency 1 NCO Frequency Value[15:8] 0x00 0x120 NCO Frequency 2 NCO Frequency Value[23:16] 0x00 0x121 NCO Frequency 3 NCO Frequency Value[31:24] 0x00 0x122 NCO Phase NCO Phase Value[7:0] 0x00 Rev. 0 Open Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Open Open Open Signal monitor rms/ms select 0 = rms 1 = ms Signal monitor mode 00 = rms/ms magnitude 01 = peak detector 10 = threshold crossing 11 = threshold crossing Open Open Open Bit 1 Bit 0 (LSB) Default Value (Hex) Addr. (Hex) Signal monitor enable 0x00 Signal Monitor Result Channel A[19:16] Read only Signal Monitor Result Channel B[19:16] Open － 54/84 － NCO32 phase dither enable NCO32 amplitude dither enable NCO32 enable Default Notes/ Comments Read only 0x00 AD6655 Addr. (Hex) Register Name Offset 0 0x123 NCO Phase Offset 1 Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) NCO Phase Value[15:8] Default Value (Hex) Default Notes/ Comments 0x00 メモリ・マップ・レジスタの説明 レジスタ 0x00～レジスタ 0xFF で制御される機能の詳細につい ては、アプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」(www.analog.com)を参照してください。 同期コントロール(レジスタ 0x100) ビット 1 は、クロック分周器への同期パルスをゲーティングし ます。同期信号は、ビット 1 とビット 0 がハイ・レベルのとき 渡されます。これは連続同期モードです。 ビット 0—マスタ同期イネーブル ビット 7—信号モニター同期イネーブル ビット 7 は、外部同期入力から信号モニター・ブロックへの同 期パルスをイネーブルします。同期信号は、ビット 7 とビット 0 がハイ・レベルのとき渡されます。これは連続同期モードで す。 ビット 6—ハーフバンド次同期のみ マスター同期イネーブル・ビット(レジスタ 0x100、ビット 0)と ハーフバンド同期イネーブル・ビット(レジスタ 0x100、ビット 5)がハイ・レベルの場合、ビット 6 がセットされると、NCO32 は次の最初の受信同期パルスに同期し、後続は無視します。ビ ット 6 がセットされると、この同期の後レジスタ 0x100 のビッ ト 5 がリセットされます。 ビット 5—ハーフバンド同期イネーブル ビット 5 は、ハーフバンド・フィルタへの同期パルスをゲーテ ィングします。ビット 5 がハイ・レベルに設定されると、同期 信号はハーフバンドを再同期させ、レジスタ 0x103 のビット 3 で選択されたハーフバンド・デシメーション・フェーズを開始 させます。マスター同期イネーブル・ビット(レジスタ 0x100、 ビット 0)がハイ・レベルの場合にのみこの同期はアクティブに なります。これは連続同期モードです。 ビット 4—NCO32 次同期のみ マスター同期イネーブル・ビット(レジスタ 0x100、ビット 0)と NCO32 同期イネーブル・ビット(レジスタ 0x100、ビット 3)がハ イ・レベルの場合、ビット 4 がセットされると、NCO32 は次の 最初の受信同期パルスに同期し、後続は無視します。ビット 4 がセットされると、この同期の後レジスタ 0x100 のビット 3 が リセットされます。 ビット 3—NCO32 同期イネーブル ビット 3 は、32 ビット NCO への同期パルスをゲーティングし ます。このビットがハイ・レベルに設定されると、同期信号は NCO を再同期させ、NCO フェーズのオフセット値から開始さ せます。マスター同期イネーブル・ビット(レジスタ 0x100、ビ ット 0)がハイ・レベルの場合にのみ、この同期はアクティブに なります。これは連続同期モードです。 ビット 2—クロック分周器次同期のみ マスター同期イネーブル・ビット(レジスタ 0x100、ビット 0)と クロック分周器同期イネーブル・ビット(レジスタ 0x100、ビッ ト 1)がハイ・レベルの場合、ビット 2 がセットされると、クロ ック分周は次の最初の受信同期パルスに同期し、後続は無視し ます。同期後、レジスタ 0x100 のビット 1 はリセットされます。 Rev. 0 ビット 1—クロック分周器同期イネーブル すべての同期機能をイネーブルするときは、ビット 0 をハイ・ レベルにする必要があります。 fS/8 出力ミックス・コントロール(レジスタ 0x101) ビット[7:6]—予約済み ビット[5:4]—fS/8 スタート状態 ビット 5 とビット 4 は、fS/8 出力ミックスの開始位相を設定しま す。 ビット[3:2]—予約済み ビット 1—fS/8 次同期のみ マスター同期イネーブル・ビット(レジスタ 0x100、ビット 0)と fS/8 同期イネーブル・ビット(レジスタ 0x101、ビット 0)がハイ・ レベルの場合、ビット 1 がセットされると、fS/8 出力ミックスは 次の最初の受信同期パルスに同期し、後続は無視します。同期 後、レジスタ 0x100 のビット 0 はリセットされます。 ビット 0—fS/8 同期イネーブル ビット 0 は、fS/8 出力ミックスへの同期パルスをゲーティング します。マスター同期イネーブル・ビット(レジスタ 0x100、ビ ット 0)がハイ・レベルの場合にのみ、この同期はアクティブに なります。これは連続同期モードです。 FIR フィルタおよび出力モード・コントロール(レジスタ 0x102) ビット[7:4]—予約済み ビット 3—FIR ゲイン ビット 3 がハイ・レベルに設定されると、FIR フィルタ・パス がイネーブルされている場合、ゲインが 1 になります。ビット 3 がロー・レベルに設定されると、FIR フィルタ・パスのゲイン は 2 になります。 ビット 2—fS/8 出力ミックス・ディスエーブル ビット 2 は、fS/8 出力ミックスがイネーブルされていると、こ れをディスエーブルします。複素数出力モードをイネーブルす るときは、ビット 2 とビット 1 をセットする必要があります。 ビット 1—複素数出力モード・イネーブル ビット 1 をハイ・レベルにすると、複素数出力モードがイネー ブルされます。 ビット 0—FIR フィルタ・イネーブル ビット 0 をハイ・レベルにすると、FIR フィルタがイネーブル されます。ビット 0 をクリアすると、FIR フィルタがバイパス されて、省電力のためにシャットダウンします。 － 55/84 － AD6655 デジタル・フィルタ・コントロール(レジスタ 0x103) ド・ビット[7:0] ビット[7:4]—予約済み これらのレジスタは、微調整下限スレッショールドを提供しま す。13 ビットの値が、ADC ブロックからの 13 ビットの振幅と 比較されます。ADC 振幅がこのスレッショールド値を下回ると、 F_LT インジケータがセットされます。 ビット 3—ハーフバンド・デシメーション位相 ビット 3 をハイ・レベルにすると、デシメーション・ハーフバ ンド・フィルタの別の位相が使われます。 ビット 2—スペクトル逆転 ビット 2 は、ハーフバンド・フィルタのスペクトル逆転機能を イネーブルします。 ビット 1—ハイパス/ローパス・セレクト ビット 1 をハイ・レベルにすると、ハーフバンド・フィルタの ハイパス・モードがイネーブルされます。このビットをロー・ レベルにすると、ローパス・モードがイネーブルされます(デフ ォルト)。 ビット 0—予約済み ビット 0 読み出すと、1 が返されます。 インクリーズ・ゲイン・ドウエル時間(レジスタ 0x10A とレ ジスタ 0x10B) レジスタ 0x10B、ビット[7:0]—インクリーズ・ゲイン・ド ウエル時間ビット[15:8] レジスタ 0x10A、ビット[7:0]—インクリーズ・ゲイン・ド ウエル時間ビット[7:0] これらのレジスタ値には、F_LT と IG がハイ・レベルにアサー トされるまでに信号が微調整下側スレッショールド値を下回っ ている必要のある最小時間を ADC サンプル・クロック(クロッ ク分周器出力)のサイクル数で設定します。 信号モニターDC 補正コントロール(レジスタ 0x10C) 高速検出コントロール(レジスタ 0x104) ビット 7—予約済み ビット[7:4]—予約済み ビット 6—DC 補正フリーズ ビット[3:1]—高速検出モード・セレクト ビット[3:1]は、表 29 に従い高速検出出力ビットのモードを設定 します。 ビット 6 をハイ・レベルにすると、直前に計算された DC 値を 保持する信号モニター・ブロックに対して DC 補正が更新され なくなります。 ビット 0—高速検出イネーブル ビット[5:2]—DC 補正帯域幅 ビット 0 を使って高速検出出力ピンをイネーブルします。FD 出 力をディスエーブルすると、出力は高インピーダンス状態にな ります。LVDS モードでは、出力がインターリーブされると、 両チャンネルがターンオフされたときにのみ(パワーダウン/ス タンバイ/出力ディスエーブル)、出力が高インピーダンスにな ります。一方のチャンネルのみターンオフされると(パワーダウ ン/スタンバイ/出力ディスエーブル)、高速検出出力はアクティ ブ・チャンネルのデータを繰り返します。 ビット[5:2]は、信号モニターDC 補正機能で平均をとる時間を設 定します。この 4 ビットのワードは、補正ブロックの帯域幅を 次式に従って設定します。 DC _ Corr _ BW 2 k 14 fCLK 2 ビット[7:3]—予約済み ここで、 k はレジスタ 0x10C のビット[5:2]に書き込む 4 ビット値(k 値は 0 ～13。14 または 15 を書き込むと、13 を書き込んだ場合と同じ 結果になります)。 fCLK は AD6655 ADC のサンプル・レート(Hz)。 ビット[2:0]—粗調整上側スレッショールド ビット 1—信号パス用 DC 補正イネーブル これらのビットは、粗調整上側スレッショールド表示のアサー トに必要とされるレベルを設定します( 表 25 参照)。 このビットをハイ・レベルにすると、DC 計測ブロックの出力が 信号パスのデータに加算されて、信号パスから DC オフセット が除去されます。 粗調整上側スレッショールド(レジスタ 0x105) 微調整上側スレッショールド(レジスタ 0x106 とレジスタ 0x107) ビット 0—信号モニター用 DC 補正イネーブル このビットは、信号モニター・ブロック内の DC 補正機能をイ ネーブルします。DC 補正は平均をとる機能であり、信号内の DC オフセットを除去するとき信号モニターがこれを使うことが できます。DC を測定値から除去すると、さらに正確な電力の読 み出しが可能になります。 レジスタ 0x107、ビット[7:5]—予約済み レジスタ 0x107、ビット[4:0]—微調整上側スレッショール ド・ビット[12:8] レジスタ 0x106、ビット[7:0]—微調整上側スレッショール ド・ビット[7:0] これらのレジスタは、微調整上限スレッショールドを提供しま す。13 ビットの値が、ADC ブロックからの 13 ビットの振幅と 比較されます。ADC 振幅がこのスレッショールド値を超えると、 F_UT インジケータがセットされます。 微調整下側スレッショールド(レジスタ 0x108 とレジスタ 0x109) レジスタ 0x109、ビット[7:5]—予約済み 信号モニターDC 値チャンネル A (レジスタ 0x10D とレジス タ 0x10E) レジスタ 0x10E、ビット[7:6]—予約済み レジスタ 0x10E、ビット[5:0]—DC 値チャンネル A[13:8] レジスタ 0x10D、ビット[7:0]—DC 値チャンネル A[7:0] これらの読み出し専用レジスタは、信号モニターによりチャン ネル A に対して直前に計算された DC オフセット値を保持します。 レジスタ 0x109、ビット[4:0]—微調整下側スレッショール ド・ビット[12:8] レジスタ 0x108、ビット[7:0]—微調整下側スレッショール Rev. 0 － 56/84 － AD6655 ビット 0—信号モニター・イネーブル 信号モニターDC 値チャンネル B (レジスタ 0x10F とレジス タ 0x110) ビット 0 をハイ・レベルに設定すると、信号モニター・ブロッ クがイネーブルされます。 レジスタ 0x110、ビット[7:6]—予約済み レジスタ 0x110、ビット[5:0]—チャンネル B DC 値ビット [13:8] 信号モニター時間(レジスタ 0x113～レジスタ 0x115) レジスタ 0x10F、ビット[7:0]—チャンネル B DC 値ビット [7:0] レジスタ 0x114 ビット[7:0]—信号モニター時間[15:8] レジスタ 0x115 ビット[7:0]—信号モニター時間[23:16] これらの読み出し専用レジスタは、信号モニターによりチャン ネル B に対して直前に計算された DC オフセット値を保持します。 信号モニターSPORT コントロール(レジスタ 0x111) ビット 7—予約済み レジスタ 0x113 ビット[7:0]—信号モニター時間[7:0] この 24 ビット値は、信号モニターが動作する時間をクロック・ サイクル数で設定します。このレジスタの最小値は 128 サイク ルです(128 より小さい値を書き込むと 128 になります)。 信号モニター・リザルト・チャンネル A (レジスタ 0x116～ レジスタ 0x118) ビット 6—RMS/MS 振幅出力イネーブル ビット 6 は、20 ビットの rms または ms 振幅測定値を SPORT の 出力としてイネーブルします。 ビット 5—ピーク検出器出力イネーブル ビット 5 は、13 ビットのピーク測定値を SPORT の出力としてイ ネーブルします。 ビット 4—スレッショールド交差出力イネーブル ビット 4 は、13 ビット・スレッショールド測定値を SPORT の出 力としてイネーブルします。 ビット[3:2]—SPORT SMI SCLK 分周 これらのビット値は、入力クロックからの SPORT SMI SCLK 分 周比を設定します。値 0x01 は 2 分周(デフォルト)を、値 0x10 は 4 分周を、値 0x11 は 8 分周を、それぞれ設定します。 ビット 1—SPORT SMI SCLK スリープ ビット 1 をハイ・レベルにすると、信号モニター・ブロックに 転送するデータがないとき、SMI SCLK がロー・レベルを維持 します。 ビット 0—信号モニターSPORT 出力イネーブル ビット 0 をハイ・レベルにすると、信号モニターSPORT 出力が 信号モニター・ブロックからリザルト・データをシフト出力し ます。 信号モニター・コントロール(レジスタ 0x112) ビット 7—複素電力計算モード・イネーブル このモードでは、I データが片方のチャンネルに、Q データが他 方のチャンネルに、それぞれ出力されるものと見なします。報 告される結果は、次のように測定された複素電力です。 レジスタ 0x118、ビット[7:4]—予約済み レジスタ 0x118、ビット[3:0]—信号モニター・リザルト・チ ャンネル A[19:16] レジスタ 0x117、ビット[7:0]—信号モニター・リザルト・チ ャンネル A[15:8] レジスタ 0x116、ビット[7:0]—信号モニター・リザルト・チ ャンネル A[7:0] この 20 ビット値には、信号モニター・ブロックがチャンネル A に対して計算した電力値が格納されます。値はレジスタ 0x112 のビット[2:1]の設定に依存します。 信号モニター・リザルト・チャンネル B (レジスタ 0x119～ レジスタ 0x11B) レジスタ 0x11B、ビット[7:4]—予約済み レジスタ 0x11B、ビット[3:0]—信号モニター・リザルト・ チャンネル B[19:16] レジスタ 0x11A、ビット[7:0]—信号モニター・リザルト・ チャンネル B[15:8] レジスタ 0x119、ビット[7:0]—信号モニター・リザルト・チ ャンネル B[7:0] この 20 ビット値には、信号モニター・ブロックがチャンネル B に対して計算した電力値が格納されます。値はレジスタ 0x112 のビット[2:1]の設定に依存します。 NCO コントロール(レジスタ 0x11D) ビット[7:3]—予約済み ビット 2—NCO32 位相ディザ・イネーブル I 2 Q2 ビット 2 をハイ・レベルにすると、NCO 内の位相ディザがイネ ーブルされます。ビット 2 をクリアすると、位相ディザがディ スエーブルされます。 ビット[6:4]—予約済み ビット 3—信号モニターRMS/MS セレクト ビット 3 をロー・レベルにすると、rms 電力測定モードが選択 されます。ビット 3 をハイ・レベルにすると、ms 電力測定モー ドが選択されます。 ビット[2:1]—信号モニター・モード ビット 1—NCO32 振幅ディザ・イネーブル ビット 1 をハイ・レベルにすると、NCO 内の振幅ディザがイネ ーブルされます。ビット 1 をクリアすると、振幅ディザがディ スエーブルされます。 ビット 2 とビット 1 は、アドレス 0x116～アドレス 0x11B のレ ジスタへ出力されるデータの信号モニター・モードを設定しま す。これらのビットを 0x00 に設定すると rms/ms 振幅出力が、 0x01 に設定するとピーク検出器出力が、0x10 または 0x11 に設 定するとスレッショールド交差出力が、それぞれ選択されます。 Rev. 0 － 57/84 － AD6655 ビット 0—NCO32 イネーブル NCO 位相オフセット(レジスタ 0x122 とレジスタ 0x123) ビット 0 をハイ・レベルにすると、NCO 周波数レジスタに書き 込まれた周波数で 32 ビット NCO 動作がイネーブルされます。 ビット 0 をクリアすると、NCO がバイパスされて、省電力のた めにシャットダウンします。 レジスタ 0x122、ビット[7:0]—NCO 位相値[7:0] レジスタ 0x123、ビット[7:0]—NCO 位相値[15:8] レジスタ 0x11E、ビット[7:0]—NCO 周波数値[7:0] NCO 位相値レジスタに設定される 16 ビット値は、NCO が起動さ れるごとに、または NCO 同期信号を受信したときに、NCO ブ ロックにロードされます。この処理により、NCO は既知の非ゼ ロ位相で起動できるようになります。 レジスタ 0x11F、ビット[7:0]—NCO 周波数値[15:8] 次式を使って NCO の位相オフセット値を計算します。 NCO 周波数(レジスタ 0x11E～レジスタ 0x121) NCO_PHASE = 216 × PHASE/360 レジスタ 0x120、ビット[7:0]—NCO 周波数値[23:16] レジスタ 0x121、ビット[7:0]—NCO 周波数値[31:24] この 32 ビット値を使って NCO 同調周波数を設定します。 設定する周波数値は次式で与えられます。 NCO_FREQ 232 ここで、 NCO_PHASE は、レジスタ 0x122 とレジスタ 0x123 に書き込まれ る 16 ビット・バイナリ値に等しい 10 進値。 PHASE は所望の NCO 位相(゜) Mod ( f , fCLK ) fCLK ここで、 NCO_FREQ は 32 ビットの 2 の補数値で、NCO 周波数レジスタ を表します。 f は所望のキャリア周波数(Hz)。 fCLK は AD6655 の ADC クロック・レート(Hz)。 Rev. 0 － 58/84 － AD6655 アプリケーション情報 デザイン・ガイドライン AD6655 のシステムのレベル・デザインとレイアウトを開始す る前に、特定のピンに必要とされる特別な回路接続とレイアウ ト条件を説明する次のガイドラインをお読みください。 表 2 の仕様では、fS/2 スプリアスが帯域内にある場合には、 SNR 値に含まれていません。このスプリアスは、SNR の意味で は高調波として扱われています。fS/2 レベルは、SFDR と他の最 悪仕様に含まれます。 –60 電源とグランドの推奨事項 –70 fS/2 スプリアス –SFDR –90 –100 fS/2 SPUR 06709-083 –110 –120 0 50 100 150 200 250 300 350 400 450 500 INPUT FREQUENCY (MHz) 図 82.AD6655-125 の SFDR および fS/2 スプリアス・レベル対入力 周波数(fIN)、DRVDD = 1.8 V パラレル CMOS 出力モード –60 AD6655 の出力データ・レートはサンプリング周波数の 1/2 で あるため、デバイス出力には大きな fS/2 エネルギがあります。 この fS/2 スプリアスが帯域内に位置する場合には、この fS/2 エ ネルギが AD6655 のクロック回路またはアナログ入力に入り込 まないように注意する必要があります。fS/2 エネルギがこのよう に混入すると、fS/4、3fS/4、5fS/4 などを中心としてスプリアス・ トーンが発生します。たとえば、125 MSPS サンプリングのアプ リケーションで、90 MHz のシングル・トーンをアナログ入力に 入力すると、このエネルギは 97.5 MHz でトーンを発生します。 この例では、ナイキスト領域の中心が 93.75 MHz であるため、90 MHz の入力信号はナイキスト領域の中心から 3.75 MHz 離れてい ます。このため、fS/2 のスプリアス・トーンが、97.5 MHz すなわ ちナイキスト領域の中心から 3.75 MHz 上に発生します。その後、 これらの周波数は NCO により同調された後 AD6655 から出力さ れます。 IF 周波数とナイキスト領域の中心との関係に応じて、このスプリ アス・トーンは AD6655 の出力帯域に入ることも入らないこと もあります。AD6655 にはある程度の残留 fS/2 エネルギが存在し、 このスプリアス・レベルは一般に、クロック・レート 125 MSPS 以 下 で 高 調 波 の レ ベ ル よ り 低 く な っ て い ま す 。 図 82 に 、 AD6655-125 の fS/2 スプリアス・レベル対アナログ入力周波数の プロットを示します。125 MSPS より上のサンプリング・レート では、fS/2 のスプリアス・レベルは大きくなるため、AD6655150 の fS/2 レベルを示した図 83 のように最悪高調波より高いレ ベルになります。 –80 SFDR AND fS/2 SPUR (dBFS) –70 fS/2 SPUR –80 –90 –SFDR –100 –110 06709-084 AD6655 をつかうときは、1 枚の PC ボード・グラウンド・プレ ーンで十分です。適切なデカップリングと PCB のアナログ、デ ジタル、クロックの各セクションの賢明な分割により、最適性 能を容易に実現することができます。 SFDR AND fS/2 SPUR (dBFS) 電源を AD6655 に接続する際は、2 個の 1.8 V 電源を使うことが 推奨されます。1 個はアナログ(AVDD)に、他の 1 個はデジタル (DRVDD) に 接続 し ま す 。 さ ら に デ ジ タ ル 出 力 に も 別 の 電 源 (DRVDD)を使う必要があります。AVDD 電源と DVDD 電源は同 じ電源から供給しますが、フェライト・ビードまたはフィルタ・ チョークと個別のデカップリング・コンデンサで分離する必要が あります。幾つかの異なるデカップリング・コンデンサを使っ て高周波と低周波をデカップリングすることもできます。これ らは PC ボード・レベルの入り口の近くで、かつ最短パターン でデバイス・ピンの近くに配置する必要があります。 –120 0 50 100 150 200 250 300 350 400 450 500 ANALOG INPUT FREQUENCY (MHz) 図 83.AD6655-150 の SFDR および fS/2 スプリアス・レベル対入力 周波数(fIN)、DRVDD = 1.8 V パラレル CMOS 出力モード 1.8 V の DRVDD 電圧でデバイスを 動作させると 、3.3 V の DRVDD で動作させた場合より fS/2 スプリアスは小さくなります。 さらに、LVDS、CMOS インターリーブ、または CMOS IQ 出力 モードを使った場合にも、fS/2 スプリアス・レベルは小さくな ります。 LVDS 動作 パワーアップ時、AD6655 はデフォルトとして CMOS 出力モー ド に な り ま す 。 LVDS で動作させる場合は、パワーアップ後に SPI 設定レジス タを使ってこのモードを設定する必要があります。AD6655 が CMOS モードでパワーアップすると、出力に LVDS 終端抵抗 (100 Ω)が付いているため、デバイスが LVDS モードになるまで DRVDD 電流は typ 値より大きくなることがあります。DRVDD 電流のこの増加により AD6655 が損傷を受けることはありませ んが、デバイスの最大 DRVDD 電流を検討するときはこれを考 慮する必要があります。 Rev. 0 － 59/84 － AD6655 この DRVDD 電流の増加を回避するため、パワーアップ時に OEB ピンをハイ・レベルにすることにより、AD6655 出力をデ ィスエーブルすることができます。SPI ポートを経由してデバ イスを LVDS モードにした後に、OEB ピンをロー・レベルにし て、出力をイネーブルすることができます。 露出型パドル・サーマル・ヒート・スラグの推奨事項 最適な電気性能と熱性能を得るためには、ADC の下側の露出型 パドルをアナログ・グラウンド(AGND)に接続することが必要で す。PCB 上に露出した(ハンダ・マスクなし)連続銅プレーンを 設けて、これに AD6655 の露出パドル(ピン 0)を接続します。 銅プレーンには最小の熱抵抗になるように複数のビアを使用し て、PCB の裏面へ放熱するようにします。これらのビアには非伝 導性のエポキシを詰める必要があります。 ADC と PCB との接触面積と接着を最大にするため、シルクス クリーンで覆い、PCB の連続プレーンを複数の均一なセクショ ンに分割してください。これにより、リフロー・プロセス時に ADC と PCB の間で複数の接続点を形成することができます。 パーティションのない 1 枚の連続プレーンを使うと、ADC と PCB との間の接続点が確実に 1 個だけになります。PCB レイア ウト例については評価ボードを参照してください。チップ・ス ケール・パッケージのパッケージと PCB レイアウトの詳細につ い て は 、 アプリケーション・ノート AN-772 「 A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP)」( www.analog.com)を参照してください。 Rev. 0 CML CML ピンは、ピンの近くで 0.1μF のコンデンサにより GND に デカップリングする必要があります(図 48 参照)。 RBIAS AD6655 では、RBIAS ピンとグラウンドとの間に 10 kΩ の抵抗 を接続する必要があります。この抵抗は ADC コアのマスター電 流リファレンスを設定するため、誤差 1%以下ものを使う必要が あります。 リファレンス電圧のデカップリング VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ い 0.1 μF のセラミック・コンデンサとの並列接続により外部で グラウンドにデカップリングする必要があります。 SPI ポート コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内蔵 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD6655 との間にバ ッファを設けて、クリティカルなサンプリング区間にコンバー タ入力でこれらの信号が変化することを防止することが必要に なります。 － 60/84 － AD6655 評価ボード AD6655 評価ボードは、種々のモードと構成で ADC を動作させ るために必要となるすべてのサポート回路を提供します。この コンバータは、ダブル・バラン構成(デフォルト)から、または AD8352 ドライバから、差動で駆動することができます。ADC はシングル・エンドで駆動することもできます。 AD8352 駆動 回路から DUT をアイソレーションできるように、別々の電源ピ ンが用意されています。種々の部品を適切に接続することによ り各入力構成を選択することができます (図 85～図 94 参照)。 図 84 に、AD6655 の AC 性能の評価に使用した代表的なキャラ クタライゼーション・セットアップを示します。 L1、L3、L4、L13 を取り外してスイッチング電源から供給され る電圧レギュレータを切り離して、評価ボードを外付け電源で 動作させることもできます。これにより、ボードの各セクショ ンに個別にバイアスを与えることができます。各セクションへ 異なる電源を接続するときは、P3 と P4 を使います。AVDD と DVDD に対しては 1 A の電流能力を持つ 1.8 V の電源が尐なく とも 1 個必要です。DRVDD に対しては 1.8 V～3.3 V の別電源 を使うことが推奨されます。AD8352 オプションを使って評価 ボードを動作させるときは、1 A の電流能力を持つ別の 5.0 V 電 源(AMP VDD)が必要です。別の SPI オプションを使って評価ボ ードを動作させるときは、他電源の他に、別の 3.3 V アナログ電 源(VS)が必要です。3.3 V 電源には 1 A の電流容量が必要です。 ハンダ・ジャンパーSJ35 を使うと、必要に応じて AVDD と DVDD を分離することができます。 コンバータの最適性能を実現するためには、アナログ入力とク ロックに非常に小さい位相ノイズ(rms ジッタが 1 ピコ秒未満) を持つ信号ソースを使うことが不可欠です。仕様のノイズ性能 を得るためには、高調波を除去し、かつアナログ入力での総合 または広帯域ノイズを小さくするための入力信号の適切なフィ ルタリングも必要です。 入力信号 ク ロ ッ ク と ア ナ ロ グ ・ ソ ー ス を 接 続 す る と き は 、 Rohde & Schwarz 社の SMA100A 信号ジェネレータのような、位相ノイズ の小さいクリーンな信号ジェネレータを使ってください。評価 ボードへの接続には、長さ 1 m のシールド付き RG-58、50Ω同 軸ケーブルを使ってください。所望の周波数と振幅を ADC へ入 力します。アナログ・デバイセズの AD6655 評価ボードには、 クロックとして約 2.8 V p-p すなわち 13 dBm の正弦波を入力す ることができます。アナログ入力ソースを接続するときは、50 Ω終端付きの複数極を持つ狭帯域バンドパス・フィルタの使用 を推奨します。このタイプのバンドパス・フィルタは、TTE、 Allen Avionics、K&L Microwave, Inc.の各社が提供しています。可 能な場合、フィルタは評価ボードへ直接接続してください。 完全な回路図とレイアウト図を図 85～図 102 に示します。これ はシステム・レベルで採用できる適切なルーティング方法とグ ランディング方法を示すものです。 電源 この評価ボードには、最大出力 6 V、2 A のスイッチング電源が 添付されています。この電源を定格 100 V AC～240 V AC、 47 Hz～63 Hz の電源コンセントに接続してください。電源出力 は内径 2.1 mm のジャックで、PCB の J16 に接続します。PCB 上 では、6 V 電源はヒューズを通りコンディショニングされた後、 ボード上の種々のセクションにバイアスを供給する 6 個の低ド ロップアウト・リニア・レギュレータに接続されます。 出力信号 パラレル CMOS 出力は、アナログ・デバイセズの標準 ADC デ ータ・キャプチャ・ボード(HSC-ADC-EVALCZ)に直接インター フェースします。ADC データ・キャプチャ・ボードとオプショ ン設定の詳細については、www.analog.com/FIFO をご覧くださ い。 WALL OUTLET 100V TO 240V AC 47Hz TO 63Hz – + GND VCP AD6655 EVALUATION BOARD CLK 14-BIT PARALLEL CMOS SPI 図 84.評価ボードの接続 Rev. 0 14-BIT PARALLEL CMOS － 61/84 － HSC-ADC-EVALCZ FPGA BASED DATA CAPTURE BOARD PC RUNNING VISUAL ANALOG AND SPI CONTROLLER SOFTWARE USB CONNECTION SPI 06709-108 ROHDE & SCHWARZ, SMA100A, 2V p-p SIGNAL SYNTHESIZER + VS AINB 3.3V – GND BAND-PASS FILTER 3.3V + DRVDD IN ROHDE & SCHWARZ, SMA100A, 2V p-p SIGNAL SYNTHESIZER 3.3V – GND AINA – GND BAND-PASS FILTER + AMP VDD ROHDE & SCHWARZ, SMA100A, 2V p-p SIGNAL SYNTHESIZER 1.8V + – GND 5.0V SWITCHING POWER SUPPLY AVDD IN 6V DC 2A MAX AD6655 デフォルト動作設定とジャンパー・セレクション 設定 CSB デフォルトとオプションの設定または AD6655 評価ボードで可 能なモードを次に示します。 CSB ピンは内部でプルアップされています。チップを外部ピ ン・モードに設定すると、SDIO と SCLK の情報は無視されます。 評価ボード上で CSB ピンの制御を SPI 回路に接続するときは、 J21 のピン 1 と J21 のピン 2 を接続します。 電源 SCLK/DFS 評価キットに添付されているスイッチング電源を 47 Hz～63 Hz の定格 100 V AC～240 V AC の電源コンセントと P500 に接続し ます。 SPI ポートが外部ピン・モードにある場合、SCLK/DFS ピンが出 力のデータ・フォーマットを設定します。このピンを解放したま まにすると、このピンは内部でプルダウンされて、デフォルト・ データ・フォーマットがオフセット・バイナリに設定されます。 J2 のピン 1 を J2 のピン 2 に接続すると、フォーマットは 2 の補 数に設定されます。SPI ポートがシリアル・ピン・モードにある 場合は、J2 のピン 2 と J2 のピン 3 を接続すると、SCLK ピンが ボード上の SPI 回路に接続されます(シリアル・ポート・インタ ーフェース(SPI)のセクション参照)。 VIN 評価ボードはダブル・バラン構成のアナログ入力に設定されて おり、70 MHz～200 MHz で 50 Ω インピーダンスに最適マッチ ングします。応答帯域幅を広げるときは、アナログ入力間に接 続された差動コンデンサを変更するか除去します(表 14 参照)。 アナログ入力の同相モードは、トランスのセンター・タップか ら ADC の CML ピンを経由して発生します(アナログ入力に対す る考慮のセクション参照)。 VREF ヘッダーJ5 のピン 1 とピン 2 をジャンパ接続して SENSE ピンを グラウンドへ接続することにより、VREF は 1.0 V に設定されて います。これにより、ADC は 2.0 V p-p のフル・スケール範囲で 動作します。ADC を 1.0 V p-p モード(VREF = 0.5 V)にするとき は、ヘッダーJ4 をジャンパ接続します。評価ボードには、別の 外部リファレンス・オプションも含まれています。外部リファレ ンスを使うときは、J6 (ピン 1 とピン 2)を接続して、TP5 に外部 リファレンスを入力します。VREF オプションの使い方について は、リファレンス電圧のセクションを参照してください。 RBIAS RBIAS にはグラウンドとの間に 10 kΩ の抵抗(R503)を接続する 必要があり、ADC コアのバイアス電流の設定に使われます。 クロック デフォルトのクロック入力回路は、インピーダンス比 1:1 の広帯 域バラン(T5)を使ったシンプルなバラン結合回路に基づいていま す。このバランはクロック・パスのジッタを殆ど増やしません。 クロック入力は 50Ω終端で、正弦波入力を扱うため AC 結合さ れています。トランスはシングルエンド入力を差動信号に変換 します。差動信号はクリップされた後に ADC クロックへ入力さ れます。AD6655 の入力クロック分周器を使うと、最大 625 MHz のクロック周波数をコネクタ S5 を介して評価ボードへ入力する ことができます。 SDIO/DCS SPI ポートが外部ピン・モードにある場合は、SDIO/DCS ピンが デューティ・サイクル・スタビライザを設定します。このピン を解放したままにすると、このピンは内部でプルダウンされて、 デフォルトで DCS をイネーブルします。DCS をディスエーブル するときは、J1 のピン 1 と J1 のピン 2 を接続します。SPI ポー トがシリアル・ピン・モードにある場合は、J1 のピン 2 と J1 の ピン 3 を接続すると、SDIO ピンがボード上の SPI 回路に接続さ れます(シリアル・ポート・インターフェース(SPI)のセクション 参照)。 別のクロック設定 AD6655 評価ボードには 2 つのクロック・オプションが用意して あります。1 つ目のオプションは、ボード上の水晶発振器(Y1)を 使ってデバイスにクロックを入力する方法です。この水晶をイ ネーブルするときは、抵抗 R8 (0 Ω)と抵抗 R85 (10 kΩ)を実装し て、抵抗 R82 と抵抗 R30 を取り外す必要があります。 2 つ目のクロック・オプションは、AD9516 (U2)を使って差動 LVPECL クロックで ADC 入力を駆動する方法です。この駆動オ プションを使う際には、AD9516 チャージ・ポンプ・フィルタ 部品を実装する必要があります(図 89 参照)。詳細については、 AD9516 のデータ・シートをご覧ください。 ADC を 直 接 駆 動 す る 代 わ り に 、 S5 か ら の ク ロ ッ ク 入 力 で AD9516 リファレンス入力を駆動 するように設定するときは、 次の部品の追加、取り外し、および/または交換が必要です。 1. デフォルト・クロック・パス内の R32、R33、R99、 R101 を取り外します。 2. クロック・パス内の C78 と C79 に 0.001 µF のコンデン サを、R78 と R79 に 0 Ω の抵抗を、それぞれ実装しま す。 PDWN パワーダウン機能をイネーブルするときは、 J7 を接続して PDWN ピンを AVDD に短絡します。 さらに、使用しない AD9516 出力(LVDS と LVPECL 各 1 本)を評 価ボード上のコネクタ S11 を介してオプションのコネクタ S8 に 接続します。 Rev. 0 － 62/84 － AD6655 別のアナログ入力駆動構成 このセクションでは AD8352 を使う別のアナログ入力駆動構成 について短い説明を行います。この特別な駆動オプションを使 う 際に は、幾つ かの 追加部品 を実 装する必 要が あります 。 AD8352 差動ドライバとオプションのピン設定の使い方の詳細に ついては、AD8352 のデータ・シートを参照してください。 デフォルト・トランス・オプションの代わりにアナログ入力を AD8352 で駆動するように設定するときは、チャンネル A に対 して次の部品の追加、取り外し、および/または交換が必要です。 チャンネル B に対しては、対応する部品の交換が必要です。 Rev. 0 － 63/84 － 1. デフォルト・アナログ入力パスから C1、C17、C18、 C117 を取り外します。 2. アナログ入力パスの C8 と C9 に 0.1 µF のコンデンサを 実装します。AD8352 を差動入力モードで駆動すると きは、T10 のトランス、R1、R37、R39、R126、R127 の抵抗、C10、C11、C125 のコンデンサを実装します。 3. オプションのアンプ出力パスにオプションのローパ ス・フィルタなどの所望の部品を実装します。R44 と R48 に 0 Ω の抵抗を実装します。R43 と R47 の値を大 きくして(一般に 100 Ω)、AD8352 から見た出力インピ ーダンスを 200 Ω へ増やします。 AIN+ AIN- 2 S2 1 2 R28 1 R121 0 OHM RES0402 R120 0 OHM INA+ 0.1U C117 0.1U C1 0 OHM R2 INA+ 0.1U C47 INA- 0.1U C9 T10 R54 0 OHM P S 3 2 1 DNP R36 5 4 P T7 5 4 S ETC1-1-13 T1 1ADT1_1WT6 2 3 0 OHM R110 1 2 3 1 2 3 CML P ETC1-1-13 S T2 5 4 0.1U C18 0.1U C17 DEFAULT AMPLIFIER INPUT PATH 4 5 ETC1-1-13 F 0.1U R31 0 OHM R29 C8 24.9 OHM R35 INA- 4.12K 0.1U C11 0.1U C10 R126 OPTIONAL AMPLIFIER INPUT PATH F 0 OHM R48 0 OHM R44 C125 .3PF R37 100 OHM CML RGP RDP VIN 4 RDN 0 OHM R40 5 16 VIP 3 RGN 2 1 R42 AMP+A AMP-A 0 OHM R39 DN P R38 0 OHM R127 W1 6 15 ENB A B GND 7 Z1 GND VCC 8 C3 0.1U 9 10 11 12 C22 0.1U GND VON VOP 13 VCC AD8352 VCM 14 AMPVDD R41 R5 10K OHM 33 OHM 24.9 OHM 0 OHM S1 57.6 OHM 図 85.評価ボード回路図―チャンネル A アナログ入力 R4 R43 R47 － 64/84 － 33 OHM 10K OHM 57.6 OHM Rev. 0 F 33 OHM R27 33 OHM R26 C23 0.1U C27 10U 0.001U C16 0.001U C12 AMPVDD C2 0.1U C5 4.7PF L15 1 IND0603 L14 1 IND0603 DNP 120NH DNP 120NH 2 2 0 OHM R49 DNP 180NH DNP R50 0 OHM 2 2 AVDD AVDD AMP+A C139 12PF DNP AMP-A Transformer/amp channel A VIN+A TP15 1 L16 180NH VIN-A TP14 1 L17 1 IND0603 C4 18PF DNP 1 IND0603 06709-200 AMPVDD AD6655 回路図 R1 57.6 OHM 図 86.評価ボード回路図―チャンネル B アナログ入力 AIN+ AIN- S4 S3 1 1 RES0402 0 OH M R123 RES0402 0 OH M R122 INB- 0.1U C31 INB+ 0.1U C6 0.1U C28 0 OH M R67 INB - 4 5 P 3 2 1 DN P 0.1U C38 0.1U C39 .3PF C128 C51 0.1U 4 5 T8 P T3 4 5 6 S ETC1-1-1 3 3 2 1 ADT1_1W T 0 OH M R111 3 2 1 4 5 CML P T4 S ETC1-1-1 3 3 2 1 DN P R133 0 OH M R132 R6 0 OH M DEFAULT AMP LIFIER INPUT PATH 0 OH M R55 T11 S ETC1-1-1 3 0 OH M F 0.1U R134 R135 INB+ 24.9 OH M 24.9 OH M R66 R128 C30 R68 F R129 OPTIONAL AMPLIFIER INPUT PATH F 2 2 0.1U C82 0.1U C7 100 OH M RGP RDP 4 VIN RDN 5 R94 Z2 7 AMP+B 0 OH M R96 AMP-B GND VON VCC 8 GND R53 VOP VCC 13 AMPVDD AD8352 VCM 14 GND 0 OH M R95 CML 0 OH M 6 ENB 15 A B W2 16 VIP 3 RGN 2 1 R131 C60 0.1U 9 10 11 12 R70 R71 4.12K R69 10K OH M 33 OH M 33 OH M － 65/84 － 0 OH M C61 0.1U C24 0.1U C62 10U C83 0.1U R72 10K OH M C46 AMPVDD 0.001U C140 0.001U 57.6 OH M Rev. 0 R73 33 OH M R74 33 OH M L19 1 IND0603 L18 1 IND0603 C84 4.7PF DNP 180NH DNP 120NH DNP L21 1 IND0603 180NH C19 18PF DNP L20 1 IND0603 DNP 2 2 120NH 2 2 R80 R81 0 OH M 0 OH M TP17 1 TP16 1 AMP-B C29 12PF DNP VIN+B VIN- B AMP+B AVDD AVDD 06709-201 AMPVDD AD6655 57.6 OH M R52 57.6 OH M R51 － 66/84 － S6 SMA200U P ENC\ ENC S5 1 1 R30 R7 R8 57.6OHM 57.6OHM SMA200U P 2 2 10KOHM 10KOHM R85 R82 0 OHM R3 0 OHM R90 図 87.評価ボード回路図―DUT クロック入力 0.001U C77 0.001U C94 0.001U C63 0.001U 4 5 OPT_CLK- T5 ETC1-1-13 P 3 S 2 1 6 T9 5 4 ADT1_1W T 1 2 3 0.1U C56 OPT_CLK+ F C64 0.1U 0.001U C79 0 OHM R33 0 OHM R32 0.001U C78 OPT_CLK- ALTCLK- OPT_CLK+ ALTCLK+ 0 OHM R79 0 OHM R101 0 OHM R99 0 OHM R78 R83 0.1U C21 24.9OHM R84 0.1U C20 24.9OHM C145 1 Rev. 0 2 VS CLK- CLK+ AD6655 06709-202 TP2 DNP R34 0 OHM S7 1 CLK IN AD9516 C104 0.1U VS_OUT_D R VCXO_CLK- RES0402 0 OHM R125 RES0402 R89 R10 0 OHM C100 0.1U 0 OHM R124 VCXO_CLK+ LD 49.9 OHM 1 C101 0.1U C98 0.1U 0.1U C143 0.1U C142 C80 18PF C99 0.1U VS SCLK VCP BYPASS_LDO LF BYPASS_LDO CLK C96 0.1U SCLK 16 NC1 15 CLKB 14 13 C97 0.1U VS_CLK_DIS T 12 VS_VCO 11 10 LF SYNCB 9 REF_SEL 7 STATUS 6 8 STATUS CP VCP 5 4 LD REFMON 3 2 SYNCB CP VCP REFMON TP18 TEST 1 REF_SEL TP19 TES1T U2 AD9516_64LFCS P RSET_CLOC K58 23 RESETB TEST VS_OUT01_DR V54 27 VS_OUT45_DR V SDO CP_RSE T62 19 NC3 NC4 CSB R11 REFINB63 18 NC2 5.1K VS_PLL_ 261 20 4.12K VS_REF57 24 PDB VS_PLL_1 OUT4 1 OUT056 25 TP20 2 OUT0B55 26 OUT4B VS OUT5 OPT_CLK + OUT153 28 VS OUT1B52 29 OUT5B R12 AGND VS_OUT01_DI V51 30 VS_OUT45_DI V VS_OUT_DR VS_OUT89_ 1 VS VS_OUT67_ 250 31 OPT_CLK - REFIN64 17 CSB_2 VS_PRESCALE R60 21 SDO GND_REF 59 22 SDIO SDI 図 88.評価ボード回路図―オプションの AD9516 クロック回路 RESETB VS 42 OUT2B 38 VS 36 35 34 33 OUT9B OUT9 OUT8B OUT8 GND_OUT89_DI V 37 39 OUT3B VS_OUT23_DI V OUT3 40 VS_OUT23_DR V 41 43 44 45 46 47 48 OUT2 GND_ESD OUT7B OUT7 OUT6B OUT6 AGND VS VS_OUT_DR AGND OUT6N R9 R88 200 R92 200 R86 200 C141 R91 200 ALTCLK+ ALTCLK- LVPECL TO ADC 1TP8 0.001U SYNC 0.1U C86 0.1U C85 0.1U C87 0.1U C88 1 1 1 1 S8 S9 S10 S11 2 PDB － 67/84 － PAD 2 VS_OUT_D R VS_OUT67_ 149 32 VS_OUT89_ 2 Rev. 0 2 LVDS LVPECL OUTPUT OUTPUT 06709-203 OUT6P AD6655 2 100 OHM R75 100 OHM CP BYPASS_LDO VAL R136 SYNC S12 2 R98 VAL C90 SEL RES0603 57.6 OH M R45 C89 SEL R93 VAL VAL R137 SEL C91 C144 SEL 0.1U Charge Pump Filter 1 C25 VAL R97 LD 3 2 A2 NL27WZ04 C92 SEL GND A1 Y1 4 5 6 RES0402 0 OH M R117 RES0402 0 OH M R116 Y2 VCC LF RES0402 TP1 1 R87 OSCVECTRON_VS500 RES0402 0 OH M R104 U25 4 OUT2 3 GND 6 VCC 5 OUT1 24.9 OH M 2 OUT_DISABLE VS-500 1 FREQ_CTRL_V 33 OH M R46 SYNC R106 R108 SMA200UP 10K OH M 10K OH M VS R107 R109 C26 0.1U 10K OH M 10K OH M U3 R76 200 RES0402 RES0402 － 68/84 － RES0402 RES0402 Rev. 0 R114 RES0402 0 OH M RES0402 R139 0 OH M VCP VCP RES0402 10K OH M R100 VCXO_CLK- VCXO_CLK+ VS REF_SE L VS PD B VS SYNC B VS RESET B 06709-204 1 VS AD6655 AC 図 89.評価ボード回路図―オプションの AD9516 ループ・フィルタ/VCO と同期入力 RES0402 10K OH M R105 RES0402 10K OH M R103 RES0402 10K OH M R102 － 69/84 － 1 図 90.評価ボード回路図―DUT D1B D9A D0B_LSB_ DVDD1 DVDD2 FD3B FD2B FD1B RPAK8 D13A_MSB_ FD0B FD0A SYNC FD1A SPI_CSB FD2A CLK- FD3A CLK+ 57 52 51 50 49 C137 0.001U D8A U1 SPI_SCLK/DFS D2B C121 0.1U C120 0.1U RES040 2 SPI_SDIO/DCS DRVDD1 C109 0.1U C40 0.1U 48 47 AVDD3 AVDD2 VIN+B VIN-B RBIAS 0.001U D3B C122 0.001U C126 0.001U SPI_SCLK SPI_SDIO 46 45 44 43 42 41 C36 0.1U C35 DRVDD DRGND1 C127 0.001U R64 AVDD AVDD VIN+B VIN-B AD6655 TP3 D4B D1A D2A D3A D4A 63 62 61 60 59 58 56 55 54 53 R57 22ohm 9 10 11 12 13 14 15 16 RPAK8 DRVDD D6B D7B D8B D9B D10B D11B D12B D13B_MSB_ DCOB DCOA DOA_LSB_ 64 AVDD TP6 R63RES0402 0 OHM 10KOHM 0.1U CML 1 D7A DVDD AVDD RES0402 CML SENSE VREF VIN-A VIN+A AVDD1 D12A 40 39 38 37 36 D11A TP5 C32 VIN-A VIN+A 32 AVDD 31 C14 0.1U PWR_SDFS 30 D10A 1 C15 1U 28 PWR_SCLK_PDWN 27 PWR_SDFS PWR_SCL K PWR_SDO FD3A FD2A FD1A FD0A 8 7 6 5 4 3 2 1 R62 RES0402 26 35 0 OHM R115 0 OHM 25 34 33 RES0402 24 PWR_SDO/OEB R112 0 OHM 23 J4 - INSTALLFOR 0.5V VREF/IV INPUTSPAN J5 - INSTALLFORIV VREF/2VINPUTSPAN J6 - INSTALLFOR EXTERNALREFERENCEMODE J7 - INSTALLFORPDWN J8 - INSTALLFOROUTPUTDISABLE 22 D5B CLK+ 21 DRGND CLK- DVDD 20 D6A SPI_CSB R113 22ohm 29 9 10 11 12 13 14 15 16 Rev. 0 19 D5A SYNC 18 DVDD 17 8 7 6 5 4 3 2 1 1 2 3 4 5 6 7 8 9 DRVDD 10 11 12 13 14 15 16 D1B D0B FD3B FD2B FD1B FD0B R58 5 6 7 8 C34 R59 RPAK8 22ohm R60 RPAK8 RPAK4 22ohm 4 3 2 1 0.001U 9 10 11 12 13 14 15 16 9 10 11 12 13 14 15 16 22ohm 8 7 6 5 4 3 2 1 0.1U R61 RPAK8 22ohm C33 9 10 11 12 13 14 15 16 8 7 6 5 4 3 2 1 8 7 6 5 4 3 2 1 D5B D4B D3B D2B 1 1 1 1 D13A D12A D11A D10A D9A D8A D7A D6A D13B D12B D11B D10B D9B D8B D7B D6B D5A D4A D3A D2A D1A D0A DCOA DCOB 06709-205 DRVDD AD6655 － 70/84 － 図 91.評価ボード回路図―デジタル出力インターフェース FD1B FD0B V_DIG D1B D0B FD3B FD2B D5B D4B V_DIG D3B D2B D7B D6B D9B D8B D13B D12B V_DIG D11B D10B D1A D0A DCOA DCOB D5A D4A V_DIG D3A D2A D7A D6A D9A D8A D13A D12A V_DIG D11A D10A FD3A FD2A FD1A FD0A V_DIG PWR_SDO 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 U17 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 74VCX162244MTD 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 74VCX162244MTD 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 U16 74VCX162244MTD V_DIG V_DIG V_DIG V_DIG SDO_OUT SDFS_OUT SCLK_OUT OUT6P OUT6N J11 BG1 BG2 BG3 BG4 BG5 BG6 BG7 BG8 BG9 BG10 DG1 DG2 DG3 DG4 DG5 DG6 DG7 DG8 DG9 DG10 CSB TYCO_HM-ZD CHANNELB B1 C10 D10 C9 D9 A9 B9 C8 D8 A8 B8 C7 D7 A7 B7 C6 D6 A6 B6 A10 B10 C5 D5 A5 B5 C4 D4 A4 B4 C3 D3 A3 B3 C2 D2 A2 B2 C1 D1 A1 CSB_2 SCLK TYCO_HM-ZD J10 BG1 BG2 BG3 BG4 BG5 BG6 BG7 BG8 BG9 BG10 DG1 DG2 DG3 DG4 DG5 DG6 DG7 DG8 DG9 DG10 R140 RES0402 0 OHM R145 RES0402 0 OHM R144 VS OUT6N TP22 TEST 1 TP23 TEST 1 TP24 TEST 1 OUT6P SYNC SCLK_OUT RES0402 0 OHM R141 SDI VS R143 0 OHM SDO_OUT SDFS_OU T RES0402 0 OHM R142 RES0402 0 OHM R119 RES0402 TP21 TEST 1 SDO RESETB 10KOHM PWR_SDFS PWR_SCLK RES040 2 CHANNELA B1 C10 D10 C9 D9 A9 B9 C8 D8 A8 B8 C7 D7 A7 B7 C6 D6 A6 B6 A10 B10 C5 D5 A5 B5 C4 D4 A4 B4 C3 D3 A3 B3 C2 D2 A2 B2 C1 D1 A1 R118 DIGITAL/HSC-ADC-EVALCZ INTERFACE R77 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 R130 VAL U15 A1 D1 C1 B2 A2 D2 C2 B3 A3 D3 C3 B4 A4 D4 C4 B5 A5 D5 C5 B10 A10 B6 A6 D6 C6 B7 A7 D7 C7 B8 A8 D8 C8 B9 A9 D9 C9 D10 C10 B1 J12 DG10 DG9 DG8 DG7 DG6 DG5 DG4 DG3 DG2 DG1 BG10 BG9 BG8 BG7 BG6 BG5 BG4 BG3 BG2 BG1 TYCO_HM-ZD V_DIG V_DIG C65 0.1U C66 0.1U C72 0.1U C67 0.1U C73 0.1U C68 0.1U C74 0.1U C69 0.1U C75 0.1U C70 0.1U C76 0.1U C71 0.1U 06709-206 Rev. 0 100OHM 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 AD6655 RES040 2 10KOHM 図 92.評価ボード回路図―SPI 回路 － 71/84 － CSB SDO SDI SCLK CSB_2 V_DIG RES0402 CSB SCLK 10KOHM R18 C13 0.1U A2 3 2 1 A2 Y1 U8 Y2 Y2 VCC NC7WZ16P6 X GND A1 Y1 VCC NC7WZ07P6X RES0603 GND A1 R24 RES0402 R19 U7 1KOHM 10KOHM 3 2 1 RES040 2 Rev. 0 4 5 6 4 5 6 SDO V_DIG C81 0.1U V_DIG R20 V_DIG V_DIG RES0603 1KOHM R21 RES0603 1KOHM R17 RES0603 100KOHM VS V_DIG R22 3 RES0603 SPI_CSB 100KOHM R23 RES0603 100KOHM J2 3 1 J1 SPI_SCLK SPI_SDIO 1 V_DIG J1 - JUMPERPINS 2 TO 3 FOR SPI OPERATION JUMPERPINS 1 TO 2 FOR DCS ENABLE J2 - JUMPERPINS 2 TO 3 FOR SPI OPERATION JUMPERPINS 1 TO 2 FOR TWOS COMPLIMENT OUTPUT J21 - INSTALLJUMPERFOR SPI OPERATION 06709-207 SDI AD6655 10KOHM R65 図 93.評価ボード回路図―電源 － 72/84 － P4 P3 P2 P1 VCP VS DRVDDI N 1 L6 IND1210 10U H 10u h L10 IND1210 L9 IND1210 10U H 1 2 2 CR7 2 C53 10U C102 10U C52 10U BNX-01 6 3 PSG 1 BIAS C58 0.1U C103 0.1U C57 0.1U CG6 CG5 CG 4 CB 2 1 10u h IND1210 L11 1 2 2 DRVD D DVDD AVD D PWR_I N AC P4 P66 P55 4 P4 P33 P22 P3 P11 1 AVDDI N SMDC110F C41 10U F2 OPTIONAL POWER SUPPLY INPUT S POWER_JACK 2 R16 1 3 2 1 CR8 C54 10U RES0603 SHOT_RECT 261 OH M TP25 1 C59 0.1U 1 2 V_DI G CR10 S2A_REC T 1 CR11 S2A_REC T 1 C42 1U SJ35 1 1 TP13 1 TP12 1 TP10 1 1TP9 1TP4 SD 6 8 IN 7 IN2 ADP3334 2 C44 1U CR12 S2A_REC T GND TEST POINT S 2 3 VR3 PAD 5 GND OUT VR1 OUT 1 OUT2 2 FB 3 IN 4 GND 1 F1 C43 1U 1 1.8 2.5 3.3 DRVD D R1 3 76.8 K 107 K 140 K 2 147 K 94.0 K 78.7 K R1 4 C93 0.001U L3 IND1210 10u h DRVDD SETTIN G ADP3339 R13 R14 J16 76.8 KOH M Rev. 0 147K OH M S2A_REC T C45 1U AVDDI N 1 L4 IND1210 10u h 2 DRVDDI N 06709-208 POWER INPU T 6V, 2A MAX AD6655 PWR_IN PWR_IN 図 94.評価ボード回路図―電源(続き) － 73/84 － PAD ADP3339 PAD ADP333 9 VCP 5 C119 10U GND OUT 1 OUT2 2 FB 3 VR2 OUT OUT C124 10U VS_OUT_D R Power Supply ByPass Capaci tors VCP SD 6 8 IN 7 IN2 ADP3334 C132 1U IN VR6 C135 1U 3 C133 1U IN 4 GND 1 4 GND 1 VR5 VS C136 1U C134 1U C118 10U R25 3 140KOHM R15 0.001U C95 SJ36 78.7KOHM 1 1 1 2 2 C131 1U L13 IND1210 10uh L12 IND1210 10uh L8 IND1210 10UH 2 VS VCP VS VS_OUT_DR C110 0.1U PWR_IN C112 0.1U C108 0.1U C129 1U 3 IN PAD ADP333 9 C111 0.1U VR4 4 GND 1 Rev. 0 C115 0.1U OUT C114 0.1U C113 0.1U C130 1U 1 2 C107 0.1U L1 IND1210 10UH C116 0.1U C105 0.1U AMPVDD 06709-209 PWR_IN AD6655 SJ37 AD6655 06709-100 評価ボードのレイアウト 図 95.評価ボード・レイアウト―1 次側 Rev. 0 － 74/84 － 06709-101 AD6655 図 96.評価ボード・レイアウト―グラウンド・プレーン Rev. 0 － 75/84 － 06709-102 AD6655 図 97.評価ボード・レイアウト―電源プレーン Rev. 0 － 76/84 － 06709-103 AD6655 図 98.評価ボード・レイアウト―電源プレーン Rev. 0 － 77/84 － 06709-104 AD6655 図 99.評価ボード・レイアウト―グラウンド・プレーン Rev. 0 － 78/84 － 06709-105 AD6655 図 100.評価ボード・レイアウト―2 次側(鏡像) Rev. 0 － 79/84 － 06709-106 AD6655 図 101.評価ボード・レイアウト―シルクスクリーン、1 次側 Rev. 0 － 80/84 － 06709-107 AD6655 図 102.評価ボード・レイアウト―シルクスクリーン、2 次側 Rev. 0 － 81/84 － AD6655 部品表 表 30.評価ボードの部品表1、2 Reference Designator Item Qty Description Package Manufacturer 1 1 AD6655CE_REV B PCB PCB Analog Devices 2 55 C1 to C3, C6, C7, C13, C14, C17, C18, C20 to C26, C32, C57 to C61, C65 to C76, C81 to C83, C96 to C101, C103, C105, C107, C108, C110 to C116, C145 0.1 µF, 16 V ceramic capacitor, SMT 0402 C0402SM Murata GRM155R71C104KA88D 3 1 C80 18 pF, COG, 50 V, 5% ceramic capacitor, SMT 0402 C0402SM Murata GJM1555C1H180JB01J 4 2 C5, C84 4.7 pF, COG, 50 V, 5% ceramic capacitor, SMT 0402 C0402SM Murata GJM1555C1H4R7CB01J 5 10 C33, C35, C63, C93 to C95, C122, C126, C127, C137 0.001 µF, X7R, 25 V, 10% ceramic capacitor, SMT 0402 C0402SM Murata GRM155R71H102KA01D 6 13 C15, C42 to C45, C129 to C136 1 µF, X5R, 25 V, 10% ceramic capacitor, SMT 0805 C0805 Murata GR4M219R61A105KC01 D 7 10 C27, C41, C52 to C54, C62, C102, C118, C119, C124 10 µF, X5R, 10 V, 10% ceramic capacitor, SMT 1206 C1206 Murata GRM31CR61C106KC31 L 8 1 CR5 Schottky diode HSMS2822, SOT23 SOT23 Avago Technologies HSMS-2822-BLKG 9 2 CR6, CR9 LED RED, SMT, 0603, SS-type LED0603 Panasonic LNJ208R8ARA 10 4 CR7, CR10 to CR12 50 V, 2 A diode DO_214AA Micro Commercial Components S2A-TP 11 1 CR8 30 V, 3 A diode DO_214AB Micro Commercial Components SK33-TP 12 1 F1 EMI filter FLTHMURATABN X01 Murata BNX016-01 13 1 F2 6.0 V, 3.0 A, trip current resettable fuse L1206 Tyco Raychem NANOSMDC150F-2 14 2 J1, J2 3-pin, male, single row, straight header HDR3 Samtec TWS-1003-08-G-S 15 9 J4 to J9, J18, J19, J21 2-pin, male, straight header HDR2 Samtec TWS-102-08-G-S 16 3 J10 to J12 Interface connector TYCO_HM_ZD Tyco 6469169-1 17 1 J14 8-pin, male, double row, straight header CNBERG2X4H350L D Samtec TSW-104-08-T-D 18 1 J16 DC power jack connector PWR_JACK1 Cui Stack PJ-002A 19 10 L1, L3, L4, L6, L8 to L13 10 µH, 2 A bead core, 1210 1210 Panasonic EXC-CL3225U1 20 1 P3 6-terminal connector PTMICRO6 Weiland Electric, Inc. Z5.531.3625.0 21 1 P4 4-terminal connector PTMICRO4 Weiland Electric, Inc. Z5.531.3425.0 22 3 R7, R30, R45 57.6 Ω, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F57R6TRF 23 27 R2, R3, R4, R32, R33, R42, R64, R67, R69, R90, R96, R99, R101, R104, R110 to F113, R115, R119, R121, R123, R141 to R145 0 Ω, 1/16 W, 5% resistor R0402SM NIC Components NRC04ZOTRF 24 1 R13 76.8 kΩ, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F7682TRF Rev. 0 － 82/84 － Mfg. Part Number AD6655 Item Qty Reference Designator Description Package Manufacturer Mfg. Part Number 25 1 R25 140 kΩ, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F1403TRF 26 1 R14 147 kΩ, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F1473TRF 27 1 R15 78.7 kΩ, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F7872TRF 28 1 R16 261 Ω, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F2610TRF 29 3 R17, R22, R23 100 kΩ, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F1003TRF 30 7 R18, R24, R63, R65, R82, R118, R140 10 kΩ, 0402, 1/16 W, 1% resistor R0402SM NIC Components NRC04F1002TRF 31 3 R19, R21 1 kΩ, 0603, 1/10 W, 1% resistor R0603 NIC Components NRC06F1001TRF 32 9 R26, R27, R43, R46, R47, R70, R71, R73, R74 33 Ω, 0402, 1/16 W, 5% resistor R0402SM NIC Components NRC04J330TRF 33 5 R57, R59 to R62 22 Ω, 16-pin, 8-resistor, resistor array R_742 CTS Corporation 742C163220JPTR 34 1 R58 22 Ω, 8-pin, 4-resistor, resistor array RES_ARRY CTS Corporation 742C083220JPTR 35 1 R76 200 Ω, 0402, 1/16 W, 1% resistor R0402SM NIC Components NCR04F2000TRF 36 4 S2, S3, S5, S12 SMA, inline, male, coaxial connector SMA_EDGE Emerson Network Power 142-0701-201 37 1 SJ35 0 Ω, 1/8 W, 1% resistor SLDR_PAD2MUYL AR NIC Components NRC10ZOTRF 38 5 T1 to T5 Balun TRAN6B M/A-COM MABA-007159-000000 39 1 U1 IC, AD6655 LFCSP64-9X9-9E Analog Devices AD6655BCPZ 40 1 U2 Clock distribution, PLL IC LFCSP64-9X9 Analog Devices AD9516-4BCPZ 41 1 U3 Dual inverter IC SC70_6 Fairchild Semiconductor NC7WZ04P6X_NL 42 1 U7 Dual buffer IC, open-drain circuits SC70_6 Fairchild Semiconductor NC7WZ07P6X_NL 43 1 U8 UHS dual buffer IC SC70_6 Fairchild Semiconductor NC7WZ16P6X_NL 44 3 U15 to U17 16-bit CMOS buffer IC TSOP48_8_1MM Fairchild Semiconductor 74VCX16244MTDX_NL 45 2 VR1, VR2 Adjustable regulator LFCSP8-3X3 Analog Devices ADP3334ACPZ 46 1 VR3 1.8 V high accuracy regulator SOT223-HS Analog Devices ADP3339AKCZ-1.8 47 1 VR4 5.0 V high accuracy regulator SOT223-HS Analog Devices ADP3339AKCZ-5.0 48 2 VR5, VR6 3.3 V high accuracy regulator SOT223-HS Analog Devices ADP3339AKCZ-3.3 49 1 Y1 Oscillator clock, VFAC3 OSC-CTS-CB3 Valpey Fisher VFAC3-BHL 50 2 Z1, Z2 High speed IC, op amp LFCSP16-3X3-PAD Analog Devices AD8352ACPZ 1 2 この部品表は RoHS に準拠しています。 この部品表にはデフォルト状態で通常実装される部品のみを記載しています。実装されていない項目はこの部品表に記載されていません。 Rev. 0 － 83/84 － AD6655 D06709-0-11/07(0)-J 外形寸法 図 103.64 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 9 mm × 9 mm ボディ、極薄クワッド (CP-64-3) 寸法: mm オーダー・ガイド Model Temperature Range Package Description Package Option AD6655BCPZ-1501 AD6655BCPZ-125 AD6655BCPZ-105 AD6655BCPZ-80 AD6655-125EBZ AD6655-150EBZ −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] Evaluation Board with AD6655 and Software Evaluation Board with AD6655 and Software CP-64-3 CP-64-3 CP-64-3 CP-64-3 1 Z = RoHS 準拠製品 Rev. 0 － 84/84 －