4通道、16位、125 MSPS 串行LVDS 1.8 V模数转换器 AD9653 产品特性 功能框图 VIN+A VIN–A PDWN PIPELINE ADC VIN+B PIPELINE ADC VIN–B RBIAS VREF 16 16 DRVDD DIGITAL SERIALIZER SERIAL LVDS D0+B D0–B SERIAL LVDS SERIAL LVDS D1+B D1–B FCO+ FCO– D0+C D0–C D1+C D1–C SERIAL LVDS D0+D D0–D SERIAL LVDS D1+D D1–D DCO+ DCO– SENSE AD9653 1V REF SELECT SERIAL LVDS AGND PIPELINE ADC SCLK/DTP SERIAL PORT INTERFACE CSB VCM 16 DIGITAL SERIALIZER DIGITAL SERIALIZER CLOCK MANAGEMENT CLK– VIN+D VIN–D 16 CLK+ PIPELINE ADC SYNC VIN+C VIN–C 应用 医疗超声和MRI 高速成像 正交无线电接收机 分集无线电接收机 测试设备 SERIAL LVDS D0+A D0–A D1+A D1–A SERIAL LVDS DIGITAL SERIALIZER 10538-001 AVDD SDIO/OLM 1.8 V电源供电 低功耗：每通道164 mW (125 MSPS) 信噪比(SNR)：76.5 dBFS(70 MHz，2.0 V p-p输入范围) 信噪比(SNR)：77.5 dBFS(70 MHz，2.6 V p-p输入范围) SFDR：90 dBc(至奈奎斯特，2.0 V p-p输入范围) DNL：±0.7 LSB；INL：±3.5 LSB(2.0 V p-p输入范围) 串行LVDS(ANSI-644，默认)、低功耗，缩小范围选项(类似于 IEEE 1596.3) 650 MHz全功率模拟带宽 2 V p-p输入电压范围(支持高达2.6 V p-p) 串行端口控制 全芯片及单一通道省电模式 灵活的位定向 内置生成及用户自定义数字测试码 多芯片同步和时钟分频器 可编程输出时钟与数据对准 待机模式 图1. 器件的灵活性达到最佳、系统成本最低，例如可编程输出 时钟与数据对准、生成数字测试码等。可获得的数字测试 码包括内置固定码和伪随机码，以及通过串行端口接口 (SPI)输入的用户自定义测试码。 概述 AD9653是一款4通道、16位、125 MSPS模数转换器(ADC)， 内置片内采样保持电路，专门针对低成本、低功耗、小尺 寸和易用性而设计。该产品的转换速率最高可达125 MSPS， AD9653采用符合RoHS标准的48引脚LFCSP封装，额定温 度范围为−40°C至+85°C工业温度范围。该产品受美国专利 保护。 具有杰出的动态性能与低功耗特性，适合比较重视小封装 产品特色 尺寸的应用。 1. 小尺寸。 该ADC要求采用1.8 V单电源供电以及LVPECL/CMOS/LVDS 兼容型采样速率时钟信号，以便充分发挥其工作性能。无 需外部基准电压源或驱动器件即可满足许多应用需求。 该ADC会自动倍乘采样速率时钟，以便产生合适的LVDS 一个小型封装中集成4个ADC，节省空间。 2. 低功耗：每通道164 mW(125 MSPS，功率选项可调整)。 3. 与14位、4通道ADC AD9253和12位、4通道ADC AD9633 引脚兼容。 4. 易于使用。 串行数据速率。它提供一个数据时钟输出(DCO)用于在输 数据时钟输出(DCO)的工作频率高达500 MHz，支持双 出端捕获数据，以及一个帧时钟输出(FCO)用于发送新输 倍数据速率(DDR)操作。 出字节信号。它还支持独立关断各通道；禁用所有通道 时，典型功耗低于2 mW。该ADC内置多种功能特性，可使 Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. 5. 使用灵活。 SPI控制提供丰富灵活的特性，可满足各种特定系统的 需求。 One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2012 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9653 目录 产品特性 ...........................................................................................1 时钟输入考虑 .......................................................................... 25 应用....................................................................................................1 功耗和省电模式...................................................................... 27 概述....................................................................................................1 数字输出和时序...................................................................... 27 功能框图 ...........................................................................................1 输出测试模式 .......................................................................... 30 产品特色 ...........................................................................................1 串行端口接口(SPI) ..................................................................... 31 修订历史 ...........................................................................................2 使用SPI的配置 ........................................................................ 31 技术规格 ...........................................................................................3 硬件接口................................................................................... 32 直流规格......................................................................................3 不使用SPI的配置 .................................................................... 32 交流规格......................................................................................5 SPI访问特性............................................................................. 32 数字规格......................................................................................7 存储器映射.................................................................................... 33 开关规格......................................................................................8 读取存储器映射寄存器表 .................................................... 33 时序规格......................................................................................9 存储器映射寄存器表............................................................. 34 绝对最大额定值........................................................................... 11 存储器映射寄存器描述 ........................................................ 37 热阻 ........................................................................................... 11 应用信息 ........................................................................................ 39 ESD警告.................................................................................... 11 设计指南................................................................................... 39 引脚配置和功能描述 .................................................................. 12 电源和接地建议...................................................................... 39 典型性能参数 ............................................................................... 14 裸露焊盘散热块建议............................................................. 39 VREF = 1.0 V .............................................................................. 14 VCM........................................................................................... 39 VREF = 1.3 V .............................................................................. 17 基准电压源去耦...................................................................... 39 等效电路 ........................................................................................ 21 SPI端口...................................................................................... 39 工作原理 ........................................................................................ 22 串扰性能................................................................................... 39 模拟输入考虑 .......................................................................... 22 外形尺寸 ........................................................................................ 40 基准电压源 .............................................................................. 23 订购指南................................................................................... 40 修订历史 2012年5月—修订版0：初始版 Rev. 0 | Page 2 of 40 AD9653 技术规格 直流规格 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V，−1.0 dBFS时满量程差分输入为2.0 V p-p；VREF = 1.0 V，DCS关。 表1. 参数1 分辨率 精度 无失码 失调误差 失调匹配 增益误差 增益匹配 差分非线性(DNL) 温度 全 全 全 全 全 全 25°C 全 25°C 积分非线性(INL) 温度漂移 失调误差 内部基准电压源 输出电压(1.0 V模式) 1.0 mA时的负载调整率(VREF = 1.0 V) 输入电阻 折合到输入端噪声 VREF = 1.0 V 模拟输入 差分输入电压(VREF = 1.0 V) 共模电压 共模范围 差分输入电阻 差分输入电容 电源 AVDD DRVDD IAVDD2 IDRVDD (ANSI-644模式)2 IDRVDD (缩小范围模式)2 总功耗 直流输入 正弦波输入(四通道，包括输出驱动器，ANSI-644模式) 正弦波输入(四通道，包括输出驱动器，缩小范围模式) 关断 待机3 最小值 典型值 16 −0.49 −0.14 −12.3 1.0 −0.77 3.5 ppm/°C ±0.7 0.98 8.18 1.0 2 7.5 1.01 V mV kΩ LSB rms 全 全 25°C 25°C 25°C 2 0.9 V p-p V V kΩ pF 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 测量条件为：全部四个通道均采用低输入频率的满量程正弦波。 3 可通过SPI进行控制。 Rev. 0 | Page 3 of 40 ±3.5 % FSR % FSR % FSR % FSR LSB LSB LSB LSB 2.7 全 全 25°C 25°C 全 2 0.17 0.39 2.37 5.8 0.95 保证 −0.3 +0.2 −5 1.1 25°C 全 全 全 全 25°C 1 单位 位 −7.26 全 全 全 25°C 最大值 0.5 1.3 2.6 7 1.7 1.7 1.8 1.8 305 60 45 1.9 1.9 330 64 V V mA mA mA 607 657 630 2 356 649 708 mW mW mW mW mW 392 AD9653 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V，−1.0 dBFS时满量程差分输入为2.6 V p-p；VREF = 1.3 V；0°C至85°C，DCS关。 表2. 参数1 分辨率 精度 无失码 失调误差 失调匹配 增益误差 增益匹配 差分非线性(DNL) 积分非线性(INL) 温度漂移 失调误差 内部基准电压源 输出电压(1.3 V可编程模式) 1.0 mA时的负载调整率(VREF = 1.3 V) 输入电阻 折合到输入端噪声 VREF = 1.3 V 模拟输入 差分输入电压(VREF = 1.3 V) 共模电压 共模范围 差分输入电阻 差分输入电容 电源 AVDD DRVDD IAVDD 2 IDRVDD (ANSI-644模式)2 IDRVDD (缩小范围模式)2 总功耗 直流输入 正弦波输入(四通道，包括输出驱动器，ANSI-644模式) 正弦波输入(四通道，包括输出驱动器，缩小范围模式) 关断 待机3 温度 1 Rev. 0 | Page 4 of 40 最大值 单位 位 25°C 25°C 25°C 25°C 25°C 25°C 25°C 保证 −0.3 +0.2 −5 1.1 ±0.8 ±5.0 % FSR % FSR % FSR % FSR LSB LSB 25°C 3.5 ppm/°C 25°C 25°C 25°C 1.3 6.5 7.5 V mV kΩ 25°C 2.1 LSB rms 25°C 25°C 25°C 25°C 25°C 2.6 0.9 2.6 7 V p-p V V kΩ pF 25°C 25°C 25°C 25°C 25°C 1.8 1.8 314 60 45 V V mA mA mA 25°C 25°C 25°C 25°C 25°C 614 673 646 2 371 mW mW mW mW mW 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 测量条件为：全部四个通道均采用低输入频率的满量程正弦波。 3 可通过SPI进行控制。 2 最小值 典型值 16 0.6 1.3 AD9653 交流规格 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V，−1.0 dBFS时满量程差分输入为2.0 V p-p；VREF = 1.0 V，DCS关。 表3. 参数1 信噪比(SNR) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 信纳比(SINAD) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 有效位数(ENOB) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 无杂散动态范围(SFDR) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 最差谐波(二次或三次) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 温度 25°C 25°C 全 25°C 25°C 最小值 典型值 最大值 单位 75.5 78 77.8 76.5 73.9 71.5 dBFS dBFS dBFS dBFS dBFS 74.6 78 77.7 76.1 73.6 70.3 dBFS dBFS dBFS dBFS dBFS 12.1 12.7 12.6 12.4 11.9 11.4 Bits Bits Bits Bits Bits 78 96 93 89 87 77 dBc dBc dBc dBc dBc −78 −98 −93 −89 −87 −77 dBc dBc dBc dBc dBc −85 −96 −98 −94 −89 −83 dBc dBc dBc dBc dBc 25°C 25°C 25°C −90 91 87 dBc dB dB 25°C 25°C 25°C 31 79 650 dB dB MHz 25°C 25°C 全 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 全 25°C 25°C 最差其它谐波或杂散 fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 双音交调失真(IMD) — AIN1和AIN2 = −7.0 dBFS fIN1 = 70.5 MHz, fIN2 = 72.5 MHz 串扰2 串扰(超量程情况)3 电源抑制比(PSRR)4 AVDD DRVDD 模拟输入带宽(全功率) 25°C 25°C 全 25°C 25°C 1 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 串扰的测量条件：一个通道参数为70 MHz、−1.0 dBFS模拟输入且相邻通道上无输入信号。 3 超量程条件定义为输入高于满量程范围3 dB。 4 PSRR测量方法：将一个10 MHz正弦波信号注入电源引脚，测量FFT的输出杂散。PSRR等于杂散电压的幅度与引脚电压之比，用分贝(dB)表示。 2 Rev. 0 | Page 5 of 40 AD9653 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V，−1.0 dBFS时满量程差分输入为2.6 V p-p；VREF = 1.3 V；0°C至85°C，DCS关。 表4. 参数1 信噪比(SNR) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 信纳比(SINAD) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 有效位数(ENOB) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 无杂散动态范围(SFDR) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 最差谐波(二次或三次) fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 最差其它谐波或杂散 fIN = 9.7 MHz fIN = 15 MHz fIN = 70 MHz fIN = 128 MHz fIN = 200 MHz 双音交调失真(IMD) — AIN1和AIN2 = −7.0 dBFS fIN1 = 70.5 MHz, fIN2 = 72.5 MHz 串扰2 串扰(超量程情况)3 电源抑制比(PSRR)4 AVDD DRVDD 模拟输入带宽(全功率) 温度 1 最小值 典型值 最大值 25°C 25°C 25°C 25°C 25°C 80 79.4 77.5 74.4 71.7 dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 79.8 79.2 76.1 74 69.9 dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 13 12.9 12.3 12 11.3 Bits Bits Bits Bits Bits 25°C 25°C 25°C 25°C 25°C 94 94 82 86 75 dBc dBc dBc dBc dBc 25°C 25°C 25°C 25°C 25°C −94 −94 −82 −87 −75 dBc dBc dBc dBc dBc 25°C 25°C 25°C 25°C 25°C −100 −99 −96 −86 −84 dBc dBc dBc dBc dBc 25°C 25°C 25°C −90 91 87 dBc dB dB 25°C 25°C 25°C 31 79 650 dB dB MHz 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 串扰的测量条件：一个通道参数为70 MHz、−1.0 dBFS模拟输入且相邻通道上无输入信号。 3 超量程条件定义为输入高于满量程范围3 dB。 4 PSRR测量方法：将一个10 MHz正弦波信号注入电源引脚，测量FFT的输出杂散。PSRR等于杂散电压的幅度与引脚电压之比，用分贝(dB)表示。 2 Rev. 0 | Page 6 of 40 单位 AD9653 数字规格 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V。 表5. 参数1 时钟输入(CLK+、CLK−) 逻辑兼容 差分输入电压2 输入电压范围 输入共模电压 输入电阻(差分) 输入电容 逻辑输入(PDWN、SYNC、SCLK) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(CSB) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(SDIO) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输出(SDIO)3 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) 数字输出(D0±x、D1±x)，ANSI-644 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 输出编码(默认) 数字输出(D0±x、D1±x)， 低功耗，减少信号选项 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 输出编码(默认) 温度 最小值 全 全 全 25°C 25°C 0.2 AGND − 0.2 全 全 25°C 25°C 1.2 0 全 全 25°C 25°C 1.2 0 全 全 25°C 25°C 1.2 0 典型值 最大值 单位 3.6 AVDD + 0.2 V p-p V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF CMOS/LVDS/LVPECL 0.9 15 4 30 2 26 2 26 5 1.79 全 全 0.05 V V 全 全 290 1.15 LVDS 345 1.25 二进制补码 400 1.35 mV V 全 全 160 1.15 LVDS 200 1.25 二进制补码 230 1.35 mV V 1 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 仅针对LVDS和LVPECL。 3 针对共用同一连接的13个SDIO/OLM引脚。 2 Rev. 0 | Page 7 of 40 AD9653 开关规格 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V。 表6. 参数1, 2 时钟3 输入时钟速率 转换速率 时钟高电平脉冲宽度(tEH) 时钟低电平脉冲宽度(tEL) 输出参数3 传播延迟(tPD) 上升时间(tR)(20%至80%) 下降时间(tF)(20%至80%) FCO传播延迟(tFCO) DCO传播延迟(tCPD)4 DCO至数据延迟(tDATA)4 DCO至FCO延迟(tFRAME)4 通道延迟(tLD) 数据至数据偏斜(tDATA-MAX − tDATA-MIN) 唤醒时间(待机) 唤醒时间(省电模式)5 流水线延迟 孔径 孔径延迟(tA) 孔径不确定性(抖动，tJ) 超范围恢复时间 温度 最小值 全 全 全 全 20 20 典型值 单位 1000 125 MHz MSPS ns ns 4.00 4.00 全 25°C 25°C 全 2.3 300 300 2.3 tFCO + (tSAMPLE/16) (tSAMPLE/16) (tSAMPLE/16) 90 ±50 250 375 16 25°C 25°C 25°C 1 135 1 全 全 全 全 全 全 全 最大值 1.5 (tSAMPLE/16) − 300 (tSAMPLE/16) − 300 1 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 采用标准FR-4材料测量。 3 可通过SPI进行调整。转换速率指分频之后的时钟速率。 4 tSAMPLE/16基于两个LVDS数据通道的位数。tSAMPLE = 1/fS。 5 唤醒时间指从省电模式返回正常工作模式所需的时间。 2 Rev. 0 | Page 8 of 40 3.1 (tSAMPLE/16) + 300 (tSAMPLE/16) + 300 ±200 ns ps ps ns ns ps ps ps ps ns μs 时钟周期 ns fs rms 时钟周期 AD9653 时序规格 表7. 参数 同步时序要求 tSSYNC tHSYNC SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO 说明 限值 单位 SYNC至CLK+上升沿的建立时间 SYNC至CLK+上升沿的保持时间 参见图75 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK高电平脉冲宽度 SCLK低电平脉冲宽度 相对于SCLK下降沿， SDIO引脚从输入状态切换到输出状态所需的时间(图75未显示) 相对于SCLK上升沿， SDIO引脚从输出状态切换到输入状态所需的时间(图75未显示) 0.24 0.40 ns(典型值) ns(典型值) 2 2 40 2 2 10 10 10 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) 10 ns(最小值) 时序图 SPI寄存器设置参见“存储器映射寄存器描述”部分和表23。 N–1 VIN±x N tA CLK– tEH N+1 tEL CLK+ DCO– tCPD DDR DCO+ SDR DCO FCO– FCO+ BITWISE MODE D0–A D0+A tFCO tFRAME tPD tDATA D14 N – 17 D12 N – 17 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 MSB N – 17 D13 N – 17 D11 N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 D07 N – 17 D06 N – 17 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 MSB N – 17 D14 N – 17 D13 N – 17 D12 N – 17 D11 N – 17 D10 N – 17 D09 N – 17 D12 N – 16 D10 N – 16 D08 N – 16 D06 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 MSB N – 16 D13 N – 16 D11 N – 16 D09 N – 16 D07 N – 16 D05 N – 16 D03 N – 16 D01 N – 16 LSB N – 17 D07 N – 16 D06 N – 16 D05 N – 16 D04 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 D08 N – 17 MSB N – 16 D14 N – 16 D13 N – 16 D12 N – 16 D11 N – 16 D10 N – 16 D09 N – 16 D08 N – 16 tLD D1–A D1+A D14 N – 16 FCO– BYTEWISE MODE D0–A D0+A D1–A D1+A 图2. 16-Bit DDR/SDR、双通道、1×帧模式(默认) Rev. 0 | Page 9 of 40 10538-002 FCO+ AD9653 N–1 VIN±x N tA tEH CLK– N+1 tEL CLK+ tCPD DCO– DDR DCO+ SDR DCO tFCO FCO– FCO+ BITWISE MODE tFRAME tPD D0–A tDATA D0+A D14 N – 17 D12 N – 17 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 MSB N – 17 D13 N – 17 D11 N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 D07 N – 17 D06 N – 17 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 MSB N – 17 D14 N – 17 D13 N – 17 D12 N – 17 D11 N – 17 D10 N – 17 D09 N – 17 D14 N – 16 D12 N – 16 D10 N – 16 D08 N – 16 D06 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 MSB N – 16 D13 N – 16 D11 N – 16 D09 N – 16 D07 N – 16 D05 N – 16 D03 N – 16 D01 N – 16 LSB N – 17 D07 N – 16 D06 N – 16 D05 N – 16 D04 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 D08 N – 17 MSB N – 16 D14 N – 16 D13 N – 16 D12 N – 16 D11 N – 16 D10 N – 16 D09 N – 16 D08 N – 16 tLD D1–A D1+A FCO– D0–A D0+A D1–A D1+A 10538-003 FCO+ BYTEWISE MODE 图3. 16-Bit DDR/SDR、双通道、2×帧模式 N–1 VIN±x tA N tEH CLK– tEL CLK+ DCO– tCPD DCO+ FCO– tFCO tFRAME FCO+ MSB D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 LSB MSB D14 D13 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 16 N – 16 N – 16 图4. 逐字DDR、单通道、1×帧、16-Bit输出模式 CLK+ tSSYNC tHSYNC SYNC 图5. SYNC输入时序要求 Rev. 0 | Page 10 of 40 10538-004 D0+x tDATA tPD 10538-005 D0–x AD9653 绝对最大额定值 热阻 表8. 参数 电气 AVDD至AGND DRVDD至AGND 数字输出 (D0±x、D1±x、DCO+、DCO−、 FCO+、FCO−)至AGND CLK+、CLK−至AGND VIN+x、VIN−x至AGND SCLK/DTP、SDIO/OLM、CSB至AGND SYNC、PDWN至AGND RBIAS至AGND VREF、SENSE至AGND 环境 工作温度 范围(环境温度，VREF = 1.0 V) 工作温度 范围(环境温度，VREF = 1.3 V) 最高结温 引脚温度 (焊接，10秒) 存储温度 范围(环境温度) 额定值 表9. 热阻 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V 封装类型 48引脚LFCSP 7 mm × 7 mm (CP-48-13) −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V 1 气流 速度 (m/s) 0.0 1.0 2.5 θJA1 23.7 20.0 18.7 θJB 7.8 N/A N/A θJC 7.1 N/A N/A 单位 °C/W °C/W °C/W θJA的测试条件为有实接地层的四层PCB(仿真)。裸露焊盘焊接到PCB。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高能 量ESD时，器件可能会损坏。因此，应当采取适当的 ESD防范措施，以避免器件性能下降或功能丧失。 −40°C至+85°C 0°C至85°C 150°C 300°C −65°C至+150°C 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，并不能以这些条件或者在任何其它 超出本技术规范操作章节中所示规格的条件下，推断器件 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 Rev. 0 | Page 11 of 40 AD9653 48 47 46 45 44 43 42 41 40 39 38 37 VIN+C VIN–C AVDD AVDD SYNC VCM VREF SENSE RBIAS AVDD VIN–B VIN+B 引脚配置和功能描述 AD9653 TOP VIEW (Not to Scale) 36 35 34 33 32 31 30 29 28 27 26 25 VIN+A VIN–A AVDD PDWN CSB SDIO/OLM SCLK/DTP DRVDD D0+A D0–A D1+A D1–A NOTES 1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 10538-006 D1–C D1+C D0–C D0+C DCO– DCO+ FCO– FCO+ D1–B D1+B D0–B D0+B 13 14 15 16 17 18 19 20 21 22 23 24 VIN+D 1 VIN–D 2 AVDD 3 AVDD 4 CLK– 5 CLK+ 6 AVDD 7 DRVDD 8 D1–D 9 D1+D 10 D0–D 11 D0+D 12 图6. 48引脚LFCSP的引脚配置，顶视图 表10. 引脚功能描述 引脚编号 0 1 2 3, 4, 7, 34, 39, 45, 46 5, 6 8, 29 9, 10 11, 12 13, 14 15, 16 17, 18 19, 20 21, 22 23, 24 25, 26 27, 28 30 31 32 33 引脚名称 AGND、 裸露焊盘 VIN+D VIN−D AVDD CLK−, CLK+ DRVDD D1−D, D1+D D0−D, D0+D D1−C, D1+C D0−C, D0+C DCO−, DCO+ FCO−, FCO+ D1−B, D1+B D0−B, D0+B D1−A, D1+A D0−A, D0+A SCLK/DTP SDIO/OLM CSB PDWN 35 36 37 38 40 41 42 43 VIN−A VIN+A VIN+B VIN−B RBIAS SENSE VREF VCM 说明 模拟地，裸露焊盘。 封装底部的裸露热焊盘为器件提供模拟地。该焊盘必须与地相连，才能正常工作。 ADC D模拟输入(+)。 ADC D模拟输入(−)。 1.8 V模拟电源引脚。 差分编码时钟。PECL、LVDS或1.8 V CMOS输入。 数字输出驱动器电源。 通道D数字输出。 通道D数字输出。 通道C数字输出。 通道C数字输出。 数据时钟输出。 帧时钟输出。 通道B数字输出。 通道B数字输出。 通道A数字输出。 通道A数字输出。 SPI时钟输入/数字测试码。 SPI数据输入和输出(双向SPI数据)/输出通道模式。 SPI片选信号。低电平有效使能；内置30 kΩ上拉电阻。 数字输入，30 kΩ内部下拉电阻。 PDWN高电平 = 关断器件。 PDWN低电平 = 运行器件，正常工作。 ADC A模拟输入(−)。 ADC A模拟输入(+)。 ADC B模拟输入(+)。 ADC B模拟输入(−)。 设置模拟电流偏置。连接到接地10 kΩ(1%容差)电阻。 基准电压模式选择。 基准电压输入和输出引脚。 模拟输入共模电压。 Rev. 0 | Page 12 of 40 AD9653 引脚编号 44 47 48 引脚名称 同步 VIN−C VIN+C 说明 数字输入。时钟分频器的SYNC输入。 ADC C模拟输入(−)。 ADC C模拟输入(+)。 Rev. 0 | Page 13 of 40 AD9653 典型性能参数 VREF = 1.0 V 0 0 125MSPS 9.7MHz AT –1dBFS SNR = 77.1dB (78.1dBFS) SFDR = 96.8dBc –15 –30 AMPLITUDE (dBFS) –45 –60 –75 –90 + 2 –105 4 3 6 5 12 18 24 30 36 42 48 54 60 –135 3 5 + 6 4 0 12 6 18 24 30 36 42 48 54 60 FREQUENCY (MHz) 图10. 单音16k FFT(fIN = 70 MHz，fSAMPLE = 125 MSPS，VREF = 1.0 V) 0 0 125MSPS 15MHZ AT –1dBFS SNR = 76.8dB (77.8dBFS) SFDR = 95.2dBc –30 –30 –45 –60 –75 –90 2 + –105 4 3 6 125MSPS 128MHz AT –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 86.6dBc –15 AMPLITUDE (dBFS) –15 –45 –60 –75 4 3 –105 5 + 2 –90 5 6 –120 –120 6 12 18 24 30 36 42 48 54 60 FREQUENCY (MHz) –135 10538-008 0 图8. 单音16k FFT(fIN = 15 MHZ，fSAMPLE = 125 MSPS，VREF = 1.0 V) 6 12 18 24 30 36 42 48 54 60 FREQUENCY (MHz) 图11. 单音16k FFT(fIN = 128 MHz，fSAMPLE = 125 MSPS，VREF = 1.0 V) 0 0 125MSPS 64MHz AT –1dBFS SNR = 75.7dB (76.7dBFS) SFDR = 87.2dBc –30 –30 –45 –60 –75 2 –90 3 4 –105 + 5 6 125MSPS 200.5MHz AT –1dBFS SNR = 70.7dB (71.7dBFS) SFDR = 76.6dBc –15 AMPLITUDE (dBFS) –15 –45 –60 3 –75 2 + –90 5 6 4 –105 –120 –120 0 6 12 18 24 30 36 FREQUENCY (MHz) 42 48 54 60 –135 10538-009 –135 0 10538-011 AMPLITUDE (dBFS) 2 –90 10538-010 6 10538-007 0 图7. 单音16k FFT(fIN = 9.7 MHz，fSAMPLE = 125 MSPS，VREF = 1.0 V) AMPLITUDE (dBFS) –75 –120 FREQUENCY (MHz) –135 –60 –105 –120 –135 –45 0 6 12 18 24 30 36 FREQUENCY (MHz) 图9. 单音16k FFT(fIN = 64 MHz，fSAMPLE = 125 MSPS，VREF = 1.0 V) 42 48 54 60 10538-012 AMPLITUDE (dBFS) –30 125MSPS 70MHz AT –1dBFS SNR = 75.6dB (76.6dBFS) SFDR = 85.5dBc –15 图12. 单音16k FFT(fIN = 200.5 MHz，fSAMPLE = 125 MSPS，VREF = 1.0 V) Rev. 0 | Page 14 of 40 AD9653 120 120 SFDRFS 100 SFDR (dBc) SNRFS 60 SFDR 40 20 SNR –80 –70 –60 –50 –40 –30 –20 –10 0 40 INPUT AMPLITUDE (dBFS) 0 10538-013 –90 SNR (dBFS) 60 20 0 –20 –100 80 0 20 40 60 80 100 120 140 160 180 200 INPUT FREQUENCY (MHz) 图13. SNR/SFDR与输入幅度(AIN)的关系(fIN = 9.7 MHz， fSAMPLE = 125 MSPS，VREF = 1.0 V) 10538-016 80 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) 100 图16. SNR/SFDR与fIN 的关系(fSAMPLE = 125 MSPS， 时钟分频器 = 8，VREF = 1.0 V) 0 100 –15 95 SNR/SFDR(dBFS/dBc) AMPLITUDE (dBFS) –30 –45 –60 –75 2F1 + F2 2F2 + F1 –90 F2 – F1 2F1 – F2 F2 – F1 F1 + F2 + –105 SFDR (dBc) 90 85 80 SNR (dBFS) 75 0 6 12 18 24 30 36 42 48 54 60 FREQUENCY (MHz) 70 –40 10538-014 –135 –20 0 20 40 60 80 TEMPERATURE (C) 图14. 双音16k FFT(fIN1 = 70.5 MHz，fIN2 = 72.5 MHz， fSAMPLE = 125 MSPS，VREF = 1.0 V) 10538-017 –120 图17. SNR/SFDR与温度的关系(fIN = 9.7 MHz， fSAMPLE = 125 MSPS，VREF = 1.0 V) 0 4.5 –20 1.5 INL (LSB) SFDR (dBc) IMD3 (dBc) –60 0 –1.5 –80 SFDR (dBFS) –3.0 –100 –4.5 Rev. 0 | Page 15 of 40 60000 54000 10538-018 OUTPUT CODE 图15. 双音SFDR/IMD3与输入幅度(AIN)的关系(fIN1 = 70.5 MHz， fIN2 = 72.5 MHz，fSAMPLE = 125 MSPS，VREF = 1.0 V) 48000 42000 36000 30000 –10 24000 –30 18000 –50 INPUT AMPLITUDE (dBFS) 12000 –70 6000 –120 –90 0 IMD3 (dBFS) 10538-015 SFDR/IMD3(dBc/dBFS) 3.0 –40 图18. INL(fIN = 9.7 MHz，fSAMPLE = 125 MSPS，VREF = 1.0 V) AD9653 100 0.8 SFDR (dBc) 0.6 SNR/SFDR (dBFS/dBc) 80 DNL (LSB) 0.4 0.2 0 –0.2 –0.4 –0.6 SNR (dBFS) 60 40 20 20 40 10538-019 60000 54000 48000 42000 36000 30000 24000 18000 12000 6000 0 0 OUTPUT CODE 图19. DNL(fIN = 9.7 MHz，fSAMPLE = 125 MSPS，VREF = 1.0 V) 60 80 100 120 SAMPLE RATE (MSPS) 10538-022 –0.8 图22. SNR/SFDR与采样速率的关系(fIN = 9.7 MHz，VREF = 1.0 V) 160000 100 2.7 LSB RMS SFDR (dBc) 140000 80 SNR/SFDR (dBFS/dBc) NUMBER OF HITS 120000 100000 80000 60000 40000 SNR (dBFS) 60 40 20 0 20 CODE 10538-020 N – 12 N – 11 N – 10 N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 0 图20. 折合到输入端的噪声直方图(fSAMPLE = 125 MSPS，VREF = 1.0 V) 100 90 DRVDD 80 60 50 40 AVDD 30 20 10 0 1 10 FREQUENCY (MHz) 70 10538-021 PSRR (dB) 70 图21. PSRR与频率的关系(fSAMPLE = 125 MSPS，VREF = 1.0 V) Rev. 0 | Page 16 of 40 40 60 80 100 120 SAMPLE RATE (MSPS) 图23. SNR/SFDR与采样速率的关系(fIN = 64 MHz， 时钟分频器 = 4，VREF = 1.0 V) 10538-023 20000 AD9653 VREF = 1.3 V 0 0 125MSPS 9.7MHz AT –1dBFS SNR = 79.1dB (80.1dBFS) SFDR = 93.5dBc –30 –45 –60 –75 –90 3 2 + 18 24 30 36 42 48 54 60 –135 6 4 6 0 12 18 24 30 36 42 48 54 60 图27. 单音16k FFT(fIN = 70 MHz，fSAMPLE = 125 MSPS，VREF = 1.3 V) 0 125MSPS 15MHz AT –1dBFS SNR = 78.3dB (79.3dBFS) SFDR = 94.5dBc –30 –30 –45 –60 –75 –90 3 + 2 –105 6 125MSPS 128MHz AT –1dBFS SNR = 73.5dB (74.5dBFS) SFDR = 86.7dBc –15 AMPLITUDE (dBFS) –15 4 5 –45 –60 –75 + 2 –90 3 4 –105 5 6 –120 –120 6 12 18 24 30 36 42 48 54 60 FREQUENCY (MHz) –135 10538-025 0 图25. 单音16k FFT(fIN = 15 MHZ，fSAMPLE = 125 MSPS，VREF = 1.3 V) 0 6 12 18 24 30 36 42 48 54 60 FREQUENCY (MHz) 10538-028 AMPLITUDE (dBFS) 5 FREQUENCY (MHz) 0 图28. 单音16k FFT(fIN = 128 MHz，fSAMPLE = 125 MSPS，VREF = 1.3 V) 0 0 125MSPS 64MHz AT –1dBFS SNR = 76.9dB (77.9dBFS) SFDR = 82.6dBc –30 –30 –45 –60 –75 3 2 –90 4 6 + 5 –45 –60 –75 –105 –120 –120 12 18 24 30 36 FREQUENCY (MHz) 42 48 54 60 –135 10538-026 6 图26. 单音16k FFT(fIN = 64 MHz，fSAMPLE = 125 MSPS，VREF = 1.3 V) 3 2 + –90 –105 0 125MSPS 200.5MHz AT –1dBFS SNR = 71.1dB (72.1dBFS) SFDR = 73.7dBc –15 AMPLITUDE (dBFS) –15 AMPLITUDE (dBFS) + 10538-027 12 10538-024 6 0 图24. 单音16k FFT(fIN = 9.7 MHz，fSAMPLE = 125 MSPS，VREF = 1.3 V) –135 3 2 –90 –120 FREQUENCY (MHz) –135 –75 –105 –120 –135 –60 6 5 4 –105 –45 6 5 0 4 6 12 18 24 30 36 FREQUENCY (MHz) 42 48 54 60 10538-029 AMPLITUDE (dBFS) –30 125MSPS 70MHz AT –1dBFS SNR = 76.7dB (77.7dBFS) SFDR = 82.1dBc –15 AMPLITUDE (dBFS) –15 图29. 单音16k FFT(fIN = 200.5 MHz，fSAMPLE = 125 MSPS，VREF = 1.3 V) Rev. 0 | Page 17 of 40 AD9653 0 0 80MSPS 15MHz AT –1dBFS SNR = 79.0dB (80.0dBFS) SFDR = 90.5dBc –30 –45 –60 –75 3 –90 –105 5 + 4 6 2 –45 –60 –75 F2 – F1 16 20 24 28 32 36 40 –135 0 6 18 12 30 36 42 48 54 60 图33. 双音16k FFT(fIN1 = 70.5 MHz，fIN2 = 72.5 MHz， fSAMPLE = 125 MSPS，VREF = 1.3 V) 0 0 80MSPS 15MHz AT –1dBFS SNR = 76.7dB (77.7dBFS) SFDR = 82.1dBc –30 –20 SFDR/IMD3 (dBc/dBFS) –15 –45 –60 –75 3 –90 + 5 6 2 –40 SFDR (dBc) IMD3 (dBc) –60 –80 SFDR (dBFS) 4 –100 –120 8 0 12 16 20 24 28 32 36 40 10538-031 4 –120 –90 –70 –50 –30 –10 INPUT AMPLITUDE (dBFS) 图31. 单音16k FFT(fIN = 64.5 MHz，fSAMPLE = 80 MSPS，VREF = 1.3 V) 10538-034 IMD3 (dBFS) FREQUENCY (MHz) 图34. 双音SFDR/IMD3与输入幅度(AIN)的关系(fIN1 = 70.5 MHz， fIN2 = 72.5 MHz，fSAMPLE = 125 MSPS，VREF = 1.3 V) 100 120 SFDRFS SFDR (dBc) 90 100 80 SNR/SFDR (dBFS/dBc) SNRFS 80 60 SFDR 40 20 SNR 70 SNR (dBFS) 60 50 40 30 20 0 10 –90 –80 –70 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 0 10538-032 SNR/SFDR (dBFS/dBc) 24 FREQUENCY (MHz) 图30. 单音16k FFT(fIN = 15 MHz，fSAMPLE = 80 MSPS，VREF = 1.3 V) –20 –100 + 2F1 – F2 10538-033 8 0 12 10538-030 4 FREQUENCY (MHz) –135 2F2 – F1 –120 –135 AMPLITUDE (dBFS) F1 + F2 –105 –120 –105 2F1 + F2 2F2 + F1 –90 0 20 40 60 80 100 120 140 160 180 INPUT FREQUENCY (MHz) 图35. SNR/SFDR与fIN 的关系(fSAMPLE = 125 MSPS， 时钟分频器 = 8，VREF = 1.3 V) 图32. SNR/SFDR与输入幅度(AIN)的关系(fIN = 9.7 MHz， fSAMPLE = 125 MSPS，VREF = 1.3 V) Rev. 0 | Page 18 of 40 200 10538-035 AMPLITUDE (dBFS) –30 –15 AMPLITUDE (dBFS) –15 AD9653 200000 94 160000 SFDR (dBc) 90 NUMBER OF HITS 88 86 84 140000 120000 100000 80000 60000 82 40000 SNR (dBFS) 80 20000 10538-039 N+9 N + 10 N+8 N+7 N+6 N+5 N+4 N+3 N+2 N N+1 N–1 N–2 N–3 TEMPERATURE (°C) 0 N–4 80 N–5 60 N–6 40 N–7 20 N–9 0 10538-036 78 N–8 SNR/SFDR (dBFS/dBc) 2.1 LSB RMS 180000 92 CODE 图39. 折合到输入端的噪声直方图(fSAMPLE = 125 MSPS，VREF = 1.3 V) 图36. SNR/SFDR与温度的关系(fIN = 9.7 MHz， fSAMPLE = 125 MSPS，VREF = 1.3 V) 100 90 4.5 DRVDD 80 3.0 70 PSRR (dB) INL (LSB) 1.5 0 –1.5 60 50 40 AVDD 30 –3.0 20 –4.5 OUTPUT CODE 图37. INL(fIN = 9.7 MHz，fSAMPLE = 125 MSPS，VREF = 1.3 V) 10 FREQUENCY (MHz) 70 图40. PSRR与频率的关系(fSAMPLE = 125 MSPS，VREF = 1.3 V) 100 0.8 SFDR (dBc) 0.6 80 SNR/SFDR (dBFS/dBc) 0.4 0.2 0 –0.2 –0.4 –0.6 SNR (dBFS) 60 40 20 20 40 60 80 SAMPLE RATE (MSPS) 100 120 10538-041 60000 54000 0 10538-038 OUTPUT CODE 48000 42000 36000 30000 24000 18000 12000 6000 –0.8 0 DNL (LSB) 1 10538-040 0 10538-037 60000 54000 48000 42000 36000 30000 24000 18000 12000 6000 0 10 图41. SNR/SFDR与采样速率的关系(fIN = 9.7 MHz，VREF = 1.3 V) 图38. DNL(fIN = 9.7 MHz，fSAMPLE = 125 MSPS，VREF = 1.3 V) Rev. 0 | Page 19 of 40 AD9653 100 SFDR (dBc) SNR (dBFS) 60 40 20 0 20 40 60 80 100 120 SAMPLE RATE (MSPS) 10538-042 SNR/SFDR (dBFS/dBc) 80 图42. SNR/SFDR与采样速率的关系(fIN = 64 MHz， 时钟分频器 = 4，VREF = 1.3 V) Rev. 0 | Page 20 of 40 AD9653 等效电路 AVDD AVDD 350Ω SCLK/DTP, SYNC, AND PDWN 30kΩ 10538-047 10538-043 VIN±x 图43. 等效模拟输入电路 图47. 等效SCLK/DTP、SYNC和PDWN输入电路 AVDD 10Ω CLK+ AVDD 15kΩ 0.9V AVDD 15kΩ 10538-048 10538-044 CLK– 375Ω RBIAS AND VCM 10Ω 图44. 等效时钟输入电路 图48. 等效RBIAS和VCM电路 AVDD AVDD 400Ω SDIO/OLM 30kΩ 31kΩ 10538-049 10538-045 CSB 350Ω 图 45. 等效SDIO/OLM输入电路 图 49. 等效CS输入电路 DRVDD AVDD V D0–x, D1–x V V D0+x, D1+x V 375Ω VREF 10538-050 10538-046 7.5kΩ 图46. 等效数字输出电路 图50. 等效VREF电路 Rev. 0 | Page 21 of 40 AD9653 工作原理 AD9653是一款多级、流水线式ADC，各级均提供充分的 入端都串联一个小电阻，帮助降低从驱动源输出级注入的 重叠，以便校正上一级的Flash误差。各个级的量化输出组 峰值瞬态电流。此外，输入端的每一侧可以使用低Q电感 合在一起，在数字校正逻辑中最终形成一个16位转换结 或铁氧体磁珠，以减小模拟输入端的高差分电容，从而实 果。串行器以16位输出格式发送此转换数据。流水线式架 现ADC的最大带宽。在高中频(IF)下驱动转换器前端时， 构允许第一级处理新的输入样本，而其它级继续处理之前 必须使用低Q电感或铁氧体磁珠。输入端可以使用一个差 的样本。采样在时钟的上升沿进行。 分电容或两个单端电容，以提供匹配的无源网络。这最终 除最后一级以外，流水线的每一级都由一个低分辨率Flash 型ADC、与之相连的一个开关电容DAC和一个级间余量放 大器(例如乘法数模转换器(MDAC))组成。余量放大器放大 重构DAC输出与Flash型输入之差，以便提供给流水线的下 一级。为了帮助对Flash误差进行数字校正，每一级设定了 会在输入端形成一个低通滤波器，用来限制无用的宽带噪 声。欲了解更多信息，请参阅应用笔记AN-742、AN-827 以及Analog Dialogue的文章“用于宽带模数转换器的变压器 耦合前端”(第39卷，2005年4月)。通常，精确值取决于 应用。 一位的冗余量。最后一级仅由一个Flash型ADC组成。 输入共模 输出级模块能够实现数据对准、错误校正，且能将数据传 AD9653的模拟输入端无内部直流偏置。因此，在交流耦合 输到输出缓冲器。然后对数据进行串行化，并使之与帧和 应用中，用户必须提供外部偏置。为能够获得最佳性能， 数据时钟对齐。 建议用户对器件进行设置，使得VCM = AVDD/2；但器件在 更宽的范围内都能获得合理的性能，如图52和图53所示。 模拟输入考虑 AD9653的模拟输入端是一个差分开关电容电路，设计用于 芯片通过VCM引脚提供片内共模基准电压。必须用一个 处理差分输入信号。该电路支持宽共模范围，同时能保持 0.1 µF电容对VCM引脚旁路到地，如“应用信息”部分所述。 出色的性能。当输入共模电压为中间电源电压时，信号相 在差分配置中，将ADC设置为最大范围可以实现最高的 关误差最小，并且能实现最佳性能。 SNR性能。对于AD9653，输入范围取决于基准电压(见表11)。 110 SNR/SFDR (dBFS/dBc) 90 H VIN+x CSAMPLE S S S S CSAMPLE H H 70 60 50 40 10538-051 CPAR SNRFS (dBFS) 80 30 图51. 开关电容输入电路 输入电路根据时钟信号在采样模式和保持模式之间切换(见 图51)。当输入电路切换到采样模式时，信号源必须能够对 采样电容充电，并且在半个时钟周期内完成建立。每个输 Rev. 0 | Page 22 of 40 20 0.5 0.6 0.7 0.8 0.9 1.0 1.1 1.2 1.3 COMMON-MODE VOLTAGE (V) 图52. SNR/SFDR与共模电压的关系(fIN = 9.7 MHz， fSAMPLE = 125 MSPS，VREF = 1.0 V) 10538-052 CPAR VIN–x SFDR (dBc) 100 H AD9653 110 内部基准电压连接 AD9653的内置比较器可检测出SENSE引脚的电压，从而将 SFDR (dBc) 100 基 准 电 压 配 置 成 三 种 可 能 的 模 式 之 一 (见 表 11)。 如 果 SNRFS (dBFS) 80 SENSE引脚接地，则基准放大器开关与内部电阻分压器相 70 连(见图54)，因而将VREF引脚的电压VREF设为1.0 V。若SENSE 60 连接外部电阻分压器(见图55)，则VREF定义如下： 50 R2 VREF = 0.5 × 1 + R1 40 30 其中： 0.7 0.8 0.9 1.0 1.1 1.2 1.3 COMMON-MODE VOLTAGE (V) 7 kΩ ≤ (R1 + R2) ≤ 10 kΩ 10538-053 20 0.6 图53. SNR/SFDR与共模电压的关系(fIN = 9.7 MHz， fSAMPLE = 125 MSPS，VREF = 1.3 V) VIN+A VIN–A 差分输入配置 ADC CORE 有多种有源或无源方法可以驱动AD9653，不过，通过差分 方式驱动模拟输入可实现最佳性能。在基带应用中，利用 VREF 差分双巴伦配置驱动AD9653能够为ADC(见图56)提供出色 1.0µF 0.1µF SELECT LOGIC 的性能和灵活的接口。 SENSE 在SNR为关键参数的应用中，因为大部分放大器的噪声性 0.5V 能不足以实现AD9653的真正性能，所以输入配置中建议采 用差分变压器耦合(见图57)。 10538-054 SNR/SFDR (dBFS/dBc) 90 AD9653 无论使用何种配置，分流电容值C均取决于输入频率，并 图54. 1.0 V内部基准电压配置 且可能需要降低电容值或去掉该分流电容。 VIN+A VIN–A 不建议以单端方式驱动AD9653输入。 基准电压源 ADC CORE AD9653内置稳定、精确的基准电压源。VREF可以利用内 部1.0 V基准电压、外部施加的1.0 V至1.3 V基准电压或施加 VREF 到内部基准电压的外部电阻来配置，产生根据用户选择的 1.0µF + 0.1µF R2 基准电压。各种基准电压源模式汇总请参见“内部基准电 SENSE SELECT LOGIC 压源连接”部分和“外部基准电压配置”部分。VREF引脚应 R1 容的并联组合旁路至地。 0.5V AD9653 图55. 可编程内部基准电压配置 表11. 基准电压配置表 所选模式 固定内部基准电压 可编程内部基准电压源 固定外部基准电压 1 SENSE电压(V) AGND至0.2 连接外部R分频器 (见图55) AVDD 相应的VREF (V) 1.0，内部 0.5 × (1 + R2/R1)，例如：R1 = 3.5 kΩ， R2 = 5.6 kΩ (VREF = 1.3 V)1 1.0至1.3，施加于外部VREF引脚1 以VREF = 1.3 V正常工作时，支持的温度范围为0°C至85°C。 Rev. 0 | Page 23 of 40 相应的差分范围 (Vp-p) 2.0 2 × VREF 2.0至2.6 10538-055 通过外部一个低ESR 0.1 μF陶瓷电容和一个低ESR 1.0 μF电 AD9653 0.1µF 0.1µF R 33Ω C 2V p-p *C1 C 33Ω 0.1µF ET1-1-I3 ADC 5pF R VCM VIN–x 33Ω C VIN+x 33Ω *C1 200Ω 0.1µF C 0.1µF *C1 IS OPTIONAL 10538-056 R 图56. 针对基带应用的差分双巴伦输入配置 ADT1-1WT 1:1 Z RATIO R *C1 VIN+x 33Ω 2V p-p 49.9Ω C R 33Ω ADC 5pF VIN–x VCM *C1 0.1µF 0.1µF *C1 IS OPTIONAL 10538-057 200Ω 图57. 针对基带应用的差分变压器耦合配置 0 如需利用AD9653的内部基准电压来驱动多个转换器，从而 –1 提高增益的匹配度，则必须考虑到其它转换器对基准电压 –2 VREF ERROR (%) 的负载。图58和图59显示负载如何影响内部基准电压。 0 –0.5 –1.0 INTERNAL VREF = 1.0V –4 –5 –6 –2.5 –8 –3.0 –9 0 –3.5 1.0 1.5 2.0 2.5 LOAD CURRENT (mA) 3.0 图59. VREF = 1.3 V误差与负载电流的关系 –4.0 外部基准电压 –4.5 –5.0 0.5 10538-059 –7 –2.0 0 0.5 1.0 1.5 2.0 2.5 LOAD CURRENT (mA) 图58. VREF = 1.0 V误差与负载电流的关系 3.0 10538-058 VREF ERROR (%) –1.5 INTERNAL VREF = 1.3V –3 采用外部基准电压有可能进一步提高ADC增益精度或改善 热漂移特性。图60和图61显示内部基准电压源分别在1.0 V 模式和可编程1.3 V模式下的典型漂移特性。 Rev. 0 | Page 24 of 40 AD9653 4 对于125 MHz至1 GHz的时钟频率，建议采用射频巴伦配 置；对于20 MHz至200 MHz的时钟频率，建议采用射频变 2 VREF ERROR (mV) 压器配置。跨接在变压器/巴伦次级绕组上的背对背肖特基 0 二极管可以将输入到AD9653中的时钟信号限制为约差分 0.8 V峰峰值。 –2 这样，既可以防止时钟的大电压摆幅馈通至AD9653的其它 –4 部分，还可以保留信号的快速上升和下降时间，这一点对 实现低抖动性能来说非常重要。但是，当频率高于500 MHz –6 –8 –40 –15 10 35 10538-060 时，二极管电容会产生影响。必须小心选择适当的信号限 85 60 TEMPERATURE (°C) 幅二极管。 Mini-Circuits® ADT1-1WT, 1:1 Z 图60. 典型VREF = 1.0 V漂移 0.1µF CLOCK INPUT 10 XFMR 0.1µF CLK+ 100Ω 50Ω CLK– 0 10538-062 SCHOTTKY DIODES: HSMS2822 0.1µF 图62. 变压器耦合差分时钟(频率可达200 MHz) –5 CLOCK INPUT –10 0.1µF CLK+ 50Ω 0.1µF –20 0 20 40 60 80 TEMPERATURE (°C) 源，从而允许使用外部基准电压源。内部基准电压缓冲器 对外部基准电压源的负载相当于7.5 kΩ负载(见图50)。内部 缓冲器为ADC内核生成正、负满量程基准电压。 CLK– 图63. 巴伦耦合差分时钟(频率可达1 GHz) 图61. 典型VREF = 1.3 V漂移 将SENSE引脚与AVDD相连时，可以禁用内部基准电压 ADC 0.1µF SCHOTTKY DIODES: HSMS2822 10538-061 –15 –40 0.1µF 10538-063 VREF ERROR (mV) ADC 0.1µF 5 如果没有低抖动的时钟源，那么，另一种方法是将差分 PECL信号交流耦合至采样时钟输入引脚(如图64所示)。 AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/ AD9517时钟驱动器具有出色的抖动性能。 第三种方法是将差分LVDS信号交流耦合至采样时钟输入 不建议悬空SENSE引脚。 引脚(如图65所示)。AD9510/AD9511/AD9512/AD9513/ 时钟输入考虑 AD9514/AD9515/AD9516/AD9517时钟驱动器具有出色的 为了充分发挥芯片的性能，应利用一个差分信号作为 抖动性能。 AD9653采样时钟输入端(CLK+和CLK−)的时钟信号。该信 号通常使用变压器或电容器交流耦合到CLK+和CLK−引脚 内。这两个引脚有内部偏置(见图44)，无需外部偏置。 在某些应用中，可以利用单端1.8 V CMOS信号来驱动采样时 钟输入。在此类应用中，CLK+引脚直接由CMOS门电路驱 动，CLK−引脚则通过一个0.1 μF电容旁路至地(见图66)。 时钟输入选项 AD9653具有灵活的时钟输入结构。CMOS、LVDS、LVPECL 0.1µF CLOCK INPUT CLK+ 号，都必须考虑到时钟源抖动(见抖动考虑部分说明)。 图62和图63显示两种为AD9653提供时钟信号的首选方法(内 CLOCK INPUT 部时钟分频前的时钟速率可达1 GHz)。利用射频变压器或射 频巴伦，可将低抖动时钟源的单端信号转换成差分信号。 Rev. 0 | Page 25 of 40 0.1µF 0.1µF 50kΩ 50kΩ AD951x PECL DRIVER 240Ω 100Ω 0.1µF ADC CLK– 240Ω 图64. 差分PECL采样时钟(频率可达1 GHz) 10538-064 或正弦波信号均可作为其时钟输入信号。无论采用哪种信 AD9653 84 0.1µF 82 CLK+ 50kΩ AD951x LVDS DRIVER ADC 100Ω 0.1µF 80 CLK– 50kΩ 图65. 差分LVDS采样时钟(频率可达1 GHz) SNR (dBFS) 0.1µF 10538-065 CLOCK INPUT 0.1µF 0.1µF 50Ω 1 1kΩ SNRFS (DCS OFF) 76 74 VCC CLOCK INPUT SNRFS (DCS ON) 78 AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ 72 CLK+ ADC 70 40 45 CLK– 150Ω RESISTOR IS OPTIONAL. 55 60 图67. SNR与DCS开启/关闭的关系(VREF = 1.0 V) 10538-066 0.1µF 50 DUTY CYCLE (%) 10538-076 CLOCK INPUT 84 图66. 单端1.8 V CMOS输入时钟(频率可达200 MHz) 82 输入时钟分频器 SNRFS (DCS ON) 80 整数倍分频。 利用外部SYNC输入信号，可同步AD9653时钟分频器。通 SNR (dBFS) AD9653内置一个输入时钟分频器，可对输入时钟进行1至8 SNRFS (DCS OFF) 78 76 过对寄存器0x109的位0和位1进行写操作，可以设置每次收 74 到SYNC信号或者仅第一次收到SYNC信号后对时钟分频器 再同步。有效SYNC可使分频器复位至初始状态。该同步 特性可让多个器件的时钟分频器对准，从而保证同时进行 70 40 输入采样。 45 50 55 60 DUTY CYCLE (%) 10538-077 72 图68. SNR与DCS开启/关闭的关系(VREF = 1.3 V) 时钟占空比 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 输入上升沿的抖动依然值得关注，且无法借助内部稳定电 号，因此，它对时钟占空比非常敏感。通常，为保持ADC 路来轻易减少这种抖动。当时钟速率低于20 MHz(标称值) 的动态性能，时钟占空比容差应为±5%。 时，占空比控制环路没有作为。在时钟速率动态改变的应 AD9653内置一个占空比稳定器(DCS)，可对非采样边沿(下 降沿)进行重新定时，并提供标称占空比为50%的内部时钟 用中，必须考虑与该环路相关的时间常量。在DCS环路重 新锁定输入信号前，都需要等待1.5 µs至5 µs的时间。 信号。当时钟输入占空比偏离额定值50%的幅度大于±5% 抖动考虑 时，该特性可最大程度减少性能的下降。当DCS处于开启 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 状态时，在更宽的占空比范围内，噪声和失真性能几乎是 给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比 平坦的(如图67和图68所示)。 (SNR)下降计算公式如下： 1 SNR下降幅度 = 20 log10 2π × f A × t J 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 号、模拟输入信号和ADC孔径抖动规格)的均方根。中频 欠采样应用对抖动尤其敏感(见图69)。 当孔径抖动可能影响AD9653的动态范围时，应将时钟输入 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 电源隔离， Rev. 0 | Page 26 of 40 AD9653 以免在时钟信号内混入数字噪声。低抖动的晶体控制振荡 在省电模式下，通过关闭基准电压源、基准电压缓冲器、 器可提供最佳时钟源。如果时钟信号来自其它类型的时钟 偏置网络以及时钟，可实现低功耗。进入省电模式时，内 源(通过门控、分频或其它方法)，则应在最后对原始时钟 部电容放电；返回正常工作模式时，内部电容必须重新充 进行重定时。 电。因此，唤醒时间与处于省电模式的时间有关；处于省 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 电模式的时间越短，则相应的唤醒时间越短。使用SPI端口 接口时，用户可将ADC置于省电模式或待机模式。如需较 笔记AN-501和AN-756。 短的唤醒时间，可以使用待机模式，该模式下内部基准电 130 压电路处于通电状态。有关使用这些功能的更多信息，请 RMS CLOCK JITTER REQUIREMENT 120 参见“存储器映射”部分。 110 16 BITS 90 14 BITS 80 数字输出和时序 采用默认设置上电时，AD9653差分输出符合ANSI-644 LVDS标准。通过SPI接口，可以将它更改为低功耗、减少 12 BITS 信号选项(类似于IEEE 1596.3标准)。LVDS驱动器电流来 70 10 BITS 60 50 40 30 1 自芯片，并将各输出端的输出电流设置为标称值3.5 mA。 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 8 BITS LVDS接收器输入端有一个100 Ω差分端接电阻，因此接收器 摆幅标称值为350 mV(或700 mV p-p差分)。 10 100 ANALOG INPUT FREQUENCY (MHz) 10538-067 SNR (dB) 100 1000 图69. 理想信噪比与输入频率和抖动的关系 在缩小范围模式下工作时，输出电流降至2 mA，接收器在 100 Ω端接电阻上的摆幅为200 mV(或400 mV p-p差分)。 功耗和省电模式 AD9653 LVDS输出便于与定制ASIC和FPGA中的LVDS接收 如图70所示，AD9653的功耗与其采样速率成比例关系。数 器接口，从而在高噪声环境中实现出色的开关性能。推荐 字功耗变化不大，因为它主要由DRVDD电源和LVDS输出 使用单一点到点网络拓扑结构，并将100 Ω端接电阻尽可能 驱动器的偏置电流决定。 靠近接收器放置。如果没有远端接收器端接电阻，或者差 分走线布线不佳，可能会导致时序错误。为避免产生时序 ANALOG CORE POWER (W) 0.60 错误，建议走线长度不要超过24英寸，差分输出走线应尽 0.55 可能彼此靠近且长度相等。图71显示了一个走线长度和位 0.50 置适当的FCO和数据流示例。图72显示了缩小范围模式下 的LVDS输出时序。 0.45 VREF = 1.3V VREF = 1.0V 0.40 0.35 0.30 0.20 20 40 60 80 SAMPLE RATE (MSPS) 100 120 10538-068 0.25 图70. 模拟内核功耗与fSAMPLE 的关系(fIN = 9.7 MHz，4通道) 通过SPI端口或将PDWN引脚置位高电平，可使AD9653进 电模式下，输出驱动器处于高阻抗状态。将PDWN引脚置 位低电平后，AD9653返回正常工作模式。注意，PDWN以 数据输出驱动器电源电压(DRVDD)为基准，且不得高于该 电源电压。 Rev. 0 | Page 27 of 40 D0 500mV/DIV D1 500mV/DIV DCO 500mV/DIV FCO 500mV/DIV 4ns/DIV 图71. LVDS输出时序示例(默认ANSI-644模式下) 10538-069 入掉电模式。在这种状态下，ADC的典型功耗为2 mW。省 AD9653 500 EYE: ALL BITS ULS: 8000/414024 EYE DIAGRAM VOLTAGE (mV) 400 300 200 100 0 –100 –200 –300 –400 –500 –0.8ns 10538-070 4ns/DIV D0 400mV/DIV D1 400mV/DIV DCO 400mV/DIV FCO 400mV/DIV 图73显示使用ANSI-644标准(默认)数据眼图的LVDS输出示 英寸，并采用标准FR-4材料。 ULS: 7000/400354 300 200 8k 6k 4k 2k 100 0 0k –800ps –600ps –400ps –200ps –100 0ps 200ps 400ps 600ps 图74. LVDS输出的数据眼(ANSI-644模式， 走线长度大于24英寸，标准FR-4材料， 仅外部100 Ω远端端接) –200 –300 –400 图74显示走线长度超过24英寸、采用标准FR-4材料的示 –500 例。请注意，从TIE抖动直方图可看出，数据眼开口随着 –0.8ns –0.4ns 0ns 0.4ns 0.8ns 边沿偏离理想位置而减小。 7k 当走线长度超过24英寸时，用户必须确定波形是否满足设 计的时序预算要求。附加SPI选项允许用户进一步提高所有 6k 四路输出的内部端接电阻(提高电流)，从而驱动更长的走 5k 线。这可以通过设置寄存器0x15实现。虽然这会在数据边 沿上产生更陡的上升和下降时间，并且更不容易发生比特 4k 错误，但使用此选项会提高DRVDD电源的功耗。 3k 输出数据格式默认为二进制补码。表12给出了一个输出编 2k 码格式示例。若要将输出数据格式变为失调二进制，请参 1k 0 200ps 阅“存储器映射”部分。 250ps 300ps 350ps 400ps 450ps 图73. LVDS输出的数据眼(ANSI-644模式， 走线长度小于24英寸，标准FR-4材料， 仅外部100 Ω远端端接) 500ps 10538-071 TIE JITTER HISTOGRAM (Hits) –0.8ns 10538-072 EYE DIAGRAM VOLTAGE (mV) 400 0.4ns 10k TIE JITTER HISTOGRAM (Hits) 例和时间间隔误差(TIE)抖动直方图，其中走线长度小于24 EYE: ALL BITS 0ns 12k 图72. 缩小范围模式下LVDS输出时序示例 500 –0.4ns 在DDR模式下，来自各ADC的数据经过串行化后，通过不 同的通道提供。每个串行流的数据速率等于16位乘以采样 时钟速率，最大值为每通道500 Mbps [(16位 × 125 MSPS)/ (2 × 2) = 500 Mbps/通道]。典型最低转换速率为20 MSPS。 有关使用此功能的更多信息，请参见“存储器映射”部分。 Rev. 0 | Page 28 of 40 AD9653 为了帮助从AD9653捕捉数据，器件提供了两个输出时钟。 在默认模式下，如图2所示，数据输出串行流首先输出 DCO用来为输出数据定时，默认工作模式下，它等于采样 MSB。但可以利用SPI将其反转，使数据输出串行流首先输 时钟(CLK)速率的4倍。数据逐个从AD9653输出，必须在 出LSB。 DCO的上升沿和下降沿进行捕捉；DCO支持双倍数据速率 通过SPI可以启动的数字输出测试码选项有12个。当验证接 (DDR)捕捉。FCO用于指示新输出字节的开始，在1×帧模式 下，它与采样时钟速率相等。更多信息参见时序图部分。 收器捕捉和时序时，这个功能很有用。可用的输出位序列 选项参见表13。一些测试码有两个串行序列字，可以通过 使用SPI时，DCO相位可以相对于数据边沿以60°增量进行 各种方式进行交替，具体取决于所选的测试码。注意，有 调整。这样，用户可以根据需要优化系统时序余量。 些测试码可能并不遵守数据格式选择选项。此外，可以在 DCO+和DCO−默认时序相对于输出数据边沿为90°，如图2 0x19、0x1A、0x1B和0x1C寄存器地址中指定用户定义的测 所示。 试码。 表12. 数字输出编码 输入(V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− 条件(V) <−VREF − 0.5 LSB −VREF 0V +VREF − 1.0 LSB >+VREF − 0.5 LSB 偏移二进制输出模式 ut Mode 0000 0000 0000 0000 0000 0000 0000 0000 1000 0000 0000 0000 1111 1111 1111 1111 1111 1111 1111 1111 二进制补码模式 1000 0000 0000 0000 1000 0000 0000 0000 0000 0000 0000 0000 0111 1111 1111 1111 0111 1111 1111 1111 表13. 灵活的输出测试模式 输出 测试模式 位序列 0000 0001 测试码名称 关闭(默认) 中间电平短码 数字输出字1 N/A 1000 0000 0000 0000(16位) 数字输出字2 N/A N/A 接受 数据格式 选择 N/A 是 0010 +满量程短码 1000 0000 0000 0000(16位) N/A 是 0011 −满量程短码 1000 0000 0000 0000(16位) N/A 是 0100 0101 棋盘形式 PN长序列 1010 1010 1010 1010(16位) N/A 0101 0101 0101 0100(16位) N/A 否 是 0110 PN短序列 N/A N/A 是 0111 1/0字反转 111 1111 1111 1100(16位) 0000 0000 0000 0000(16位) 否 1000 1001 1010 1011 用户输入 1/0位反转 1×同步 1位高电平 寄存器0x19至寄存器0x1A 1010 1010 1010 1000(16位) 0000 0001 1111 1100(16位) 1000 0000 0000 0000(16位) 寄存器0x1B至寄存器0x1C N/A N/A N/A 否 否 否 否 1100 混合频率 1010 0001 1001 1100(16位) N/A 否 Rev. 0 | Page 29 of 40 注释 所示为偏移 二进制码 所示为偏移 二进制码 所示为偏移 二进制码 PN23 ITU 0.150 X23 + X18 + 1 PN9 ITU 0.150 X9 + X5 + 1 与外部引脚 相关的测试码 AD9653 PN短序列测试码产生一个伪随机位序列，每隔29 − 1或511 SCLK/DTP引脚 位重复一次。有关PN序列的说明以及如何产生，请参见 对于不需要SPI工作模式的应用，SCLK/DTP引脚可用于选 ITU-T 0.150 (05/96)标准的第5.1部分。种子值为全1(初始值 择数字测试码(DTP)。如果在器件上电期间此引脚和CSB引 见表14)。输出为串行PN9序列的并行表示(MSB优先格 脚保持高电平，则它可以使能一个数字测试码。当 式)。第一个输出字是PN9序列MSB对齐形式的前14位。 SCLK/DTP连接到AVDD时，ADC通道输出移出以下测试 PN长序列测试码产生一个伪随机位序列，每隔223 − 1或8,388,607 位重复一次。有关PN序列的说明以及如何产生，请参见 ITU-T 0.150 (05/96)标准的第5.6部分。种子值为全1(初始值 见表14)，AD9653的位流与ITU标准相反。输出为串行 PN23序列的并行表示(MSB优先格式)。第一个输出字是 PN23序列MSB对齐形式的前14位。 表14. PN序列 序列 PN短序列 PN长序列 初始值 0x1FE0 0x1FFF 前三个采样输出 (MSB优先)二进制补码 0x1DF1, 0x3CC8, 0x294E 0x1FE0, 0x2001, 0x1C00 码：1000 0000 0000 0000. FCO和DCO正常工作，同时所有 通道移出重复测试码。利用此测试码，用户可以对FCO、 DCO和输出数据执行时序对齐。此引脚通过一个内部10 kΩ 电阻连接到GND。可将其断开。 表16. 数字测试码引脚设置 所选DTP DTP电压 D0±x和D1±x情况 正常工作 DTP 10 kΩ至AGND AVDD 正常工作 1000 0000 0000 0000 当从SPI端口发出命令时，也可以观察到额外的和自定义的 测试码。有关可用选项的信息，请参见“存储器映射”部分。 有关如何通过SPI更改这些附加数字输出时序特性的信息， CSB引脚 请参见“存储器映射”部分。 对 于 不 需 要 SPI工 作 模 式 的 应 用 ， CSB引 脚 应 连 接 到 SDIO/OLM引脚 AVDD。将CSB接高电平后，所有SCLK和SDIO信息都会被 对于不需要SPI工作模式的应用，CSB引脚连接到AVDD， 忽略。 SDIO/OLM引脚依据表15控制输出通道模式。 请注意，当CSB引脚连接AVDD时，AD9653 DCS默认开启， 请注意，当CSB引脚连接AVDD时，AD9653 DCS默认开启， 并且保持开启状态，直到器件进入SPI模式并通过SPI控 并且保持开启状态，直到器件进入SPI模式并通过SPI控 制。有关DCS的更多信息，请参见“时钟占空比”部分。 制。有关DCS的更多信息，请参见“时钟占空比”部分。 RBIAS引脚 对于未使用SDIO/OLM引脚的应用，CSB应连接AVDD。使 为了设置ADC的内核偏置电流，应在RBIAS引脚上串联一 用单通道模式时，转换速率不超过62.5 MSPS，满足1 Gbps 个10.0 kΩ、1%容差接地电阻。 的最大输出速率要求。 输出测试模式 表15. 输出通道模式引脚设置 输出测试选项见表13所示，由地址0x0D的输出测试模式位 OLM引脚电压 输出模式 控制。当使能输出测试模式时，ADC的模拟部分与数字后 AVDD(默认) GND 双通道。1x帧，16位串行输出。 单通道。1x帧，16位串行输出。 端模块断开，测试码经过输出格式化模块。有些测试码需 要进行输出格式化，有些则不需要。将寄存器0x0D的位4 或位5置1，可以将PN序列测试的PN发生器复位。执行这 些测试时，模拟信号可有可无(如有，则忽略模拟信号)， 但编码时钟必不可少。如需了解更多信息，请参阅应用笔 记AN-877：“通过SPI与高速ADC接口”。 Rev. 0 | Page 30 of 40 AD9653 串行端口接口(SPI) AD9653的串行端口接口(SPI)允许用户利用ADC内部的一 CSB的下降沿与SCLK的上升沿共同决定帧的开始。图75为 个结构化寄存器空间来配置转换器，以满足特定功能和操 串行时序图示例，相应的定义见表7。 作的需要。SPI具有灵活性，可根据具体的应用进行定制。 CSB可以在多种模式下工作。CSB可始终维持在低电平状 通过串行端口，可访问地址空间，以及对地址空间进行读 态，从而使器件一直处于使能状态；这称作流化。CSB可 写。存储空间以字节为单位进行组织，并且可以进一步细 以在字节之间停留在高电平，这样可以允许其他外部时 分成多个区域，如“存储器映射”部分所述。如需了解详细 序。CSB引脚连接高电平时，SPI功能处于高阻抗模式。在 操作信息，请参阅应用笔记AN-877“通过SPI与高速ADC 该模式下，可以开启SPI引脚的第二功能。 接口”。 在一个指令周期内，会传输一条16位指令。在指令传输后 使用SPI的配置 将进行数据传输，数据长度由W0位和W1位共同决定。 该ADC的SPI由三个引脚组成：SCLK引脚、SDIO引脚和 除了字长，指令周期还决定串行帧是读操作还是写操作， CSB引脚(见表17)。SCLK(串行时钟)引脚用于同步ADC的 从而通过串行端口对芯片编程以及读取片上存储器内的数 读取和写入数据。SDIO(串行数据输入/输出)双功能引脚允 据。多字节串行数据传输帧中第一个字节的第一位指示发 许将数据发送至内部ADC存储器映射寄存器或从该寄存器 出的是读命令还是写命令。如果指令是回读操作，则执行 中读取数据。CSB(片选信号)引脚是低电平有效控制引 回读操作会使串行数据输入/输出(SDIO)引脚的数据传输方 脚，它能够使能或者禁用读写周期。 向，在串行帧的一定位置由输入改为输出。 表17. 串行端口接口引脚 引脚 SCLK SDIO CSB 所有数据均由8位字组成。数据可通过MSB优先模式或LSB 功能 串行时钟。 串行移位时钟输入，用来同步串行接口的读写操作。 串行数据输入/输出。 双功能引脚；通常用作输入或输出， 具体取决于发送的指令和时序帧中的相对位置。 片选信号。 低电平有效控制引脚，用来选通读写周期。 tHIGH tDS tS tDH 优先模式发送。芯片上电后，默认模式为MSB优先，可以 通过SPI端口配置寄存器来更改数据发送方式。如需了解更 多关于该特性及其它特性的信息，请参阅应用笔记 AN-877：“通过SPI与高速ADC接口”。 tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 图75. 串行端口接口时序图 Rev. 0 | Page 31 of 40 D5 D4 D3 D2 D1 D0 DON’T CARE 10538-073 SCLK DON’T CARE AD9653 硬件接口 请注意，当CSB引脚连接AVDD时，AD9653 DCS默认开启， 表17中所描述的引脚包括用户编程器件与AD9653的串行端 并且保持开启状态，直到器件进入SPI模式并通过SPI控 口之间的物理接口。使用SPI接口时，SCLK引脚和CSB引 制。有关DCS的更多信息，请参见“时钟占空比”部分。 脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用 当器件处于SPI模式时，PDWN引脚(若使能)仍然有效。为 作输入引脚；在回读阶段，用作输出引脚。 通过SPI控制省电，应将PDWN引脚设为默认状态。 SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 SPI访问特性 用笔记AN-812“基于微控制器的串行端口接口(SPI)启动电 表18简要说明了可通过SPI访问的一般特性。如需详细了解 路”中详细介绍了一种SPI配置方法。 这些特性，请参阅应用笔记AN-877“通过SPI与高速ADC接 当需要转换器充分发挥其全部动态性能时，应禁用SPI端 口”。AD9653器件特定的特性详见表19(外部存储器映射寄 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 存器表)。 异步的，因此，这些信号中的噪声会降低转换器性能。如 果其它器件使用板上SPI总线，则可能需要在该总线与 AD9653之间连接缓冲器，以防止这些信号在关键的采样周 期内，在转换器的输入端发生变化。 不使用SPI接口时，有些引脚用作第二功能。在器件上电期 间，当这些引脚与DRVDD或地连接时，这些引脚可起到 特定的作用。表15和表16说明了AD9653支持的绑定功能。 不使用SPI的配置 表18. 可通过SPI访问的特性 特性名称 功耗模式 时钟 失调 测试I/O 输出模式 输出相位 在不使用SPI控制寄存器接口的应用中，SDIO/OLM引脚、 SCLK/DTP引脚和PDWN引脚用作独立的CMOS兼容控制引 脚。当器件上电后，假设用户希望将这些引脚用作静态控 制线，分别控制输出通道模式、数字测试码和断电特性。 在此模式下，CSB引脚应与AVDD相连，以禁用串行端口 接口。 Rev. 0 | Page 32 of 40 说明 允许用户设置省电模式或待机模式 允许用户设置时钟分频器， 设置时钟分频器相位，以及使能同步 允许用户以数字方式调整转换器失调 允许用户设置测试模式， 以便在输出位上获得已知数据 允许用户设置输出模式 允许用户设置输出时钟极性 AD9653 存储器映射 默认值 读取存储器映射寄存器表 存储器映射寄存器表的每一行有8位。存储器映射大致分 为三个部分：芯片配置寄存器(地址0x00至地址0x02)、器 AD9653复位后，关键寄存器将载入默认值。表19(存储器 映像寄存器表)内列出了各寄存器的默认值。 件索引和传送寄存器(地址0x05和地址0xFF)，以及全局 逻辑电平 ADC功能寄存器，包括设置、控制和测试(地址0x08至地 以下是逻辑电平的术语说明： 址0x109)。 • “置位”指将某位设置为逻辑1或向某位写入逻辑1。 存储器映射寄存器表(见表19)列出了每个十六进制地址及 其十六进制默认值。位7 (MSB)栏为给定十六进制默认值的 • “清除位”指“位设置为逻辑0”或“向某位写入逻辑0”。 起始位。例如，器件索引寄存器(地址0x05)的十六进制默 特定通道寄存器 认值为0x3F，这表示在地址0x05中，位[7:6] = 0，且剩余位 可通过编程，单独为每个通道设置某些通道功能(例如：信 [5:0] = 1。该设置为默认通道索引设置。该默认值导致两个 号监控阈值)。在这些情况下，可在内部为每个通道复制通 ADC通道均会接收下一个写命令。如需了解更多关于该功 道地址位置。这些寄存器及相应的位在表19中被称为局部 能及其它功能的信息，请参见应用笔记AN-877“通过SPI与 寄存器。通过设置寄存器0x05的适当数据通道位(A、B、C 高速ADC接口”。该应用笔记详细描述了寄存器0x00至寄 或D)、时钟通道DCO位(位5)和FCO位(位4)，可访问这些 存器0xFF控制的功能。“存储器映射寄存器描述”部分介绍 局部寄存器及相应位。如果所有位均置位，后续写操作将 了其它寄存器。 影响所有通道及DCO/FCO时钟通道的寄存器。在一个读 周期内，仅设置一个通道(A、B、C或D)，对4个寄存器中 禁用位置 的1个执行读操作。如果在一个SPI读周期内置位所有位， 此器件目前不支持表19中未包括的所有地址和位。有效地 则器件返回通道A的值。表19给出的全局寄存器及相应位 址中未使用的位应写为0。当一个地址(例如地址0x05)仅有 会影响整个器件或通道的特性，不允许分别设置每个通 部分位处于禁用状态时，才需要对这些位置进行写操作。 道。寄存器0x05中的设置不影响全局寄存器及相应位的值。 如果整个地址(例如地址0x13)均禁用或未在表19中列出， 则不应对该地址进行写操作。 Rev. 0 | Page 33 of 40 AD9653 存储器映射寄存器表 AD9653使用3线式接口和16位寻址，因此，寄存器0x00的 SPI进入软复位，所有用户寄存器恢复默认值，位2自动 位0和位7置0，位3和位4置1。当寄存器0x00的位5置1时， 清0。 表19. 地址 (十六 参数名称 进制) 芯片配置寄存器 SPI端口配置 0x00 0x01 芯片ID(全局) 0x02 芯片等级(全局) 位7 (MSB) 0= SDO 有效 位6 位5 位4 位3 位2 位1 LSB优先 软复位 1 = 16 位地址 1 = 16 位地址 软复位 LSB优先 位0 (LSB) 0 = SDO 有效 8位芯片ID，位[7:0] AD9653 0xB5 = 四通道、16位、125 MSPS串行LVDS 禁用 速度等级ID[6:4] 110 = 125 MSPS 禁用 禁用 禁用 默认值 (十六 进制) 注释 0x18 半字节之间 是 镜 像 关 系，使得LSB 优 先 或 MSB 优先模式寄 存器均能正 确 记 录 数 据 。 ADC的 默 认 值 为 16 位模式。 0xB5 唯一芯片ID， 用来区分器 件；只读。 禁用 唯一速度等 级 ID， 用 来 区分器件等 级；只读。 器件索引和传送寄存器 0x05 器件索引 禁用 禁用 时钟通道 时钟通道 FCO DCO 数据通道 D 数据通道 数据通道 B C 数据通道 0x3F A 设置这些位 以决定片内 哪个器件接 收下一个写 命令。默认 为片内所有 器件。 0xFF 传输 禁用 禁用 禁用 禁用 禁用 禁用 启动 覆盖 0x00 设置采样速 率覆盖。 全局ADC功能寄存器 功耗模式(全局) 0x08 禁用 禁用 外部 掉电 引脚 功能 0 = 完全 掉电 1 = 待机 禁用 禁用 功耗模式 00 = 芯片运行 01 = 完全掉电 10 = 待机 11 = 复位 0x00 决定芯片的 一般工作模 式。 0x09 禁用 禁用 禁用 禁用 禁用 0x01 打开或关闭占 空比稳定器。 时钟(全局) Rev. 0 | Page 34 of 40 禁用 禁用 禁用 禁用 占空比 稳定 0=开 1=关 AD9653 地址 (十六 进制) 0x0B 参数名称 0x0C 禁用 0x0D 测试模式 (局部，PN序列 复位除外) 0x10 0x14 失调调整 (局部) 输出模式 禁用 0x15 输出调整 禁用 0x16 输出相位 禁用 时钟分频 (全局) 位7 (MSB) 禁用 位6 位5 位4 位3 禁用 禁用 禁用 禁用 禁用 禁用 禁用 禁用 禁用 用户输入测试模式 00 = 单一 01 = 交替 10 = 单一一次 11 = 交替一次 (仅影响用户输入 测试模式， 位[3:0] = 1000) 产生复位 产生复位 PN长序列 PN短序列 位2 位0 位1 (LSB) 时钟分频比[2:0] 000 = 1分频 001 = 2分频 010 = 3分频 011 = 4分频 100 = 5分频 101 = 6分频 110 = 7分频 111 = 8分频 斩波模式 0=关 1=开 禁用 输出测试模式[3:0](局部) 0000 = 关(默认) 0001 = 中间电平短序列 0010 = 正FS 0011 = 负FS 0100 = 交替棋盘形式 0101 = PN 23序列 0110 = PN 9序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 8位器件失调调整，位[7:0](局部) 失调调整以LSB为单位，从+127到−128(二进制补码格式) LVDS-ANSI/ 输出反向 禁用 禁用 禁用 禁用 LVDS-IEEE (局部) 选项 0 = LVDS-ANSI 1 = LVDS-IEEE 缩小范围 链路(全局)； (见表20) 禁用 输出驱动器端接[1:0] 00 = 无 01 = 200 Ω 10 = 100 Ω 11 = 100 Ω 禁用 输入时钟相位调整[6:4] (值为相位延迟的输入时钟周期数) 见表21 Rev. 0 | Page 35 of 40 禁用 禁用 输出时钟相位调整[3:0] (0000至1011) 见表22 禁用 默认值 (十六 进制) 0x00 注释 0x00 使能/禁用斩 波模式。 0x00 置 1时 ， 测 试数据将取 代正常数据 被置于输出 引脚上。 0x00 器件失调调整。 输出格式 0x01 0= 偏移 二进制 1= 二进制 补码 (全局) 配置输出和 数据格式。 输出驱动 0x00 0= 1×驱动 1= 2×驱动 决 定 LV D S 或其它输出 属性。 0x03 在利用全局 时钟分频的 器件上，决 定使用分频 器输出的哪 个相位提供 输出时钟。 内部锁存不 受影响。 AD9653 地址 (十六 进制) 0x18 0x19 0x1A 0x1B 0x1C 0x21 参数名称 VREF USER_PATT1_LSB (全局) USER_PATT1_MSB (全局) USER_PATT2_LSB (全局) USER_PATT2_MSB (全局) 串行输出数据控制 (全局) 位6 位5 位4 位3 禁用 禁用 禁用 禁用 B7 B6 B5 B4 B3 B2 B1 B0 0x00 B15 B14 B13 B12 B11 B10 B9 B8 0x00 B7 B6 B5 B4 B3 B2 B1 B0 0x00 B15 B14 B13 B12 B11 B10 B9 B8 0x00 禁用 选择2×帧 禁用 禁用 LVDS 输出 LSB 优先 SDR/DDR单通道/双通道、逐位/ 逐字节[6:4] 000 = SDR双通道、逐位 001 = SDR双通道、逐字节 010 = DDR双通道、逐位 011 = DDR双通道、逐字节 100 = DDR单通道、逐字 位2 位1 VREF调节 数字方案[2:0] 000 = 1.0 V p-p (1.3 V p-p) 001 = 1.14 V p-p (1.48 V p-p) 010 = 1.33 V p-p (1.73 V p-p) 011 = 1.6 V p-p (2.08 V p-p) 100 = 2.0 V p-p (2.6 V p-p) 串行输出位数 00 = 16位 0x22 串行通道状态 (局部) 禁用 禁用 禁用 0x100 采样速率覆盖 禁用 采样 速率 覆盖 使能 0 0 禁用 0x101 用户I/O控制2 禁用 禁用 禁用 禁用 禁用 禁用 禁用 0x102 用户I/O控制3 禁用 禁用 禁用 禁用 VCM 掉电 禁用 0x109 同步 禁用 禁用 禁用 禁用 禁用 禁用 禁用 Rev. 0 | Page 36 of 40 位0 (LSB) 默认值 (十六 进制) 0x04 位7 (MSB) 禁用 通道输出 复位 0x30 通道掉电 0x00 注释 选 择 内 部 VREF 。显示值 针对VREF = 1.0 V (1.3 V)。 用户定义的 测试码1 LSB。 用户定义的 测试码1 MSB。 用户定义的 测试码2 LSB。 用户定义的 测试码2 MSB。 串 行 流 控 制。默认为 MSB优 先 、 原有位流。 用来关断转 换器的各个 部分。 0x00 采样速率覆 盖 (需 要 传 输寄存器， 0xFF)。 SDIO 下拉 0x00 禁用SDIO 下拉电阻。 禁用 禁用 0x00 VCM控制。 仅与下一 同步脉冲 同步 使能 同步 0x00 采样速率 000 = 20 MSPS 001 = 40 MSPS 010 = 50 MSPS 011 = 65 MSPS 100 = 80 MSPS 101 = 105 MSPS 110 = 125 MSPS AD9653 存储器映射寄存器描述 某些应用对失调电压和其它低频噪声敏感，如零差或直接 如需了解有关寄存器0x00至寄存器0xFF所控制功能的更 变 频 接 收 机 等 ； 针 对 这 些 应 用 ， 可 以 设 置 位 2来 使 能 多信息，请参阅应用笔记AN-877：“通过SPI与高速ADC AD9653第一级的斩波特性。在频域中，斩波将失调和其它 接口”。 低频噪声转换为fCLK/2，可以通过滤波器予以滤除。 器件索引(寄存器0x05) 寄存器0x05的前4位可以用来选择哪个数据通道受影响。 位[1:0]—禁用 输出模式(寄存器0x14) 位7—禁用 位6—LVDS-ANSI/LVDS-IEEE选项 输出时钟通道也可以通过寄存器0x05选择。可以让独立特 此位置1时，选择LVDS-IEEE(缩小范围)选项。默认设置为 性的一个较小子集适用于这些器件。 LVDS-ANSI。如表20所示，选择LVDS-ANSI或LVDS-IEEE 对于映射中的某些特性，各通道可以独立设置，而其它特 性则是全局适用(取决于上下文)，而不论选择哪一通道。 缩小范围链路时，用户可以选择驱动器端接。器件自动选 传送(寄存器0xFF) 除寄存器0x100外，所有其它寄存器都在写入时立刻更 新。此传送寄存器的位0置1时，采样速率覆盖寄存器(地址 0x100)的设置初始化。 功耗模式(寄存器0x08) 位[7:6]—禁用 位5—外部掉电引脚功能 择驱动器电流，以提供适当的输出摆幅。 表20. LVDS-ANSI/LVDS-IEEE选项 输出模式， 位60 输出模式 0 LVDS-ANSI 输出驱动器 端接 用户可选 1 用户可选 LVDS-IEEE 缩小范围链路 输出驱动 器电流 自动选择以提供 适当的摆幅 自动选择以提供 适当的摆幅 若置位，外部PDWN引脚启动待机模式。若清零，外部 PDWN引脚启动省电模式。 位[5:3]—禁用 位2—输出反转 位[4:2]—禁用 位[1:0]—功耗模式 此位置1时，输出位流反转。 正常工作(位[1:0] = 00)时，所有ADC通道均启用。 掉电模式(位[1:0] = 01)下，数字数据路径时钟禁用，数字 位1—禁用 位0—输出格式 数据路径复位。输出禁用。 默认情况下，此位置1，以二进制补码格式发送数据输 待机模式(位[1:0] = 10)下，数字数据路径时钟和输出均 出。如果此位复位，输出模式变为偏移二进制。 禁用。 其它数字数据路径时钟和输出(适用时)均复位。注意， 输出调整(寄存器0x15) 位[7:6]—禁用 位[5:4]—输出驱动器端接 SPI始终受用户的控制，从不会自动禁用或复位(除非上电 利用这些位，用户可以选择内部端接电阻。 复位)。 位[3:1]—禁用 位0—输出驱动 数字复位(位[1:0] = 11)期间，除SPI端口外，芯片的所有 时钟(寄存器0x09) 位[7:1]—禁用 位0—占空比稳定器 器的驱动强度。默认值为1×驱动，通过设置寄存器0x05中 默认状态为位0 = 1，占空比稳定器关闭。 的适当通道位，然后将位0置1，可以将驱动强度提高到 输出调整寄存器的位0仅控制FCO和DCO输出的LVDS驱动 请注意，当器件不在SPI模式时，占空比稳定器将开启。详 情请参见“不使用SPI的配置”部分。 2×。这些特性不能与输出驱动器端接选择一起使用。输出 驱动器端接和输出驱动同时选择时，端接选择优先于FCO 和DCO的2×驱动强度选择。 增强控制(寄存器0x0C) 位[7:3]—禁用 位2—斩波模式 Rev. 0 | Page 37 of 40 AD9653 输出相位(寄存器0x16) 位7—禁用 位[6:4]—输入时钟相位调整 串行输出数据控制(寄存器0x21) 表21. 输入时钟相位调整选项 各种串行化选项。 输入时钟相位调整， 位[6:4] 000(默认) 001 010 011 100 101 110 111 串行输出数据控制寄存器用于设置AD9653的各种输出数据 模式，具体依据数据捕捉方案而定。表23列出了AD9653的 相位延迟的输入时钟周期数 采样速率覆盖(寄存器0x100) 0 1 2 3 4 5 6 7 利用此寄存器，用户可以降低采样速率的性能。此寄存器 的设置在传送寄存器(寄存器0xFF)的位0写入高电平后初 始化。 用户I/O控制2(寄存器0x101) 位[7:1]—禁用 位0—SDIO下拉 位0可以置1以禁用SDIO引脚内置的30 kΩ下拉电阻；当许 位[3:0]—输出时钟相位调整 多器件连接到SPI总线时，它可以用来限制负载。 表22. 输出时钟相位调整选项 用户I/O控制3(寄存器0x102) 位[7:4]—禁用 位3—VCM掉电 DCO相位调节(相对于 D0±x/D1±x边沿的度数) 0 60 120 180 240 300 360 420 480 540 600 660 输出时钟(DCO)， 相位调整，位[3:0] 0000 0001 0010 0011(默认) 0100 0101 0110 0111 1000 1001 1010 1011 通过将位3设置为高电平，可关断内部VCM发生器。使用 外部基准电压源时使用此功能。 位[2:0]—禁用 表23. SPI寄存器选项 选择的串行化选项 寄存器0x21内容 0x30 0x20 0x10 0x00 0x34 0x24 0x14 0x04 0x40 串行输出位数(SONB) 16位 16位 16位 16位 16位 16位 16位 16位 16位 帧模式 1× 1× 1× 1× 2× 2× 2× 2× 1× 串行数据模式 DDR双通道逐字节 DDR双通道逐位 SDR双通道逐字节 SDR双通道逐位 DDR双通道逐字节 DDR双通道逐位 SDR双通道逐字节 SDR双通道逐位 DDR单通道逐字 Rev. 0 | Page 38 of 40 DCO倍频器 4 × fS 4 × fS 8 × fS 8 × fS 4 × fS 4 × fS 8 × fS 8 × fS 8 × fS 时序图 图2(默认设置) 图2 图2 图2 图3 图3 图3 图3 图4 AD9653 应用信息 设计指南 VCM 在进行AD9653的系统设计和布局之前，建议设计者先熟悉 VCM引脚应通过一个0.1 μF电容旁路至地。 下述设计指南，其中说明了某些引脚所需的特殊电路连接 和布局布线要求。 基准电压源去耦 VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低 ESR 1.0 μF电容的并联组合旁路至地。 电源和接地建议 当连接电源至AD9653时，建议使用两个独立的1.8 V电源： 一个电源用于模拟输出(AVDD)，另一个电源用于数字输 出(DRVDD)。对于AVDD和DRVDD，应使用多个不同的 去耦电容以支持高频和低频。去耦电容应放置在接近PCB 入口点和接近器件引脚的位置，并尽可能缩短走线长度。 SPI端口 当需要转换器充分发挥其全部动态性能时，应禁用SPI端 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 异步的，因此，这些信号中的噪声会降低转换器性能。如 果其它器件使用板上SPI总线，则可能需要在该总线与 AD9653仅需要一个PCB接地层。对PCB模拟、数字和时钟 AD9653之间连接缓冲器，以防止这些信号在关键的采样周 模块进行合理去耦和巧妙分隔，可以轻松获得最佳性能。 期内，在转换器的输入端发生变化。 裸露焊盘散热块建议 串扰性能 为获得最佳的AD9653电气性能和热性能，必须将ADC底 AD9653采用48引脚LFCSP封装，芯片每个角落都有输入 部的裸露焊盘连接至模拟地(AGND)。PCB上裸露的连续 对。引脚配置见图6。若要最大程度提升电路板的串扰性 铜层应与AD9653的裸露焊盘(引脚0)匹配。铜层上应有多 能，可在相邻通道之间加入接地填充过孔，如图77所示。 个过孔，获得尽可能低的热阻路径以通过PCB底部进行散 热。这些过孔应填满焊料或插入插针。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层，以便将PCB上的连续铜平面划分 为多个均等的部分。这样，在回流焊过程中，可在ADC与 PCB之间提供多个连接点，而一个连续的、无分割的平面 范例。如需了解有关封装和芯片级封装PCB布局布线的详 细信息，请参阅应用笔记AN-772：“LFCSP封装设计与制 造指南”(www.analog.com)。 VIN CHANNEL A GROUNDED FILLED VIAS FOR ADDED CROSSTALK ISOLATION VIN CHANNEL D PIN 1 VIN CHANNEL B SILKSCREEN PARTITION PIN 1 INDICATOR VIN CHANNEL C 10538-074 图77. 最大程度提升串扰性能的布局技巧 图76. 典型PCB布局布线 Rev. 0 | Page 39 of 40 10538-075 只能保证一个连接点。可以参考图76所示的PCB布局布线 AD9653 外形尺寸 0.30 0.23 0.18 PIN 1 INDICATOR 37 36 48 1 0.50 BSC TOP VIEW 0.80 0.75 0.70 0.45 0.40 0.35 EXPOSED PAD 24 SEATING PLANE 5.65 5.60 SQ 5.55 13 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF PIN 1 INDICATOR 0.20 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WKKD. 02-14-2011-B 7.10 7.00 SQ 6.90 图78. 48引脚引脚架构芯片级封装[LFCSP_WQ] 7 mm x 7 mm，超薄体 (CP-48-13) 尺寸单位：mm 订购指南 型号1 AD9653BCPZ-125 AD9653BCPZRL7-125 AD9653-125EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 48引脚引脚架构芯片级封装(LFCSP_WQ) 48引脚引脚架构芯片级封装(LFCSP_WQ) 评估板 Z = 符合RoHS标准的器件。 ©2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D10538sc-0-5/12(0) Rev. 0 | Page 40 of 40 封装选项 CP-48-13 CP-48-13