双通道、14位、80 MSPS/125 MSPS 串行LVDS 1.8 V模数转换器 AD9645 特性 应用 通信 分集无线电系统 多模式数字接收器 GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、 TD-SCDMA I/Q解调系统 智能天线系统 宽带数据应用 电池供电仪表 手持式示波器 便携式医疗成像和超声设备 雷达/LIDAR 概述 AD9645是一款双通道、14位、80 MSPS/125 MSPS模数转换 器(ADC)，内置片内采样保持电路，专门针对低成本、低 功耗、小尺寸和易用性而设计。该产品的转换速率最高可 达125 MSPS，具有杰出的动态性能与低功耗特性，对小封 装尺寸的应用很有意义。 该ADC要求采用1.8 V单电源供电以及LVPECL/CMOS/LVDS 兼容型采样速率时钟信号，以便充分发挥其工作性能。对 于大多数应用来说，无需外部基准电压源或驱动器件。 功能框图 AVDD AGND DRVDD AD9645 VINA+ VINA– D0A+ 14-BIT PIPELINE ADC 14 VCM 14 VINB+ VINB– D0A– 14 14-BIT PIPELINE ADC 14 PLL, SERIALIZER AND DDR LVDS DRIVERS REFERENCE D1A+ D1A– D0B+ D0B– D1B+ D1B– DCO+ DCO– FCO+ FCO– SERIAL PORT INTERFACE 1 TO 8 CLOCK DIVIDER SCLK/ SDIO/ CSB DFS PDWN CLK+ CLK– 10537-001 1.8 V电源供电 低功耗：每通道122 mW(125 MSPS)，功率选项可调整 SNR = 74 dBFS(至Nyquist频率) SFDR = 91 dBc (70 MHz) DNL = ±0.65 LSB(典型值)；INL = ±1.5 LSB(典型值) 串行LVDS(ANSI-644，默认)、低功耗，缩小范围选项(类似于 IEEE 1596.3) 650 MHz全功率模拟带宽 2 V p-p输入电压范围 串行端口控制 全芯片及单一通道省电模式 灵活的位定向 内置生成及用户自定义数字测试码 时钟分频器 可编程输出时钟与数据对准 可编程输出分辨率 待机模式 图1. 为获得合适的LVDS串行数据速率，该ADC会自动倍乘采 样速率时钟。它提供一个数据时钟输出(DCO)用于在输出 端捕获数据，以及一个帧时钟输出(FCO)用于发送新输出 字节信号。它还支持各通道单独进入省电状态，完全掉电 模式下的典型功耗低于2 mW。该ADC提供多种功能特性， 可使器件的灵活性达到最佳、系统成本最低，例如可编程 输出时钟与数据对准、生成数字测试码等。可获得的数字 测试码包括内置固定码和伪随机码，以及通过串行端口接 口(SPI)输入的用户自定义测试码。 AD9645采用符合RoHS标准的32引脚LFCSP封装，额定温 度范围为−40°C至+85°C工业温度范围。该产品受美国专利 保护。 产品特色 1. 2. 3. 4. 小尺寸。一个小型封装中集成2个ADC，节省空间。 低功耗。每通道122 mW(125 MSPS，功率选项可调整)。 与AD9635(双通道12位ADC)引脚兼容。 易于使用。数据时钟输出(DCO)的工作频率高达 500 MHz，支持双倍数据速率(DDR)操作。 5. 使用灵活。SPI控制提供丰富灵活的特性，可满足各种 特定系统的需求。 Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2011 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9645 目录 特性..................................................................................................1 应用..................................................................................................1 概述..................................................................................................1 功能框图 .........................................................................................1 产品特色 .........................................................................................1 修订历史 .........................................................................................2 技术规格 .........................................................................................3 直流规格....................................................................................3 交流规格....................................................................................4 数字规格....................................................................................5 开关规格....................................................................................6 时序规格....................................................................................6 绝对最大额定值..........................................................................10 热阻 ..........................................................................................10 ESD警告...................................................................................10 引脚配置和功能描述 .................................................................11 典型工作特性 ..............................................................................12 AD9645-80...............................................................................12 AD9645-125.............................................................................15 等效电路 .......................................................................................18 工作原理 .......................................................................................19 模拟输入考虑 .........................................................................19 基准电压源 .............................................................................20 时钟输入考虑 .........................................................................21 功耗和省电模式.....................................................................22 数字输出和时序.....................................................................23 输出测试模式 .........................................................................26 串行端口接口(SPI) .....................................................................27 使用SPI的配置 .......................................................................27 硬件接口..................................................................................28 不使用SPI的配置 ...................................................................28 SPI访问特性............................................................................28 存储器映射...................................................................................29 读取存储器映射寄存器表 ...................................................29 存储器映射寄存器表............................................................30 存储器映射寄存器描述 .......................................................33 应用信息 .......................................................................................35 设计指南..................................................................................35 电源和接地指南.....................................................................35 裸露焊盘散热块建议............................................................35 VCM..........................................................................................35 基准电压源去耦.....................................................................35 SPI端口.....................................................................................35 外形尺寸 .......................................................................................36 订购指南..................................................................................36 修订历史 2012年6月—修订版0：初始版 Rev. 0 | Page 2 of 36 AD9645 技术规格 直流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、2 V峰峰值差分输入、1.0 V内部基准电压、AIN = −1.0 dBFS 表1. 参数1 分辨率 精度 无失码 失调误差 失调匹配 增益误差 增益匹配 差分非线性(DNL) 积分非线性(INL) 温度漂移 失调误差 内部基准电压源 输出电压(1 V模式) 负载调整率@ 1.0 mA (VREF = 1 V) 输入电阻 折合到输入端噪声 VREF = 1.0 V 模拟输入 差分输入电压(VREF = 1 V) 共模电压 共模范围 差分输入电阻 差分输入电容 电源 AVDD DRVDD IAVDD2 IDRVDD (ANSI-644模式)2 IDRVDD (缩小范围模式)2 总功耗 直流输入 正弦波输入(双通道；ANSI-644模式下包括输出驱动器) 正弦波输入(双通道；缩小范围模式下包括输出驱动器) 掉电 待机3 1 2 3 温度 全 全 全 全 全 全 25°C 全 25°C AD9645-80 最小值 典型值 最大值 14 −0.6 −0.2 −4.3 +0.1 +0.4 +2.2 2.2 +1.3 −0.6 −0.2 −5.1 +2.8 −3.6 ±1.1 ±1.5 2.7 3.3 ppm/°C −0.6 ±0.65 −2.6 0.98 保证 −0.2 +0.1 −1.5 0.6 % FSR % FSR % FSR % FSR LSB LSB LSB LSB −0.6 全 全 25°C 25°C 保证 −0.2 +0.1 −1.0 0.5 AD9645-125 最小值 典型值 最大值 单位 14 Bits 1.0 2 7.5 +0.2 +0.4 +2.3 2.6 +1.3 ±0.65 1.02 0.98 +3.4 1.0 2 7.5 1.02 V mV kΩ 25°C 0.95 1.0 LSB rms 全 全 25°C 25°C 25°C 2 0.9 2 0.9 V p-p V V kΩ pF 全 全 全 全 25°C 0.5 1.3 0.5 5.2 3.5 1.7 1.7 全 全 25°C 25°C 全 1.8 1.8 56 48 39 1.9 1.9 61 50 178 187 171 2 92 191 200 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 测量条件为：两个通道均采用低输入频率的满量程正弦波。 可通过SPI进行控制。 Rev. 0 | Page 3 of 36 1.3 5.2 3.5 101 1.7 1.7 1.8 1.8 78 57 48 1.9 1.9 83 60 V V mA mA mA 227 243 227 2 115 244 257 mW mW mW mW mW 126 AD9645 交流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、2 V峰峰值差分输入、1.0 V内部基准电压、AIN = −1.0 dBFS。 表2. 参数1 信噪比(SNR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 信纳比(SINAD) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 有效位数(ENOB) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 无杂散动态范围(SFDR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 最差谐波(二次或三次) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 最差其它谐波或杂散 fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 双音交调失真(IMD) — AIN1和AIN2 = −7.0 dBFS fIN1 = 70.5 MHz, f = 72.5 MHz 串扰2 串扰(超量程情况)3 电源抑制比(PSRR)4 AVDD DRVDD 模拟输入带宽(全功率) 1 2 3 4 温度 25°C 25°C 全 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 全 25°C 25°C AD9645-80 最小值 典型值 最大值 73.1 75.6 75.4 74.5 72.1 70.0 72.7 75.6 75.2 74.4 71.7 69.7 11.8 12.3 12.2 12.1 11.6 11.3 82 96 91 96 82 82 AD9645-125 最小值 典型值 最大值 单位 72.8 75.2 75.0 74.3 72.5 70.3 dBFS dBFS dBFS dBFS dBFS 72.4 75.1 75.0 74.2 72.4 70.0 dBFS dBFS dBFS dBFS dBFS 11.7 12.2 12.2 12.0 11.7 11.3 Bits Bits Bits Bits Bits 82 93 97 91 91 81 dBc dBc dBc dBc dBc −83 −93 −97 −91 −93 −81 −82 dBc dBc dBc dBc dBc −82 −96 −99 −96 −91 −87 −84 dBc dBc dBc dBc dBc 25°C 25°C 全 25°C 25°C −96 −91 −96 −82 −82 25°C 25°C 全 25°C 25°C −99 −97 −99 −93 −91 25°C 25°C 25°C −93 −97 −97 −93 −97 −97 dBc dB dB 25°C 25°C 25°C 42 67 650 42 67 650 dB dB MHz 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 串扰的测量条件：一个通道参数为70 MHz、−1.0 dBFS模拟输入且相邻通道上无输入信号。 超量程情况特指满量程输入范围的3 dB。 PSRR测量方法：将一个10 MHz正弦波信号注入电源引脚，测量FFT的输出杂散。PSRR等于杂散电压的幅度与引脚电压的幅度之比，用分贝 (dB)表示。 Rev. 0 | Page 4 of 36 AD9645 数字规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、2 V峰峰值差分输入、1.0 V内部基准电压、AIN = −1.0 dBFS。 表3. 参数1 时钟输入(CLK+、CLK−) 逻辑兼容 差分输入电压2 输入电压范围 输入共模电压 输入电阻(差分) 输入电容 逻辑输入(SCLK/DFS) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(CSB) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(SDIO/PDWN) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输出(SDIO/PDWN) 3 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) 数字输出(D0x±、D1x±)，ANSI-644 逻辑兼容 差分输出电压幅度(VOD) 输出失调电压(VOS) 输出编码(默认) 数字输出(D0x±、D1x±)， 低功耗、减少信号选项 逻辑兼容 差分输出电压幅度(VOD) 输出失调电压(VOS) 输出编码(默认) 1 2 3 温度 最小值 全 全 全 25°C 25°C 0.2 AGND − 0.2 全 全 25°C 25°C 1.2 0 全 全 25°C 25°C 1.2 0 全 全 25°C 25°C 1.2 0 典型值 最大值 单位 3.6 AVDD + 0.2 V p-p V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF CMOS/LVDS/LVPECL 0.9 15 4 30 2 26 2 26 5 1.79 全 全 0.05 V V 全 全 290 1.15 LVDS 345 1.25 二进制补码 400 1.35 mV V 全 全 160 1.15 LVDS 200 1.25 二进制补码 230 1.35 mV V 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 仅针对LVDS和LVPECL。 针对共用同一连接的13个SDIO/PDWN引脚。 Rev. 0 | Page 5 of 36 AD9645 开关规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、2 V峰峰值差分输入、1.0 V内部基准电压、AIN = −1.0 dBFS。 表4. 参数1, 2 时钟3 输入时钟速率 转换速率 时钟高电平脉宽(tEH) 时钟低电平脉宽(tEL) 温度 最小值 全 全 全 全 10 10 典型值 全 25°C 25°C 全 2.3 300 300 2.3 tFCO + (tSAMPLE/16) tSAMPLE/16 tSAMPLE/16 90 ±50 250 375 16 孔径 孔径延迟(tA) 孔径不确定性(抖动，tJ) 超范围恢复时间 25°C 25°C 25°C 1 174 1 1 2 3 4 5 单位 1000 80/125 MHz MSPS ns ns 6.25/4.00 6.25/4.00 输出参数3 传播延迟(tPD) 上升时间(tR)(20%至80%) 下降时间(tF)(20%至80%) FCO传播延迟(tFCO) DCO传播延迟(tCPD)4 DCO至数据延迟(tDATA)4 DCO至FCO延迟(tFRAME)4 通道延迟(tLD) 数据至数据偏斜(tDATA-MAX− tDATA-MIN) 唤醒时间(待机) 唤醒时间(省电模式)5 流水线延迟 全 全 全 全 全 全 全 最大值 1.5 (tSAMPLE/16) − 300 (tSAMPLE/16) − 300 ns ps ps ns ns ps ps ps ps ns μs 时钟 周期 3.1 (tSAMPLE/16) + 300 (tSAMPLE/16) + 300 ±200 ns fs rms 时钟 周期 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估。” 采用标准FR-4材料测量。 可通过SPI进行调整。转换速率指分频之后的时钟速率。 tSAMPLE/16基于两个LVDS数据通道的位数。 tSAMPLE = 1/fS. 唤醒时间指从掉电模式返回正常工作模式所需的时间。 时序规格 表5. 参数 SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO 描述 见图68 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK高电平脉冲宽度 SCLK低电平脉冲宽度 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的时间 (图68未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的时间 (图68未显示) Rev. 0 | Page 6 of 36 限值 单位 2 2 40 2 2 10 10 10 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) 10 ns(最小值) AD9645 时序图 SPI寄存器设置参见“存储器映射寄存器描述”部分和表20。 N–1 VINx± N tA tEH CLK– N+1 tEL CLK+ tCPD DCO– DDR DCO+ DCO– SDR DCO+ tFCO FCO– FCO+ BITWISE MODE tFRAME tPD D0A– tDATA D0A+ D12 N – 17 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D11 N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 0 N – 17 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D12 N – 17 D11 N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D12 N – 16 D10 N – 16 D08 N – 16 D06 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 0 N – 16 MSB N – 16 D11 N – 16 D09 N – 16 D07 N – 16 D05 N – 16 D03 N – 16 D01 N – 16 0 N – 16 0 N – 17 D05 N – 16 D04 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 0 N – 16 0 N – 16 D06 N – 17 MSB N – 16 D12 N – 16 D11 N – 16 D10 N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 tLD D1A– D1A+ FCO– D0A– D0A+ D1A– D1A+ 图2. 16-Bit DDR/SDR、双通道、1×帧模式(默认) N–1 VINx± N+1 tA tEH CLK– CLK+ DDR N tEL tCPD DCO– DCO+ DCO– SDR DCO+ tFCO FCO– FCO+ BITWISE MODE D0A– D0A+ tFRAME tDATA tPD D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 D10 N – 16 D08 N – 16 D06 N – 16 MSB N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 MSB N – 16 D09 N – 16 D07 N – 16 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 D05 N – 16 D04 N – 16 MSB N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D06 N – 17 MSB N – 16 D10 N – 16 D02 N – 16 LSB N – 16 D05 N – 16 D03 N – 16 D01 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 tLD D1A– D1A+ D04 N – 16 FCO– FCO+ BYTEWISE MODE D0A– D0A+ D1A– D1A+ 图3. 12-Bit DDR/SDR、双通道、1×帧模式 Rev. 0 | Page 7 of 36 10537-003 BYTEWISE MODE 10537-002 FCO+ AD9645 N–1 VINx± N tA tEL tEH CLK– N+1 CLK+ tCPD DCO– DDR DCO+ DCO– SDR DCO+ tFCO FCO– FCO+ BITWISE MODE tFRAME tPD D0A– tDATA D0A+ D10 N – 16 D08 N – 16 D06 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 0 N – 16 MSB N – 16 D11 N – 16 D09 N – 16 D07 N – 16 D05 N – 16 D03 N – 16 D01 N – 16 0 N – 16 0 N – 17 D05 N – 16 D04 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 0 N – 16 0 N – 16 D06 N – 17 MSB N – 16 D12 N – 16 D11 N – 16 D10 N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 D12 N – 17 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D11 N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 0 N – 17 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D12 N – 17 D11 N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D12 N – 16 tLD D1A– D1A+ FCO– D0A– D0A+ D1A– D1A+ 图4. 16-Bit DDR/SDR、双通道、2×帧模式 N–1 VINx± N+1 tA N tEH CLK– CLK+ tEL tCPD DCO– DDR DCO+ DCO– SDR DCO+ tFCO FCO– FCO+ BITWISE MODE D0A– D0A+ tFRAME tDATA tPD D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 D10 N – 16 D08 N – 16 D06 N – 16 MSB N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 MSB N – 16 D09 N – 16 D07 N – 16 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 D05 N – 16 D04 N – 16 MSB N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D06 N – 17 MSB N – 16 D10 N – 16 D02 N – 16 LSB N – 16 D05 N – 16 D03 N – 16 D01 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 tLD D1A– D1A+ D04 N – 16 FCO– FCO+ BYTEWISE MODE D0A– D0A+ D1A– D1A+ 图5. 12-Bit DDR/SDR、双通道、2×帧模式 Rev. 0 | Page 8 of 36 10537-005 BYTEWISE MODE 10537-004 FCO+ AD9645 N–1 VINx± tA N tEH CLK– tEL CLK+ tCPD DCO– DCO+ tFCO FCO– tFRAME FCO+ MSB N – 17 D0x+ D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 LSB 0 0 MSB D14 D13 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 16 N – 16 N – 16 图6. 逐字DDR、单通道、1×帧、16-Bit输出模式 N–1 VINx± tA N tEL tEH CLK– CLK+ DCO– tCPD DCO+ FCO– tFCO tFRAME FCO+ D0x+ tDATA tPD MSB N – 17 D10 D9 D8 D7 D6 D5 D4 D3 D2 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 图7. 逐字DDR、单通道、1×帧、12-Bit输出模式 Rev. 0 | Page 9 of 36 D1 N – 17 D0 MSB N – 17 N – 16 D10 N – 16 10537-007 D0x– 10537-006 tDATA tPD D0x– AD9645 绝对最大额定值 表6. 参数 电气 AVDD至AGND DRVDD至AGND 数字输出至AGND (D0x±、D1x±、DCO+、 DCO−、FCO+、FCO−) CLK+、CLK−至AGND VINx+、VINx−至AGND SCLK/DFS、SDIO/PDWN、CSB至AGND RBIAS至AGND VREF至AGND VCM至AGND 环境参数 工作温度范围(环境) 最高结温 引脚温度(焊接，10秒) 存储温度范围(环境) 热阻 额定值 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V 裸露焊盘是芯片的唯一接地连接，必须焊接到用户电路 板的AGND层。将裸露焊盘焊接到用户板上，还可提高 焊接可靠性，从而最大限度发挥封装的热性能。 表7. 热阻 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V 封装类型 32引脚LFCSP、 5 mm × 5 mm 1 2 −40°C至+85°C 150°C 300°C −65°C至+150°C 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 3 4 气流 速度 (m/s) 0 1.0 2.5 θJA1, 2 37.1 32.4 29.1 θJC1, 3 3.1 θJB1, 4 20.7 Ψ JT1, 2 0.3 0.5 0.8 单位 °C/W °C/W °C/W 按照JEDEC JESD51-7，加上JEDEC JESD51-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 按照MIL-STD 883、方法1012.1。 按照JEDEC JESD51-8(静止空气)。 θJA典型值的测试条件为带实接地层的四层PCB。如表7所示， 气流可改善散热，从而降低θ JA。另外，直接与封装引脚 接触的金属，包括金属走线、通孔、接地层、电源层， 可降低θJA。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 Rev. 0 | Page 10 of 36 AD9645 32 31 30 29 28 27 26 25 AVDD VINB– VINB+ AVDD AVDD VINA+ VINA– AVDD 引脚配置和功能描述 1 2 3 4 5 6 7 8 AD9645 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 AVDD RBIAS VCM VREF CSB DRVDD D0A+ D0A– NOTES 1. THE EXPOSED PADDLE IS THE ONLY GROUND CONNECTION ON THE CHIP. IT MUST BE SOLDERED TO THE ANALOG GROUND OF THE PCB TO ENSURE PROPER FUNCTIONALITY AND HEAT DISSIPATION, NOISE, AND MECHANICAL STRENGTH BENEFITS. 10537-008 D0B– D0B+ DCO– DCO+ FCO– FCO+ D1A– D1A+ 9 10 11 12 13 14 15 16 AVDD CLK+ CLK– SDIO/PDWN SCLK/DFS DRVDD D1B– D1B+ 图8. 引脚配置(顶视图) 表8. 引脚功能描述 引脚编号 0 引脚名称 AGND、 裸露焊盘 1, 24, 25, 28, 29, 32 2, 3 4 AVDD CLK+, CLK− SDIO/PDWN 5 SCLK/DFS 6, 19 7, 8 9, 10 11, 12 13, 14 15, 16 17, 18 20 21 22 23 26, 27 30, 31 DRVDD D1B−, D1B+ D0B−, D0B+ DCO−, DCO+ FCO−, FCO+ D1A−, D1A+ D0A−, D0A+ CSB VREF VCM RBIAS VINA−, VINA+ VINB+, VINB− 描述 裸露焊盘是芯片的唯一接地连接，必须焊接到PCB模拟地，以确保正常工作和散 热，并获得噪声和机械强度方面的好处。 ADC模拟内核域的1.8 V电源引脚。 LVPECL、LVDS或1.8 V CMOS输入的差分编码时钟。 SPI模式下为数据输入/输出(SDIO)。双向SPI数据I/O，内置30 kΩ下拉电阻。非SPI模式 下为掉电引脚(PDWN)。利用30 kΩ内部下拉电阻对芯片掉电进行静态控制。 SPI模式下为SPI时钟输入(SCLK)。内置30 kΩ下拉电阻。非SPI模式下为数据格式选择 引脚(DFS)。利用30 kΩ内部下拉电阻对数据输出格式进行静态控制。DFS高电平 = 二 进制补码输出；DFS低电平 = 偏移二进制输出。 输出驱动器域的1.8 V电源引脚。 通道B数字输出。 通道B数字输出。 数据时钟输出。 帧时钟输出。 通道A数字输出。 通道A数字输出。 SPI片选。低电平有效使能；内置15 kΩ上拉电阻。 1.0 V基准电压输入/输出。 中间AVDD电源的模拟输出电压。设置模拟输入的共模电压。 设置模拟电流偏置。此引脚连接到10 kΩ (1%容差)接地电阻。 通道A ADC模拟输入。 通道B ADC模拟输入。 Rev. 0 | Page 11 of 36 AD9645 典型工作特性 AD9645-80 0 0 80MSPS 9.7MHz AT –1dBFS SNR = 74.6dB (75.6dBFS) SFDR = 95.2dBc –40 –60 –80 –100 –120 10 20 30 40 –100 0 10 20 30 40 FREQUENCY (MHz) 图12. 单音16k FFT(fIN = 139.5 MHz，fSAMPLE = 80 MSPS) 0 0 80MSPS 30.5MHz AT –1dBFS SNR = 74.3dB (75.3dBFS) SFDR = 90.9dBc –20 80MSPS 200.5MHz AT –1dBFS SNR = 68.9dB (69.9dBFS) SFDR = 81.7dBc –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –60 –80 –100 –120 10 20 30 40 FREQUENCY (MHz) –140 10537-010 0 0 10 20 30 40 FREQUENCY (MHz) 图10. 单音16k FFT(fIN = 30.5 MHz，fSAMPLE = 80 MSPS) 10537-013 –120 –40 图13. 单音16k FFT(fIN = 200.5 MHz，fSAMPLE = 80 MSPS) 0 0 80MSPS 70.2MHz AT –1dBFS SNR = 73.4dB (74.4dBFS) SFDR = 95.3dBc –20 80MSPS 200.5MHz AT –1dBFS SNR = 70.8dB (71.8dBFS) SFDR = 81.5dBc –15 –30 AMPLITUDE (dBFS) –40 –60 –80 –100 –45 –60 –75 –90 –105 –120 –120 0 10 20 30 40 FREQUENCY (MHz) 10537-011 –140 图11. 单音16k FFT(fIN = 70.2 MHz，fSAMPLE = 80 MSPS) –135 0 8 12 4 16 20 24 28 32 36 40 FREQUENCY (MHz) 图14. 单音16k FFT(fIN = 200.5 MHz，fSAMPLE = 80 MSPS， 时钟分频 = 8分频) Rev. 0 | Page 12 of 36 10537-014 AMPLITUDE (dBFS) –80 –140 图9. 单音16k FFT(fIN = 9.7 MHz，fSAMPLE = 80 MSPS) AMPLITUDE (dBFS) –60 10537-012 0 FREQUENCY (MHz) –140 –40 –120 10537-009 –140 80MSPS 139.5MHz AT –1dBFS SNR = 71dB (72dBFS) SFDR = 80.8dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –20 AD9645 120 110 SFDRFS 100 SFDR 90 SNRFS 80 60 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) 100 SFDR 40 SNR 20 80 SNR 70 60 50 40 30 20 0 –70 –60 –50 –40 –30 –20 0 –10 INPUT AMPLITUDE (dBFS) 0 10537-015 –80 40 60 80 100 120 140 160 180 200 220 240 260 INPUT FREQUENCY (MHz) 图15. SNR/SFDR与模拟输入电平的关系 (fIN = 9.7 MHz，fSAMPLE = 80 MSPS) 图18. SNR/SFDR与fIN的关系(fSAMPLE = 80 MSPS) 0 120 AIN1 AND AIN2 = –7dBFS SFDR = 90.8dBc IMD2 = –94.2dBc IMD3 = –92.7dBc –20 110 100 SFDR 90 –40 SNR/SFDR (dBFS/dBc) AMPLITUDE (dBFS) 20 0 10537-018 10 –20 –90 –60 –80 –100 SNR 80 70 60 50 40 30 20 –120 10 20 30 40 FREQUENCY (MHz) 0 –40 10537-016 0 –20 0 20 40 60 80 TEMPERATURE (°C) 图16. 双音16k FFT(fIN1 = 70.5 MHz，fIN2 = 72.5 MHz，fSAMPLE = 80 MSPS) 10537-019 10 –140 图19. SNR/SFDR与温度的关系(fIN = 9.7 MHz，fSAMPLE = 80 MSPS) 0 1.0 0.8 –20 0.4 –40 INL (LSB) IMD3 (dBc) –60 0.2 0 –0.2 –80 –0.4 SFDR (dBFS) –100 –0.6 IMD3 (dBFS) OUTPUT CODE 图20. INL(fIN = 9.7 MHz，fSAMPLE = 80 MSPS) 图17. 双音SFDR/IMD3与输入幅度(AIN)的关系 (fIN1 = 70.5 MHz，fIN2 = 72.5 MHz，fSAMPLE = 80 MSPS) Rev. 0 | Page 13 of 36 16393 10537-020 15027 13661 12295 9563 10929 8197 6831 INPUT AMPLITUDE (dBFS) –0.8 5465 –10 4099 –30 2733 –50 1367 –70 1 –120 –90 10537-017 SFDR/IMD3 (dBc/dBFS) 0.6 SFDR (dBc) AD9645 110 0.6 SFDR 100 0.4 SNR/SFDR (dBFS/dBc) 90 DNL (LSB) 0.2 0 –0.2 SNRFS 80 70 60 50 40 30 20 –0.4 0 10 16393 OUTPUT CODE 10537-021 15027 13661 12295 9563 10929 8197 6831 5465 4099 2733 1367 图21. DNL(fIN = 9.7 MHz，fSAMPLE = 80 MSPS) 100 0.95LSB rms SNR/SFDR (dBFS/dBc) NUMBER OF HITS 500,000 400,000 300,000 200,000 70 60 50 40 30 10 N N+1N+2N+3N+4N+5 0 10 10537-022 N–5N–4N–3N–2N–1 CODE 图22. 折合到输入端的噪声直方图(fSAMPLE = 80 MSPS) DRVDD 60 AVDD 40 30 20 10537-023 10 10 50 70 90 图25. SNR/SFDR与采样速率的关系(fIN = 70 MHz，fSAMPLE = 80 MSPS) 70 FREQUENCY (MHz) 30 SAMPLE RATE (MSPS) 90 PSRR (dB) SNRFS 80 20 100,000 1 SFDR 90 600,000 0 90 图24. SNR/SFDR与采样速率的关系(fIN = 9.7 MHz，fSAMPLE = 80 MSPS) 700,000 50 70 110 800,000 80 50 SAMPLE RATE (MSPS) 900,000 0 30 10537-025 1 –0.6 10537-024 10 图23. PSRR与频率的关系(fCLK = 125 MHz，fSAMPLE = 80 MSPS) Rev. 0 | Page 14 of 36 AD9645 AD9645-125 0 0 125MSPS 9.7MHz AT –1dBFS SNR = 74.2dB (75.2dBFS) SFDR = 93.7dBc –40 –60 –80 –100 10 20 30 40 50 60 –100 0 20 40 60 FREQUENCY (MHz) 图29. 单音16k FFT(fIN = 139.5 MHz，fSAMPLE = 125 MSPS) 0 0 125MSPS 30.5MHz AT –1dBFS SNR = 73.9dB (74.9dBFS) SFDR = 96.8dBc –20 125MSPS 200.5MHz AT –1dBFS SNR = 69.4dB (70.4dBFS) SFDR = 81.5dBc –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –60 –80 –100 –120 20 40 60 FREQUENCY (MHz) –140 10537-027 0 0 20 40 60 FREQUENCY (MHz) 图27. 单音16k FFT(fIN = 30.5 MHz，fSAMPLE = 125 MSPS) 10537-030 –120 –40 图30. 单音16k FFT(fIN = 200.5 MHz，fSAMPLE = 125 MSPS) 0 0 125MSPS 70.2MHz AT –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 92.1dBc –20 125MSPS 200.5MHz AT –1dBFS SNR = 70.6dB (71.6dBFS) SFDR = 81.3dBc –15 –30 AMPLITUDE (dBFS) –40 –60 –80 –100 –45 –60 –75 –90 –105 –120 0 20 40 60 FREQUENCY (MHz) 10537-028 –140 –120 图28. 单音16k FFT(fIN = 70.2 MHz，fSAMPLE = 125 MSPS) –135 0 6 12 18 24 30 36 42 FREQUENCY (MHz) 48 54 60 10537-031 AMPLITUDE (dBFS) –80 –140 10537-026 0 图26. 单音16k FFT(fIN = 9.7 MHz，fSAMPLE = 125 MSPS) AMPLITUDE (dBFS) –60 –120 FREQUENCY (MHz) –140 –40 10537-029 –120 –140 125MSPS 139.5MHz AT –1dBFS SNR = 71.2dB (72.2dBFS) SFDR = 90.7dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –20 图31. 单音16k FFT(fIN = 200.5 MHz，fSAMPLE = 125 MSPS， 时钟分频 = 8分频) Rev. 0 | Page 15 of 36 AD9645 110 120 SFDRFS 100 SFDR 90 SNRFS 80 60 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) 100 SFDR 40 SNR 20 80 70 SNR 60 50 40 30 20 0 –70 –60 –50 –40 –30 –20 0 –10 INPUT AMPLITUDE (dBFS) 0 10537-032 –80 40 60 80 100 120 140 160 180 200 220 240 260 INPUT FREQUENCY (MHz) 图35. SNR/SFDR与fIN 的关系(fSAMPLE = 125 MSPS) 图32. SNR/SFDR与模拟输入电平的关系 (fIN = 9.7 MHz，fSAMPLE = 125 MSPS) 0 120 AIN1 AND AIN2 = –7dBFS SFDR = 89.6dBc IMD2 = –96.4dBc IMD3 = –90.8dBc –20 110 100 SFDR 90 –40 SNR/SFDR (dBFS/dBc) AMPLITUDE (dBFS) 20 0 10537-035 10 –20 –90 –60 –80 –100 80 70 SNR 60 50 40 30 20 –120 10 20 30 40 50 60 FREQUENCY (MHz) 图33. 双音16k FFT(fIN1 = 70.5 MHz，fIN2 = 72.5 MHz， fSAMPLE = 125 MSPS) –20 0 20 40 60 80 TEMPERATURE (°C) 图36. SNR/SFDR与温度的关系(fIN = 9.7 MHz，fSAMPLE = 125 MSPS) 0 1.5 –20 1.0 SFDR (dBc) 0.5 –40 INL (LSB) IMD3 (dBc) –60 0 –0.5 –80 SFDR (dBFS) –1.0 –100 IMD3 (dBFS) OUTPUT CODE 图37. INL(fIN = 9.7 MHz，fSAMPLE = 125 MSPS) 图34. 双音SFDR/IMD3与输入幅度(AIN)的关系 (fIN1 = 70.5 MHz，fIN2 = 72.5 MHz，fSAMPLE = 125 MSPS) Rev. 0 | Page 16 of 36 16393 10537-072 15027 13661 12295 10929 9563 8197 6831 INPUT AMPLITUDE (dBFS) –1.5 5465 –10 4099 –30 2733 –50 1367 –70 1 –120 –90 10537-034 SFDR/IMD3 (dBc/dBFS) 0 –40 10537-033 0 10537-071 10 –140 AD9645 110 100 0.4 90 0.3 80 0.1 0 –0.1 –0.2 40 30 20 10 16393 0 10 10537-073 15027 13661 12295 10929 9563 8197 6831 5465 4099 2733 1367 1 OUTPUT CODE 100 SNR/SFDR (dBFS/dBc) 500,000 400,000 300,000 200,000 110 130 80 SNRFS 70 60 50 40 30 20 100,000 10 N N+1N+2N+3N+4N+5 0 10 10537-076 N–5N–4N–3N–2N–1 CODE 图39. 折合到输入端的噪声直方图(fSAMPLE = 125 MSPS) 70 60 50 AVDD 40 30 20 10537-077 10 10 50 70 90 110 130 图42. SNR/SFDR与采样速率的关系(fIN = 70 MHz，fSAMPLE = 125 MSPS) DRVDD FREQUENCY (MHz) 30 SAMPLE RATE (MSPS) 90 1 90 SFDR 90 600,000 0 70 110 700,000 80 50 图41. SNR/SFDR与采样速率的关系(fIN = 9.7 MHz，fSAMPLE = 125 MSPS) 1LSB rms 800,000 0 30 SAMPLE RATE (MSPS) 900,000 NUMBER OF HITS 50 –0.4 图38. DNL(fIN = 9.7 MHz，fSAMPLE = 125 MSPS) PSRR (dB) 60 –0.3 –0.5 SNRFS 70 10537-075 DNL (LSB) 0.2 SFDR 10537-074 SNR/SFDR (dBFS/dBc) 0.6 0.5 图40. PSRR与频率的关系(fCLK = 125 MHz，fSAMPLE = 125 MSPS) Rev. 0 | Page 17 of 36 AD9645 等效电路 DRVDD AVDD 400Ω SCLK/DFS VINx± 10537-040 10537-036 30kΩ 图43. 等效模拟输入电路 图47. 等效SCLK/DFS输入电路 AVDD 10Ω CLK+ AVDD 15kΩ 0.9V AVDD 15kΩ 10537-041 10537-037 CLK– 400Ω RBIAS AND VCM 10Ω 图48. 等效RBIAS和VCM电路 图44. 等效时钟输入电路 DRVDD DRVDD 400Ω SDIO/PDWN 15kΩ 31kΩ 10537-038 10537-042 CSB 400Ω 图49. 等效CSB输入电路 图45. 等效SDIO/PDWN输入电路 DRVDD AVDD V D0x–, D1x– V V D0x+, D1x+ V VREF 10Ω 400Ω 10537-039 10537-043 7.5kΩ 图46. 等效数字输出电路 图50. 等效VREF电路 Rev. 0 | Page 18 of 36 AD9645 工作原理 AD9645是一款多级、流水线式ADC，各级均提供充分的 重叠，以便校正上一级的Flash误差。各个级的量化输出组 合在一起，在数字校正逻辑中最终形成一个14位转换结 果。串行化器以16位输出格式传输此转换数据。流水线结 构允许第一级处理新的输入采样点，而其它级继续处理之 前的采样点。采样在时钟的上升沿进行。 除最后一级以外，流水线的每一级都由一个低分辨率Flash 型ADC、与之相连的一个开关电容DAC和一个级间余量放 大器(例如乘法数模转换器MDAC)组成。余量放大器用于 放大重构DAC输出与Flash型输入之间的差，用于流水线的 下一级。为了便于实现Flash误差的数字校正，每一级设定 了1位的冗余量。最后一级由一个Flash型ADC组成。 输出级模块能够实现数据对准、错误校正，且能将数据传 输到输出缓冲器。然后对数据进行串行化，并使之与帧和 数据时钟对齐。 模拟输入考虑 每个输入端都串联一个小电阻，可以降低从驱动源输出级 注入的峰值瞬态电流。此外，输入端的每一侧可以使用低 Q电感或铁氧体磁珠，以减小模拟输入端的高差分电容， 从而实现ADC的最大带宽。在高中频(IF)下驱动转换器前 端时，必须使用低Q电感或铁氧体磁珠。输入端可以使用 一个差分电容或两个单端电容，以提供匹配的无源网络。 这最终会在输入端形成一个低通滤波器，用来限制无用的 宽带噪声。欲了解更多信息，请参阅应用笔记AN-742、 AN-827以及Analog Dialogue的文章“用于宽带模数转换器的 变压器耦合前端”(第39卷，2005年4月)。通常，模数转换 的精度取决于应用。 输入共模 AD9645的模拟输入端无内部直流偏置。因此，在交流耦合 应用中，用户必须提供外部偏置。为能够获得最佳性能， 建议用户对器件设置为VCM = AVDD/2；但器件在更宽的范 围内都能获得合理的性能，如图52所示。 AD9645的模拟输入端是一个差分开关电容电路，设计用于 处理差分输入信号。该电路支持宽共模范围，同时能保持 出色的性能。当输入共模电压为中间电源电压时，信号相 关误差最小，并且能实现最佳性能。 100 SFDR 90 SNR/SFDR (dBFS/dBc) 80 H CPAR H VINx+ CSAMPLE 70 60 50 40 30 S S S 20 0.5 CSAMPLE VINx– 0.8 0.9 1.0 1.1 1.2 1.3 图52. SNR/SFDR与输入共模电压的关系 (fIN = 9.7 MHz，fSAMPLE = 125 MSPS) 10537-044 H 0.7 INPUT COMMON MODE (V) H CPAR 0.6 10537-078 S SNRFS 图51. 开关电容输入电路 输入电路根据时钟信号，在采样模式和保持模式之间切换 (见图51)。当输入电路切换到采样模式时，信号源必须能 够对采样电容充电，并且在半个时钟周期内完成建立。 芯片通过VCM引脚提供片内共模基准电压。必须用一个 0.1 µF电容对VCM引脚去耦到地，如“应用信息”部分所述。 在差分配置中，将ADC设置为最大范围可以实现最高的 SNR性能。对于AD9645，最大输入范围为2 V峰峰值。 Rev. 0 | Page 19 of 36 AD9645 0 差分输入配置 –0.5 有多种有源或无源方法可以驱动AD9645，不过，通过差分 方式驱动模拟输入可实现最佳性能。在基带应用中，利用 差分双巴伦配置驱动AD9645能够为ADC提供出色的性能 和灵活的接口(参见图55)。 –1.0 INTERNAL VREF = 1V VREF ERROR (%) –1.5 在SNR为关键参数的应用中，因为大部分放大器的噪声性 能不足以实现AD9645的真正性能，所以输入配置中建议采 用差分变压器耦合(见图56)。 –2.0 –2.5 –3.0 –3.5 –4.0 无论何种配置，并联电容值C均取决于输入频率，并且可 能需要降低电容量或去掉该并联电容。 –5.0 0 0.5 1.0 不建议以单端方式驱动AD9645输入。 1.5 2.0 2.5 3.0 LOAD CURRENT (mA) 10537-048 –4.5 图53. VREF 误差与负载电流的关系 基准电压源 AD9645内置稳定、精确的1.0 V基准电压源。VREF引脚应 通过外部一个低ESR 0.1 μF陶瓷电容和一个低ESR 1.0 μF电 容的并联组合去耦至地。 4 2 0 VREF ERROR (mV) 如需利用AD9645的内部基准电压来驱动多个转换器，从而 提高增益的匹配度，则必须考虑到其它转换器对基准电压 的负载。图53说明负载如何影响内部基准电压。图54显示 内部基准电压为1.0 V时的典型漂移特性。 –2 –4 内部缓冲器为ADC内核生成正、负满量程基准电压。 –8 –40 –15 10 35 TEMPERATURE (°C) 图54. 典型VREF 漂移 0.1µF 0.1µF R 33Ω C 2V p-p *C1 ET1-1-I3 R VCM VINx– 33Ω C ADC 5pF C 33Ω 0.1µF VINx+ 33Ω *C1 200Ω 0.1µF C *C1 IS OPTIONAL 图55. 针对基带应用的差分双巴伦输入配置 ADT1-1WT 1:1 Z RATIO R *C1 VINx+ 33Ω 49.9Ω C R 33Ω ADC 5pF VINx– VCM *C1 200Ω 0.1µF 0.1µF *C1 IS OPTIONAL 图56. 针对基带应用的差分变压器耦合配置 Rev. 0 | Page 20 of 36 10537-047 2V p-p 0.1µF 10537-046 R 60 85 10537-049 –6 AD9645 为了充分发挥芯片的性能，应利用一个差分信号作为 AD9645采样时钟输入端(CLK+和CLK−)的时钟信号。该信号通 常使用变压器或电容器交流耦合到CLK+和CLK−引脚内。 CLK+和CLK−引脚有内部偏置(见图44)，无需外部偏置。 如果没有低抖动的时钟源，那么，另一种方法是将差分 PECL信号交流耦合至采样时钟输入引脚(如图59所示)。 AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/ AD9517时钟驱动器具有出色的抖动性能。 时钟输入选项 AD9645具有灵活的时钟输入结构。CMOS、LVDS、LVPECL 或正弦波信号均可作为其时钟输入信号。无论采用哪种 信号，都必须考虑到时钟源抖动(见抖动考虑部分说明)。 图57和图58显示两种为AD9645提供时钟信号的首选方法 (内部时钟分频前的时钟速率可达1 GHz)。利用射频变压器 或射频巴伦，可将低抖动时钟源的单端信号转换成差分 信号。 Mini-Circuits® ADT1-1WT, 1:1 Z 0.1µF XFMR CLK+ 0.1µF 50kΩ 50kΩ AD951x PECL DRIVER 240Ω 100Ω 0.1µF ADC CLK– 240Ω 图59. 差分PECL采样时钟(频率可达1 GHz) 第三种方法是将差分LVDS信号交流耦合至采样时钟输入 引脚(如图60所示)。AD9510/AD9511/AD9512/AD9513/ AD9514/AD9515/AD9516/AD9517时钟驱动器具有出色的 抖动性能。 0.1µF CLK+ 100Ω 50Ω CLOCK INPUT 0.1µF 0.1µF CLOCK INPUT ADC 0.1µF CLK+ CLK– 10537-050 SCHOTTKY DIODES: HSMS2822 0.1µF CLOCK INPUT 图57. 变压器耦合差分时钟(频率可达200 MHz) 0.1µF 0.1µF 50kΩ AD951x LVDS DRIVER ADC 100Ω 0.1µF CLK– 10537-054 CLOCK INPUT 0.1µF CLOCK INPUT 10537-053 时钟输入考虑 50kΩ 图60. 差分LVDS采样时钟(频率可达1 GHz) 0.1µF CLK+ 50Ω 0.1µF ADC 0.1µF CLK– SCHOTTKY DIODES: HSMS2822 VCC 0.1µF CLOCK INPUT 图58. 巴伦耦合差分时钟(频率可达1 GHz) 对于125 MHz至1 GHz的时钟频率，建议采用射频巴伦配置； 对于10 MHz至200 MHz的时钟频率，建议采用射频变压 器配置。跨接在变压器/巴伦次级绕组上的背对背肖特基二 极管可以将输入到AD9645中的时钟信号限制为约差分0.8 V 峰峰值。 这样，既可以防止时钟的大电压摆幅馈通至AD9645的其它 部分，还可以保留信号的快速上升和下降时间，这一点对 实现低抖动性能来说非常重要。但是，当频率高于500 MHz 时，二极管电容会产生影响。应小心选择适当的信号限幅 二极管。 50Ω 1 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω CLK+ 1kΩ ADC CLK– 0.1µF 150Ω RESISTOR IS OPTIONAL. 10537-055 0.1µF 10537-051 CLOCK INPUT 在某些应用中，可以利用单端1.8 V CMOS信号来驱动采样 时钟输入。在此类应用中，CLK+引脚直接由CMOS门电路 驱动，CLK−引脚则通过一个0.1 μF电容旁路至地(见图61)。 图61. 单端1.8 V CMOS输入时钟(频率可达200 MHz) 输入时钟分频器 AD9645内置一个输入时钟分频器，可对输入时钟进行1至8 整数倍分频。要实现给定的采样速率，外部时钟的频率须 与分频值相乘。较高的外部时钟速率一般会降低时钟抖 动，这对中频欠采样应用十分有利。 Rev. 0 | Page 21 of 36 AD9645 典型的高速ADC利用两个时钟边沿产生不同的内部定时 信号，因此，它对时钟占空比非常敏感。通常，为保持 ADC的动态性能，时钟占空比容差应为±5%。 AD9645内置一个占空比稳定器(DCS)，可对非采样边沿(下 降沿)进行重新定时，并提供标称占空比为50%的内部时钟 信号。因此，用户可提供的时钟输入占空比范围非常广， 且不会影响AD9645的性能。当DCS开启时，在很宽的占空 比范围内，噪声和失真性能几乎是平坦的。 输入上升沿的抖动依然值得关注，且无法借助内部稳定电 路来轻易减少这种抖动。当时钟速率低于20 MHz(标称值) 时，占空比控制环路没有作为。在时钟速率动态改变的应 用中，必须考虑与环路相关的时间常量。在DCS环路重新 锁定输入信号前，都需要等待1.5 µs至5 µs的时间。 抖动考虑 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(f A )下，由于孔径抖动(t J )造成的信噪比 (SNR)下降计算公式如下： SNR Degradation = 20 log10 2π A × t J f× 1 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 号、模拟输入信号和ADC孔径抖动规格)的均方根。中频 欠采样应用对抖动尤其敏感(如图62所示)。 130 当孔径抖动可能影响AD9645的动态范围时，应将时钟输入 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 电源分离，以免在时钟信号内混入数字噪声。低抖动的晶 体控制振荡器可提供最佳时钟源。如果时钟信号来自其它 类型的时钟源(通过门控、分频或其它方法)，则需要在最 后对原始时钟进行重定时。 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 笔记AN-501和AN-756。 功耗和省电模式 如图63所示，AD9645的功耗与其采样速率成比例关系。通 过SPI端口或将PDWN引脚置位高电平，可使AD9645进入 掉电模式。在这种状态下，ADC的典型功耗为2 mW。在掉 电模式下，输出驱动器处于高阻抗状态。将PDWN引脚置 位低电平后，AD9645返回正常工作模式。注意，PDWN以 数据输出驱动器电源电压(DRVDD)为基准，且不得高于该 电压。 240 TOTAL POWER DISSIPATION (mW) 时钟占空比 RMS CLOCK JITTER REQUIREMENT 220 80MSPS 65MSPS 160 50MSPS 140 40MSPS 120 100 16 BITS 90 14 BITS 80 10 BITS 40 1 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 10 100 ANALOG INPUT FREQUENCY (MHz) 图62. 理想信噪比与输入频率和抖动的关系 1000 10537-056 8 BITS 70 90 110 130 图63. 总功耗与fSAMPLE 的关系(fIN = 9.7 MHz) 70 50 50 SAMPLE RATE (MSPS) 12 BITS 60 30 10537-079 20MSPS 100 10 110 SNR (dB) 105MSPS 180 120 30 125MSPS 200 在掉电模式下，通过关闭基准电压、基准电压缓冲器、偏 置网络以及时钟，可实现低功耗。器件进入掉电模式时， 内部电容放电；返回正常工作模式时，内部电容必须重新 充电。因此，唤醒时间与处于掉电模式的时间有关；处于 掉电模式的时间越短，则相应的唤醒时间越短。使用SPI 端口接口时，用户可将ADC置于掉电模式或待机模式。如 需较短的唤醒时间，可以使用待机模式，该模式下内部基 准电压电路处于通电状态。有关使用这些功能的更多信息 见存储器映射部分。 Rev. 0 | Page 22 of 36 AD9645 数字输出和时序 图65显示了缩小范围模式下的LVDS输出时序。 采用默认设置上电时，AD9645差分输出符合ANSI-644 LVDS 标准。通过SPI接口，可以将默认设置更改为低功耗、减 少信号选项(类似于IEEE 1596.3标准)。LVDS驱动器电流来 自芯片，并将各输出端的输出电流设置为标称值3.5 mA。 LVDS接收器输入端有一个100 Ω差分端接电阻，因此接收器 摆幅标称值为350 mV(或700 mV p-p差分)。 LVDS输出便于与定制ASIC和FPGA中的LVDS接收器接 口，从而在高噪声环境中实现出色的开关性能。推荐使用 单一点到点网络拓扑结构，并将100 Ω端接电阻尽可能靠近 接收器放置。如果没有远端接收器端接电阻，或者差分走 线布线不佳，可能会导致时序错误。为避免产生时序错误， 应确保走线长度小于24英寸，差分输出走线应尽可能彼此 靠近且长度相等。 图64显示了一个走线长度和位置适当的FCO和数据流示例。 D0 400mV/DIV D1 400mV/DIV DCO 400mV/DIV FCO 400mV/DIV 4ns/DIV 10537-059 在缩小范围模式下工作时，输出电流降至2 mA，接收器在 100 Ω端接电阻上的摆幅为200 mV(或400 mV p-p差分)。 图65. AD9645-125 LVDS输出时序示例(缩小范围模式下) 图66显示使用ANSI-644标准(默认)数据眼图的LVDS输出示 例和时间间隔误差(TIE)抖动直方图，其中走线长度小于24 英寸，并采用标准FR-4材料。 500 EYE: ALL BITS ULS: 7000/400354 EYE DIAGRAM VOLTAGE (mV) 400 300 200 100 0 –100 –200 –300 –400 –500 –0.8ns –0.4ns 0ns 0.4ns 0.8ns 7k 图64. AD9645-125 LVDS输出时序示例(默认ANSI-644模式下) TIE JITTER HISTOGRAM (Hits) 6k 5k 4k 3k 2k 1k 0 200ps 250ps 300ps 350ps 400ps 450ps 500ps 10537-060 4ns/DIV 10537-058 D0 500mV/DIV D1 500mV/DIV DCO 500mV/DIV FCO 500mV/DIV 图66. LVDS输出的数据眼(ANSI-644模式，走线长度小于24英寸， 标准FR-4材料，仅外部100 Ω远端端接) Rev. 0 | Page 23 of 36 AD9645 图67显示走线长度超过24英寸、采用标准FR-4材料的示 例。请注意，从TIE抖动直方图可看出，数据眼开口随着 边沿偏离理想位置而减小。 500 EYE: ALL BITS ULS: 8000/414024 数据边沿上产生更陡的上升和下降时间，并且更不容易发 生比特错误，但使用此选项会提高DRVDD电源的功耗。 输出数据格式默认为二进制补码。表9给出了一个输出编 码格式示例。若要将输出数据格式变为偏移二进制，请参 阅存储器映射部分。 EYE DIAGRAM VOLTAGE (mV) 400 在DDR模式下，来自各ADC的数据经过串行化后，通过不 同的通道提供。每个串行流的数据速率等于16位乘以采样 时钟速率除以2个通道，最大值为每通道1 Gbps(16位 × 125 MSPS/2通道= 1 Gbps/通道)。典型最低转换速率为 10 MSPS。如果转换速率小于20 MSPS，必须利用SPI重新 配置集成PLL。有关使用此功能的详细信息，参见存储器 映射部分的寄存器0x21。 300 200 100 0 –100 –200 –300 –400 –500 –0.8ns –0.4ns 0ns 0.4ns 为了帮助从AD9645捕捉数据，器件提供了两个输出时钟。 DCO用来为输出数据定时，默认工作模式下，它等于采样 时钟(CLK)速率的4倍。数据逐个从AD9645输出，必须在 DCO的上升沿和下降沿进行捕捉；DCO支持双倍数据速率 (DDR)捕捉。FCO用于指示新输出字节的开始，在1×帧模 式下，它与采样时钟速率相等。更多信息参见时序图部分。 0.8ns 12k TIE JITTER HISTOGRAM (Hits) 10k 8k 使用SPI时，DCO相位可以相对于数据边沿以60°增量进行 调整。这样，必要时用户可以优化系统时序余量。DCO+ 和DCO−默认时序相对于输出数据边沿为180°，如图2所示。 6k 4k 0 –800ps –600ps –400ps –200ps 0ps 200ps 400ps 600ps 10537-061 2k 图67. LVDS输出的数据眼(ANSI-644模式，走线长度大于24英寸， 标准FR-4材料，仅外部100 Ω远端端接) 当走线长度超过24英寸时，用户必须确定波形是否满足设 计的时序预算要求。附加SPI选项允许用户进一步提高两 路输出的内部端接电阻(提高电流)，从而驱动更长的走 线。提高电流可以通过设置寄存器0x15时序。虽然这会在 还可以从SPI启动12位串行流。这样，用户就可以实现并测 试与更低分辨率系统的兼容性。当分辨率变为12位串行流 时，数据流缩短。图3给出了一个12位的示例。使用默认 选项(16位串行输出)时，数据流会在14位串行数据的末尾 填充两个0。 在默认模式下，如图2所示，数据输出串行流首先输出 MSB。但这可以利用SPI将其反转，使数据输出串行流首先 输出LSB。 表9. 数字输出编码 输入(V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− 条件(V) <−VREF − 0.5 LSB −VREF 0V +VREF − 1.0 LSB >+VREF − 0.5 LSB 偏移二进制输出模式 0000 0000 0000 0000 0000 0000 0000 0000 1000 0000 0000 0000 1111 1111 1111 1100 1111 1111 1111 1100 Rev. 0 | Page 24 of 36 二进制补码模式 1000 0000 0000 0000 1000 0000 0000 0000 0000 0000 0000 0000 0111 1111 1111 1100 0111 1111 1111 1100 AD9645 表10. 灵活的输出测试模式 输出测试 模式位 序列 0000 0001 测试码名称 关闭(默认) 中间电平短码 0010 +满量程短码 0011 −满量程短码 0100 棋盘形式 0101 数字输出字2 N/A N/A 接受数据 格式选择 N/A 是 N/A 是 N/A 是 0101 0101 0101 (12-bit) 0101 0101 0101 0100 (16-bit) N/A 否 PN长序列1 数字输出字1 N/A 1000 0000 0000 (12-bit) 1000 0000 0000 0000 (16-bit) 1111 1111 1111 (12-bit) 0000 0000 0000 0000 (16-bit) 0000 0000 0000 (12-bit) 0000 0000 0000 0000 (16-bit) 1010 1010 1010 (12-bit) 1010 1010 1010 1010 (16-bit) N/A 是 0110 PN短序列1 N/A N/A 是 0111 1/0字反转 用户输入 1/0位反转 0000 0000 0000 (12-bit) 0000 0000 0000 0000 (16-bit) 寄存器0x1B至寄存器0x1C N/A 否 1000 1001 否 否 1010 1×同步 N/A 否 1011 1位高电平 1111 1111 1111 (12-bit) 111 1111 1111 1100 (16-bit) 寄存器0x19至寄存器0x1A 1010 1010 1010 (12-bit) 1010 1010 1010 1000 (16-bit) 0000 0011 1111 (12-bit) 0000 0001 1111 1100 (16-bit) 1000 0000 0000 (12-bit) 1000 0000 0000 0000 (16-bit) N/A 否 1100 混合频率 1010 0011 0011 (12-bit) 1010 0001 1001 1100 (16-bit) N/A 否 1 注释 所示为偏移 二进制码 所示为偏移 二进制码 所示为偏移 二进制码 PN23 ITU 0.150 X23 + X18 + 1 PN9 ITU 0.150 X9 + X5 + 1 与外部引脚 相关的测试码 除PN短序列和PN长序列以外，其它测试模式都支持12到16位字长，以便验证接收器的数据捕捉是否成功。 通过SPI可以启动的数字输出测试码选项有12个。当验证接 收器捕捉和时序时，这个功能很有用。可用的输出位序列 选项参见表10。一些测试码有两个串行序列字，可以通过 各种方式进行交替，具体取决于所选的测试码。 表11. PN序列 注意有些测试码可能并不遵守数据格式选择选项。此外， 可以在0x19、0x1A、0x1B和0x1C寄存器地址中指定用户定 义的测试码。 PN长序列测试码产生一个伪随机位序列，每隔223 − 1或 8,388,607位重复一次。关于PN序列的说明以及如何产生， 请参阅ITU-T 0.150 (05/96)标准的第5.6部分。种子值为全1 (初始值见表11)，AD9645的位流与ITU标准相反。输出为 串行PN23序列的并行表示(MSB优先格式)。第一个输出字 是PN23序列MSB对齐形式的前14位。 PN短序列测试码产生一个伪随机位序列，每隔29 − 1或511 位重复一次。关于PN序列的说明以及如何产生，请参阅 ITU-T 0.150 (05/96)标准的第5.1部分。种子值为全1(初始值 见表11)。输出为串行PN9序列的并行表示(MSB优先格 式)。第一个输出字是PN9序列MSB对齐形式的前14位。 序列 PN短序列 PN长序列 初始值 0x1FE0 0x1FFF 前三个采样输出(MSB优先)， 二进制补码 0x1DF1, 0x3CC8, 0x294E 0x1FE0, 0x2001, 0x1C00 有关如何通过SPI更改这些附加数字输出时序特性的信息，请 参阅存储器映射部分。 Rev. 0 | Page 25 of 36 AD9645 SDIO/PDWN引脚 CSB引脚 对于不需要SPI工作模式的应用，CSB引脚连接到DRVDD， SDIO/PDWN引脚依据表12控制掉电模式。 对 于 不 需 要 SPI工 作 模 式 的 应 用 ， CSB引 脚 应 连 接 到 DRVDD。将CSB接高电平后，所有SCLK和SDIO信息都会 被忽略。 表12. 掉电模式引脚设置 PDWN引脚电压 AGND(默认) DRVDD 器件模式 运行器件，正常工作 关断器件 注意，在非SPI模式下(CSB接DRVDD)，必须遵守“电源和 接地指南”部分所述的上电顺序。如果违反上电顺序，则 需要通过SPI执行软复位，而这在非SPI模式下是不可能的。 注意，在非SPI模式下(CSB接DRVDD)，必须遵守“电源和 接地指南”部分所述的上电顺序。如果违反上电顺序，则 需要通过SPI执行软复位，而这在非SPI模式下是不可能的。 SCLK/DFS引脚 SCLK/DFS引脚用于不需要SPI工作模式的应用中的输出格 式选择。在器件上电期间，当CSB引脚保持高电平时，此 引脚决定数字输出格式。当SCLK/DFS接DRVDD时，ADC 输出格式为二进制补码；当SCLK/DFS接AGND时，ADC 输出格式为偏移二进制。 表13. 数字输出格式 DFS电压 AGND DRVDD 输出格式 偏移二进制 二进制补码 RBIAS引脚 为了设置ADC的内核偏置电流，应在RBIAS引脚上串联一 个10.0 kΩ、1%容差接地电阻。 输出测试模式 输出测试选项见表10所示，由地址0x0D的输出测试模式位 控制。当使能输出测试模式时，ADC的模拟部分与数字后 端模块断开，测试码经过输出格式化模块。有些测试码需 要进行输出格式化，有些则不需要。将寄存器0x0D的位4 或位5置1，可以将PN序列测试的PN发生器复位。执行这 些测试时，模拟信号可有可无(如有，则忽略模拟信号)， 但编码时钟必不可少。如需了解更多信息，请参阅应用笔 记AN-877：“通过SPI与高速ADC接口”。 Rev. 0 | Page 26 of 36 AD9645 串行端口接口(SPI) AD9645的串行端口接口(SPI)允许用户利用ADC内部的一 个结构化寄存器空间来配置转换器，以满足特定功能和操 作的需要。SPI具有灵活性，可根据具体的应用进行定 制。通过串行端口，可访问地址空间、对地址空间进行读 写。存储空间以字节为单位进行组织，并且可以进一步细 分成多个区域，如存储器映射部分所述。如需了解详细操 作信息，请参阅应用笔记AN-877“通过SPI与高速ADC接口”。 CSB的下降沿与SCLK/DFS的上升沿共同决定帧的开始。串 行时序的实例如图68所示。时序参数的定义见表5。 CSB引脚可以在其它模式下工作。CSB可始终维持在低电 平状态，从而使器件一直处于使能状态；这称作流。CSB 可以在字节之间停留在高电平，这样可以允许其他外部时 序。CSB引脚拉高时，SPI功能处于高阻态模式。在该模式 下，可以开启SPI引脚的第二功能。 使用SPI的配置 在SPI操作的指令阶段，传输一条16位指令。在指令传输后 将进行数据传输，数据长度由W0位和W1位共同决定。 该 ADC的 SPI由 三 部 分 组 成 ： SCLK/DFS引 脚 、 SDIO/PDWN引脚和CSB引脚(见表14)。SCLK/DFS(CSB接 低电平时为串行时钟)引脚用于同步ADC数据的读取和写 入。SDIO/PDWN(CSB接低电平时为串行数据输入/输出) 双功能引脚允许将数据发送至内部ADC存储器映射寄存器 或从寄存器中读出数据。CSB(片选信号)引脚是低电平有 效控制引脚，它能够使能或者禁用SPI读写周期。 除了字长，指令周期还决定串行帧是读操作指令还是写操 作指令，从而通过串行端口对芯片编程或读取片上存储器 内的数据。多字节串行数据传输帧的第一个字节的第一位 表示发出的是读命令还是写命令。如果指令是回读操作， 则执行回读操作会使串行数据输入/输出(SPIO)引脚的数据 传输方向，在串行帧的一定位置由输入改为输出。 所有数据均由8位字组成。数据可通过MSB优先模式或LSB 优先模式发送。芯片上电后，默认模式为MSB优先，可以 通过SPI端口配置寄存器来更改数据发送方式。如需了解 更多关于该特性及其它特性的信息，请参阅应用笔记 AN-877“通过SPI与高速ADC接口”。 表14. 串行端口接口引脚 引脚 SCLK/DFS SDIO/PDWN CSB 功能 CSB接低电平时为串行时钟。串行移位 时钟输入，用来同步串行接口的读、写 操作。 CSB接低电平时为串行数据输入/输出。 双功能引脚；通常用作输入或输出，取 决于发送的指令和时序帧中的相对位置。 片选信号。低电平有效控制信号，用来 使能SPI模式读写周期。 tHIGH tDS tS tDH tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 图68. 串行端口接口时序图 Rev. 0 | Page 27 of 36 D5 D4 D3 D2 D1 D0 DON’T CARE 10537-062 SCLK DON’T CARE AD9645 硬件接口 不使用SPI的配置 表14中所描述的引脚包括用户编程器件与AD9645的串行端 口之间的物理接口。当使用SPI接口时，SCLK/DFS引脚和 CSB引脚用作输入引脚。SDIO/PDWN引脚是双向引脚， 在写入阶段，用作输入引脚；在回读阶段，用作输出引脚。 在不使用SPI控制寄存器接口的应用中，SCLK/DFS引脚和 SDIO/PDWN引脚用作独立的CMOS兼容控制引脚。当器 件上电后，假设用户希望将这些引脚用作静态控制线，分 别控制输出数据格式和掉电特性。在此模式下，CSB引脚 应与DRVDD相连，以禁用串行端口接口。 SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 用笔记AN-812“基于微控制器的串行端口接口(SPI)启动电 路”中详细介绍了一种SPI配置方法。 当需要转换器充分发挥其全动态性能时，应禁用SPI端 口。通常SCLK/DFS信号、CSB信号和SDIO/PDWN信号与 ADC时钟是异步的，因此，这些信号中的噪声会降低转换 器性能。如果其它器件使用板上SPI总线，则可能需要在 该总线与AD9645之间连接缓冲器，以防止这些信号在关键 的采样周期内，在转换器的输入端发生变化。 不使用SPI接口时，SCLK/DFS和SDIO/PDWN引脚可以发 挥第二功能。在器件上电期间，当这些引脚与DRVDD或 接地端连接时，这些引脚可起到特定的作用。表12和表13 说明了AD9645支持的绑定功能。 . 注意，在非SPI模式下(CSB接DRVDD)，必须遵守“电源和 接地指南”部分所述的上电顺序。如果违反上电顺序，则 需要通过SPI执行软复位，而这在非SPI模式下是不可能的。 SPI访问特性 表15简要说明了可通过SPI访问的一般特性。如需详细了解 这些特性，请参阅应用笔记AN-877“通过SPI与高速ADC接 口”。AD9645器件特定的特性详见表16(外部存储器映射寄 存器表)。 表15. 可通过SPI访问的特性 特性名称 功耗模式 时钟 失调 测试I/O 输出模式 输出相位 ADC分辨率 Rev. 0 | Page 28 of 36 描述 允许用户设置掉电模式或待机模式 允许用户访问DCS，设置时钟分频器， 以及设置时钟分频器相位 允许用户以数字方式调整转换器失调 允许用户设置测试模式，以便在输出位 上获得已知数据 允许用户设置输出模式 允许用户设置输出时钟极性 允许根据采样速率调整功耗 AD9645 存储器映射 读取存储器映射寄存器表 默认值 存储器映射寄存器表(见表16)的每一行有8位。存储器映射 大致分为三个部分：芯片配置寄存器(地址0x00至地址 0x02)、器件索引和传送寄存器(地址0x05和地址0xFF)，以 及全局ADC功能寄存器，包括设置、控制和测试(地址0x08 至地址0x102)。 AD9645复位后，关键寄存器将载入默认值。表16(存储器 映像寄存器表)内列出了各寄存器的默认值。 存储器映射寄存器表列出了每个十六进制地址及其十六进 制默认值。位7 (MSB)栏为给定十六进制默认值的起始位。 例如，器件索引寄存器(地址0x05)的十六进制默认值为 0x33，表示在地址0x05中，位[7:6] = 00，位[5:4] = 11，位 [3:2] = 00，位[1:0] = 11(二进制)。此设置是默认的通道索引 设置。该默认值导致两个ADC通道均会接收下一个写命 令。如需了解更多关于该功能及其它功能的信息，请参阅 应用笔记AN-877“通过SPI与高速ADC接口”。该应用笔记 详细描述了寄存器0x00至寄存器0xFF控制的功能。“存储器 映射寄存器描述”部分介绍了其它寄存器。 禁用的地址 此器件目前不支持表16中未包括的所有地址和位。有效地 址中未使用的位应写为0。当一个地址(例如地址0x05)仅有 部分位处于禁用状态时，才需要对这些位置进行写操作。 如果整个地址(例如地址0x13)均禁用或未在表16中列出， 则不应对该地址进行写操作。 逻辑电平 以下是逻辑电平的术语说明： • “置位”指将某位设置为逻辑“1”或“向某位写入逻辑1”。 • “清除位”指将某位设置为逻辑“0”或“向某位写入逻辑0”。 特定通道寄存器 可通过编程，单独为每个通道设置某些通道功能(例如：信 号监控阈值)。在这些情况下，可在内部为每个通道复制通 道地址位置。这些寄存器及相应的局部寄存器位，见表 16。通过设置寄存器0x05的适当数据通道位(A或B)、时钟 通道DCO位(位5)和FCO位(位4)，可访问这些局部寄存器 及相应位。如果所有位均置位，后续写操作将影响两个通 道及DCO/FCO时钟通道的寄存器。在一个读周期内，仅 允许设置一个通道(A或B)，以便对两个寄存器中的一个执 行读操作。如果在一个SPI读周期内置位所有位，则器件 返回通道A的值。表16给出的全局寄存器及相应位会影响 整个器件或通道的特性，不允许分别设置每个通道。寄存 器0x05中的设置不影响全局寄存器及相应位的值。 Rev. 0 | Page 29 of 36 AD9645 存储器映射寄存器表 AD9645使用3线接口和16位寻址，因此，寄存器0x00的位0 和位7置0，位3和位4置1。 当寄存器0x00的位5置1时，SPI进入软复位，所有用户寄存 器恢复默认值，位2自动清0。 表16 . 地址 (十六 参数名称 进制) 芯片配置寄存器 0x00 SPI端口配置 0x01 芯片ID(全局) 0x02 芯片等级(全局) Bit 7 (MSB) 0 = SDO 有效 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB优先 软复位 1 = 16位 地址 1 = 16位 地址 软复位 LSB优先 Bit 0 (LSB) 0 = SDO 有效 8位芯片ID，位[7:0] AD9645 0x8D = 双通道、14位、80 MSPS/125 MSPS、串行LVDS 禁用 速度等级ID，位[6:4] 100 = 80 MSPS 110 = 125 MSPS 默认值 (十六 进制) 注释 0x18 半字节镜像复 制，无论MSB 优 先 还 是 LSB 优先模式，给 定寄存器值均 能执行同样的 功能。 0x8B 唯一芯片ID， 用来区分器 件；只读。 禁用 禁用 禁用 禁用 唯一速度等级 ID，用来区分 器件等级；只 读。 器件索引和传送寄存器 0x05 器件索引 禁用 禁用 时钟通道 DCO 时钟通道 DCO 禁用 禁用 数据通道B 数据通道A 0x33 设置这些位以 决定片内何器 件接收下一个 写命令。默认 为片内所有器 件。 0xFF 禁用 禁用 禁用 禁用 禁用 禁用 禁用 启动覆盖 0x00 设置分辨率/采 样速率覆盖。 全局ADC功能寄存器 0x08 功耗模式(全局) 禁用 禁用 禁用 禁用 禁用 禁用 0x00 决定芯片的一 般工作模式。 0x09 时钟(全局) 禁用 禁用 禁用 禁用 禁用 禁用 0x00 打开或关闭占 空比稳定器。 0x0B 时钟分频器 (全局) 禁用 禁用 禁用 禁用 禁用 0x0C 增强控制 禁用 禁用 禁用 禁用 禁用 传送 Rev. 0 | Page 30 of 36 功耗模式 00 = 芯片运行 01 = 完全掉电 10 = 待机 11 = 复位 禁用 占空比稳 定器 0=关 1=开 0x00 时钟分频比[2:0] 000 = 1分频 001 = 2分频 010 = 3分频 011 = 4分频 100 = 5分频 101 = 6分频 110 = 7分频 111 = 8分频 斩波模式 0=关 1=开 禁用 禁用 0x00 使 能 /禁 用 斩 波模式。 AD9645 地址 (十六 进制) 0x0D 参数名称 测试模式 (局部，PN序列 复位除外) Bit 7 Bit 6 (MSB) 用户输入测试模式 00 = 单一 01 = 交替 10 = 单一一次 11 = 交替一次 (仅影响用户输入测试模 式，位[3:0] = 1000) Bit 5 产生复位 PN长序列 Bit 4 Bit 3 产生复位 PN短序列 Bit 2 Bit 1 输出测试模式，位[3:0] (局部) 0000 = 关(默认) 0001 = 中间电平短路 0010 = 正FS 0011 = 负FS 0100 = 交替棋盘形式 0101 = PN23序列 0110 = PN9序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 8位器件失调调整，位[7:0](局部) 失调调整以LSB为单位，从+127到-128(二进制补码格式) 禁用 禁用 禁用 L V D S 输出反转 禁用 (局部) A N S I / LV D S - IEEE选项 0 = LVDS-ANSI 1 = LVDS-IEEE缩 小范围链路 (全局)； 见表17 输出驱动器端 禁用 禁用 禁用 禁用 接，位[1:0] 00 = 无 01 = 200 Ω 10 = 100 Ω 11 = 100 Ω 输入时钟相位调整，位[6:4] 输出时钟相位调整，位[3:0] (值为相位延迟的输入时钟周期数)；见 (0000至1011)；见表19 表18 0x10 失调调整(局部) 0x14 输出模式 禁用 0x15 输出调整 禁用 0x16 输出相位 禁用 0x18 VREF 禁用 禁用 禁用 禁用 禁用 0x19 USER_PATT1_LSB (全局) USER_PATT1_MSB (全局) USER_PATT2_LSB (全局) USER_PATT2_MSB (全局) B7 B6 B5 B4 B3 B2 B1 B15 B14 B13 B12 B11 B10 B7 B6 B5 B4 B3 B15 B14 B13 B12 B11 0x1A 0x1B 0x1C Rev. 0 | Page 31 of 36 Bit 0 (LSB) 默认值 (十六 进制) 0x00 0x00 注释 置1时，测试 数据将取代 正常数据被 置于输出引 脚上。 器件失调 . 调整。 配置输出和 数据格式。 输出格式 0 = 偏移二 进制 1 = 二进制 补码(全局) 0x01 输出驱动 0 = 1×驱动 1 = 2×驱动 0x00 决定LVDS或 其它输出属 性。 0x03 用于利用全 局时钟分频 的器件上， 决定使用分 频器输出的 哪一个相位 来提供输出 时钟。内部 锁存不受影 响。 0x04 选择和/或 调整VREF B0 0x00 B9 B8 0x00 B2 B1 B0 0x00 B10 B9 B8 0x00 用户定义的 测试码1 LSB。 用户定义的 测试码1 MSB。 用户定义的 测试码2 LSB。 用户定义的 测试码2 MSB。 内部VREF调整数字方案，位[2:0] 000 = 1.0 V p-p 001 = 1.14 V p-p 010 = 1.33 V p-p 011 = 1.6 V p-p 100 = 2.0 V p-p AD9645 地址 (十六 进制) 0x21 参数名称 串行输出数据 控制(全局) Bit 7 (MSB) LVDS输出 0 = MSB优 先(默认) 1 = LSB优 先 Bit 6 Bit 5 Bit 4 SDR/DDR单通道/双通 道、逐位/逐字节，位 [6:4] 000 = SDR双通道、逐位 001 = SDR双通道、逐字节 010 = DDR双通道、逐位 011 = DDR双通道、逐字 节(默认) 100 = DDR单通道、逐字 禁用 禁用 Bit 3 编码模式 0 = 正常 编码速率 模 式 (默 认) 1 = 低编码 速率模式 (采样速率 <20 MSPS) 禁用 Bit 2 0 = 1×帧 (魔方) 1 = 2×帧 Bit 0 Bit 1 (LSB) 串行输出位数 00 = 16位(默认) 10 = 12位 0x22 串行通道状态 (局部) 禁用 禁用 0x100 分辨率/采样速 率覆盖 禁用 分辨率/采样速 率覆盖使能 0x101 用户I/O控制2 禁用 禁用 禁用 禁用 禁用 禁用 禁用 0x102 用户I/O控制3 禁用 禁用 禁用 禁用 VCM掉电 禁用 禁用 分辨率 01 = 14位 10 = 12位 禁用 采样速率 000 = 20 MSPS 001 = 40 MSPS 010 = 50 MSPS 011 = 65 MSPS 100 = 80 MSPS 101 = 105 MSPS 110 = 125 MSPS 禁用 Rev. 0 | Page 32 of 36 通 道 输 出 通道掉电 复位 SDIO 下拉 禁用 默认值 (十六 进制) 0x30 0x00 注释 串行流控制。 采样速率小 于20 MSPS 时，要求位 [6:4] = 100 (DDR单通道) 和位3 = 1(低 编码速率模 式)。 用来关断转 换器的各个 部分。 0x00 分 辨 率 /采 样 速 率 覆 盖 (要 求写入传送寄 存器0xFF)。 0x00 禁 用 SDIO下 拉电阻。 VCM控制。 0x00 AD9645 表17. LVDS-ANSI/LVDS-IEEE选项 存储器映射寄存器描述 如需了解有关寄存器0x00至寄存器0xFF所控制功能的更多 信息，请参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 器件索引(寄存器0x05) 对于映射中的某些特性，各通道可以独立设置，而其它特 性则是全局适用(取决于上下文)，不论选择哪一通道。寄 存器0x05的位[1:0]可以用来选择哪个数据通道受影响。输 出时钟通道也可以通过寄存器0x05选择。可以让独立特性 的一个较小子集适用于这些器件。 输出 模式， 位6 0 1 输出模式 LVDS-ANSI LVDS-IEEE 缩小范围 链路 输出驱动器 端接 用户可选 用户可选 输出驱动器电流 自动选择以提供 适当的摆幅 自动选择以提供 适当的摆幅 位[5:3]—禁用 位2—输出反转 此位置1，输出位流反转。 传送(寄存器0xFF) 除寄存器0x100外，所有其它寄存器都在写入时立刻更 新。寄存器0xFF的位0置1时，ADC采样速率覆盖寄存器 (地址0x100)的设置初始化。 功耗模式(寄存器0x08) 位1—禁用 位0—输出格式 默认情况下，此位置1，以二进制补码格式发送数据输 出。如果此位清0，输出模式变为偏移二进制。 位[7:2]—禁用 输出调整(寄存器0x15) 位[1:0]—功耗模式 位[7:6]—禁用 正常工作(位[1:0] = 00)时，两个ADC通道均启用。 位[5:4]—输出驱动器端接 掉电模式(位[1:0] = 01)下，数字数据路径时钟禁用，数字 数据路径复位。输出禁用。 利用这些位，用户可以选择内部端接电阻。 待机模式(位[1:0] = 10)下，数字数据路径时钟和输出均禁用。 数字复位(位[1:0] = 11)期间，除SPI端口外，芯片的所有其 它数字数据路径时钟和输出(适用时)均复位。注意，SPI始 终受用户的控制，从不会自动禁用或复位(除非上电复位)。 增强控制(寄存器0x0C) 位[7:3]—禁用 位2—斩波模式 某些应用对失调电压和其它低频噪声敏感，如零差或直接 变 频 接 收 机 等 ， 针 对 这 些 应 用 ， 可 以 将 位 2置 1来 使 能 AD9645第一级的斩波特性。在频域，斩波将失调和其它低 频噪声转换为fCLK/2，可以通过滤波器予以滤除。 位[3:1]—禁用 位0—输出驱动 输出调整寄存器的位0仅控制FCO和DCO输出的LVDS驱动 器的驱动强度。默认值为1×驱动，通过设置寄存器0x05中 的适当通道位，然后将位0置1，可以将驱动强度提高到 2×。这些特性不能与输出驱动器端接选择一起使用。输出 驱动器端接和输出驱动同时选择时，端接选择优先于FCO 和DCO的2×驱动强度选择。 输出相位(寄存器0x16) 位7—禁用 位[6:4]—输入时钟相位调整 详情参见表18。 位[1:0]—禁用 表18. 输入时钟相位调整选项 输出模式(寄存器0x14) 位7—禁用 位6—LVDS-ANSI/LVDS-IEEE选项 此位置1，选择LVDS-IEEE(缩小范围)选项。 默认设置为LVDS-ANSI。选择LVDS-ANSI或LVDS-IEEE缩 小范围链路时，用户可以选择驱动器端接(见表17)。驱动 器电流自动选择以提供适当的输出摆幅。 输入时钟相位调整， 位[6:4] 000(默认) 001 010 011 100 101 110 111 Rev. 0 | Page 33 of 36 相位延迟的输入时钟周期数 0 1 2 3 4 5 6 7 AD9645 位[3:0]—输出时钟相位调整 分辨率/采样速率覆盖(寄存器0x100) 详情参见表19。 利用此寄存器，用户可以降低器件性能。任何提升默认速 度等级的尝试都会导致芯片掉电。此寄存器的设置在传送 寄存器(寄存器0xFF)的位0写入1后初始化。 表19. 输出时钟相位调整选项 输出时钟(DCO)， 相位调整，位[3:0] 0000 0001 0010 0011(默认) 0100 0101 0110 0111 1000 1001 1010 1011 DCO相位调整 (相对于D0x±/D1x±边沿的度数) 0 60 120 180 240 300 360 420 480 540 600 660 用户I/O控制2(寄存器0x101) 位[7:1]—禁用 位0—SDIO下拉 位0可以置1以禁用SDIO引脚内置的30 kΩ下拉电阻；当许 多器件连接到SPI总线时，它可以用来限制负载。 用户I/O控制3(寄存器0x102) 位[7:4]—禁用 位3—VCM掉电 通过将位3置1，可关断内部VCM发生器。使用外部基准电 压源时使用此功能。 串行输出数据控制(寄存器0x21) 串行输出数据控制寄存器用于设置AD9645的各种输出数据 模式，具体依据数据捕捉方案而定。表20列出了AD9645的 各种串行化选项。 位[2:0]—禁用 表20. SPI寄存器选项 选择的串行化选项 寄存器0x21 内容 0x30 0x20 0x10 0x00 0x34 0x24 0x14 0x04 0x40 0x32 0x22 0x12 0x02 0x36 0x26 0x16 0x06 0x42 串行输出位数(SONB) 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 帧模式 1× 1× 1× 1× 2× 2× 2× 2× 1× 1× 1× 1× 1× 2× 2× 2× 2× 1× 串行数据模式 DDR双通道逐字节 DDR双通道逐位 SDR双通道逐字节 SDR双通道逐位 DDR双通道逐字节 DDR双通道逐位 SDR双通道逐字节 SDR双通道逐位 DDR单通道逐字 DDR双通道逐字节 DDR双通道逐位 SDR双通道逐字节 SDR双通道逐位 DDR双通道逐字节 DDR双通道逐位 SDR双通道逐字节 SDR双通道逐位 DDR单通道逐字 Rev. 0 | Page 34 of 36 DCO倍频器 4 × fS 4 × fS 8 × fS 8 × fS 4 × fS 4 × fS 8 × fS 8 × fS 8 × fS 3 × fS 3 × fS 6 × fS 6 × fS 3 × fS 3 × fS 6 × fS 6 × fS 6 × fS 时序图 见图2(默认设置) 见图2 见图2 见图2 见图4 见图4 见图4 见图4 见图6 见图3 见图3 见图3 见图3 见图5 见图5 见图5 见图5 见图7 AD9645 应用信息 在进行AD9645的系统设计和布局之前，建议设计者先熟悉 下述设计指南，其中说明了某些引脚所需的特殊电路连接 和布局布线要求。 电源和接地指南 当连接电源至AD9645时，建议使用两个独立的1.8 V电源： 一个电源用于模拟输出(AVDD)，另一个电源用于数字输 出(DRVDD)。对于AVDD和DRVDD，应使用多个不同的去耦 电容以支持高频和低频。去耦电容应放置在接近PCB入口 点和接近器件引脚的位置，并尽可能缩短走线长度。 使用两个电源时，AVDD不得先于DRVDD上电，DRVDD 必须先于或与AVDD同时上电。如果违反此顺序，通过SPI 寄存器0x00 (位[7:0] = 0x3C)执行软复位，然后通过SPI寄存 器0x08 (位[7:0] = 0x03，随后位[7:0] = 0x00)执行数字复位， 可使器件恢复正常工作。 在非SPI模式下，电源上电顺序是强制性的，违反顺序将 无法补救。 AD9645仅需要一个PCB接地层。对PCB模拟、数字和时钟 模块进行合理去耦和巧妙分隔，可以轻松获得最佳性能。 裸露焊盘散热块建议 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露的连续铜平面应 与AD9645的裸露焊盘(引脚0)匹配。铜平面上应有多个通 孔，获得尽可能低的热阻路径以通过PCB底部进行散热。 这些过孔应填满焊料或插入插针。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层，以便将PCB上的连续铜平面划分 为多个均等的部分。这样，在回流焊过程中，可在ADC与 PCB之间提供多个连接点，而一个连续的、无分割的平面 只能保证一个连接点。可以参考图69所示的PCB布局布线 范例。如需了解有关封装和芯片级封装PCB布局布线的详 细信息，请参阅应用笔记AN-772：“LFCSP封装设计与制 造指南”(www.analog.com)。 SILKSCREEN PARTITION PIN 1 INDICATOR 10537-063 设计指南 图69. 典型PCB布局布线 VCM VCM引脚应通过一个0.1 μF电容去耦至地。 基准电压源去耦 VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低 ESR 1.0 μF电容的并联组合去耦至地。 SPI端口 当需要转换器充分发挥其全动态性能时，应禁用SPI端 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 异步的，因此，这些信号中的噪声会降低转换器性能。如 果其它器件使用板上SPI总线，则可能需要在该总线与 AD9645之间连接缓冲器，以防止这些信号在关键的采样周 期内，在转换器的输入端发生变化。 Rev. 0 | Page 35 of 36 AD9645 外形尺寸 0.30 0.25 0.18 32 25 1 24 0.50 BSC *3.75 3.60 SQ 3.55 EXPOSED PAD 17 TOP VIEW 0.80 0.75 0.70 0.50 0.40 0.30 8 16 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE PIN 1 INDICATOR 9 BOTTOM VIEW 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5 WITH EXCEPTION TO EXPOSED PAD DIMENSION. 08-16-2010-B PIN 1 INDICATOR 5.10 5.00 SQ 4.90 图70. 32引脚引脚架构芯片级封装[LFCSP_WQ] 5 mm x 5 mm，超薄体 (CP-32-12) 尺寸单位：mm 订购指南 型号1 AD9645BCPZ-80 AD9645BCPZRL7-80 AD9645BCPZ-125 AD9645BCPZRL7-125 AD9645-125EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 32引脚架构芯片级封装(LFCSP_WQ) 32引脚架构芯片级封装(LFCSP_WQ) 32引脚架构芯片级封装(LFCSP_WQ) 32引脚架构芯片级封装(LFCSP_WQ) 评估板 Z = 符合RoHS标准的器件。 ©2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D10537sc-0-6/12(0) Rev. 0 | Page 36 of 36 封装选项 CP-32-12 CP-32-12 CP-32-12 CP-32-12