8通道、14位、40/65 MSPS串行 LVDS 1.8 V模数转换器 AD9257 产品特性 功能框图 低功耗：每通道55 mW (65 MSPS)，功率选项可调整 信噪比(SNR)：75.5 dB(至奈奎斯特频率) 无杂散动态范围(SFDR)：91.6 dBc(至奈奎斯特频率) 差分非线性(DNL) = ±0.6 LSB(典型值)；积分非线性(INL) = ±1.1 LSB(典型值) 串行LVDS(ANSI-644，默认) 低功耗，减少信号选项(类似于IEEE 1596.3) 数据时钟输出和帧时钟输出 650 MHz全功率模拟带宽 2 V p-p输入电压范围 1.8 V电源供电 串行端口控制 全芯片及单一通道省电模式 灵活的位定向 内置生成及用户自定义数字测试码 可编程时钟与数据对准 可编程输出分辨率 待机模式 应用 AVDD PDWN AD9257 DRVDD 14 VIN+ A VIN– A ADC VIN+ B VIN– B ADC VIN+ C VIN– C ADC VIN+ D VIN– D ADC VIN+ E VIN– E ADC VIN+ F VIN– F ADC VIN+ G VIN– G ADC VIN+ H VIN– H ADC D+ A D– A SERIAL LVDS 14 D+ B D– B SERIAL LVDS 14 D+ C D– C SERIAL LVDS 14 D+ D D– D SERIAL LVDS 14 D+ E D– E SERIAL LVDS 14 D+ F D– F SERIAL LVDS 14 D+ G D– G SERIAL LVDS 14 D+ H D– H SERIAL LVDS VREF SENSE 1.0V REF SELECT VCM SERIAL PORT INTERFACE DATA RATE MULTIPLIER SYNC RBIAS AGND CSB SDIO/ SCLK/ DFS DTP FCO+ FCO– DCO+ DCO– CLK+ CLK– 10206-001 医疗成像和无创超声检测 便携式超声和数字波束形成系统 正交无线电接收机 分集无线电接收机 光纤网络 测试设备 图1. 概述 AD9257是一款8通道、14位、40 MSPS/65 MSPS模数转换器 系统成本最低，例如可编程时钟与数据对准、生成可编程 (ADC)，内置片内采样保持电路，专门针对低成本、低功 数字测试码等。可获得的数字测试码包括内置固定码和伪 耗、小尺寸和易用性而设计。该产品的转换速率最高可达 随机码，以及通过串行端口接口(SPI)输入的用户自定义测 65 MSPS，具有杰出的动态性能与低功耗特性，适合比较重 试码。 视小封装尺寸的应用。 AD9257采用符合RoHS标准的64引脚LFCSP封装，额定温 该ADC要求采用1.8 V单电源供电以及LVPECL/CMOS/LVDS 度范围为−40°C至+85°C工业温度范围。该产品受美国专利 兼容型采样速率时钟信号，以便充分发挥其工作性能。无 保护。 需外部基准电压源或驱动器件即可满足许多应用需求。 产品特色 该 ADC会 自 动 将 采 样 速 率 时 钟 倍 频 ， 以 便 产 生 合 适 的 1. 小尺寸。一个小型封装中集成8个ADC，节省空间。 LVDS串行数据速率。它提供一个数据时钟输出(DCO)用于 2. 低功耗。每通道55 mW(65 MSPS，功率选项可调整) 在输出端捕获数据，以及一个帧时钟输出(FCO)用于发送 3. 易于使用。数据时钟输出(DCO)的工作频率高达455 MHz， 新输出字节信号。它还支持独立关断各通道；禁用所有通 4. 使用灵活。SPI控制提供丰富灵活的特性，可满足各种 道时，典型功耗低于2 mW。 该ADC内置多种功能特性，可使器件的灵活性达到最佳、 Rev. A 支持双倍数据速率(DDR)操作。 特定系统的需求。 5. 与AD9637(8通道12位ADC)引脚兼容。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2011–2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9257 目录 产品特性 ............................................................................................ 1 功耗和省电模式........................................................................ 22 应用..................................................................................................... 1 数字输出和时序........................................................................ 23 概述..................................................................................................... 1 内置输出测试模式 ........................................................................ 27 功能框图 ............................................................................................ 1 输出测试模式 ............................................................................ 27 产品特色 ............................................................................................ 1 串行接口(SPI)................................................................................. 28 修订历史 ............................................................................................ 2 使用SPI的配置 .......................................................................... 28 技术规格 ............................................................................................ 3 硬件接口..................................................................................... 29 直流规格....................................................................................... 3 不使用SPI的配置...................................................................... 29 交流规格....................................................................................... 4 SPI访问特性............................................................................... 29 数字规格....................................................................................... 5 存储器映射...................................................................................... 30 开关规格....................................................................................... 6 读取存储器映射寄存器表 ...................................................... 30 时序规格....................................................................................... 6 存储器映射寄存器表............................................................... 31 绝对最大额定值............................................................................... 8 存储器映射寄存器描述 .......................................................... 34 热特性 ........................................................................................... 8 应用信息 .......................................................................................... 36 ESD警告........................................................................................ 8 设计指南..................................................................................... 36 引脚配置和功能描述 ...................................................................... 9 电源和接地建议........................................................................ 36 典型性能参数 ................................................................................. 11 时钟稳定性考虑........................................................................ 36 AD9257-65.................................................................................. 11 裸露焊盘散热块建议............................................................... 36 AD9257-40.................................................................................. 14 VCM ............................................................................................ 36 等效电路 .......................................................................................... 17 基准电压源去耦........................................................................ 36 工作原理 .......................................................................................... 18 SPI端口 ....................................................................................... 36 模拟输入考虑 ............................................................................ 18 外形尺寸 .......................................................................................... 37 基准电压源 ................................................................................ 19 订购指南..................................................................................... 37 时钟输入考虑 ............................................................................ 20 修订历史 2011年10月—修订版0：初始版 2013年4月—修订版0至修订版A 更改表1 .............................................................................................. 3 更改“交流规格”部分....................................................................... 4 表4增加1.5 ns(最小值)和3.1 ns(最大值)传播延迟.................... 6 图7、图9、图10和图11的标题增加CLK分频比 = 8 .............. 11 更改图14和图17 ............................................................................. 12 图22、图24和图25的标题增加CLK分频比 = 8 ....................... 14 图28和图31增加CLK分频比 = 4；更改图32 ........................... 15 更改图36和图37 ............................................................................. 17 更改图56 .......................................................................................... 22 更改“数字输出和时序”部分........................................................ 23 更改“特定通道寄存器”部分........................................................ 30 更改表17中的寄存器0x21位3 ..................................................... 33 更改位[6:4]—“输入时钟相位调整”部分................................... 35 增加“时钟稳定性考虑”部分........................................................ 36 更新“外形尺寸”.............................................................................. 37 Rev. A | Page 2 of 40 AD9257 技术规格 直流规格 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V，2 V p-p差分输入，1.0 V内部基准电压，AIN = -1.0 dBFS。 表1. 参数1 分辨率 精度 无失码 失调误差 失调匹配 增益误差 增益匹配 差分非线性(DNL) 积分非线性(INL) 温度漂移 失调误差 内部基准电压源 输出电压(1 V模式) 1.0 mA时的负载调整率(VREF = 1 V) 输入电阻 折合到输入端噪声 VREF = 1.0 V 模拟输入 差分输入电压(VREF = 1 V) 共模电压 共模范围 差分输入电阻 差分输入电容 电源 AVDD DRVDD IAVDD IDRVDD (ANSI-644模式) IDRVDD (缩小范围模式) 总功耗 总功耗(8通道，ANSI-644模式) 总功耗(8通道，缩小范围模式) 关断功耗 待机功耗2 1 2 温度 全 全 全 全 全 全 全 最小值 14 −0.6 0 −6.0 −1.0 −1.0 −3.1 保证 −0.3 0.2 −2.1 +1.7 −0.5/+0.8 ±1.1 +0.1 0.6 2.0 +5.0 +1.7 +3.1 −0.7 0 −6.0 −1.0 −1.0 −4.0 ±2 全 全 全 全 AD9257-40 AD9257-65 典型值 最大值 最小值 典型值 最大值 单位 14 位 0.98 0.99 2 7.5 保证 −0.3 0.23 −2.9 +1.6 ±0.6 ±1.1 +0.1 0.6 +1.0 +5.0 +1.6 +4.0 ±2 1.01 0.98 0.99 2 7.5 % FSR % FSR % FSR % FSR LSB LSB ppm/°C 1.01 V mV kΩ 25°C 0.91 0.94 LSB rms 全 全 全 2 0.9 2 0.9 V p-p V V kΩ pF 0.5 全 全 全 全 全 25°C 1.3 0.5 5.2 3.5 1.7 1.7 全 25°C 25°C 25°C 1.8 1.8 147 53 38 1.9 1.9 156 85 360 333 1 74 434 如需了解定义以及如何完成这些测试的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 可通过SPI进行控制。 Rev. A | Page 3 of 40 1.3 5.2 3.5 1.7 1.7 1.8 1.8 198 60 45 1.9 1.9 211 93 V V mA mA mA 464 437 1 92 547 mW mW mW mW AD9257 交流规格 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V，2 V p-p差分输入，1.0 V内部基准电压，AIN = -1.0 dBFS。CLK分频比 = 8， 用于输入频率 ≥ 19.7 MHz时的典型特性。 表2. 参数1 信噪比(SNR) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 30.5 MHz fIN = 63.5 MHz fIN = 69.5 MHz fIN = 123.4 MHz 信纳比(SINAD) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 30.5 MHz fIN = 63.5 MHz fIN = 69.5 MHz fIN = 123.4 MHz 有效位数(ENOB) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 30.5 MHz fIN = 63.5 MHz fIN = 69.5 MHz fIN = 123.4 MHz 无杂散动态范围(SFDR) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 30.5 MHz fIN = 63.5 MHz fIN = 69.5 MHz fIN = 123.4 MHz 最差谐波(二次或三次) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 30.5 MHz fIN = 63.5 MHz fIN = 69.5 MHz fIN = 123.4 MHz 最差其它谐波(二次或三次除外) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 30.5 MHz fIN = 63.5 MHz fIN = 69.5 MHz fIN = 123.4 MHz 双音交调失真(IMD) — AIN1和AIN2 = −7.0 dBFS AND AIN2 = −7.0 dBFS fIN1 = 8 MHz, fIN2 = 10 MHz fIN1 = 30 MHz, fIN2 = 32 MHz 温度 25°C 全 25°C 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 最小值 73.5 AD9257-40 典型值 最大值 75.9 75.8 75.7 最小值 73.3 AD9257-65 典型值 最大值 75.7 75.6 75.5 74.9 dBFS dBFS dBFS dBFS dBFS dBFS 74.7 73.2 72.5 75.8 75.7 75.6 72.0 75.6 75.6 75.4 74.8 dBFS dBFS dBFS dBFS dBFS dBFS 74.5 72.8 11.7 12.3 12.3 12.3 11.7 12.3 12.3 12.2 12.1 位 位 位 位 位 位 12.1 11.8 80 25°C 全 25°C 25°C 25°C 25°C 96 96 97 96 96 91 95 dBc dBc dBc dBc dBc dBc 87 83 −99 −96 −100 −80 −99 −98 −91 −98 −79 −87 −83 25°C 全 25°C 25°C 25°C 25°C −96 −99 −97 25°C 25°C 95 Rev. A | Page 4 of 40 79 −86 −96 −96 −98 −95 单位 dBc dBc dBc dBc dBc dBc −94 dBc dBc dBc dBc dBc dBc 92 dBc dBc −98 −88 AD9257 参数1 串扰2 串扰(超量程情况)3 电源抑制比(PSRR)4 AVDD DRVDD 模拟输入带宽(全功率) 温度 25°C 25°C 25°C 最小值 AD9257-40 典型值 最大值 −100 −92 最小值 AD9257-65 典型值 最大值 −98 −94 52 73 650 25°C 52 71 650 单位 dB dB dB dB MHz 1 如需了解定义以及如何完成这些测试的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 串扰的测量条件：一个通道参数为10 MHz、−1.0 dBFS模拟输入且相邻通道上无输入信号。 3 超量程情况指高于满量程输入范围3 dB。 4 PSRR测量方法：将一个10 MHz正弦波信号注入电源引脚，测量FFT的输出杂散。PSRR等于杂散电压的幅度与引脚电压之比，用分贝(dB)表示。 2 数字规格 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V，2 V p-p差分输入，1.0 V内部基准电压，AIN = -1.0 dBFS。 表3. 参数1 时钟输入(CLK+、CLK−) 逻辑兼容 差分输入电压2 输入电压范围 输入共模电压 输入电阻(差分) 输入电容 逻辑输入(PDWN、SYNC、SCLK) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(CSB) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(SDIO) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输出(SDIO)3 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) 数字输出(D± x)，ANSI-644 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 输出编码(默认) 数字输出(D± x)，低功耗，减少信号选项 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 输出编码(默认) 温度 最小值 全 全 全 25°C 25°C 0.2 AGND − 0.2 全 全 25°C 25°C 1.2 0 全 全 25°C 25°C 1.2 0 全 全 25°C 25°C 1.2 0 典型值 最大值 单位 3.6 AVDD + 0.2 V p-p V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF CMOS/LVDS/LVPECL 0.9 15 4 30 2 26 2 26 5 1.79 全 全 0.05 V V 全 全 247 1.13 LVDS 350 1.21 二进制补码 454 1.38 mV V 全 全 150 1.13 LVDS 200 1.21 二进制补码 250 1.38 mV V 1 如需了解定义以及如何完成这些测试的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 仅针对LVDS和LVPECL。 3 针对共用同一连接的13个SDIO/DFS引脚。 2 Rev. A | Page 5 of 40 AD9257 开关规格 除非另有说明，AVDD = 1.8 V，DRVDD = 1.8 V，2 V p-p差分输入，1.0 V内部基准电压，AIN = -1.0 dBFS。 表4. 参数1, 2 时钟3 输入时钟速率 转换速率 时钟高电平脉冲宽度(tEH) 时钟低电平脉冲宽度(tEL) 输出参数3 传播延迟(tPD) 上升时间(tR)(20%至80%) 下降时间(tF)(20%至80%) FCO传播延迟(tFCO) DCO传播延迟(tCPD)4 DCO至数据延迟(tDATA)4 DCO至FCO延迟(tFRAME)4 数据至数据偏斜 (tDATA-MAX − tDATA-MIN) 唤醒时间(待机) 唤醒时间(省电模式)5 流水线延迟 孔径 孔径延迟(tA) 孔径不确定(抖动) 超范围恢复时间 温度 最小值 全 全 全 全 10 10 全 全 全 全 全 全 全 全 1.5 典型值 最大值 单位 520 40/65 MHz MSPS ns ns 3.1 ns ps ps ns ns ps ps ps 12.5/7.69 12.5/7.69 1.5 (tSAMPLE/28) − 300 (tSAMPLE/28) − 300 2.3 300 300 2.3 tFCO + (tSAMPLE/28) (tSAMPLE/28) (tSAMPLE/28) ±50 3.1 (tSAMPLE/28) + 300 (tSAMPLE/28) + 300 ±200 25°C 25°C 全 35 375 16 μs μs 时钟周期 25°C 25°C 25°C 1 0.1 1 ns ps rms 时钟周期 1 如需了解定义以及如何完成这些测试的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 采用标准FR-4材料测量。 3 可通过SPI进行调整。 4 tSAMPLE/28基于位数的一半，因为延迟基于一半的占空比。tSAMPLE = 1/fS。 5 唤醒时间指从省电模式返回正常工作模式所需的时间。 2 时序规格 表5. 参数 同步时序要求 tSSYNC tHSYNC SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO 说明 限值 单位 SYNC至CLK+上升沿的建立时间 SYNC至CLK+上升沿的保持时间 参见图61 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK高电平脉冲宽度 SCLK低电平脉冲宽度 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态 所需的时间(图61未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态 所需的时间(图61未显示) 0.24 0.40 ns(典型值) ns(典型值) 2 2 40 2 2 10 10 10 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) 10 ns(最小值) Rev. A | Page 6 of 40 AD9257 时序图 N–1 VIN± x tA N tEH CLK– tEL CLK+ tCPD DCO– DCO+ tFCO FCO– tFRAME FCO+ tPD tDATA MSB D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 MSB D12 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 16 N – 16 D+ x 10206-002 D– x 图2. 字宽DDR、1x帧、14位输出模式(默认) N–1 VIN± x tA N tEH CLK– tEL CLK+ DCO– tCPD DCO+ tFRAME tFCO FCO– FCO+ tPD MSB N – 17 D10 N – 17 D9 N – 17 D8 N – 17 D7 N – 17 D6 N – 17 D5 N – 17 D4 N – 17 D3 N – 17 D2 N – 17 D+ x 图3. 字宽DDR、1×帧、12位输出模式 CLK+ tHSYNC 10206-004 tSSYNC SYNC 图4. SYNC输入时序要求 Rev. A | Page 7 of 40 D1 N – 17 D0 N – 17 MSB N – 16 D10 N – 16 10206-003 tDATA D– x AD9257 绝对最大额定值 热特性 表6. 参数 电气 AVDD至AGND DRVDD至AGND 数字输出(D± x、DCO+、DCO−、 FCO+、FCO−) 至AGND CLK+、CLK−至AGND VIN+ x、VIN− x至AGND SCLK/DTP、SDIO/DFS、CSB至AGND SYNC、PDWN至AGND RBIAS至AGND VREF、SENSE至AGND 环境 工作温度范围(环境) 最高结温 引脚温度(焊接，10秒) 存储温度范围(环境) LFCSP封装的裸露焊盘必须焊接到接地层。将裸露焊盘焊 额定值 接到PCB上可提高焊接接头的可靠性，从而最大限度发挥 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −40°C至+85°C 150°C 300°C −65°C至+150°C 封装的热性能。 表7. 热阻 封装类型 64引脚 LFCSP 9 mm × 9 mm (CP-64-4) 气流 速度 (m/s) 0 1.0 2.5 θJA1, 2 22.3 19.5 17.5 θJC1, 3 1.4 N/A N/A θJB1, 4 N/A 11.8 N/A ΨJT1, 2 0.1 0.2 0.2 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 25-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 3 按照MIL-Std 883、方法1012.1。 4 按照JEDEC JESD51-8(静止空气)。 1 2 θJA典型值的测试条件为带实接地层的四层PCB。如表7所 示，气流可改善散热，从而降低θJA。另外，直接与封装引 脚接触的金属，包括金属走线、通孔、接地层、电源层， 可降低θJA。 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 ESD警告 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 Rev. A | Page 8 of 40 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 AD9257 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 VIN+ F VIN– F AVDD VIN– E VIN+ E AVDD SYNC VCM VREF SENSE RBIAS VIN+ D VIN– D AVDD VIN– C VIN+ C 引脚配置和功能描述 PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 AD9257 TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 AVDD VIN+ B VIN– B AVDD VIN– A VIN+ A AVDD PDWN CSB SDIO/DFS SCLK/DTP AVDD DNC DRVDD D+ A D– A NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED PAD MUST BE CONNECTED TO ANALOG GROUND. 10206-005 D– G D+ G D– F D+ F D– E D+ E DCO– DCO+ FCO– FCO+ D– D D+ D D– C D+ C D– B D+ B 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 AVDD VIN+ G VIN– G AVDD VIN– H VIN+ H AVDD AVDD CLK– CLK+ AVDD AVDD DNC DRVDD D– H D+ H 图5. 引脚配置(顶视图) 表8. 引脚功能描述 引脚编号 0, EP 引脚名称 AGND、裸露焊盘 1, 4, 7, 8, 11, 12, 37, 42, 45, 48, 51, 59, 62 13, 36 14, 35 2, 3 5, 6 9, 10 15, 16 17, 18 19, 20 21, 22 23, 24 25, 26 27, 28 29, 30 31, 32 33, 34 38 39 40 41 43, 44 46, 47 49, 50 52, 53 AVDD 说明 模拟地，裸露焊盘。封装底部的裸露热焊盘为器件提供模拟地。 该焊盘必须与地相连，才能正常工作。 1.8 V模拟电源。 DNC DRVDD VIN+ G, VIN− G VIN− H, VIN+ H CLK−, CLK+ D− H, D+ H D− G, D+ G D− F, D+ F D− E, D+ E DCO−, DCO+ FCO−, FCO+ D− D, D+ D D− C, D+ C D− B, D + B D− A, D+ A SCLK/DTP SDIO/DFS CSB PDWN VIN+ A, VIN− A VIN− B, VIN+ B VIN+ C, VIN− C VIN− D, VIN+ D 不连接。 1.8 V数字输出驱动器电源。 ADC G模拟输入(+)，ADC G模拟输入(−)。 ADC H模拟输入(−)，ADC H模拟输入(+)。 输入时钟(−)，输入时钟(+)。 ADC H数字输出(−)，ADC H数字输出(+)。 ADC G数字输出(−)，ADC G数字输出(+)。 ADC F数字输出(−)，ADC F数字输出(+)。 ADC E数字输出(−)，ADC E数字输出(+)。 数据时钟数字输出(−)，数据时钟数字输出(+)。 帧时钟数字输出(−)，帧时钟数字输出(+)。 ADC D数字输出(−)，ADC D数字输出(+)。 ADC C数字输出(−)，ADC C数字输出(+)。 ADC B数字输出(−)，ADC B数字输出(+)。 ADC A数字输出(−)，ADC A数字输出(+)。 串行时钟(SCLK)/数字测试码(DTP)。 串行数据输入/输出(SDIO)/数据格式选择(DFS)。 片选信号。 关断。 ADC A模拟输入(+)，ADC A模拟输入(−)。 ADC B模拟输入(−)，ADC B模拟输入(+)。 ADC C模拟输入(+)，ADC C模拟输入(−)。 ADC D模拟输入(−)，ADC D模拟输入(+)。 Rev. A | Page 9 of 40 AD9257 引脚编号 54 55 56 57 58 60, 61 63, 64 引脚名称 RBIAS SENSE VREF VCM 同步 VIN+ E, VIN− E VIN− F, VIN+ F 说明 设置模拟电流偏置。连接到接地10 kΩ(1%容差)电阻。 基准电压模式选择。 基准电压输入/输出。 等于中间电源电压的模拟输出电压。设置模拟输入的共模电压。 数字输入。时钟分频器的SYNC输入。内置30 kΩ下拉电阻。 ADC E模拟输入(+)，ADC E模拟输入(−)。 ADC F模拟输入(−)，ADC F模拟输入(+)。 Rev. A | Page 10 of 40 AD9257 典型性能参数 AD9257-65 0 0 –15 AMPLITUDE (dBFS) –30 –45 –60 –75 –90 –90 –120 3 6 9 12 15 18 21 24 27 30 –135 –15 –30 12 15 18 21 24 27 30 –45 –60 –75 –90 –45 –60 –75 –90 –105 –105 –120 –120 6 9 12 15 18 21 24 27 30 FREQUENCY (MHz) –135 10206-007 3 6 9 12 15 18 21 24 27 30 图10. 单音16k FFT(fIN = 30.5 MHz，fSAMPLE = 65 MSPS， CLK分频比 = 8) 0 –15 –30 –30 AMPLITUDE (dBFS) 0 –15 –45 –60 –75 2F2 + F1 2F2 – F1 2F1 + F2 2F1 – F2 F2 – F1 F1 + F2 3 FREQUENCY (MHz) 图7. 单音16k FFT(fIN = 63.5 MHz，fSAMPLE = 65 MSPS， CLK分频比 = 8) –90 65MSPS 30.5MHz AT –1dBFS SNR = 74.7dB (75.7dBFS) SFDR = 96.7dBc 10206-109 AMPLITUDE (dBFS) –30 65MSPS 123.4MHz AT –1dBFS SNR = 72.2dB (73.2dBFS) SFDR = 83.0dBc –45 –60 –75 –90 –105 –120 3 6 9 12 15 18 21 24 27 30 FREQUENCY (MHz) –135 3 6 9 12 15 18 21 24 27 30 FREQUENCY (MHz) 图8. 双音16k FFT(fIN1 = 30 MHz，fIN2 = 32 MHz， fSAMPLE = 65 MSPS) 图11. 单音16k FFT(fIN = 123.4 MHz，fSAMPLE = 65 MSPS， CLK分频比 = 8) Rev. A | Page 11 of 40 10206-010 –120 10206-008 –135 9 0 65MSPS 63.5MHz AT –1dBFS SNR = 73.9dB (74.9dBFS) SFDR = 95.4dBc –15 –105 6 图9. 单音16k FFT(fIN = 19.7 MHz，fSAMPLE = 65 MSPS， CLK分频比 = 8) 0 –135 3 FREQUENCY (MHz) 图6. 单音16k FFT(fIN = 9.7 MHz，fSAMPLE = 65 MSPS) AMPLITUDE (dBFS) –75 –120 FREQUENCY (MHz) AMPLITUDE (dBFS) –60 –105 –135 65MSPS 19.7MHz AT –1dBFS SNR = 74.7dB (75.7dBFS) SFDR = 96.7dBc –45 –105 10206-006 AMPLITUDE (dBFS) –30 –15 10206-009 65MSPS 9.7MHz AT –1dBFS SNR = 74.7dB (75.7dBFS) SFDR = 93.5dBc AD9257 0 105 –20 100 SFDR (dBc) SNR/SFDR (dBFS/dBc) SFDR/IMD3 (dBc/dBFS) SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) 95 90 85 80 SNR (dBFS) –100 75 –66 –54 –42 –30 –18 –6 INPUT AMPLITUDE (dBFS) 70 –40 10206-011 –78 10 35 85 60 TEMPERATURE (°C) 图15. SNR/SFDR与温度的关系(fIN = 9.7 MHz，fSAMPLE = 65 MSPS) 图12. 双音SFDR/IMD3与输入幅度(AIN)的关系 (fIN1 = 30 MHz，fIN2 = 32 MHz，fSAMPLE = 65 MSPS) 110 120 SFDR (dBc) 100 SFDRFS 100 90 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) –15 10206-014 IMD3 (dBFS) –120 –90 SNRFS 80 60 SFDR 40 SNR 80 SNR (dBFS) 70 60 50 40 30 20 20 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 0 100 100 SFDR SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) 105 90 85 80 35 40 100 120 140 160 180 200 SFDR 95 90 85 80 75 45 50 SAMPLE FREQUENCY (MSPS) 55 60 65 70 20 10206-013 30 80 SNRFS SNRFS 75 25 60 图16. SNR/SFDR与fIN 的关系(fSAMPLE = 65 MSPS) 105 70 20 40 INPUT FREQUENCY (MHz) 图13. SNR/SFDR与模拟输入电平的关系(fIN = 9.7 MHz，fSAMPLE = 65 MSPS) 95 20 0 图14. SNR/SFDR与编码的关系(fIN = 19.7 MHz，CLK分频比 = 4) 25 30 35 40 45 50 SAMPLE FREQUENCY (MSPS) 55 60 65 10206-016 –70 10206-012 –80 10206-015 10 0 –90 图17. SNR/SFDR与编码的关系(fIN = 30.5 MHz，CLK分频比 = 4) Rev. A | Page 12 of 40 AD9257 450,000 1.0 0.936 LSB RMS 0.8 400,000 0.6 0.4 DNL (LSB) 300,000 250,000 200,000 150,000 0.2 0 –0.2 2.0 1.2 0.8 0.4 0 –0.4 –0.8 –1.2 –1.6 16500 10206-018 15000 13500 12000 10500 9000 7500 6000 4500 3000 1500 –2.0 0 INL (LSB) 图19. INL(fIN = 9.7 MHz，fSAMPLE = 65 MSPS) Rev. A | Page 13 of 40 16500 10206-019 15000 13500 12000 10500 OUTPUT CODE 图20. DNL(fIN = 9.7 MHz，fSAMPLE = 65 MSPS) 1.6 OUTPUT CODE 9000 10206-017 OUTPUT CODE 图18. 折合到输入端的噪声直方图(fSAMPLE = 65 MSPS) 7500 –1.0 6000 0 4500 –0.8 3000 50,000 0 –0.6 1500 –0.4 100,000 N – 10 N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 NUMBER OF HITS 350,000 AD9257 AD9257-40 0 40MSPS 9.7MHz AT –1dBFS SNR = 74.8dB (75.8dBFS) SFDR = 96.9dBc –15 AMPLITUDE (dBFS) –45 –60 –75 –90 –45 –60 –75 –90 –105 –105 –120 –120 2 4 6 10 8 12 14 16 18 FREQUENCY (MHz) –135 10206-020 –135 2 4 8 10 12 14 16 18 FREQUENCY (MHz) 图24. 单音16k FFT(fIN = 19.7 MHz，fSAMPLE = 40 MSPS， CLK分频比 = 8) 0 0 AMPLITUDE (dBFS) –30 –45 –60 –75 –90 –45 –60 –75 –90 –105 –105 –120 –120 –135 2 4 6 8 10 12 14 16 18 FREQUENCY (MHz) 40MSPS 69.5MHz AT –1dBFS SNR = 73.7dB (74.7dBFS) SFDR = 87.9dBc –15 –135 2 4 8 10 12 14 16 18 FREQUENCY (MHz) 图22. 单音16k FFT(fIN = 30.5 MHz，fSAMPLE = 40 MSPS， CLK分频比 = 8) 图25. 单音16k FFT(fIN = 69.5 MHz，fSAMPLE = 40 MSPS， CLK分频比 = 8) 0 0 –15 –20 –30 SFDR/IMD3 (dBc/dBFS) SFDR (dBc) –45 –60 –75 –90 –105 6 10206-024 40MSPS 30.5MHz AT –1dBFS SNR = 74.6dB (75.6dBFS) SFDR = 98.8dBc –30 F2 – F1 2F2 – F1 + 2F1 + F2 2F2 + F1 2F1 – F2 –40 IMD3 (dBc) –60 –80 SFDR (dBFS) F1 + F2 –100 –120 IMD3 (dBFS) 2 4 6 8 10 12 14 16 18 FREQUENCY (MHz) –120 –90 –78 –66 –54 –42 –30 –18 INPUT AMPLITUDE (dBFS) 图23. 双音16k FFT(fIN1 = 8 MHz，fIN2 = 10 MHz， fSAMPLE = 40 MSPS) 图26. 双音SFDR/IMD3与输入幅度(AIN)的关系 (fIN1 = 30 MHz，fIN2 = 32 MHz，fSAMPLE = 40 MSPS) Rev. A | Page 14 of 40 –6 10206-025 –135 10206-022 AMPLITUDE (dBFS) 6 图21. 单音16k FFT(fIN = 9.7 MHz，fSAMPLE = 40 MSPS) –15 AMPLITUDE (dBFS) –30 10206-021 AMPLITUDE (dBFS) –30 40MSPS 19.7MHz AT –1dBFS SNR = 74.9dB (75.9dBFS) SFDR = 94.6dBc –15 10206-023 0 AD9257 110 120 90 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) SFDR (dBc) 100 SFDRFS 100 SNRFS 80 60 SFDR 40 SNR 80 SNR (dBFS) 70 60 50 40 30 20 20 –70 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 0 10206-026 –80 0 20 40 60 80 100 120 140 160 180 200 INPUT FREQUENCY (MHz) 图27. SNR/SFDR与模拟输入电平的关系(fIN = 9.7 MHz，fSAMPLE = 40 MSPS) 10206-029 10 0 –90 图30. SNR/SFDR与fIN 的关系(fSAMPLE = 40 MSPS) 105 105 100 100 95 95 SNR/SFDR (dBFS/dBc) 90 85 80 SFDR 90 85 80 SNRFS SNRFS 75 75 30 25 40 35 SAMPLE FREQUENCY (MSPS) 70 20 10206-027 70 20 图28. SNR/SFDR与编码的关系(fIN = 19.7 MHz，CLK分频比 = 4) 25 30 35 40 SAMPLE FREQUENCY (MSPS) 10206-030 SNR/SFDR (dBFS/dBc) SFDR 图31. SNR/SFDR与编码的关系(fIN = 30.5 MHz，CLK分频比 = 4) 500,000 105 SFDR (dBc) 0.91 LSB RMS 450,000 100 NUMBER OF HITS SNR/SFDR (dBFS/dBc) 400,000 95 90 85 350,000 300,000 250,000 200,000 150,000 80 SNR (dBFS) 100,000 75 35 60 85 0 OUTPUT CODE 图29. SNR/SFDR与温度的关系(fIN = 9.7 MHz，fSAMPLE = 40 MSPS) Rev. A | Page 15 of 40 图32. 折合到输入端的噪声直方图(fSAMPLE = 40 MSPS) 10206-031 10 TEMPERATURE (°C) N – 10 N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 –15 10206-028 50,000 70 –40 1.0 1.6 0.8 1.2 0.6 0.8 0.4 0.4 0.2 0 图34. DNL(fIN = 9.7 MHz，fSAMPLE = 40 MSPS) Rev. A | Page 16 of 40 16500 10206-033 OUTPUT CODE 图33. INL(fIN = 9.7 MHz，fSAMPLE = 40 MSPS) 15000 13500 12000 10500 9000 7500 6000 0 16500 10206-032 OUTPUT CODE 15000 13500 12000 10500 –1.0 9000 –2.0 7500 –0.8 6000 –1.6 4500 –0.6 3000 –0.4 –1.2 1500 –0.8 4500 –0.2 3000 0 –0.4 1500 DNL (LSB) 2.0 0 INL (LSB) AD9257 AD9257 等效电路 AVDD 10206-034 VIN± x 图35. 等效模拟输入电路 图39. 等效SCLK/DTP、SYNC和PDWN输入电路 AVDD 10Ω CLK+ AVDD 15kΩ 0.9V AVDD 375Ω RBIAS AND VCM 15kΩ 10206-035 10206-039 10Ω CLK– 图40. 等效RBIAS、VCM电路 图36. 等效时钟输入电路 AVDD AVDD 30kΩ 400Ω 31kΩ 350Ω 10206-040 CSB 10206-036 SDIO/DFS 图 41. 等效CSB输入电路 图 37. 等效SDIO/DFS输入电路 DRVDD AVDD V V D– x D+ x V V 375Ω VREF 10206-037 DRGND 10206-041 7.5kΩ 图42. 等效VREF电路 图38. 等效数字输出电路 Rev. A | Page 17 of 40 AD9257 工作原理 AD9257是一款多级、流水线式ADC，各级均提供充分的 或铁氧体磁珠，以减小模拟输入端的高差分电容，从而实 重叠，以便校正上一级的Flash误差。各个级的量化输出组 现ADC的最大带宽。在高中频(IF)下驱动转换器前端时， 合在一起，在数字校正逻辑中最终形成一个14位转换结 必须使用低Q电感或铁氧体磁珠。输入端可以使用一个差 果。串行器以14位输出格式发送此转换数据。流水线式架 分电容或两个单端电容，以提供匹配的无源网络。这最终 构允许第一级处理新的输入样本，而其它级继续处理之前 会在输入端形成一个低通滤波器，用来限制无用的宽带噪 的样本。采样在时钟的上升沿进行。 声。欲了解更多信息，请参阅应用笔记AN-742、AN-827 除最后一级以外，流水线的每一级都由一个低分辨率Flash 以及Analog Dialogue的文章“用于宽带模数转换器的变压器 型ADC、与之相连的一个开关电容DAC和一个级间余量放 大器(例如乘法数模转换器(MDAC))组成。余量放大器放大 耦合前端”。(第39卷，2005年4月)。通常，精确值取决于 应用。 重构DAC输出与Flash型输入之差，以便提供给流水线的下 输入共模 一级。为了帮助对Flash误差进行数字校正，每一级设定了 AD9257的模拟输入端无内部直流偏置。因此，在交流耦合 一位的冗余量。最后一级仅由一个Flash型ADC组成。 应用中，用户必须提供外部偏置。为能够获得最佳性能， 输出级模块能够实现数据对准、错误校正，且能将数据传 建议用户将器件设置为VCM = AVDD/2；但器件在更宽的范 输到输出缓冲器。然后对数据进行串行化，并使之与帧和 围内都能获得合理的性能，如图44所示。 数据时钟对齐。 芯片通过VCM引脚提供板上共模基准电压。必须用一个 0.1 μF电容对VCM引脚去耦到地，如“应用信息”部分所述。 模拟输入考虑 AD9257的模拟输入端是一个差分开关电容电路，适合处理 在差分配置中，将ADC设置为最大范围可以实现最高的 差分输入信号。该电路支持宽共模范围，同时能保持出色 SNR性能。对于AD9257，最大输入范围为2 V p-p。 的性能。当输入共模电压为中间电源电压时，信号相关误 100 差最小，并且能实现最佳性能。 SFDR 90 SNR/SFDR (dBFS/dBc) 80 H H CSAMPLE S S S S CSAMPLE H 60 50 40 30 H CPAR 20 0.5 10206-042 VIN– x 70 0.7 0.9 1.1 VCM (V) 图43. 开关电容输入电路 输入电路根据时钟信号在采样模式和保持模式之间切换(见 图43)。当输入电路切换到采样模式时，信号源必须能够对 采样电容充电，并且在半个时钟周期内完成建立。每个输 入端都串联一个小电阻，帮助降低从驱动源输出级注入的 峰值瞬态电流。此外，输入端的每一侧可以使用低Q电感 Rev. A | Page 18 of 40 图44. SNR/SFDR与共模电压的关系 (fIN = 9.7 MHz，fSAMPLE = 65 MSPS) 1.3 10206-043 CPAR VIN+ x SNRFS AD9257 差分输入配置 内部基准电压连接 有多种有源或无源方法可以驱动AD9257，不过，通过差分 AD9257的内置比较器可检测出SENSE引脚的电压，从而将 方式驱动模拟输入可实现最佳性能。在基带应用中，利用 基准电压配置成两种可能的模式之一(见表9)。如果SENSE 差分双巴伦配置驱动AD9257能够为ADC(见图46)提供出色 引脚接地，则基准放大器开关与内部电阻分压器相连(见图 的性能和灵活的接口。 45)，因而将VREF设为1.0 V。 在SNR为关键参数的应用中，因为大部分放大器的噪声性 表9. 基准电压配置表 能不足以实现AD9257的真正性能，所以输入配置中建议采 所选模式 固定内部 基准电压 固定外部 基准电压 用差分变压器耦合(见图47)。 无论使用何种配置，分流电容值C均取决于输入频率，并 且可能需要降低电容值或去掉该分流电容。 SENSE 电压(V) AGND至0.2 相应的 VREF (V) 1.0，内部 相应的差分 范围(Vp-p) 2.0 AVDD 1.0，施加于 外部VREF 引脚 2.0 不建议以单端方式驱动AD9257输入。 VIN+ x 基准电压源 VIN– x AD9257内置稳定、精确的1.0 V基准电压源。VREF可以利 用内部1.0 V基准电压或外部施加的1.0 V基准电压来配置。 ADC CORE 在接下来的部分中，将对各种基准电压模式进行介绍。 VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低 VREF ESR 1.0 μF电容的并联组合去耦至地。 1.0µF 0.1µF SELECT LOGIC SENSE ADC 图45. 内部基准电压配置 0.1µF 0.1µF R 33Ω C 2V p-p *C1 ET1-1-I3 R VCM VIN– x 33Ω C ADC 5pF C 33Ω 0.1µF VIN+ x 33Ω *C1 200Ω 0.1µF C *C1 IS OPTIONAL 图46. 针对基带应用的差分双巴伦输入配置 ADT1-1WT 1:1 Z RATIO R *C1 VIN+ x 33Ω 49.9Ω C R 33Ω ADC 5pF VIN– x VCM *C1 200Ω 0.1µF 0.1µF *C1 IS OPTIONAL 图47. 针对基带应用的差分变压器耦合配置 Rev. A | Page 19 of 40 10206-046 2V p-p 0.1µF 10206-045 R 10206-044 0.5V AD9257 如需利用AD9257的内部基准电压源来驱动多个转换器，从 时钟输入考虑 而提高增益的匹配度，则必须考虑到其它转换器给基准电 为能够获得最佳性能，应利用一个差分信号作为AD9257采 压带来的负载。图48显示负载如何影响内部基准电压。 样时钟输入端(CLK+和CLK−)的时钟信号。该信号通常使 用变压器或电容器交流耦合到CLK+和CLK−引脚内。这两 0 个引脚有内部偏置(见图36)，无需外部偏置。 –0.5 –1.0 VREF ERROR (%) 时钟输入选项 INTERNAL VREF = 1V –1.5 AD9257的 时 钟 输 入 结 构 非 常 灵 活 。 CMOS、 LVDS、 –2.0 LVPECL或正弦波信号均可作为其时钟输入信号。无论采 –2.5 用哪种信号，都必须考虑到时钟源抖动，如“抖动考虑”部 –3.0 分所述。 –3.5 图50和图51显示两种为AD9257提供时钟信号的首选方法 –4.5 (内部时钟分频前的时钟速率可达520 MHz)。利用射频变压 –5.0 0 0.5 1.0 1.5 2.0 2.5 3.0 LOAD CURRENT (mA) 10206-047 –4.0 图48. VREF 误差与负载电流的关系 器或射频巴伦，可将低抖动时钟源的单端信号转换成差分 信号。 对于65 MHz至520 MHz的时钟频率，建议采用射频巴伦配 外部基准电压 采用外部基准电压有可能进一步提高ADC增益精度或改善 热漂移特性。图49显示内部基准电压为1.0 V时的典型漂移 特性。 置；对于10 MHz至200 MHz的时钟频率，建议采用射频变 压器配置。跨接在变压器/巴伦次级绕组上的背对背肖特基 二极管可以将输入到AD9257中的时钟信号限制为约差分 0.8 V p-p。 4 这样，既可以防止时钟的大电压摆幅馈通至AD9257的其它 部分，还可以保留信号的快速上升和下降时间，这一点对 低抖动性能来说非常重要。但是，当频率高于500 MHz时， 0 二极管电容会产生影响。必须小心选择适当的信号限幅二 极管。 –2 –4 Mini-Circuits® ADT1-1WT, 1:1 Z –6 –15 10 35 TEMPERATURE (°C) 60 85 0.1µF XFMR 0.1µF CLK+ 100Ω 50Ω ADC 0.1µF CLK– 10206-048 –8 –40 CLOCK INPUT SCHOTTKY DIODES: HSMS2822 0.1µF 图49. 典型VREF 漂移 10206-049 VREF ERROR (mV) 2 图50. 变压器耦合差分时钟(频率可达200 MHz) 将SENSE引脚与AVDD相连时，可以禁用内部基准电压 源，从而允许使用外部基准电压源。内部基准电压缓冲器 缓冲器为ADC内核生成正、负满量程基准电压。因此，外 CLOCK INPUT 部基准电压的最大值为1.0 V。不建议悬空SENSE引脚。 0.1µF 0.1µF CLK+ 50Ω 0.1µF ADC 0.1µF CLK– SCHOTTKY DIODES: HSMS2822 图51. 巴伦耦合差分时钟(65 MHz至520 MHz) Rev. A | Page 20 of 40 10206-050 对外部基准电压源的负载相当于7.5 kΩ负载(见图42)。内部 AD9257 如果没有低抖动的时钟源，那么，另一种方法是将差分 特性可让多个器件的时钟分频器对准，从而保证同时进行 PECL信号交流耦合至采样时钟输入引脚，如图52所示。 输入采样。 AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD951 时钟占空比 6/AD9517时钟驱动器具有出色的抖动性能。 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 第三种方法是将差分LVDS信号交流耦合至采样时钟输入 号，因此，它对时钟占空比非常敏感。通常，为保持ADC 引脚，如图53所示。AD9510/AD9511/AD9512/AD9513/ 的动态性能，时钟占空比容差应为±5%。 AD9514/AD9515/AD9516/AD9517时钟驱动器具有出色的 AD9257内置一个占空比稳定器(DCS)，可对非采样边沿(下 抖动性能。 降沿)进行重新定时，并提供标称占空比为50%的内部时钟 在某些应用中，可以利用单端1.8 V CMOS信号来驱动采样 信号。因此，用户可提供的时钟输入占空比范围非常广， 时钟输入。在此类应用中，CLK+引脚直接由CMOS门电路 且不会影响AD9257的性能。当DCS开启时，在很宽的占空 驱动，CLK−引脚则通过一个0.1 μF电容旁路至地(见图54)。 比范围内，噪声和失真性能几乎是平坦的。 输入时钟分频器 输入上升沿的抖动依然值得关注，且无法借助内部稳定电 AD9257内置一个输入时钟分频器，可对输入时钟进行1至8 路来轻易减少这种抖动。当时钟速率低于20 MHz(标称值) 整数倍分频。 时，占空比控制环路没有作为。在时钟速率动态改变的应 用中，必须考虑与该环路相关的时间常量。在动态时钟频 利用外部SYNC输入信号，可同步AD9257时钟分频器。通 率上升或下降后，需要等待1.5 µs至5 µs的时间，DCS环路 过对寄存器0x109的位0和位1进行写操作，可以设置每次收 重新锁定输入信号。 到SYNC信号或者仅第一次收到SYNC信号后对时钟分频器 再同步。有效SYNC可使分频器复位至初始状态。该同步 0.1µF CLOCK INPUT CLK+ AD951x PECL DRIVER 0.1µF 50kΩ 240Ω 50kΩ ADC 100Ω 0.1µF CLK– 10206-051 CLOCK INPUT 0.1µF 240Ω 图52. 差分PECL采样时钟(频率可达520 MHz) 0.1µF CLOCK INPUT CLK+ 0.1µF 50kΩ AD951x LVDS DRIVER ADC 100Ω 0.1µF CLK– 10206-052 CLOCK INPUT 0.1µF 50kΩ 图53. 差分LVDS采样时钟(频率可达520 MHz) VCC 0.1µF 50Ω 1 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ CLK+ ADC CLK– 0.1µF 150Ω RESISTOR IS OPTIONAL. 图54. 单端1.8 V CMOS输入时钟(频率可达200 MHz) Rev. A | Page 21 of 40 10206-053 CLOCK INPUT AD9257 抖动考虑 功耗和省电模式 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 如图56所示，AD9257的功耗与其采样速率成比例关系。数 给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比 字功耗变化不大，因为它主要由DRVDD电源和LVDS输出 (SNR)下降计算公式如下： 驱动器的偏置电流决定。 400 号、模拟输入信号和ADC孔径抖动规格)的均方根。中频 欠采样应用对抖动尤其敏感(见图55)。 当孔径抖动可能影响AD9257的动态范围时，应将时钟输入 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 电源隔离，以免在时钟信号内混入数字噪声。低抖动的晶 体控制振荡器可提供最佳时钟源。如果时钟信号来自其它 350 65MSPS 300 50MSPS 250 40MSPS 200 20MSPS 类型的时钟源(通过门控、分频或其它方法)，则应在最后 150 10 对原始时钟进行重定时。 20 30 40 50 60 SAMPLE RATE (MSPS) 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 笔记AN-501和AN-756。 130 图56. 模拟内核功耗与fSAMPLE 的关系(fIN = 9.7 MHz) 通过SPI端口或将PDWN引脚置位高电平，可使AD9257进 入省电模式。在这种状态下，ADC的典型功耗为1 mW。省 RMS CLOCK JITTER REQUIREMENT 120 电模式下，输出驱动器处于高阻抗状态。将PDWN引脚置 110 位低电平后，AD9257返回正常工作模式。注意，PDWN以 100 16 BITS 数据输出驱动器电源电压(DRVDD)为基准，且不得高于该 90 14 BITS 电源电压。 80 12 BITS 在省电模式下，通过关闭基准电压源、基准电压缓冲器、 70 10 BITS 60 8 BITS 50 40 30 1 偏置网络以及时钟，可实现低功耗。进入省电模式时，内 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 10 100 ANALOG INPUT FREQUENCY (MHz) 图55. 理想信噪比与输入频率和抖动的关系 部电容放电；返回正常工作模式时，内部电容必须重新充 电。因此，唤醒时间与处于省电模式的时间有关；处于省 1000 10206-054 SNR (dB) 10206-055 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 ANALOG CORE POWER (mW) 1 SNR下降幅度 = 20 log10 2π × f × t J A 电模式的时间越短，则相应的唤醒时间越短。使用SPI端 口接口时，用户可将ADC置于省电模式或待机模式。如需 较短的唤醒时间，可以使用待机模式，该模式下内部基准 电压电路处于通电状态。有关使用这些功能的更多信息， 请参见“存储器映射”部分。 Rev. A | Page 22 of 40 AD9257 数字输出和时序 采用默认设置上电时，AD9257差分输出符合ANSI-644 LVDS标准。通过SPI接口，可以将它更改为低功耗、减少 信号选项(类似于IEEE 1596.3标准)。LVDS驱动器电流来自 芯片，并将各输出端的输出电流设置为标称值3.5 mA。LVDS 接收器输入端有一个100 Ω差分端接电阻，因此接收器摆幅 标称值为350 mV(或700 mV p-p差分)。 在缩小范围模式下工作时，输出电流降至2 mA，接收器在 AD9257 LVDS输出便于与定制ASIC和FPGA中的LVDS接收 器接口，从而在高噪声环境中实现出色的开关性能。推荐 使用单一点到点网络拓扑结构，并将100 Ω端接电阻尽可能 FCO 500mV/DIV DCO 500mV/DIV DATA 500mV/DIV 5ns/DIV 10206-056 100 Ω端接电阻上的摆幅为200 mV(或400 mV p-p差分)。 图57. LVDS输出时序示例(默认ANSI-644模式下) 靠近接收器放置。如果没有远端接收器端接电阻，或者差 分走线布线不佳，可能会导致时序错误。为避免产生时序 错误，建议走线长度不要超过24英寸，差分输出走线应尽 可能彼此靠近且长度相等。图57显示了一个走线长度和位 置适当的FCO和数据流示例。缩小范围模式下LVDS输出 FCO 500mV/DIV DCO 500mV/DIV DATA 500mV/DIV 5ns/DIV 图58. 缩小范围模式下LVDS输出时序示例 Rev. A | Page 23 of 40 10206-057 时序的示例如图58所示。 AD9257 图59显示使用ANSI-644标准(默认)数据眼图的LVDS输出示 走线(可以通过对寄存器0x15进行编程来实现)。虽然这会 例和时间间隔误差(TIE)抖动直方图，其中走线长度小于24 在数据边沿上产生更陡的上升和下降时间，并且更不容易 英寸，并采用标准FR-4材料。 发生位错误，但使用此选项会提高DRVDD电源的功耗。 400 EYE: ALL BITS 300 ULS: 7000:400354 EYE: ALL BITS ULS: 7000/18200 EYE DIAGRAM VOLTAGE (mV) EYE DIAGRAM VOLTAGE (mV) 300 200 100 0 –100 –200 200 100 0 –100 –200 –300 1.0ns 0.8ns 0.4ns 40ps 0.6ns 0.2ns 20ps 0ns –0.2ns –0.4ns –0.6ns –1.0ns 1.0ns 0.8ns 0.6ns 0.4ns 0.2ns 0ns –0.2ns –0.4ns –0.6ns –0.8ns –1.0ns –0.8ns –300 –400 2.5k 10206-059 80ps 60ps 0ps –20ps 0.5k 0 10206-058 80ps 60ps 40ps 20ps 0ps –20ps 0 –40ps 0.5k 1.0k –40ps 1.0k 1.5k –60ps 1.5k 2.0k –80ps TIE JITTER HISTOGRAM (Hits) 2.0k –60ps TIE JITTER HISTOGRAM (Hits) 2.5k 图59. LVDS输出的数据眼(ANSI-644模式，走线长度小于24英寸， 标准FR-4，仅外部100 Ω远端端接) 图60. LVDS输出的数据眼(ANSI-644模式，走线长度大于24英寸， 标准FR-4，仅外部100 Ω远端端接) 图60显示走线长度超过24英寸、采用标准FR-4材料的示 输出数据格式默认为二进制补码。表10显示输出编码格式 例。请注意，从TIE抖动直方图可看出，数据眼开口随着 的示例。若要将输出数据格式变为偏移二进制，请参见 边沿偏离理想位置而减小。 “存储器映射”部分。 当走线长度超过24英寸时，用户必须确定波形是否满足设 DDR模式下，来自各ADC的数据经过串行化后，通过不同 计的时序预算要求。附加SPI选项允许用户进一步提高所 的通道提供。每个串行流的数据速率等于14位乘以采样时 有八路输出的内部端接电阻(提高电流)，从而驱动更长的 钟速率，最大值为910 Mbps(14位 × 65 MSPS = 910 Mbps)。 典型最低转换速率为10 MSPS。有关使用此功能的更多信息， 请参见“存储器映射”部分。 表10. 数字输出编码 输入(V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− 条件(V) < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB 偏移二进制输出模式 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 Rev. A | Page 24 of 40 二进制补码模式 10 0000 0000 0000 10 0000 0000 0000 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 AD9257 为了帮助从AD9257捕捉数据，器件提供了两个输出时钟。 试与较低分辨率系统的兼容性。当分辨率变为12位串行流 DCO用来为输出数据提供时钟，默认工作模式下，它等于 时，数据流缩短。图3给出了一个12位的示例。 采样时钟(CLK)速率的7倍。数据逐个从AD9257输出，并 必须在DCO的上升沿和下降沿进行捕捉；DCO支持双倍数 据速率(DDR)捕捉。FCO用于指示新输出字节的开始，它 在默认模式下，如图2所示，数据输出串行流首先输出 MSB。但可以利用SPI将其反转，使数据输出串行流首先输 出LSB。 与采样时钟速率相等(参见“时序图”部分)。 通过SPI可以启动的数字输出测试码选项有12个。当验证接 使用SPI时，DCO相位可以相对于数据边沿以60°增量进行 调整。这样，用户可以根据需要优化系统时序余量。 DCO+和DCO−默认时序相对于输出数据边沿为180°，如图 2所示。 收器捕捉和时序时，这个功能很有用(可用的输出位序列选 项参见表11)。一些测试码有两个串行序列字，可以通过各 种方式进行交替，具体取决于所选的测试码。注意，有些 测试码可能并不遵守数据格式选择选项。此外，可以在寄 还可以从SPI启动12位串行流。这样，用户就可以实现并测 存器0x19、寄存器0x1A、寄存器0x1B和寄存器0x1C中指定 用户定义的测试码。 表11. 灵活的输出测试模式 数字输出字2 N/A N/A N/A Yes 所示为偏移二进制码 N/A Yes 所示为偏移二进制码 0101 0101 0101(12位) 01 0101 0101 0101(14位) N/A No PN长序列1 数字输出字1 N/A 1000 0000 0000(12位) 10 0000 0000 0000(14位) 1111 1111 1111(12位) 11 1111 1111 1111(14位) 0000 0000 0000(12位) 00 0000 0000 0000(14位) 1010 1010 1010(12位) 10 1010 1010 1010(14位) N/A 接受 数据 格式 选择 N/A Yes Yes 0110 PN短序列1 N/A N/A Yes 0111 1/0字反转 用户输入 1/0位反转 0000 0000 0000(12位) 00 0000 0000 0000(14位) 寄存器0x1B至寄存器0x1C N/A No 1000 1001 No No 1010 1×同步 N/A No 1011 1位高电平 N/A No 1100 混合频率 1111 1111 1111(12位) 11 1111 1111 1111(14位) 寄存器0x19至寄存器0x1A 1010 1010 1010(12位) 10 1010 1010 1010(14位) 0000 0011 1111(12位) 00 0000 0111 1111(14位) 1000 0000 0000(12位) 10 0000 0000 0000(14位) 1010 0011 0011(12位) 10 1000 0110 0111(14位) N/A No 输出测试 模式位序列 0000 0001 测试码名称 关闭(默认) 中间电平短码 0010 +满量程短码 0011 −满量程短码 0100 棋盘形式 0101 1 除PN短序列和PN长序列以外，其它测试模式都支持12到14位字长，以便验证接收器的数据捕捉是否成功。 Rev. A | Page 25 of 40 注释 所示为偏移二进制码 PN23 ITU 0.150 X23 + X18 + 1 PN9 ITU O.150 X9 + X5 + 1 与外部引脚相关的 测试码 AD9257 PN短序列测试码产生一个伪随机位序列，每隔29 − 1或511 SCLK/DTP引脚 位重复一次。有关PN序列的说明以及如何产生，请参见 SCLK/DTP引脚用于不需要SPI工作模式的应用。如果器件 ITU-T 0.150 (05/96)标准的第5.1部分。种子值为全1(初始值 上电期间此引脚和CSB引脚都保持高电平，则它可以使能 见表12)。输出为串行PN9序列的并行表示(MSB优先格 一个数字测试码。当SCLK/DTP连接到AVDD时，ADC通 式)。第一个输出字是PN9序列MSB对齐形式的前14位。 道输出移出以下测试码：10 0000 0000 0000。FCO和DCO正 表12. PN序列 常工作，同时所有通道移出重复测试码。利用此测试码， 序列 PN短序列 PN长序列 初始值 0x1FE0 0x1FFF 前三个采样输出(MSB优先) 二进制补码 0x1DF1, 0x3CC8, 0x294E 0x1FE0, 0x2001, 0x1C00 用户可以对FCO、DCO和输出数据执行时序对齐。此引脚 通过一个内部30 kΩ电阻连接到GND。正常工作时，可以断 开连接。 PN长序列测试码产生一个伪随机位序列，每隔2 23 − 1或 8,388,607位重复一次。有关PN序列的说明以及如何产生， 请参见ITU-T 0.150 (05/96)标准的第5.6部分。种子值为全1 (初始值见表12)，AD9257的位流与ITU标准相反。输出为 串行PN23序列的并行表示(MSB优先格式)。第一个输出字 是PN23序列MSB对齐格式的前14位。 有关如何通过SPI更改这些附加数字输出时序特性的信 表14. 数字测试码引脚设置 所选DTP 正常工作 DTP DTP电压 不连接 AVDD 相应的D± x 正常工作 10 0000 0000 0000 当从SPI端口发出命令时，也可以观察到额外的和自定义的 测试码。有关可用选项的信息，请参见“存储器映射”部分。 CSB引脚 息，请参见“存储器映射”部分。 对 于 不 需 要 SPI工 作 模 式 的 应 用 ， CSB引 脚 应 连 接 到 SDIO/DFS引脚 忽略。 AVDD。将CSB接高电平后，所有SCLK和SDIO信息都会被 对于不需要SPI工作模式的应用，CSB引脚连接到AVDD， SDIO/DFS引脚依据表13控制输出数据格式的选择。 表13. 输出数据格式选择引脚设置 DFS引脚电压 AVDD GND(默认) 输出模式 二进制补码 偏移二进制 RBIAS引脚 为了设置ADC的内核偏置电流，应在RBIAS引脚上串联一 个10.0 kΩ、1%容差接地电阻。 Rev. A | Page 26 of 40 AD9257 内置输出测试模式 AD9257包括内置测试功能，支持对各数据输出通道的完整 经过输出格式化模块。有些测试码需要进行输出格式化， 性验证，同时也有利于电路板级调试。此外还提供了多种 有些则不需要。将寄存器0x0D的位4或位5置1，可以将PN 输出测试选项，以便将可预测的值放在AD9257的输出上。 序列测试的PN发生器复位。执行这些测试时，模拟信号可 有可无(如有，则忽略模拟信号)，但编码时钟必不可少。 输出测试模式 输出测试选项见表17的地址0x0D部分所述。当使能输出测 试模式时，ADC的模拟部分与数字后端模块断开，测试码 如需了解更多信息，请参见应用笔记AN-877：“通过SPI与 高速ADC接口”。 Rev. A | Page 27 of 40 AD9257 串行接口(SPI) AD9257串行接口(SPI)允许用户利用ADC内部的一个结构化 CSB的下降沿与SCLK的上升沿共同决定帧的开始。图61为 寄存器空间来配置转换器，以满足特定功能和操作的需 串行时序图示例，相应的定义见表5。 要。SPI具有灵活性，可根据具体的应用进行定制。通过串 CSB可以在多种模式下工作。CSB可始终维持在低电平状 行端口，可访问地址空间，以及对地址空间进行读写。存 态，从而使器件一直处于使能状态；这称作流化。CSB可 储空间以字节为单位进行组织，并且可以进一步细分成多 以在字节之间停留在高电平，这样可以允许其他外部时 个区域，如“存储器映射”部分所述。如需了解详细操作信 序。CSB引脚连接高电平时，SPI功能处于高阻抗模式。在 息，请参见应用笔记AN-877：“通过SPI与高速ADC接口”。 该模式下，可以开启SPI引脚的第二功能。 使用SPI的配置 在一个指令周期内，会传输一条16位指令。在指令传输后 该 ADC的 SPI由 三 个 引 脚 组 成 ： SCLK/DTP引 脚 、 将进行数据传输，数据长度由W0位和W1位共同决定。 SDIO/DFS引脚和CSB引脚(见表15)。SCLK(串行时钟)引脚 除了字长，指令周期还决定串行帧是读操作还是写操作， 用于同步ADC的读取和写入数据。SDIO(串行数据输入/输 从而通过串行端口对芯片编程以及读取片上存储器内的数 出)双功能引脚允许将数据发送至内部ADC存储器映射寄 据。多字节串行数据传输帧中第一个字节的第一位指示发 存器或从该寄存器中读取数据。CSB(片选信号)引脚是低 出的是读命令还是写命令。如果指令是回读操作，则执行 电平有效控制引脚，它能够使能或者禁用读写周期。 回读操作会使串行数据输入/输出(SDIO)引脚的数据传输方 表15. 串行接口引脚 向，在串行帧的一定位置由输入改为输出。 引脚 SCLK 所有数据均由8位字组成。数据可通过MSB优先模式或LSB CSB tHIGH tDS tS tDH CSB 优先模式发送。芯片上电后，默认采用MSB优先的方式， 可以通过SPI端口配置寄存器来更改数据发送方式。如需 了解更多关于该特性及其它特性的信息，请参见应用笔记 AN-877：“通过SPI与高速ADC接口”。 tCLK tH tLOW SCLK DON’T CARE SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 图61. 串行端口接口时序图 Rev. A | Page 28 of 40 D5 D4 D3 D2 D1 D0 DON’T CARE 10206-060 SDIO 功能 串行时钟。串行移位时钟输入， 用来同步串行接口的读写操作。 串行数据输入/输出。双功能引脚； 通常用作输入或输出， 具体取决于发送的指令和时序帧中的相对位置。 片选信号。低电平有效控制引脚， 用来选通读写周期。 AD9257 硬件接口 引脚。当器件上电后，假设用户希望将这些引脚用作静态 表15中所描述的引脚包括用户编程器件与AD9257的串行端 控制线，分别控制输出数据格式、输出数字测试码和省电 口之间的物理接口。使用SPI接口时，SCLK引脚和CSB引 特性。在此模式下，CSB引脚应与AVDD相连，以禁用串 脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用 行端口接口。 作输入引脚；在回读阶段，用作输出引脚。 当器件处于SPI模式时，PDWN引脚(若使能)仍然有效。为 SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 通过SPI控制省电，应将PDWN引脚设为默认状态。 用笔记AN-812“基于微控制器的串行端口接口(SPI)启动电 SPI访问特性 路”中详细介绍了一种SPI配置方法。 表16简要说明了可通过SPI访问的一般特性。如需详细了解 当需要转换器充分发挥其全部动态性能时，应禁用SPI端 这些特性，请参见应用笔记AN-877：“通过SPI与高速ADC 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 接口”。AD9257器件特定的特性详见表17(“存储器映射寄 异步的，因此，这些信号中的噪声会降低转换器性能。如 存器描述”部分)之后的外部存储器映射寄存器表。 果其它器件使用板上SPI总线，则可能需要在该总线与 AD9257之间连接缓冲器，以防止这些信号在关键的采样周 期内，在转换器的输入端发生变化。 不使用SPI接口时，有些引脚用作第二功能。在器件上电期 间，当这些引脚与DRVDD或地连接时，这些引脚可起到 特定的作用。表13和表14说明了AD9257支持的绑定功能。 不使用SPI的配置 在不使用SPI控制寄存器接口的应用中，SDIO/DFS引脚、 SCLK/DTP引脚和PDWN引脚用作独立的CMOS兼容控制 表16. 可通过SPI访问的特性 特性名称 模式 时钟 失调 测试I/O 输出模式 输出相位 ADC分辨率 和速度等级 Rev. A | Page 29 of 40 说明 允许用户设置省电模式或待机模式 允许用户访问DCS，设置时钟分频器， 设置时钟分频器相位，以及使能同步 允许用户以数字方式调整转换器失调 允许用户设置测试模式， 以便在输出位上获得已知数据 允许用户设置输出模式 允许用户设置输出时钟极性 基于分辨率和速度级别选择的可扩展功耗选项 AD9257 存储器映射 读取存储器映射寄存器表 默认值 存储器映射寄存器表的每一行有8位。存储器映射大致分 AD9257复位后，关键寄存器将载入默认值。表17(存储器 为三个部分：芯片配置寄存器(地址0x00至地址0x02)、器 映射寄存器表)内列出了各寄存器的默认值。 件索引和传送寄存器(地址0x05和地址0xFF)，以及全局 ADC功能寄存器，包括设置、控制和测试(地址0x08至地址 0x109)。 存储器映射寄存器表(见表17)列出了每个十六进制地址及 其十六进制默认值。位7 (MSB)栏为给定十六进制默认值的 逻辑电平 以下是逻辑电平的术语说明： • “置位”指“将某位设置为逻辑1”或“向某位写入逻辑1”。 • “清零”指“将某位设置为逻辑0”或“向某位写入逻辑0”。 起始位。例如，器件索引寄存器(地址0x05)的十六进制默 特定通道寄存器 认值为0x3F，这表示在地址0x05中，位[7:6] = 0，且剩余位 可通过编程单独为每个通道设置某些通道功能。在这些情 [5:0] = 1。该设置为默认通道索引设置。该默认值导致两个 况下，可在内部为每个通道复制通道地址位置。这些寄存 ADC通道均会接收下一个写命令。如需了解更多关于该功 器及相应的位在表17中被称为局部寄存器。通过设置寄存 能及其它功能的信息，请参见应用笔记AN-877“通过SPI与 器 0x04和 0x05中 相 应 的 数 据 通 道 位 (A到 H) 和 时 钟 通 道 高速ADC接口”。该应用笔记详细描述了寄存器0x00至寄 DCO/FCO位(位[5:4])，可访问这些局部寄存器及相应位。 存器0xFF控制的功能。“存储器映射寄存器描述”部分介绍 如果所有位均置位，后续写操作将影响所有通道及 了其它寄存器。 DCO/FCO时钟通道的寄存器。在一个读周期内，仅设置 一个通道，对4个局部寄存器中的1个执行读操作。如果在 禁用位置 此器件目前不支持表17中未包括的所有地址和位。有效地 址中未使用的位应写为0。当一个地址(例如地址0x05)仅有 部分位处于禁用状态时，才需要对这些位置进行写操作。 如果整个地址(例如地址0x13)均禁用或未在表17中列出， 一个SPI读周期内置位所有位，则器件返回通道A的值。表 17给出的全局寄存器及相应位会影响整个器件或通道的特 性，不允许分别设置每个通道。寄存器0x04和寄存器0x05 中的设置不影响全局寄存器及相应位。 则不应对该地址进行写操作。 Rev. A | Page 30 of 40 AD9257 存储器映射寄存器表 AD9257使用3线式接口和16位寻址，因此，寄存器0x00的 位0和位7置0，位3和位4置1。当寄存器0x00的位5置1时， SPI进入软复位，所有用户寄存器恢复默认值，位2自动清0。 表17. 存储器映射寄存器表 寄存器 地址 (十六 进制) 寄存器名称 芯片配置寄存器 0x00 SPI端口配置 0x01 芯片ID(全局) 0x02 芯片等级(全局) 位7 (MSB) 0 = SDO 有效 默认值 (十六 进制) 位6 位5 位4 位3 位2 位1 位0 (LSB) LSB优先 软复位 1 = 16位 地址 1 = 16位 地址 软复位 LSB优先 0 = SDO有效 0x18 8位芯片ID，位[7:0] AD9257 0x92 = 8通道、14位、40 MSPS/65 MSPS串行LVDS 禁用 速度等级ID，位[6:4] 001 = 40 MSPS 011 = 65 MSPS 禁用 禁用 禁用 禁用 注释 半字节之间是 镜像关系，使 得 LSB优 先 或 MSB优先模式 寄存器均能正 确记录数据。 ADC的默认值 为16位模式。 只读 0x92 唯一芯片ID， 用来区分器件； 只读。 只读 唯一速度等级 ID，用来区分 器件等级。只 读。 器件索引和传送寄存器 0x04 器件索引2 禁用 禁用 禁用 禁用 数据通道H 数据通道G 数据通道F 数据通道E 0xF 设置这些位以 决定片内哪个 器件接收下一 个写命令。默 认为片内所有 器件。 0x05 器件索引1 禁用 禁用 时钟通道 DCO 时钟 数据通道D 通道FCO 数据通道C 数据通道B 数据通道A 0x3F 设置这些位以 决定片内哪个 器件接收下一 个写命令。默 认为片内所有 器件。 0xFF 传输 禁用 禁用 禁用 禁用 禁用 禁用 禁用 启动覆盖 0x00 设置分辨率/ 采样速率覆盖。 全局ADC功能 0x08 功耗模式(全局) 禁用 禁用 外部掉电 引脚功能 0 = 完全 掉电 1 = 待机 禁用 禁用 0x00 决定芯片的 一般工作模式。 0x09 禁用 禁用 禁用 禁用 禁用 0x01 打开或关闭 占空比稳定器。 时钟(全局) Rev. A | Page 31 of 40 禁用 禁用 内部省电模式 00 = 芯片运行 01 = 完全掉电 10 = 待机 11 = 复位 禁用 占空比稳定 0=关 1=开 AD9257 寄存器 地址 (十六 进制) 0x0B 寄存器名称 时钟分频 (全局) 位7 (MSB) 禁用 位6 禁用 位5 禁用 位4 禁用 位3 禁用 位2 禁用 禁用 禁用 禁用 禁用 斩波模式 0=关 1=开 0x0C 增强控制 0x0D 测试模式(局部， PN序列复位除外) 0x10 失调调整(局部) 0x14 输出模式 禁用 0x15 输出调整 禁用 禁用 0x16 输出相位 禁用 输入时钟相位调整，位[6:4] (值为相位延迟的输入时钟周期数， 参见表19) 0x18 VREF 禁用 禁用 用户输入测试模式 产生复位 00 = 单一 PN长序列 01 = 交替 10 = 单一一次 11 = 交替一次 (仅影响用户输入测试模式， 位[3:0] = 1000) 位1 位0 (LSB) 时钟分频比，位[2:0] 000 = 1分频 001 = 2分频 010 = 3分频 011 = 4分频 100 = 5分频 101 = 6分频 110 = 7分频 111 = 8分频 使能/禁用 斩波模式。 0x00 置 1时 ， 测 试 数据将取代正 常数据被置于 输出引脚上。 0x00 器件失调调整。 输出格式 0 = 偏移 二进制 1 = 二进制 补码(全局) 0x01 配置输出和 数据格式。 输出驱动 0 = 1×驱动 1 = 2×驱动 0x00 决定LVDS或 其它输出属性。 输出时钟相位调整，位[3:0] (设置 = 0000至1011，参见表20) 0x03 在利用全局时 钟分频的器件 上，决定使用 分频器输出的 哪个相位提供 输出时钟。内 部锁存不受影 响。 内部VREF调整 数字方案，位[2:0] 000 = 1.0 V p-p 001 = 1.14 V p-p 010 = 1.33 V p-p 011 = 1.6 V p-p 100 = 2.0 V p-p 0x04 选择和/或 调节VREF。 禁用 禁用 禁用 输出测试模式，位[3:0](局部) 0000 = 关(默认) 0001 = 中间电平短序列 0010 = 正FS 0011 = 负FS 0100 = 交替棋盘形式 0101 = PN 23序列 0110 = PN 9序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 8位器件失调调整，位[7:0](局部) 失调调整以LSB为单位，从+127到−128(二进制补码格式) LVDS-ANSI/ 禁用 禁用 禁用 输出反向 禁用 LVDS-IEEE选项 (局部) 0 = LVDS-ANSI 1 = LVDS-IEEE 缩小范围链路 (全局)； (见表18) 禁用 注释 分频比为 该值加上1。 0x00 产生 复位PN 短序列 输出驱动器端接， 位[1:0] 00 = 无 01 = 200 Ω 10 = 100 Ω 11 = 100 Ω 默认值 (十六 进制) 0x00 禁用 禁用 禁用 Rev. A | Page 32 of 40 禁用 AD9257 寄存器 地址 (十六 进制) 0x19 0x1A 0x1B 0x1C 0x21 寄存器名称 USER_PATT1_LSB (全局) USER_PATT1_MSB (全局) USER_PATT2_LSB (全局) USER_PATT2_MSB (全局) 串行控制 (全局) 位7 (MSB) B7 位6 B6 位5 B5 位4 B4 位3 B3 位2 B2 位1 B1 位0 (LSB) B0 默认值 (十六 进制) 0x00 B15 B14 B13 B12 B11 B10 B9 B8 0x00 B7 B6 B5 B4 B3 B2 B1 B0 0x00 B15 B14 B13 B12 B11 B10 B9 B8 0x00 PLL低编码 速率模式 禁用 禁用 禁用 LVDS输出 LSB优先 字宽DDR、单通道、位[6:4] 100 = DDR单通道 串行输出位数 01 = 14位 10 = 12位 0x22 串行通道状态 (局部) 禁用 禁用 0x100 分辨率/采样速率 覆盖 禁用 分辨率/采样 速率覆盖使能 0x101 用户I/O控制2 禁用 禁用 禁用 禁用 禁用 禁用 禁用 0x102 用户I/O控制3 禁用 禁用 禁用 禁用 VCM掉电 禁用 0x109 同步 禁用 禁用 禁用 禁用 禁用 禁用 禁用 禁用 分辨率 01 = 14位 10 = 12位 禁用 Rev. A | Page 33 of 40 0x41 注释 用户定义的 测试码1 LSB。 用户定义的 测试码1 MSB。 用户定义的 测试码2 LSB。 用户定义的 测试码2 MSB。 串行流控制。 默认为MSB 优先、原有 位流。 0x00 用来关断 转换器的 各个部分。 0x00 分辨率/采样 速率覆盖 (需要传输位， 0xFF)。 SDIO下拉 0x00 禁用 禁用 0x00 禁用SDIO下拉 电阻。 VCM控制。 仅与 下一同步 脉冲同步 使能同步 0x00 通道输出 复位 通道掉电 采样速率 000 = 20 MSPS 001 = 40 MSPS 010 = 50 MSPS 011 = 65 MSPS AD9257 存储器映射寄存器描述 输出模式(寄存器0x14) 如需了解有关寄存器0x00至寄存器0xFF所控制功能的更多 信息，请参见应用笔记AN-877：“通过SPI与高速ADC接口”。 位7—禁用 位6—LVDS-ANSI/LVDS-IEEE选项 此位置1时，选择LVDS-IEEE(缩小范围)选项。默认设置为 LVDS-ANSI。如表18所示，选择LVDS-ANSI或LVDS-IEEE 缩小范围链路时，用户可以选择驱动器端接。器件自动选 择驱动器电流，以提供适当的输出摆幅。 器件索引(寄存器0x04和寄存器0x05) 对于映射中的某些特性，各通道可以独立设置，而其它特 性则是全局适用(取决于上下文)，而不论选择哪一通道。 寄存器0x04和寄存器0x05的前4位可以用来选择哪个数据通 道受影响。输出时钟通道也可以通过寄存器0x05选择。可 以让独立特性的一个较小子集适用于这些器件。 传送(寄存器0xFF) 除寄存器0x100外，所有其它寄存器都在写入时立刻更新。 此传送寄存器的位0置1时，ADC采样速率覆盖寄存器(地 址0x100)的设置初始化。 表18. LVDS-ANSI/LVDS-IEEE选项 输出 模式， 位[6] 0 1 功耗模式(寄存器0x08) 位[7:6]—禁用 位5—外部掉电引脚功能 若置位，外部PDWN引脚启动待机模式。若清零，外部 PDWN引脚启动省电模式。 位[4:2]—禁用 位[1:0]—内部省电模式 正常工作(位[1:0] = 00)时，所有ADC通道均启用。 省电模式(位[1:0] = 01)下，数字数据路径时钟禁用，数字 数据路径复位。输出禁用。 待机模式(位[1:0] = 10)下，数字数据路径时钟和输出均 禁用。 数字复位(位[1:0] = 11)期间，除SPI端口外，芯片的所有其 它数字数据路径时钟和输出(适用时)均复位。注意，SPI始 终受用户的控制，从不会自动禁用或复位(除了上电复位)。 增强控制(寄存器0x0C) 位[7:3]—禁用 位2—斩波模式 某些应用对失调电压和其它低频噪声敏感，如零差或直接 变 频 接 收 机 等 ； 针 对 这 些 应 用 ， 可 以 设 置 位 2来 使 能 AD9257第一级的斩波特性。在频域中，斩波将失调和其它 低频噪声转换为fCLK/2，可以通过滤波器予以滤除。 输出模式 LVDS-ANSI LVDS-IEEE 缩小范围链路 输出驱动器 端接 用户可选 用户可选 输出驱动器电流 自动选择以提供 适当的摆幅 自动选择以提供 适当的摆幅 位[5:3]—禁用 位2—输出反转 此位置1时，输出位流反转。 位1—禁用 位0—输出格式 默认情况下，此位置1，以二进制补码格式发送数据输出。 如果此位复位，输出模式变为偏移二进制。 输出调整(寄存器0x15) 位[7:6]—禁用 位[5:4]—输出端接 利用这些位，用户可以选择内部端接电阻。 位[3:1]—禁用 位0—输出驱动 输出调整寄存器的位0仅控制FCO和DCO输出的LVDS驱动 器的驱动强度。默认值为1x驱动，通过设置寄存器0x05中 的适当通道位，然后设置位0，可以将驱动强度提高到2x。 这些特性不能与输出驱动器端接选择一起使用。输出驱动 器端接和输出驱动同时选择时，端接选择优先于FCO和 DCO的2×驱动强度选择。 位[1:0]—禁用 Rev. A | Page 34 of 40 AD9257 输出相位(寄存器0x16) 分辨率/采样速率覆盖(寄存器0x100) 位7—禁用 位[6:4]—输入时钟相位调整 使用时钟驱动器(寄存器0x0B)时，施加的时钟频率高于内 部采样时钟。位[6:4]决定在外部时钟的哪个相位执行采样。 这只在使用时钟分频器时适用。位[6:4]不可选择大于寄存器 0x0B位[2:0]的值。 利用此寄存器，用户可以降低器件性能。任何提升默认速 度等级的尝试都会导致芯片掉电。此寄存器的设置在传送 寄存器(寄存器0xFF)的位0写入高电平后初始化。 表19. 输入时钟相位调整选项 输入时钟相位调整， 位[6:4] 000(默认) 001 010 011 100 101 110 111 相位延迟的输入时钟周期数 0 1 2 3 4 5 6 7 用户I/O控制2(寄存器0x101) 位[7:1]—禁用 位0—SDIO下拉 位0可以置1以禁用SDIO引脚内置的30 kΩ下拉电阻；当许 多器件连接到SPI总线时，它可以用来限制负载。 用户I/O控制3(寄存器0x102) 位[7:4]—禁用 位3—VCM掉电 通过将位3设置为高电平，可关断内部VCM发生器。使用 外部基准电压源时使用此功能。 位[2:0]—禁用 位[3:0]—输出时钟相位调整 表20. 输出时钟相位调整选项 输出时钟(DCO)， 相位调整，位[3:0] 0000 0001 0010 0011(默认) 0100 0101 0110 0111 1000 1001 1010 1011 DCO相位调整 (相对于D± x边沿的度数) 0 60 120 180 240 300 360 420 480 540 600 660 Rev. A | Page 35 of 40 AD9257 应用信息 设计指南 裸露焊盘散热块建议 在进行AD9257的系统设计和布局之前，建议设计人员先熟 悉下述设计指南，其中讨论了某些引脚所需的特殊电路连 接和布局布线要求。 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露的连续铜层应与 AD9257的裸露焊盘(引脚0)匹配。铜层上应有多个过孔， 获得尽可能低的热阻路径以通过PCB底部进行散热。这些 过孔应填满焊料或插入插针。 电源和接地建议 当连接电源至AD9257时，建议使用两个独立的1.8 V电源： 一个电源用于模拟输出(AVDD)，另一个电源用于数字输 出(DRVDD)。对于AVDD和DRVDD，应使用多个不同的 去耦电容以支持高频和低频。去耦电容应放置在接近PCB 入口点和接近器件引脚的位置，并尽可能缩短走线长度。 AD9257仅需要一个PCB接地层。对PCB模拟、数字和时钟 模块进行合理去耦和巧妙分隔，可以轻松获得最佳性能。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层，以便将PCB上的连续铜层划分为 多个均等的部分。这样，在回流焊过程中，可在ADC与 PCB之间提供多个连接点，而一个无分割的连续层只能保 证一个连接点。如需了解有关封装和芯片级封装PCB布局 布线的详细信息，请参见应用笔记AN-772：“LFCSP封装 设计与制造指南”(www.analog.com)。 时钟稳定性考虑 VCM 上电时，AD9257进入初始相位，内部状态机设置偏置和寄 存器，以便器件能正常工作。在初始化过程中，AD9257需 要稳定的时钟。若ADC时钟源不存在，或在ADC上电期间 不稳定，则会打断状态机，进而导致ADC上电至未知状态。 要校正这一状态，需要在ADC时钟稳定后重新调用初始序 列。可通过寄存器0x08发起数字复位来完成该操作。在默 认配置中(内部VREF，交流耦合输入)，VREF和VCM由ADC 自身提供，因此上电时具有足够稳定的时钟。当VREF和/或 VCM由外部源提供时，上电时应当也是稳定的；否则，需 要通过寄存器0x08进行序列数字复位。数字复位的伪代码 序列如下所示： VCM引脚应通过一个0.1 μF电容去耦至地。 SPI_Write (0x08, 0x03); # Digital Reset 基准电压源去耦 VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低 ESR 1.0 μF电容的并联组合去耦至地。 SPI端口 当需要转换器充分发挥其全部动态性能时，应禁用SPI端 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 异步的，因此，这些信号中的噪声会降低转换器性能。如 果其它器件使用板上SPI总线，则可能需要在该总线与 AD9257之间连接缓冲器，以防止这些信号在关键的采样周 期内，在转换器的输入端发生变化。 SPI_Write (0x08, 0x00); # Normal Operation Rev. A | Page 36 of 40 AD9257 外形尺寸 9.10 9.00 SQ 8.90 0.30 0.25 0.18 0.60 MAX 0.60 MAX 64 1 49 48 PIN 1 INDICATOR PIN 1 INDICATOR 8.85 8.75 SQ 8.65 0.50 BSC 0.50 0.40 0.30 33 32 0.25 MIN 7.50 REF 0.80 MAX 0.65 TYP 0.05 MAX 0.02 NOM SEATING PLANE 16 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 06-12-2012-C 12° MAX 17 BOTTOM VIEW TOP VIEW 1.00 0.85 0.80 6.35 6.20 SQ 6.05 EXPOSED PAD 图62. 64引脚引线框芯片级封装[LFCSP_VQ] 9 mm x 9 mm，超薄体 (CP-64-4) 图示尺寸单位：mm 订购指南 型号1 AD9257BCPZ-40 AD9257BCPZRL7-40 AD9257BCPZ-65 AD9257BCPZRL7-65 AD9257-65EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 64引脚引线框芯片级封装[LFCSP_VQ] 64引脚引线框芯片级封装[LFCSP_VQ] 64引脚引线框芯片级封装[LFCSP_VQ] 64引脚引线框芯片级封装[LFCSP_VQ] 评估板 Z = 符合RoHS标准的器件。 Rev. A | Page 37 of 40 封装选项 CP-64-4 CP-64-4 CP-64-4 CP-64-4 AD9257 注释 Rev. A | Page 38 of 40 AD9257 注释 Rev. A | Page 39 of 40 AD9257 注释 ©2011–2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D10206sc-0-4/13(A) Rev. A | Page 40 of 40