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1 MSPS、超低消費電力の
2/4/8チャンネル12ビットSAR ADC
AD7091R-2/AD7091R-4/AD7091R-8
データシート
機能ブロック図
特長
アプリケーション
MUXOUT
ADCIN
REFIN/
REFOUT
VDD
2.5V
VREF
VIN0
VIN1
T/H
VIN2
REGCAP
12-BIT
SUCCESSIVE
APPROXIMATION
ADC
VDRIVE
VIN3
VIN4
I/P
MUX
RESET
VIN5
CONVST
ON-CHIP
OSC
VIN6
SDO
VIN7
CONTROL LOGIC
AND REGISTERS
SDI
SCLK
CS
CHANNEL
SEQUENCER
AD7091R-8
GND
ALERT/
BUSY/
GPO0
GPO1
GND
10891-001
超低システム消費電力
柔軟な消費電力／スループット・レート管理機能
ノーマル・モード
1 MSPS で 1.4 mW
パワーダウン・モード
VDD = 5.25 V で 550 nA (typ)
VDD = 3 V で 435 nA (typ)
プログラマブルな ALERT 割込みピン (4/8 チャンネル・モデ
ル)
高性能
レイテンシ／パイプライン遅延なしで 1 MSPS スループット
SNR: 10 kHz 入力周波数で 70 dB (typ)
THD: 10 kHz 入力周波数で−80 dB (typ)
INL: ±0.7 LSB (typ)、±1.0 LSB (最大)
小型システム・フットプリント
5 ppm/°C (typ)ドリフトの正確な 2.5 V リファレンスを内蔵
MUXOUT/ADCIN ピンによりひとつのアンプでバッファリング
可能
デイジーチェーン・モード
16 ピン、20 ピン、24 ピンの 4 mm × 4 mm LFCSP パッケージ
を採用
16 ピン、20 ピン、24 ピンの TSSOP パッケージを採用
使用が容易
SPI/QSPI™/MICROWIRE™/DSP 互換のデジタル・インター
フェース
プログラマブルなチャンネル・シーケンサを内蔵
BUSY 表示を装備 (4/8 チャンネル・モデル)
制御および監視アプリケーション用の機能を内蔵
GPOx ピンを装備 (4/8 チャンネル・モデル)
広い動作範囲
温度範囲: −40°C～+125℃
VDD = 2.7 V～5.25 V で仕様を規定
図 1.
概要
AD7091R-2/AD7091R-4/AD7091R-8 ファミリーはマルチチャンネル 12
ビット、超低消費電力、逐次比較型 A/D コンバータ (ADC)であり、
2、4、8 チャンネルのアナログ入力オプションを提供しています。
AD7091R-2/AD7091R-4/ AD7091R-8 は 2.7 V～5.25 V の単電源で動作し、
1 MSPS のサンプリング・レートを実現することができます。
AD7091R-2/AD7091R-4/AD7091R-8 ファミリーでは、チャンネル・シ
ーケンサ付きの最大 8 チャンネルのシングルエンド・アナログ入力
を提供しています。このチャンネル・シーケンサを使うと、シーケ
ンシャルに変換するチャンネルを予め設定しておくことができます。
また、AD7091R-2/AD7091R-4/ AD7091R-8 は、変換クロック、正確な
2.5 V リファレンス、高速シリアル・インターフェースも内蔵してい
ます。
AD7091R-2/AD7091R-4/AD7091R-8 は、変換後にデータを読出しなが
ら 1 MSPS のスループット・レートを可能にするシリアル・ポー
ト・インターフェース (SPI)を内蔵しています。変換プロセスとデー
タ・アクイジションは、CONVST ピンを使って制御されます。
バッテリ駆動のシステム
パーソナル･デジタル・アシスタント
医用計測機器
モバイル通信
計装システムおよび制御システム
データ･アクイジション･システム
光センサー
診断／モニタ機能
E
A
AD7091R-2/AD7091R-4/AD7091R-8 では、高いスループット・レート
で超低消費電力を実現する高度なデザイン技術を採用しています。
また、柔軟なパワー・マネジメント・オプションも内蔵しています。
コンフィギュレーション・レジスタを使うと、ユーザーが様々な動作
条件を設定することができます。これには、パワー・マネジメント、
アラーム機能、ビジー表示、チャンネル・シーケンシング、汎用出
力ピン（GPOx）などが含まれます。MUXOUT ピンと ADCIN ピンを
使うと、ADC への入力前にマルチプレクサ出力のシグナル・コンデ
ィショニングを行うことができます。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. A
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本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD7091R-2/AD7091R-4/AD7091R-8
データシート
目次
特長 ...................................................................................................... 1
レジスタのアドレス指定 ............................................................ 23
アプリケーション .............................................................................. 1
変換結果レジスタ ........................................................................ 24
機能ブロック図 .................................................................................. 1
チャンネル・レジスタ ................................................................ 25
概要 ...................................................................................................... 1
コンフィギュレーション・レジスタ ........................................ 26
改訂履歴 .............................................................................................. 2
アラーム表示レジスタ ................................................................ 28
仕様 ...................................................................................................... 3
チャンネル X 下限値レジスタ ................................................... 30
タイミング仕様 .............................................................................. 5
チャンネル X 上限値レジスタ ................................................... 30
絶対最大定格 ...................................................................................... 7
チャンネル X ヒステリシス・レジスタ ................................... 30
熱抵抗.............................................................................................. 7
シリアル・ポート・インターフェース ........................................ 31
ESD の注意 ..................................................................................... 7
変換結果の読出し ........................................................................ 31
ピン配置およびピン機能説明 .......................................................... 8
レジスタへのデータの書込み .................................................... 31
代表的な性能特性 ............................................................................ 13
レジスタからのデータの読出し ................................................ 31
用語 .................................................................................................... 18
動作モード ........................................................................................ 33
動作原理 ............................................................................................ 19
ノーマル・モード ........................................................................ 33
回路説明........................................................................................ 19
パワーダウン・モード ................................................................ 33
コンバータの動作 ........................................................................ 19
アラーム (AD7091R-4 と AD7091R-8 の場合) ............................ 34
ADC の伝達関数........................................................................... 19
ビジー (AD7091R-4 と AD7091R-8 の場合) ................................ 34
リファレンス電圧 ........................................................................ 19
チャンネル・シーケンサ ............................................................ 35
電源................................................................................................ 20
デイジーチェーン ........................................................................ 36
代表的な接続図 ............................................................................ 20
外形寸法............................................................................................ 38
アナログ入力 ................................................................................ 20
オーダー・ガイド ........................................................................ 41
ドライバ・アンプの選択 ............................................................ 21
レジスタ ............................................................................................ 23
改訂履歴
7/14—Rev. 0 to Rev. A
Added 16-Lead LFCSP, 20-Lead LFCSP, and
24-Lead LFCSP ...................................................................... Universal
Changes to Features Section ................................................................. 1
Changes to General Description Section .............................................. 1
Changes to Table 1 ............................................................................... 3
Changes to Table 4 ............................................................................... 7
Added Figure 6; Renumbered Sequentially .......................................... 8
Changes to Table 5 ............................................................................... 8
Added Figure 8 ..................................................................................... 9
Changes to Table 6 ............................................................................... 9
Added Figure 10 ................................................................................. 11
Rev. A
Changes to Table 7 ............................................................................. 11
Added Power Supply Section and Table 8; Renumbered Sequentially20
Added Driver Amplifier Choice Section and Table 9 ......................... 21
Changes to Table 16 ........................................................................... 26
Changed Serial Interface Section to Serial Port Interface
Section................................................................................................ 31
Changes to Figure 52.......................................................................... 33
Updated Outline Dimensions ............................................................. 38
Changes to Ordering Guide ................................................................ 41
12/13—Revision 0: Initial Version
－ 2/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.25 V、VDRIVE = 1.8 V～5.25 V、VREF = 2.5 V 内蔵リファレンス電圧、fSAMPLE = 1 MSPS、fSCLK = 50 MHz、
TA = TMIN～TMAX。
表 1.
Parameter
Test Conditions/Comments
DYNAMIC PERFORMANCE
fIN = 10 kHz sine wave
Min
Typ
Max
Unit
Signal-to-Noise Ratio (SNR)
66.5
70
dB
Signal-to-Noise-and-Distortion (SINAD) Ratio
65.5
69
dB
−80
dB
−81
dB
Channel-to-Channel Isolation
−95
dB
Aperture Delay
5
ns
Aperture Jitter
40
ps
Total Harmonic Distortion (THD)
Spurious-Free Dynamic Range (SFDR)
Full Power Bandwidth
fIN = 1 kHz sine wave
At −3 dB
1.5
MHz
At −0.1 dB
1.2
MHz
DC ACCURACY
Resolution
12
Integral Nonlinearity (INL)
Bits
VDD ≥ 3.0 V
−1
±0.7
+1
LSB
LSB
VDD ≥ 2.7 V
−1.25
±0.8
+1.25
Differential Nonlinearity (DNL)
Guaranteed no missing codes to 12 bits
−0.9
±0.3
+0.9
LSB
Offset Error
TA = 25°C
−1.5
0.2
+1.5
mV
Offset Error Matching
TA = 25°C
−1.5
0.2
+1.5
Offset Error Drift
2
mV
ppm/°C
Gain Error
TA = 25°C
−0.1
0.0
+0.1
% FS
Gain Error Matching
TA = 25°C
−0.1
0.0
+0.1
% FS
Gain Error Drift
2
ppm/°C
ANALOG INPUT
Input Voltage Range
0
VREF
V
DC Leakage Current
−1
+1
µA
Input Capacitance
1
Multiplexer On Resistance
During acquisition phase
10
pF
Outside acquisition phase
1.5
pF
VDD = 5.0 V
50
Ω
VDD = 2.5 V
100
Ω
VOLTAGE REFERENCE INPUT/OUTPUT
REFOUT 2
REFIN
2
Internal reference output, TA = 25°C
2.49
External reference input
1.0
2.5
VDD
Drift
Power-On Time
2.51
CREF = 2.2 µF
V
V
5
ppm/°C
50
ms
LOGIC INPUTS
Input High Voltage (VIH)
0.7 × VDRIVE
Input Low Voltage (VIL)
Typically 10 nA, VIN = 0 V or VDRIVE
−1
Output High Voltage (VOH)
ISOURCE = 200 µA
VDRIVE − 0.2
Output Low Voltage (VOL)
ISINK = 200 µA
Input Current (IIN)
V
0.3 × VDRIVE
V
+1
µA
LOGIC OUTPUTS
−1
Floating State Leakage Current
Output Coding
Rev. A
V
0.4
V
+1
µA
Straight (natural) binary
－ 3/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
Parameter
Test Conditions/Comments
Min
Typ
Max
Unit
CONVERSION RATE
Conversion Time
Transient Response
600
ns
400
ns
1
MSPS
2.7
5.25
V
Specified performance
2.7
5.25
V
Functional
1.8
5.25
V
22
50
µA
Full-scale step input
Throughput Rate
POWER REQUIREMENTS
VDD
VDRIVE
VDRIVE Range
3
IDD
VIN = 0 V
Normal Mode—Static 4
VDD = 5.25 V
VDD = 3 V
21.6
46
µA
Normal Mode—Operational
VDD = 5.25 V, fSAMPLE = 1 MSPS
500
570
µA
VDD = 3 V, fSAMPLE = 1 MSPS
450
530
µA
Power-Down Mode
VDD = 5.25 V
0.550
17
µA
VDD = 5.25 V, TA = −40°C to +85°C
0.550
6
µA
VDD = 3 V
0.435
15
µA
2
4
µA
IDRIVE
VIN = 0 V
Normal Mode—Static 5
VDRIVE = 5.25 V
VDRIVE = 3 V
1
3.5
µA
Normal Mode—Operational
VDRIVE = 5.25 V, fSAMPLE = 1 MSPS
30
70
µA
VDRIVE = 3 V, fSAMPLE = 1 MSPS
10
15
µA
Power-Down Mode
VDRIVE = 5.25 V
1
µA
VDRIVE = 3 V
1
µA
Total Power Dissipation
6
Normal Mode—Static
Normal Mode—Operational
Power-Down Mode
VIN = 0 V
VDD = VDRIVE = 5.25 V
0.130
0.290
mW
VDD = VDRIVE = 3 V
0.070
0.149
mW
VDD = VDRIVE = 5.25 V, fSAMPLE = 1 MSPS
2.8
3.4
mW
VDD = VDRIVE = 3 V, fSAMPLE = 1 MSPS
1.4
1.7
mW
VDD = 5.25 V
3
95
µW
VDD = 5.25 V, TA = −40°C to +85°C
3
33
µW
VDD = VDRIVE = 3 V
1.4
50
µW
1
初期リリース時にサンプル・テストにより適合性を保証。
2
パラメータ内で共用ピンの 1 つの機能を参照する場合、ピン名の仕様に関係する部分のみを記載します。 共用ピンのフル名称については、ピン配置およびピン機能
説明のセクションを参照してください。
3
デバイスは機能し、最小 1.8 V までの VDRIVE でダイナミック性能／DC 精度仕様を満たしますが、1 MSPS のスループットを実現することはできません。
4
SCLK はバースト・モードで動作し、CSはハイ・レベルでアイドル。 フリー･ランニング SCLK 動作でCSをロー・レベルした場合、IDD スタティック電流は VDD =
5.25 V で 30 µA (typ)増加します。
5
SCLK はバースト・モードで動作し、CSはハイ・レベルでアイドル。 フリー･ランニング SCLK 動作でCSをロー・レベルした場合、IDRIVE スタティック電流は VDRIVE
= 5.25 V で 32 µA (typ)増加します。
6
総合消費電力には、VDD、VDRIVE、REFIN による成分が含まれます (注 2 参照)。
Rev. A
－ 4/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
タイミング仕様
特に指定がない限り、VDD = 2.7 V～5.25 V、VDRIVE = 1.8 V～5.25 V、TA = TMIN～TMAX。
表 2.
Parameter
Symbol
Min
Typ
Max
Unit
600
ns
500
ns
ns
ns
Conversion Time: CONVST Falling Edge to Data Available
tCONVERT
Acquisition Time
Time Between Conversions (Normal Mode)
CONVST Pulse Width
tACQ
tCYC
tCNVPW
SCLK Period (Normal Mode)
VDRIVE Above 2.7 V
VDRIVE Above 1.8 V
SCLK Period (Chain Mode)
VDRIVE Above 2.7 V
VDRIVE Above 1.8 V
SCLK Low Time
SCLK High Time
SCLK Falling Edge to Data Remains Valid
SCLK Falling Edge to Data Valid Delay
VDRIVE Above 4.5 V
VDRIVE Above 3.3 V
VDRIVE Above 2.7 V
VDRIVE Above 1.8 V
End of Conversion to CS Falling Edge
tSCLK
CS Low to SDO Enabled
tEN
5
ns
CS High or Last SCLK Falling Edge to SDO High Impedance
tDIS
5
ns
SDI Data Setup Time Prior to SCLK Rising Edge
SDI Data Hold Time After SCLK Rising Edge
Last SCLK Falling Edge to Next CONVST Falling Edge
tSSDISCLK
tHSDISCLK
tQUIET
E
A
E
A
tSCLKL
tSCLKH
tHSDO
tDSDO
tEOCCSL
A
A
E
A
A
E
A
500µA
20
25
6
6
5
ns
ns
ns
ns
ns
12
13
14
20
E
A
ns
ns
tSCLK
E
A
16
22
A
IOL
5
5
2
50
ns
ns
ns
Y% VDRIVE
X% VDRIVE
tDELAY
TO SDO
1.4V
IOH
図 2.デジタル・インターフェース・タイミングの負荷回路
Rev. A
VIH2
VIL2
NOTES
1FOR V
DRIVE ≤ 3.0V, X = 90 AND Y = 10; FOR VDRIVE > 3.0V, X = 70 AND Y = 30.
2MINIMUM V AND MAXIMUM V USED. SEE SPECIFICATIONS FOR DIGITAL
IH
IL
INPUTS PARAMETER IN TABLE 2.
10891-138
500µA
tDELAY
VIH2
VIL2
CL
20pF
ns
ns
ns
ns
ns
図 3.タイミング測定の電圧レベル
－ 5/41 －
10891-139
A
400
1000
10
AD7091R-2/AD7091R-4/AD7091R-8
データシート
タイミング図
tCYC
EOC
tACQ
tCNVPW
CONVST
tQUIET
tCONVERT
tEOCCSL
CS
1
SCLK
tSCLK
2
tSCLKH
6
7
15
DB10
DB9
DB1
5
tSCLKL
CH_ID2
CH_ID1
CH_ID0
ADD4
ADD3
ADD2
ALERT
DB11
ADD1
ADD0
RW
DB9
－ 6/41 －
DB1
TRISTATE
DB0
tHSDISCLK
図 4.シリアル・ポートのタイミング
Rev. A
16
tDIS
TRISTATE
tSSDISCLK
SDI
4
tDSDO
tEN
SDO
3
DB0
10891-002
tHSDO
AD7091R-2/AD7091R-4/AD7091R-8
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
熱抵抗
表 3.
θJA はワーストケース条件で規定。すなわち表面実装パッケージ
の場合、デバイスを回路ボードにハンダ付けした状態で規定。
Parameter
Rating
VDD to GND
VDRIVE to GND
Analog Input Voltage to GND
Digital Input1 Voltage to GND
Digital Output2 Voltage to GND
Input Current to Any Pin Except Supplies3
Operating Temperature Range
Storage Temperature Range
Junction Temperature
ESD
Human Body Model (HBM)
Field Induced Charged Device Model
(FICDM)
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VREF + 0.3 V
−0.3 V to VDRIVE + 0.3 V
−0.3 V to VDRIVE + 0.3 V
±10 mA
−40°C to +125°C
−65°C to +150°C
150°C
表 4.熱抵抗
1.5 kV
500 V
デジタル入力ピンには、RESET、CONVST、SDI、SCLK、CSが含まれます。
2
デジタル出力ピンには、SDO、GPO1、ALERT/BUSY/GPO0 が含まれます。
3
最大 100 mA までの過渡電流では SCR ラッチ・アップは生じません。
A
E
A
A
θJA
θJC
Unit
24-Lead LFCSP
24-Lead TSSOP
20-Lead LFCSP
20-Lead TSSOP
16-Lead LFCSP
16-Lead TSSOP
47.3
73.54
49.05
84.29
50.58
106.03
27.78
14.94
29.18
18.43
29.64
28.31
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
ESD の注意
1
E
Package Type
A
E
A
A
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
Rev. A
－ 7/41 －
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
AD7091R-2/AD7091R-4/AD7091R-8
データシート
AD7091R-2
13
SDO
TOP VIEW
(Not to Scale)
12
SDI
11
GND
REFIN/REFOUT 5
GND 6
MUXOUT
7
10
VIN0 8
9
ADCIN
VIN1
REFIN/REFOUT 3
13 CONVST
TOP VIEW
(Not to Scale)
10 SDI
9
GND 4
GND
NOTES
1. THE EXPOSED PAD IS NOT CONNECTED
INTERNALLY. IT IS RECOMMENDED THAT
THE PAD BE SOLDERED TO GND.
10891-008
SCLK
11 SDO
VIN1 7
CONVST
14
AD7091R-2
ADCIN 8
15
3
14 VDRIVE
16 RESET
2
VDD
12 SCLK
REGCAP 2
VIN0 6
RESET
REGCAP 4
VDD 1
VDRIVE
MUXOUT 5
16
10891-007
CS 1
15 CS
ピン配置およびピン機能説明
図 5.2 チャンネル入力、16 ピン TSSOP のピン配置
図 6.2 チャンネル入力、16 ピン LFCSP のピン配置
表 5.2 チャンネル入力、16 ピン LFCSP および 16 ピン TSSOP のピン機能説明
ピン番号
TSSOP
LFCSP
1
15
記号
説明
CS
チップ・セレクト入力。CSをロー・レベルにすると、シリアル・バスが有効になり、SPI 上の出力データ
は、CSによりフレーム化されます。
E
E
A
A
A
E
A
A
リセット。ロジック入力。
2
16
3
1
VDD
電源入力。VDD 範囲は 2.7 V～5.25 V です。この電源ピンは GND へデカップリングしてください。
4
2
REGCAP
内蔵レギュレータの電圧出力に対するデカップリング・コンデンサ・ピン。この出力ピンは、1.0 μF のコ
ンデンサを使って個別に GND へデカップリングしてください。
5
3
REFIN/REFOUT
2.5 V のリファレンス電圧出力。このピンは GND へデカップリングしてください。推奨デカップリング・
コンデンサ値は 2.2 µF です。内蔵 2.5 V リファレンスを使用するか、あるいはこのピンに接続する外部リ
ファレンス電圧で内蔵リファレンス電圧をオーバードライブすることができます。外付けリファレンスの
リファレンス電圧範囲は 1.0 V～VDD です。
6、11
4、9
GND
チップ・グラウンド・ピン。AD7091R-2 上の全回路に対するグラウンド基準ポイントです。
7
5
MUXOUT
マルチプレクサ出力。マルチプレクサ出力がこのピンに現れます。外付けフィルタまたはバッファが不要
な場合は、このピンを ADCIN ピンへ直接接続してください。その他の場合は、コンディショニング回路
出力を ADCIN ピンへ接続してください。
8
6
VIN0
アナログ入力 ch0。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
9
7
VIN1
アナログ入力 ch1。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
10
8
ADCIN
ADC 入力。このピンを使より、内蔵トラック・アンド・ホールドへアクセスすることができます。外付
けフィルタまたはバッファが不要な場合は、このピンを MUXOUT ピンへ直接接続してください。その他の
場合は、コンディショニング回路入力を MUXOUT ピンへ接続してください。
12
10
SDI
シリアル・データ入力バス。この入力に内蔵コントロール・レジスタへ書込むデータを入力します。デー
タは SCLK 入力の立下がりエッジでレジスタに書込まれます。データは MSB ファーストで入力してくだ
さい。
13
11
SDO
シリアル・データ出力バス。変換出力データがシリアル・データ・ストリームとしてこのピンから出力さ
れます。データは SCLK 入力の立下がりエッジで出力され、データをアクセスするためには 13 個の
SCLK が必要です。データは MSB ファーストです。
14
12
SCLK
15
13
16
14
VDRIVE
ロジック電源入力。このピンに入力された電圧が、インターフェースで使用する電圧を決定します。
VDRIVE と GND の間にデカップリング・コンデンサを接続する必要があります。推奨値は 10 µF と 0.1 µF で
す。このピンの電圧範囲は 1.8 V～5.25 V であり、VDD の電圧範囲と異なる設定が可能です。
―
17
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは内部で接続されていません。パッドを GND へハン
ダ接続することが推奨されます。
Rev. A
RESET
E
A
CONVST
A
シリアル・クロック。このピンはシリアル・クロック入力として機能します。
E
変換開始入力信号。エッジ・トリガのロジック入力。CONVSTの立下がりエッジで、トラック・アンド・
ホールドがホールド・モードになり、変換が開始されます。
E
A
－ 8/41 －
A
RESET
CS
VDRIVE
20
19
18
17
16
CONVST
SCLK
AD7091R-2/AD7091R-4/AD7091R-8
データシート
VDRIVE
RESET
2
19
CONVST
SCLK
VDD
3
18
REGCAP
4
17
SDO
REFIN/REFOUT
5
AD7091R-4
16
SDI
GND
6
TOP VIEW
(Not to Scale)
15
GND
MUXOUT
7
14
ADCIN
VIN0
8
13
VIN1
VIN2
9
12
VIN3
ALERT/BUSY/GPO0 10
11
GPO1
AD7091R-4
TOP VIEW
(Not to Scale)
SDO
SDI
GND
ADCIN
VIN1
NOTES
1. THE EXPOSED PAD IS NOT CONNECTED
INTERNALLY. IT IS RECOMMENDED THAT
THE PAD BE SOLDERED TO GND.
10891-006
20
15
14
13
12
11
VIN0 6
VIN2 7
ALERT/BUSY/GPO0 8
GPO1 9
VIN3 10
1
10891-005
CS
VDD 1
REGCAP 2
REFIN/REFOUT 3
GND 4
MUXOUT 5
図 7.4 チャンネル入力、20 ピン TSSOP のピン配置
図 8.4 チャンネル入力、20 ピン LFCSP のピン配置
表 6.4 チャンネル入力、20 ピン LFCSP および 20 ピン TSSOP のピン機能説明
ピン番号
TSSOP
LFCSP
1
19
記号
説明
CS
チップ・セレクト入力。CSをロー・レベルにすると、シリアル・バスが有効になり SPI 上の出力データ
は、CS によりフレーム化されます。
E
E
A
A
A
E
A
A
リセット。ロジック入力。
2
20
3
1
VDD
電源入力。VDD 範囲は 2.7 V～5.25 V です。この電源ピンは GND へデカップリングしてください。
4
2
REGCAP
内蔵レギュレータの電圧出力に対するデカップリング・コンデンサ・ピン。この出力ピンは、1.0 μF の
コンデンサを使って個別に GND へデカップリングしてください。
5
3
REFIN/REFOUT
2.5 V のリファレンス電圧出力。このピンは GND へデカップリングしてください。推奨デカップリン
グ・コンデンサ値は 2.2 µF です。内蔵 2.5 V リファレンスを使用するか、あるいはピンに接続する外部
リファレンス電圧で内蔵リファレンス電圧をオーバードライブすることができます。外付けリファレン
スのリファレンス電圧範囲は 1.0 V～VDD です。
RESET
E
A
6、15
4、13
GND
チップ・グラウンド・ピン。AD7091R-4 上の全回路に対するグラウンド基準ポイントです。
7
5
MUXOUT
マルチプレクサ出力。マルチプレクサ出力がこのピンに現れます。外付けフィルタまたはバッファが不
要な場合は、このピンを ADCIN ピンへ直接接続してください。その他の場合は、コンディショニング
回路出力を ADCIN ピンへ接続してください。
8
6
VIN0
アナログ入力 ch0。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
9
7
VIN2
アナログ入力 ch2。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
10
8
ALERT/BUSY/GPO0
アラーム出力ピン (ALERT)。このピンはコンフィギュレーション・レジスタで決定される共用ピンで
す。ALERT として機能する場合は、このピンはロジック出力となり、変換結果がレジスタ設定値の制
限を超えたことを表示します。
ALERT/BUSY/GPO0 ピンを BUSY 出力に設定した場合、このピンを使って、変換が行われるタイミン
グを表示します。
また、このピンは汎用デジタル出力(GPO0)としても機能します。
11
9
GPO1
汎用デジタル出力。
12
10
VIN3
アナログ入力 ch3。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
13
11
VIN1
アナログ入力 ch1。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
14
12
ADCIN
ADC 入力。このピンより、内蔵トラック・アンド・ホールドへアクセスすることができます。外付け
フィルタまたはバッファが不要な場合は、このピンを MUXOUT ピンへ直接接続してください。その他の
場合は、コンディショニング回路入力を MUXOUT ピンへ接続してください。
16
14
SDI
シリアル・データ入力バス。この入力に内蔵コントロール・レジスタへ書込むデータを入力します。デ
ータは SCLK 入力の立下がりエッジでレジスタに書込まれます。データは MSB ファーストで入力して
ください。
Rev. A
－ 9/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
ピン番号
TSSOP
LFCSP
記号
説明
17
15
SDO
シリアル・データ出力バス。変換出力データがシリアル・データ・ストリームとしてこのピンから出力
されます。データは SCLK 入力の立下がりエッジで出力され、データをアクセスするためには 13 個の
SCLK が必要です。データは MSB ファーストです。
18
16
19
17
20
18
VDRIVE
ロジック電源入力。このピンに入力された電圧が、インターフェースで使用する電圧を決定します。
VDRIVE と GND の間にデカップリング・コンデンサを接続する必要があります。推奨値は 10 µF と 0.1 µF
です。このピンの電圧範囲は 1.8 V～5.25 V であり、VDD の電圧範囲と異なる設定が可能です。
―
21
EPAD
エクスポーズド・パッド（金属面パッド）。エクスポーズド・パッドは内部で接続されていません。パ
ッドを GND へハンダ接続することが推奨されます。
Rev. A
シリアル・クロック。このピンはシリアル・クロック入力として機能します。
SCLK
CONVST
A
E
変換開始入力信号。エッジ・トリガのロジック入力。CONVSTの立下がりエッジで、トラック・アン
ド・ホールドがホールド・モードになり、変換が開始されます。
E
A
－ 10/41 －
A
20 SCLK
19 SDO
22 VDRIVE
24 RESET
23 CS
21 CONVST
AD7091R-2/AD7091R-4/AD7091R-8
18 SDI
VDD 1
CONVST
VDD
3
22
SCLK
REGCAP
4
21
SDO
REFIN/REFOUT
5
20
SDI
GND
6
AD7091R-8
19
GND
MUXOUT
7
TOP VIEW
(Not to Scale)
18
ADCIN
VIN0
8
17
VIN1
VIN2
9
16
VIN3
ALERT/BUSY/GPO0 10
15
GPO1
VIN4 11
14
VIN5
VIN6 12
13
VIN7
GND 4
MUXOUT 5
VIN0 6
AD7091R-8
16 ADCIN
TOP VIEW
(Not to Scale)
15 VIN1
14 VIN3
13 GPO1
VIN5 12
23
VIN7 11
VDRIVE
RESET
VIN6 10
24
2
VIN4 9
1
VIN2 7
CS
17 GND
ALERT/BUSY/GPO0 8
REGCAP 2
REFIN/REFOUT 3
10891-003
NOTES
1. THE EXPOSED PAD IS NOT CONNECTED
INTERNALLY. IT IS RECOMMENDED THAT
THE PAD BE SOLDERED TO GND.
10891-004
データシート
図 10.8 チャンネル入力、24 ピン LFCSP のピン配置
図 9.8 チャンネル入力、24 ピン TSSOP のピン配置
表 7.8 チャンネル入力、24 ピン LFCSP および 24 ピン TSSOP のピン機能説明
ピン番号
TSSOP
LFCSP
1
23
記号
説明
CS
チップ・セレクト入力。CSをロー・レベルにすると、シリアル・バスが有効になり、SPI 上の出力デー
タは、CSによりをフレーム化されます。
E
E
A
A
A
E
A
A
リセット。ロジック入力。
2
24
3
1
VDD
電源入力。VDD 範囲は 2.7 V～5.25 V です。この電源ピンは GND へデカップリングしてください。
4
2
REGCAP
内蔵レギュレータの電圧出力に対するデカップリング・コンデンサ・ピン。この出力ピンは、1.0 μF の
コンデンサを使って個別に GND へデカップリングしてください。
5
3
REFIN/REFOUT
2.5 V のリファレンス電圧出力。このピンは GND へデカップリングしてください。推奨デカップリン
グ・コンデンサ値は 2.2 µF です。内蔵 2.5 V リファレンスを使用するか、あるいはこのピンに接続する
外部リファレンス電圧で内蔵リファレンス電圧をオーバードライブすることができます。外付けリファ
レンスのリファレンス電圧範囲は 1.0 V～VDD です。
6、19
4、17
GND
チップ・グラウンド・ピン。AD7091R-8 上の全回路に対するグラウンド基準ポイントです。
7
5
MUXOUT
マルチプレクサ出力。マルチプレクサ出力がこのピンに現れます。外付けフィルタまたはバッファが不
要な場合は、このピンを ADCIN ピンへ直接接続してください。その他の場合は、コンディショニング
回路出力を ADCIN ピンへ接続してください。
8
6
VIN0
アナログ入力 ch0。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
9
7
VIN2
アナログ入力ｃｈ2。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
10
8
ALERT/BUSY/GPO0
アラーム出力ピン (ALERT)。このピンはコンフィギュレーション・レジスタで決定される共用ピンで
す。ALERT として機能する場合は、このピンはロジック出力となり、変換結果がレジスタ設定値の制
限を超えたことを表示します。
RESET
E
A
ALERT/BUSY/GPO0 ピンを BUSY 出力に設定した場合、このピンを使って、変換が行われるタイミン
グを表示します。
また、このピンは汎用デジタル出力(GPO0)としても機能します。
11
9
VIN4
アナログ入力 ch4。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
12
10
VIN6
アナログ入力 ch6。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
13
11
VIN7
アナログ入力 ch7。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
14
12
VIN5
アナログ入力 ch5。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
15
13
GPO1
汎用デジタル出力。
16
14
VIN3
アナログ入力 ch3。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
17
15
VIN1
アナログ入力 ch1。シングルエンド・アナログ入力。アナログ入力範囲は 0 V～VREF。
Rev. A
－ 11/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
ピン番号
TSSOP
LFCSP
記号
説明
18
16
ADCIN
ADC 入力。このピンより、内蔵トラック・アンド・ホールドへアクセスすることができます。外付け
フィルタまたはバッファが不要な場合は、このピンを MUXOUT ピンへ直接接続してください。その他の
場合は、コンディショニング回路入力を MUXOUT ピンへ接続してください。
20
18
SDI
シリアル・データ入力バス。この入力に内蔵コントロール・レジスタへ書込むデータを入力します。デ
ータは SCLK 入力の立下がりエッジでレジスタに書込まれます。データは MSB ファーストで入力して
ください。
21
19
SDO
シリアル・データ出力バス。変換出力データがシリアル・データ・ストリームとしてこのピンから出力
されます。データは SCLK 入力の立下がりエッジで出力され、データをアクセスするためには 13 個の
SCLK が必要です。データは MSB ファーストです。
22
20
SCLK
23
21
24
22
VDRIVE
ロジック電源入力。このピンに入力された電圧が、インターフェースで使用する電圧を決定します。
VDRIVE と GND の間にデカップリング・コンデンサを接続する必要があります。推奨値は 10 µF と 0.1
µF です。このピンの電圧範囲は 1.8 V～5.25 V であり、VDD の電圧範囲と異なる設定が可能です。
―
25
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは内部で接続されていません。パッドを GND へハ
ンダ接続することが推奨されます。
Rev. A
CONVST
A
シリアル・クロック。このピンはシリアル・クロック入力として機能します。
E
変換開始入力信号。エッジ・トリガのロジック入力。CONVSTの立下がりエッジで、トラック・アン
ド・ホールドがホールド・モードになり、変換が開始されます。
E
A
－ 12/41 －
A
AD7091R-2/AD7091R-4/AD7091R-8
データシート
代表的な性能特性
1.0
0.8
0.6
0.4
0.4
0.2
0.2
0
–0.2
VDD = 3.0V
VREF = 2.5V
TA = 25°C
fSAMPLE = 1MSPS
POSITIVE INL = +0.74LSB
NEGATIVE INL = –0.37LSB
–0.4
–0.6
–0.8
–1.0
0
500
1000
1500
2000
0
–0.2
–0.4
VDD = 3.0V
VREF = 2.5V
TA = 25°C
fSAMPLE = 1MSPS
POSITIVE DNL = +0.48LSB
NEGATIVE DNL = –0.50LSB
–0.6
2500
3000
4000
3500
–0.8
–1.0
4500
0
500
1000
1500
2000
CODE
3500
4000
4500
図 14.コード対微分非直線性 （DNL）
40000
60000
VDD = VDRIVE = 3.0V
65k SAMPLES
TA = 25°C
35000
NUMBER OF OCCURRENCES
NUMBER OF OCCURRENCES
3000
2500
CODE
図 11.コード対積分非直線性 （INL）
50000
10891-116
DNL (LSB)
0.8
0.6
10891-115
INL (LSB)
1.0
40000
30000
20000
VDD = VDRIVE = 3.0V
65k SAMPLES
TA = 25°C
30000
25000
20000
15000
10000
10000
0
2048
2047
10891-120
10891-119
5000
0
2049
2045
2044
図 12.コード中心での DC 入力のヒストグラム
2047
図 15.コード変遷移点でのでの DC 入力のヒストグラム
0
0
VDD = 3.0V
VREF = 2.5V EXTERNAL
TA = 25°C
fIN = 10kHz
fSAMPLE = 1MSPS
SNR = 69.52dB
SINAD = 69.21dB
THD = –84.25dB
SFDR = –85.79dB
–60
–80
–40
–60
–80
–100
–120
–120
–140
–140
10891-117
–100
–160
0
50
100
150
200
250
300
350
400
450
10891-118
–40
VDD = 3.0V
VREF = 2.5V INTERNAL
TA = 25°C
fIN = 10kHz
fSAMPLE = 1MSPS
SNR = 69.44dB
SINAD = 69.19dB
THD = –84.21dB
SFDR = –85.82dB
–20
SNR (dB)
–20
SNR (dB)
2046
CODE
CODE
–160
0
500
FREQUENCY (kHz)
50
100
150
200
250
300
350
400
図 13.10 kHz 高速フーリエ変換 (FFT)、
VDD = 3.0 V、VREF = 外付け 2.5 V
図 16.10 kHz 高速フーリエ変換 (FFT)、
VDD = 3.0 V、VREF = 内蔵 2.5 V
Rev. A
450
FREQUENCY (kHz)
－ 13/41 －
500
AD7091R-2/AD7091R-4/AD7091R-8
データシート
0
72
TA = 25°C
fSAMPLE = 1MSPS
VREF = 2.5V
–10
70
–20
2.7V
3.0V
5.0V
–30
–40
THD (dB)
66
–50
2.7V
3.0V
5.0V
–60
64
–70
TA = 25°C
fSAMPLE = 1MSPS
VREF = 2.5V
62
–80
–90
1
10
–100
10891-108
60
100
INPUT FREQUENCY (kHz)
1
10
10891-109
SNR (dB)
68
100
INPUT FREQUENCY (kHz)
図 17.様々な電源電圧でのアナログ入力周波数対 SNR
図 20.様々な電源電圧でのアナログ入力周波数対 THD
69.6
72
69.5
70
SNR (dB)
66
64
69.3
69.2
69.1
TA = 25°C
fSAMPLE = 1MSPS
VREF = 2.5V
62
69.0
10
68.9
–10
10891-111
60
1
VDD = 5.0V
TA = 25°C
fSAMPLE = 1MSPS
fIN = 10kHz
100
INPUT FREQUENCY (kHz)
10891-123
SINAD (dB)
69.4
2.7V
3.0V
5.0V
68
–9
71.0
–6
–5
–4
–2
–3
–1
0
図 21.入力レベル対 SNR
–78
12.00
SNR
SINAD
ENOB
–7
INPUT LEVEL (dB)
図 18.様々な電源電圧でのアナログ入力周波数対 SINAD
72.0
–8
THD
SFDR
11.80
–80
11.60
11.00
67.0
10.80
VDD = 5.0V
TA = 25°C
fSAMPLE = 1MSPS
fIN = 10kHz
65.0
64.0
1.0
10.40
10.20
1.5
2.0
2.5
3.0
3.5
4.0
4.5
VDD = 5.0V
TA = 25°C
fSAMPLE = 1MSPS
fIN = 10kHz
–86
–88
–90
1.0
5.0
REFERENCE VOLTAGE (V)
1.5
2.0
2.5
3.0
3.5
4.0
4.5
REFERENCE VOLTAGE (V)
図 19.リファレンス電圧対 SNR、SINAD、ENOB
Rev. A
–84
10.60
10891-121
66.0
–82
10891-128
11.20
68.0
THD, SFDR (dB)
11.40
69.0
ENOB (Bits)
SNR, SINAD (dB)
70.0
図 22.リファレンス電圧対 THD および SFDR
－ 14/41 －
5.0
AD7091R-2/AD7091R-4/AD7091R-8
データシート
600
–80
–81
550
–82
500
CURRENT (µA)
–83
THD (dB)
–84
–85
–86
–87
VDD = 5.0V
fSAMPLE = 1MSPS
fIN = 10kHz
450
400
5.25V
5.0V
3.3V
2.7V
350
fSAMPLE = 1MSPS
300
–88
–35
–15
5
25
45
65
85
105
10891-125
–90
–55
250
10891-129
–89
200
25
–40
125
85
125
TEMPERATURE (°C)
TEMPERATURE (°C)
図 23.THD の温度特性
図 26.様々な VDD 電源電圧での動作 IDD 電源電流の温度特性
70.8
70
70.6
60
SNR (dB)
70.2
VDD = 3.0V
VREF = 2.5V
fIN = 10kHz
fSAMPLE = 1MSPS
5.25V
5.0V
3.3V
2.7V
50
CURRENT (µA)
70.4
70.0
69.8
69.6
40
30
20
69.4
–35
–15
5
25
45
65
85
105
10891-126
69.0
–55
10
10891-122
69.2
0
125
25
–40
TEMPERATURE (°C)
図 24.SNR の温度特性
8
400
TOTAL POWER-DOWN CURRENT (µA)
IDD (µA) AT VDD = VDRIVE = 3.00V
IDRIVE (µA) AT VDD = VDRIVE = 3.00V
IDD (µA) AT VDD = VDRIVE = 5.00V
IDRIVE (µA) AT VDD = VDRIVE = 5.00V
CURRENT (µA)
350
300
250
200
150
10891-137
100
50
200
300
400
500
600
700
800
900
7
5.25V
5.0V
3.3V
2.7V
6
5
4
3
2
1
10891-127
450
0
1000
–40
THROUGHPUT (kSPS)
25
85
125
TEMPERATURE (°C)
図 25.スループット対動作電流
Rev. A
125
図 27.様々な VDRIVE 電源電圧での動作 IDRIVE 電源電流の温度特性
500
0
100
85
TEMPERATURE (°C)
図 28.様々な電源電圧での総合パワーダウン電流の温度特性
－ 15/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
12
100
VDRIVE = 1.8V, +25°C
VDRIVE = 1.8V, +125°C
95
10
90
PSRR (dB)
VDRIVE = 1.8V, –40°C
VDRIVE = 3V, +125°C
6
85
TA = 25°C
fSAMPLE = 1MSPS
VREF = 2.5V EXTERNAL
80
4
VDRIVE = 3V, +25°C
VDD = VDRIVE = 5.00V
VDD = VDRIVE = 3.00V
VDRIVE = 3V, –40°C
75
2
20
30
40
50
70
SDO CAPACITANCE LOAD (pF)
1
10
図 32.リップル周波数対 PSRR
1.5
0.10
CH 0
CH 1
CH 2
CH 3
CH 4
CH 5
CH 6
CH 7
0.5
0.08
0.06
GAIN ERROR (%FS)
OFFSET ERROR (mV)
1.0
0
–0.5
–1.0
0.04
0.02
0
CH 0
CH 1
CH 2
CH 3
CH 4
CH 5
CH 6
CH 7
–0.02
–0.04
10891-130
–0.06
–1.5
–55
–35
–15
5
25
45
65
85
105
–0.08
–0.10
–55
125
TEMPERATURE (°C)
–35
–15
5
25
45
65
85
105
125
85
105
125
TEMPERATURE (°C)
図 30.オフセット誤差の温度特性
図 33.ゲイン誤差の温度特性
1.5
0.10
0.08
GAIN ERROR MATCH (%FS)
1.0
0.5
0
–0.5
–1.0
0.06
0.04
0.02
0
–0.02
–0.04
–1.5
–55
10891-131
–0.06
–35
–15
5
25
45
65
85
105
10891-134
OFFSET ERROR MATCH (mV)
1000
RIPPLE FREQUENCY (kHz)
図 29. SDO 容量負荷および電源対 tDSDO 遅延
–0.08
–0.10
–55
125
TEMPERATURE (°C)
–35
–15
5
25
45
65
TEMPERATURE (°C)
図 31.オフセット誤差マッチングの温度特性
Rev. A
100
10891-136
10
10891-113
0
10891-133
tDSDO DELAY (ns)
8
図 34.ゲイン誤差マッチングの温度特性
－ 16/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
–50
VDD = 5.0V
TA = 25°C
fSAMPLE = 1MSPS
–70
TA = 25°C
VDD = 3V
fIN = 10kHz
fSAMPLE = 1MSPS
–55
–60
THD (dB)
–80
–90
–65
–70
–100
–75
–110
–80
10891-124
1
–85
100
10
10
INPUT FREQUENCY (kHz)
100
図 38.信号源インピーダンス対 THD
–85
2.510
INTERNAL REFERENCE VOLTAGE (V)
–87
–89
–91
–93
–95
–97
–99
–101
VDD = 5.0V
fSAMPLE = 1MSPS
fIN = 10kHz
10891-132
CHANNEL-TO-CHANNEL ISOLATION (dB)
10k
SOURCE IMPEDANCE (Ω)
図 35.チャンネル間アイソレーションの周波数特性
–103
–105
–55
–35
–15
5
25
45
65
85
105
VDD = VDRIVE = 3V
2.500
2.498
2.496
2.494
2.492
2.490
+25°C
–40°C
+85°C
+125°C
2.484
40
60
CURRENT LOAD (µA)
80
100
10891-114
2.486
20
図 37.様々な温度での電流負荷対リファレンス電圧出力 (VREF)
Rev. A
2.495
–35
–15
5
25
45
65
85
図 39.内蔵リファレンス電圧の温度特性
2.502
0
2.500
TEMPERATURE (°C)
図 36.チャンネル間アイソレーションの温度特性
2.488
2.505
2.490
–55
125
TEMPERATURE (°C)
VREF (V)
1k
10891-110
–120
10891-135
CHANNEL-TO-CHANNEL ISOLATION (dB)
–60
－ 17/41 －
105
125
AD7091R-2/AD7091R-4/AD7091R-8
データシート
用語
積分非直線性(INL)
ADC 伝達関数の両端を結ぶ直線からの最大許容誤差をさします。
AD7091R-2/AD7091R-4/AD7091R-8 の場合、伝達関数の両端とは、
ゼロスケール(最初のコード遷移より 0.5 LSB 下のポイント)とフ
ルスケール(最後のコード遷移より 0.5 LSB 上のポイント)です。
微分非直線性(DNL)
ADC の 2 つの隣接コード間における 1LSB 変化の測定値と理論
値の差です。
オフセット誤差
オフセット誤差は、最初のコード変化 (00 ... 000)→(00 ... 001) の
理論値 (GND + 0.5 LSB など)からの差です。
オフセット誤差のマッチング
オフセット誤差のマッチングとは、任意の 2 つの入力チャンネ
ル間のオフセット誤差の差を意味します。
ゲイン誤差
AD7091R-2/AD7091R-4/AD7091R-8 の場合、オフセット誤差調整
後の最後のコード変化((111...110)→(111...111))と理論値(VREF - 1.5
LSB など)との差です。
ゲイン誤差のマッチング
ゲイン誤差のマッチングとは、任意の 2 つの入力チャンネル間
のゲイン誤差の差を意味します。
過渡応答時間
変換終了後、トラック・アンド・ホールド・アンプはトラッ
ク・モードに戻ります。トラック・アンド・ホールド・アクイ
ジション時間は、変換終了後にトラック・アンド・ホールド・
アンプが最終値の±0.5 LSB 以内に出力がセトリングするために
要する時間です。詳細については、シリアル・ポート・インタ
ーフェースのセクションを参照してください。
SINAD は、A/D コンバータ出力での信号対(ノイズ+歪み)比の測
定値です。信号は基本波の rms 振幅で表します。ノイズは 1/2
サンプリング周波数(fS/2)までのすべての非高調波の和で表しま
す(DC を除く)。
この比はデジタル化処理の量子化レベル数に依存し、レベル数
が大きい（分解能が高い）ほど、量子化ノイズは小さくなりま
す。正弦波を入力した場合の、理想的な N ビット・コンバータ
の SINAD の理論値は次式で表されます。
SINAD = (6.02N + 1.76) dB
したがって、12 ビット・コンバータの場合、SINAD 比は 74 dB
になります。
チャンネル間アイソレーション
あるチャンネルと他のすべてのチャンネルの間のクロストー
ク・レベルを表します。フルスケールの 10 kHz 正弦波信号をす
べての非選択入力チャンネルに入力し、DC 信号を加えてある選
択したチャンネルでの AC 信号の減衰を測定することにより決
まります。図 35 に、 AD7091R-2/AD7091R-4/AD7091R-8 の全チャ
ンネルでのワースト・ケース・データを示します。
全高調波歪み(THD)
THD は高調波の rms 値総和と基本波の比です。AD7091R2/AD7091R-4/AD7091R-8 の場合、次式で与えられます。
THD (dB) = 20log
V1
ここで、
V1 は基本波の rms 振幅。
V2、V3、V4、V5、V6 は、2 次～6 次の高調波の rms 振幅。
スプリアス・フリー・ダイナミックレンジ(SFDR)
SFDR は入力信号の rms 振幅値とピーク・スプリアス信号との
差を意味し、デシベル値で表します。
信号対ノイズおよび歪み(SINAD)比
Rev. A
V22 + V32 + V42 + V52 + V62
－ 18/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
動作原理
AD7091R-2/AD7091R-4/AD7091R-8 は、12 ビット、高速 (1 MSPS)、
超低消費電力の単電源 ADC です。このデバイスは 2.7 V～5.25
V の電源で動作します。AD7091R-2/ AD7091R-4/AD7091R-8 は、
1 MSPS のスループット・レートで動作することができます。
AD7091R-2/AD7091R-4/AD7091R-8 は、トラック・アンド・ホー
ルド 付き ADC とシリアル・インターフェースを内蔵していま
す。代替品に比べて大幅な省スペースを提供する 16 ピン、20
ピン、または 24 ピン TSSOP または LFCSP パッケージを採用し
ています。このデバイスからのデータのアクセスには、シリア
ル・クロック入力を使います。逐次比較型 ADC の変換クロック
は内部で発生されます。AD7091R-2/AD7091R-4/AD7091R-8 のリフ
ァレンス電圧は外部から供給するか、あるいは正確な内蔵リフ
ァレンス電源により内部で発生されます。AD7091R-2/AD7091R4/AD7091R-8 のアナログ入力範囲は 0 V～VREF です。
ADC が変換を開始すると、SW2 が開いて、SW1 が位置 B に移
動し、コンパレータが不平衡状態になります(図 41)。変換制御
ロジックにより、電荷再配分 DAC はサンプリング・コンデンサ
に対して一定量の電荷を加算および減算して、コンパレータを
平衡状態に戻すように動作します。逐次比較の判定が終わると、
コンパレータ入力は再度バランスします。これらの逐次比較判
定から、変換制御ロジックが ADC 出力コードを発生します。
ADC の伝達関数
AD7091R-2/AD7091R-4/AD7091R-8 の出力コーディングはストレ
ート・バイナリです。デザイン上のコード変化は LSB サイズの
連続する整数値の中間(0.5 LSB、1.5 LSB など)で発生します。
AD7091R-2/AD7091R-4/AD7091R-8 の LSB サイズは VREF/4096 で
す。AD7091R-2/ AD7091R-4/AD7091R-8 の理論的伝達特性を図 42
に示します。
AD7091R-2/AD7091R-4/AD7091R-8 はパワーダウン・オプション
を持っているため、変換と変換の間での消費電力を節約するこ
とができます。パワーダウン機能は標準のシリアル・インター
フェースを使って実現されています(動作モードのセクション参
照)。
ADC CODE
111...111
111...110
コンバータの動作
AD7091R-2/AD7091R-4/AD7091R-8 は、電荷再分配型 D/A コンバ
ータ(DAC)を採用した逐次比較型 ADC です。図 40 と図 41 に、
ADC の簡略化した回路図を示します。図 40 に、アクイジショ
ン・フェーズにある ADC の状態を示します。SW2 は閉じて、
SW1 は位置 A、コンパレータは平衡状態にあり、サンプリン
グ・コンデンサは VIN 上の信号を取りこみます。
SAMPLING
CAPACITOR
VIN
ACQUISITION
PHASE
CONTROL
LOGIC
SW2
COMPARATOR
AGND
10891-015
SW1
B
VDD/2
図 40.ADC アクイジション・フェーズ
CHARGE
REDISTRIBUTION
DAC
SAMPLING
CAPACITOR
VIN
SW1
B
CONVERSION
PHASE
CONTROL
LOGIC
SW2
COMPARATOR
AGND
VDD/2
図 41.ADC 変換フェーズ
Rev. A
10891-016
A
1LSB = VREF /4096
011...111
000...010
000...001
000...000
0V 1LSB
ANALOG INPUT
+VREF – 1LSB
図 42.AD7091R-2/AD7091R-4/AD7091R-8 の伝達特性
リファレンス電圧
AD7091R-2/AD7091R-4/AD7091R-8 は、2.5 V の内蔵リファレンス
電圧源または外付けリファレンス電圧源で動作させることがで
きます。コンフィギュレーション・レジスタの P_DOWN LSB
ビットのロジック状態で、内蔵リファレンス電圧源を使用する
か否かを指定します。P_DOWN LSB ビットに 1 を設定すると、
ADC に対して内蔵リファレンス電圧源が選択されます。
CHARGE
REDISTRIBUTION
DAC
A
111...000
10891-017
回路説明
P_DOWN LSB ビットに 0 を設定する場合は、範囲 2.5 V～VDD
の外付けリファレンスを REFIN/REFOUT ピンから供給してくださ
い。パワーアップ時は、デフォルトで内蔵リファレンス電圧源
がディスエーブルされます。
内蔵リファレンス電圧源回路は、2.5 V のバンド・ギャップ・リ
ファレンス電源とリファレンス・バッファから構成されていま
す。AD7091R-2/ AD7091R-4/AD7091R-8 を内蔵リファレンス電圧
モードで動作させときは、2.5 V の内蔵リファレンスの電圧が
REFIN/REFOUT ピンから出力されるので、これを 2.2 μF のコンデ
ンサで GND へデカップリングする必要があります。内蔵リファ
レンス電圧をシステム内の他の場所で使う際は、バッファリン
グすることが推奨されます。
リファレンス・バッファは、パワーアップのために 50 ms を要
し、パワーアップ時に 2.2 µF のデカップリング・コンデンサが
充電されます。
－ 19/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
電源
アナログ入力
AD7091R-2/AD7091R-4/AD7091R-8 は、コア電源(VDD)とデジタル
入力／出力インターフェース電源(VDRIVE)の 2 種類の電源ピンを
使っています。VDRIVE を使うと、1.8 V～5.25 V で動作するロジ
ックとの直接インターフェースが可能になります。必要な電源
数を減らしたい場合はは、システムのロジック・レベルに応じ
て 、 VDRIVE と VDD を 接 続 す る こ と が で き ま す 。 AD7091R2/AD7091R-4/ AD7091R-8 は、VDRIVE と VDD の間の電源シーケン
スはありません。さらに、AD7091R-2/ AD7091R-4/AD7091R-8 は
広い周波数範囲の電源変動に対して安定です(図 32 参照)。
図 43 に、AD7091R-2/AD7091R-4/AD7091R-8 のアナログ入力構造
の等価回路を示します。ダイオード D1 と D2 はアナログ入力に
対して ESD 保護機能を提供します。アナログ入力信号が電源レ
ールより 300 mV 以上超えないよう注意する必要があります。
これは、これらのダイオードが順方向にバイアスされてサブス
トレートに電流が流れ始めるためです。各ダイオードがデバイ
スの損傷なしに許容できる最大電流は 10 mA です。
VDD VREF
D1
Description
ADP7102
ADM7160
ADP162
20 V, 300 mA, low noise, CMOS LDO
Ultralow noise, 200 mA linear regulator
Ultralow quiescent current, CMOS linear regulator
1
D2
図 43.アナログ入力の等価回路
図 43 に示すコンデンサ C1 は約 400 fF (typ)で、主にピンの入力
容量に起因します。抵抗 R1 はスイッチのオン抵抗で構成され
る集中定数部品です。この抵抗は約 500 Ω (typ)です。コンデン
サ C2 は ADC のサンプリング・コンデンサであり、容量は 3.6
pF (typ)です。
最新の推奨パワーマネジメント・デバイスについては、 AD7091R-2/
AD7091R-4/AD7091R-8 製品ページをご覧ください。
代表的な接続図
図 44 に、AD7091R-2/ AD7091R-4/AD7091R-8 の一般的な接続図を
示します。
2.7 V～5.25 V 範囲の正電源を VDD ピンに接続します。接続する
デカップリング・コンデンサの typ 値は 0.1 µF と 10 µF です。
これらのコンデンサはデバイスの電源ピンの近くに配置してく
ださい。規定性能を実現するためには、REFIN/REFOUT ピンのデ
カップリングに注意してください。REFIN/REFOUT コンデンサの
typ 値は 2.2 µF です。これは 0 V～VREF のアナログ入力範囲を提
供します。レギュレータ・バイパス (REGCAP) デカップリン
グ・コンデンサの typ 値は 1.0 µF です。VDRIVE 入力へ加えられ
る電圧が、シリアル・インターフェースの電圧を設定します。
したがって、このピンをマイクロプロセッサの電源に接続する
必要があります。VDRIVE は 1.8 V～5.25 V の範囲で設定してくだ
さい。VDRIVE デカップリング・コンデンサの typ 値は 0.1 μF と
10 µF です。変換結果は MSB ファーストの 16 ビット・ワードで
出力されます。
外付けリファレンスを使用する場合、コンフィギュレーショ
ン・レジスタを使って内蔵リファレンス電圧をディスエーブル
してください。外付けリファレンス電圧範囲は 1.0 V～5.25 V で
ある必要があり、 REFIN/REFOUT ピンに接続します。
消費電力が問題となるアプリケーションに対しては、ADC のパ
ワーダウン・モードを使って低消費電力性能を向上させること
ができます。詳細については、動作モードのセクションを参照
してください。
Rev. A
C2
3.6pF
CONVERSION PHASE–SWITCH OPEN
TRACK PHASE–SWITCH CLOSED
表 8.推奨電源デバイス 1
Product
R1
VIN
C1
400fF
D3
10891-019
AD7091R-2/AD7091R-4/AD7091R-8 は各変換フェーズの終わりに
自動的にパワーダウンするため、消費電力はサンプリング・レ
ートに直線的に比例します。AD7091R-2/AD7091R-4/ AD7091R-8
は自動パワーダウン機能を持つため、低サンプリング・レート
(例えば数 Hz)とバッテリ駆動アプリケーションに最適なデバイ
スになっています。
高調波歪みと信号対ノイズ比が重要であるアプリケーションで
は、アナログ入力を低インピーダンス・ソースから駆動する必
要があります。ソース・インピーダンスが大きいと、ADC の
AC 性能に大きな影響を与えるため、入力バッファ・アンプの使
用が必要になります(図 44 参照)。ここに用いるオペアンプの選
択は、アプリケーションに依存します。
アンプを使わないでアナログ入力を駆動するときは、ソース・
インピーダンスを小さい値に制限する必要があります。ソー
ス・インピーダンスの最大値は、許容可能な THD の大きさに依
存します。ソース・インピーダンスが増加すると THD が大きく
なるため、性能が低下します。
規定性能を実現するためには、AD7091R-2/AD7091R-4/AD7091R8 VINx ピンへのアナログ入力信号パスに外付けフィルタを使用
してください。このフィルタは、1 極ローパス RC フィルタまた
は同等回路とすることができます。
MUXOUT ピンは ADCIN ピンへ直接接続できますが。必要に応じ
て、バッファアンプを間にに接続してください。チャンネルを
シーケンシングする場合は、フィルタを MUXOUT と任意のバッ
ファ入力の間に接続しないでください。これはクロストークを
防止するためです。バッファを使用しない場合は、チャンネル
を シー ケンシン グす る際のク ロス トークを 防止 するため 、
MUXOUT と ADCIN の間にフィルタを接続しないでください。
－ 20/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
ドライバ・アンプの選択
表 9.推奨ドライバ・アンプ 1
AD7091R-2/AD7091R-4/AD7091R-8 の駆動は容易ですが、ドライ
バ・アンプは次の条件を満たす必要があります。
Product
Description
ADA4805-1
AD8031
AD8032
AD8615
Low noise, ultralow power, wide bandwidth amplifier
Low voltage, low power, single channel amplifier
Low voltage, low power, dual channel amplifier
Low frequency, low voltage amplifier
•
AD7091R-2/AD7091R-4/AD7091R-8 の SNR 性能と遷移ノイ
ズ性能を維持するためには、ドライバ・アンプが発生する
ノイズをできるだけ低く抑える必要があります。ドライバ
から発生するノイズは、AD7091R-2/AD7091R-4/AD7091R8 アナログ入力回路の R1 と C2 から構成される 1 極ローパ
ス・フィルタまたは外付けフィルタ(使用した場合)により
除去されます。AD7091R-2/AD7091R-4/AD7091R-8 の内部
ノイズは 280 µV rms (typ)であるため、アンプに起因する
SNR の性能低下は、次式で与えられます。


280
SNRLOSS = 20 log

π
2
2
 280 + f − 3dB (NeN )
2

1






ここで、
f–3dB は MHz で表した AD7091R-2/ AD7091R-4/AD7091R-8 の
入力帯域幅(1.5 MHz)、または入力フィルタ(使用した場合)
のカットオフ周波数。
N はアンプのノイズ・ゲイン(例えば、バッファ構成の場合
はゲイン = 1、図 44 参照)。
eN は nV/√Hz で表したオペアンプの等価入力ノイズ電圧密
度。
•
•
AC アプリケーションの場合、ドライバは AD7091R-2/
AD7091R-4/AD7091R-8 の性能に見合う THD 性能を持つ必
要があります。
MUXOUT と ADCIN の間にバッファを使用する場合、ドライ
バ・アンプと AD7091R-2/AD7091R-4/ AD7091R-8 アナログ
入力回路は、次段のコンデンサ・アレイへのフルスケー
ル・ステップに対して、12 ビット・レベル (0.0244%、244
ppm)で必要時間内にセトリングする必要があります。アン
プのデータシートでは、一般に 0.1%～0.01%のセトリング
が規定されていますが、12 ビット・レベルでのセトリン
グ・タイムとは大幅に異なります。セトリング・タイムを
確認してからドライバを選択してください。
Rev. A
－ 21/41 －
最新の推奨 ADC ドライバ製品については、 AD7091R-2/ AD7091R4/AD7091R-8 製品ページをご覧ください。
AD7091R-2/AD7091R-4/AD7091R-8
データシート
WITH BUSY
INDICATION
VDRIVE
47kΩ
10µF
100nF
10µF
VDD
100nF
VDRIVE
MICROCONTROLLER/
MICROPROCESSOR/
DSP
SDO
REGCAP
SCLK
1µF
CS
CONVST
ANALOG
INPUT
VIN0
SDI
ALERT1
AD7091R-2/
AD7091R-4/
AD7091R-8
ANALOG
INPUT
ADCIN
VINX
REFIN/
REFOUT
GND
MUXOUT
2.2µF
NOTES
1THIS PIN IS FOR THE AD7091R-4/AD7091R-8.
OPTIONAL
BUFFER
10891-018
33Ω
560pF
図 44.オプション・バッファとの代表的な接続図
WITH BUSY
INDICATION
VDRIVE
47kΩ
10µF
100nF
10µF
VDD
100nF
VDRIVE
SDO
REGCAP
SCLK
MICROCONTROLLER/
MICROPROCESSOR/
DSP
1µF
CS
33Ω
ANALOG
INPUT
CONVST
VIN0
SDI
560pF
ALERT1
AD7091R-2/
AD7091R-4/
AD7091R-8
ANALOG
INPUT
560pF
ADCIN
VINX
GND
REFIN/
REFOUT
MUXOUT
2.2µF
NOTES
1THIS PIN IS FOR THE AD7091R-4/AD7091R-8.
図 45.オプション・バッファを使用しない代表的な接続図
Rev. A
－ 22/41 －
10891-140
33Ω
AD7091R-2/AD7091R-4/AD7091R-8
データシート
レジスタ
AD7091R-2/AD7091R-4/AD7091R-8 は、ユーザー・プログラマブ
ルなレジスタを内蔵しています。表 10 に、レジスタの全リスト
を示します。
レジスタは、リード／ライト (R/W)または読出し専用 (R)です。
リード／ライト・レジスタに対してはデータの書込みまたはリ
ードバックが可能です。読出し専用レジスタでは読出しだけが
可能です。読出し専用レジスタまたは未実装レジスタ・アドレ
スに対する書込みは、動作無し (NOP)と見なされます。NOP コ
マンドは 1 つの SPI コマンドでですが、AD7091R-2/AD7091R4/AD7091R-8 はこれを無視します。読出し専用レジスタに対す
る書込みの後、次の SPI フレームの前に変換がない場合、後に
続く SPI フレーム上の読み出し出力は、全ビット・ゼロになり
ます。同様に、未実装レジスタを読出すと、全ビット・ゼロが
出力されます。
レジスタのアドレス指定
AD7091R-2/AD7091R-4/AD7091R-8 に対するシリアル・データ通
信は、16 個の SCLK サイクルで構成されます。16 個の SCLK に
よる転送時に SDI ライン上の MSB 6 ビットをデコードして、指
定するレジスタ･アドレスと動作を知ります。この MSB 6 ビッ
トは、レジスタ・アドレス (ADDx)ビット[4:0]、リード／ライ
ト・ビットから構成されています。レジスタ・アドレス・ビッ
トにより、選択する内蔵レジスタを指定します。リード／ライ
ト・ビットは、リード／ライト・ビットに続く SDI ライン上の
データをアドレス指定されたレジスタに書き込むか否かを指定
します。リード／ライト・ビットが 1 のとき、レジスタ・アド
レス・ビットでアドレス指定されたレジスタにビットが書込ま
れます。データは、CS の立上がりエッジでレジスタに取り込ま
れます。リード／ライト・ビットが 0 のとき、コマンドは読出
し要求と見なされます。要求されたレジスタ・データは、SDO
ライン上の後続メッセージとして出力されます。
E
A
表 10.レジスタ説明
Access
Address
Register Name
Default
AD7091R-8
AD7091R-4
AD7091R-2
0x00
0x01
0x02
0x03
0x04
0x05
0x06
0x07
0x08
0x09
0x0A
0x0B
0x0C
0x0D
0x0E
0x0F
0x10
0x11
0x12
0x13
0x14
0x15
0x16
0x17
0x18
0x19
0x1A
0x1B
0x1C
…
0x1F
Conversion result
Channel
Configuration
Alert indication
Channel 0 low limit
Channel 0 high limit
Channel 0 hysteresis
Channel 1 low limit
Channel 1 high limit
Channel 1 hysteresis
Channel 2 low limit
Channel 2 high limit
Channel 2 hysteresis
Channel 3 low limit
Channel 3 high limit
Channel 3 hysteresis
Channel 4 low limit
Channel 4 high limit
Channel 4 hysteresis
Channel 5 low limit
Channel 5 high limit
Channel 5 hysteresis
Channel 6 low limit
Channel 6 high limit
Channel 6 hysteresis
Channel 7 low limit
Channel 7 high limit
Channel 7 hysteresis
Reserved
…
Reserved
0x0000
0x0000
0x00C0
0x0000
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
…
0x0000
R
R/W
R/W
R
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
NOP
…
NOP
R
R/W
R/W
R
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
…
NOP
R
R/W
R/W
R
R/W
R/W
R/W
R/W
R/W
R/W
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
NOP
…
NOP
Rev. A
－ 23/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
変換結果レジスタ
変換結果レジスタは 16 ビット読出し専用レジスタで、直前の ADC 変換結果をストレート・バイナリ・フォーマットで格納します。変換
したチャンネルのチャンネル ID とアラート・ステータスも一緒にレジスタに格納されます。
図 46.変換結果レジスタ
表 11.変換結果レジスタのマップ
MSB
B15
LSB
B14
B13
CH_ID
B12
B11
B10
B9
B8
B7
ALERT
B6
B5
B4
B3
B2
B1
B0
CONV_RESULT
表 12.変換結果レジスタのビット説明
Bit(s)
Name
Description
Reset
Access
[15:13]
CH_ID
変換されたチャンネルの 3 ビット・チャンネル ID
0x0
R
0
R
0x000
R
12
ALERT
B15 1, 2
B142
B13
Analog Input Channel
0
0
0
VIN0
0
0
1
VIN1
0
1
0
VIN2
0
1
1
VIN3
1
0
0
VIN4
1
0
1
VIN5
1
1
0
VIN6
1
1
1
VIN7
ALERT フラグ
0: ALERT なし
1: ALERT 発生
[11:0]
CONV_RESULT
1
AD7091R-4 では常にゼロ。
2
AD7091R-2 では常にゼロ。
Rev. A
12 ビット変換結果
－ 24/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
チャンネル・レジスタ
AD7091R-2/AD7091R-4/AD7091R-8 のチャンネル・レジスタは、 8 ビットのリード／ライト・レジスタです。8 個の各アナログ入力チャンネ
ルは、チャンネル・レジスタ内に対応するビットを割り当てられています。シーケンス動作に含めるチャンネルを選択するときは、チャ
ンネル・レジスタ内で対応するチャンネル・ビットに 1 を設定します。チャンネル変換シーケンスが更新されるまでに、1 変換分のレイテ
ンシがあります。チャンネル・レジスタに新しい値を設定すると、変換シーケンサは新しいレジスタ設定値の中の最小番号チャンネルに
リセットされます。
図 47.チャンネル・レジスタ
表 13.チャンネル・レジスタ・マップ
MSB
B15
LSB
B14
B13
B12
B11
B10
B9
B8
Reserved
B7
B6
B5
B4
B3
B2
B1
B0
CH7
CH6
CH5
CH4
CH3
CH2
CH1
CH0
表 14.チャンネル・レジスタのビット説明
Bit(s)
Name
Description
Reset
Access
[15:8]
Reserved
予約済み
0x00
R
7
CH7
チャンネル 7 の変換
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0: チャンネル 7 をディスエーブル
1: チャンネル 7 をイネーブル
6
CH6
チャンネル 6 の変換
0: チャンネル 6 をディスエーブル
1: チャンネル 6 をイネーブル
5
CH5
チャンネル 5 の変換
0: チャンネル 5 をディスエーブル
1: チャンネル 5 をイネーブル
4
CH4
チャンネル 4 の変換
0: チャンネル 4 をディスエーブル
1: チャンネル 4 をイネーブル
3
CH3
チャンネル 3 の変換
0: チャンネル 3 をディスエーブル
1: チャンネル 3 をイネーブル
2
CH2
チャンネル 2 の変換
0: チャンネル 2 をディスエーブル
1: チャンネル 2 をイネーブル
1
CH1
チャンネル 1 の変換
0: チャンネル 1 をディスエーブル
1: チャンネル 1 をイネーブル
Rev. A
－ 25/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
Bit(s)
Name
Description
Reset
Access
0
CH0
チャンネル 0 の変換
0x0
R/W
0: チャンネル 0 をディスエーブル
1: チャンネル 0 をイネーブル
コンフィギュレーション・レジスタ
コンフィギュレーション・レジスタは、16 ビットのリード／ライト・レジスタで、AD7091R-2/AD7091R-4/AD7091R-8 の動作モードを設定
するときに使用します。
図 48.コンフィギュレーション・レジスタ
表 15.コンフィギュレーション・レジスタ・マップ
MS
B
B15
LS
B
B1
4
B1
3
B1
2
Reserved
B1
1
B1
0
B9
B8
SRS
T
Reserve
d
B7
ALERT
_
STICK
Y
B6
ALERT_
DRIVE_TYP
E
B5
BUS
Y
B4
ALERT_EN
_
OR_GPO0
B3
ALERT_POL
_
OR_GPO0
B2
GPO
1
B
1
B0
P_DOWN
表 16.コンフィギュレーション・レジスタのビット説明
Bit(s)
Name
Description
Reset
Access
[15:10]
Reserved
予約済み
0x00
R
9
SRST
ソフトウェア・リセット・ビット。このビットをセットすると、内部デジタル制
御ロジック、変換結果レジスタ、アラート・レジスタがリセットされますが、そ
の他のメモリ・マップ・レジスタはリセットされません。このビットは、次のク
ロック・サイクルで自動的にクリアされます。このビットにより、ヒューズから
ランダム・アクセス・メモリ (RAM)がロードされることに注意してください。
0x0
RWAC
0x0
R
0: ソフト・リセットを非起動。
1: ソフト・リセットを起動。
8
Rev. A
Reserved
予約済み
－ 26/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
Bit(s)
Name
Description
Reset
Access
7
ALERT_STICKY
ALERT ビットは直ちに変化しません。このビットは、有効なヒステリシス状態
でクリアされません。
0x1
R/W
0x1
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0: 変換結果がヒステリシスを超えた場合に ALERT 1がクリアされます。
1: ALERT1 は、読出しまたはソフト・リセットでのみクリアされます。
6
ALERT_DRIVE_TYPE
ALERT1 ピンの駆動タイプ。
0: ALERT1 ピンはオープン・ドレイン駆動タイプ。
1: ALERT1 ピンは CMOS 駆動タイプ。
5
BUSY
ALERT1 ピンは、デバイスが変換中でビジーであるか否かを表示します。
0: ALERT1 ピンを BUSY ステータスに使用しません。
1: ALERT_EN_OR_GPO0)が 1 の場合、ALERT1 ピンを BUSY ステータスに使用
します。その他の場合、このビットを読出すと常に 0 が返されます。
4
ALERT_EN_OR_GPO0
ALERT ピンまたは GPO01 のイネーブル。
0: ALERT1 ピンを GPO01 として使います。
1: ALERT1 ピンを ALERT1/BUSY1 ステータスとして使います。
3
ALERT_POL_OR_GPO0
ALERT1 ピンの極性 (ALERT_EN_OR_GPO0 = 1 の場合)または GPO01 の値。
0: アクティブ・ローの ALERT1 極性 ( ALERT_EN_OR_GPO0 = 1 の場合) または
GPO01 = 0。
1: アクティブ・ハイの ALERT1 極性 ( ALERT_EN_OR_GPO0 = 1 の場合) または
GPO01 = 1。
2
GPO1
GPO11 の値
0: GPO11 ピンを 0 に駆動。
1: GPO11 ピンを 1 に駆動。
[1:0]
1
P_DOWN
パワーダウン・モード。
Setting
Mode
Sleep Mode/Bias Generator
Internal Reference
00
01
10
11
Mode 0
Mode 1
Mode 2
Mode 3
Off
Off
On
On
Off
On
Off
On
パラメータ内で共用ピンの 1 つの機能を参照する場合、ピン名の仕様に関係する部分のみを記載します。 共用ピンのフル名称については、ピン配置およびピン機能
説明のセクションを参照してください。
Rev. A
－ 27/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
ーム・レジスタの読出しのと間に、2 回目のアラーム・イベン
トが他のチャンネルで発生した場合、その警告に対応するビッ
トもセットされます。
アラーム表示レジスタ
16 ビットのアラーム表示レジスタは、読出し専用レジスタで、
アラーム・イベント（アラート状態）の情報を提供します。変
換結果により ALERT/BUSY/ GPO0 ピンのアラーム機能がアクテ
ィブになると、チャンネル X 下限値レジスタ のセクションとチ
ャンネル x 上限値レジスタのセクションで説明するように、ア
ラーム・レジスタを読出して警告の原因を知ることができます。
これらのレジスタにはチャンネルあたり 2 ビットのステータ
ス・ビットがあります。 1 ビットは上限値に対応し、他の 1 ビ
ットは下限値に対応します。ステータス・ビット = 1 で、制限
値オーバーが生じた場所(すなわちチャンネル)と上限／下限の
いずれを超えたかを表示します。最初のアラームの受信とアラ
アラーム表示レジスタ値は、読出すとリセットされます。アラ
ーム・データが読出された SPI フレームの 2 番目の SCLK サイ
クルで、アラーム表示レジスタはリセットされます。その間に
変換が発生すると、アラーム表示レジスタ値の代わりに変換結
果が送信されます。この場合、アラーム表示レジスタはリセッ
トされません。
2 チャンネルおよび 4 チャンネル・デバイス上の未実装チャン
ネルのアラーム・ビットは常にゼロを返します。
図 49.アラーム表示レジスタ (図にはデフォルト・レジスタ値 0 を表示し、アラート状態がないことを示しています)
表 17.アラーム表示レジスタ・マップ
MSB
LSB
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
LO_7
HI_7
LO_6
HI_6
LO_5
HI_5
LO_4
HI_4
LO_3
HI_3
LO_2
HI_2
LO_1
HI_1
LO_0
HI_0
表 18.警報表示レジスタのビット説明
Bit(s)
Bit Name
Description
Reset
Access
15
LO_7
チャンネル 7 下限アラーム・ステータス
0x0
R
0x0
R
0: チャンネル 7 にアラートなし
1: チャンネル 7 に下限アラート発生
14
HI_7
チャンネル 7 上限アラーム・ステータス
0: チャンネル 7 にアラートなし
1: チャンネル 7 に上限アラート発生
Rev. A
－ 28/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
Bit(s)
Bit Name
Description
Reset
Access
13
LO_6
チャンネル 6 下限アラーム・ステータス
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0: チャンネル 6 にアラートなし
1: チャンネル 6 に下限アラート発生
12
HI_6
チャンネル 6 上限アラーム・ステータス
0: チャンネル 6 にアラートなし
1: チャンネル 6 に上限アラート発生
11
LO_5
チャンネル 5 下限アラーム・ステータス
0: チャンネル 5 にアラートなし
1: チャンネル 5 に下限アラート発生
10
HI_5
チャンネル 5 上限アラーム・ステータス
0: チャンネル 5 にアラートなし
1: チャンネル 5 に上限アラート発生
9
LO_4
チャンネル 4 下限アラーム・ステータス
0: チャンネル 4 にアラートなし
1: チャンネル 4 に下限アラート発生
8
HI_4
チャンネル 4 上限アラーム・ステータス
0: チャンネル 4 にアラートなし
1: チャンネル 4 に上限アラート発生
7
LO_3
チャンネル 3 下限アラーム・ステータス
0: チャンネル 3 にアラートなし
1: チャンネル 3 に下限アラート発生
6
HI_3
チャンネル 3 上限アラーム・ステータス
0: チャンネル 3 にアラートなし
1: チャンネル 3 に上限アラート発生
5
LO_2
チャンネル 2 下限アラーム・ステータス
0: チャンネル 2 にアラートなし
1: チャンネル 2 に下限アラート発生
4
HI_2
チャンネル 2 上限アラーム・ステータス
0: チャンネル 2 にアラートなし
1: チャンネル 2 に上限アラート発生
3
LO_1
チャンネル 1 下限アラーム・ステータス
0: チャンネル 1 にアラートなし
1: チャンネル 1 に下限アラート発生
2
HI_1
チャンネル 1 上限アラーム・ステータス
0: チャンネル 1 にアラートなし
1: チャンネル 1 に上限アラート発生
1
LO_0
チャンネル 0 下限アラーム・ステータス
0: チャンネル 0 にアラートなし
1: チャンネル 0 に下限アラート発生
0
HI_0
チャンネル 0 上限アラーム・ステータス
0: チャンネル 0 にアラートなし
1: チャンネル 0 に上限アラート発生
Rev. A
－ 29/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
み使用しています。ユーザーによって設定されるこれらの 9 ビ
ットは、比較用の内部 12 ビット・レジスタの上位ビットとして
使用されます。内部 12 ビット・レジスタの下位 3 ビットには
111 が設定されます。
チャンネル X 下限値レジスタ
AD7091R-2/AD7091R-4/ AD7091R-8 の各アナログ入力チャンネ
ルは、下限値レジスタを持っています。下限値レジスタは、16
ビットのリード／ライト・レジスタです。レジスタ・アドレス
については、表 10 を参照してください。下限値レジスタは、ア
ラーム出力(ALERT)を発生する変換値の下限を格納しています。
チャンネル X ヒステリシス・レジスタ
AD7091R-2/AD7091R-4/ AD7091R-8 の各アナログ入力チャンネ
ルは、ヒステリシス・レジスタを持っています。このレジスタ
は 16 ビットのリード／ライト・レジスタです。レジスタ・アド
レスについては、表 10 を参照してください。リミット・レジス
タを使用する場合、ヒステリシス・レジスタがヒステリシス値
(N)を格納しています。ヒステリシス値は、限界値を超えた場合
の ALERT/BUSY/GPO0 ピンのリセット・ポイントを決定します。
16 ビットの内 B15～B9 は未使用です。下位 9 ビット(B8～B0)の
み使用しています。ユーザーによって設定されるこれらの 9 ビ
ットは、比較用の内部 12 ビット・レジスタの上位ビットとして
使用されます。内部 12 ビット・レジスタの下位 3 ビットには
000 が設定されます。
チャンネル X 上限値レジスタ
16 ビットの内 B15～B9 は未使用です。下位 9 ビット(B8～B0)の
み使用しています。ユーザーによって設定されるこれらの 9 ビ
ットは、比較用の内部 12 ビット・レジスタの上位ビットとして
使用されます。内部 12 ビット・レジスタの下位 3 ビットには
000 が設定されます。
AD7091R-2/AD7091R-4/ AD7091R-8 の各アナログ入力チャンネ
ルは、上限値レジスタを持っています。上限値レジスタは、16
ビットのリード／ライト・レジスタです。レジスタ・アドレス
については、表 10 を参照してください。上限値レジスタは、ア
ラーム出力(ALERT)を発生する変換値の上限を格納しています。
16 ビットの内 B15～B9 は未使用です。下位 9 ビット(B8～B0)の
表 19.チャンネル x 下限値レジスタ・マップ
MSB
B15
LSB
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
Reserved
B4
B3
B2
B1
B0
CHx LOW LIMIT
表 20.チャンネル x 下限値レジスタのビット説明
Bit(s)
Bit Name
Description
Reset
Access
[15:9]
Reserved
予約済み
0x00
R
[8:0]
CHx LOW LIMIT
チャンネル x の下限値
0x000
R/W
表 21.チャンネル x 上限値レジスタ・マップ
MSB
B15
LSB
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
Reserved
B4
B3
B2
B1
B0
CHx HIGH LIMIT
表 22.チャンネル x 上限値レジスタのビット説明
Bits
Bit Name
Description
Reset
Access
[15:9]
Reserved
予約済み
0x00
R
[8:0]
CHx HIGH LIMIT
チャンネル x の上限値
0x1FF
R/W
表 23.チャンネル x ヒステリシス・レジスタ・マップ
MSB
B15
LSB
B14
B13
B12
B11
B10
B9
B8
B7
Reserved
B6
B5
B4
B3
B2
B1
B0
CHx HYSTERESIS
表 24.チャンネル x ヒステリシス・レジスタのビット説明
Bit(s)
Bit Name
Description
Reset
Access
[15:9]
Reserved
予約済み
0x00
R
[8:0]
CHx HYSTERESIS
チャンネル x のヒステリシス値
0x1FF
R/W
Rev. A
－ 30/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
シリアル・ポート・インターフェース
SPI は、シリアル・データ通信用の 4 線式インターフェース (3
本の入力と 1 本の出力) です。チップ・セレクト (CS) 、シリア
ル・クロック (SCLK)、シリアル・データ入力 (SDI)、シリア
ル・データ出力 (SDO)から構成されています。SDI および SDO
上のデータ転送は、SCLK を基準として行われます。 CSはデー
タのフレーム指定に使用し、アクティブ・ローです。 CS がハ
イ・レベルのとき、SDO は高インピーダンス状態になりま
す。 CS の立下がりエッジで SDO ラインは高インピーダンス状
態から抜け出します。 CS の立上りエッジで SDO は高インピー
ダンス状態へ戻ります。
いたデータ転送の最終ビットは、16 番目の立上がりエッジと 16
番目の立下がりエッジで有効になります。16 番目の立下がりエ
ッジで、 CS を再度ハイ・レベルにして SDO を高インピーダン
ス状態に戻します。さらに変換が必要な場合は、 CONVST を再
度ロー・レベルにし(少なくとも 1 µs 後)、読出しサイクルを繰
り返します。図 51 に、動作タイミング図を示します。
E
A
E
A
E
A
E
A
A
レジスタへのデータの書込み
E
A
A
デバイス内のすべてのリード／ライト・レジスタに SPI から書
込むことができます。1 回の 16 ビット SPI アクセスでレジスタ書
込みコマンドが実行されます。書込みコマンドのフォーマットを
表 25 に示します。ビット[B15:B11]にはレジスタ・アドレスが格
納されます。すべてのレジスタ・アドレスの一覧については、
表 10 を参照してください。B10 ビットに 1 を設定すると、書込
みコマンドが選択されます。後続の 10 ビット (ビット[B9:B0])
は、選択したレジスタに書込むデータです。
A
AD7091R-2/AD7091R-4/AD7091R-8 の SPI で は 、 CPHA お よ び
CPOL = 0 と CPHA および CPOL = 1 の両方をサポートすること
ができます。このサポート機能により、デバイスは CS の非ア
サート時に SCLK のハイ・レベルまたは SCLK のロー・レベル
を維持するマイクロコントローラおよび DSP へインターフェー
スできるようになります。このデバイスは、CS の非アサート時
の SCLK のトグルを無視します。
E
A
E
A
A
レジスタからのデータの読出し
変換結果の読出し
デバイス内のすべてのレジスタを SPI から読出すことができます。
レジスタの読出しは、レジスタ読出しコマンドとそれに続く追
加 SPI コマンド (有効コマンドまたは NOP)を発行することによ
り行われます。読出しコマンドのフォーマットを表 26 に示しま
す。ビット[B15:B11]にはレジスタ・アドレスが格納されます。
すべてのレジスタ・アドレスの一覧については、表 10 を参照し
てください。B10 ビットに 0 を設定すると、読出しコマンドが
選択されます。デバイスは後続ビット (ビット[B9:B0])を無視し
ます。
CONVST 信 号 を 使 っ て AD 変 換 プ ロ セ ス を 開 始 し ま
す。CONVST 信号のハイ・レベルからロー・レベルへの変化に
より、トラック・アンド・ホールドがホールド・モードになり、
この時点でアナログ入力がサンプリングされます。変換が開始
さ れ 、 完 了 す る に は 600 ns を 要 し ま す 。 変 換 終 了 の 前
に、CONVST 信号を再度ハイ・レベルに戻します。変換プロセ
スが終了すると、トラック・アンド・ホールドはトラック・モ
ードに戻ります。次に、CS ピンをロー・レベルにすると、変換
結果が SDO ピンに出力されます。データは、シリアル・クロッ
ク入力 SCLK の制御のもとで 16 ビットのワードとしてデバイス
からシフト出力されます。データは SCLK の立下がりエッジで
出力され、データ・ビットは SCLK の立上がりと立下がりの両
エッジで有効になります。MSB は、CSの立下がりエッジでシフ
ト出力されます。前の(15 番目の)立下がりエッジで出力されて
E
A
A
E
A
A
E
A
A
A
A
E
A
A
E
A
A
すべての変換イベントは特別なケースとして扱われ、前の読出
しコマンドより優先されます。前の SPI フレームでレジスタ読
出しが開始された場合でも、AD7091R-2/AD7091R-4/ AD7091R-8
は常に、変換後に変換結果レジスタを SDO に出力します。
E
A
A
表 25.書込みコマンド・メッセージの構成
MSB
B15
LSB
B14
B13
B12
Register Address[4:0]
B11
B10
B9
B8
B7
B6
1
B5
B4
B3
B2
B1
B0
Data[9:0]
CONVST
SDI
WRITE REG 1
WRITE REG 2
WRITE REG 3
SDO
CONV RESULT
INVALID DATA
INVALID DATA
図 50.シリアル・インターフェース・レジスタの書込み
Rev. A
－ 31/41 －
10891-024
CS
AD7091R-2/AD7091R-4/AD7091R-8
データシート
表 26.読出しコマンド・メッセージの構成
MSB
B15
LSB
B14
B13
B12
Register Address[4:0]
B11
B10
B9
B8
B7
B6
0
B5
B4
B3
B2
B1
B0
Don’t Care
CONVST
SDI
READ REG 1
READ REG 2
READ REG 3
SDO
CONV RES
REG 1 DATA
REG 2 DATA
図 51.シリアル・インターフェース・レジスタの読出し
Rev. A
－ 32/41 －
10891-025
CS
AD7091R-2/AD7091R-4/AD7091R-8
データシート
動作モード
スは動作を続けます。
ノーマル・モード
デバイスがノーマル・モードまたはパワーダウン・モードのい
ずれになるかはユーザーが制御します。これらの動作モードは、
柔軟なパワー・マネジメント・オプションを提供し、様々なア
プリケーション条件に対して消費電力とスループット・レート
の比を最適化するために選択することができます。
最高速のスループット・レート性能を実現するためには、ノー
マ ル ・ モ ー ド を 使 用 し て く だ さ い 。 こ の と き AD7091R-2/
AD7091R-4/AD7091R-8 ではパワーアップ時間は問題になりませ
ん。これは、デバイスが常にフル・パワー状態にあるためです。
図 52 に、ノーマル・モードの AD7091R-2/ AD7091R-4/AD7091R-8
の全体図を示します。変換はシリアル・ポート・インターフェ
ースのセクションで説明するように CONVSTの立下がりエッジ
で開始されます。デバイスを常時パワーアップさせておくため
には、tCONVERT より前に CONVST 信号がハイ・レベルに戻り、
変換が完了するまでハイ・レベルを維持しておく必要がありま
す。図 52 に示す変換終了 (EOC) ポイントは、変換の終わり
と CONVSTのロジック・レベルが比較テストされるタイミング
を示します。
E
A
A
E
A
A
A
E
A
A
変換結果レジスタに格納されているデータをリードバックする
ときは、変換が完了するまで待ちます。次に、CS ピンをロー・
レベルにすると、変換結果は SDO ピンに出力されます。出力シ
フトレジスタは 16 ビット幅です。データは、シリアル・クロッ
ク(SCLK)入力の制御のもとで 16 ビットのワードとしてデバイ
スからシフト出力されます。図 4 に、動作タイミング図を示し
ます。変換読出しが完了したら、 CONVST を再度ロー・レベル
にして、次の変換を開始します。
E
A
A
E
A
A
パワーダウン・モード
低速スループット・レートで低消費電力が必要な場合は、各変
換の間に ADC をパワーダウンさせるか、あるいは一連の変換を
高スループット・レートで実行した後にこれらのバースト変換
の間に比較的長時間 ADC をパワーダウンさせるために、パワー
ダ ウ ン ・ モ ー ド を 使 用 し て く だ さ い 。 AD7091R-2/AD7091R4/AD7091R-8 がパワーダウン・モードになると、すべてのアナ
ログ回路がパワーダウンしますが、シリアル・インターフェー
パワーダウン・モードを開始するときは、コンフィギュレーシ
ョン・レジスタのパワーダウン設定ビットに書込みを行います
(表 15 参照)。フル・パワーダウン・モードを開始するときは、
スリープ・モード／バイアス・ジェネレータ・ビットに 1 を設
定し、内蔵リファレンス・ビットに 0 を設定すると、すべての
アナログ回路と内蔵リファレンスがパワーダウンします。内蔵
リファレンスをイネーブルする場合は、コンフィギュレーショ
ン・レジスタのビット 0 に 1 が設定すると電力消費が発生しま
す。
AD7091R-2/AD7091R-4/AD7091R-8 のシリアル・インターフェー
スはパワーダウン・モードでも正常動作を続けるため、デバイ
スがパワーダウン・モードを開始した後でも変換結果をリード
バックすることができます。
この動作モードを終了するとき、および AD7091R-2/ AD7091R4/AD7091R-8 を再度パワーアップさせるときは、コンフィギュ
レーション・レジスタのパワーダウン設定ビットへ書込みを行
います (表 15 参照)。CONVSTの立上がりエッジで、デバイスは
パワーアップを開始します。AD7091R-2/AD7091R-4/AD7091R-8
のパワーアップ時間は 1 µs (typ)です。パワーアップが完了した
後、ADC はフルにパワーアップし、入力信号が正常に取り込ま
れます。次の変換を開始するときは、ノーマル・モード のセク
ションで説明するようにインターフェースを動作させてくださ
い。内蔵リファレンス電圧を使用して、かつデバイスがフル・
パワーダウン・モードの場合、内蔵リファレンスのパワーアッ
プ時間が経過して安定するまで変換の実行を待つ必要がありま
す。リファレンス電圧バッファは、パワーアップのために 50
ms を要し、パワーアップ時に 2.2 µF のデカップリング・コンデ
ンサが充電しなければなりません。
E
A
変換を行わないときに AD7091R-2/AD7091R-4/ AD7091R-8 のパワ
ーダウン・モードを使うことにより、低速スループット・レー
トで ADC の平均消費電力を節約することができます。低速スル
ープット・レートではパワーダウン・モードを使用してくださ
い。各変換バーストの間に大きな時間間隔がない場合は、ノー
マル・モードを使用してください (ノーマル・モード のセクシ
ョン参照)。
EOC
tCNVPW
CONVST
tCONVERT
tEOCCSL
CS
tDIS
CONVERSION DATA
SDO
図 52.シリアル・インターフェース読出しタイミング―ノーマル・モード
Rev. A
－ 33/41 －
10891-026
tEN
AD7091R-2/AD7091R-4/AD7091R-8
データシート
アラーム (AD7091R-4 と AD7091R-8 の場合)
アラーム機能（アラート状態の表示）は信号範囲外インジケー
タとして使用されます。変換結果レジスタ値がチャンネル上限
値レジスタの CHx 上限値を超えたとき、または選択したチャン
ネルのチャンネル下限値レジスタの CHx 下限値を下回ったとき、
アラート状態がトリガされます。
詳細なアラーム情報は、アラート・レジスタから得ることがで
きます。これらのレジスタにはチャンネルあたり 2 ビットのス
テータス・ビットがあります。 1 ビットは上限値に対応し、他
の 1 ビットは下限値に対応します。すべてのチャンネルのアラ
ーム信号の論理和で共通アラーム値が発生されます。この値は
変換結果レジスタのアラート・ビットにより知ることが可能で、
ALERT/BUSY/GPO0 ピンの ALERT 機能に出力するように設定さ
れます。ALERT/BUSY/GPO0 ピンは、ALERT として設定するこ
とが可能です。そのためには、コンフィギュレーション・レジ
スタの次のビットを設定します。
•
•
•
ALERT_EN_OR_GPO0 ビット(ビット 4)に 1 を設定します。
BUSY ビット(ビット 5)に 0 を設定します。
ALERT_POL_OR_GPO0 ビット(ビット 3)に 0 を設定して、
ALERT/BUSY/GPO0 ピンの ALERT 機能をアクティブ・ロ
ーに、1 を設定して ALERT/BUSY/GPO0 ピンの ALERT 機
能をアクティブ・ハイにします。
アラート・レジスタ値を読出すと、アラート・レジスタ、アラー
ト・ビット、ALERT/BUSY/GPO0 ピンの ALERT 機能がクリアさ
れます。さらに、変換結果が選択したチャンネルのヒステリシ
ス値を超えると、チャンネルに対応するアラート・ビットが自
動的にリセットされます。コンフィギュレーション・レジスタ
の ALERT_STICKY ビットに 1 を設定すると、アラート・ステ
ータスの自動クリアをオフにすることができます。アラームが
発生した時に ALERT_STICKY ビットがセットされた場合、ア
ラート・レジスタを読出すことにより、リセットすることがで
きます。また、ソフトウェア・リセットの発行でも、アラー
ト・ステータスがクリアされます。
Rev. A
ALERT/BUSY/GPO0 ピンはオープン・ドレイン回路であるため、
ALERT/BUSY/GPO0 ピンの ALERT 機能がアクティブ・ローの場
合、複数の AD7091R-4/AD7091R-8 デバイスのアラーム出力を
ワイヤード OR することができます。 コンフィギュレーショ
ン・レジスタの ALERT_DRIVE_TYPE ビット (ビット 6)が、
ALERT/ BUSY/GPO0 のピン設定を制御します。
コンフィギュレーション・レジスタの ALERT_POL_OR_GPO0 ビ
ット (ビット 3)を使って、アラーム出力のアクティブ極性を設定
します。パワーアップ時のデフォルトはアクティブ・ローです。
ALERT/BUSY/GPO0 ピンの ALERT 機能とオープン・ドレイン回
路を使用するときは、外付けプルアップ抵抗が必要です。外付
けプルアップ抵抗を VDRIVE へ接続してください。抵抗値はアプ
リ ケ ー シ ョ ン に 依 存 し ま す が 、 ALERT/BUSY/GPO0 ピ ン の
ALERT 機能がトリガされたときシンク電流を小さく抑えるため
十分大きくする必要があります。
ビジー (AD7091R-4 と AD7091R-8 の場合)
ALERT/BUSY/GPO0 ピンを BUSY 出力に設定した場合、このピ
ン を使 って、変 換が 行われる タイ ミングを 表示 できます 。
ALERT/BUSY/GPO0 ピンを BUSY として設定するときは、コン
フィギュレーション・レジスタの次のビットを使います。
•
•
•
ALERT_EN_OR_GPO0 ビット(ビット 4)に 1 を設定します。
BUSY ビット(ビット 5)に 1 を設定します。
ALERT_POL_OR_GPO0 ビット(ビット 3)に 0 を設定して、
BUSY ピンをアクティブ・ローに、1 を設定して BUSY ピ
ンをアクティブ・ハイにします。
ALERT/BUSY/GPO0 ピンの BUSY 機能を使用するときは、出力
がオープン・ドレイン回路であるため、外付けプルアップ抵抗
が必要です。外付けプルアップ抵抗を VDRIVE へ接続してくださ
い。抵抗値はアプリケーションに依存しますが、
ALERT/BUSY/GPO0 ピンの BUSY 機能がトリガされたときシン
ク電流を小さく抑えるため十分大きくする必要があります。
－ 34/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
チャンネル・シーケンサ
AD7091R-2/AD7091R-4/AD7091R-8 は、チャンネルの繰り返しス
キャンに便利なチャンネル・シーケンサを内蔵しています。シ
ーケンス動作に含めるチャンネルは、チャンネル・レジスタで
設定します。チャンネル・レジスタのすべてのビットが 0 の場
合、デフォルトでチャンネル 0 が選択され、すべての変換はこ
のチャンネルのみで行われます。チャンネル・レジスタがゼロ
以外の場合、変換シーケンスはチャンネル・レジスタで設定さ
れた最小番号のチャンネルから開始されます。シーケンスでは、
選ばれたすべてのチャンネルの変換動作を昇順に繰り返します。
シーケンス内のすべてのチャンネルを変換した後、シーケンス
が再度始めから開始されます。
チャンネル変換シーケンスを更新する際は、1 変換分のレイテン
シがあります。チャンネル・レジスタに新しい値を設定すると、
変換シーケンスは新しい値の中の最小番号チャンネルにリセッ
トされます。
CONVST
SDI
WRITE 0x00F0
CHANNEL REG
NOP
NOP
NOP
SDO
RESULT
CHANNEL 0
RESULT
CHANNEL 0
RESULT
CHANNEL 4
RESULT
CHANNEL 5
10891-028
CS
図 53.チャンネル・シーケンサ
CONVST
SDI
WRITE 0x001
CHANNEL REG
WRITE 0x002
CHANNEL REG
WRITE 0x004
CHANNEL REG
WRITE 0x008
CHANNEL REG
WRITE 0x0010
CHANNEL REG
SDO
RESULT
CHANNEL 0
RESULT
CHANNEL 0
RESULT
CHANNEL 0
RESULT
CHANNEL 1
RESULT
CHANNEL 2
図 54.チャンネル・シーケンサの複数チャンネル書込み
Rev. A
－ 35/41 －
10891-029
CS
AD7091R-2/AD7091R-4/AD7091R-8
データシート
チェーン内の各 AD7091R-2/AD7091R-4/AD7091R-8 スレーブが、
16 ビットの SPI コマンドを必要とします。N 個のスレーブが存
在する場合、各 SPI フレームは N × 16 ビットのデータを持つ必
要があります。AD7091R-2/ AD7091R-4/AD7091R-8 では、ビッ
ト・カウンタが 16 ビットになると、受信したすべてのビットが
SDO へ送信されます。最初のスレーブからの出力が、2 番目の
スレーブの入力になります。実際には、各スレーブは着信する
最後の 16 ビット SPI コマンド以外はすべて無視します。CS の
立上がりエッジの直前に受信した SPI コマンドが、ディジーチ
ェーン内の与えられたデバイスに対する唯一の有効 SPI コマン
ドになります。次の SPI フレーム内の出力は、有効な SPI コマ
ンドまたはすべての変換イベントにより決定されます。
デイジーチェーン
ディジーチェーン・モードは、複数の AD7091R-2/AD7091R4/AD7091R-8 デバイスを使用するアプリケーションを対象にし
ています。この機能は部品数と接続配線数の削減に役立ちます。
たとえば、個別の複数のコンバータを使用するアプリケーショ
ン、またはインターフェース能力が制限されているシステムで
はこの接続が使用されます。
E
A
すべてのスレーブ ADC は、同じ CS、CONVST、SCLK 信号で
ア ド レ ス 指 定 さ れ ま す 。 チ ェ ー ン 内 の 最 初 の AD7091R2/AD7091R-4/ AD7091R-8 スレーブの SDI は、マスター出力すな
わち SPI マスターのスレーブ入力 (MOSI) ピンから直接駆動さ
れます。最初のスレーブの SDO は、2 番目のスレーブの SDI に
接続されます。すべての後続スレーブがこの方式で接続され、
最後のスレーブの SDO がマスター入力すなわちマスターのスレ
ー ブ 出 力 (MISO) ピ ン を 駆 動 し ま す 。 2 個 の AD7091R2/AD7091R-4/AD7091R-8 デバイスを使用する接続図の例を図 55
に示します。
E
E
A
A
A
2 個のスレーブの例に対して、変換結果を構成中のスレーブ・
レジスタへ読出す方法を、図 56～図 60 に示します。追加スレ
ーブ・デバイスは、2 個のデバイス構成と同じ方法でチェーン
に接続することができます。
MOSI
SS
CS
CS
AD7091R-x
AD7091R-x
SDO
CONVST
MISO
SDO
SDI
SLAVE A
DIGITAL HOST
SPI MASTER
SLAVE B
SCLK
CONVST
SCLK
10891-030
SDI
SCLK
CONVERT
図 55.デイジーチェーン構成
CONVST
CS
1
16 17
32
1
16 17
32
NOP
NOP
NOP
NOP
SDO A/
SDI B
CONV_RESULT A
NOP
CONV_RESULT A
NOP
SDO B
CONV_RESULT B
CONV_RESULT A
CONV_RESULT B
CONV_RESULT A
図 56.2 個のスレーブで構成されるディジーチェーン・モードでの変換
Rev. A
－ 36/41 －
10891-031
SCLK
SDI A
A
AD7091R-2/AD7091R-4/AD7091R-8
データシート
CONVST
CS
1
16 17
32
SDI A
WRITE REG1 B
WRITE REG2 A
SDO A/
SDI B
INVALID DATA
WRITE REG1 B
SDO B
INVALID DATA
INVALID DATA
10891-032
SCLK
図 57.2 個のスレーブで構成されるディジーチェーン・モードでのシングル・レジスタ書込み
CONVST
CS
1
16 17
1
32
16 17
32
READ REG1 B
READ REG2 A
NOP
NOP
SDO A/
SDI B
CONV_RESULT A
READ REG1 B
DATA REG2 A
NOP
SDO B
CONV_RESULT B
CONV_RESULT A
DATA REG1 B
DATA REG2 A
SDI A
10891-033
SCLK
図 58.2 個のスレーブで構成されるディジーチェーン・モードでのシングル・レジスタ読出し
CONVST
CS
1
16 17
32
1
16 17
32
1
16 17
32
READ REG1 B
READ REG2 A
READ REG3 B
READ REG4 A
NOP
NOP
SDO A/
SDI B
CONV_RESULT A
READ REG1 B
DATA REG2 A
READ REG3 B
DATA REG4 A
NOP
SDO B
CONV_RESULT B
CONV_RESULT A
DATA REG1 B
DATA REG2 A
DATA REG3 B
DATA REG4 A
SDI A
10891-034
SCLK
図 59.2 個のスレーブで構成されるディジーチェーン・モードでの複数回レジスタ読出し
CONVST
CS
1
16 17
32
1
16 17
32
1
16 17
32
WRITE REG1 B
WRITE REG2 A
WRITE REG3 B
WRITE REG4 A
NOP
NOP
SDO A/
SDI B
CONV_RESULT A
WRITE REG1 B
INVALID DATA
WRITE REG3 B
INVALID DATA
NOP
SDO B
CONV_RESULT B
CONV_RESULT A
INVALID DATA
INVALID DATA
INVALID DATA
INVALID DATA
SDI A
図 60.2 個のスレーブで構成されるディジーチェーン・モードでの複数回レジスタ書込み
Rev. A
－ 37/41 －
10891-035
SCLK
AD7091R-2/AD7091R-4/AD7091R-8
データシート
外形寸法
4.10
4.00 SQ
3.90
PIN 1
INDICATOR
0.35
0.30
0.25
16
13
0.65
BSC
PIN 1
INDICATOR
12
1
EXPOSED
PAD
4
2.70
2.60 SQ
2.50
9
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.20 MIN
BOTTOM VIEW
08-16-2010-C
0.80
0.75
0.70
5
8
0.45
0.40
0.35
TOP VIEW
COMPLIANT TO JEDEC STANDARDS MO-220-WGGC.
図 61.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
4 mm x 4 mm ボディ、極薄クワッド
(CP-16-17)
寸法: mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.65
BSC
0.30
0.19
COPLANARITY
0.10
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 62.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
Rev. A
－ 38/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
4.10
4.00 SQ
3.90
PIN 1
INDICATOR
0.30
0.25
0.20
20
16
15
0.50
BSC
PIN 1
INDICATOR
1
EXPOSED
PAD
2.65
2.50 SQ
2.35
5
11
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
BOTTOM VIEW
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
061609-B
0.80
0.75
0.70
6
10
0.50
0.40
0.30
TOP VIEW
COMPLIANT TO JEDEC STANDARDS MO-220-WGGD.
図 63.20 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
4 mm x 4 mm ボディ、極薄クワッド
(CP-20-10)
寸法: mm
6.60
6.50
6.40
20
11
4.50
4.40
4.30
6.40 BSC
1
10
PIN 1
0.65
BSC
1.20 MAX
0.15
0.05
COPLANARITY
0.10
0.30
0.19
0.20
0.09
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AC
図 64.20 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-20)
寸法: mm
Rev. A
－ 39/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
4.10
4.00 SQ
3.90
PIN 1
INDICATOR
0.30
0.25
0.18
PIN 1
INDICATOR
24
19
18
0.50
BSC
1
EXPOSED
PAD
13
12
0.50
0.40
0.30
TOP VIEW
0.80
0.75
0.70
2.65
2.50 SQ
2.45
6
7
0.25 MIN
BOTTOM VIEW
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
04-12-2012-A
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
COMPLIANT TO JEDEC STANDARDS MO-220-WGGD.
図 65.24 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
4 mm x 4 mm ボディ、極薄クワッド
(CP-24-7)
寸法: mm
7.90
7.80
7.70
24
13
4.50
4.40
4.30
6.40 BSC
1
12
PIN 1
0.65
BSC
0.15
0.05
0.30
0.19
1.20
MAX
SEATING
PLANE
0.20
0.09
8°
0°
0.75
0.60
0.45
0.10 COPLANARITY
COMPLIANT TO JEDEC STANDARDS MO-153-AD
図 66.24 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-24)
寸法: mm
Rev. A
－ 40/41 －
AD7091R-2/AD7091R-4/AD7091R-8
データシート
オーダー・ガイド
Model 1
Channels
Temperature Range
Package Description
Package Option
AD7091R-2BCPZ
AD7091R-2BCPZ-RL7
AD7091R-2BRUZ
AD7091R-2BRUZ-RL7
EVAL-AD7091R-2SDZ
2
2
2
2
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
16-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
16-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
16-Lead Thin Shrink Small Outline Package [TSSOP]
16-Lead Thin Shrink Small Outline Package [TSSOP]
Evaluation Board
CP-16-17
CP-16-17
RU-16
RU-16
AD7091R-4BCPZ
AD7091R-4BCPZ-RL7
AD7091R-4BRUZ
AD7091R-4BRUZ-RL7
EVAL-AD7091R-4SDZ
4
4
4
4
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
20-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
20-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
20-Lead Thin Shrink Small Outline Package [TSSOP]
20-Lead Thin Shrink Small Outline Package [TSSOP]
Evaluation Board
CP-20-10
CP-20-10
RU-20
RU-20
AD7091R-8BCPZ
AD7091R-8BCPZ-RL7
AD7091R-8BRUZ
AD7091R-8BRUZ-RL7
EVAL-AD7091R-8SDZ
EVAL-SDP-CB1Z
8
8
8
8
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
24-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
24-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
24-Lead Thin Shrink Small Outline Package [TSSOP]
24-Lead Thin Shrink Small Outline Package [TSSOP]
Evaluation Board
Evaluation Controller Board
CP-24-7
CP-24-7
RU-24
RU-24
9F9F
1
Z = RoHS 準拠製品。
Rev. A
－ 41/41 －