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日本語参考資料
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特長
機能ブロック図
I C 互換シリアル・インターフェースは標準モードと高速モード
をサポート
超低消費電力: 3 V 時、高速モードで 90 µW（typ）
VDD = 2.7 V ～ 5.25 V で仕様を規定 ｓ
ドリフト 5 ppm/°C（typ）の高精度 2.5 V リファレンスを内蔵
4 つのシングルエンド・アナログ入力チャンネル
アラート機能
ビジー機能
自動サイクル・モード
広い入力帯域幅
入力周波数 1 kHz 時の S/N 比（SNR）は 68 dB（typ）
柔軟な消費電力／スループット・レート管理
パイプライン遅延なし
パワーダウン・モード
VDD = 5.25 V 時 550 nA（typ）
VDD = 3 V 時 435 nA（typ）
20 ピン LFCSP / TSSOP パッケージ
動作温度範囲: -40 °C ～ +125 °C
2
MUXOUT
ADCIN
REFIN/
REFOUT
VDD
REGCAP
2.5V
VREF
VIN0
VIN1
INPUT
MUX
VIN2
T/H
12-BIT
SUCCESSIVE
APPROXIMATION
ADC
VIN3
ON-CHIP
OSC
RESET
CONVST/GPO1
CHANNEL
SEQUENCER
CONTROL
LOGIC
I2C INTERFACE
SCL
AS0
AS1
AD7091R-5
GND
SDA
VDRIVE
ALERT/BUSY/ GPO2 GND
GPO0
12093-001
データシート
4 チャンネル、I2C、超低消費電力、
12 ビット ADC、20 ピン LFCSP / TSSOP 採用
AD7091R-5
図 1.
アプリケーション
バッテリ駆動のシステム
パーソナル・デジタル・アシスタント（PDA）
医用計測機器
モバイル通信
計装システムおよび制御システム
データ･アクイジション･システム
光センサー
診断／モニタリング機能
概要
AD7091R-5 は、超低消費電力の 12 ビット、マルチチャンネル、
逐次比較型 A/D コンバータ（ADC）です。AD7091R-5 は 2.7 V
～ 5.25 V の単電源で動作し、高速モードの場合、3 V 時の消費
電流はわずか 24 µA（typ）です。
AD7091R-5 は、I2C インターフェースと互換性のある 2 線式シ
リアル・インターフェースを備えています。変換プロセス
は、CONVST/GPO1 ピン経由でのサンプル・モード、ソフトウェ
ア制御を通じて選択する自動サイクル・モード、または I2C の
書き込み動作によって変換が行われるコマンド・モードで制御
できます。
デバイスは、最大 1.5 MHz の入力周波数を処理できる広帯域ト
ラック&ホールド・アンプを内蔵しています。AD7091R-5 は、
内蔵変換クロック、高精度 2.5 V 内部リファレンス電圧、プロ
グラマブルな範囲外ユーザー・アラート機能も備えています。
AD7091R-5 には、チャンネル・シーケンサ付きの 4 つのシン
グルエンド・アナログ入力があり、順次変換するチャンネルを
事前にプログラムで選択できます。
AD7091R-5 は、高度な設計技法を採用しているので、性能を
損なうことなく超低消費電力を実現できます。また、柔軟なパ
ワー・マネージメントのオプションも備えています。内蔵され
ている設定レジスタにより、さまざまな動作状態を設定できま
す。これらの設定には、パワー・マネージメント、アラート機
能、ビジー表示、チャンネル・シーケンシング、汎用出力ピン
が含まれます。MUXOUT ピンと ADCIN ピンを使用することで、
ADC によるアクイジションの前に、マルチプレクサ出力のシ
グナル・コンディショニングを実行できます。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に
よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利
の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標
は、それぞれの所有者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
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本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD7091R-5
データシート
目次
特長 .................................................................................................. 1
変換結果レジスタ .................................................................... 20
アプリケーション .......................................................................... 1
チャンネル・レジスタ ............................................................ 21
機能ブロック図 .............................................................................. 1
設定レジスタ ............................................................................ 22
概要 .................................................................................................. 1
アラート表示レジスタ ............................................................ 24
仕様 .................................................................................................. 3
チャンネル x ロー・リミット・レジスタ ............................ 26
I C タイミング仕様 .................................................................... 5
チャンネル x リミット・レジスタ ........................................ 26
2
絶対最大定格 .................................................................................. 6
チャンネル x ヒステリシス・レジスタ ................................ 26
熱抵抗 .......................................................................................... 6
I C インターフェース .................................................................. 27
ESD に関する注意 ...................................................................... 6
シリアル・バスのアドレス・バイト .................................... 27
ピン配置およびピン機能の説明 ................................................... 7
一般的な I2C のタイミング ..................................................... 27
代表的な性能特性 .......................................................................... 9
AD7091R-5 への書込み ............................................................... 28
用語 ................................................................................................ 14
16 ビット・レジスタに対する 2 バイト・データの書込み 28
動作原理 ........................................................................................ 15
複数のレジスタへの書込み .................................................... 28
回路説明 .................................................................................... 15
AD7091R-5 からのデータの読出し ............................................ 29
コンバータの動作 .................................................................... 15
16 ビット・レジスタからの 2 バイト・データの読出し .... 29
ADC の伝達関数 ....................................................................... 15
動作モード .................................................................................... 30
リファレンス ............................................................................ 15
サンプル・モード .................................................................... 30
電源 ............................................................................................ 16
コマンド・モード .................................................................... 30
デバイスのリセット ................................................................ 16
自動サイクル・モード ............................................................ 32
アナログ入力 ............................................................................ 16
パワーダウン・モード ............................................................ 32
ドライバ・アンプの選択 ........................................................ 17
アラート.................................................................................... 33
2
代表的な接続図 ........................................................................ 17
ビジー........................................................................................ 33
I2C レジスタ .................................................................................. 19
チャンネル・シーケンサ ........................................................ 33
レジスタのアドレス指定 ........................................................ 19
外形寸法 ........................................................................................ 34
スレーブ・アドレス ................................................................ 19
オーダー・ガイド .................................................................... 34
I C レジスタ・アクセス .......................................................... 19
2
改訂履歴
7/15—Revision 0:初版
Rev. 0 | 2/34
AD7091R-5
データシート
仕様
特に指定のない限り、VDD = 2.7 V ～ 5.25 V、VDRIVE = 1.8 V ～ 5.25 V、fSCL = 400 kHz、高速 SCL モード、VREF = 2.5 V 内部／外部、TA =
−40 °C ～ +125 °C。
表 1.
Parameter
DYNAMIC PERFORMANCE
Signal-to-Noise Ratio (SNR)
Signal-to-Noise-and-Distortion Ratio (SINAD)
Total Harmonic Distortion (THD)
Spurious-Free Dynamic Range (SFDR)
Channel to Channel Isolation
Aperture Delay
Aperture Jitter
Full Power Bandwidth
DC ACCURACY
Resolution
Integral Nonlinearity (INL)
Differential Nonlinearity (DNL)
Offset Error
Offset Error Matching
Offset Error Drift
Gain Error
Gain Error Matching
Gain Error Drift
ANALOG INPUT
Input Voltage Range 1
DC Leakage Current
Input Capacitance 2
Multiplexer On Resistance
VOLTAGE REFERENCE INPUT/OUTPUT
REFOUT 3
REFIN3
Drift
Power-On Time
LOGIC INPUTS
Input Voltage
High (VIH)
Low (VIL)
Input Current (IIN)
LOGIC OUTPUTS
Output Voltage
High (VOH)
Low (VOL)
Floating State Leakage Current
Output Coding
Test Conditions/Comments
fIN = 1 kHz sine wave
Min
Typ
Max
68
67
−80
−81
−105
5
40
1.5
1.2
At −3 dB
At −0.1 dB
Guaranteed no missing codes to 12 bits
TA = 25°C
TA = 25°C
12
−1.25
−0.9
−1.5
−1.5
TA = 25°C
TA = 25°C
−0.1
−0.1
At ADCIN
0
−1
±0.8
±0.3
±0.3
±0.3
2
0.0
0.0
1
During acquisition phase
Outside acquisition phase
VDD = 5.0 V
VDD = 2.5 V
Internal reference output, TA = 25°C
External reference input
dB
dB
dB
dB
dB
ns
ps
MHz
MHz
+1.25
+0.9
+1.5
+1.5
+0.1
+0.1
2.5
V
µA
pF
pF
Ω
Ω
2.51
VDD
V
V
ppm/°C
ms
5
50
CREF = 2.2 µF
0.7 × VDRIVE
VIN = 0 V or VDRIVE
−1
ISOURCE = 200 µA
ISINK = 200 µA
VDRIVE − 0.2
−1
Rev. 0 | 3/34
0.01
Bits
LSB
LSB
mV
mV
ppm/°C
% FS
% FS
ppm/°C
VREF
+1
10
1.5
50
100
2.49
1.0
Unit
0.3 × VDRIVE
+1
0.4
+1
Straight (natural) binary
V
V
µA
V
V
µA
AD7091R-5
Parameter
CONVERSION RATE
Conversion Time
Update Rate
Autocycle Setting 00
Autocycle Setting 01
Autocycle Setting 10
Autocycle Setting 11
Throughput Rate
POWER REQUIREMENTS
VDD
VDRIVE Range
IDD
Normal Mode—Static
Normal Mode—Operational
Power-Down Mode
IDRIVE
Normal Mode—Static
Normal Mode—Operational
Total Power Dissipation 4
Normal Mode—Static
Normal Mode—Operational
Power-Down Mode
データシート
Test Conditions/Comments
Min
Typ
Max
550
90
180
360
720
ns
110
220
440
880
22.22
μs
μs
μs
μs
kSPS
5.25
5.25
V
V
22
21.6
26
24
25
23
70
0.550
0.550
0.435
50
46
55
52
54
51
105
17
8
15
µA
µA
µA
µA
µA
µA
µA
µA
µA
µA
2
1
6
5
5
4
4
3.5
15
14
14
13
µA
µA
µA
µA
µA
µA
130
70
170
90
160
85
210
3
3
1.4
290
150
370
200
360
195
315
95
33
50
µW
µW
µW
µW
µW
µW
µW
µW
µW
µW
100
200
400
800
fSCL = 400 kHz, command mode
2.7
1.8
VIN = 0 V
VDD = 5.25 V
VDD = 3 V
VDD = 5.25 V, fSCL = 400 kHz
VDD = 3 V, fSCL = 400 kHz
VDD = 5.25 V, fSCL = 100 kHz
VDD = 3 V, fSCL = 100 kHz
VDD = 3 V, autocycle mode
VDD = 5.25 V
VDD = 5.25 V, TA = −40°C to +85°C
VDD = 3 V
VIN = 0 V
VDRIVE = 5.25 V
VDRIVE = 3 V
VDRIVE = 5.25 V, fSCL = 400 kHz
VDRIVE = 3 V, fSCL = 400 kHz
VDRIVE = 5.25 V, fSCL = 100 kHz
VDRIVE = 3 V, fSCL = 100 kHz
VIN = 0 V
VDD = VDRIVE = 5.25 V
VDD = VDRIVE = 3 V
VDD = VDRIVE = 5.25 V, fSCL = 400 kHz
VDD = VDRIVE = 3 V, fSCL = 400 kHz
VDD = VDRIVE = 5.25 V, fSCL = 100 kHz
VDD = VDRIVE = 3 V, fSCL = 100 kHz
VDD = VDRIVE = 3 V, autocycle mode
VDD = 5.25 V
VDD = 5.25 V, TA = −40°C to +85°C
VDD = VDRIVE = 3 V
Unit
マルチプレクサの入力電圧は、VDD を超えてはいけません。
初期リリース時にサンプル・テストにより適合性を保証。
3
パラメータの説明で、多機能ピンの特定の機能について示している箇所では、仕様に関係するピン名のみを示しています。多機能ピンのすべてのピン名について
は、Pin Configurations and Function Descriptions のセクションを参照してください。
4
総消費電力には、VDD、VDRIVE、REFIN の消費電力が含まれます（注 3 を参照）。
1
2
Rev. 0 | 4/34
AD7091R-5
データシート
I2C タイミング仕様
これらの値はすべて、入力フィルタがイネーブルの状態で測定したものです。CB は、バス・ラインに容量性負荷が存在することを表
し、立上がり時間と立下がり時間は 0.3 × VDRIVE ～ 0.7 × VDRIVE で測定した値です（Figure 2 を参照）。特に指定のない限り、VDD = 2.7
V ～ 5.25 V、VDRIVE = 1.8 V ～ 5.25 V、VREF = 2.5 V 内部／外部、TA = TMIN ～ TMAX。
表 2.
tSP
tRESETPW
Limit at TMIN, TMAX
Min
Typ Max
100
400
4
0.6
4.7
1.3
250
100
0
3.45
0
0.9
4.7
0.6
4
0.6
4.7
1.3
4
0.6
1000
20 + 0.1CB
300
300
20 + 0.1CB
300
1000
20 + 0.1CB
300
1000
20 + 0.1CB
300
300
20 + 0.1CB
300
0
50
10
Unit
kHz
kHz
µs
µs
µs
µs
ns
ns
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Description
Serial clock frequency, standard mode
Fast mode
SCL high time, standard mode
Fast mode
SCL low time, standard mode
Fast mode
Data setup time, standard mode
Fast mode
Data hold time, standard mode
Fast mode
Setup time for a repeated start condition, standard mode
Fast mode
Hold time for a repeated start condition, standard mode
Fast mode
Bus-free time between a stop and a start condition, standard mode
Fast mode
Setup time for a stop condition, standard mode
Fast mode
Rise time of the SDA signal, standard mode
Fast mode
Fall time of the SDA signal, standard mode
Fast mode
Rise time of the SCL signal, standard mode
Fast mode
Rise time of the SCL signal after a repeated; not shown in Figure 2, standard mode
Start condition and after an acknowledge bit, fast mode
Fall time of the SCL signal, standard mode
Fast mode
Pulse width of the suppressed spike; not shown in Figure 2, fast mode
RESET pulse width (see Figure 35)
tRESET_DELAY
50
ns
RESET pulse delay upon power-up (see Figure 35)
Parameter
fSCL
t1
t2
t3
t4 1
t5
t6
t7
t8
t9
t10
t11
t11A
t12
SCL 立下がりエッジの不定領域をブリッジするには、デバイスは SDA のデータ・ホールド時間を提供する必要があります。
t11
t12
t2
t6
SCL
t6
t3
t4
t5
t1
t8
t9
t10
SDA
t7
P
S
S
P
12093-002
1
S = START CONDITION
P = STOP CONDITION
図 2. 2 線式シリアル・インターフェースのタイミング図
Rev. 0 | 5/34
AD7091R-5
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
熱抵抗
表 3.
θJA は最悪の条件、すなわち、回路基板に表面実装パッケージ
をハンダ付けした状態で規定しています。
Parameter
VDD to GND
VDRIVE to GND
Analog Input Voltage to GND
Digital Input1 Voltage to GND
Digital Output2 Voltage to GND
Input Current to Any Pin Except Supplies3
Operating Temperature Range
Storage Temperature Range
Junction Temperature
ESD
Human Body Model (HBM)
Field Induced Charged Device Model
(FICDM)
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VREF + 0.3 V
−0.3 V to VDRIVE + 0.3 V
−0.3 V to VDRIVE + 0.3 V
±10 mA
−40°C to +125°C
−65°C to +150°C
150°C
表 4. 熱抵抗
Package Type
20-Lead LFCSP_WQ
20-Lead TSSOP
θJA
52
84.3
θJC
6.5
18.4
Unit
°C/W
°C/W
ESD に関する注意
1.5 kV
500 V
デジタル入力ピンには、AS0、RESET、AS1、SCL、SDA、CONVST/GPO1 が
含まれます。
2
デジタル出力ピンには、ALERT/BUSY/GPO0、GPO2、SDA が含まれます。
3
最大 100 mA までの過渡電流では、SCR ラッチ・アップは生じません。
1
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありま
せん。製品を長時間絶対最大定格状態に置くと、製品の信頼性
に影響を与えることがあります。
Rev. 0 | 6/34
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されな
いまま放電することがあります。本製品は当社独自
の特許技術である ESD 保護回路を内蔵してはいます
が、デバイスが高エネルギーの静電放電を被った場
合、損傷を生じる可能性があります。したがって、
性能劣化や機能低下を防止するため、ESD に対する
適切な予防措置を講じることをお勧めします。
AD7091R-5
データシート
20
VDRIVE
2
19
CONVST/GPO1
VDD 3
18
AD7091R-5
17
TOP VIEW
(Not to Scale)
16 SCL
17 CONVST/GPO1
18 VDRIVE
VDD 1
15 SDA
SCL
REGCAP 2
14 AS1
SDA
REFIN/REFOUT 3
16
AS1
GND 4
GND 6
15
GND
MUXOUT 7
14
ADCIN
VIN0 8
13
VIN1
VIN2 9
12
VIN3
ALERT/BUSY/GPO0 10
11
GPO2
TOP VIEW
(Not to Scale)
13 GND
12 ADCIN
11 VIN1
VIN3 10
GPO2 9
ALERT/BUSY/GPO0 8
MUXOUT 5
VIN0 6
REFIN/REFOUT
5
AD7091R-5
VIN2 7
REGCAP 4
12093-004
RESET
NOTES
1. EXPOSED PAD. THE EXPOSED PAD IS NOT CONNECTED
INTERNALLY. IT IS RECOMMENDED THAT THE PAD BE
SOLDERED TO GND.
図 3. 20 ピン TSSOP のピン配置
12093-003
AS0 1
19 AS0
20 RESET
ピン配置およびピン機能の説明
図 4. 20 ピン LFCSP のピン配置
表 5. ピン機能の説明
ピン番号
TSSOP
1
LFCSP
19
記号
説明
AS0
I2C アドレス・ビット 0。このピンと AS1 のロジック状態により、AD7091R-5 の固有の I2C アド
レスが選択されます。デバイスのアドレスは、これらのピンのロジック状態に依存します。
2
20
RESET
リセット。ロジック入力。このピンをロー・レベルにプルダウンすると、デバイスがリセットさ
れます。
3
1
VDD
電源入力。VDD 範囲は 2.7 V ～ 5.25 V。この電源ピンは GND へデカップリングします。
4
2
REGCAP
内蔵レギュレータの電圧出力に対するデカップリング・コンデンサ・ピン。2.2 µF のコンデンサ
を使用して、この出力ピンを GND へデカップリングします。
5
3
REFIN/REFOUT
電圧リファレンス出力は 2.5 V。このピンは GND へデカップリングします。推奨デカップリング・
コンデンサ値は 2.2 µF です。2.5 V 内部リファレンスを使用するか、このピンに加える電圧で内
部リファレンス電圧をオーバードライブすることができます。外付けリファレンスの電圧範囲は
1.0 V ～ VDD です。
6, 15
4, 13
GND
チップのグラウンド・ピン。これらのピンは、AD7091R-5 の全回路に対するグラウンド基準ポイ
ントです。
7
5
MUXOUT
マルチプレクサ出力。マルチプレクサの出力がこのピンに現れます。外部フィルタリングまたは
バッファリングが不要な場合は、このピンを ADCIN ピンに直接接続します。あるいは、コンディ
ショニング・ネットワークの出力を ADCIN ピンに接続します。
8
6
VIN0
チャンネル 0 のアナログ入力。シングルエンド・アナログ入力。アナログ入力範囲は 0 V ～ VREF。
9
7
VIN2
チャンネル 2 のアナログ入力。シングルエンド・アナログ入力。アナログ入力範囲は 0 V ～ VREF。
10
8
ALERT/BUSY/GPO0
このピンは多機能ピンで、設定レジスタによって機能が決定されます。
アラート出力ピン（ALERT）。このピンは ALERT として機能する場合、変換結果がレジスタ設
定の制限値外になったことを示すロジック出力です。
ビジー出力（BUSY）。BUSY ピンは、変換が実行されていることを示します。
汎用デジタル出力 0（GPO0）。
11
9
GPO2
汎用デジタル出力 2。
12
10
VIN3
チャンネル 3 のアナログ入力。シングルエンド・アナログ入力。アナログ入力範囲は 0 V ～ VREF。
13
11
VIN1
チャンネル 1 のアナログ入力。シングルエンド・アナログ入力。アナログ入力範囲は 0 V ～ VREF。
14
12
ADCIN
ADC 入力。このピンを使用すれば、ADC に直接アクセスできます。外部フィルタリングまたは
バッファリングが不要な場合は、このピンを MUXOUT ピンに直接接続します。あるいは、コンディ
ショニング・ネットワークの入力を MUXOUT ピンに接続します。
Rev. 0 | 7/34
AD7091R-5
データシート
ピン番号
TSSOP
16
LFCSP
14
記号
説明
AS1
I2C アドレス・ビット 1。このピンと AS0 のロジック状態により、AD7091R-5 の固有の I2C アド
レスが選択されます。デバイスのアドレスは、これらのピンのロジック状態に依存します。
17
15
SDA
シリアル・データ入力／出力。このオープンドレイン出力には、プルアップ抵抗が必要です。電
圧チャンネルの出力コーディングはストレート・バイナリです。
18
16
SCL
デジタル入力シリアル I2C バス・クロック。この入力には、プルアップ抵抗が必要です。I2C モー
ドでのデータ転送レートは、100 kHz（標準モード）と 400 kHz（高速モード）の両方の動作モー
ドと互換性があります。
19
17
CONVST/GPO1
このピンは多機能ピンで、設定レジスタと変換モードによって機能が決定されます。
変換開始の入力信号（CONVST）。エッジ・トリガ・ロジック入力。CONVST の立下がりエッジ
で ADC がホールド・モードになり、変換が開始されます。EOC での CONVST のロジック・レ
ベルが AD7091R-5 の消費電力モードを制御します。
汎用デジタル出力 1（GPO1）。コマンド・モードまたは自動サイクル・モードの場合、このピン
は汎用デジタル出力として機能できます。
20
18
VDRIVE
ロジック電源入力。このピンに供給される電圧により、インターフェースの動作電圧が決定され
ます。VDRIVE と GND の間にデカップリング・コンデンサを接続します。推奨値は 10 µF と 0.1 µF
です。このピンの電圧範囲は 1.8 V ～ 5.25 V であり、VDD の電圧範囲と異なってもかまいません
が、VDD 値を上回る場合は相違が 0.3 V を超えてはいけません。
N/A 1
21
EPAD
露出パッド。露出パッドは内部で接続されていません。パッドを GND にハンダ付けすることが
推奨されます。
1
N/A は該当なしを意味します。
Rev. 0 | 8/34
AD7091R-5
データシート
代表的な性能特性
1.0
1.0
0.8
0.8
0.6
0.6
0.4
0
–0.2
0.2
0
–0.2
–0.4
–0.4
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
TA = 25°C
POSITIVE INL = +0.43 LSB
NEGATIVE INL = –0.66 LSB
–0.6
–0.8
–1.0
0
512
1024
1536
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
TA = 25°C
POSITIVE DNL = +0.41 LSB
NEGATIVE DNL = –0.41 LSB
–0.6
–0.8
2048
2560
3072
3584
4095
CODE
–1.0
0
512
2560
2048
1536
1024
3072
3584
4095
CODE
12093-208
DNL (LSB)
0.2
12093-205
INL (LSB)
0.4
図 8. 微分非直線性とコードの関係
図 5. 積分非直線性とコードの関係
1.0
VDD = 5.25V
0.8 VREF = EXTERNAL
fSCL = 400kHz
0.6 TA = 25°C
1.0
VDD = 5.25V
0.8 VREF = EXTERNAL
fSCL = 400kHz
0.6 TA = 25°C
MAX INL (LSB)
DNL (LSB)
0.2
0
–0.2
0.2
0
–0.2
–0.4
MIN DNL (LSB)
–0.4
–0.6
MIN INL (LSB)
–0.6
–0.8
–0.8
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
REFERENCE INPUT VOLTAGE (V)
5.5
–1.0
1.0
12093-231
–1.0
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
REFERENCE INPUT VOLTAGE (V)
5.5
12093-234
INL (LSB)
0.4
MAX DNL (LSB)
0.4
図 9. 最小／最大 DNL と外部リファレンス入力電圧の関係
図 6. 最小／最大 INL と外部リファレンス入力電圧の関係
5000
8000
4500
NUMBER OF OCCURRENCES
7218
6000
5000
4000
3000
2000
4000
VDD = VDRIVE = 3.3V
VREF = 2.5V
8192 SAMPLES
TA = 25°C
4353
3762
3500
3000
2500
2000
1500
1000
500
684
290
0
0
2028
2029
2030
CODE
50
27
2042
2043
2044
2045
CODE
図 10. コード遷移での DC 入力のヒストグラム
図 7. コード中心での DC 入力のヒストグラム
Rev. 0 | 9/34
12093-209
1000
12093-206
NUMBER OF OCCURRENCES
7000
VDD = VDRIVE = 3.3V
VREF = 2.5V
8192 SAMPLES
TA = 25°C
AD7091R-5
データシート
–40
–60
–80
70
SNR, SINAD (dB)
–100
–120
69
11.3
68
11.1
67
10.9
66
10.7
65
10.5
VDD = 3.0V
VREF = EXTERNAL
10.3
fSCL = 400kHz
fIN = 1kHz
10.1
SIGNAL AMPLITUDE = –0.5dB
TA = 25°C
9.9
3.0
3.5
4.0
4.5
5.0
64
–140
63
0
2000
4000
6000
8000
10000
FREQUENCY (Hz)
62
1.0
12093-207
–160
図 11. 10 kHz FFT、VDD = 3.0 V、VREF = 2.5 V 外部
1.5
2.0
2.5
REFERENCE INPUT VOLTAGE (V)
図 14. SNR、SINAD、ENOB とリファレンス入力電圧の関係
0
–70
VDD = VDRIVE = 3.3V
VREF = 2.5V INTERNAL
fIN = 1kHz
fSAMPLE = 22.2kSPS
fSCL = 400kHz
SNR = 68.4dB
SINAD = 68.2dB
THD = –83.3dB
SFDR = –87.9dB
–40
–60
VDD = 3.3V
VREF = 2.5V
SIGNAL AMPLITUDE = –0.5dB
fSCL = 400kHz
TA = 25°C
–72
–74
–76
THD (dB)
–20
ADC OUTPUT SPECTRUM (dB)
11.5
–80
–100
–78
–80
–82
–84
–120
–86
–140
–88
0
2000
4000
6000
8000
10000
FREQUENCY (Hz)
–90
12093-210
–160
1
10
12093-109
ADC OUTPUT SPECTRUM (dB)
–20
11.7
SNR
SINAD
ENOB
ENOB (Bits)
VDD = VDRIVE = 3.3V
VREF = 2.5V EXTERNAL
TA = 25°C
fIN = 1kHz
fSAMPLE = 22.2kSPS
fSCL = 400kHz
SNR = 68.3dB
SINAD = 68.2dB
THD = –85.3dB
SFDR = –88.2dB
12093-213
71
0
100
ANALOG INPUT FREQUENCY (kHz)
図 15. THD とアナログ入力周波数の関係
図 12. 10 kHz FFT、VDD = 3.0 V、VREF = 2.5 V 内部
70.0
70
SNR
SINAD
69.5
69
68
SNR (dB)
68.5
67
68.0
67.5
66
65
66.5
64
1
10
100
INPUT FREQUENCY (kHz)
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
fIN = 1kHz
TA = 25°C
66.0
–10
–9
–8
–7
–6
–5
–4
–3
–2
INPUT LEVEL (dB)
図 16. SNR と入力レベルの関係
図 13. SNR、SINAD と入力周波数の関係
Rev. 0 | 10/34
–1
0
12093-215
67.0
VDD = 3.3V
VREF = 2.5V
SIGNAL AMPLITUDE = –0.5dB
fSCL = 400kHz
TA = 25°C
12093-108
SNR, SINAD (dB)
69.0
AD7091R-5
データシート
–79
–83
–85
–87
–89
–91
–93
1.5
2.0
3.0
2.5
3.5
4.0
4.5
5.0
REFERENCE INPUT VOLTAGE (V)
TOTAL POWER-DOWN CURRENT (µA)
–81
–83
THD (dB)
25
20
15
–84
–85
VDD = 5.0V
fSCL = 400kHz
fIN = 1kHz
–88
–89
–15
5
25
45
65
85
105
125
図 18. THD と温度の関係
5.25V
5.0V
3.3V
2.7V
6
5
4
3
2
1
25
85
125
TEMPERATURE (°C)
図 21. 各種 VDD 電源電圧での合計パワーダウン電流と温度の
関係
2.510
–55°C
–40°C
+25°C
+85°C
+125°C
VDD = VDRIVE = 3.0V
68.6
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
fIN = 1kHz
2.505
VREF (V)
68.0
67.8
2.500
67.6
2.495
67.4
67.2
67.0
–55
–35
–15
5
25
45
65
TEMPERATURE (°C)
85
105
125
12093-122
SNR (dB)
125
7
–40
68.8
68.2
85
0
12093-129
–35
TEMPERATURE (°C)
68.4
25
8
–82
–90
–55
30
図 20. 各種 VDD 電源電圧での動作 IDD 電源電流と
温度の関係
–80
–87
35
TEMPERATURE (°C)
図 17. THD、SFDR とリファレンス入力電圧の関係
–86
40
10
–55
12093-216
–95
1.0
2.70V
3.00V
5.25V
VDD = 3.0V
VREF = INTERNAL 2.5V
fSCL = 400kHz
2.490
0
10
20
30
40
50
60
70
80
90
100
CURRENT LOAD (µA)
図 19. SNR と温度の関係
図 22. 各種温度でのリファレンス電圧出力（VREF）と
電流負荷の関係
Rev. 0 | 11/34
12093-223
THD, SFDR (dB)
–81
45
12093-220
VDD = 3.0V
VREF = EXTERNAL
fSCL = 400kHz
fIN = 1kHz
SIGNAL AMPLITUDE = –0.5dB
TA = 25°C
12093-127
–77
50
THD
SFDR
OPERATIONAL IDD SUPPLY CURRENT (µA)
–75
AD7091R-5
データシート
1.5
0.10
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
ERROR CH 0
ERROR CH 1
ERROR CH 2
ERROR CH 3
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
0.08
GAIN ERROR CH 0
GAIN ERROR CH 1
GAIN ERROR CH 2
GAIN ERROR CH 3
0.06
GAIN ERROR (% FS)
OFFSET ERROR (mV)
1.0
OFFSET
OFFSET
OFFSET
OFFSET
0.5
0
–0.5
0.04
0.02
0
–0.02
–0.04
–0.06
–1.0
–15
5
25
45
65
85
105
125
TEMPERATURE (°C)
–0.10
–55
12093-224
–35
–35
25
45
65
85
105
125
105
125
図 26. ゲイン誤差と温度の関係
0.10
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
0.08
GAIN ERROR MATCH (% FS)
OFFSET ERROR MATCH (mV)
1.0
5
TEMPERATURE (°C)
図 23. オフセット誤差と温度の関係
1.5
–15
12093-227
–0.08
–1.5
–55
0.5
0
–0.5
0.06
0.04
0.02
0
–0.02
–0.04
–0.06
–1.0
–15
5
25
45
65
85
105
125
TEMPERATURE (°C)
12093-325
–35
–0.10
–55
–35
–15
5
25
45
65
85
TEMPERATURE (°C)
12093-328
–0.08
–1.5
–55
図 27. ゲイン誤差整合と温度の関係
図 24. オフセット誤差整合と温度の関係
–80
105
100
INTERNAL REFERENCE
90
85
80
75
1k
VDD = 3.0V
VREF = 2.5V
fSCL = 400kHz
TA = 25°C
10k
100k
RIPPLE FREQUENCY (Hz)
1M
–85
TA = 25°C
–90
–95
–100
–105
–110
12093-326
PSRR (dB)
95
fSAMPLE = 22.22kSPS
fSCL = 400kHz
1
10
INPUT FREQUENCY (kHz)
図 25. PSRR とリップル周波数の関係
図 28. チャンネル間絶縁と入力周波数の関係
Rev. 0 | 12/34
100
12093-229
CHANNEL TO CHANNEL ISOLATION (dB)
VDD = 3.0V
EXTERNAL REFERENCE
AD7091R-5
データシート
2.510
–87
–89
INTERNAL REFERENCE VOLTAGE (V)
VDD = 3.0V
fSAMPLE = 22.22kSPS
fSCL = 400kHz
fIN = 1kHz
–91
–93
–95
–97
–99
–101
2.500
2.495
–35
–15
5
25
45
65
85
105
125
TEMPERATURE (°C)
2.490
–55
TA = 25°C
VDD = 3V
fIN = 10kHz
fSCL = 400kHz
–60
–65
–70
–75
–85
100
1k
10k
12093-110
–80
SOURCE IMPEDANCE (Ω)
5
25
45
65
85
105
図 31. 内部リファレンス電圧と温度の関係
–50
10
–15
TEMPERATURE (°C)
図 29. チャンネル間絶縁と温度の関係
–55
–35
図 30. THD と信号源インピーダンスの関係
Rev. 0 | 13/34
125
12093-135
–105
–55
THD (dB)
2.505
–103
12093-230
CHANNEL TO CHANNEL ISOLATION (dB)
–85
AD7091R-5
データシート
用語
積分非直線性（INL）
ADC 伝達関数の両端を結ぶ直線からの最大許容誤差です。
AD7091R-5 の場合、伝達関数の両端は、ゼロ・スケール（最
初のコード遷移より ½ LSB 下のポイント）とフルスケール（最
後のコード遷移より ½ LSB 上のポイント）に相当します。
微分非直線性（DNL）
ADC の 2 つの隣接コード間における 1 LSB 変化の測定値と理
論値の差です。
オフセット誤差
オフセット誤差は、
最初のコード遷移（00 ... 000 から 00 ... 001）
と理想的な遷移（GND + 0.5 LSB など）との偏差です。
オフセット誤差整合
オフセット誤差整合は、任意の 2 つの入力チャンネル間のオフ
セット誤差の差です。
ゲイン誤差
AD7091R-5 の場合、ゲイン誤差は、オフセット誤差を調整し
た後の最後のコード遷移（111 … 110 から 111 … 111）と理想
的な遷移（VREF − 1.5 LSB など）の間の偏差です。
ゲイン誤差整合
ゲイン誤差整合は、任意の 2 つの入力チャンネル間のゲイン誤
差の差です。
過渡応答時間
変換終了後、トラック&ホールド・アンプはトラック・モード
に戻ります。トラック&ホールド・アクイジション時間は、変
換終了後にトラック&ホールド・アンプの出力が最終値の ±0.5
LSB 以内に収まるまでに要する時間です。詳細については、I2C
Interface のセクションを参照してください。
チャンネル間絶縁
チャンネル間絶縁とは、選択したチャンネルとその他のすべて
のチャンネル間のクロストーク・レベルの測定値です。この値
を測定するには、非選択入力チャンネルのすべてにフルスケー
ルの 10 kHz のサイン波信号を入力し、その信号の減衰量を DC
信号が入力されている選択されたチャンネルで調べます。
Figure
28 に、AD7091R-5 のすべてのチャンネル間での最悪の条件を
示します。
全高調波歪み（THD）
THD は高調波の rms 値の総和と基本波の比です。
AD7091R-5 の
場合、この値は次のように定義されます。
THD (dB) = 20log
V22 + V32 + V42 + V5 2 + V6 2
V1
ここで、
V1 は基本波の rms 振幅。
V2、V3、V4、V5、V6 は、2 次 ～ 6 次の高調波の rms 振幅。
ピーク高調波またはスプリアス・ノイズ
ピーク高調波またはスプリアス・ノイズは、基本波 rms 値に対
する ADC 出力スペクトル内の（DC を除いて fS/2 まで）次に
大きい成分の rms 値の比として定義されます。一般に、この仕
様の値はスペクトル内の最大の高調波により決定されますが、
高調波がノイズ・フロアに埋めこまれている ADC の場合はノ
イズ・ピークになります。
信号／ノイズ + 歪み（SINAD）
SINAD は、ADC 出力で信号／ノイズ + 歪みの測定値です。信
号は基本波の rms 振幅で表します。ノイズは 1/2 サンプリング
周波数（fS/2）までの非基本波の総和で表します（DC を除く）。
この比はデジタル化処理の量子化レベル数に依存し、レベル数
が大きいほど、量子化ノイズは小さくなります。サイン波入力
を持つ理想的な N ビット・コンバータの理論的な SINAD は次
式で求めます。
信号／（ノイズ + 歪み）=（6.02N + 1.76）（dB）
したがって、12 ビット・コンバータの場合、SINAD は 74 dB に
なります。
Rev. 0 | 14/34
AD7091R-5
データシート
動作原理
ADC が変換を開始すると、SW2 が開いて、SW1 が位置 B に移
動し、
コンパレータが非平衡状態になります
（Figure 33 を参照）。
コントロール・ロジックと電荷再配分式 DAC を使用して、サ
ンプリング・コンデンサに対して一定量の電荷を加算および減
算し、コンパレータを平衡状態に戻すようにします。SAR の
判定が行われると、コンパレータの入力が平衡状態に戻ります。
これらの SAR の判定から、コントロール・ロジックは ADC 出
力コードを生成します。
回路説明
AD7091R-5 は、超低消費電力の 12 ビット単電源 ADC です。
デバイスは 2.7 V ～ 5.25 V の電源で動作します。
AD7091R-5 は、
標準 I2C 動作モードと高速 I2C 動作モードの両方で機能するこ
とができます。
AD7091R-5 は、4:1 マルチプレクサと内蔵トラック&ホールド・
アンプを備えていて、20 ピン LFCSP パッケージまたは 20 ピ
ン TSSOP パッケージに収められています。これらのパッケー
ジは、代替ソリューションに比べて大幅に優れた省スペース性
を発揮します。
このデバイスからのデータにアクセスするには、
シリアル・クロック入力を使用します。逐次比較型 ADC を制
御するための内部発生クロックが実装されています。
AD7091R-5
のリファレンス電圧は、外部から提供されるか、高精度内蔵リ
ファレンス・ソースにより内部で発生されます。AD7091R-5 の
アナログ入力範囲は 0 V ～ VREF です。
ADC の伝達関数
AD7091R-5 の出力コーディングはストレート・バイナリです。
設計上のコード遷移は LSB の連続する整数値の中間（½ LSB、
1½ LSB など）で発生します。AD7091R-5 の LSB サイズは
AD7091R-5 の理論上の伝達特性を Figure
VREF/4096 になります。
34 に示します。
AD7091R-5 はパワーダウン・オプションを備えているため、
変換の間で消費電力を節約できます。パワーダウン機能には、
標準のシリアル・インターフェースを通じてアクセスします
（Modes of Operation のセクションを参照）。
コンバータの動作
0V 1LSB
ACQUISITION
PHASE
AD7091R-5 は、2.5 V の内部リファレンスまたは外付けリファ
レンスで動作できます。設定レジスタの P_DOWN LSB ビット
のロジック状態により、内部リファレンスが使用されるかどう
かが決まります。P_DOWN LSB ビットを 1 に設定すると、ADC
の内部リファレンスが選択されます。
CONTROL
LOGIC
SW2
12093-015
COMPARATOR
GND
VDD/2
図 32. ADC アクイジション・フェーズ
SAMPLING
CAPACITOR
ADCIN
CONVERSION
PHASE
CONTROL
LOGIC
SW2
COMPARATOR
GND
VDD/2
12093-016
SW1
B
P_DOWN LSB ビットを 0 に設定した場合は、REFIN/REFOUT ピ
ンを通じて 2.5 V ～ VDD の外部リファレンスを供給します。パ
ワーアップ時に、内部リファレンスはデフォルトでディスエー
ブルになります。
内部リファレンス回路は、2.5 V バンド・ギャップ・リファレ
ンスとリファレンス・バッファで構成されています。
AD7091R-5
を内部リファレンス・モードで動作させる場合、2.5 V の内部
リファレンスは REFIN/REFOUT ピンに出力されます。通常、こ
のピンは 2.2 µF のコンデンサを使用して GND にデカップリン
グします。内部リファレンスをシステムの他の部分に適用する
場合は、内部リファレンスをバッファした後に適用することが
推奨されます。
CHARGE
REDISTRIBUTION
DAC
A
+VREF – 1LSB
リファレンス
SAMPLING
CAPACITOR
SW1
B
ANALOG INPUT
図 34. 伝達特性
CHARGE
REDISTRIBUTION
DAC
A
1LSB = VREF /4096
011...111
000...010
000...001
000...000
AD7091R-5 は、電荷再配分式 D/A コンバータ（DAC）を採用
した逐次比較型 ADC です。Figure 32 と Figure 33 に、ADC の
簡略化した回路図を示します。Figure 32 に、アクイジション・
フェーズにある ADC を示します。スイッチ 2（SW2）が閉じ
ていて、スイッチ 1（SW1）が位置 A にある場合、コンパレー
タは平衡状態に保持されて、サンプリング・コンデンサは ADCIN
上の信号を取得します。
ADCIN
111...000
12093-017
ADC CODE
111...111
111...110
リファレンス・バッファがパワーアップしてから 2.2 µF デカッ
プリング・コンデンサを充電するまで 50 ms かかります。
図 33. ADC 変換フェーズ
Rev. 0 | 15/34
AD7091R-5
データシート
電源
アナログ入力
AD7091R-5 は、
コア電源（VDD）
とデジタル入出力インターフェー
ス電源（VDRIVE）の 2 つの電源ピンを使用します。VDRIVE では、
1.8 V ～ 5.25 V のあらゆるロジックと直接インターフェースす
ることができます。システムのロジック・レベルに応じて VDRIVE
と VDD を接続して、必要に応じて電源の数を削減できます。
AD7091R-5 は、VDRIVE と VDD 間の電源シーケンスに依存しま
せん。さらに、 AD7091R-5 は、広い周波数範囲にわたって電
源の変動による影響を受けません（Figure 25 を参照）。
Figure 36 に、AD7091R-5 のアナログ入力構造の等価回路を示し
ます。D1 と D2 のダイオードにより、アナログ入力の ESD 保
護機能が実現します。アナログ入力信号が電源レールを上回る
場合は相違が 300 mV を超えないようにしてください。300 mV
を超えると、ダイオードが順方向にバイアスされて、基板に電
流が流れます。各ダイオードがデバイスに損傷を与えずに許容
できる最大電流は 10 mA です。
REFIN/
VDD REFOUT
D1
VINx
C1
400fF
表 6. 推奨パワー・マネジメント・デバイス 1
Product
ADP7102
ADM7160
ADP162
D3
C2
R1 3.6pF
500Ω
D2
CONVERSION PHASE SWITCH OPEN
TRACK PHASE SWITCH CLOSED
Description
20 V, 300 mA, low noise, CMOS LDO
Ultralow noise, 200 mA linear regulator
Ultralow quiescent current, CMOS linear regulator
12093-019
AD7091R-5 は各変換フェーズの終わりに自動的にパワーダウ
ンします。このため、消費電力はサンプリング・レートに直線
的に比例します。AD7091R-5 は自動パワーダウン機能を備え
ているので、低サンプリング・レートのアプリケーション（数
Hz のものを含む）やバッテリ駆動のアプリケーションに最適
なデバイスとなっています。
図 36. アナログ入力の等価回路
デバイスのリセット
図 36 に示す C1 コンデンサは約 400 fF（typ）で、主にピン容
量に起因します。R1 抵抗はスイッチのオン抵抗で構成される
集中定数コンポーネントです。この抵抗は約 500 Ω（typ）で
す。C2 コンデンサは ADC のサンプリング・コンデンサで、容
量は 3.6 pF（typ）です。
パワーアップ時には、デバイスが正常に初期化されるよう
に RESET ピンに少なくとも 10 ns のパルス幅のリセット・パ
ルスを供給する必要があります。リセット・パルスを供給しな
いと、デバイスが誤動作することがあります。電源の確立に関
するリセット・パルスのタイミングについては、Figure 35 を参
照してください。
高調波歪みと S/N 比が重視されるアプリケーションでは、低イ
ンピーダンスのソースからアナログ入力を駆動してください。
信号源インピーダンスが大きいと、ADC の AC 性能に重大な
影響を与えます。このため、Figure 37 に示す入力バッファ・ア
ンプが必要になることもあります。オペ・アンプの選択は、ア
プリケーションに依存します。
RESET ピンは、いつでもデバイスとすべての内部レジスタ（コ
マンド・レジスタを含む）の内容をデフォルト状態にリセット
できます。リセット動作をアクティブにするには、RESET ピ
ンが SCL 信号に同期されていない間、このピンを 10 ns 以上
ロー・レベルに設定します。通常動作を確保するには、RESET
ピンを常に安定したロジック・レベルに保持する必要があり
ます。
アナログ入力を駆動するアンプが存在しない場合は、信号源イ
ンピーダンスを低い値に制限します。最大信号源インピーダン
スは、許容可能な全高調波歪み（THD）の大きさに依存します。
信号源インピーダンスが増加すると THD が大きくなるため、
性能が低下します。
最新の推奨されるパワー・マネージメント・デバイスについては、AD7091R-5
製品ページを参照してください。
tRESET_DELAY
VDD
VDRIVE
tRESETPW
RESET
図 35. RESET ピンのパワーアップのタイミング
12093-141
1
仕様規定された性能を実現するには、AD7091R-5 VINx ピンへ
のアナログ入力信号経路で外付けフィルタを使用します。この
フィルタには、1 極のローパス RC フィルタまたは同等のフィ
ルタを使用できます。
MUXOUT ピンを ADCIN ピンに直接接続します。必要に応じて、
バッファ・アンプを経路に挿入します。チャンネルをシーケン
シングする場合、バッファへの入力と MUXOUT の間にフィルタ
を配置しないでください。フィルタを配置すると、クロストー
クが発生します。バッファを実装しない場合、
チャンネルをシー
ケンシングするときに MUXOUT と ADCIN の間にフィルタを配
置しないでください。フィルタを配置すると、クロストークが
発生します。
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AD7091R-5
データシート
ドライバ・アンプの選択
代表的な接続図
AD7091R-5 は簡単に駆動できますが、ドライバ・アンプは次
の条件を満たす必要があります。
図 37 と図 38 に、AD7091R-5 の一般的な接続図を示します。
•
AD7091R-5 の SNR と遷移ノイズ性能を維持するには、ド
ライバ・アンプによって生成されるノイズをできるだけ低
く抑える必要があります。
ドライバから発生するノイズは、
AD7091R-5 アナログ入力回路の R1 と C2 から構成される
1 極ローパス・フィルタ、または外付けフィルタ（使用し
た場合）により除去されます。AD7091R-5 のノイズは 350
µV rms（typ）であるため、アンプに起因する SNR の性能
低下は、次式で与えられます。
SNR LOSS
•
•


350
= 20 log 

π
 350 2 + f −3dB ( Ne N ) 2
2







ここで、
f−3dB は AD7091R-5（1.5 MHz）の入力帯域幅（MHz）、ま
たは入力フィルタのカットオフ周波数（使用する場合）。
N はアンプのノイズ・ゲイン（例えば、バッファ構成で
はゲイン = 1。Figure 37 を参照）。
eN は、オペ・アンプの等価入力ノイズ電圧（nV/√Hz）。
AC アプリケーションの場合、ドライバは AD7091R-5 に
見合う THD 性能を備えている必要があります。
MUXOUT と ADCIN の間にバッファを配置する場合、ドラ
イバ・アンプと AD7091R-5 アナログ入力回路は、コンデ
ンサ・アレイへのフル・スケール・ステップに対して 12 ビッ
ト・レベル（0.0244 %、244 ppm）でセトリングする必要
があります。アンプのデータシートでは、一般に 0.1 % ～
0.01 % でのセトリングが仕様規定されていて、12 ビット・
レベルでのセトリング時間とは大幅に異なることがありま
す。ドライバを選択する前に、アンプのセトリング時間を
確認してください。
VDD デ
2.7 V ～ 5.25 V の範囲の正電源を VDD ピンに接続します。
カップリング・コンデンサの代表値は、100 nF と 10 µF です。
これらのコンデンサはデバイス・ピンのできるだけ近く配置し
てください。規定の性能を達成するため、REFIN/REFOUT ピン
をデカップリングしてください。REFIN/REFOUT コンデンサの代
表値は 2.2 µF で、これは 0 V ～ VREF のアナログ入力範囲を提
供します。レギュレータ・バイパス（REGCAP）デカップリン
グ・コンデンサの代表値は 1 µF です。VDRIVE 入力へ加えられ
る電圧が、シリアル・インターフェースの電圧を制御します。
このため、このピンをマイクロプロセッサの電源に接続してく
ださい。VDRIVE を 1.8 V ～ 5.25 V の範囲に設定します。VDRIVE デ
カップリング・コンデンサの代表値は、100 nF と 10 µF です。
16 ビット変換結果（3 アドレス・ビット、1 アラート・ビット、
12 データ・ビット）は 2 バイトで出力され、最上位バイト
（MSB）
が最初に示されます。
外付けリファレンスが必要な場合は、設定レジスタを使用して
内部リファレンスをディスエーブルにします。外付けリファレ
ンス電圧を 1.0 V ～ 5.25 V の範囲で選択して、REFIN/REFOUT ピ
ンに接続します。
消費電力が問題となるアプリケーションの場合は、ADC のパ
ワーダウン・モードを使用して消費電力性能を向上させます。
詳細については、Modes of Operation のセクションを参照して
ください。
表 7. 推奨ドライバ・アンプ
Product
ADA4805-1
AD8031
AD8032
AD8615
1
Description1
Low noise, low power, wide bandwidth amplifier
Low voltage, low power, single channel amplifier
Low voltage, low power, dual channel amplifier
Low frequency, low voltage amplifier
最新の推奨される ADC ドライバ製品については、AD7091R-5 製品ページ
を参照してください。
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AD7091R-5
データシート
VDRIVE
47kΩ
100nF
10µF
100nF
10µF
VDD
VDRIVE
MICROCONTROLLER/
MICROPROCESSOR/
DSP
SDA
REGCAP
SCL
1µF
AS1
AD7091R-5
ANALOG
INPUT
AS0
VIN0
CONVST/GPO1
ALERT/BUSY/GPO0
ANALOG
INPUT
ADCIN
VIN3
REFIN/
REFOUT
GND
MUXOUT
2.2µF
OPTIONAL
BUFFER
12093-018
33Ω
560pF
図 37. オプションのバッファ使用時の代表的な接続図
VDRIVE
47kΩ
10µF
100nF
10µF
VDD
100nF
VDRIVE
SDA
REGCAP
SCL
MICROCONTROLLER/
MICROPROCESSOR/
DSP
1µF
AS1
AD7091R-5
33Ω
ANALOG
INPUT
AS0
VIN0
CONVST/GPO1
560pF
ALERT/BUSY/GPO0
ANALOG
INPUT
560pF
ADCIN
VIN3
GND
REFIN/
REFOUT
MUXOUT
2.2µF
図 38. オプションのバッファ未使用時の代表的な接続図
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12093-140
33Ω
AD7091R-5
データシート
I2C レジスタ
AD7091R-5 には、複数のユーザープログラマブル・レジスタ
があります。Table 9 に、レジスタの完全なリストを示します。
このレジスタは、リード／ライト（R/W）または読出し専用（R）
です。リード／ライト・レジスタでは、データの書込みと読出
しを行えます。読出し専用レジスタでは、データの読出しのみ
を行えます。読出し専用レジスタまたは未実装レジスタ・アド
レスへの書込みは、NOP（無動作）コマンドとみなされます。
この I2C コマンドは、AD7091R-5 によって無視されます。読出
し専用レジスタに書込みを行うと、次の I2C フレームの前に変
換を実行しない限り、後続の I2C フレームへの出力はすべてゼ
ロになります。同様に、未実装レジスタの読出しを行うと、ゼ
ロが出力されます。
レジスタのアドレス指定
AD7091R-5 でのシリアル転送は、9 つの SCL サイクルで構成
されます。データは 9 ビット（トランスミッタからの 8 ビット
のデータと後続のレシーバからのアクノレッジ・ビット）のグ
ループとしてシリアル・バスを介して転送されます。SDA ラ
インでのデータ遷移は、クロック信号のロー期間に発生し、ハ
イ期間中は安定している必要があります。レシーバは、アクノ
レッジ・ビット中に SDA ラインをロー・レベルにプルダウン
して、先行バイトが正常に受信されたことを通知します。そう
でない場合は、このトランザクションをキャンセルします。マ
スターが送信する先頭バイトは、7 ビットのスレーブ・アドレ
スと後続のデータ方向ビットで構成されている必要があります。
バス上の各デバイスは固有のスレーブ・アドレスを持っている
ため、先頭バイトによりトランザクション時に 1 つのスレーブ・
デバイスとの交信がセットアップされます。
このトランザクションは、スレーブ・デバイスへの書込み（デー
タ方向ビット = 0）またはスレーブ・デバイスからのデータの
読出し（データ方向ビット = 1）に使用できます。読出しトラ
ンザクションの場合、
（別の書込みトランザクションで）スレー
ブ・デバイスに最初に書込みを行った後、どのレジスタから読
み出すかを通知する必要があります。読出しと書込みを 1 つの
トランザクション内で行うことはできません。
トランザクションが完了すると、マスターはバスの制御を維持
して、
次のスタート・ビットを発生させて新しいトランザクショ
ンを開始できます
（SCL がハイ・レベルになっているときの SDA
でのハイ・レベルからロー・レベルへの遷移）。この動作は反
復開始と呼ばれます。代わりに、SCL ラインを解放した後、SDA
ラインを解放することにより、
バスを放棄することもできます。
SCL がハイ・レベルになっている間、SDA でのロー・レベル
からハイ・レベルへの遷移をストップ・ビット（P）と呼びま
す。これにより、I2C バスはアイドル状態のままになります（バ
スによって電流は消費されません）。
スレーブ・アドレス
デバイスに書き込む先頭バイトは、スレーブ・アドレス・バイ
トです。AD7091R-5 には、7 ビット・スレーブ・アドレスがあ
ります。AD7091R-5 では、7 ビット・スレーブ・アドレスの 3
個の MSB は 3’b010 に固定されています。4 個の LSB は、外
部ピンを使用してユーザーが設定します。各デバイスに 2 個の
アドレス選択ピンがあり、各ピンでハイ、ロー、または未使用
を検出できます。結果として 9 個の組み合わせが可能です。
Table 8 に、アドレス選択ピンの各種構成での AD7091R-5 のス
レーブ・アドレスの 4 個の LSB を示します。
表 8. スレーブ・アドレス
AS11
VDD
VDD
VDD
NC
NC
NC
GND
GND
GND
1
AS01
VDD
NC
GND
VDD
NC
GND
VDD
NC
GND
A3
0
0
0
1
1
1
1
1
1
A2
0
0
0
0
0
0
1
1
1
A1
0
1
1
0
1
1
0
1
1
NC は ASx ピンをフロート状態のままにすることを意味し、VDD はハイ・
レベルへプルアップすることを意味し、GND はロー・レベルへプルダウン
することを意味します。
I2C レジスタ・アクセス
表 9. レジスタの説明
Address
0x00
0x01
0x02
0x03
0x04
0x05
0x06
0x07
0x08
0x09
0x0A
0x0B
0x0C
0x0D
0x0E
0x0F
A0
0
0
1
0
0
1
0
0
1
Register Name
Conversion result
Channel
Configuration
Alert indication
Channel 0 low limit
Channel 0 high limit
Channel 0 hysteresis
Channel 1 low limit
Channel 1 high limit
Channel 1 hysteresis
Channel 2 low limit
Channel 2 high limit
Channel 2 hysteresis
Channel 3 low limit
Channel 3 high limit
Channel 3 hysteresis
Default
0x0000
0x0000
0x00C0
0x0000
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
0x0000
0x01FF
0x01FF
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Access
R
R/W
R/W
R
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
AD7091R-5
データシート
変換結果レジスタ
変換結果レジスタは、16 ビットの読出し専用レジスタです。ここには、最新の ADC 変換結果がストレート・バイナリ・フォーマット
で格納されます。変換されたチャンネルのチャンネル ID とアラート・ステータスも、このレジスタに含まれます。
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
[ 1 5 ] RSV ( R)
Re se rve d
[ 1 1 :0 ] CO N V_RESULT ( R)
12 -b it Co nve rsio n re sult
[ 1 4 :1 3 ] CH _ID ( R)
2 -b it Channe l ID
[ 1 2 ] ALERT ( R)
Ale rt flag
0 : No Ale rt.
1: Ale rt has o ccure d .
表 10. 変換結果ビット・マップ
MSB
B15
RSV
B14
B13
CH_ID
B12
ALERT
B11
B10
B9
B8
B7
B6
B5
CONV_RESULT
B4
B3
B2
B1
LSB
B0
表 11. 変換結果レジスタのビットの説明
ビット
名前
説明
リセット
アクセス
15
RSV
予約済み
0x0
R
[14:13]
CH_ID
変換したチャンネルの 2 ビット・チャンネル ID
0x0
R
0x0
R
0x000
R
12
ALERT
B14
0
B13
0
アナログ入力チャンネル
0
1
チャンネル 1
1
0
チャンネル 2
1
1
チャンネル 3
チャンネル 0
アラート・フラグ
0: アラート未発生
1: アラートが発生
[11:0]
CONV_RESULT
12 ビット変換結果
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AD7091R-5
データシート
チャンネル・レジスタ
AD7091R-5 のチャンネル・レジスタは 8 ビットのリード／ライト・レジスタです。4 個の各アナログ入力チャンネルには、チャンネル・
レジスタの対応するビットが 1 個あります。チャンネル変換シーケンスに含めるチャンネルを選択するには、チャンネル・レジスタ
の対応するチャンネル・ビットを 1 に設定します。1 つの変換による遅延の後に、チャンネル変換シーケンスが更新されます。新しい
値を使用してチャンネル・レジスタをプログラムした場合、変換シーケンスは新しい値の最小番号のチャンネルにリセットされます。
7
6
5
4
3
2
1
0
0 0 0 0 0 0 0 0
[ 0 ] CH 0 ( R/W )
Co nve rt o n Channe l 0
0 : Disab le Channe l 0 .
1: Enab le Channe l 0 .
[ 7 :4 ] RSV ( R)
Re se rve d
[ 3 ] CH 3 ( R/W )
Co nve rt o n Channe l 3
0 : Disab le Channe l 3 .
1: Enab le Channe l 3 .
[ 1 ] CH 1 ( R/W )
Co nve rt o n Channe l 1
0 : Disab le Channe l 1.
1: Enab le Channe l 1.
[ 2 ] CH 2 ( R/W )
Co nve rt o n Channe l 2
0 : Disab le Channe l 2 .
1: Enab le Channe l 2 .
表 12. チャンネル・ビット・マップ
MSB
B7
B6
B5
B4
RSV
B3
CH3
B2
CH2
B1
CH1
LSB
B0
CH0
表 13. チャンネル・レジスタのビットの説明
ビット
名前
説明
リセット
アクセス
[7:4]
RSV
予約済み
0x00
R
3
CH3
チャンネル 3 で変換
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0: チャンネル 3 ディスエーブル
1: チャンネル 3 イネーブル
2
CH2
チャンネル 2 で変換
0: チャンネル 2 ディスエーブル
1: チャンネル 2 イネーブル
1
CH1
チャンネル 1 で変換
0: チャンネル 1 ディスエーブル
1: チャンネル 1 イネーブル
0
CH0
チャンネル 0 で変換
0: チャンネル 0 ディスエーブル
1: チャンネル 0 イネーブル
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AD7091R-5
データシート
設定レジスタ
設定レジスタは、AD7091R-5 の動作モードを設定する 16 ビットのリード／ライト・レジスタです。
15 14 13 12 11 10
9
7
8
6
5
4
3
2
1
0
1 1 0 0 0 0 0 0
0 0 0 0 0 0 0 0
[ 1 5 ] ALERT_D RIVE_TYPE ( R/W )
Drive Typ e o f ALERT/BUSY/GPO0 p in
0 : ALERT/BUSY/GPO0 p in is o f o p e n-d rain
d rive typ e .
1: ALERT/BUSY/GPO0 p in is o f CMOS d rive
typ e .
[ 1 :0 ] P_D O W N ( R/W )
Po w e r Do w n m o d e
0 0 : Mo d e 0 .
0 1: Mo d e 1.
10 : Mo d e 2 .
11: Mo d e 3 .
[ 1 4 ] GPO 2 ( R/W )
Value at GPO 2
0 : Drive '0 ' o n GPO2 p in.
1: Drive '1' o n GPO2 p in.
[ 2 ] GPO 1 ( R/W )
Value at GPO 1
0 : Drive '0 ' o n GPO1 p in.
1: Drive '1' o n GPO1 p in.
[ 1 3 ] RSV ( R)
Re se rve d
[ 3 ] ALERT_PO L_o r _GPO 0 ( R/W )
Po larity o f ALERT/BUSY/GPO0 p in (if ALERT_EN
is 1) o r value at GPO0
0 : Active LOW ALERT Po larity(if ALERT_EN
is 1) o r GPO0 = 0 .
1: Active HIGH ALERT Po larity(if ALERT_EN
is 1) o r GPO0 = 1.
[ 1 2 ] RSV ( R)
Re se rve d
[ 1 1 ] FLTR ( R/W )
Enab le Glitch Filte r o n SDA/SCL
0 : Enab le '50 ns' Glitch-filte ring o n SDA/SCL
line s.
1: Byp ass the Glitch-Filte r.
[ 4 ] ALERT_EN _o r _GPO 0 ( R/W )
Enab le ALERT o r GPO0
1: ALERT/BUSY/GPO0 p in is use d fo r ALERT/BUSY
status.
0 : ALERT/BUSY/GPO0 p in w ill b e use d as
a GPO.
[ 1 0 ] CM D ( R/W )
Co m m and Mo d e
0 : Sam p le m o d e (if AUTO = 0 ) o r Auto cycle
m o d e (if AUTO = 1)
1: Co m m and m o d e (if AUTO = 0 ) o r Sam p le
m o d e (if AUTO = 1)
[ 5 ] BUSY ( R/W )
ALERT/BUSY/GPO0 p in ind icate s if the
p art is b usy co nve rting
0 : ALERT/BUSY/GPO0 p in is no t use d fo r
BUSY status.
1: ALERT/BUSY/GPO0 p in is use d fo r BUSY
status p ro vid e d ALERT_EN is 1. Else ,
this w ill alw ays b e re ad -b ack as 0 .
[ 9 ] SRST ( R/W )
So ftw are Re se t b it
0 : So ft-Re se t no t active .
1: Activate So ft-Re se t.
[ 7 :6 ] Cy c le _tim e r ( R/W )
Tim e r value fo r Auto cycle m o d e
0 0 : 10 0 uS.
0 1: 2 0 0 uS.
10 : 4 0 0 uS.
11: 8 0 0 uS.
[ 8 ] AUTO ( R/W )
Auto cycle Mo d e
0 : Sam p le m o d e (if CMD = 0 ) o r Co m m and
m o d e (if CMD = 1)
1: Auto -cycle m o d e (if CMD = 0 ) o r Sam p le
m o d e (if CMD = 1)
表 14. 設定ビット・マップ
MSB
B15
ALERT_
DRIVE_
TYPE
B14
GPO2
B13
RSV
B12
RSV
表 15. 設定レジスタのビットの説明
B11
FLTR
B10
CMD
B9
SRST
B8
AUTO
B7 B6
CYCLE_
TIMER
B5
BUS
Y
B4
ALERT_
EN_OR_G
PO0
B3
ALERT_
POL_OR_
GPO0
LSB
B1
B0
P_DOWN
B2
GPO1
1
ビット
名前
説明
リセット
アクセス
15
ALERT_DRIVE_TYPE
ALERT/BUSY/GPO0 ピンのドライブ・タイプ。
0x0
RW
0x0
RW
0: ALERT/BUSY/GPO0 ピンは、オープンドレイン・ドライブ・タイプ。
1: ALERT/BUSY/GPO0 ピンは、CMOS ドライブ・タイプ。
14
GPO2
GPO2 の値。
0: GPO2 ピンを 0 にドライブ。
1: GPO2 ピンを 1 にドライブ。
13
RSV
予約済み。
0x00
R
12
RSV
予約済み。
0x00
R
Rev. 0 | 22/34
AD7091R-5
データシート
ビット
名前
説明
リセット
アクセス
11
FLTR
SDA/SCL でグリッチ・フィルタをイネーブルにします。
0x0
RW
0x0
RW
0: SDA/SCL ラインで 50 ns のグリッチ・フィルタリングをイネーブルにします。
1: グリッチ・フィルタをバイパスします。
10
CMD
コマンド・モード。
0: サンプル・モード（AUTO = 0 の場合）または自動サイクル・モード（AUTO =
1 の場合）。
1: コマンド・モード（AUTO = 0 の場合）またはサンプル・モード（AUTO = 1 の
場合）。
9
SRST
ソフトウェア・リセット・ビット。このビットをセットすると、内部デジタル・ 0x0
コントロール・ロジック・レジスタ、変換結果レジスタ、およびアラート表示
レジスタがリセットされますが、他のメモリマップド・レジスタはリセットさ
れません。このビットは、次のクロック・サイクルで自動的にクリアされます。
RWAC
0: ソフト・リセットが非アクティブ。
1: ソフト・リセットがアクティブ。
8
AUTO
自動サイクル・モード。
0x0
RW
0x3
RW
0x0
RW
0x0
RW
0x0
RW
0x0
RW
0x0
R/W
0: サンプル・モード（CMD = 0 の場合）またはコマンド・モード（CMD = 1 の
場合）。
1: 自動サイクル・モード（CMD = 0 の場合）またはサンプル・モード（CMD = 1
の場合）。
[7:6]
CYCLE_TIMER
自動サイクル・モードのタイマー値。
00:100 μs。
01:200 μs。
10:400 μs。
11:800 μs。
5
BUSY
ALERT/BUSY/GPO0 ピンは、デバイスが変換中であるかどうかを示します。
0: ALERT/BUSY/GPO0 ピンはビジー・ステータスに使用されません。
1: ALERT_EN_OR_GPO0 が 1 の場合、ALERT/BUSY/GPO0 ピンはビジー・ステー
タスに使用されます。それ以外の場合、このビットは常に 0 としてリードバッ
クされます。
4
ALERT_EN_OR_GPO0
ALERT/BUSY/GPO0 ピンまたは GPO0 をイネーブルにします。
1: ALERT/BUSY/GPO0 ピンは ALERT/BUSY ステータスに使用されます。
0: ALERT/BUSY/GPO0 ピンは GPO として使用されます。
3
ALERT_POL_OR_GPO0
ALERT/BUSY/GPO0 ピンの極性
（ALERT_EN_OR_GPO0 が 1 の場合）または GPO0
の値。
0: アクティブ・ロー ALERT/BUSY/GPO0 極性（ALERT_EN_OR_GPO0 が 1 の場
合）または GPO0 = 0。
1: アクティブ・ハイ ALERT/BUSY/GPO0 極性（ALERT_EN_OR_GPO0 が 1 の場
合）または GPO0 = 1。
2
GPO1
GPO1 の値。
0: CONVST/GPO1 ピンを 0 にドライブ。
1: CONVST/GPO1 ピンを 1 にドライブ。
[1:0]
1
P_DOWN
パワーダウン・モード。
設定
モード
スリープ・モード／
バイアス・ジェネレータ
00
モード 0
オフ
オフ
01
モード 1
オフ
オン
10
モード 2
オン
オフ
11
モード 3
オン
オン
内部リファレンス
AD7091R-5 は、I2C 標準グリッチ・フィルタをサポートしていますが、クロック・ストレッチングや一般的なコール・アドレス指定はサポートしていません。
Rev. 0 | 23/34
AD7091R-5
データシート
アラート表示レジスタ
8 ビット・アラート表示レジスタは、アラート・イベントの情報を提供する読出し専用レジスタです。Channel x Low Limit Register の
セクションと Channel x High Limit Register のセクションで説明したように、変換結果により ALERT/BUSY/GPO0 ピンがアクティブに
なった場合、アラート・レジスタを読み出してアラートの発生源を判断します。このレジスタには、チャンネルあたり 2 つのステー
タス・ビットがあり、1 つは上限、もう 1 つは下限に対応しています。ステータスが 1 のビットは、どこで（どのチャンネルで）超過
が発生したか示し、上限または下限のどちらで超過が発生したかを示します。最初のアラートの受信とアラート・レジスタの問い合
わせの間に別のチャンネルで 2 番目のアラート・イベントが発生した場合、そのアラート・イベントに対応するビットもセットされ
ます。
アラート表示レジスタの内容は、読み出すとリセットされます。AD7091R-5 が I2C インターフェースを使用してアラート表示レジス
タを読み出すと、このレジスタはバイトの 4 番目の SCL クロックでリセットされます。このときまで、このレジスタのデータは I2C シ
フト・レジスタに移動されます。
未実装チャンネルのアラート・ビットは、常にゼロを返します。
7
6
5
4
3
2
1
0
0 0 0 0 0 0 0 0
[ 7 ] Lo _3 ( R)
Lo w ale rt Channe l 3
0 : No ale rt o n Channe l 3 .
1: Lo w ale rt o ccurre d o n Channe l 3 .
[ 0 ] H i_0 ( R)
Hig h ale rt Channe l 0
0 : No ale rt o n Channe l 0 .
1: Hig h ale rt o ccurre d o n Channe l 0 .
[ 6 ] H i_3 ( R)
Hig h ale rt Channe l 3
0 : No ale rt o n Channe l 3 .
1: Hig h ale rt o ccurre d o n Channe l 3 .
[ 1 ] Lo _0 ( R)
Lo w ale rt Channe l 0
0 : No ale rt o n Channe l 0 .
1: Lo w ale rt o ccurre d o n Channe l 0 .
[ 5 ] Lo _2 ( R)
Lo w ale rt Channe l 2
0 : No ale rt o n Channe l 2 .
1: Lo w ale rt o ccurre d o n Channe l 2 .
[ 2 ] H i_1 ( R)
Hig h ale rt Channe l 1
0 : No ale rt o n Channe l 1.
1: Hig h ale rt o ccurre d o n Channe l 1.
[ 4 ] H i_2 ( R)
Hig h ale rt Channe l 2
0 : No ale rt o n Channe l 2 .
1: Hig h ale rt o ccurre d o n Channe l 2 .
[ 3 ] Lo _1 ( R)
Lo w ale rt Channe l 1
0 : No ale rt o n Channe l 1.
1: Lo w ale rt o ccurre d o n Channe l 1.
表 16. アラート表示ビット・マップ
MSB
B7
LO_3
B6
HI_3
B5
LO_2
B4
HI_2
B3
LO_1
B2
HI_1
LSB
B0
HI_0
B1
LO_0
表 17.アラート表示レジスタのビットの説明
ビット
ビット名
説明
リセット
アクセス
7
LO_3
チャンネル 3 ロー・アラート・ステータス
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0: チャンネル 3 にアラートなし
1: チャンネル 3 でロー・アラートが発生
6
HI_3
チャンネル 3 ハイ・アラート・ステータス
0: チャンネル 3 にアラートなし
1: チャンネル 3 でハイ・アラートが発生
5
LO_2
チャンネル 2 ロー・アラート・ステータス
0: チャンネル 2 にアラートなし
1: チャンネル 2 でロー・アラートが発生
4
HI_2
チャンネル 2 ハイ・アラート・ステータス
0: チャンネル 2 にアラートなし
1: チャンネル 2 でハイ・アラートが発生
3
LO_1
チャンネル 1 ロー・アラート・ステータス
0: チャンネル 1 にアラートなし
1: チャンネル 1 でロー・アラートが発生
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AD7091R-5
データシート
ビット
ビット名
説明
リセット
アクセス
2
HI_1
チャンネル 1 ハイ・アラート・ステータス
0x0
R
0x0
R
0x0
R
0: チャンネル 1 にアラートなし
1: チャンネル 1 でハイ・アラートが発生
1
LO_0
チャンネル 0 ロー・アラート・ステータス
0: チャンネル 0 にアラートなし
1: チャンネル 0 でロー・アラートが発生
0
HI_0
チャンネル 0 ハイ・アラート・ステータス
0: チャンネル 0 にアラートなし
1: チャンネル 0 でハイ・アラートが発生
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AD7091R-5
データシート
16 ビットのうち、ビット B11 ～ ビット B0 の 12 個の最下位ビッ
ト（LSB）のみが使用されます。ビット B15 ～ ビット B12 は
使用されません。
チャンネル X ロー・リミット・レジスタ
AD7091R-5 の各アナログ入力チャンネルには、独自のロー・
リミット・レジスタがあります。ロー・リミット・レジスタは
16 ビットのリード／ライト・レジスタです。レジスタ・アド
レスについては、Table 9 を参照してください。ロー・リミッ
ト・レジスタは、ALERT 出力をアクティブにする変換値の下
限を格納します。
チャンネル X ヒステリシス・レジスタ
AD7091R-5 の各アナログ入力チャンネルには、独自のヒステ
リシス・レジスタがあります。
ヒステリシス・レジスタは 16 ビッ
トのリード／ライト・レジスタです。レジスタ・アドレスにつ
いては、Table 9 を参照してください。ヒステリシス・レジス
タは、リミット・レジスタを使用しているときにヒステリシス
値（N）を格納します。ヒステリシス値は、リミットを超過し
た場合の ALERT/ BUSY/GPO0 ピンのリセット・ポイントを決
定します。
16 ビットのうち、
ビット B11 ～ ビット B0 の 12 個の最下位ビッ
ト（LSB）のみが使用されます。ビット B15 ～ ビット B12 は
使用されません。
チャンネル X リミット・レジスタ
AD7091R-5 の各アナログ入力チャンネルには、独自のリミッ
ト・レジスタがあります。リミット・レジスタは 16 ビットの
リード／ライト・レジスタです。レジスタ・アドレスについて
は、Table 9 を参照してください。リミット・レジスタは、ALERT
出力をアクティブにする変換値の上限を格納します。
16 ビットのうち、ビット B11 ～ ビット B0 の 12 個の最下位ビッ
ト（LSB）のみが使用されます。ビット B15 ～ ビット B12 は
使用されません。
表 18. チャンネル x ロー・リミット・ビット・マップ
MSB
B15
B14
B13
RSV
B12
B11
B10
B9
B8
B7
B6
B5
CHx LOW LIMIT
B4
B3
B2
LSB
B0
B1
表 19. チャンネル x ロー・リミット・レジスタのビットの説明
ビット
ビット名
説明
リセット
［15:12］
RSV
予約済み
0x00
アクセス
R
［11:0］
CHx LOW LIMIT
チャンネル x のロー・リミット値
0x000
R/W
表 20. チャンネル x 上限ビット・マップ
MSB
B15
B14
B13
RSV
B12
B11
B10
B9
B8
B7
B6
B5
B4
CHx HIGH LIMIT
B3
B2
LSB
B0
B1
表 21. チャンネル x リミット・レジスタのビットの説明
ビット
ビット名
説明
リセット
［15:12］
RSV
予約済み
0x00
アクセス
R
［11:0］
CHx HIGH LIMIT
チャンネル x のリミット値
0xFFF
R/W
表 22. チャンネル x ヒステリシス・ビット・マップ
MSB
B15
LSB
B14
B13
B12
B11
B10
B9
B8
B7
RSV
B6
B5
B4
B3
B2
B1
B0
CHx HYSTERISIS
表 23. チャンネル x ヒステリシス・レジスタのビットの説明
ビット
ビット名
説明
リセット
アクセス
［15:12］
RSV
予約済み
0x00
R
［11:0］
CHx HYSTERISIS
チャンネル x のヒステリシス値
0xFFF
R/W
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AD7091R-5
データシート
I2C インターフェース
AD7091R-5 の制御は I2C 互換シリアル・バスを使用して実行し
ます。AD7091R-5 は、プロセッサなどのマスター・デバイス
の制御下にあるスレーブ・デバイスとしてこのバスに接続され
ます。
タ・ライン（SDA）がハイ・レベルからロー・レベルに遷移す
ることによる開始条件を確立してデータ転送を開始します。こ
れは、データ・ストリームが後続することを示します。マスター・
デバイスは、クロックを生成する必要があります。
シリアル・バスのアドレス・バイト
データは 9 ビット（トランスミッタからの 8 ビットのデータと
後続のレシーバからのアクノレッジ・ビット（ACK））のグルー
プとしてシリアル・バスを介して転送されます。SDA ライン
でのデータ遷移は、クロック信号のロー期間中に発生し、ハイ
期間中は安定している必要があります。レシーバは、アクノレッ
ジ・ビット中に SDA ラインをロー・レベルにプルダウンして、
先行バイトが正常に受信されたことを通知する必要があります。
そうでない場合は、このトランザクションをキャンセルします。
デバイスに書き込む先頭バイトは、スレーブ・アドレス・バイ
トです。すべての I2C 互換デバイスと同様、AD7091R-5 には 7
ビットのシリアル・アドレスがあります。-このアドレスの 3 個
の MSB は 010 に設定されています。4 個の LSB は、3 ステー
ト入力ピン AS0 および AS1 を使用してプログラムすることがで
きます（Table 24 を参照）。
Table 24 で High はピンを VDRIVE に接続することを意味し、Low
はピンを GND に接続することを意味します。NC はピンをフ
ロート状態のままにすることを意味します。NC の場合、ピン
の浮遊容量は 30 pF 以下にしてフローティング状態を正しく検
出できるようにする必要があります。このため、 PCB パター
ンはできるだけ短くする必要があります。
マスターが送信する先頭バイトは、7 ビットのスレーブ・アド
レスと後続のデータ方向ビットで構成する必要があります。バ
ス上の各デバイスは固有のスレーブ・アドレスを持っているた
め、先頭バイトによりトランザクション時に 1 つのスレーブ・
デバイスとの通信がセットアップされます。
このトランザクションは、スレーブ・デバイスへの書込み（デー
タ方向ビット = 0）またはスレーブ・デバイスからのデータの
読出し（データ方向ビット = 1）に使用できます。読出しトラ
ンザクションの場合、
（別の書込みトランザクションで）スレー
ブ・デバイスに最初に書込みを行った後で、どのレジスタから
読み出すかを通知する必要があります。読出しと書込みを 1 つ
のトランザクション内で行うことはできません。
表 24. 3 ステート入力ピンを使用したスレーブ・アドレスの制御
AS1
High
High
High
NC
NC
NC
Low
Low
Low
Slave Address (A6 to A0)
Binary
Hex
010 0000
0x20
010 0010
0x22
010 0011
0x23
010 1000
0x28
010 1010
0x2A
010 1011
0x2B
010 1100
0x2C
010 1110
0x2E
010 1111
0x2F
AS0
High
NC
Low
H
NC
Low
High
NC
Low
トランザクションが完了すると、マスターはバスの制御を維持
して、
次のスタート・ビットを発生させて新しいトランザクショ
ンを開始できます
（SCL がハイ・レベルになっているときの SDA
でのハイ・レベルからロー・レベルへの遷移）。この動作を反
復開始（SR）と呼びます。代わりに、SCL ラインを解放した
後で、SDA ラインを解放することにより、バスを放棄するこ
ともできます。SCL がハイ・レベルになっている間、SDA で
のロー・レベルからハイ・レベルへの遷移のことをストップ・
ビット（P）と呼びます。これにより、I2C バスはアイドル状
態のままになります（バスによって電流は消費されません）。
一般的な I2C のタイミング
図 39 に、I2C 準拠のインターフェースを使用した一般的な読出
し動作と書込み動作のタイミング図を示します。
図 39 の例に、スレーブ・デバイスとしての AD7091R-5 との単
純な書込みトランザクションを示します。この例では、後続の
読出しトランザクション用に AD7091R-5 のレジスタ・ポイン
タがセットアップされています。
バスを駆動するデバイスが存在しないときは、SCL と SDA は
ハイ・レベルになります。これはアイドル状態と呼ばれます。
バスがアイドル状態のとき、マスターは、シリアル・クロック・
ライン（SCL）がハイ・レベルになっている間にシリアル・デー
SCL
A6
START COND
BY MASTER
A5
A4
A3
A2
A1
A0
R/W
P7
P6
ACK. BY
AD7091R-5
SLAVE ADDRESS BYTE
P5
P4
P2
REGISTER ADDRESS
USER PROGRAMMABLE
4 LSBs
図 39. 一般的な I2C のタイミング
Rev. 0 | 27/34
P3
P1
P0
ACK. BY
AD7091R-5
STOP BY
MASTER
12093-040
SDA
AD7091R-5
データシート
AD7091R-5 への書込み
16 ビット・レジスタに対する 2 バイト・データ
の書込み
複数のレジスタへの書込み
複数のアドレス・レジスタへの書込みステップは、次のとおり
です（図 41 を参照）。
AD7091R-5 のレジスタは、チャンネル・レジスタを除いて、
すべて 16 ビット・レジスタです。このため、これらのレジス
タへの値の書き込みには、2 バイト・データが必要です。レジ
スタへの 2 バイト・データの書込みシーケンスは、次のとおり
です（図 40 を参照）。
4.
5.
6.
7.
8.
9.
3.
マスター・デバイスが SDA 上で開始条件をアサートします。
マスターは、7 ビットのスレーブ・アドレスと後続の書込
みビット（ロー・レベル）を送信します。
アドレス指定されたスレーブ・デバイスは SDA 上でアク
ノレッジをアサートします。
マスターはレジスタ・アドレスを送信します。スレーブは
SDA 上でアクノレッジをアサートします。
マスターは最初のデータ・バイト（最上位）を送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは 2 番目のデータ・バイト（最下位）を送信しま
す。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは SDA 上で停止条件をアサートしてトランザク
ションを終了します。
S
SLAVE ADDRESS
FROM MASTER TO SLAVE
FROM SLAVE TO MASTER
0
SA
REG POINTER
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.
16.
SA
DATA[15:8]
SA
DATA[7:0]
SA
P
S = START CONDITION
SR = REPEATED START
P = STOP CONDITION
SA = SLAVE ACKNOWLEDGE
A = NOT ACKNOWLEDGE
図 40. 16 ビット・レジスタに対する 2 バイト・データの書込み
SLAVE ADDRESS
S
...
0
SA
POINT TO CH0 HIGH LIMIT (0x05)
FROM MASTER TO SLAVE
FROM SLAVE TO MASTER
POINT TO CONFIG REG (0x02)
SA
DATA[15:8]
SA
SA
SA
DATA[15:8]
DATA[7:0]
S = START CONDITION
SR = REPEATED START
P = STOP CONDITION
SA = SLAVE ACKNOWLEDGE
A = NOT ACKNOWLEDGE
SA
DATA[7:0]
SA
...
P
12093-060
3.
2.
マスター・デバイスが SDA 上で開始条件をアサートしま
す。
マスターは、7 ビットのスレーブ・アドレスと後続の書込
みビット（ロー・レベル）を送信します。
アドレス指定されたスレーブ・デバイス（AD7091R-5）は
SDA 上でアクノレッジをアサートします。
マスターはレジスタ・アドレス（設定レジスタ・アドレス
など）を送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは最初のデータ・バイトを送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは 2 番目のデータ・バイトを送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは 2 番目のレジスタ・アドレス（チャンネル 0 リ
ミット・レジスタなど）を送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは最初のデータ・バイトを送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは 2 番目のデータ・バイトを送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは SDA 上で停止条件をアサートしてトランザク
ションを終了します。
12093-059
1.
2.
1.
図 41. 複数のレジスタへの書込み
Rev. 0 | 28/34
AD7091R-5
データシート
AD7091R-5 からのデータの読出し
16 ビット・レジスタからの 2 バイト・データの
読出し
16 ビット・レジスタからの値の読出しは、2 バイト読出し動作
です。このプロトコルでは、トランザクションの最初の部分で
レジスタ・ポインタへの書込みが行われます。レジスタ・アド
レスを設定した後は、アドレス・ポインタ・レジスタに再度書
込みを行うことなく、特定のレジスタからの読出しを何回でも
実行できます。
必要な回数だけ読出しが実行された後、
マスター
は最終バイトをアクノレッジしてはいけません。これより、送
信の停止がスレーブに通知され、マスターによって停止条件が
アサートされるようになります。レジスタ・ポインタに再書込
みを行うことなく、後続のトランザクションでこのレジスタか
らさらに読出しを行うことができます。
異なるアドレスからの読み出しが必要な場合は、当該のレジス
タ・アドレスをアドレス・ポインタ・レジスタに書き込む必要
があります。この場合も、このレジスタからの読出しを何回で
も実行できます。次の例では、マスター・デバイスが、スレー
ブ・デバイスから 2 バイト・データの 3 つのロットを読み出し
ていますが、2 バイト・データで構成されるロットを必要なだ
け読み出すことができます。このプロトコルでは、アドレス・
ポインタ・レジスタへの 1 バイトの書込み動作によって特定の
レジスタ・アドレスが設定されていると仮定しています。
...
DATA[15:8]
1
A
FROM MASTER TO SLAVE
FROM SLAVE TO MASTER
A
DATA[7:0]
A
DATA[15:8]
A
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.
16.
DATA[7:0]
マスター・デバイスが SDA 上で開始条件をアサートします。
マスターは、7 ビットのスレーブ・アドレスと後続の読出
しビット（ハイ・レベル）を送信します。
アドレス指定されたスレーブ・デバイスは SDA 上でアク
ノレッジをアサートします。
マスターはデータ・バイトを受信します。
マスターは SDA 上でアクノレッジをアサートします。
マスターは、2 番目のデータ・バイトを受信します。
マスターは SDA 上でアクノレッジをアサートします。
マスターはデータ・バイトを受信します。
マスターは SDA 上でアクノレッジをアサートします。
マスターは、2 番目のデータ・バイトを受信します。
マスターは SDA 上でアクノレッジをアサートします。
マスターはデータ・バイトを受信します。
マスターは SDA 上でアクノレッジをアサートします。
マスターは、2 番目のデータ・バイトを受信します。
マスターは SDA 上で非アクノレッジをアサートして、デー
タ転送が完了したことをスレーブに通知します。
マスターは SDA 上で停止条件をアサートしてトランザク
ションを終了します。
A
DATA[15:8]
A
DATA[7:0]
A
...
P
S = START CONDITION
SR = REPEATED START
P = STOP CONDITION
A = ACKNOWLEDGE
A = NOT ACKNOWLEDGE
12093-061
SLAVE ADDRESS
S
16 ビット・レジスタからの 2 バイト・データの読出しシーケ
ンスは、次のとおりです（図 42 を参照）。
図 42. 変換結果レジスタからの 2 バイト・データの 3 つのロットの読出し（変換レジスタ・ポインタを設定済み）
Rev. 0 | 29/34
AD7091R-5
データシート
動作モード
AD7091R-5 では、I2C インターフェースを使用して次の 3 つの
方法で変換を開始できます。CONVST/GPO1 ピンを使用したサ
ンプル・モード、コマンド・モード、自動サイクル・モー
ド。CONVST/GPO1 ピン・モードでは、変換はオン・デマンド
で行われます。CONVST/GPO1 ピンがトグルされると、ADC 変
換が実行されます。コマンド・モードでは、変換結果レジスタ
の読出しにより変換が開始されます。自動サイクル・モードで
は、選択したチャンネルで、周期的にバックグラウンドで変換
が実行されます。このモードは、信号が特定のしきい値レベル
を超えるかどうかを監視し、絶対値はあまり重要ではありませ
ん。
サンプル・モード
パワーアップ時に、デバイスはサンプル・モードでウェイク・
アップし、変換対象としてチャンネル 0 を選択します。サンプ
ル・モードは、設定レジスタの CMD と自動ビットの両方に 0 ま
たは 1 の値を書き込むことで、
後から選択することもできます。
サンプル・モードでは、アクティブ・ロー CONVST/GPO1 ピン
をトグルして変換を制御します。
チャンネル 0 以外のチャンネル、またはチャンネル・シーケン
スで変換を実行するには、変換を開始する前に、チャンネル・
レジスタへ書込みを行って、変換対象のチャンネルを選択しま
す。各 CONVST パルスで、選択したシーケンス内の次のチャ
ンネルが変換されます。変換は、選択した最小番号のチャンネ
ル（0、1 … 7）から開始されます。
CONVST/GPO1 ピンのハイ・レベルからロー・レベルへの遷移
により、トラック&ホールド回路がホールド・モードになり、
アナログ入力がサンプリングされます。変換が開始され、完了
するまで約 550 ns かかります。変換プロセスが終了すると、
トラック&ホールド回路はトラック・モードに戻ります。
変換結果レジスタに格納されているデータをリードバックする
には、変換が完了するまで待ちます。アドレス・ポインタが変
換結果レジスタをポイントしている場合は、Figure 42 で説明し
ているプロトコルを使用して変換データを読み出すことができ
ます。ポイントしていない場合、変換データを読み出すには、
変換結果レジスタをポイントするようにアドレス・ポインタを
設定する必要があります。変換結果の読出しが完了したら、再
度 CONVST ピンをロー・レベルにプルダウンして、別の変換
を開始できます。
I2C バスでアクティビティが発生している場合、CONVST ピン
をトグルしないでください。
コマンド・モード
コマンド・モードでは、AD7091R-5 はオン・デマンドで、1 つ
のチャンネルまたはチャンネル・シーケンスで変換を行います。
この動作モードでは、コマンド・レジスタに書込み動作が行わ
れたときに、自動的に変換が選択されるように設定できます。
コマンド・モードでは、AD7091R-5 は、変換結果レジスタが
読み出されたときに、プログラムされている次のチャンネルを
変換します。このモードに移行するには、チャンネルの組み合
わせをチャンネル・レジスタに書き込みます。設定レジスタで
CMD = 1 および auto = 0 を書き込んで、コマンド・モードの動
作を選択します。書込み動作の後に、AD7091R-5 を再度アド
レス指定して、変換結果レジスタから読出し動作が要求されて
いることを示す必要があります。
ACK サイクル中に変換の開始を防止するため、前のバイトの
ACK が送信された後に、SCL の最初の立上がりエッジで変換
を開始します。I2C バスに送信される最初の 3 つのビットは、
変換データが属しているチャンネルに対応するため、 I2C バス
に変換データを送信する必要のあるタイミングに関する問題は
発生しません。変換の完了後に、ADC はパワーダウンします。
変換結果レジスタからの後続の読出しが開始された後に、シー
ケンス内で次の変換が開始されます。デバイスは、シーケンス
内のすべてのチャンネルが変換されるまで、シーケンス内の最
小番号のチャンネルから選択されたチャンネルを順番にスキャ
ンします。シーケンス内のすべてのチャンネルが変換された後、
シーケンスを無限に繰り返すことができるように、シーケンス
は有効になっている最小番号のチャンネルにロールバックしま
す。
コマンド・モードでの変換を停止する場合、マスターはデータ
の最後のバイトをアクノレッジしません。この NACK により
AD7091R-5 の転送が停止され、マスターはバス上で停止条件
をアサートできるようになります。I2C NACK 条件を受信する
と、AD7091R-5 は変換を停止しますが、設定レジスタの内容
は維持されます。デバイスのアドレスが再指定され、変換結果
レジスタからの読出しが開始した後に、AD7091R-5 は以前に
選択したチャンネル・シーケンスで変換を開始します。
変換シーケンスは、シーケンス内の最初に選択されたチャンネ
ルから開始されます。つまり、チャンネル 1、チャンネル 2、
チャンネル 3 を選択し、チャンネル 1 の結果が読み出された後
に停止条件が発生した場合、変換の再開時にチャンネル 2 が変
換され、
変換シーケンスが続行されます。変換と変換の間にチャ
ンネル・レジスタが書き込まれなかった場合は、このようにな
ります。ただし、チャンネル・レジスタが書き込まれた場合は、
チャンネル 1 から変換が開始されます。
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AD7091R-5
データシート
図 43 の例は、チャンネル 0、チャンネル 1、チャンネル 2 を含
むチャンネル・シーケンスで変換を行っているコマンド・モー
ドを示しています。
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.
マスター・デバイスが SDA 上で開始条件をアサートします。
マスターは、7 ビットのスレーブ・アドレスと後続の書込
みビット（ロー・レベル）を送信します。
アドレス指定されたスレーブ・デバイス（AD7091R-5）は
SDA 上でアクノレッジをアサートします。
マスターは設定レジスタ・アドレス（0x02）を送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは、最初のデータ・バイト（0x03）を設定レジス
タに送信します。これにより、コマンド・モードが選択さ
れます。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは 2 番目のデータ・バイト（0x00）を設定レジス
タに送信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターはチャンネル・レジスタ・アドレス（0x01）を送
信します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは、データ・バイト（0x07）をチャンネル・レジ
スタに送信した後（これにより、チャンネル 0、チャンネ
ル 1、チャンネル 2 が選択される）、書込みビットを送信
します。
スレーブは SDA 上でアクノレッジをアサートします。
マスターは変換結果レジスタ・アドレス（0x00）を送信し
ます。
スレーブは SDA 上でアクノレッジをアサートします。
S
SLAVE ADDRESS
0
SA
POINT TO CONFIG REG (0x02)
...
POINT TO CHANNEL REG (0x01)
SA
...
POINT TO RESULT REG (0x00)
SA
...
COMMAND = 0x07
COMMAND = 0x03
SA
0
SA
1
SA
SA
COMMAND = 0x00
SLAVE ADDRESS
SR
CH AD (0000)
*
CH0[7:0]
A
CH0[7:0]
CH1[11:8]
CH AD (0001)
CH1[7:0]
A
A
CH0[11:8]
A
........
A
CH2[7:0]
CH2[7:0]
A
A
CH ID (0000)
P
CH0[11:8]
A
FROM MASTER TO SLAVE
FROM SLAVE TO MASTER
* = POSITION OF SAMPLING START
図 43. コマンド・モード動作
Rev. 0 | 31/34
A
...
...
*
CH2[11:8]
SA
...
*
... * CH AD (0010)
...
変換シーケンスを変更するには、新しいシーケンスをコマンド・
モードへ再度書込みます。既存の変換シーケンスが実行されて
いるときにチャンネル・レジスタに対する新しい書込みを行う
と、既存の変換シーケンスが終了し、新しいシーケンスの最初
に選択されたチャンネルが変換されます。400 kHz I2C クロッ
クを使用して、
このモードで実現できる最大スループットは
（400
kHz/18）= 22.22 kSPS です。
...
S = START CONDITION
SR = REPEATED START
P = STOP CONDITION
SA = SLAVE ACKNOWLEDGE
A = NOT ACKNOWLEDGE
12093-062
1.
2.
16. マスターは、反復開始と 7 ビット・スレーブ・アドレスを
送信した後、読出しビット（ハイ・レベル）を送信します。
17. スレーブ（AD7091R-5）は SDA 上でアクノレッジをアサー
トします。
18. マスターは、チャンネル・アドレス・ビット、アラート・
ビット、チャンネル 0 の変換結果の 4 個の MSB を含むデー
タ・バイトを受信します。
19. その後、マスターは SDA 上でアクノレッジをアサートし
ます。
20. マスターは、チャンネル 0 の変換結果の 8 個の LSB を含
む 2 番目のデータ・バイトを受信します。その後、マスター
は SDA 上でアクノレッジをアサートします。
21. チャンネル 1 とチャンネル 2 でステップ 18 ～ ステップ 20
を繰り返します。
22. マスターが選択したすべてのチャンネルから変換結果を受
信した後、
スレーブは選択されたシーケンス内の最初のチャ
ンネルを再度変換して出力します。ステップ 18 ～ ステッ
プ 21 を繰り返します。
23. マスターは SDA 上で非アクノリッジと停止条件をアサー
トして、コマンド・モードを終了します。
AD7091R-5
データシート
自動サイクル・モード
表 25. 自動サイクル間隔時間
AD7091R-5 は、プログラマブルなシーケンスで連続的にチャ
ンネルの変換を行うように設定できるため、システム監視に最
適な動作モードです。これらの変換は、設定レジスタの
CYCLE_TIMER ビットで選択した間隔で自動的に実行されま
す。一般に、アラート機能を介して範囲外の状態を検出するよ
うに設定したリミット・レジスタを使用して、選択した複数の
チャンネルを自動的に監視する場合は、このモードを使用しま
す。読出しと書込みはいつでも実行できます（変換結果レジス
タには最新の変換結果が含まれています）。
Command
00
01
10
11
このモードに移行するには、監視する必要があるチャンネルの
組み合わせをチャンネル・レジスタに書き込みます。変換と変
換の間で必要な間隔は、設定レジスタの CYCLE_TIMER ビッ
トに書き込むことによって選択します。その後、設定レジスタ
で CMD = 0 および auto = 1 を書き込むことによって、自動サ
イクル・モード動作を選択できます。チャンネル・レジスタで
複数のチャンネル・ビットを設定した場合、ADC は最小番号
のチャンネルから順番にチャンネル・シーケンスを自動的にス
キャンします。シーケンスの完了後、ADC は最小番号のチャ
ンネルの変換を再度開始し、このモードが終了するまでシーケ
ンスをループします。
変換が完了すると、変換結果がリミット・レジスタの内容と比
較されます。比較の結果でアラート・レジスタが自動的に更新
されます。
リミット・レジスタの違反が検出された場合、変換結果レジス
タのアラート・ビットがセットされます。設定レジスタで
ALERT/BUSY/GPO0 ピン機能を選択した場合は、設定レジスタ
の ALERT_POL_OR_GPO0 ビットによって決定された極性で
ALERT/BUSY/GPO0 ピンがアサートされます。
自動サイクル・モードがアクティブなときにサイクル外変換が
必要な場合は、コマンド・モードまたはサンプル・モードに進
む前に自動サイクル・モードをディスエーブルにする必要があ
ります。変換完了後に、自動サイクル・モードを再度イネーブ
ルにすることができます。
自動サイクル・モードでは、
AD7091R-5
が停止条件を受信してもパワーダウンを実行しません。このた
め、変換とアラート監視は引き続き機能します。
設定レジスタの CYCLE_TIMER 値は、自動サイクル・モード
の変換時間を制御します。4 つの個別の時間間隔を使用できま
す。それぞれが BASE_TIME の倍数です。使用するリセット値
は 8 × BASE_TIME です。AD7091R-5 のベース時間は約 100 μ
s です。
自動サイクル・モードになっているときにチャンネル・レジス
タまたは設定レジスタに書き込みを行うと、
サイクル・タイマー
がリセットされます。この処理により、サイクル・タイマーの
計算に最新情報が使用されるようになります。
Interval Time
1 × BASE_TIME
2 × BASE_TIME
4 × BASE_TIME
8 × BASE_TIME
Approximate Interval
100 μs (10 kSPS)
200 μs (5 kSPS)
400 μs (2.5 kSPS)
800 μs (1.25 kSPS)
AD7091R-5 が自動サイクル・モードになっているときに、リ
ミット・レジスタおよびヒステリシス・レジスタに書込みを行
わないでください。これらのレジスタに書込みが行われると、
レジスタが更新されるときに内部サイクル・タイマー・カウン
タが 1 SCL 期間にわたり停止します。自動サイクル・モードに
なっているときにチャンネル・レジスタおよび設定レジスタに
書込みを行うと、サイクル・タイマー・カウンタが再スタート
されます。
アラート表示レジスタは、読み出すとクリアされるため、レジ
スタの読出しはアラートが示されている場合のみに実行してく
ださい。それ以外の場合に読み出すと、アラート・レジスタと
変換結果レジスタのアラート・ビットを誤ってクリアする可能
性があります。
パワーダウン・モード
パワーダウン・モードは、低いスループット・レートと低消費
電力が要求されるアプリケーション、つまり、各変換の間に ADC
がパワーダウンされるか、高いスループット・レートで変換の
バーストを実行した後に、これら複数の変換バーストの間の比
較的長い期間で ADC がパワーダウンされるアプリケーション
での使用を目的としています。AD7091R-5 がパワーダウン・
モードになると、すべてのアナログ回路がパワーダウンされま
す。ただし、シリアル・インターフェースはアクティブになり
ます。
AD7091R-5 のシリアル・インターフェースはパワーダウン・
モードで動作を続けるため、デバイスがパワーダウン・モード
に移行した後に変換結果をリードバックすることができます。
パワーダウン・モードに移行するには、設定レジスタのパワー
ダウン設定ビットを設定します（Table 15 を参照）。フル・パ
ワーダウン・モードに移行するには、スリープ・モード／バイ
アス・ジェネレータ・ビットを 1 に設定し、内部リファレンス・
ビットを 0 に設定します。これにより、すべてのアナログ回路
と内部リファレンスがパワーダウンします。内部リファレンス
がイネーブルになっている場合、設定レジスタの時間ビット 0
が 1 に設定されているときには常に電力が消費されます。
この動作モードを終了して AD7091R-5 をパワーアップするに
は、P_DOWN ワードの MSB を 1 に設定します。内部リファレ
ンスをパワーアップするには、P_DOWN の LSB も 1 に設定す
る必要があります。内部リファレンスを使用していて、デバイ
スがフル・パワーダウン・モードになっている場合は、内部リ
ファレンスがパワーアップしてセトリングされるまで待ってか
ら変換を実行してください。リファレンス・バッファのパワー
アップ時に 2.2 µF のデカップリング・コンデンサを充電する
まで 50 ms かかります。パワーアップが完了すると、ADC が
完全にパワーアップし、入力信号が正常に取り込まれます。次
の変換を開始するときは、Modes of Operation のセクションで
説明するとおりにインターフェースを動作させます。
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AD7091R-5
データシート
アラート
ビジー
アラート機能は、範囲外インジケータとして使用します。
アラー
ト・イベントは、変換結果レジスタの値が チャンネル x リミッ
ト・レジスタ の CHx 上限値を超えた場合、またはチャンネル
x 下限レジスタの CHx 下限値を超えた場合にトリガされます。
ALERT/BUSY/GPO0 ピンを BUSY 出力として設定した場合、ピ
ンは変換が実行されているときにビジー状態を示します。設定
レジスタの次のビットを設定すると、ALERT/BUSY/GPO0 ピン
が BUSY として設定されます。
詳細なアラート情報には、アラート・レジスタでアクセスでき
ます。このレジスタには、チャンネルあたり 2 つのステータス・
ビットがあり、1 つは上限、もう 1 つは下限に対応しています。
すべてのチャンネルのアラート信号の論理 OR により、共通の
アラート値が作成されます。この値には、変換結果レジスタの
アラート・ビットでアクセスでき、ALERT/BUSY/GPO0 ピンを
駆動するように設定できます。設定レジスタの次のビットを設
定すると、ALERT/BUSY/GPO0 ピンが ALERT 出力として設定
されます。
•
•
•
•
ALERT_EN_OR_GPO0 ビット
（ビット 4）
を 1 に設定します。
ビジー・ビット（ビット 5）を 0 に設定します。
ALERT/BUSY/GPO0 ピンをアクティブ・ローにするには
ALERT_POL_OR_GPO0 ビット（ビット 3）を 0 に設定し、
ALERT/BUSY/GPO0 ピンをアクティブ・ハイにするには 1
に設定します。
アラート・レジスタ、アラート・ビット、および
ALERT/BUSY/GPO0 ピンは、アラート・レジスタの内容を読み
出すとクリアされます。さらに、変換結果が、選択したチャン
ネルのヒステリシス値を超えると、そのチャンネルに対応する
アラート・ビットが自動的にリセットされます。ソフトウェア・
リセットを発行してもアラート・ステータスがクリアされます。
ALERT/BUSY/GPO0 ピンには、ALERT/BUSY/GPO0 ピンがアク
ティブ・ローの場合に複数の AD7091R-5 デバイスを接続する
ことが可能なオープンドレイン設定があります。
ALERT/BUSY/GPO0 ピン配置は、 ALERT_DRIVE_TYPE ビッ
ト（設定レジスタのビット 15）で制御できます。
ALERT_POL_OR_GPO0 ビット（設定レジスタのビット 3）は、
アラート出力のアクティブ極性を設定します。パワーアップの
デフォルトは、アクティブ・ローです。
•
•
ALERT_EN_OR_GPO0 ビット（ビット 4）を 1 に設定しま
す。
ビジー・ビット（ビット 5）を 1 に設定します。
ALERT/BUSY/GPO0 ピンをアクティブ・ローにするには
ALERT_POL_OR_GPO0 ビット（ビット 3）を 0 に設定し、
ALERT/BUSY/GPO0 ピンをアクティブ・ハイにするには 1
に設定します。
ALERT/BUSY/GPO0 出力ピンを使用する場合、出力はオープン
ドレイン設定であるため外部プルアップ抵抗が必要です。外部
抵抗値はアプリケーショ
プルアップ抵抗を VDRIVE に接続します。
ンによって異なります。ただし、ALERT/BUSY/GPO0 出力ピン
での過度なシンク電流を防止できるように十分大きくする必要
があります。
チャンネル・シーケンサ
AD7091R-5 は、チャンネルを繰り返しスキャンするのに便利
なチャンネル・シーケンサを備えています。シーケンスに含め
るチャンネルは、チャンネル・レジスタで設定します。チャン
ネル・レジスタのすべてのビットが 0 の場合は、デフォルトで
チャンネル 0 が選択され、すべての変換がこのチャンネルで実
行されます。チャンネル・レジスタが 0 以外の場合、変換シー
ケンスは、チャンネル・レジスタでイネーブルになっている最
小番号のチャンネルから開始されます。シーケンスは、イネー
ブルになっているすべてのチャンネルを昇順でスキャンします。
シーケンス内のすべてのチャンネルが変換されると、シーケン
スが再度開始されます。
1 つの変換による遅延の後に、チャンネル変換シーケンスが更
新されます。新しい値を使用してチャンネル・レジスタをプロ
グラムした場合、変換シーケンスは新しい値の最小番号のチャ
ンネルにリセットされます。
ALERT/BUSY/GPO0 出力ピンを使用する場合、出力はオープン
ドレイン設定であるため、外部プルアップ抵抗が必要です。外
部プルアップ抵抗を VDRIVE に接続します。抵抗値はアプリケー
ションによって異なります。ただし、ALERT/BUSY/GPO0 出力
ピンでの過度なシンク電流を防止できるように十分大きくする
必要があります。
Rev. 0 | 33/34
AD7091R-5
データシート
外形寸法
4.10
4.00 SQ
3.90
PIN 1
INDICATOR
0.30
0.25
0.20
20
16
15
0.50
BSC
PIN 1
INDICATOR
1
EXPOSED
PAD
2.65
2.50 SQ
2.35
5
11
0.50
0.40
0.30
0.80
0.75
0.70
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
BOTTOM VIEW
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
061609-B
TOP VIEW
6
10
COMPLIANT TO JEDEC STANDARDS MO-220-WGGD.
図 44. 20 ピン・リードフレーム・チップ・スケール・パッケージ［LFCSP_WQ］
4 mm × 4 mm ボディ、超薄型クワッド
（CP-20-10）
寸法単位: mm
6.60
6.50
6.40
20
11
4.50
4.40
4.30
6.40 BSC
1
10
PIN 1
0.65
BSC
1.20 MAX
0.15
0.05
COPLANARITY
0.10
0.30
0.19
0.20
0.09
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AC
図 45. 20 ピン薄型シュリンク・スモール・アウトライン・パッケージ［TSSOP］
（RU-20）
寸法単位: mm
オーダー・ガイド
Model 1
AD7091R-5BCPZ
AD7091R-5BCPZ-RL7
AD7091R-5BRUZ
AD7091R-5BRUZ-RL7
EVAL-AD7091R-5SDZ
EVAL-SDP-CB1Z
1
Channels
4
4
4
4
Temperature Range
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
Package Description
20-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
20-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
20-Lead Thin Shrink Small Outline Package [TSSOP]
20-Lead Thin Shrink Small Outline Package [TSSOP]
Evaluation Board
Evaluation Controller Board
Z = RoHS 準拠製品。
I2C は、Philips Semiconductors（現 NXP Semiconductors）が開発した通信プロトコルを指します。
Rev. 0 | 34/34
Package Option
CP-20-10
CP-20-10
RU-20
RU-20