日本語版

10/12/14ビット、1,200MSPS
D/Aコンバータ
AD9734/AD9735/AD9736
機能ブロック図
特長
RESET
DACCLK–
IRQ
DACCLK+
S1 S2 S3
SDIO
SDO
CSB
SCLK
C2
C3
LVDS
ドライバ
DATACLK_OUT+
DATACLK_OUT–
C1
コントローラ
SPI
C3
クロック分配
DATACLK_IN+
DATACLK_IN–
DB[13:0]+
DB[13:0]–
シンクロナイザ
S3
LVDS
レシーバ
バンドギャップ
C2
IOUTA
14/12/
10ビット
DACコア
2×
リファレンス
電流
IOUTB
S2
C1S1
VREF
I120
04862-001
ピン互換の製品ファミリー
優れた動的性能
AD9736：SFDR＝82dBc（fOUT＝30MHz）
AD9736：SFDR＝69dBc（fOUT＝130MHz）
AD9736：IMD＝87dBc（fOUT＝30MHz）
AD9736：IMD＝82dBc（fOUT＝130MHz）
オンチップの100Ω終端抵抗とのLVDSデータ・インターフェース
内蔵セルフテスト（BIST）
LVDSサンプリングの完全性
LVDS/DAC間のデータ転送の完全性
低消費電力：380mW（IFS＝20mA、fOUT＝330MHz）
1.8V/3.3Vの両電源動作
アナログ出力が調整可能
8.66∼31.66mA（RL＝25∼50Ω）
オンチップの1.2Vリファレンス
160ピンのチップスケール・ボールグリッド・アレイ（CSP_BGA）
パッケージ
図1
アプリケーション
ブロードバンド通信システム
セルラー・インフラ（デジタル・プリディストーション）
ポイントtoポイント・ワイヤレス
CMTS/VOD
製品のハイライト
1. 低ノイズと低相互変調歪み（IMD）を特長とし、600MHzま
での中間周波数でワイドバンド信号を高品質に合成できま
す。
計測器、自動テスト装置
レーダー、航空機用機器
2. ダブル・データレート（DDR）のLVDSデータレシーバは、
1,200MSPSの最大変換レートに対応します。
概要
AD9736/AD9735/AD9734は、最大1,200MSPSのサンプリン
グ・レートで動作し、ナイキスト周波数までのマルチキャリア
周波数を生成できる高性能・高周波数のD/Aコンバータ（DAC）
です。製品ファミリーには、14ビットのAD9736、12ビットの
AD9735、10ビットのAD9734があります。これらのDACは、
シリアル・ペリフェラル・インターフェース（SPI）ポートを
内蔵しているため、多くの内部パラメータをプログラミングで
き、ステータス・レジスタの読出しも可能です。
3. ピン接続の変更によって、基本的な機能やSPIポートのアク
セスを直接設定し、すべてのAD973xファミリー機能を完全
に制御できます。
4. CMOSプロセスで製造されるAD973xファミリーは、動的性
能を向上させる独自のスイッチング技術を採用しています。
5. AD9736ファミリーは、シングルエンドまたは差動回路トポ
ロジ用の電流出力を容易に構成できます。
高速なサンプリング･レートを実現するために、仕様が簡単な
LVDSインターフェースが用いられています。出力電流は8.66
∼31.66mAの範囲内で任意にプログラミングできます。0.18µm
CMOS プロセスで製造される AD973x ファミリーは、 1.8V と
3.3V の両電源で動作し、バイパス・モードの総消費電力は
380mW です。パッケージによる寄生容量を低減するために、
160 ピンのチップスケール・ボールグリッド・アレイ・パッ
ケージで提供しています。
REV. A
アナログ・デバイセズ株式会社
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AD9734/AD9735/AD9736
目次
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
製品のハイライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
DC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
デジタル仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
AC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
熱抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
電源および制御ピンの位置 . . . . . . . . . . . . . . . . . . . . . . . . 16
用語の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
AD9736のスタティック直線性（10mAフルスケール）. . 18
AD9736のスタティック直線性（20mAフルスケール）. . 19
AD9736のスタティック直線性（30mAフルスケール）. . 20
AD9735のスタティック直線性
（10mA、20mA、30mAフルスケール）. . . . . . . . . . . . . . 21
AD9734のスタティック直線性
（10mA、20mA、30mAフルスケール）. . . . . . . . . . . . . . 22
AD9736の消費電力（20mAフルスケール）. . . . . . . . . . . 23
AD9736の動的性能（20mAフルスケール）. . . . . . . . . . . 24
AD9735とAD9734の動的性能（20mAフルスケール） . . 27
AD973xのWCDMA ACLR（20mAフルスケール）. . . . . 28
SPIレジスタ・マップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SPIレジスタの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
MODEレジスタ（REG 0）. . . . . . . . . . . . . . . . . . . . . . . . 30
割込み要求レジスタ（IRQ）（REG 1）. . . . . . . . . . . . . . . 30
フルスケール電流（FSC）レジスタ（REG2、REG3）. . 31
LVDSコントローラ（LVDS_CNT）レジスタ
（REG4、REG5、REG6）. . . . . . . . . . . . . . . . . . . . . . . . . 31
SYNCコントローラ（SYNC_CNT）レジスタ
（REG7、REG8）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
CROSSコントローラ（CROS_CNT）レジスタ
（REG 10、REG11）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
アナログ制御（ANA_CNT）レジスタ
（REG 14、REG15）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
内蔵セルフテスト制御（BIST_CNT）レジスタ
（REG 17、REG18、REG19、REG20、REG21）. . . . . . 33
コントローラ・クロック・プリディバイダ（CCLK_DIV）
読出しレジスタ（REG 22）. . . . . . . . . . . . . . . . . . . . . . . . 34
動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
SPI（シリアル・ペリフェラル・インターフェース）. . . . . . . 36
シリアル・インターフェースの一般的な動作 . . . . . . . . . 36
ショート命令モード（8ビット命令）. . . . . . . . . . . . . . . . . 36
ロング命令モード（16ビット命令）. . . . . . . . . . . . . . . . . 36
シリアル・インターフェース・ポート・ピンの説明 . . . . 36
SCLK（シリアル・クロック）. . . . . . . . . . . . . . . . . . 36
CSB（チップ・セレクト）. . . . . . . . . . . . . . . . . . . . . . 37
SDIO（シリアル・データ入出力）. . . . . . . . . . . . . . . 37
SDO（シリアル・データ出力）. . . . . . . . . . . . . . . . . . 37
MSB/LSBの転送 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
シリアル・ポートの動作に関する注記事項 . . . . . . . . . . . 37
ピン・モード動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
リセット動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
プログラミングのシーケンス . . . . . . . . . . . . . . . . . . . . . . 38
インターポレーション・フィルタ. . . . . . . . . . . . . . . . . . . 39
データ・インターフェース・コントローラ . . . . . . . . . . . 39
LVDSサンプル・ロジック . . . . . . . . . . . . . . . . . . . . . . . . 40
LVDSサンプル・ロジックのキャリブレーション . . . . . . 40
SPIポートを利用したLVDSコントローラの
手動モード動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
LVDSコントローラのサーベイランス・モード
および自動モード動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
SYNCロジックおよびコントローラ . . . . . . . . . . . . . . . . . . . . 42
SYNCロジックおよびコントローラの動作 . . . . . . . . . . . 42
手動モードでの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
サーベイランス・モードと自動モードでの動作 . . . . . . . . 42
FIFOのバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
デジタル内蔵セルフテスト（BIST）. . . . . . . . . . . . . . . . . . . . 44
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
AD973xのBIST手順 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
AD973xで予測されるBIST符号定数 . . . . . . . . . . . . . . . . 45
予測される符号定数の生成 . . . . . . . . . . . . . . . . . . . . . . . . 46
CROSSコントローラ・レジスタ . . . . . . . . . . . . . . . . . . . . . . . 47
―2―
REV. A
AD9734/AD9735/AD9736
目次（続き）
DACデータ・ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
入力データ・タイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
同期タイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
電源シーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
AD973x評価用ボードの回路図 . . . . . . . . . . . . . . . . . . . . . . . 57
AD973x評価用ボードのPCボード・レイアウト . . . . . . . . . . 62
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
オーダー・ガイド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
アナログ制御レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
バンドギャップ温度特性調整ビット . . . . . . . . . . . . . . . . 48
ミラーのロールオフ周波数制御 . . . . . . . . . . . . . . . . . . . . 48
ヘッドルーム・ビット . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
電圧リファレンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
アプリケーション情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
DACCLK入力の駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
DAC出力の歪み発生源 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
DCカップリングでのDAC出力 . . . . . . . . . . . . . . . . . . . . . . . 52
改訂履歴
9/06 – Rev. 0 to Rev. A
Updated Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Universal
Changes to Table 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Changes to Table 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Changes to Table 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Inserted Table 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Replaced Pin Configuration and Function Descriptions
Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Changes to Figure 27 to Figure 38. . . . . . . . . . . . . . . . . . . . . . 21
Changes to Figure 40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Changes to Table 9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Changes to Figure 103 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Changes to Figure 105 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Changes to Figure 107 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Changes to Figure 108 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Changes to Figure 115 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Updated Outline Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Changes to Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
4/05 – Revision 0: Initial Version
REV. A
―3―
AD9734/AD9735/AD9736
仕様
DC仕様
特に指定のない限り、AVDD33＝DVDD33＝3.3V、CVDD18＝DVDD18＝1.8V、最大サンプリング・レート、IFS＝20mA、1倍モー
ド、25Ω 1％の平衡負荷で仕様規定。
表1
パラメータ
Min
アナログ出力
オフセット誤差
ゲイン誤差（内部リファレンスを
使用する場合）
ゲイン誤差（内部リファレンスを
使用しない場合）
フルスケール出力電流
出力コンプライアンス・レンジ
出力抵抗値
出力容量
±1.0
±0.6
−0.01
±0.005 ＋0.01
±1.0
＋5.6
＋2.1
−1.5
−0.5
±0.50
±0.25
−0.01
±0.005 ＋0.01
±1.0
±1.0
8.66
20.2
AD9735
Typ
Max
Min
12
−5.6
−2.1
＋1.5
＋0.5
8.66
−1.0
20.2
31.66
1.0
単位
10
ビット
−0.5
−0.1
±0.12
±0.06
−0.01
±0.005 ＋0.01
±1.0
％FSR
％FSR
±1.0
％FSR
±1.0
31.66
＋1.0
AD9734
Typ
Max
8.66
−1.0
20.2
＋0.5
＋0.1
31.66
＋1.0
LSB
LSB
10
1
10
1
10
1
mA
V
MΩ
pF
0
80
40
0
80
40
0
80
40
ppm/℃
ppm/℃
ppm/℃
−1.0
温度ドリフト
オフセット
ゲイン
リファレンス電圧1
リファレンス
内部リファレンス電圧1
出力抵抗値2
Min
14
分解能
精度
積分非直線性（INL）
微分非直線性（DNL）
AD9736
Typ
Max
1.14
1.2
5
1.26
1.14
1.2
5
1.26
1.14
1.2
5
1.26
V
kΩ
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
V
V
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
V
V
アナログ電源電圧
AVDD33
CVDD18
デジタル電源電圧
DVDD33
DVDD18
電源電流
1倍モード（1.2GSPS）
IAVDD33
ICVDD18
IDVDD33
IDVDD18
FIRバイパス（1倍）モード
2倍モード（1.2GSPS）
IAVDD33
ICVDD18
IDVDD33
IDVDD18
FIR2倍インターポレーション・
25
47
10
122
380
25
47
10
122
380
25
47
10
122
380
mA
mA
mA
mA
mW
25
47
10
234
550
25
47
10
234
550
25
47
10
234
550
mA
mA
mA
mA
mW
フィルタのイネーブル時
―4―
REV. A
AD9734/AD9735/AD9736
パラメータ
Min
AD9736
Typ
Max
Min
AD9735
Typ
Max
Min
AD9734
Typ
Max
単位
25
8
10
2
133
mA
mA
mA
mA
mW
スタティック（クロック動作なし）
IAVDD33
ICVDD18
IDVDD33
IDVDD18
FIRバイパス（1倍）モード
25
8
10
2
133
25
8
10
2
133
スリープ・モード
（クロック動作なし）
IAVDD33
FIRバイパス（1倍）モード
2.5
59
3.15
65
2.5
59
3.15
65
2.5
59
3.15
65
mA
mW
0.01
0.02
0.01
0.01
0.12
0.13
0.12
0.12
0.11
1.24
0.01
0.02
0.01
0.01
0.12
0.13
0.12
0.12
0.11
1.24
0.01
0.02
0.01
0.01
0.12
0.13
0.12
0.12
0.11
1.24
mA
mA
mA
mA
mW
パワーダウン・モード3
IAVDD33
ICVDD18
IDVDD33
IDVDD18
FIRバイパス（1倍）モード
1
2
3
デフォルトのバンドギャップ調整（レジスタ0x0E <2:0>＝0h）
外付けのアンプを使用して、すべての外部負荷を駆動します。
ウェークアップ時間の代表値は、推奨の1nFコンデンサをVREFピンに接続する場合で8µsです。
REV. A
―5―
AD9734/AD9735/AD9736
デジタル仕様
特に指定のない限り、AVDD33＝DVDD33＝3.3V、CVDD18＝DVDD18＝1.8V、最大サンプリング・レート、IFS＝20mA、1倍モー
ド、25Ω 1％の平衡負荷で仕様規定。特に指定のない限り、LVDSドライバおよびレシーバはIEEE-1596低減幅LVDSに適合していま
す。
表2
Min
パラメータ
LVDSデータ入力
（DB[13:0]+、DB[13:0]–）DB+＝VIA、DB–＝VIB
入力電圧範囲（VIAまたはVIB）
入力差動スレッショールド（VIDTH）
入力差動ヒステリシス（VIDTHH−VIDTHL）
レシーバの差動入力インピーダンス（RIN）
LVDS入力レート
LVDSの最小データ有効時間（tMDE）
Typ
Max
単位
825
1575
−100
＋100
mV
mV
mV
Ω
MSPS
ps
20
80
1200
120
344
LVDSクロック入力
（DATACLK_IN+、DATACLK_IN–）DATACLK_IN+＝VIA、
DATACLK_IN–＝VIB
入力電圧範囲（VIAまたはVIB）
入力差動スレッショールド1（VIDTH）
入力差動ヒステリシス（VIDTHH−VIDTHL）
レシーバの差動入力インピーダンス（RIN）
最大クロック・レート
LVDSクロック出力
（DATACLK_OUT+、DATACLK_OUT–）DATACLK_OUT+＝Voa、
DATACLK_OUT–＝Vob 100Ω終端
ハイレベル出力電圧（VOAまたはVOB）
ローレベル出力電圧（VOAまたはVOB）
出力差動電圧（|VOD|）
出力オフセット電圧（VOS）
シングルエンド出力インピーダンス（RO）
AとB間のROミスマッチング（∆RO）
0と1間の|VOD|変動（|∆VOD|）
0と1間のVOS変動（∆VOS）
出力電流（ドライバをグラウンド間で短絡、ISA、ISB）
出力電流（ドライバをすべて短絡、ISAB）
電源オフ時の出力漏れ電流（|IXA|、|IXB|）
最大クロック・レート
DACクロック入力（CLK＋、CLK−）
入力電圧範囲（CLK−またはCLK＋）
差動ピークtoピーク電圧
825
1575
−100
＋100
20
80
600
1375
1025
150
1150
80
シリアル・ペリフェラル・インターフェース
最大クロック・レート（fSCLK、1/tSCLK）
最小ハイパルス幅（tPWH）
最小ローパルス幅（tPWL）
SDIOおよびCSBからSCLKセットアップまでの最小時間（tDS）
SCLKからSDIOホールドまでの最小時間（tDH）
SCLKからSDIOおよびSDO有効までの最大時間（tDV）
SCLKからSDIOおよびSDO無効までの最小時間（tDNV）
―6―
200
100
250
1250
120
10
25
25
20
4
10
600
0
400
300
1200
同相電圧
最大クロック・レート
120
800
400
800
1600
500
20
20
20
10
5
20
5
mV
mV
mV
Ω
MHz
mV
mV
mV
mV
Ω
％
mV
mV
mA
mA
mA
MHz
mV
mV
MHz
MHz
ns
ns
ns
ns
ns
ns
REV. A
AD9734/AD9735/AD9736
パラメータ
入力（SDI、SDIO、SCLK、CSB）
ハイレベル入力電圧（VIH）
ローレベル入力電圧（VIL）
ハイレベル入力電流（IIH）
ローレベル入力電流（IIL）
Min
Typ
Max
単位
2.0
3.3
0
−10
−10
0.8
＋10
＋10
V
V
µA
µA
2.4
0
3.6
0.4
SDIO出力
ハイレベル出力電圧（VOH）
ローレベル出力電圧（VOL）
ハイレベル出力電流（IOH）
ローレベル出力電流（IOL）
1
4
4
推奨のLVDS差動駆動レベルについては、「入力データ・タイミング」を参照してください。
REV. A
―7―
V
V
mA
mA
AD9734/AD9735/AD9736
AC仕様
特に指定のない限り、AVDD33＝DVDD33＝3.3V、CVDD18＝DVDD18＝1.8V、最大サンプリング・レート、IFS＝20mA、1倍モー
ド、25Ω 1％の平衡負荷で仕様規定。
表3
パラメータ
Min
動的性能
最大更新レート
1200
AD9736
Typ
Max
Min
AD9735
Typ
Max
1200
Min
AD9734
Typ
Max
1200
単位
MSPS
スプリアス・フリー・ダイナミック・
レンジ（SFDR）
fDAC＝800MSPS
fOUT＝20MHz
fDAC＝1200MSPS
fOUT＝50MHz
fOUT＝100MHz
fOUT＝316MHz
fOUT＝550MHz
75
75
75
dBc
80
77
63
55
76
74
63
54
76
71
60
53
dBc
dBc
dBc
dBc
ツートーン相互変調歪み（IMD）
fDAC＝1200MSPS
fOUT2＝fOUT＋1.25MHz
fOUT＝40MHz
fOUT＝50MHz
fOUT＝100MHz
fOUT＝316MHz
fOUT＝550MHz
88
85
84
70.5
65
84
84
81
67
60
83
83
79
66
60
dBc
dBc
dBc
dBc
dBc
−165
−164
−158.5 −160.5
−158
−155
−162
−161
−159.5
−157
−155
−154
−154
−155
−152
−149
dBm/Hz
dBm/Hz
dBm/Hz
dBm/Hz
dBm/Hz
−166.5
−166
−163.3 −165
−164
−162
−163
−163
−161.5
−162
−160
−154
−152
−150.5
−151
−150
dBm/Hz
dBm/Hz
dBm/Hz
dBm/Hz
dBm/Hz
ノイズ・スペクトル密度（NSD）
シングル・トーン
fDAC＝1200MSPS
fOUT＝50MHz
fOUT＝100MHz
fOUT＝241MHz
fOUT＝316MHz
fOUT＝550MHz
8トーン
fDAC＝1200MSPS、
500kHzトーン・スペーシング
fOUT＝50MHz
fOUT＝100MHz
fOUT＝241MHz
fOUT＝316MHz
fOUT＝550MHz
―8―
REV. A
AD9734/AD9735/AD9736
絶対最大定格
表4
パラメータ
基準
Min
Max
AVDD33
DVDD33
DVDD18
CVDD18
AVSS
AVSS
DVSS
AVSS
DVSS
DVSS
CVSS
DVSS
CVSS
CVSS
−0.3V
−0.3V
−0.3V
−0.3V
−0.3V
−0.3V
−0.3V
＋3.6V
＋3.6V
＋1.98V
＋1.98V
＋0.3V
＋0.3V
＋0.3V
CLK+、CLK−
PIN_MODE
DATACLK_IN、
DATACLK_OUT
LVDSデータ入力
IOUTA、IOUTB
I120、VREF、
IPTAT
IRQ、CSB、SCLK、
SDO、SDIO、RESET
CVSS
DVSS
−0.3V
−0.3V
CVDD18＋0.18V
DVDD33＋0.3V
DVSS
DVSS
AVSS
−0.3V
−0.3V
−1.0V
DVDD33＋0.3V
DVDD33＋0.3V
AVDD33＋0.3V
AVSS
−0.3V
AVDD33＋0.3V
DVSS
−0.3V
DVDD33＋0.3V
150℃
＋150℃
ジャンクション温度
保存温度範囲
左記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
熱抵抗
θJAはワースト・ケースの条件、すなわち回路ボードに表面実装
パッケージのデバイスをハンダ付けした状態で規定していま
す。
表5.
−65℃
1
熱抵抗
パッケージのタイプ
θJA1
単位
160ピン・ボール、CSP_BGA
31.2
°C/W
θJAは自然空冷で測定。
注意
ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静
電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の
ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復
不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、
ESDに対する適切な予防措置を講じることをお勧めします。
本来ならば、帯電デバイス・モデル（CDM）に対してESD耐性を測定するのがESDに関するアナログ・デバイセズ社の標準的な条件
ですが、本デバイスの現行モデルではその条件を満たしていません。したがって、特に製造環境で本製品を取り扱う際には細心の注意
が必要です。アナログ・デバイセズ社では、ESD耐性を改善した製品を近々提供する予定です。その時点でこの警告はデータシートか
ら削除します。
REV. A
―9―
AD9734/AD9735/AD9736
ピン配置と機能の説明
1
2
3
4
5
6
7
8 9 10 11 12 13 14
A
B
C
D
DACCLK – E
DACCLK+
F
G
H
J
K
DB13 (MSB)
L
DB12
DB0 (LSB) M
DB11
N
図2.
表6.
4862-005
DB9
DB10
DB8
DB7
DB6
DATACLK_IN
DB5
DATACLK_OUT
DB4
DB3
DB2
DB1
P
AD9736のデジタルLVDS入力、クロック入出力（上面図）
AD9736 ピン機能の説明
ピン番号
記号
説明
A1、A2、A3、B1、B2、B3、C1、C2、C3、D2、D3
A4、A5、A6、A9、A10、A11、B4、B5、B6、B9、
B10、B11、C4、C5、C6、C9、C10、C11、D4、D5、
D6、D9、D10、D11
A7、B7、C7、D7
A8、B8、C8、D8
A12、A13、B12、B13、C12、C13、D12、D13
A14
B14
CVDD18
AVSS
1.8Vのクロック電源
アナログ電源グラウンド
IOUTB
IOUTA
AVDD33
DNC
I120
DACの負側出力。10∼30mAのフルスケール出力電流
DACの正側出力。10∼30mAのフルスケール出力電流
3.3Vのアナログ電源
C14
D1、E2、E3、E4、F2、F3、F4、G1、G2、G3、G4
D14
E1、F1
E11、E12、F11、F12、G11、G12
E13
E14
F13
F14
接続しないでください。
公称値1.2V のリファレンス。10kΩ の抵抗を介して
アナログ・グラウンドに接続し、120µAのリファレ
ンス電流を生成します。
VREF
バンドギャップ・リファレンス入出力。 1nF のコン
デンサを介してアナログ・グラウンドに接続しま
す。出力インピーダンスは約5kΩです。
CVSS
クロック電源グラウンド
IPTAT
工場テスト用ピン。絶対温度に比例した出力電流。
25℃のとき約10µAの電流を出力し、勾配は約
20nA/℃です。
DACCLK–/DACCLK+ 負／正のDACクロック入力（DACCLK）
AVSS
アナログ電源グラウンドのシールド。DACのAVSS
に接続します。
IRQ/UNSIGNED
PIN_MODE＝0の場合にこのピンはIRQの役割をし
ます。アクティブ・ローレベルのオープン・ドレイ
ン割込み要求出力。10kΩの抵抗を使用して
DVDD33にプルアップします。
PIN_MODE＝1の場合にこのピンはUNSIGNEDとな
ります。デジタル入力ピンとして使用し、「0」にす
ると2の補数入力データ・フォーマット、
「1」にする
と符号なしに設定されます。
RESET/PD
PIN_MODE＝ 0の場合にこのピンはRESETの役割
となります。「1」のときAD9736をリセットします。
PIN_MODE ＝ 1 の場合にこのピンは PD の役割とな
ります。「1」のとき、AD9736をパワーダウン状態
に設定します。
CSB/2×
「シリアル・ペリフェラル・インターフェース」と
「ピン・モード動作」を参照
SDIO/FIFO
「ピン・モード動作」を参照
― 10 ―
REV. A
AD9734/AD9735/AD9736
ピン番号
記号
G13
G14
H1、H2、H3、H4、H11、H12、H13、H14、J1、J2、
J3、J4、J11、J12、J13、J14
K1、K2、K3、K4、K11、K12、L2、L3、L4、L5、L6、
L9、L10、L11、L12、M3、M4、M5、M6、M9、
M10、M11、M12
SCLK/FSC0
SDO/FSC1
DVDD18
説明
K13、K14
DB<13>–/DB<13>+ 負／正のデータ入力ビット13（MSB）。IEEE-1596
DVSS
「ピン・モード動作」を参照
「ピン・モード動作」を参照
1.8Vのデジタル電源
デジタル電源グラウンド
低減幅LVDSに適合
L1
PIN_MODE
L7、L8、M7、M8、N7、N8、P7、P8
L13、L14
DVDD33
3.3Vのデジタル電源
DB<12>–/DB<12>+ 負／正のデータ入力ビット12。IEEE-1596低減幅
M2、M1
DB<0>–/DB<0>+
M13、M14
DB<11>–/DB<11>+ 負／正のデータ入力ビット11。IEEE-1596低減幅
0＝SPIモード。SPIをイネーブルにします。
1＝PINモード。SPIをディスエーブルにします。
直接的なピン制御
LVDSに適合
負／正のデータ入力ビット0（LSB）。IEEE-1596低
減幅LVDSに適合
LVDSに適合
N1、P1
DB<1>–/DB<1>+
負／正のデータ入力ビット1。IEEE-1596低減幅
LVDSに適合
N2、P2
DB<2>–/DB<2>+
負／正のデータ入力ビット2。IEEE-1596低減幅
LVDSに適合
N3、P3
DB<3>–/DB<3>+
負／正のデータ入力ビット3。IEEE-1596低減幅
LVDSに適合
N4、P4
DB<4>–/DB<4>+
負／正のデータ入力ビット4。IEEE-1596低減幅
LVDSに適合
N5、P5
DB<5>–/DB<5>+
負／正のデータ入力ビット5。IEEE-1596低減幅
LVDSに適合
N6、P6
N9、P9
N10、P10
DATACLK_OUT–/
DATACLK_OUT+
DATACLK_IN–/
DATACLK_IN+
DB<6>–/DB<6>+
負／正のデータ出力クロック。IEEE-1596低減幅
LVDSに適合
負／正のデータ入力クロック。IEEE-1596低減幅
LVDSに適合
負／正のデータ入力ビット6。IEEE-1596低減幅
LVDSに適合
N11、P11
DB<7>–/DB<7>+
負／正のデータ入力ビット7。IEEE-1596低減幅
LVDSに適合
N12、P12
DB<8>–/DB<8>+
負／正のデータ入力ビット8。IEEE-1596低減幅
LVDSに適合
N13、P13
DB<9>–/DB<9>+
負／正のデータ入力ビット9。IEEE-1596低減幅
LVDSに適合
N14、P14
DB<10>–/DB<10>+ 負／正のデータ入力ビット10。IEEE-1596低減幅
LVDSに適合
REV. A
― 11 ―
AD9734/AD9735/AD9736
1
2
3
4
5
6
7
8 9 10 11 12 13 14
A
B
C
D
DACCLK– E
DACCLK+ F
G
H
J
K
DB11 (MSB)
L
DB10
DB9
NC M
N
表7.
04862-115
DB7
DB8
DB6
DB5
DB4
DATACLK_IN
DB3
DATACLK_OUT
DB2
DB1
NC
図3.
DB0 (LSB)
P
AD9735のデジタルLVDS入力、クロック入出力（上面図）
AD9735 ピン機能の説明
ピン番号
記号
説明
A1、A2、A3、B1、B2、B3、C1、C2、C3、D2、D3
A4、A5、A6、A9、A10、A11、B4、B5、B6、B9、
B10、B11、C4、C5、C6、C9、C10、C11、D4、D5、
D6、D9、D10、D11
A7、B7、C7、D7
A8、B8、C8、D8
A12、A13、B12、B13、C12、C13、D12、D13
A14
B14
CVDD18
AVSS
1.8Vのクロック電源
アナログ電源グラウンド
IOUTB
IOUTA
AVDD33
DNC
I120
DACの負側出力。10∼30mAのフルスケール出力電流
DACの正側出力。10∼30mAのフルスケール出力電流
3.3Vのアナログ電源
C14
D1、E2、E3、E4、F2、F3、F4、G1、G2、G3、G4
D14
E1、F1
E11、E12、F11、F12、G11、G12
E13
E14
F13
F14
G13
G14
接続しないでください。
公称値1.2V のリファレンス。10kΩ の抵抗を介して
アナログ・グラウンドに接続し、120µAのリファレ
ンス電流を生成します。
VREF
バンドギャップ・リファレンス入出力。 1nF のコン
デンサを介してアナログ・グラウンドに接続しま
す。出力インピーダンスは約5kΩです。
CVSS
クロック電源グラウンド
IPTAT
工場テスト用ピン。絶対温度に比例した出力電流。
25℃のとき約10µAの電流を出力し、勾配は約
20nA/℃です。
DACCLK–/DACCLK+ 負／正のDACクロック入力（DACCLK）
AVSS
アナログ電源グラウンドのシールド。DACのAVSS
に接続します。
IRQ/UNSIGNED
PIN_MODE＝0の場合にIRQ：アクティブ・ローレ
ベルのオープン・ドレイン割込み要求出力。 10kΩ
の抵抗を使用してDVDD33にプルアップします。
PIN_MODE＝1の場合にUNSIGNED：デジタル入
力ピンとして使用し、0＝2の補数入力データ・
フォーマット、1＝符号なしに設定されます。
RESET/PD
PIN_MODE＝0の場合にRESET：1のとき、
AD9735をリセットします。
PIN_MODE＝1の場合にPD：1のとき、AD9735を
パワーダウン状態に設定します。
CSB/2×
「シリアル・ペリフェラル・インターフェース」と
「ピン・モード動作」を参照
SDIO/FIFO
「ピン・モード動作」を参照
SCLK/FSC0
「ピン・モード動作」を参照
SDO/FSC1
「ピン・モード動作」を参照
― 12 ―
REV. A
AD9734/AD9735/AD9736
ピン番号
記号
説明
H1、H2、H3、H4、H11、H12、H13、H14、J1、J2、
DVDD18
J3、J4、J11、J12、J13、J14
K1、K2、K3、K4、K11、K12、L2、L3、L4、L5、L6、 DVSS
L9、L10、L11、L12、M3、M4、M5、M6、M9、
M10、M11、M12
1.8Vのデジタル電源
デジタル電源グラウンド
K13、K14
DB<11>–/DB<11>+ 負／正のデータ入力ビット11（MSB）。IEEE-1596
L1
PIN_MODE
L7、L8、M7、M8、N7、N8、P7、P8
L13、L14
DVDD33
3.3Vのデジタル電源
DB<10>–/DB<10>+ 負／正のデータ入力ビット10。IEEE-1596低減幅
低減幅LVDSに適合
0＝SPIモード。SPIをイネーブルにします。
1＝PINモード。SPIをディスエーブルにします。
直接的なピン制御
LVDSに適合
M1、M2
M13、M14
NC
DB<9>–/DB<9>+
N1、P1
N2、P2
NC
DB<0>–/DB<0>+
接続しないでください。
負／正のデータ入力ビット9。IEEE-1596低減幅
LVDSに適合
接続しないでください。
負／正のデータ入力ビット0。IEEE-1596低減幅
LVDSに適合
N3、P3
DB<1>–/DB<1>+
負／正のデータ入力ビット1。IEEE-1596低減幅
LVDSに適合
N4、P4
DB<2>–/DB<2>+
負／正のデータ入力ビット2。IEEE-1596低減幅
LVDSに適合
N5、P5
DB<3>–/DB<3>+
負／正のデータ入力ビット3。IEEE-1596低減幅
LVDSに適合
N6、P6
N9、P9
N10、P10
DATACLK_OUT–/
DATACLK_OUT+
DATACLK_IN–/
DATACLK_IN+
DB<4>–/DB<4>+
負／正のデータ出力クロック。IEEE-1596低減幅
LVDSに適合
負／正のデータ入力クロック。IEEE-1596低減幅
LVDSに適合
負／正のデータ入力ビット4。IEEE-1596低減幅
LVDSに適合
N11、P11
DB<5>–/DB<5>+
負／正のデータ入力ビット5。IEEE-1596低減幅
LVDSに適合
N12、P12
DB<6>–/DB<6>+
負／正のデータ入力ビット6。IEEE-1596低減幅
LVDSに適合
N13、P13
DB<7>–/DB<7>+
負／正のデータ入力ビット7。IEEE-1596低減幅
LVDSに適合
N14、P14
DB<8>–/DB<8>+
負／正のデータ入力ビット8。IEEE-1596低減幅
LVDSに適合
REV. A
― 13 ―
AD9734/AD9735/AD9736
1
2
3
4
5
6
7
8 9 10 11 12 13 14
A
B
C
D
DACCLK–
E
DACCLK + F
G
H
J
K
DB9 (MSB)
L
DB8
NC M
DB7
N
図4.
表8.
04862-114
DB5
DB6
DB4
DB3
DB2
DATACLK_IN
DB1
DATACLK_OUT
NC
DB0 (LSB)
NC
NC
P
AD9734のデジタルLVDS入力、クロック入出力（上面図）
AD9734 ピン機能の説明
ピン番号
記号
説明
A1、A2、A3、B1、B2、B3、C1、C2、C3、D2、D3
A4、A5、A6、A9、A10、A11、B4、B5、B6、B9、
B10、B11、C4、C5、C6、C9、C10、C11、D4、D5、
D6、D9、D10、D11
A7、B7、C7、D7
A8、B8、C8、D8
A12、A13、B12、B13、C12、C13、D12、D13
A14
B14
CVDD18
AVSS
1.8Vのクロック電源
アナログ電源グラウンド
IOUTB
IOUTA
AVDD33
DNC
I120
DACの負側出力。10∼30mAのフルスケール出力電流
DACの正側出力。10∼30mAのフルスケール出力電流
3.3Vのアナログ電源
C14
D1、E2、E3、E4、F2、F3、F4、G1、G2、G3、G4
D14
E1、F1
E11、E12、F11、F12、G11、G12
E13
E14
F13
F14
G13
G14
接続しないでください。
公称値1.2V のリファレンス。10kΩ の抵抗を介して
アナログ・グラウンドに接続し、120µAのリファレ
ンス電流を生成します。
VREF
バンドギャップ・リファレンス入出力。 1nF のコン
デンサを介してアナログ・グラウンドに接続しま
す。出力インピーダンスは約5kΩです。
CVSS
クロック電源グラウンド
IPTAT
工場テスト用ピン。絶対温度に比例した出力電流。
25℃のとき約10µAの電流を出力し、勾配は約
20nA/℃です。
DACCLK–/DACCLK+ 負／正のDACクロック入力（DACCLK）
AVSS
アナログ電源グラウンドのシールド。DACのAVSS
に接続します。
IRQ/UNSIGNED
PIN_MODE＝0の場合にIRQ：アクティブ・ローレ
ベルのオープン・ドレイン割込み要求出力。 10kΩ
の抵抗を使用してDVDD33にプルアップします。
PIN_MODE＝1の場合にUNSIGNED：デジタル入
力ピンとして使用し、0＝2の補数入力データ・
フォーマット、1＝符号なしに設定されます。
RESET/PD
PIN_MODE＝0の場合にRESET：1のとき、
AD9734をリセットします。
PIN_MODE＝1の場合にPD：1のとき、AD9734を
パワーダウン状態に設定します。
CSB/2×
「シリアル・ペリフェラル・インターフェース」と
「ピン・モード動作」を参照
SDIO/FIFO
「ピン・モード動作」を参照
SCLK/FSC0
「ピン・モード動作」を参照
SDO/FSC1
「ピン・モード動作」を参照
― 14 ―
REV. A
AD9734/AD9735/AD9736
ピン番号
記号
説明
H1、H2、H3、H4、H11、H12、H13、H14、J1、J2、
DVDD18
J3、J4、J11、J12、J13、J14
K1、K2、K3、K4、K11、K12、L2、L3、L4、L5、L6、 DVSS
L9、L10、L11、L12、M3、M4、M5、M6、M9、
M10、M11、M12
1.8Vのデジタル電源
K13、K14
DB<9>–/DB<9>+
負／正のデータ入力ビット9（MSB）。IEEE-1596低
減幅LVDSに適合
L1
PIN_MODE
0＝SPIモード。SPIをイネーブルにします。
1＝PINモード。SPIをディスエーブルにします。
L7、L8、M7、M8、N7、N8、P7、P8
L13、L14
DVDD33
DB<8>–/DB<8>+
3.3Vのデジタル電源
デジタル電源グラウンド
直接的なピン制御
負／正のデータ入力ビット8。IEEE-1596低減幅
LVDSに適合
M1、M2
M13、M14
NC
DB<7>–/DB<7>+
接続しないでください。
負／正のデータ入力ビット7。IEEE-1596低減幅
LVDSに適合
N1、P1
N2、P2
N3、P3
N4、P4
NC
NC
NC
DB<0>–/DB<0>+
接続しないでください。
接続しないでください。
接続しないでください。
負／正のデータ入力ビット0。IEEE-1596低減幅
LVDSに適合
N5、P5
DB<1>–/DB<1>+
負／正のデータ入力ビット1。IEEE-1596低減幅
LVDSに適合
N6、P6
N9、P9
N10、P10
DATACLK_OUT–/
DATACLK_OUT+
DATACLK_IN–/
DATACLK_IN+
DB<2>–/DB<2>+
負／正のデータ出力クロック。IEEE-1596低減幅
LVDSに適合
負／正のデータ入力クロック。IEEE-1596低減幅
LVDSに適合
負／正のデータ入力ビット2。IEEE-1596低減幅
LVDSに適合
N11、P11
DB<3>–/DB<3>+
負／正のデータ入力ビット3。IEEE-1596低減幅
LVDSに適合
N12、P12
DB<4>–/DB<4>+
負／正のデータ入力ビット4。IEEE-1596低減幅
LVDSに適合
N13、P13
DB<5>–/DB<5>+
負／正のデータ入力ビット5。IEEE-1596低減幅
LVDSに適合
N14、P14
DB<6>–/DB<6>+
負／正のデータ入力ビット6。IEEE-1596低減幅
LVDSに適合
REV. A
― 15 ―
AD9734/AD9735/AD9736
電源および制御ピンの位置
4
5
6
7
8
1
9 10 11 12 13 14
A
A
B
B
C
C
D
D
E
E
F
F
G
G
H
H
J
J
K
K
L
L
M
M
N
N
P
P
図5.
1
2
04862-002
AVSS：アナログ電源グラウンドのシールド
4
5
6
7
8
4
5
6
7
8 9 10 11 12 13 14
DVDD33：3.3Vデジタル電源
DVSS：デジタル電源グラウンド
図7.
アナログ電源ピン（上面図）
3
3
DVDD18：1.8Vデジタル電源
AVDD33：3.3Vアナログ電源
AVSS：アナログ電源グラウンド
2
04862-004
3
デジタル電源ピン（上面図）
9 10 11 12 13 14
19 2
A
3
4
5
6
IOUTA
2
IOUTB
1
7
8
10 11 12 13 14
B
A
C
D
E
F
G
H
J
B
I120
C
VREF
D
IPTAT
PIN_MODE = 0,
SPI イネーブル
E
IRQ
F
CSB
SDIO
G
SCLK
SDO
RESET
H
K
J
L
K
M
PIN_MODE L
N
M
2×
FIFO
P
N
FSC0
FSC1
CVDD18：1.8Vクロック電源
CVSS：クロック電源グラウンド
図6.
04862-003
P
図8.
アナログ入出力およびSPI制御ピン（上面図）
クロック電源ピン（上面図）
― 16 ―
REV. A
04862-006
PIN_MODE = 1,
SPI ディスエーブル
PD
UNSIGNED
AD9734/AD9735/AD9736
用語の定義
直線性誤差（積分非直線性またはINL）
電源電圧変動除去比
ゼロからフルスケールまでを結んだ直線で表される理想的な出
力と実際のアナログ出力との最大偏差。
電源が定格値から最小または最大の規定電圧に変化したとき
の、フルスケール出力における最大変動をいいます。
微分非直線性（DNL）
デジタル入力コードが1LSB 変化したときのアナログ出力の変
セトリング時間
化の測定値で、フルスケールに対して正規化されます。
出力がその最終値から所定許容範囲内の値に達してそこにとど
まるまでの時間で、出力遷移の開始時点から測定されます。
単調増加性
DACに単調増加性があれば、デジタル入力が増加するとき、ア
グリッチ・インパルス
DACにおける非対称スイッチング時間は、グリッチ・インパルス
ナログ出力が増加するか一定になります。
として定量化される不要な出力トランジェントを引き起こしま
す。pV-sを単位として、グリッチの正味の面積で測定されます。
オフセット誤差
理想的なゼロからの出力電流の偏差をいいます。 IOUTA の場
合、すべての入力を 0 に設定したとき出力が 0mA になります。
IOUTBの場合、すべての入力を1に設定したとき出力が0mAに
なります。
スプリアス・フリー・ダイナミック・レンジ
ゲイン誤差
入力信号の測定値の実効値と、第1∼第6高調波成分のrms和の
比をいいます。パーセントまたはデシベル（dB）で表します。
理想的な出力スパンと実際の偏差をいいます。実際のスパンは、
すべての入力を1に設定したときの出力から、すべての入力を0
に設定したときの出力を引いた値になります。
出力コンプライアンス・レンジ
電流出力DACの出力における許容電圧範囲です。最大コンプラ
イアンス限界を超えて動作させると、出力段の飽和やブレーク
ダウンを招いて線形性が失われるおそれがあります。
規定の帯域にわたるスプリアス信号のピーク値と、出力信号の
rms振幅の実効値の差をdBで表した値です。
全高調波歪み（THD）
マルチトーン・パワー比
振幅の等しい複数のキャリア・トーンを含むスプリアス・フ
リー・ダイナミック・レンジです。キャリア・トーンと除去し
たトーン領域内のピーク・スプリアス信号のrms振幅の差とし
て測定されます。
温度ドリフト
室温（25℃）からTMINまたはTMAXに変化したときの変化分とし
て定義されます。オフセットとゲイン・ドリフトについては、
1℃あたりのドリフトがフルスケール・レンジ（FSR）に対す
る ppm で表されます。リファレンス・ドリフトについては、
1℃あたりのドリフトがppmで表されます。
REV. A
― 17 ―
AD9734/AD9735/AD9736
代表的な性能特性
AD9736のスタティック直線性（10mAフルスケール）
1.00
1.0
0.75
0.8
0.50
0.6
0.25
0.4
誤差（LSB）
誤差（LSB）
0
–0.25
–0.50
–0.75
–1.00
0.2
0
–0.2
–0.4
–1.25
–0.6
–1.50
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
–1.0
04862-008
–2.00
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
図9. AD9736のINL（−40℃、10mAフルスケール）
04862-010
–0.8
–1.75
図12. AD9736のDNL（−40℃、10mAフルス
ケール）
1.00
1.0
0.75
0.8
0.50
0.6
0.25
0.4
誤差（LSB）
誤差（LSB）
0
–0.25
–0.50
–0.75
–1.00
0.2
0
–0.2
–0.4
–1.25
–0.6
–1.50
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
図10.
–1.0
04862-008
–2.00
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
AD9736のINL（25℃、10mAフルスケール）
04862-011
–0.8
–1.75
図13. AD9736のDNL（25℃、10mAフルスケール）
1.00
1.0
0.75
0.8
0.50
0.6
0.25
0.4
誤差（LSB）
–0.25
–0.50
–0.75
–1.00
0.2
0
–0.2
–0.4
–1.25
–0.6
–1.50
–2.00
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
図11.
–1.0
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
AD9736のINL（85℃、10mAフルスケール）
図14.
― 18 ―
04862-012
–0.8
–1.75
04862-009
誤差（LSB）
0
AD9736のDNL（85℃、10mAフルスケール）
REV. A
AD9734/AD9735/AD9736
0.6
0.8
0.5
0.6
0.4
0.4
0.3
0.2
0.2
0
–0.2
–0.4
–0.2
–0.8
–0.3
–1.0
–0.4
–1.2
–0.5
6144
8192
10240 12288 14336 16384
コード
図15.
–0.6
0
0.5
0.6
0.4
0.4
0.3
0.2
0.2
誤差（LSB）
0.6
0.8
0
–0.2
–0.4
0
–0.2
–0.3
–1.0
–0.4
–1.2
–0.5
8192
10240 12288 14336 16384
コード
図16.
–0.6
04862-014
6144
0
図19.
0.6
0.8
0.5
0.6
0.4
0.4
0.3
0.2
0.2
誤差（LSB）
1.0
0
–0.2
–0.4
–0.3
–1.0
–0.4
–1.2
–0.5
6144
8192
10240 12288 14336 16384
コード
図17.
REV. A
8192
10240 12288 14336 16384
AD9736のINL（85℃、20mAフルスケール）
–0.6
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
図20.
― 19 ―
AD9736のDNL（25℃、20mAフルスケール）
0
–0.2
4096
6144
–0.1
–0.8
2048
4096
0.1
–0.6
0
2048
コード
AD9736のINL（25℃、20mAフルスケール）
–1.4
10240 12288 14336 16384
–0.1
–0.8
4096
8192
0.1
–0.6
2048
6144
図18. AD9736のDNL（−40℃、20mAフルス
ケール）
1.0
0
4096
コード
AD9736のINL（−40℃、20mAフルスケール）
–1.4
2048
04862-017
4096
AD9736のDNL（85℃、20mAフルスケール）
04862-018
2048
04862-013
0
誤差（LSB）
0
–0.1
–0.6
–1.4
誤差（LSB）
0.1
04862-016
誤差（LSB）
1.0
04862-015
誤差（LSB）
AD9736のスタティック直線性（20mAフルスケール）
AD9734/AD9735/AD9736
AD9736のスタティック直線性（30mAフルスケール）
2.0
0.6
0.5
1.5
0.4
1.0
0.3
誤差（LSB）
誤差（LSB）
0.2
0.5
0
–0.5
0.1
0
–0.1
–0.2
–1.0
–0.3
–0.4
–1.5
2048
4096
6144
8192
10240 12288 14336 16384
コード
–0.6
04862-019
0
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
図21. AD9736のINL
（−40℃、30mAフルスケール）
04862-022
–0.5
–2.0
図24. AD9736のDNL（−40℃、30mAフルス
ケール）
2.0
0.6
0.5
1.5
0.4
1.0
0.3
誤差（LSB）
誤差（LSB）
0.2
0.5
0
–0.5
0.1
0
–0.1
–0.2
–1.0
–0.3
–0.4
–1.5
2048
4096
6144
8192
10240 12288 14336 16384
コード
図22.
–0.6
04862-020
0
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
AD9736のINL（25℃、30mAフルスケール）
図25.
2.0
04862-023
–0.5
–2.0
AD9736のDNL（25℃、30mAフルスケール）
1.0
1.5
0.5
1.0
0.5
0
0
誤差（LSB）
0
0
–0.5
–0.5
–1.0
–0.5
–1.0
–1.5
–2.0
–1.0
–1.5
–2.5
–2.0
0
2048
4096
6144
8192
10240 12288 14336 16384
コード
図23.
AD9736のINL（85℃、30mAフルスケール）
–3.0
0
2048
6144
8192
10240 12288 14336 16384
コード
図26.
― 20 ―
4096
04862-024
–1.5
04862-021
誤差（LSB）
0
AD9736のDNL（85℃、30mAフルスケール）
REV. A
AD9734/AD9735/AD9736
AD9735のスタティック直線性（10mA、20mA、30mAフルスケール）
0.4
0.100
0.050
0.3
0
誤差（LSB）
誤差（LSB）
0.2
0.1
–0.050
–0.100
0
–0.150
–0.1
0
512
1024
1536
2048
2560
3072
3584
4096
コード
図27.
–0.250
04862-025
–0.2
0
512
1024
1536
2048
2560
3072
3584
4096
コード
AD9735のINL（25℃、10mAフルスケール）
04862-028
–0.200
図30. AD9735のDNL
（25℃、10mAフルスケール）
0.100
0.15
0.075
0.10
0.050
0.05
誤差（LSB）
誤差（LSB）
0.025
0
–0.05
0
–0.025
–0.050
–0.10
–0.075
–0.15
0
512
1024
1536
2048
2560
3072
3584
4096
コード
図28.
–0.125
04862-026
–0.20
0
512
1024
1536
2048
2560
3072
3584
4096
コード
AD9735のINL（25℃、20mAフルスケール）
図31.
0.2
0.050
0.1
0
04862-029
–0.100
AD9735のDNL（25℃、20mAフルスケール）
–0.050
0
誤差（LSB）
誤差（LSB）
–1.000
–0.1
–0.2
–1.150
–0.200
–0.3
–0.250
–0.4
–0.300
–0.5
0
512
1024
1536
2048
2560
3072
3584
4096
コード
図29.
REV. A
–0.400
04862-027
–0.6
0
512
1024
1536
2048
2560
3072
3584
4096
コード
AD9735のINL（25℃、30mAフルスケール）
図32.
― 21 ―
AD9735のDNL（25℃、30mAフルスケール）
04862-030
–0.350
AD9734/AD9735/AD9736
0.04
0.04
0.03
0.02
0.02
0
0.01
–0.02
0
–0.04
–0.01
–0.06
0
128
256
384
512
640
768
896
1024
コード
図33.
–0.02
0
128
256
384
512
640
768
896
1024
コード
AD9734のINL（25℃、10mAフルスケール）
04862-034
誤差（LSB）
0.06
04862-031
誤差（LSB）
AD9734のスタティック直線性（10mA、20mA、30mAフルスケール）
図36. AD9734のDNL
（25℃、10mAフルスケール）
0.03
0.03
0.02
0.02
0.01
0.01
誤差（LSB）
誤差（LSB）
0
–0.01
–0.02
–0.03
0
–0.01
–0.04
–0.02
0
128
256
384
512
640
768
896
1024
コード
図34.
–0.03
04862-032
–0.06
0
128
256
384
512
640
768
896
1024
コード
AD9734のINL（25℃、20mAフルスケール）
図37.
04862-035
–0.05
AD9734のDNL（25℃、20mAフルスケール）
0.01
0.06
0.04
0
0.02
–0.01
誤差（LSB）
–0.02
–0.04
–0.02
–0.03
–0.06
–0.04
–0.08
–0.12
0
128
256
384
512
640
768
896
1024
コード
図35.
–0.06
0
128
256
384
512
640
768
896
1024
コード
AD9734のINL（25℃、30mAフルスケール）
図38.
― 22 ―
04862-036
–0.05
–0.10
04862-033
誤差（LSB）
0
AD9734のDNL（25℃、30mAフルスケール）
REV. A
AD9734/AD9735/AD9736
AD9736の消費電力（20mAフルスケール）
0.7
0.50
0.45
0.6
合計値
0.40
合計値
0.5
0.30
0.25
0.20
DVDD18
0.15
DVDD18
0.3
CVDD18
0.2
AVDD33
0.10
0
250
500
750
1000
1250
fDAC（MHz）
1500
04862-037
DVDD33
0
図39. AD9736のfDAC 対消費電力
（1倍モード、25℃）
DVDD33
AVDD33
0.1
CVDD18
0.05
REV. A
0.4
0
0
250
500
750
1000
1250
1500
fDAC（MHz）
図40. AD9736のfDAC 対消費電力（2倍インター
ポレーション・モード、25℃）
― 23 ―
04862-038
消費電力（W）
消費電力（W）
0.35
AD9734/AD9735/AD9736
80
75
IMD（dBc）
SFDR（dBc）
70
800MSPS
65
60
1.2GSPS
1GSPS
50
0
50
100 150 200 250 300 350 400 450 500 550 600
fOUT（MHz）
04862-039
55
92
90
88
86
84
82
80
78
76
74
72
70
68
66
64
62
60
58
0
50
100
150
200
250
300
350
400
450
500
550
fOUT（MHz）
04862-042
AD9736の動的性能（20mAフルスケール）
図44. AD9736 50個のfOUT 対 IMD
（25℃、1.2GSPS）
図41. AD9736のSFDR、fOUT、fDACの関連特性
（25℃）
90
80
85
75
1GSPS
80
IMD（dBc）
SFDR (dBc）
70
65
+85°C
60
75
70
800MSPS
1.2GSPS
65
–40°C
60
+25°C
55
55
100 150 200 250 300 350 400 450 500 550 600
fOUT（MHz）
図42.
50
0
100
200
300
400
500
600
04862-043
50
600
04862-044
0
04862-040
50
fOUT（MHz）
AD9736のSFDR、fOUT、温度の関連特性
図45. AD9736のIMD、fOUT、fDACの関連特性
（25℃）
90
78
76
85
74
72
80
IMD（dBc）
68
66
64
62
60
58
75
–40°C
70
+25°C
+85°C
65
60
56
55
54
52
0
50
100
150
200
250
300
350
400
450
500
fOUT(MHz）
550
04862-041
SFDR（dBc）
70
50
0
100
200
300
400
500
fOUT（MHz）
図43. AD9736 50個のfOUT 対 SFDR
（25℃、1.2GSPS）
図46. AD9736のIMD、fOUT、温度の関連特性
（1.2GSPS）
― 24 ―
REV. A
AD9734/AD9735/AD9736
95
90
90
85
IMD
0dBFS
80
SFDR
75
70
75
–6dBFS
65
65
60
60
55
55
0
10
100
fOUT（MHz）
–12dBFS
70
50
0
100
200
300
図47. AD9736のfOUT 対低周波数IMDおよび
SFDR（25℃、1.2GSPS）
500
600
図50. AD9736のIMD、fOUT、AOUTの関連特性
（25℃、1.2GSPS）
90
90
3次IMD
85
85
SFDR_2×
SFDR
80
75
70
65
75
70
SFDR_1×
65
60
60
55
55
50
0
50
100
150
200
250
300
350
fOUT（MHz）
50
0
50
100
150
200
250
300
350
fOUT（MHz）
図48. AD9736のfOUT 対 IMDおよびSFDR
（25℃、1.2GSPS、2倍インターポレー
ション・モード）
04862-049
SFDR、IMD（dBc）
80
04862-046
SFDR、IMD（dBc）
400
fOUT（MHz）
04862-048
IMD（dBc）
80
04862-045
IMD、SFDR（dBc）
85
図51. AD9736のfOUT 対 SFDR（25℃、1.2GSPS、
1倍／2倍インターポレーション・モード）
80
90
75
85
3次IMD_1×
–12dBFS
80
65
0dBFS
60
55
–6dBFS
3次IMD_2×
75
70
65
60
45
55
40
0
100
200
300
400
500
600
fOUT（MHz）
04862-047
50
図49. AD9736のSFDR、fOUT、AOUTの関連特性
（25℃、1.2GSPS）
REV. A
50
0
50
100
150
200
250
300
350
fOUT（MHz）
04862-050
SFDR、IMD（dBc）
SFDR（dBc）
70
図52. AD9736のfOUT 対 IMD（25℃、1.2GSPS、
1倍／2倍インターポレーション・モード）
― 25 ―
REV. A
AD9734/AD9735/AD9736
–150
–150
–152
–152
–154
–154
–156
1.2GSPS
–160
–162
–158
–160
–164
–164
–166
–166
–168
–168
–170
0
100
200
300
400
500
600
fOUT（MHz）
+85°C
–162
–40°C
+25°C
–170
0
200
300
400
500
600
fOUT（MHz）
図53. AD9736のシングル・トーンNSD、fOUT、
fDACの関連特性（25℃）
図56. AD9736の8トーンNSD、fOUT、温度の関
連特性（1.2GSPS）
–150
–157
–152
–158
–154
–159
NSD（dBm/Hz）
–156
+85°C
–158
–40°C
–160
+25°C
–162
–164
–160
–161
–162
–163
–164
–166
–165
–168
0
100
200
300
400
500
600
fOUT（MHz）
04862-052
–166
–170
0
50
100
150
200
250
300
350
400
450
500
550
fOUT（MHz）
04862-055
NSD（dBm/Hz）
100
04862-054
NSD（dBm/Hz）
1GSPS
–158
04862-051
NSD（dBm/Hz）
–156
図57. AD9736 50個のfOUT 対シングル・トーン
NSD（1.2GSPS、25℃）
図54. AD9736のシングル・トーンNSD、fOUT、
温度の関連特性（1.2GSPS）
–150
–161
–152
–154
–162
NSD（dBm/Hz）
NSD（dBm/Hz）
–156
–158
–160
–162
1GSPS
–163
–164
–165
–164
1.2GSPS
–166
–166
0
100
200
300
400
500
fOUT（MHz）
600
04862-053
–167
–170
50
100
150
200
250
300
350
400
450
500
fOUT（MHz）
550
図58. AD9736 50個のfOUT 対 8トーンNSD
（1.2GSPS、25℃）
図55. AD9736の8トーンNSD、fOUT、fDACの関
連特性（25℃）
REV. A
0
04862-056
–168
― 26 ―
REV. A
AD9734/AD9735/AD9736
AD9735とAD9734の動的性能（20mAフルスケール）
80
90
85
75
1GSPS
80
800MSPS
IMD（dBc）
SFDR（dBc）
70
65
60
75
800MSPS
70
1.2GSPS
65
1GSPS
60
55
0
50
100 150 200 250 300 350 400 450 500 550 600
fOUT（MHz）
50
04862-060
50
0
50
100 150 200 250 300 350 400 450 500 550 600
fOUT（MHz）
図59. AD9735のSFDR、fOUT、fDACの関連特性
（1.2GSPS）
04862-063
55
1.2GSPS
図62. AD9734のIMD、fOUT、fDACの関連特性
（1.2GSPS）
80
–150
–152
75
–154
–156
NSD（dBc/Hz）
800MSPS
65
1GSPS
60
1 トーン
–158
–160
–162
8 トーン
–164
–166
55
1.2GSPS
0
50
100 150 200 250 300 350 400 450 500 550 600
fOUT（MHz）
–170
04862-061
50
–168
0
50
100 150 200 250 300 350 400 450 500 550 600
fOUT（MHz）
図60. AD9734のSFDR、fOUT、fDACの関連特性
（1.2GSPS）
図63.
90
04862-064
SFDR（dBc）
70
AD9735のfOUT 対 NSD（1.2GSPS）
–145
1GSPS
–147
85
–149
8 トーン
80
–151
NSD（dBc/Hz）
IMD（dBc）
800MSPS
75
70
65
1.2GSPS
–153
1 トーン
–155
–157
–159
60
–161
55
50
100 150 200 250 300 350 400 450 500 550 600
fOUT（MHz）
–165
04862-062
0
0
100 150 200 250 300 350 400 450 500 550 600
fOUT（MHz）
図61. AD9735のIMD、fOUT、fDACの関連特性
（1.2GSPS）
REV. A
50
図64.
― 27 ―
04862-065
–163
50
AD9734のfOUT 対 NSD（1.2GSPS）
REV. A
AD9734/AD9735/AD9736
AD973xのWCDMA ACLR（20mAフルスケール）
REF –22.75dBm
#AVG
ログ 10dB/
04862-057
#ATTEN 6dB
VBW 300kHz
PAVG
10
W1
S2
センター周波数 134.83MHz
#RES BW 30kHz
RMS結果
キャリア・パワー
–10.72dBm/
3.84000MHz
図65.
オフセット周波数
5.00MHz
10.0MHz
15.0MHz
REF BW
3.840MHz
3.840MHz
3.884MHz
SPAN 33.88MHz
掃引 109.9ms (601pts)
下限レベル
dBc
dBm
–81.65
–92.37
–82.06
–92.78
–82.11
–92.83
上限レベル
dBc
dBm
–81.39
–92.11
–82.43
–93.16
–82.39
–93.11
AD9736の134.83MHzにおけるWCDMAキャリア（fDAC＝491.52MSPS）
REF –22.75dBm
#AVG
ログ 10dB/
04862-058
#ATTEN 6dB
VBW 300kHz
PAVG
10 S2
センター周波数 134.83MHz
#RES BW 30kHz
RMS結果
キャリア・パワー
–10.72dBm/
3.84000MHz
図66.
オフセット周波数
5.00MHz
10.0MHz
15.0MHz
REF BW
3.840MHz
3.840MHz
3.884MHz
下限レベル
dBc
dBm
–80.32
–91.10
–81.13
–91.91
–80.43
–91.21
SPAN 33.88MHz
掃引 109.9ms (601pts)
上限レベル
dBc
dBm
–80.60
–91.38
–80.75
–91.53
–81.36
–92.13
A69735の134.83MHzにおけるWCDMAキャリア（fDAC＝491.52MSPS）
REF –22.75dBm
#AVG
ログ 10dB/
04862-059
#ATTEN 6dB
PAVG
10 S2
センター周波数 134.83MHz
#RES BW 30kHz
RMS結果
キャリア・パワー
–10.76dBm/
3.84000MHz
図67.
REV. A
VBW 300kHz
オフセット周波数
5.00MHz
10.0MHz
15.0MHz
SPAN 33.88MHz
掃引 109.9ms (601pts)
REF BW
3.840MHz
3.840MHz
3.884MHz
下限レベル
dBc
dBm
–71.07
–81.83
–70.55
–81.31
–70.79
–81.56
上限レベル
dBc
dBm
–71.23
–81.99
–71.42
–82.19
–71.25
–82.01
AD9734の134.83MHz時のWCDMAキャリア（fDAC＝491.52MSPS）
― 28 ―
AD9734/AD9735/AD9736
SPIレジスタ・マップ
未指定または予備のビットの場所には0を書き込んでください。これらのビットを読み出すと、未知の値を返します。
表9.
SPIレジスタ・マップ
アドレス
アドレス
デフォルト値
（10進数値）（16進数値）レジスタ名
ビット7
ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
ビット0
（16進数値）
ピン・モード
（16進数値）
0
00
MODE
SDIO_DIR
LSBFIRST
RESET
LONG_INS
2X MODE
FIFO MODE
DATAFRMT
PD
00
00
1
01
IRQ
LVDS
SYNC
CROSS
予備
IE_LVDS
IE_SYNC
IE_CROSS
予備
00
00
FSC<9>
FSC<8>
02
02
FSC<6>
FSC<5>
FSC<4>
FSC<3>
FSC<2>
FSC<1>
FSC<0>
00
00
2
02
FSC_1
SLEEP
3
03
FSC_2
FSC<7>
4
04
LVDS_CNT1
MSD<3>
MSD<2>
MSD<1>
MSD<0>
MHD<3>
MHD<2>
MHD<1>
MHD<0>
00
00
5
05
LVDS_CNT2
SD<3>
SD<2>
SD<1>
SD<0>
LCHANGE
ERR_HI
ERR_LO
CHECK
00
00
6
06
LVDS_CNT3
LSURV
LAUTO
LFLT<3>
LFLT<2>
LFLT<1>
LFLT<0>
LTRH<1>
LTRH<0>
00
00
7
07
SYNC_CNT1
FIFOSTAT3
FIFOSTAT2
FIFOSTAT1
FIFOSTAT0
VALID
SCHANGE
PHOF<1>
PHOF<0>
00
00
8
08
SYNC_CNT2
SSURV
SAUTO
SFLT<3>
SFLT<2>
SFLT<1>
SFLT<0>
予備
STRH<0>
00
00
9
09
予備
10
0A
CROS_CNT1
UPDEL<5>
UPDEL<4>
UPDEL<3>
UPDEL<2>
UPDEL<1>
UPDEL<0>
00
00
11
0B
CROS_CNT2
DNDEL<5>
DNDEL<4>
DNDEL<3>
DNDEL<2>
DNDEL<1>
DNDEL<0>
00
00
12
0C
予備
13
0D
予備
14
0E
ANA_CNT1
MSEL<1>
MSEL<0>
TRMBG<2>
TRMBG<1>
TRMBG<0>
C0
C0
15
0F
ANA_CNT2
HDRM<7>
HDRM<6>
HDRM<5>
HDRM<4>
HDRM<3>
HDRM<2>
HDRM<1>
HDRM<0>
CA
CA
SEL<1>
SEL<0>
SIG_READ
LVDS_EN
SYNC_EN
CLEAR
00
00
予備
予備
予備
CCD<2>
CCD<1>
CCD<0>
00
00
16
10
予備
17
11
BIST_CNT
18
12
BIST<7:0>
19
13
BIST<15:8>
20
14
BIST<23:16>
21
15
BIST<31:24>
22
16
CCLK_DIV
REV. A
予備
CCD<3>
― 29 ―
AD9734/AD9735/AD9736
SPIレジスタの説明
特に指定のない限り、これらのレジスタを読み出すと、定義済みの全レジスタ・ビットに書き込まれている値を返します。書込みレジ
スタのリセット値は太字で表記しています。
MODEレジスタ（REG 0）
アドレス
名前
ビット7
ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
ビット0
0x00
MODE
SDIO_DIR
LSB/MSB
RESET
LONG_INS
2×MODE
FIFO MODE
DATAFRMT
PD
表10.
MODEレジスタのビットの説明
ビット名
読出し／書込み
説明
SDIO_DIR
WRITE
LSB/MSB
WRITE
0、SPI規格準拠の入力専用
1、SPI規格準拠の双方向
0、SPI規格準拠のMSBファースト
1、SPI規格準拠のLSBファースト
注：ビットの順番エラーによる誤動作を防ぐため、LSB/MSBの順番を変更する場合はシング
ル・バイト命令で行ってください。
RESET
WRITE
0、SPIとコントローラのソフトウェア・リセットを実行し、レジスタ0x00および0x04を除くデ
フォルトのレジスタ値を再ロードします。
1、ソフトウェア・リセットを設定し、次の（または後ろのいずれかの）サイクルで0を書き込み、
リセットを解除します。
LONG_INS
WRITE
2 ×_MODE
WRITE
0、ショート（シングル・バイト）命令ワード
1、ロング（2バイト）命令ワード。最大内部アドレスがREG31（0x1F）であるため、必要ありません。
0、2倍インターポレーション・フィルタをディスエーブルにします。
1、2倍インターポレーション・フィルタをイネーブルにします。
0、FIFO同期をディスエーブルにします。
1、FIFO同期をイネーブルにします。
0、ミッドスケール＝0x0000の符号付き入力データ
1、ミッドスケール＝0x2000の符号なし入力データ
0、LVDSレシーバ、DAC、およびクロック回路をイネーブルにします。
1、LVDSレシーバ、DAC、およびクロック回路をパワーダウンします。
FIFO_MODE WRITE
DATAFRMT WRITE
PD
WRITE
割込み要求レジスタ（IRQ）（REG 1）
アドレス
名前
ビット7
ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
0x01
IRQ
LVDS
SYNC
CROSS
予備
IE_LVDS
IE_SYNC
IE_CROSS 予備
表11.
ビット0
割込み要求レジスタのビットの説明
ビット名
読出し／書込み
説明
LVDS
WRITE
READ
SYNC
WRITE
READ
CROSS
WRITE
READ
IE_LVDS
WRITE
IE_SYNC
WRITE
IE_CROSS
WRITE
ドント・ケア
0、LVDSレシーバの割込みはありません。
1、LVDSレシーバの割込みが発生しました。
ドント・ケア
0、SYNCロジックの割込みはありません。
1、SYNCロジックの割込みが発生しました。
ドント・ケア
0、CROSSロジックの割込みはありません。
1、CROSSロジックの割込みが発生しました。
0、LVDSレシーバの割込みをリセットし、以後のLVDSレシーバの割込みをディスエーブルにします。
1、LVDSレシーバの割込みをイネーブルにし、IRQピンをアクティブにします。
0、SYNCロジックの割込みをリセットし、以後のSYNCロジックの割込みをディスエーブルにし
ます。
1、SYNCロジックの割込みをイネーブルにし、IRQピンをアクティブにします。
0、CROSSロジックの割込みをリセットし、以後のCROSSロジックの割込みをディスエーブルに
します。
1、CROSSロジックの割込みをイネーブルにし、IRQピンをアクティブにします。
― 30 ―
REV. A
AD9734/AD9735/AD9736
フルスケール電流（FSC）レジスタ（REG 2、REG 3）
アドレス
名前
ビット7
0x02
FSC_1
SLEEP
0x03
FSC_2
FSC<7>
表12.
ビット6
ビット5
−
FSC<6>
ビット4
−
ビット3
−
FSC<5>
FSC<4>
ビット2
−
FSC<3>
−
FSC<2>
ビット1
ビット0
FSC<9>
FSC<8>
FSC<1>
FSC<0>
フルスケール電流出力レジスタのビットの説明
ビット名
読出し／書込み
説明
SLEEP
WRITE
0、DAC出力をイネーブルにします。
1、DAC出力電流を0mAに設定します。
FSC<9:0>
WRITE
0x000、10mAのフルスケール出力電流
0x200、20mAのフルスケール出力電流
0x3FF、30mAのフルスケール出力電流
LVDSコントローラ（LVDS_CNT）レジスタ（REG 4、REG 5、REG 6）
アドレス
名前
ビット7
ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
ビット0
0x04
LVDS_CNT1
MSD<3>
MSD<2>
MSD<1>
MSD<0>
MHD<3>
MHD<2>
MHD<1>
MHD<0>
0x05
LVDS_CNT2
SD<3>
SD<2>
SD<1>
SD<0>
LCHANGE
ERR_HI
ERR_LO
CHECK
0x06
LVDS_CNT3
LSURV
LAUTO
LFLT<3>
LFLT<2>
LFLT<1>
LFLT<0>
LTRH<1> LTRH<0>
表13.
LVDSコントローラ・レジスタのビットの説明
ビット名
読出し／書込み
説明
MSD<3:0>
WRITE
0x0、測定システムのセットアップ遅延を設定します。
READ
MHD<3:0>
WRITE
READ
SD<3:0>
WRITE
READ
（LAUTO＝1の場合）：セットアップ遅延の最新の測定値
（LAUTO＝0の場合）：このビットに書き込まれた最後のSPI値を読み出します。
0x0、測定システムのホールド遅延を設定します。
（LAUTO＝1の場合）：ホールド遅延の最新の測定値
（LAUTO＝0の場合）：このビットに書き込まれた最後のSPI値を読み出します。
0x0、サンプリング遅延を設定します。
（LAUTO＝1の場合）：測定サイクルの結果がこのレジスタに格納されます。
（LAUTO＝0の場合）：このビットに書き込まれた最後のSPI値を読み出します。
LCHANGE
READ
0、前の測定から変更がありません。
1、前の測定から値が変更されました。
ERR_HI
READ
15のLVDS入力の1つが、IEEE低減幅LVDS仕様の入力電圧限界を上回っています。
ERR_LO
READ
15のLVDS入力の1つが、IEEE低減幅LVDS仕様の入力電圧限界を下回っています。
CHECK
READ
0、位相測定。前または後のデータ・サイクルでサンプリング
1、位相測定。正しいデータ・サイクルでサンプリング
LSURV
WRITE
0、現在実行中の測定サイクルが完了した後で、コントローラが停止します。
1、測定を連続的に実行し、クロック・アライメントがスレッショールド値を超えると、割込み
LAUTO
WRITE
0、サンプル遅延を自動的に更新しません。
1、測定サイクルを連続的に開始し、測定結果に従ってサンプル遅延を更新します。
注：AUTOモードを選択するときは、LSURV（レジスタ6のビット7）を1に設定し、LVDS
IRQ（レジスタ1のビット3）を0に設定する必要があります。
LFLT<3:0>
WRITE
0x0、平均フィルタ長、遅延＝遅延＋Δ遅延/2^ LFLT <3:0>、12（0x0C）よりも大きい値は12
LTRH<2:0>
WRITE
注：平均フィルタとスレッショールド検出は、このビットに適用されません。
が発生します。
に切り詰められます。
REV. A
000、自動更新のスレッショールド値を設定します。
― 31 ―
AD9734/AD9735/AD9736
SYNCコントローラ（SYNC_CNT）レジスタ（REG 7、REG 8）
ビット7
アドレス名前
ビット6
ビット5
ビット4
ビット3
0x07
SYNC_CNT1 FIFOSTAT3 FIFOSTAT2 FIFOSTAT1 FIFOSTAT0 VALID
0x08
SYNC_CNT2 SSURV
表14.
SAUTO
SFLT<3>
SFLT<2>
ビット2
ビット1
ビット0
SCHANGE PHOF<1> PHOF<0>
SFLT<1> SFLT<0>
予備
STRH<0>
SYNCコントローラ・レジスタのビットの説明
ビット名
読出し／書込み
説明
FIFOSTAT<2:0>
READ
FIFO読出しカウンタの位置、0∼7
FIFOSTAT<3>
READ
0、SYNCロジックOK
1、SYNCロジックにエラーが発生しています。
VALID
READ
0、FIFOSTAT<3:0>がまだ有効になっていません。
1、FIFOSTAT<3:0>がリセット後に有効になります。
SCHANGE
READ
0、FIFOSTAT<3:0>に変更はありません。
1、SSURV＝1（サーベイランス・モードがアクティブ）のとき、前の測定サイクル
以降にFIFOSTAT<3:0>に変更があります。
PHOF<1:0>
WRITE
00、読出しカウンタを変更します。
READ
SSURV
割込みの後、サーベイランス・モード（SSURV＝1）で適用される読出しカウンタ
（PHOF<1:0>）の現在の設定
AUTOモード（SAUTO＝1）で計算された最新の最適な読出しカウンタ値
WRITE
0、現在実行中の測定サイクル完了後、コントローラが停止します。
1、測定を連続的に実行し、読出しカウンタ値がスレッショールド値を超えると、割込
みが発生します。
SAUTO
WRITE
SFLT<3:0>
WRITE
STRH<0>
WRITE
0、読出しカウンタ（PHOF<3:0>）を自動的に更新しません。
1、測定サイクルを連続的に開始し、測定結果に従って読出しカウンタを更新します。
注：AUTOモードを選択するときは、SSURV（レジスタ8のビット7）を1に設定し、
SYNC IRQ（レジスタ1のビット2）を0に設定する必要があります。
0x0、平均フィルタ長、FIFOSTAT＝FIFOSTAT＋∆FIFOSTAT/2^SFLT <3:0>、12
（0x0C）よりも大きい値は12に切り詰められます。
0、FIFOSTAT<2:0>＝0または7の場合、SYNC割込みが発生します。
1、FIFOSTAT<2:0>＝0、1、6または7の場合、SYNC割込みが発生します。
CROSSコントローラ（CROS_CNT）レジスタ（REG 10、REG 11）
ビット7 ビット6 ビット5
アドレス名前
ビット4
ビット3
0x0A
CROS_CNT1
−
−
UPDEL<5>
0x0B
CROS_CNT2
−
−
DNDEL<5> DNDEL<4> DNDEL<3>
表15.
UPDEL<4> UPDEL<3>
ビット2
ビット1
ビット0
UPDEL<2>
UPDEL<1> UPDEL<0>
DNDEL<2> DNDEL<1> DNDEL<0>
CROSSコントローラ・レジスタのビットの説明
ビット名
読出し／書込み
説明
UPDEL<5:0>
WRITE
0x00、差動出力段のスイッチング・ポイントを上に移動します。DNDELがゼロ以外の場合
は、0に設定してください。
DNDEL<5:0>
WRITE
0x00、差動出力段のスイッチング・ポイントを下に移動します。UPDELがゼロ以外の場合
は、0に設定してください。
― 32 ―
REV. A
AD9734/AD9735/AD9736
アナログ制御（ANA_CNT）レジスタ（REG 14、REG 15）
ビット7
ビット6
ビット5
ビット4
ビット3
ビット2
アドレス
名前
0x0E
ANA_CNT1 MSEL<1>
0x0F
ANA_CNT2 HDRM<7> HDRM<6> HDRM<5> HDRM<4> HDRM<3> HDRM<2>
表16.
MSEL<0>
−
−
ビット1
ビット0
TRMBG<2> TRMBG<1> TRMBG<0>
−
HDRM<1>
HDRM<0>
アナログ制御レジスタのビットの説明
ビット名
読出し／書込み
説明
MSEL<1:0>
WRITE
00、ミラー・ロールオフ周波数の制御＝バイパス
01、ミラー・ロールオフ周波数の制御＝最も狭い帯域幅
10、ミラー・ロールオフ周波数の制御＝中程度の帯域幅
11、ミラー・ロールオフ周波数の制御＝最も広い帯域幅
TRMBG<2:0>
WRITE
HDRM<7:0>
WRITE
注：「アナログ制御レジスタ」のプロットを参照してください。
000、バンドギャップ温度特性のトリム
注：「アナログ制御レジスタ」のプロットを参照してください。
0xCA、出力スタックのヘッドルーム制御
HDRM<7:4>：AVDD33からのリファレンス・オフセットを設定します
（VCASセンタリング）
。
HDRM<3:0>：オーバードライブ（電流密度）トリム（温度トラッキン
グ）を設定します。
注：最適な性能を得るために、0xCAに設定してください。
内蔵セルフテスト制御（BIST_CNT）レジスタ（REG 17、REG 18、REG 19、REG 20、REG 21）
ビット7
ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
ビット0
アドレス
名前
0x11
BIST_CNT
SEL<1>
SEL<0>
SIG_READ
0x12
BIST<7:0>
BIST<7>
BIST<6>
BIST<5>
0x13
BIST<15:8>
BIST<15>
BIST<14>
BIST<13>
BIST<12>
BIST<11>
BIST<10>
BIST<9>
BIST<8>
0x14
BIST<23:16>
BIST<23>
BIST<22>
BIST<21>
BIST<20>
BIST<19>
BIST<18>
BIST<17>
BIST<16>
0x15
BIST<31:24>
BIST<31>
BIST<30>
BIST<29>
BIST<28>
BIST<27>
BIST<26>
BIST<25>
BIST<24>
−
BIST<4>
−
BIST<3>
LVDS_EN
SYNC_EN CLEAR
BIST<2>
BIST<1>
表17. BIST制御レジスタのビットの説明
ビット名
読出し／書込み
説明
SEL<1:0>
WRITE
00、LVDSフェーズ1 BISTの結果をBIST<31:0>に書き込みます。
01、LVDSフェーズ2 BISTの結果をBIST<31:0>に書き込みます。
10、SYNCフェーズ1 BISTの結果をBIST<31:0>に書き込みます。
11、SYNCフェーズ2 BISTの結果をBIST<31:0>に書き込みます。
SIG_READ
WRITE
0、動作なし
1、BIST符号定数の読出しをイネーブルにします。
LVDS_EN
WRITE
0、動作なし
1、LVDS BISTをイネーブルにします。
SYNC_EN
WRITE
0、動作なし
1、SYNC BISTをイネーブルにします。
CLEAR
WRITE
0、動作なし
1、すべてのBISTレジスタをクリアします。
BIST<31:0>
READ
内蔵セルフテストの結果
REV. A
― 33 ―
BIST<0>
AD9734/AD9735/AD9736
コントローラ・クロック・プリディバイダ（CCLK_DIV）読出しレジスタ（REG 22）
ビット7
アドレス
名前
0x16
CCLK_DIV 予備
表18.
ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
ビット0
予備
予備
予備
CCD<3>
CCD<2>
CCD<1>
CCD<0>
コントローラ・クロック・プリディバイダ・レジスタのビットの説明
ビット名
読出し／書込み
説明
CCD<3:0>
WRITE
0x0、コントローラのクロック＝DACCLK/16
0x1、コントローラのクロック＝DACCLK/32
0x2、コントローラのクロック＝DACCLK/64...
0xF、コントローラのクロック＝DACCLK/524288
注：正しく動作させるために、100MHz∼1.2GHzのDACCLKを10MHz未満の周波数
に必ず分周してください。以下の関係を損わないように、CCD<3:0>の設定によって
DACCLKを分周してください。
コントローラのクロック＝DACCLK/（2^（CCD<3:0>＋4））
― 34 ―
REV. A
AD9734/AD9735/AD9736
動作原理
AD9736/AD9735/AD9734は、最大1.2GSPSの更新レートで動
作する 14/12/10 ビットの D/A コンバータ（ DAC ）です。最高
1.2GSPSの更新レートで入力データを受け入れるほか、2倍イン
ターポレーション・フィルタをイネーブルにして（2倍モード）
600MSPSの入力データレートによる最高速動作も実行できま
す。DATAとDATACLK_INの各入力はパラレルのLVDSであ
り、入力ヒステリシスを除くIEEE低振幅LVDS仕様を満たしま
す。 DATACLK_IN 入力は、ダブル・データレート（ DDR ）
フォーマットによって、入力DATAレートの1/2の速度で動作し
ます。図79に示すように、DATACLK_IN入力の立上がりと立
下がりのエッジを使用して、DATAをAD9736に転送します。
DACCLK−/DACCLK＋入力（E1、F1ピン）はDACコアを直
接駆動し、クロック・ジッタを最小限に抑えます。さらに、
DACCLK信号を2分周し（1倍／2倍モード）、DATACLK_OUT
として出力することもできます。 DATACLK_OUT 信号は、
データ・ソースのクロック出力に使用します。DACは、DDR入
力クロック（ DATACLK_IN ）にタイミングを合わせた DDR
LVDSデータ（DB<13:0>）を図96の回路と同様の回路から得る
ことができます。クロックの関係を表19に示します。
表19.
AD973xのクロックの関係
モード
DACCLK DATACLK_OUT DATACLK_IN DATA
1×
2×
1.2GHz
1.2GHz
600MHz
600MHz
600MHz
300MHz
1.2GSPS
600MSPS
データとクロックのアライメントは高速DACに共通の課題です
が、温度などの動作条件の変化によってさらに複雑な作業にな
ります。データの生成にDATACLK_OUT信号を使用すれば、
内部プロセス、温度、電圧遅延の変動の大部分をなくすことが
できます。高速データ・キャプチャに関わるこの問題の解決を
さらに容易にするのが、 AD973x が搭載する 2 個のアダプティ
ブ・クローズド・ループ・タイミング・コントローラです。
タイミング・コントローラの 1 つは、 LVDS データとデータ・
クロックのアライメントを管理し（ LVDS コントローラ）、も
う1つのコントローラはLVDSデータとDACCLKのアライメン
トを管理します（SYNCコントローラ）。
REV. A
LVDSコントローラはデータ遷移の場所を検出し、その遷移が
有効なデータ・ウィンドウの中心に来るように、
DATACLK_IN を遅延させます。 SYNC コントローラは、
LVDSのDATACLK_IN領域からDACCLK領域にデータを移
動するFIFOを管理します。
いずれのコントローラも、外部プロセッサで制御する手動モー
ド、エラー状態のとき外部割込みが発生するサーベイランス・
モード、エラーを自動的に修正する自動モードが可能です。
LVDSコントローラとSYNCコントローラには、ノイズ耐性を
維持するための移動平均フィルタリング機能と、コントローラ
動作を制御するための可変スレッショールドが組み込まれてい
ます。通常はコントローラを自動モードに設定します。この
モードでは、DACに送信されるサンプルの欠落や重複を起こす
ことなく、必要な調整を自動的に実行します。いずれのコント
ローラも、自動更新モードに入る前に初期キャリブレーション
が必要です。
AD973xのアナログ出力は、入力データがFIFOをディスエーブ
ルにして1倍モードに変化してからDACCLKの35サイクル後に
変化します。FIFOは8サイクル分までの遅延を追加することが
でき、この遅延はSPIポートから読み出すことができます。内
部クロック遅延の変動は、1.2GHzのときDACCLKの1サイク
ル（833ps）未満に抑えられます。
DACCLK の実行中にAD973x のDATACLK_IN を停止させる
と、予想外の出力信号が発生することがあります。これは内部
のデジタル信号経路がインターリーブされるためです。DACに
クロック入力された最後の2つのサンプルは、DATACLK_IN
停止後もDACCLK によってクロック出力されます。その結果
出力される信号の周波数はfDACの1/2となり、振幅は最後の2つ
のサンプル間の差によって決まります。
AD973xの機能は、表9に示すシリアル・プログラミング設定の
レジスタを使用して制御します。オプションとして、一部の機
能をピン・モードで外部ピンから直接設定することもできます。
― 35 ―
AD9734/AD9735/AD9736
SPI（シリアル・ペリフェラル・
インターフェース）
AD973xのシリアル・ポートは、柔軟性に優れた同期式のシリ
ショート命令モード（8ビット命令）
アル通信ポートであるため、業界標準の多くのマイクロコント
ローラおよびマイクロプロセッサとの間で容易にインター
フェースをとることができます。シリアル入出力は、Motorola
のSPI®、Intel®のSSRのほか、ほとんどの同期転送フォーマッ
トに対応しています。このインターフェースを介して、
AD973xの設定に使用するすべてのレジスタに読出し／書込み
アクセスを行うことができます。シングル・バイト、マルチバ
イトでの転送や、 MSB ファースト、 LSB ファーストの転送
フォーマットにも対応しています。AD973xのシリアル・イン
ターフェース・ポートは、シングル・ピンの入出力（ SDIO ）
として、あるいは入出力用の 2 本の一方向ピン（ SDIO/SDO ）
として構成できます。
ショート命令バイトを下記の表に示します。
SDO（G14ピン）
SCLK（G13ピン）
SPIポート
CSB（F13ピン）
図68.
LSB
I7
I6
I5
I4
I3
I2
I1
I0
R/W
N1
N0
A4
A3
A2
A1
A0
命令バイトのビット7のR/Wは、命令バイトの書込みの後に読出
しまたは書込み動作のどちらを実行するかを指定します。ロジッ
ク・ハイレベルのときに読出し動作、ロジック0のときに書込み
動作が指示されます。命令バイトのビット 6 と 5 の N1 と N0 は、
データ転送サイクル時に転送されるバイトの数を指定します。こ
のビット・デコードを表20に示します。
命令バイトのビット4、3、2、1、0であるA4、A3、A2、A1、
A0は、通信サイクルのデータ転送時にアクセスするレジスタを
指定します。マルチバイト転送の場合は、このアドレスが開始
バイト・アドレスになります。その他のレジスタ・アドレスは、
LSBFIRSTビット（レジスタ0のビット6）に基づいてAD973x
が生成します。
AD973x
04862-066
SDIO（F14ピン）
MSB
AD973xのSPIポート
表20.
オプションとして、シリアル・インターフェースではなく、外
部ピンを使用して AD973x を設定できます。 PIN_MODE 入力
（L1ピン）がハイレベルのとき、シリアル・インターフェース
がディスエーブルになり、そのピンがDACを直接制御するため
に割り当てられます。具体的な機能については、「ピン・モー
ド動作」で説明します。
シリアル・インターフェースの一般的な動作
AD973xの通信サイクルには、2つのフェーズ（段階）がありま
す。フェーズ1は、SCLKの最初から8番目までの立上がりエッ
ジに同期して命令バイトをAD973xに書き込む命令サイクルで
す。命令バイトによって、フェーズ 2 の通信サイクルである
データ転送サイクルに関する情報がAD973xのシリアル・ポー
ト・コントローラに通知されます。フェーズ1の命令バイトは、
これから実行するデータ転送が読出しまたは書込み動作のどち
らであるかを指定し、さらにデータ転送のバイト数、データ転
送の先頭バイトの開始レジスタ・アドレスを定義します。各通
信サイクルの SCLK の 1 ∼ 8 番目の立上がりエッジを使用して、
命令バイトをAD973xに書き込みます。
SCLK の残りのエッジは、フェーズ 2 の通信サイクルで使用さ
れます。フェーズ2では、AD973xとシステム・コントローラの
間で実際にデータ転送が実行されます。フェーズ2 の通信サイ
クルでは、命令バイトの指定に従って1∼4データバイトが転送
されます。マルチバイト転送によって1 回で転送するのが望ま
転送バイト数
N1
N2
説明
0
0
1
1
0
1
0
1
1バイトの転送
2バイトの転送
3バイトの転送
4バイトの転送
ロング命令モード（16ビット命令）
ロング命令バイトを下記の表に示します。
MSB
LSB
I15
I14
I13
I12
I11
I10
I9
I8
R/W
N1
N0
A12
A11
A10
A9
A8
I7
I6
I5
I4
I3
I2
I1
I0
A7
A6
A5
A4
A3
A2
A1
A0
LONG_INS＝1（レジスタ0のビット4）の設定時には、命令バ
イトが2バイトに拡張され、2番目のバイトがもう8ビットのア
ドレス情報を含みます。アドレス0x00 ∼0x1F は、ショートと
ロング両方の命令モードに共通です。AD973xは31（0x1F）よ
りも大きいアドレスは使用しないため、常にLONG_INS＝0に
設定してください。
しい方法です。シングル・バイトのデータ転送は、レジスタ・
アクセスに必要なバイト数が1バイトのみで十分な場合にCPU
のオーバーヘッドを軽減できます。各転送バイトの最後のビッ
トを書き込むと、ただちにレジスタが変更されます。
シリアル・インターフェース・ポート・ピン
の説明
バスをストールするために、8 ビットのシーケンス（最後のバ
イトは除く）が終了するたびに、CSB（チップ・セレクト）を
ハイレベルに設定することができます。CSBをローレベルに戻
すと、シリアル転送が再開されます。バイトが存在しない境界
でストールを行うと、SPIがリセットされます。
シリアル・クロック・ピンは、AD973xの入出力データの同期
化と内部ステート・マシンの実行に使用します。SCLKの最大
周波数は20MHzです。AD973xのデータ入力はすべて、SCLK
の立上がりエッジでレジスタに格納します。すべてのデータは、
SCLKの立上がりエッジでAD973xから駆動されます。
SCLK（シリアル・クロック）
― 36 ―
REV. A
AD9734/AD9735/AD9736
アクティブ・ローレベルで入力すると、通信サイクルの開始と
ゲーティングを行います。このピンを使用して、複数のデバイ
スを同じシリアル通信ライン上で動作させることができます。
この入力がハイレベルのとき、SDOとSDIOの各ピンがハイ・
インピーダンスの状態になります。通信サイクル期間中は、
チップ・セレクトを必ずローレベルに保持してください。
SDIO（シリアル・データ入出力）
データは必ずこのピンからAD973xに書き込まれます。ただし、
このピンは双方向のデータラインとして利用できます。このピ
ンの設定は、レジスタ0、ビット7のSDIO_DIRを用いて制御し
ます。デフォルトはロジック0で、そのときSDIOピンは一方向
のデータラインとして設定されます。
更を行わないレジスタ 0 とレジスタ 4 を除くすべてのレジスタ
が、デフォルト値に設定されます。
シリアル・ポートの設定を変更する場合や、ソフトウェア・リ
セットを開始する場合は、シングル・バイト転送を特に推奨し
ます。予想外のプログラミング・シーケンスが発生した場合、
AD973x の SPI がアクセス不能の状態になることがあります。
たとえば、ユーザ・コードによって LONG_INS ビットまたは
LSBFIRSTビットが不用意に変更されると、その後のビットに
予想外の結果が生じるおそれがあります。あるバイトの一部
（1∼7ビット）にすべて0を書き込み、その後3バイトの0x00を
書き込むと、SPIを既知の状態に戻すことができます。この操
作によってMSBファーストのショート命令（レジスタ0＝0x00）
に戻るため、デバイスを再初期化できます。
命令サイクル
SDO（シリアル・データ出力）
プロトコルでデータの送信と受信に別々のラインを使用する場
合に、このピンからデータを読み出します。AD973xが単一の
双方向入出力モードで動作する場合は、このピンからデータは
出力されず、ハイ・インピーダンスの状態に設定されます。
データ転送サイクル
CSB
SCLK
SDIO
R/W N1 N0 A4
A3
A2
A1 A0 D7N D6N D5N
D30 D20 D10 D00
04862-067
CSB（チップ・セレクト）
MSB/LSBの転送
図69. レジスタのシリアル・インターフェース・タイミング
（MSBファーストの書込み動作）
命令サイクル
LSBFIRST＝0（MSBファースト）のとき、命令バイトおよび
LSBFIRST＝1（LSBファースト）のとき、命令およびデータバ
SCLK
SDIO
A4
A3
A2
A1 A0
D6N D5N
D30 D20 D10 D00
D6N D5N
D30 D20 D10 D00
D7
SDO
D7
図70. レジスタのシリアル・インターフェース・タイミング
（MSBファーストの読出し動作）
イトを最下位ビットから最上位ビットの順に書き込む必要があ
ります。LSBファースト・フォーマットのマルチバイト・デー
タ転送は、最下位データバイトのレジスタ・アドレスが含まれ
る命令バイトから開始され、その後複数のデータバイトが続い
て転送されます。LSBファースト・モードでは、マルチバイト
通信サイクルのデータバイトが転送されるたびに、シリアル・
ポート内部のバイト・アドレス発生器がインクリメントします。
命令サイクル
データ転送サイクル
CSB
SCLK
SDIO
MSBファースト・モードをアクティブにしている場合、
AD973xのシリアル・ポート・コントローラのデータ・アドレ
スは、マルチバイト入出力動作のとき0x00の方向に書き込まれ
るデータ・アドレスからデクリメントします。 LSB ファース
R/W N1 N0
04862-068
データバイトを最上位ビットから最下位ビットの順に書き込む
必要があります。MSBファースト・フォーマットのマルチバイ
ト・データ転送は、最上位データバイトのレジスタ・アドレス
が含まれる命令バイトから開始されます。その後のデータバイ
トは、上位アドレスから下位アドレスの順に転送されます。
MSB ファースト・モードでは、マルチバイト通信サイクルの
データバイトが転送されるたびに、シリアル・ポート内部のバ
イト・アドレス発生器がデクリメントします。
データ転送サイクル
CSB
A0
A1 A2 A3
A4
N0
N1 R/W D00 D10 D20
D4N D5N D6N D7N
04862-069
AD973xのシリアル・ポートは、MSBファーストとLSBファー
スト両方のデータ・フォーマットに対応します。この機能はレ
ジスタ0、ビット6のLSBFIRSTによって制御します。デフォル
ト設定は、MSBファースト（LSBFIRST＝0）です。
図71. レジスタのシリアル・インターフェース・タイミング
（LSBファーストの書込み動作）
ト・モードをアクティブにしている場合は、シリアル・ポー
ト・コントローラのデータ・アドレスは、マルチバイト入出力
動作のとき0x1Fの方向に書き込まれるデータ・アドレスからイ
ンクリメントします。
命令サイクル
データ転送サイクル
CSB
SCLK
シリアル・ポートの動作に関する注記事項
AD973xのシリアル・ポート設定は、レジスタ0のビット4∼7
SDIO
を使用して制御します。レジスタの最後のビットを書き込むと、
ただちに設定が変更されます。
A0
A1
A2
A3
A4
N0
N1 R/W
D10 D20
D4N D5N D6N D7N
D10 D20
D4N D5N D6N D7N
SDO
D0
マルチバイト転送の場合は、通信サイクルの実行中にこのレジ
スタの書込みを行うことができます。ただし、現在実行中の通
信サイクルの残りのバイトに対して、新しい設定の補償を行う
必要があります。ソフトウェア・リセットの RESET （レジス
タ0、ビット5）の設定にも同じ補償を行う必要があります。変
REV. A
図72. レジスタのシリアル・インターフェース・タイミング
（LSBファーストの読出し動作）
― 37 ―
04862-070
D0
AD9734/AD9735/AD9736
tDS
表22.
tSCLK
CSB
tPWH
tPWL
PIN_MODE入力の機能
ピン
機能
UNSIGNED
0：2の補数の入力データ・フォーマット
1：符号なしの入力データ・フォーマット
0：インターポレーションをディスエーブル
1：インターポレーション＝2倍をイネーブル
00：スリープ・モード
01：10mAのフルスケール出力電流
10：20mAのフルスケール出力電流
11：30mAのフルスケール出力電流
0：チップをイネーブル
1：チップをパワーダウン状態に設定
0：入力FIFOをディスエーブル
1：入力FIFOをイネーブル
SCLK
2×
tDH
命令ビット7
SDIO
図73.
04862-071
tDS
命令ビット6
FSC1、FSC0
SPIレジスタの書込みタイミング図
PD
CSB
FIFO
tDNV
SDIO I1
I0
図74.
D7
tDV
D6
D5
04862-072
SCLK
SPIレジスタの読出しタイミング図
最後の命令ビットをSDIO ピンに書き込んだ後、バスのターン
アラウンドのタイミングに対応するために、駆動信号をハイ・
インピーダンスに設定してください。AD973xから出力される
シリアル・データは、SCLKの立下がりエッジでイネーブルに
なります。これにともなって、図 74 に示すように最初の出力
データビットがその他のデータビットよりも短くなります。
データが正しく読み出されるように、SCLKがローレベルから
ハイレベルに遷移する前に、SDIOまたはSDOピンの読出しを
行ってください。より複雑なマルチバイト転送では、複数の
AD973x デバイスをSPI バス上でデイジーチェーン接続するこ
とができません。複数の DAC は、独立した CSB 信号で制御す
る必要があります。
ピン・モード動作
PIN_MODE 入力（L1 ピン）をハイレベルに設定すると、SPI
ポートがディスエーブルになります。表21に示すように、SPI
ポート・ピンはマッピングし直されます。これらのピンの機能
を表 22 に示します。 PIN_MODE レジスタのその他の設定は、
表9に示しています。
表21.
SPI_MODE入力とPIN_MODE入力の比較
表22に示す制御ビット以外は変更できないため、PIN_MODE
入力を使用する場合は注意が必要です。その他のレジスタのデ
フォルト値が目的の動作に適していない場合は、PIN_MODE
入力を使用できません。 FIFO をイネーブルにするときは、コ
ントローラのクロックを必ず 10MHz 未満にしてください。こ
れによってDACのクロックが160MHzに制限されます。
リセット動作
RESETピンは、SPIレジスタのすべてのデータ内容を強制的に
デフォルト値（表9を参照）に戻し、DACを既知の状態に設定
します。ソフトウェア・リセット・ビットは、レジスタ0 とレ
ジスタ4を除くすべてのSPIレジスタのデータ内容をそのデフォ
ルト値に強制的に戻します。
内部リセット信号は、RESETピンの状態に関する論理OR演算
およびソフトウェア・リセット状態から生成されます。この内
部リセット信号は、リセットの適用を受けないレジスタ0 とレ
ジスタ4を除くすべてのSPIレジスタをそのデフォルト値に戻し
ます。データ・レジスタには、いずれのリセットも適用されま
せん。
レジスタ0のビット5に1を書き込むと、ソフトウェア・リセッ
トがアサートされます。これは以後のSPI書込みサイクルでク
リアできます。
プログラミングのシーケンス
AD973xレジスタのプログラミングは、以下の順番で設定して
ください。
ピン番号
PIN_MODE＝0
PIN_MODE＝1
E13
IRQ
UNSIGNED
F13
CSB
2×
G13
SCLK
FSC0
E14
RESET
PD
4. 2倍モードの場合にインターポレーション
F14
SDIO
FIFO
5. LVDSコントローラのキャリブレーションと設定
G14
SDO
FSC1
6. FIFOのイネーブル
1. ハードウェア・リセット
2. 必要に応じて、SPIポートの設定変更
3. 符号なしの場合に入力フォーマットの選択
7. SYNCコントローラのキャリブレーションと設定
1∼4は必須ですが、5∼7はオプションです。LVDSコントロー
ラによって、温度と電圧が変化する条件下でDACのデータを確
実に正しく受信できます。SYNCコントローラはFIFOを管理し、
温度と電圧が変化する条件下で受信データをDACコアに正しく
転送します。DACは、データとクロックのアライメントを外部
で管理しない限り、この2 つのコントローラをアクティブにし
た状態で動作するようになっています。
― 38 ―
REV. A
AD9734/AD9735/AD9736
インターポレーション・フィルタ
0.10
2倍モードでは、入力データは2という係数で補間されます。つ
まり、DACの更新レートが2倍になります。インターポレー
ション・フィルタはハード・コード、55タップの対称性FIRで
あり、0.001dBのパスバンド平坦性と約90dBのストップバンド
減衰性能を備えています。遷移帯域の動作周波数は、 f DAC の
20％からfDACの30％までの範囲です。周波数軸がfDACに正規化
されたFIR応答特性を図75に示します。図76はパスバンド平坦
性、表23は16ビットのフィルタ係数をそれぞれ示しています。
0.08
応答レベル（dB）
0.06
0.04
0.02
0
–0.02
–0.04
FIRインターポレーション・フィルタ係数
–0.06
係数番号
係数番号
タップの重付け
–0.08
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
−7
–0.10
0
0.15
0.20
0.25
fDACに正規化された周波数
図76. インターポレーション・フィルタのパスバンド平坦性
0
−62
データ・インターフェース・コントローラ
0
AD973xの動作時に使用する内部コントローラは2つあります。
最適なLVDSデータ・サンプリングを可能にするコントローラ
と、DACCLK と入力データ間の最適な同期を可能にするコン
トローラです。前者は LVDS コントローラで、 LVDS バス
（DB13:0）からのデータのサンプリングを最適化します。後者
はSYNC コントローラで、DAC_CLK （CLK ＋、CLK −）と
DATACLK間のタイミングに関する問題を解消します。これら
のコントローラのブロック図を図77に示します。
＋135
0
−263
0
＋471
0
−793
0
DATACLK
＋1273
DATACLK_OUT
0
CLK
制御
DATACLK_IN
−1976
0
FPGA
などの
データ・
ソース
＋3012
0
−4603
0
DB<13:0>
LVDS
コントローラ
SYNC
コントローラ
SYNC
ロジック
LVDS
サンプル・
ロジック
FIFO
DAC
04862-075
＋7321
0
−13270
0
図77.
データ・コントローラ
＋41505
各コントローラは、DAC_CLKを分周した周波数のクロックで
動作します。この分周比は、レジスタ22 のビット3:0 に割り当
てられるコントローラ・クロック・プリディバイダ・ビット
（ CCD<3:0> ）を使用して設定し、以下の数式から求められる
コントローラ・クロックを生成します。
0
–10
–20
応答レベル（dB）
0.10
＋24
＋65535
コントローラのクロック＝DAC_CLK/（2（CCD<3:0>＋4））
–30
正しく動作させるには、コントローラのクロックが 10MHz を
超えないようにする必要があります。CCD<3:0>を正しくプロ
グラミングしてこの条件を満たさない限り、DACの出力は安定
しません。つまり、 DACCLK を 160MHz 未満にしない限り、
FIFOはPIN_MODEでイネーブルにできません。
–40
–50
–60
–70
–80
0
0.05
0.10
0.15
0.20
0.25
0.30
0.35
0.40
0.45
0.50
fDACに正規化された周波数
図75.
04862-073
–90
–100
REV. A
0.05
0
04862-074
表23.
インターポレーション・フィルタの応答特性
― 39 ―
AD9734/AD9735/AD9736
SPIポート・レジスタの6と8を使用して、以下の3つのモードで、
LVDSコントローラとSYNCコントローラを別々に動作させる
DBU
LVDS
RX
DB<13:0>
ことができます。
FF
D1
FF
D2
DBL
データ・サンプリング
信号（DSS）
• 手動モード
• サーベイランス・モード
• 自動モード
遅延
クロック信号（DCS）
SD<3:0>
サンプル遅延
MSD<3:0>
遅延
サーベイランス・モードでは、各コントローラが測定を実行し、
新しい最適値を連続的に計算します。評価前の測定結果に平均
化フィルタを適用して、ノイズ耐性を高めることができます。
フィルタ処理された結果は、SPIポートのレジスタ6、レジスタ
8で設定されたスレッショールド値と比較されます。誤差がこ
のスレッショールドよりも大きければ、割込みがトリガされ、
コントローラの動作が停止します。
LVDSサンプル・ロジック
AD973x の LVDS データ・サンプリング・エンジンの簡略ブ
ロック図を図78に示し、そのタイミング図を図79に示します。
LVDS入力データは、DATACLK_INから生成されるデータ・
サンプリング信号（DSS）によってラッチされます。LVDSコ
ントローラは、DATACLK_INの遅延によってデータ・サンプ
リング信号（DSS）を生成し、有効なデータ・ウィンドウの中
心でLVDSデータをサンプリングするように、DSSを調整しま
す。正しく動作させるには、 DATACLK_IN と LVDS データ
ビット（DB<13:0>）間のスキューを最小限に抑える必要があ
ります。したがって、LVDSデータビット（DB<13:0>）と同
じ方法で、同じドライバおよびデータラインを使用して、
DATACLK_INを生成することを推奨します（つまり、図96に
示すように、DATACLK_INを01010101...の一定シーケンスを
実行するもう1つのLVDSデータビットになるようにします）。
DATACLK_IN信号が停止しても、DACCLKは図78に示すよ
うに、D1とD2を駆動するレジスタにクロック入力された最後
の2つの値に基づいて出力信号を継続的に生成します。この2個
のレジスタが同等でない場合は、fDACの1/2に相当する周波数の
大きい出力がDAC出力で生成されます。
FF
MSD<3:0>
遅延
図78.
SPIポートのレジスタ1は、それぞれの割込みをイネーブルにす
るビット3と2、各コントローラの割込みを指示するビット7と6
の設定に基づいて、割込みを制御します。割込みのイネーブル
時には、AD973xのIRQピンもアクティブになります。割込み
をクリアするには、各コントローラの割込みイネーブル・ビッ
トをコントローラの少なくとも1 クロック・サイクル（コント
ローラのクロックは 10MHz 未満）の間、 0 に設定してくださ
い。
チェック
クロック・
サンプリング
信号（CSS）
内部LVDSデータ・サンプリング・ロジック
CLKとDB間のスキュー
DB13:0
サンプル
遅延
DATACLK_IN
ラッチされるまでの
伝播遅延
ラッチされるまでの
伝播遅延
データ・
サンプリング
信号（DSS）
D1
D2
04862-077
自動モードはサーベイランス・モードとほとんど同じです。自
動モードでは割込みのトリガとコントローラの停止は実行され
ず、コントローラは自動的にその設定を新しい最適計算値に更
新し、その動作を継続します。
LVDS
RX
DATACLK_IN
04862-076
手動モードでは、タイミングの測定と更新のすべてをSPIを介
して外部から制御します。
図79. 内部LVDSデータ・サンプリング・ロジックのタイミング図
LVDSサンプル・ロジックのキャリブレーション
内部DSS遅延にキャリブレーションを行って、データ・サンプ
リングのタイミングを最適化する必要があります。このキャリ
ブレーションが完了すれば、温度または電圧の変動によってタ
イミングが大幅に変化する場合に、AD973xはIRQを生成するか、
タイミングを自動的に補正できます。このキャリブレーション
は、遅延したクロック・サンプリング信号（CSS）を使用して遅
延クロック信号（DCS）をサンプリングすることによって実行し
ます。LVDSサンプリング・ロジックは、DATACLK_IN信号の
エッジを検出し、この測定に基づいて有効なデータ・ウィンドウ
の中心位置を見つけ出すことができます。
DATACLK_IN から遅延 DSS を生成する内部遅延ラインは
SD<3:0>（レジスタ5のビット7:4）で制御し、DCSは
MSD<3:0>（レジスタ4のビット7:4）、CSSはMHD<3:0>（レ
ジスタ4のビット3:0）でそれぞれ制御します。
DATACLK_INの遷移は、LVDSデータ（DB<13:0>）の遷移
とタイミングを合わせる必要があります。この条件を満たせば、
DATACLK_INから生成したCSSは、DATACLK_INのエッジ
を検出することによって、DB<13:0>の有効なデータ・ウィン
ドウを見つけ出すことができます。CSSのラッチング（立上が
り）エッジは、最初はビットSD<3:0>を使用してその位置を指
定しますが、MSD<3:0>を用いて左側、MHD<3:0>を用いて右
側の位置にシフトできます。CSSがDCSをサンプリングし、そ
の結果が 1 であれば（レジスタ 5 のビット 0 にあるチェック・
ビットを使用して読み出せます）、正しいデータ・サイクルで
サンプリングが実行されています。
― 40 ―
REV. A
AD9734/AD9735/AD9736
データ・サイクルの立上がりエッジを確認するには、チェッ
ク・ビットがローレベルになるまで、セットアップ遅延の測定
値をインクリメントします。立下がりエッジを確認するときは、
チェック・ビットがローレベルになるまで、ホールド遅延
（ MHD ）の測定値をインクリメントします。 MSD をインクリ
メントするときはMHD＝0に、MHDをインクリメントすると
きはMSD＝0に必ず設定してください。
ホールド時間（tH）
セットアップ時間（tS）
DB<13:0>
DATACLK_IN
サンプル遅延SD<3:0>
MSD<3:0> = 0 1 2 3 4 5
CSSがDCSをサンプリング
MHD<3:0> = 0で
CSSを制御
SD 、 MSD 、 MHD のインクリメント単位は実時間であり、ク
ロック・サイクルの分周ではありません。ステップ・サイズの
公称値は80psです。
チェック = 1
SPIポートを利用したLVDSコントローラの
図81.
手動モード動作
LVDS コントローラを手動モードで動作させるとき、セット
アップとホールド両方の遅延設定を同時に進めて、最適なサン
プリング遅延（データアイの中心）を計算できます。
SD<3:0>とMHD<3:0>を0に設定し、チェック・ビット（レジ
スタ5のビット0）がローレベルになるまで、セットアップ時間
遅延（レジスタ4のビット7:4のMSD<3:0>）をインクリメント
し、この値を記録します。これにより、図 80 に示すように
DATACLK_IN（およびデータ）の立上がり遷移の場所を確認
できます。
SD<3:0>とMHD<3:0>を0に設定し、チェック・ビット（レジ
スタ5のビット0）がローレベルになるまで、ホールド時間遅延
（レジスタ 4 のビット 3:0 の MHD<3:0> ）をインクリメントし、
この値を記録します。これにより、図81に示すように
DATACLK_IN（およびDB<13:0>）の立下がり遷移の場所を
確認できます。
DATACLK_INの立上がりと立下がり両方のエッジを確認した
後で、以下の数式に従ってサンプル遅延（レジスタ5 のビット
7:4のSD<3:0>）を更新する必要があります。
サンプル遅延＝（MHD−MSD）/2
SD<3:0>を更新した後で、チェック・ビットがローレベルにな
るまで、新しいサンプル遅延で最初にMHD、次にMSDを調整
することによって、サンプリング信号が有効なデータ・ウィン
ドウの中心にあることを確認してください。SD<3:0>を正しく
設定していれば、MHD とMSD の新しい値は 1 つの単位遅延に
等しいか、その範囲内に入っているはずです。
外部クロックのジッタとノイズが内部遅延分解能を上回る場合
は、MHD とMSD が1 つの単位遅延に等しくなることも、その
範囲内に入ることもありません。この場合は複数の相違が発生
する可能性があるため、動作を安定させるためにフィルタリン
グの強化が必要になることがあります。
サンプル遅延のキャリブレーションは、サーベイランス・モー
ドまたは自動モードをイネーブルにする前に行ってください。
セットアップ時間（tS）
ドおよび自動モード動作
サーベイランス・モードでは、コントローラは手動動作モード
と同じ方法でデータアイのエッジを検索し、LTHR<1:0>（レ
ジスタ6のビット1:0）で設定されたスレッショールド値を超え
た位置にクロック・サンプリング信号（CSS）が移動している
場合に割込みをトリガします。
クロック・ライン上で発生するノイズとグリッチを完全にフィ
ルタリングするために、セットアップ時間とホールド時間の測
定値を平均化する内部フィルタがあります。
平均値＝（MHD−MSD）/2
新しい平均値＝平均値＋（∆平均値/2 ^ LFLT<3:0>）
平均値の累積誤差のために平均値がスレッショールド値
（LTHR<1:0>）を超える場合、割込みが発生します。
LFLT<3:0>の最大許容値は12です。この値が極端に小さいと、
クロックのジッタとノイズによって誤動作が起きることがあり
ます。通常はLFLTを最大に設定してください。
サーベイランス・モードの場合、まず手動モードで理想的なサ
ンプリング・ポイントを見つけ出し、サンプル遅延レジスタに
適用してください。その後、割込み発生の前にCSS信号に対し
て許容されるドリフトの程度に応じて、スレッショールド値と
フィルタ長を設定してください。次に、サーベイランス・ビッ
ト（レジスタ6のビット7）をハイレベルに設定し、SPIポート
（レジスタ1 のビット7 ）またはIRQ ピンを使用して、割込み信
号をモニタします。
自動モードの場合にも上記と同じ手順に従って、サンプル遅延、
スレッショールド、およびフィルタ長を設定してください。自
動モードでコントローラを動作させるには、LAUTO（レジス
タ 6 のビット 6 ）と LSURV （レジスタ 6 のビット 7 ）の両方の
ビットを 1 に設定する必要があります。 LVDS 割込み（レジス
タ1のビット3）をローレベルに設定して、スレッショールド値
を超えた場合にサンプル遅延を自動的に更新するようにしてく
ださい。
DATACLK_IN
CSSがDCSをサンプリング
MHD<3:0> = 0で
CSSを制御
MSD<3:0> = 0 1 2 3 4 5
図80.
REV. A
04862-078
MSD<3:0>で
DSCを遅延
チェック = 1
ホールド遅延の測定
LVDSコントローラのサーベイランス・モー
DB<13:0>
サンプル遅延SD<3:0>
04862-079
MSD<3:0> = 0で
DSCを遅延
チェック = 1 1 1 1 1 0
セットアップ遅延の測定
― 41 ―
AD9734/AD9735/AD9736
SYNCロジックおよびコントローラ
FIFO構造を使用して、DACCLKとDATACLK_INのクロック
領域間におけるデータ転送を同期させます。DACCLK_INの遅
延信号に相当するDSSによってクロック動作する巡回書込みカ
ウンタに基づいて、 SYNC コントローラは DB<13:0> からの
データを8 ワードのメモリ・レジスタに書き込みます。メモリ
からのデータの読出しは、DACCLK をクロックとして動作す
る2 番目の巡回読出しカウンタをに基づいて実行されます。図
82に示す8ワードFIFOは、ほとんどの条件下で正しいタイミン
グを十分に維持できるようになっています。SYNCロジックは、
読出しと書込みの各ポインタが交差しないように設計されてい
ます。位相オフセット（PHOF<1:0> ）の更新が必要とされる
範囲までタイミングがドリフトする場合は、2 つのサンプルが
複製されるか、廃棄されます。SYNCロジックのタイミング図
を図83に示します。
手動モードでの動作
DACの動作を手動モードで開始するには、DACCLKと
DATACLK_IN が安定するまで待ってからFIFO モード（レジ
スタ 0 のビット 2 ）をイネーブルにします。 FIFOSTAT<2:0>
（レジスタ 7 のビット 6:4 ）を読み出して、調整が必要であるか
どうかを確認してください。たとえば、FIFOSTAT<2:0>＝6の
場合、タイミングはまだクリティカルではないにしても最適な
状態ではありません。
最適な状態（FIFOSTAT<2:0>＝4）に復帰するには、
PHOF<1:0>（レジスタ7のビット1:0）を1に設定する必要があ
ります。PHOF<1:0>＝1に設定すれば、読出しポインタが2ず
つ効果的にインクリメントします。その結果、2 クロック後に
書込みポインタ値が取り込まれ、FIFOSTAT<2:0>の値が6から
4に減少します。
M0
8ワード・
メモリ
サーベイランス・モードと自動モードでの動作
DAC<13:0>
FIFOSTAT<2:0>を手動で最適な状態に設定したら、AD973x
のSYNCロジックをサーベイランス・モードまたは自動モード
DAC<13:0>
で動作させることができます。この動作を開始するには、
SSURV ＝ 1 （レジスタ 8 のビット 7 ）を設定してサーベイラン
ス・モードをオンにし、SYNC割込み（レジスタ1 のビット2 ）
をイネーブルにしてください。 STRH<0> ＝ 0 （レジスタ 8 の
ビット0）の場合は、FIFOSTAT<2:0>＝0または7のとき割込
みが発生します。STRH<0>＝1（レジスタ8のビット0）の場合
は、FIFOSTAT<2:0>＝0、1、6、7のとき割込みが発生します。
割込みをレジスタ1のビット6またはAD973xのIRQピンから読
み出すことができます。
M7
ZD
FF
DSS
ADDER
PHOF<1:0>
読出し
カウンタ
DACCLK
書込み
カウンタ
図82.
04862-080
FIFOSTAT<2:0>
SYNCロジックのブロック図
SYNCロジックおよびコントローラの動作
DACCLKとDATACLK_INの間の最初の関係が不明であるた
め、読出しポインタと書込みポインタ間の最初の関係も不明で
す。SYNCロジックは、図82に示すゼロ検出ブロックとフリッ
プフロップを使用して、この2 つのカウンタ間の相対的な位相
を測定します。相対的な位相はFIFOSTAT<2:0>（レジスタ7の
ビット6:4）で、SYNCロジックのエラーはFIFOSTAT<3>（レ
ジスタ7のビット7）で表示されます。FIFOSTAT<2:0>が0ま
たは7 の値を返す場合、メモリがクリティカルな状態（読出し
と書込みの各ポインタが交差する状態に近づいている）でサン
プリングを実行していることを示します。
FIFOSTAT<2:0>が3または4の値を返す場合は、メモリが最適
な状態（読出しと書込みの各ポインタが最も遠く離れている状
態）でサンプリングを実行していることを示します。
FIFOSTAT<2:0>がクリティカルな値を返すときは、位相オフ
セットPHOF<1:0> （レジスタ7 のビット1:0 ）を使用してポイ
ンタを調整してください。 FIFO のアーキテクチャにより、位
相オフセットで調整できるのは、2 のステップの読出しポイン
タに限られます。
自動モードに入るときは、上述の手順を完了してから、
SAUTO ＝ 1 （レジスタ 8 のビット 6 ）を設定してください。次
に、SYNC割込み＝0（レジスタ1のビット2）を設定し、
FIFOSTAT<2:0> がスレッショールド値を超える場合に位相
オフセット（PHOF<1:0> ）が自動的に更新されるようにしま
す。 FIFOSTAT 信号はフィルタリングされるため、ノイズ耐
性が改善され、不必要な位相オフセットの更新が少なくなり
ます。フィルタは、以下のアルゴリズムに従って動作します。
FIFOSTAT＝FIFOSTAT＋∆FIFOSTAT/2 ^ SFLT<3:0>
ここで、
0≦SFLT<3:0>≦12
です。12 よりも大きい値は12 に設定されます。SFLT<3:0> の
値が極端に小さいと、クロックのジッタとノイズによって誤動
作が発生するおそれがあります。通常はSFLT を最大に設定し
てください。
FIFOのバイパス
FIFO_MODEビット（レジスタ1のビット2）を0に設定すると、
FIFOがマルチプレクサとともにバイパスされます。FIFOのイ
ネーブル時に、AD973x内部のパイプライン遅延は、FIFOの読
出しポインタと書込みポインタ間のデルタ値に4 クロック・サ
イクル分を加えた時間だけ増加します。
― 42 ―
REV. A
AD9734/AD9735/AD9736
DACCLK
内部遅延
DATACLK_OUT
外部遅延
DATACLK_IN
DATA_IN
A
C
B
D
E
F
G
H
I
J
K
L
N
M
O
P
Q
R
SAMPLE_HOLD
SAMPLE_SETUP
SAMPLE_DELAY
DSS1
C
A
D1
G
E
I
O
M
K
Q
DSS2
D2
0
2
1
3
H
F
4
5
6
7
2
3
B
D
データ「A」を安全ゾーン
のFIFOから安全に読み出
すことができます。エラー・
ゾーンでは、
クロックのジッ
タまたはノイズによってポ
インタが一時的にオーバー
ラップすることがあります。
E
F
G
H
4
5
6
7
0
1
2
3
4
4
5
6
7
0
1
2
4
A
図83.
REV. A
0
読出しポインタが7
から0に変化するた
びに、FIFOSTAT
は書込みポインタ
に等しい値に設定
されます。
M7
DAC_DATA
7
C
M6
FIFOSTAT
6
J
M2
READ_PTR1
5
4
P
I
M1
M5
1
A
M0
M4
0
N
L
エラー・ゾーン
安全ゾーン
M3
J
B
C
D
4
4
E
F
SYNCロジックのタイミング図
― 43 ―
3
G
H
I
J
K
L
M
04862-081
WRITE_PTR1
D
B
AD9734/AD9735/AD9736
デジタル内蔵セルフテスト
（BIST）
概要
AD973xは、入力データを処理して、一意性の符号定数を生成
する符号定数発生器を内蔵しています。これらの符号定数は
SPI ポートから読み出せるため、AD973x に入力されるデータ
の転送が正しく実行されたか検証できます。AD973x-EB評価
用ボードCDに収録されているBISTベクトルを利用して、すべ
ての幅のデータ入力または個々のビットをチェックし、
「 AD973x の BIST 手順」に示した手順によって PC ボードのデ
バッグを行うことができます。別の方法として、予想符号定数
が事前に計算されている場合に任意のベクトルを利用すること
もできます。
データ入力にアイドル値を指定すると、DACクロックの動作中
に BIST を設定することもできます。アイドル値は、符号なし
モード（0x0000）ではすべて0に設定し、2の補数モード
（0x2000）ではMSBを除いてすべて0に設定してください。
BISTは2段で構成されます。最初の段はLVDSレシーバの後段、
2番目の段はFIFOの後段です。最初のBIST段はLVDSバスから
入力されるデータのサンプリングを検証し、2番目のBIST段で
は DAC_CLK 領域と DATACLK_IN 領域間の同期を検証しま
す。BISTベクトルは32ビットのLFSR符号定数ロジックを使用
して生成されます。内部アーキテクチャが2 バスのパラレル・
システムであるため、LVDSとSYNCの各ブロック上に2つの32
ビットLFSR符号定数ロジック・ブロックが配備されます。図84
は、LVDSとSYNCの各フェーズが配置される場所を示します。
「予測される符号定数の生成」に示すMATLAB®ルーチンを使
用して、予測される符号定数を計算します。すべてのエラーが
スペクトル・アナライザで発見できるとは限らないため、正し
いデータ転送の検証にBISTを利用します。BIST符号定数発生
器は4個あり、表24に示すBIST選択ビット（レジスタ17のビッ
ト7:6）の設定に従いレジスタ18からレジスタ21までを使用し
て読み出せます。AD973xから返されるBIST符号定数は、テス
ト時に使用するデジタル入力に応じて異なります。DACのフィ
ルタにはメモリが付いているため、 BIST 符号定数を読み出す
前に正しいアイドル値を DATA 入力に設定して、メモリをフ
ラッシュする必要があります。
表24.
BIST選択ビット
ビット
SEL<1>
SEL<0>
LVDSフェーズ1
LVDSフェーズ2
SYNCフェーズ1
SYNCフェーズ2
0
0
1
1
0
1
0
1
D1
LVDS
BIST
フェーズ1
（立上がり）
DB<13:0>
LVDS
RX
DATACLK_IN
FIFO
2x
SYNC
BIST
フェーズ1
（立上がり）
DAC
D2
SYNCロジック
SYNC
BIST
フェーズ2
（立下がり）
SPIポート
図84.
04862-082
LVDS
BIST
フェーズ2
（立下がり）
LVDSとSYNCのフェーズ1とフェーズ2を示すブロック図
― 44 ―
REV. A
AD9734/AD9735/AD9736
18. BIST 回路をフラッシュします。有効なデータを読み出す
前に、これを一度実行する必要があります。ステップ 11
AD973xのBIST手順
1.
RESETピン＝1を設定します。
に戻り、テストを再度実行して正しい結果を得ます。
2.
符号付きモードの場合は入力DATA ＝0x0000 （符号なし
モードの場合は0x2000）に設定します。
BIST モードに入るときには、このフラッシュを一度実行
する必要があります。デバイスが BIST モードになってい
れば、フラッシュを繰り返さずに複数の BIST を実行でき
3.
DATACLK_INをまだ実行していなければ、これをイネー
ます。
ブルにします。
AD973xで予測されるBIST符号定数
4.
DATACLK_INを16サイクル以上実行します。
5.
RESETピン＝0に設定します。
6.
DATACLK_INを16サイクル以上実行します。
7.
RESETピン＝1に設定します。
8.
DATACLK_INを16サイクル以上実行します。
14個すべての入力ビットをテストする場合は、all_bits_unsnew.txt
のベクトルを使用し、表25に示す符号定数を参考にして検証を
9.
RESETピン＝0に設定します。
行ってください。
AD973x-EB評価用ボードCDに収録されているBISTベクトル
は符号付きモードで、BISTに合格するためにAD973xでプログ
ラミングを行う必要がありません。この BIST ベクトルは 1 倍
モード、FIFOなし、および符号付きデータに対応します。
10. 目的の動作モードを設定します（ 1 倍モードと符号付き
データがデフォルト値として設定され、与えられる BIST
表25.
ベクトルに対して用意されます）。
11. CLEAR（レジスタ17のビット0）、SYNC_EN（レジスタ
17のビット1）、LVDS_EN（レジスタ17のビット2）をハ
全ビットについて予測されるBISTデータの読出し
LVDS
LVDS
SYNC
SYNC
フェーズ1
フェーズ2
フェーズ1
フェーズ2
CF71487C
66DF5250
CF71487C
66DF5250
イレベルに設定します。
12. 0が完全に伝播されるまでDATACLK_INの50サイクル待
ち、SYNC符号定数をクリアします。
13. CLEARをローレベルに設定します。
各入力ビットを個別にテストする場合は、bitn.txt（nはテスト
したいビットの番号）という名前のベクトルを使用し、表26の
数値と比較してください。
表26.
14. 4つのSEL値（レジスタ17のビット7:6）について、それぞれ
すべての符号定数レジスタ（REG 21、20、19、18）を読み
出し、これらの値がすべて0x00であることを確認します。
個々のビットについて予測されるBISTデータの読出し
ベクトル
ビット
番号
LVDSの
立上がり予測値
LVDSの
立下がり予測値
LVDSフェーズ1
a. レジスタ17を0x26に設定します。
（SEL1＝0、SEL0＝0、
SIG_READ＝1、LVDS_EN＝1、SYNC_EN＝1）
b. レジスタ20、19、18、17を読み出します。
bit0.txt
0
AABF0A00
2A400500
bit1.txt
1
2BBF0A00
6B400500
bit2.txt
2
29BE0A00
E9400500
bit3.txt
3
2DBC0A00
ED410500
LVDSフェーズ2
a. レジスタ17を0x66に設定します。
（SEL1＝0、SEL0＝1、
SIG_READ＝1、LVDS_EN＝1、SYNC_EN＝1）
b. レジスタ20、19、18、17を読み出します。
bit4.txt
4
25B80A00
E5430500
bit5.txt
5
35B00A00
F5470500
bit6.txt
6
15A00A00
D54F0500
bit7.txt
7
55800A00
955F0500
bit8.txt
8
D5C00A00
157F0500
bit9.txt
9
D5410A00
153E0500
bit10.txt
10
D5430B00
15BC0500
bit11.txt
11
D5470900
15B80400
bit12.txt
12
D54F0D00
15B00600
bit13.txt
13
D55F0500
15A00200
SYNCフェーズ1
（SEL1＝1、SEL0＝0、
a. レジスタ17を0xA6に設定します。
SIG_READ＝1、LVDS_EN＝1、SYNC_EN＝1）
b. レジスタ20、19、18、17を読み出します。
SYNCフェーズ2
a. レジスタ17を0xE6に設定します。
（SEL1＝1、SEL0＝1、
SIG_READ＝1、LVDS_EN＝1、SYNC_EN＝1）
b. レジスタ20、19、18、17を読み出します。
15. BISTベクトルをAD973xにクロック入力します。
表26に関して以下の点に注意してください。
16. BISTベクトルがAD973xにクロック入力された後で、符号
付きモードの場合はDATA ＝0x0000 （符号なしモードの
場合は 0x2000 ）をホールドします。ゼロ以外のデータを
• 「立上がり」はフェーズ1を示し、「立下がり」はフェーズ2
追加すると、符号定数が変化します。
17. 4つのSEL値（レジスタ17のビット7:6）について、それぞ
れすべての符号定数レジスタ（ステップ 14 で説明した
REG 21、20、19、18）を読み出し、これらの値が表25に
を示します。
• バイトの順番はデシマル・レジスタ・アドレス21、20、19、
18となります。
• SYNC フェーズは1 倍モードのLVDS フェーズと常に同等と
示す予測符号定数と一致することを確認します。
REV. A
― 45 ―
なります。
AD9734/AD9735/AD9736
予測される符号定数の生成
以下のMATLAB コードは、AD973x の内部ロジックを複製し
たものです。このコードを使用する場合は、bist.mという名前
のファイルに保存してください。
--- begin bist.m --function [ ret1 , ret2] = bist(vec)
ret1 = bist1(vec(1:2:length(vec)-1));
ret2 = bist1(vec(2:2:length(vec)));
function ret = bist1(v)
sum = zeros(1,32);
for i = 1 :length(v)
if v(i) ~= 0
su(1) = ~xor(sum(32) ,bitget(v(i),1));
su(2) = ~xor(sum(1) ,bitget(v(i),2));
su(3) = ~xor(sum(2) ,bitget(v(i),3));
su(4) = ~xor(sum(3) ,bitget(v(i),4));
su(5) = ~xor(sum(4) ,bitget(v(i),5));
su(6) = ~xor(sum(5) ,bitget(v(i),6));
su(7) = ~xor(sum(6) ,bitget(v(i),7));
su(8) = ~xor(sum(7) ,bitget(v(i),8));
su(9) = ~xor(sum(8) ,bitget(v(i),9));
su(10) = ~xor(sum(9) ,bitget(v(i),10));
su(11) = ~xor(sum(10) ,bitget(v(i),11));
su(12) = ~xor(sum(11) ,bitget(v(i),12));
su(13) = ~xor(sum(12) ,bitget(v(i),13));
su(14) = ~xor(sum(13) ,bitget(v(i),14));
su(15) = sum(14); su(16) = sum(15);
su(17) = sum(16); su(18) = sum(17);
su(19) = sum(18); su(20) = sum(19);
su(21) = sum(20); su(22) = sum(21);
su(23) = sum(22); su(24) = sum(23);
su(25) = sum(24); su(26) = sum(25);
su(27) = sum(26); su(28) = sum(27);
su(29) = sum(28); su(30) = sum(29);
su(31) = sum(30); su(32) = sum(31);
sum = su;
end
end % for ret = dec2hex( 2.^[0:31]× sum',8);
--- end bist.m ---
予測される BIST 符号定数を生成するには、以下の手順に従い
ます。
1. MATLABを起動し、コマンド・プロンプトで以下のように
入力します。
t = round(randn(1,100) × 213/8+213) ;
[ b1 b2 ] = bits(t)
最初のステートメントによって、ベクトル長が100の14ビッ
ト・ワードのランダム・ベクトルが生成されます。
2. 目的のベクトルに等しい値としてtを設定するか、あるいは
このランダム・ベクトルを取得して、これをAD973xに入力
します。
3. 要求に応じてベクトル長を変更するために、コマンド
randn(1,100)を変更します。
4. コマンド行にb1を入力し、LVDS BIST、フェーズ1につい
て計算された符号定数を確認します。
5. b2を入力し、LVDS BIST、フェーズ2の値を確認します。
b1とb2について返される値は、32ビットの16進数値です。こ
れらの値はレジスタ18、19、20、21に対応し、b1は
SEL<1:0> ＝ 0,0 のとき読み出される値であり（表 17 を参照）、
b2はSEL<1:0>＝0,1のとき読み出される値です。
DAC が 1 倍モードに設定されている場合、 SYNC BIST 、
フェーズ1の符号定数はLVDS BIST、フェーズ1の符号定数と
同じになるはずです。フェーズ2にも同様のことが言えます。
― 46 ―
REV. A
AD9734/AD9735/AD9736
CROSSコントローラ・レジスタ
図85は、UPDELとDNDELの効果を示します。
製造後にシステムのキャリブレーションを実施する場合は、ク
ロス・コントローラのオフセットを調整して、性能を最適化し
ます。HD2（2次高調波歪み）やIMDを観察しながら、
DNDEL<5:0>（レジスタ11のビット5:0）からインクリメント
していき、最適値を見つけ出します。DNDELが性能に悪影響
を及ぼさなければ、これを0に設定して、UPDEL<5:0>（レジ
スタ10 のビット5:0 ）をインクリメントします。システムの特
性評価に基づき、これらのコントロールのいずれかを最大値に
設定すると、最良の性能を達成できます。
REV. A
― 47 ―
DNDELのインクリメントによって、
交差ポイントが理想値に近づきます。理想的な差動出力の交差アライメント
UPDELのインクリメントによって、
交差ポイントが理想値に近づきます。
04862-083
正と負の出力に注入されるチャージ・インジェクションを均等に
するために、AD973xの差動出力段を調整できます。しかしこ
の調整を行うと、高調波歪みやIMDなど特定の性能特性に影響
を与えます。このような場合は、クロス・コントローラの調整に
よって、システム性能を改善できます。
図85.
UPDELとDNDELの効果
AD9734/AD9735/AD9736
アナログ制御レジスタ
– 110
AD973xは、アナログ性能を最適化するためのレジスタを複数
内蔵しています。バンドギャップの温度調整、出力電流ミラー
のノイズ削減、出力電流ミラーのヘッドルーム調整を行うレジ
スタなどがあります。
ノイズ（dBm/Hz）
– 115
バンドギャップ温度特性調整ビット
TRMBG<2:0>（レジスタ14のビット2:0）を使用して内部バン
ドギャップの温度特性を調整し、図86に示すように温度ドリフ
トを最小限に抑えることができます。
–120
MSEL3
–125
MSEL1
–130
MSEL0
MSEL2
1.22
04862-0-085
–135
1.23
–140
000
1
10
010
1.21
図87.
011
MSELビット設定別の1/fノイズ
100
1.2
ヘッドルーム・ビット
101
HDRM<7:0> （レジスタ 15 のビット 7:0 ）は内部評価用です。
このデフォルトのリセット値は変更しないでください。
110
1.19
1.18
–50 –40 –30 –20 –10
0
10
20
30
40
50 60
04862-084
111
70
電圧リファレンス
80 90
図88に示すように、AD973xの出力電流はデジタル制御ビット
とI120リファレンス電流を組み合わせて設定します。
温度（℃）
図86.
100
F（kHz）
さまざまなTRMBG値に対するバンドギャップ温度特性
AD973x
FSC<9:0>
V BG
1.2V
温度変化はプロセスの変動に影響を受けやすいため、図86に示
す温度特性はすべての製造ロットを代表するとは限りません。
最適な調整を行うためには、2 つの温度におけるデバイス動作
を測定し、さらに調整アルゴリズムを作成して、正しい
TRMBG<2:0>値を外部の不揮発性メモリで設定する必要があ
ります。
V REF
DAC
–
I120
+
1nF
電流
スケーリング
IFULL-SCALE
10kΩ
04862-086
VREF（V）
001
I120
AVSS
ミラーのロールオフ周波数制御
MSEL<1:0>（レジスタ14のビット7:6）を使用して、内部の電
流ミラーから発生するノイズを調整し、1/fノイズを最適化でき
ます。図87は、50Ω抵抗に対して20mAのフルスケール電流を
出力する場合に、MSELビットの設定別の1/fノイズ特性を示し
ています。
図88.
電圧リファレンス回路
リファレンス電流を得るには、I120（B14ピン）とグラウンド
の間に外付けする10kΩ 抵抗をバンドギャップ電圧が通過する
ように強制設定します。公称値が 1.2V のバンドギャップ電圧
（VREF）は、10kΩの抵抗で120µAのリファレンス電流を生成し
ます。FSC<9:0>（レジスタ2、レジスタ3）を使用するデジタ
ル手法でこの電流を調整し、以下の数式から求められるフルス
ケール出力電流IFSを設定します。
192
× FSC ＜9.0＞
IFS＝ VREF × 72＋
1024
R
― 48 ―
REV. A
AD9734/AD9735/AD9736
レジスタ値を0x000から0x3FFまでの範囲とするときのフルス
ケール出力電流範囲は、およそ 10 ∼ 30mA です。 0x200 のデ
フォルト値を適用すると、フルスケール出力電流は20mAにな
ります。図89に標準的なレンジを示します。
常に10kΩ抵抗をI120ピンとグラウンドの間に外付けし、デジ
タル制御手法を用いてフルスケール電流を変更してください。
AD973xは乗算型DACではないため、アナログ信号をI120ピン
に加えることはできません。
1nF のコンデンサを接続して、VREF （C14 ピン）をグラウン
35
ド間で必ずバイパスしてください。バンドギャップ電圧はこの
ピン上に存在し、これを外部回路で使用するためにバッファで
きます。出力インピーダンスの代表値は、5kΩ近傍です。必要
に応じて外部リファレンスをVREFピンに接続し、内部リファ
レンスを無効にできます。
30
IFS（mA）
25
20
IPTAT（D14ピン）は工場でのテスト目的に使用されます。こ
のピンは開放したままにしてください。
15
10
04862-087
5
0
0
200
400
600
800
1000
DACのゲイン・コード
図89.
REV. A
DACのゲイン・コード対 IFS
― 49 ―
AD9734/AD9735/AD9736
アプリケーション情報
DACCLK入力の駆動
0.1µF
図90.
してください。クロックに結合されるノイズや他の信号はすべ
て、DACのデジタル入力信号によって乗算され、DACの性能
を劣化させることがあります。
04862-088
CLK–
TTLまたはCMOSのDACCLK駆動回路
VCMを生成する単純な構成のバイアス・ネットワークを図92に
示します。クロック・バイアス回路にCVDD18とCVSSを使用
50Ω
0.1µF
V CM = 400mV
図91.
V CM = 400mV
LVDS_N_IN
CLK+
CLK–
50Ω BAV99ZXCT
高速デュアル・
ダイオード
CLK+
50Ω
50Ω
V CM = 400mV
LVDSのDACCLK駆動回路
クリーンなサイン波クロックを利用できる場合は、このクロッ
クを図107に示すようにDACCLKにトランス・カップリングし
てください。サンプリング・レートが比較的低速の場合は、
CMOSまたはTTLのクロックを利用することもできます。この
クロックはCMOS/LVDS変換器を通過するように配線し、その
後前述のようにACカップリングを行います。別の方法として、
図91に示すように、クロックをトランス・カップリングおよび
クランプすることもできます。
― 50 ―
CVDD
1.8V
1kΩ
1nF
287Ω
0.1µF
1nF
CVSS
04862-090
LVDS_P_IN
0.1µF
TTLまたはCMOSの
クロック入力
04862-089
DACCLK入力には、ジッタの低い差動の駆動信号が必要です。
これは1.8V電源動作のPMOS入力差動ペアであるため、規定の
400mV の入力同相電圧を保ってください。各入力ピンは、
400mVの入力同相電圧を基準にして200∼800mVp-pの範囲で
安全な振幅動作を行うことができます。これらの入力レベルに
は、LVDSとの直接的な互換性はありませんが、図90に示すよ
うにオフセットされた AC カップリングの LVDS 信号によって
DACCLKを駆動できます。
図92.
DACCLK VCM発生回路
REV. A
AD9734/AD9735/AD9736
DAC出力の歪み発生源
IOUTA
歪み成分の振幅と位相は、AD973xの両方の出力で同じはずで
す。シングルエンドの各出力には、非常に大きい2 次高調波エ
ネルギーが含まれていますが、差動／シングルエンド変換を注
意して行えば、その大部分を除去できます。図93に示すような
出力回路を構成すれば、高い中間周波数（IF）出力時に最適な
性能が得られます。
1
T3
J2、50Ω出力
5
6
5
1
4
4
3
AVSS
3
T1
IOUTB
R17
20Ω
図93.
AVSS
IF信号出力回路
T1の入力は差動ですが、出力はシングルエンドであるため、3
番ピンの寄生容量によってT1の4番ピンとグラウンド間の容量
が高くなります。T1の6番ピンは1番ピンとの間で50Ωを駆動す
るため、 6 番ピンとグラウンド間の寄生容量は低くなります。
これによってDAC 出力に不平衡負荷が生じるため、T3 を追加
して負荷の不平衡を緩和します。このトランスの部品番号につ
いては、図107を参照してください。
この回路は、評価用ボードに実装されている構成です（図107）。
20Ωの直列抵抗を接続すると、DACは反応性の比較的小さい負
荷を駆動することができ、これにともなって歪み性能が改善さ
れます。バランT3 を追加して、両方のDAC 出力にかかる負荷
を同じ値にすれば、さらに歪み性能を改善できます。
REV. A
R8
50Ω
R6
50Ω
DACアーキテクチャは本来、3次高調波を発生しますが、出力
周波数と発生する振幅に応じてそのレベルは変化します。出力
信号が整流され、DACのクロックに逆結合すると、3次高調波
エネルギーが増加するおそれがあります。
R19
20Ω
04862-091
ほとんどの場合、2 次高調波の歪みは出力負荷の不平衡が原因
で発生します。DACのDC伝達特性は、2次高調波歪みを
−75dBc以下に抑えることができます。出力負荷の不平衡また
はDACCLKに結合するデジタル・データ・ノイズによって、2
次高調波歪みが増加します。
― 51 ―
AD9734/AD9735/AD9736
DCカップリングでのDAC出力
別の回路の例を図 95 に示します。 DAC の負荷抵抗が、アンプ
で使用されるゲインおよび帰還抵抗より大きい場合、この回路
では出力側でDCオフセットが発生します。
0.5V p-p
0〜–0.5V
IOUTA
20mA
フルスケールの
DAC出力電流
IOUTB
100Ω
100Ω
図94.
500Ω
500Ω
AVSS
25Ω
1kΩ
2V p-p
0〜–2V
2kΩ
出力
2kΩ
AVSS
2V p-p
+1〜–1V
図95.
差動オペアンプ出力回路
出力
AVSS
100Ω
500Ω
AVSS
100Ω
04862-092
500Ω
IOUTB
1kΩ
2V p-p
0〜–2V
IOUTA
20mA
フルスケールの
DAC出力電流
25Ω
04862-093
AD973xの出力をDCカップリングすることが望ましい場合があ
ります。図 94 に、 DC カップリングに最適な回路を示します。
この回路は電圧または電流フィードバック・アンプと組み合わ
せて利用できます。この回路ではDACの出力電流が仮想グラウ
ンドを駆動しているため、セトリング時間を改善できます。セ
トリング時間はDACではなくオペアンプによって制約を受けま
す。この回路はアンプがバイポーラ電源で動作できる用途向け
に構成されています。
オペアンプによる電流／電圧変換出力回路
― 52 ―
REV. A
AD9734/AD9735/AD9736
DACデータ・ソース
図 96 に示す回路では、 AD973x が最高速で動作しているとき
データのアライメントを最適化できます。デジタル入力の駆動
にFPGAまたはASICを使用すれば、この回路を容易に構成でき
ます。タイミング・エラーの一部を打ち消すことができる
DATACLK_OUT信号を利用してください。この回路構成では、
AD973xを駆動するためのDDR LVDS DATACLK_IN信号を
DATACLK_OUT信号が生成します。この回路はAD973xから
の要求に従って、DATACLK_INとデジタル入力データ
（DB<13:0>）のタイミングを合わせます。AD973xのLVDSコ
ントローラは、DATACLK_INを使用して内部DSSを生成し、
有効なデータ・ウィンドウの中心にある入力データを取り込み
ます。
2倍モードでは、DATACLK_OUTの信号パスに2分周ブロック
が組み込まれるように、図96の回路を変更する必要があります。
この分周器を追加しなければ、データとDATACLK_INの速度が
2倍を超えます。DATACLK_OUTは常にDACCLK/2とします。
FPGA製品の可能な最大出力データレートに関しては、FPGA
の製造元に直接お問い合わせください。
データ・ソース
データ・ソース
AD9736から出力される
DATACLK_OUT（DDR）
AD9736へ入力される
DB(13:0)
MUX
データ2
データ2
D2
AD9736へ入力される
DATACLK_IN（DDR）
MUX
MUX
AD9736へ入力される
DB(13:0)
MUX
AD9736へ入力される
DATACLK_IN（DDR）
D2
ロジック 1
ロジック 0
04862-094
ロジック 0
ロジック 1
D1
データ1
04862-096
D1
データ1
AD9736から出力される
DATACLK_OUT（DDR）
÷2
図96. AD9736のデジタル入力駆動用のFPGA/ASIC推奨構成
回路（1倍モード）
図98. AD9736のデジタル入力駆動用のFPGA/ASIC推奨構成
回路（2倍モード）
DATACLK_OUT+
DATACLK_OUT+
DATA2
D1
A
C
A
DATA1
DATA2
C
D2
DB
CLK_OUT+/2
E
D
B
D1
D
B
A
B
C
C
04862-095
DB
図97. AD973xのデジタル入力駆動用のFPGA/ASICのタイミ
ング（1倍モード）
DATACLK_IN+
E
D
B
A
C
D
B
D2
DATACLK_IN+
REV. A
A
A
B
C
04862-097
DATA1
図99. AD973xのデジタル入力駆動用のFPGA/ASICのタイミ
ング（2倍モード）
― 53 ―
AD9734/AD9735/AD9736
入力データ・タイミング
AD973xは、電圧と温度の変動によるドリフトを補償するため
に、LVDSとSYNCの各コントローラをアクティブな状態にし
て動作します。このモードでデータを正しく取り込むには、有
効なデータを最小時間保持することが重要です。AD973xの最
小データ有効時間は、入力データレートを障害ポイントまで増
加させる方法によって測定しました。公称の電源電圧を使用し、
温度は最悪時の値である 85 ℃に設定しました。 DAC の出力は
入力データ・ロジックより速度が遅いため、入力データの検証
はBIST符号定数レジスタを用いて行いました。以下の例では、
代表的な性能におけるデータ有効時間の最小値を計算する方法
を説明します。
AD973xが入力データを取り込む能力は、各ロット間で異なる
シリコンの速度によって左右されます。代表的（または平均的）
なシリコンの動作速度では、85℃で225psの間有効なデータで
動作します。統計上、低速シリコンを用いて最悪の条件で動作
させた場合、最長344psの有効データ時間が必要です（表2の仕
様規定を参照）。
表27.
レシーバ入力の最小有効データ・ウィンドウを確定する場合
は、以下の要素を考慮します。
• データの立上がり時間と立下がり時間：100ps（立上がりと
立下がりの合計時間）
• 内部クロック・ジッタ：10ps（DATACLK_OUT＋
DATACLK_IN）
• ビット間のスキュー：50ps
代表的な最小データ有効時間
差動入力
電圧
BISTの
fCLK最大値
最小
クロック時間
レシーバの代表的な
最小データ有効時間
400mV
250mV
2.15GHz
2.00GHz
465ps
500ps
225ps
260ps
クロック周波数が1.2GHzのとき、400mVp-pのLVDS信号に対
し代表的な最小データ有効時間が225psだとすると、他の要素
にあてられる時間は608psです。これと同じ条件で、最悪時に
予測される最小データ有効時間344psの場合、データの他の要
素にあてられる時間は489psとなります。
100mVのLVDS VODスレッショールド・テストは、入力ロジッ
クの状態変化を検証するための DC テストです。このテストで
• ビットとDATACLK_IN間のスキュー：50ps
• 内部データ・サンプリング信号分解能：80ps
通常のシリコンでは、BISTによって2.15GSPSまたは465psの
DACCLK 時間で障害が発生することが一般に確認されていま
す。有効データ・ウィンドウは以下のように、データ・タイミン
グの合計値から他のすべての変数を減算する方法で計算します。
最小データ有効時間＝DACCLK 時間−データ立上がり時間−
データ立下がり時間−ジッタ−ビット間のスキュー−ビットと
DATACLK_IN間のスキュー−データ・サンプリング信号分解能
400mVp-pのLVDS信号の場合は次のようになります。
は、動作速度は確認できません。レシーバがデータを復帰させ
る能力は、入力信号のオーバードライブによって左右されます。
入力信号が250mVでは150mV、400mVでは300mVのオーバー
ドライブが存在します。オーバードライブのレベルとタイミン
グとの関係は、強い非線形になります。オーバードライブのレ
ベルが高くなると、これに応じて最小有効データ・ウィンドウ
が小さくなります。
代表的なシリコンの場合、LVDS信号の振幅を400mVp-pから
250mVp-pに縮小するときは、最小データ有効時間を15％長く
する必要があります。これを図100に示します。
225ps
最小データ有効時間＝465ps−100ps−10ps−50ps−80ps
＝465ps−240ps＝225ps
400mV
260ps
250mV
04862-098
したがって、データを正しく取り込むためには、入力データが
225ps の間有効であることが要求されます。エッジ、ジッタ、
またはスキューの時間が長くなる場合は、最小データ有効時間
を維持するために、クロック時間を長くする必要があります。
表27には、LVDS信号の差動入力振幅が400mVp-pと250mVp-p
の場合における最小データ有効時間（tMDE）の代表値を示してい
ます。
図100. LVDS信号の振幅に対する代表的な最小データ有効時
間（tMDE）
最小有効データ・ウィンドウは、温度、電圧、プロセスの変動
にともなって変化します。仕様表に示すこの最大値は、最悪時
の条件下で6σ分布に基づいて測定しました。
― 54 ―
REV. A
AD9734/AD9735/AD9736
同期タイミング
DATACLK_INとDATA_IN間の正しいタイミングは非常に重
要ですが、入力データがDACCLK の領域に遷移するタイミン
グも同じように重要です。入力されるDATAとDATACLK_IN
のタイミングが、DATACLK_OUT信号を基準とするよう設定
複数のAD973xを同期させる必要がある場合、または一定の群
遅延を維持しなければならない場合は、内部コントローラを使
用できません。FIFOのイネーブル時には、複数のAD973xデバ
イス間の遅延を把握できません。複数のAD973xデバイスから
出力されるDATACLK_OUTを使用するときは、DACCLKを
基準とするDATACLK_OUTの初期位相を制御できないため、
DACCLKの2サイクル分の不確実性が発生します。したがって、
同期するすべてのDACに対して1個のDACから
DATACLK_OUTを供給し、すべてのタイミングを外部から管
理してください。以下のタイミング情報を参考にしてシステ
ム・タイミングを計算し、複数のAD973xを同期させることが
できます。
することによって、タイミングの不確実性をある程度排除でき
ます。DATACLK_OUTのタイミングは、DACCLKに基づい
て制御されるレジスタのタイミングをきわめて忠実にトラッキ
ングします。パス遅延に少しでも変動があると、両方のパスに
ほとんど同じように影響が出ます。DATACLK_OUTを使用し
なければ、DACCLKからDATACLK_OUTまでのパス全体の
変動により、外部タイミングのマージンが低減します。図101
は、密接に関連する遅延パスを備えた内部クロック動作方式の
簡略回路図です。
図101に示すように、DATACLK_OUTはDACCLK＋の立上が
りエッジを基準にして変化し、遅延が発生します。
DATACLK_OUTを生成するためにDACCLKは2分周されるた
め、DATACLK_OUTの位相を0度または180度にできます。こ
の関係を予測または制御する方法はありません。これは各電源
サイクルの後で変化することがあり、ハードウェアまたはソフ
トウェア・リセットの影響も受けません。
内部アーキテクチャがインターリーブされるため、クロック領
域に対する遷移が実行されるよう各位相の長さが2 倍になりま
す。その結果、入力データを安定した状態に保持しなければな
らないウィンドウが非常に狭くなります。
図 101 と図 102 に示すタイミングのパラメータを表 28 に示しま
す。これらのパラメータは、5 つのシリコン・ロットから選択
した5 個のサンプル・デバイスから測定しました。公称（また
は平均）ロットに加えて、最悪時の高速および低速スキューの
ロットも含まれています。−40℃のときの代表値から＋85℃の
ときの代表値までの数値の分散は、単一ロットの温度変化にと
もなう変動性を示しています。ロット間の変動性と高速および
低速ロットの変動性を追加すれば、最悪時のタイミング分散値
が確認されます。
DACCLK
tDDCO
04862-099
DATACLK_OUT
図101.
DACCLKとDATACLK_OUT間の遅延
入力データのインターリーブは、図78に示すように解除されま
す。図78のDBU（上位）とDBL（下位）は、インターリーブ
が解除されたデータパスを表します。DATACLK_INのエッジ
が立ち上がるか、立ち下がるたびに、2 個の代替レジスタが入
力サンプルをラッチします。DATACLK_INからデータがセッ
トアップおよびホールドされるまでのタイミングを図102に示
します。セットアップおよびホールド時間中は、すべてのデー
タ入力が有効であることが必要です。外部スキューは、デー
タ・ソースが満たさなければならないセットアップおよびホー
ルド時間を実質的に増加させます。
パラメータのすべてが同じ方向に移動するように、タイミングが
変動します。たとえば、DATACLK_INからデータがセットアッ
プされるまでの時間が短ければ、ホールド時間も短くなります。
DACCLKとDATACLK_OUT間の遅延とDATACLK_OUTから
データ・セットアップおよびホールドまでの時間も同様に短くな
ります。
表28に示すセットアップおよびホールド時間の数値の極性は、
図102に示すように、ラッチング・エッジの前に発生するセッ
トアップ時間、およびラッチング・エッジの後に発生するホー
ルド時間の標準規約に適合しています。
DATACLK_INまたは
tDSU
DATACLK_OUT
tDH
04862-100
DATA_IN
図102. DATACLK_INまたはDATACLK_OUTからデータ・
セットアップおよびホールドまでのタイミングの標準
定義（SD＝0）
表28.
AD973xのクロックおよびデータ・タイミングのパラメータ
記号と定義
高速スキュー・
ロット
（−40℃）
代表値
（−40℃）
すべての
ロット
（＋25℃）
代表値
低速スキュー・
ロット
（＋85℃）（＋85℃）
単位
tDDCO（DACCLKからDATACLK_OUTまでの遅延）
＋1650
＋1800
＋1890
＋2050
＋2350
ps
tDCISU（DATACLK_INからDATAセットアップまでの時間）
−100
−120
−150
−170
−220
ps
tDCIH（DATACLK_INからDATAホールドまでの時間）
＋210
＋220
＋240
＋280
＋360
ps
tDISU（DATACLK_OUTからDATAセットアップまでの時間）＋1310
＋1440
＋1611
＋1710
＋1970
ps
tDIH（DATACLK_OUTからDATAホールドまでの時間）
−1360
−1548
−1640
−1890
ps
REV. A
−1250
― 55 ―
AD9734/AD9735/AD9736
電源シーケンス
1.8V電源は3.3V電源よりも前にイネーブルにしてください。1.8V電源が投入されていないときは、3.3V電源をイネーブルにしないで
ください。
DATACLK_IN領域
DACCLK領域
D1
FF
DAC_DATA
LVDS
RX
FF
データ・サンプリング
信号
SD<3: 0>
SD<3:0>
SAMPLE
DELAY
サンプル遅延
DATACLK_IN
DATACLK_OUT
LVDS
RX
LVDS
TX
DAC
CORE
DAC_OUTPUT
D2A
D2
FF
DACサンプリング
信号
PATH A
÷2
CLK
RX
DACCLK
PATH B
共通のシステム・クロック
AとBのパスを信号が通過する遅延がトラッキングされるため、
システム内部のタイミングに関する不確実性が低減されます。
04862-101
DB<13:0>
D1A
FF
図103. 内部クロック・ルーティングの簡略回路図
― 56 ―
REV. A
AD9734/AD9735/AD9736
AD973x評価用ボードの回路図
33DIG
TB1 1
L6
TP4
RED
FERRITE
LC1210
VDD33
+
ACASE
VSS
TB1 2
C14
10µF
6.3V
VSS
TP5
BLK
L7
TP7
RED
FERRITE
VDD18B
LC1210
+
C22
ACASE 10µF
6.3V
TP13
BLK
VSS
L5
FERRITE
TP6
RED
VDD18A
LC1210
+
ACASE
VSS
TB1 4
L1、L3、L4、L5、L6、
L7フェライト・ビーズ・コア：
PANASONIC EXC-CL3225U1、
DIGIKEY部品番号：P9811CT-ND
C18
10µF
6.3V
TP14
BLK
VSS
JP1
VSS
33ANA
TB2 1
L1
FERRITE
TP1
RED
VDDA33
LC1210
+
ACASE
VSSA
TB2 2
C1
10µF
6.3V
VSSA
TP3
BLK
18ANA
TB2 3
L3
FERRITE
L4
VDDC
FERRITE
LC1210
図104.
REV. A
電源入力フィルタ
TP9
RED
LC1210
+
ACASE
VSSA
TB2 4
VSSA
DUTの下側
C10
10µF
6.3V
VSSA
TP11
BLK
AD973x評価用ボードRev. Fの電源入力
― 57 ―
04862–102
18DIG
TB1 3
図105.
― 58 ―
ACASE
04862-103
VSSA
6.3V
4.7µF
C11
VDDC
C13
C12
1nF CC0603
0.1µF CC0603
CLKN
CLKP
DNP
CC063
C5
A7
B7
C7
D7
A4
A5
A6
B4
B5
B6
C4
C5
C6
D4
D5
D6
A1
A2
A3
B1
B2
B3
C1
C2
C3
D2
D3
D1
E1
F1
E2
E3
E4
F2
F3
F4
G1
G2
G3
G4
上面
IP1
IN1
IP2
IN2
AD9736
IP3
IN3
IP4
IN4
VSSA 331
VSSA 3313
VSSA 332
VSSA 3314
VSSA 333
VSSA 3315
VSSA 334
VSSA 3316
VSSA 335
VSSA 3317
VSSA 336
VSSA 3318
VSSA 337
VSSA 3319
VSSA 338
VSSA 3320
VSSA 339
VSSA 3321
VSSA 3310 VSSA 3322
VSSA 3311 VSSA 3323
VSSA 3312 VSSA 3324
VDDA331
VDDC1
VDDA332
VDDC2
VDDA333
VDDC3
VDDA334
VDDC4
VDDA335
VDDC5
VDDA336
VDDC6
VDDA337
VDDC7
VDDA338
VDDC8
SPARE
VDDC9
I120
VDDC10
VDDC11
VREF
VSSC 1
IPTAT
CLKN
SIGNED_IRQ
CLKP
PD_RESET
VSSC 2
2X_CSB
VSSC 3
FIFO_SDIO
VSSC 4
FSC0_SCLK
VSSC 5
FSC1_SDO
VSSC 6
SHIELD1
VSSC 7
SHIELD2
VSSC 8
SHIELD3
VSSC 9
SHIELD4
VSSC 10
SHIELD5
VSSC 11 U1 SHIELD6
水素
CC060
C4
1nF
C3
0.1µF
R5
10kΩ
SPCSB
SPSDI
SPCLK
SPSDO
4
3
TP16
WHT
SPARE
VSS
VSS; 5
SW1
RESET
JP3
VSS
ACASE
2
1
C9
1nF
VSSA
R1
0.1%
10kΩ
VSSA
VDD33
CC0603
C24
0.1µF
VDD33
VSS
ACASE
VDD33
C21
1nF
DB13N
DB13P
DB12N
DB12P
DB11N
DB11P
DB10N
DB10P
DB9N
DB9P
DB8N
DB8P
DCLKNOUT
DCLKPOUT
JP15
CC0603
DNP
CC0603
C7
C25
1nF
3
A B
2
1 JP8 3
A B
2
1
C20
0.1µF
CC0603
H1
H2
H3
H4
J1
J2
J3
J4
K3
K4
L3
L4
L5
L6
M3
M4
M5
M6
K2
K1
L2
L1
M2
M1
N1
P1
N2
P2
N3
P3
N4
P4
N5
P5
N6
P6
L7
M7
N7
P7
水素
VDD16
VDD1
U1
VDD15
VDD2
AD9736
VDD14
VDD3
VDD13
VDD4
VDD12
VDD5
VDD11
VDD6
VDD10
VDD7
VDD9
VDD8
VSS20
VSS1
VSS19
VSS2
VSS18
VSS3
VSS17
VSS4
VSS16
VSS5
VSS15
VSS6
VSS14
VSS7
VSS13
VSS8
VSS12
VSS9
VSS11
VSS10
VSS21
LVDS13N
NCK1
LVDS13P
VSS22
LVDS12N
SPI_MODE
LVDS12P
LVDS0N
LVDS11N
LVDS0P
LVDS11P
LVDS1N
LVDS10N
LVDS1P
LVDS10P
LVDS2N
LVDS9N
LVDS2P
LVDS9P
LVDS3N
LVDS8N
LVDS3P
LVDS8P
LVDS4N
LVDS7N
LVDS4P
LVDS7P
LVDS5N
LVDS6N
LVDS5P
LVDS6P
LVDSCLKOUTN LVDSCLKINN
LVDSCLKOUTP LVDSCLKINP
VDD331
VDD338
VDD332
VDD337
VDD333
VDD336
VDD334
VDD335
底面
注：AD9736のMSBからLSBまでのビットの順番は、
コネクタ・ビットの順番と逆になっています。
C15 CC0603 C16 CC0603 C17
0.1µF
1nF
4.7µF
6.3V
WHT
WHT
TP8
TP10
VREF
I120
CC0603
CC0603
C19
4.7µF
6.3V
VDD18A
C23
4.7µF
6.3V
VDD33
RC0603
RESET_A
TP12
WHT
IPTAT
IRQ
JP4
C2
4.7µF
6.3V
VSS
ACASE
VDDA33
ACASE
VSSA
VDD18B
IRQ
TP2
C6
WHT
CC0603
R16
10kΩ
DNP
CC0603
VSSA
A8
B8
C8
D8
A9
A10
A11
B9
B10
B11
C9
C10
C11
D9
D10
D11
A12
A13
B12
B13
C12
C13
D12
D13
A14
B14
C14
D14
E13
E14
F13
F14
G13
G14
E11
E12
F11
F12
G11
G12
IN
IP
H14
H13
H12
H11
J14
J13
J12
J11
K11
K12
L9
L10
L11
L12
M9
M10
M11
M12
K13
K14
L13
L14
M13
M14
N14
P14
N13
P13
N12
P12
N11
P11
N10
P10
N9
P9
L8
M8
N8
P8
VSS
DNP
CC0603
C34
DB0N
DB0P
DB1N
DB1P
DB2N
DB2P
DB3N
DB3P
DB4N
DB4P
DB5N
DB5P
DB6N
DB6P
DB7N
DB7P
DCLKNIN
DCLKPIN
CC0603
C8
DNP
AD9734/AD9735/AD9736
RC1206
AD973xのローカル回路（評価用ボードRev. F）
REV. A
REV. A
― 59 ―
図106. 高速デジタル入出力コネクタ（D973x評価用ボードRev. F）
DB0
DB13
DB13
DB0
04862–104
AD9736
コネクタ
TP15
WHT
注：AD9736のMSBからLSBまでのビットの順番は、
コネクタ・ビットの順番と逆になっています。
EXTCLK
TESTOU TP
TESTOU TN
G1
S1
G3
S3
G5
S5
G7
S7
G9
S9
G11
S11
G13
S13
G15
S15
G17
S17
G19
S19
G21
S21
G23
S23
G25
S25
G27
S27
G29
S29
G31
S31
G33
S33
G35
S35
G37
S37
G39
S39
G41
S41
G43
S43
G45
S45
G47
S47
G49
JACK
G2
S2
G4
S4
G6
S6
G8
S8
G10
S10
G12
S12
G14
S14
G16
S16
G18
S18
G20
S20
G22
S22
G24
S24
G26
S26
G28
S28
G30
S30
G32
S32
G34
S34
G36
S36
G38
S38
G40
S40
G42
S42
G44
S44
G46
S46
G48
S48
G50
JACK
FCN–268 F024–G/0 D
J3
VSS
DB0P
DB1P
DB2P
DB3P
DB4P
DB5P
DB6P
DB7P
DCLKPIN
DCLKPOUT
DB8P
DB9P
DB10P
DB11P
DB12P
DB13P
DB13N
DB12N
DB11N
DB10N
DB9N
DB8N
DCLKNOUT
DCLKNIN
DB7N
DB6N
DB5N
DB4N
DB3N
DB2N
DB1N
DB0N
AD9734/AD9735/AD9736
04862ñ105
VSSA
IP
IN
R7
DNP
RC0603
― 60 ―
RC0603
VSSA
RC0603
RC0603
RC0603
R19
20Ω
R17
20Ω
RC0603
R18
DNP
RC0603
R162
0Ω
R161
0Ω
R17とR19はH2の性能を改善し、
DACに対して「現実性」の高い
抵抗負荷です。
R8
50Ω
R6
50Ω
RC0603
VSSA
J1
VSSA ;3,4,5
SMA200UP
P
T3B
S
5
P
NC=2
5
4
1
3
S
NC=2
P
5
4
T3：M/A-COM
−1dB：4.5∼1,000MHz
T2とT4Bは実装されていません。
VSSA
T4B
P
P
ETC1–1–13
NC=2
S
T3
S
P
3
2
1
ETC1–1– 13
1
3
S
4
5
6
T1
ADT2–1T– 1P
T2
3
2
1
1
0.1µF
0.1µF
VSSA
415mVの同相電圧
400mV p–p
C36
C35
C28
C29
DNP
1nF
C38
1nF
CC0603
VSSA
VDDC
CLKN
CLKP
R20とR21の値がそれぞれ50Ωに増加すれば、
LVDS信号をC35とC36の駆動に使用できます。
0.1µF
C27
CC0603
CC0603
DNP
VSSA
VSSA ;3,4,5
SMA200UP
J2
C26
CC0603
CC0603
300Ω
R4
1kΩ
R3
RC0603
より高いH2性能を受け入れることが
可能である場合（通常はFOUTが低い周波数時）、
R17とR19を取り除き、T1の代わりに1:1のトランスを
使用して、出力振幅を高くできます。
T1:MINI-CIRCUITS
–3dB: 8-600MHz
–1dB: 13-300MHz
S
ADT2–1T–1P
4
5
6
6
4
ETC1–1–13
4
3
1
3
ADTL1–12XX
CC0603 CC0603
RC0603
R21 25Ω
RC0603
T3Aは実装されていません。
T3A
この回路構成は、IF信号の生成に最適なAC性能を備えています。
50Ω負荷に対する代表的な信号レベルを示しています。
Rev. Cの評価用ボードでは、T1の3番ピンと
2番ピンの間にジャンパ配線が追加されています。
注：T1、T3、T3Bは実装済みです。
R6、R8＝50Ω
R7＝DNP
R17、R19＝20Ω
R161、R162＝0Ω
RC0603
R20 25Ω
AD9734/AD9735/AD9736
図107. クロック入力とアナログ出力（AD973x評価用ボードRev. F）
REV. A
― 61 ―
図108. SPIポート・インターフェース（AD973x評価用ボードRev. F）
04862–106
VDD33
VDD33
1
1
1
A B
2
JP10
A B
2
JP9
A B
2
JP14
A B
2
JP13
VSS
IRQ
1 JP12 3
A B
2
VSS
VSS
VSS
R13
10kΩ
JP5
VSS
JP6
VSS
VSS
JP7
JP2
3
3
3
3
RESET_A
1 JP11 3
A B
2
SPSDO
VDD33
SPSDI
VDD33
SPCLK
VDD33
SPCSB
1
RC0603
REV. A
RC0603
VDD33
R14
10kΩ
2
VSS;7
VDD33;14
5
VSS;7
VDD33;14
3
VSS;7
VDD33;14
1
74AC14
6
74AC14
4
74AC14
1
2
4
6
13
74AC14
8
R10
11
R11
12
10
8
フェライト
74AC14
U6
74AC14
フェライト
RC0805
9kΩ
RC0805
9kΩ
RC0805
9kΩ
2
+ C30
4.7µF
6.3V
ACASE
VDD33
R12
VSS;7
VDD33;14
9
VSS;7
VDD33;14
U6
LC1210
L9
13
VSS;7
VDD33;14
74AC14
LC1210
L8
VSS;7
VDD33;14
9
VSS;7
VDD33;14
11
U5
U5
U6
10
74AC14
U5
フェライト・ビーズ・コア：
PANASONIC EXC-CL3225U1、
DIGIKEY部品番号：P9811CT-ND
VSS
74AC14
U6
74AC14
U6
12
74AC14
VSS;7
VDD33;14
VSS;7
VDD33;14
5
VSS;7
VDD33;14
3
VSS;7
VDD33;14
74AC14
U6
U5
U5
U5
SPIポート
以下のジャンパ配線を適用して、PIN_MODE制御信号を
設定するか、SPI_MODEでSPIポート信号を接続します。
CC0805
C31
0.1µF
P1
+ C32
4.7µF
6.3V
ACASE
2
1
2
3
4
5
6
CC0805
C33
0.1µF
AD9734/AD9735/AD9736
AD9734/AD9735/AD9736
04862-107
注：AD9736はPCボードに
直接ハンダ付けされています。
ソケットは装着されていません。
シルクスクリーン・エラー：
SPIとPINの位置が逆になっています。
AD973x評価用ボードのPCボード・レイアウト
図109.
PCボード・レイアウト上面の部品実装面（AD973x評価用ボードRev. F）
― 62 ―
REV. A
04860-108
レイヤ1
AD9734/AD9735/AD9736
図110.
REV. A
PCボード・レイアウト、レイヤ1（AD973x評価用ボードRev. F）
― 63 ―
04861-109
AD9734/AD9735/AD9736
図111.
PCボード・レイアウト、レイヤ2（AD973x評価用ボードRev. F）
― 64 ―
REV. A
04862-110
AD9734/AD9735/AD9736
図112.
REV. A
PCボード・レイアウト、レイヤ3（AD973x評価用ボードRev. F）
― 65 ―
014862-111
AD9734/AD9735/AD9736
図113.
PCボード・レイアウト、レイヤ4（AD973x評価用ボードRev. F）
― 66 ―
REV. A
04862-112
AD9734/AD9735/AD9736
図114.
REV. A
PCボード・レイアウト底面の部品実装面（AD973x評価用ボードRev. F）
― 67 ―
04862-113
ドリル加工の起点
図115.
― 68 ―
注10を参照
ドリル穴の直径（インチ）
記号
二次面の
シルクスクリーン
電源プレーン
レイヤ3
二次面の
レイヤ4
二次面の
ハンダマスク
コアの誘電率＝4.2
レイヤ・スタックアップ
一次面の
レイヤ1
グラウンド・プレーン
レイヤ2
一次面の
ハンダマスク
一次面の
シルクスクリーン
詳細図「A」を参照
詳細図「A」
ドリル記号表
数量
許容誤差
なし
なし
オプション*
メッキ処理
あり**
あり**
あり
あり
なし***
あり
あり
加工処理で使用する
ことがあります。
*** 注11を参照してください。
** 金属とハンダマスク、
またはこのいずれかで
充填できます。
*
注
1. 材料： 4層、FR4ガラスエポキシ・ラミネート、0.062±0.007の厚さ
1/4オンスの銅被覆：1オンス・メッキ処理の外部レイヤ
2オンスの銅被覆：内部層
2. メッキ処理されたスルーホールと導電性パターン
銅を厚さ0.001インチ以上で電気メッキ処理します。
端子部および露出したメッキ処理加工のスルーホールは、
ハンダ・コーティングを施し、ホット・エアでレベリングを行います。
3. 処理の許容誤差
A. 導電性パターンの前後間のレジストレーション：合計で±0.002インチ
B. 穴を取り囲む環状リングの最小値：0.002インチ
C. 仕上げ処理された導電性パターン：±0.0005インチのアパーチャ・サイズ
4. 曲がりとねじれ：1インチあたり±0.005インチ
5. 寸法は仕上げ処理された部品を対象とします。
6. ハンダマスク：撮像処理が可能な液体の緑色ハンダマスク、
準備されたパターンを使用する両面に適用します。
露出部分にマスクを適用することは禁止されています。
ハンダマスクとエッチング間のレジストレーション：合計で±0.002インチ
7. スクリーニング：不透明の白色インクを使用して、
（必要に応じて）一次面と
二次面にスクリーニング部品のアウトラインと品名を表記します。
品名は読みやすい表示とします。スクリーンとエッチング間の
レジストレーション：合計で±0.005インチ
8. 表面：
穴あけ処理または機械加工された表面。
最大125マイクロインチrms
9. 最大0.015Rの鋭利な端部個所をすべて取り除いて平滑化します。
10. 製造ベンダーは、二次面のこのエリアにULベンダーID番号を追加します。
11. ドリル加工は行わないでください。
ドリル加工ができるのは金メッキ・ソケットを用いる場合のみです。
AD9734/AD9735/AD9736
PCボード製造の詳細（AD973x評価用ボードRev. F）
REV. A
AD9734/AD9735/AD9736
外形寸法
A1コーナーの
識別マーク
12.10
12.00 SQ
11.90
5
13 11
9
7
3
1
2
6
14 12 10 8
4
上面図
詳細図A
10.40
BSC SQ
底面図
0.80
（REF）
A
B
C
D
E
F
G
H
J
K
L
M
N
P
D04862-0-9/06(A)-J
A1ボール
識別マーク
0.80 BSC
1.40（MAX）
詳細図A
1.00（MAX）
0.85（MIN）
0.43（MAX）
0.25（MIN）
0.55
0.50
0.45
ボールの直径
実装面
0.12（MAX）
平坦性
JEDEC規格MO-205-AEに準拠
図116.
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］
（BC-160-1）
単位寸法：mm
オーダー・ガイド
モデル
温度範囲
パッケージ
AD9734BBC
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9734BBCRL
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9734BBCZ
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9734BBCZRL1
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9735BBC
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9735BBCZ
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9735BBCRL
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9735BBCZRL
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9736BBC
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9736BBCRL
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9736BBCZ
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
AD9736BBCZRL1
−40∼＋85℃
160ピン・チップスケール・ボールグリッド・アレイ・パッケージ［CSP_BGA］ BC-160-1
1
1
1
1
1
AD9734-EB
評価用ボード
AD9735-EB
評価用ボード
AD9736-EB
評価用ボード
パッケージ・
オプション
Z＝鉛フリー製品
REV. A
― 69 ―

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